TECNOLOGÍA DE COMPUTADORES - Ingeniería Informática - GRUPO A - 14/01/2009

El valor del test es de 5 puntos. Una pregunta incorrecta anula una correcta.

1.- La digitalización es un proceso que, aplicado a una señal analógica, permite obtener una representación de la

misma como una secuencia de palabras código de longitud finita.

2.- Una variable digital no puede tomar más de dos valores.

3.- La siguiente igualdad es cierta: (110101)SM = (11101010)CU = (111101011)CD

4.- La siguiente igualdad es cierta: (10101)SM + (1010)CD – (111000)CU = (1100)CD

5.- La siguiente igualdad es cierta: (100)CU x (11000)CD = (011000)CU

6.- Sean A y B dos números expresados en el convenio del complemento a uno con un formato de n dígitos incluido el signo. Si en estos números se duplica el dígito de signo, al realizar la operación A+B, el resultado tendrá un formato de n+1 dígitos y nunca se producirá desbordamiento aritmético.

7.- En los formatos en coma flotante, el proceso de normalización asegura que cada número tiene una representación única.

8.- Según la norma IEEE-754 para 32 dígitos, la siguiente igualdad es cierta: (10111)CD = (0100000110010000000000000000000)IEEE-754

9.- Sea PA una palabra código perteneciente a un código binario A y PB una palabra código perteneciente a un código binario B. Siempre se cumple que, si la longitud de PA es mayor que la longitud de PB, la información aportada por PA es mayor que la información aportada por PB.

10.- Para una determinada longitud de palabra, un código denso siempre tiene más palabras que un código cíclico.

11.- Supóngase una transmisión digital en la que se utilice un código BCD. Una secuencia de k palabras código transmitirá una información de kLog210 bits.

12.- Es condición necesaria y suficiente para que un código permita detectar errores en un dígito que no sea denso.

13.- En un álgebra de boole se cumple que (X+Y+Z)(X+Y’+Z)=(X’ Z’)’

14.- En una álgebra de boole se cumple que ((XY)’ (XZ)’)’=XYZ+XYZ’+XY’Z.

15.- Sean F y G dos funciones booleanas. F=Σ4(3,5,7,10,12,15) y G=Π4(1,2,4,6,9,11,13,14). Las funciones F y G son equivalentes.

16.- CA+CB’+C’A’ es una expresión mínima de la función F(D,C,B,A)=Σ4(0,4,5,7,8,12,13,15)+Σ∅(2,3,6,10,11).

17.- Los implicados primos de la función F(D,C,B,A)=Σ4(0,2,4,5,6,7,8,10,13,15) son: CA,D’C,DA’ y C’A’.

18.- Para una función booleana de 4 variables, un implicado primo de dos variables cubre a cuatro minitérminos de la función.

19.- Si en una familia lógica se cumple la condición de compatibilidad lógica, podremos asegurar que los márgenes de ruido son mayores o iguales que cero.

20.- La familia lógica cuyas características se indican en la tabla adjunta tiene un margen de ruido en continua de 2,8 V.

21.- Se define la unidad de carga como la máxima corriente (en valor absoluto) que puede circular por la entrada de una puerta lógica.

22.- En un circuito combinacional no se puede conectar una salida a dos entradas distintas.

23.- Un circuito combinacional con N niveles es aquel en el que la señal atraviesa N puertas lógicas desde la entrada a la salida en su camino más largo.

24.- La relación entre el número de entradas (N) y el número de salidas (M) de un circuito combinacional es: N ≥ log2(M).

25.- Un codificador sin prioridad de 2N entradas estará formado únicamente por N puertas OR.

VIhmin VILmáx VOHmín VOLmáx 2 V 0,8 V 2,4 V 0,4 V

26.- Un decodificador de n entradas y 2n salidas activas a nivel bajo, genera todos los maxitérminos posibles de una función de n variables.

27.- Se puede implementar un sumador total con un decodificador 3:8 de salidas activas a nivel bajo, y dos puertas OR del número de entradas necesarias.

28.- Se puede implementar un sumador total con un decodificador 3:8 de salidas activas a nivel alto, y dos puertas NOR del número de entradas necesarias.

29.- La figura siguiente implementa la función F(D,C,B,A) = ∑4(2,3,4,5,6,13,14,15)

30.- En los sumadores paralelo con acarreo anticipado se define el término propagador Pi=AiBi y el término generador como Gi=Ai⊕Bi.

31.- Las salidas de grupo generador G(3-0) y grupo propagador P(3-0) de un sumador con acarreo anticipado de 4 bits son independientes del acarreo de entrada C0.

32.- La complejidad de un circuito generador de acarreos (LAC) es independiente de la longitud de palabra de los bloques sumadores con acarreo anticipado, a los que suministra el acarreo de entrada.

33.- La estructura del LAC que se utiliza en la ampliación de sumadores paralelo y el que se utiliza en la ampliación de unidades aritmético lógicas es idéntica.

34.- En un sumador/restador en el convenio del complemento a uno, si se produce acarreo no se puede producir desbordamiento.

35.- Para realizar operaciones lógicas de palabras de 16 bits se pueden utilizar 4 ALUs de 4 bits que compartan las entradas de selección y modo, sin ningún otro tipo de conexión entre ellas.

36.- En todos los biestables el próximo estado depende del estado actual y de las entradas de la lógica de disparo.

37.- La siguiente expresión se corresponde con la ecuación de un biestable JK: Qt+1=(Q’t +K’)(J+Qt).

38.- Los biestables T sólo se pueden sincronizar por flanco.

39.- La siguiente tabla de excitación corresponde a un biestable JK

40.- En la conversión de lógica de disparo T a D se cumple que: T=Qt⊕D:

41.- En la conversión de lógica de disparo D a T se cumple que: D=Qt⊕T:

42.- En un biestable maestro-esclavo síncrono por flanco de subida, el biestable maestro realiza la captación en el nivel bajo.

43.- El siguiente cronograma es correcto en el caso de un biestable RS-NOR síncrono por nivel alto:

44.- En un registro paralelo/serie, con carga asíncrona, se puede implementar un registro serie/serie sin coste circuital.

45.- Para implementar un contador módulo K se deben utilizar n biestables, de forma que se cumpla la siguiente condición: n=Int(log2K), donde Int(x), es la función parte entera de x.

46.- Uniendo la salida de un contador módulo 2 con la entrada de reloj de un contador módulo 5, podremos implementar un contador asíncrono BCD. Los contadores están implementados con biestables síncronos por flanco de bajada.

47.- En la salida de mayor peso de un contador asíncrono módulo N, podremos encontrar una señal de frecuencia F/N, siendo F la frecuencia de la señal de reloj.

48.- En los contadores asíncronos la frecuencia máxima de funcionamiento es directamente proporcional al número de biestables.

49.- En los contadores síncronos con acarreo paralelo no aparecen estados indeseados entre cuentas sucesivas.

50.- En los contadores síncronos con acarreo serie aparecen estados indeseados entre cuentas sucesivas.

Qt→Qt+1 J K 0 0 0 1 1 0 1 1

0 X 1 X X 1 X 0

Ck

S

R

Q Indeterminado

TECNOLOGÍA DE COMPUTADORES (GRUPO A – Ing. Informática) PROBLEMAS - 14/01/2009

PROBLEMA 1

a) Dibuje el diagrama lógico de un multiplexor de ocho canales simples de manera que todas sus entradas tengan fan-in uno.

(1 punto)

b) Obtenga un codificador con prioridad de tamaño 16 a 4 a partir de codificadores de tamaño 8 a 3 con entradas y salidas activas a nivel alto.

(1 punto)

PROBLEMA 2

Diseñe, utilizando biestables T activos por flanco de subida, un contador síncrono que evolucione según la siguiente secuencia:

0 , 1 , 2 , 3 , 2 , 3 , 0 , 1 , 4 , 5 , 6 , 7 , 6 , 7 , 4 , 5 , ......

(2 puntos) PROBLEMA 3

Diseñe un sistema de memoria de tamaño 1536 x 12 bits, a partir de CI de memorias de 256 x 4 bits con entrada de selección de chip (CE´) y de lectura/escritura (R/W´).

(1 punto)