Sistemas Digitales

Benemrita Universidad Autnoma de Puebla

Ingeniera en Mecatrnica

Sistemas Digitales Combinacionales

Practica 1

Convertidor binario-Gray

Alumnos:

Leaos Lugo Michael Ivan 201353731

Prez Zarate Carlos Alberto 201231343

Profesor:

Tovilla Heredia Rubisel

AdministradorRectngulo

AdministradorRectngulo

Puebla, Pue. a 24 de noviembre de 2014

1. Objetivo

Disear un circuito digital combinacional que permita convertir un dato binario a

gray, usando tres entradas y por consecuente de cmo resultado tres salidas.

2. Marco terico

Cdigo Binario

El sistema binario, llamado tambin sistema didico1 en ciencias de la

computacin, es un sistema de numeracin en el que los nmeros se representan

utilizando solamente las cifras cero y uno (0 y 1). Es uno de los que se utiliza en

las computadoras, debido a que trabajan internamente con dos niveles de voltaje,

por lo cual su sistema de numeracin natural es el sistema binario (encendido 1,

apagado 0).

Cdigo Gray

El cdigo Gray es otro tipo de cdigo basado en un sistema binario pero de una

construccin muy distinta a la de los dems cdigos.

Su principal caracterstica es que 2 nmeros sucesivos, cualesquiera, solo varan

en 1 bit.

Se utiliza en situaciones para las cuales el cdigo binario, puede producir

incoherentes durante ciertas transiciones en las cuales cambia ms de un bit del

cdigo. Por ejemplo, si aplicamos el cdigo binario y pasamos 011 a 100, los tres

bits tienen que cambiar simultneamente. Dependiendo del dispositivo que genere

los bits, una diferencia relevante en los tiempos de transicin de los bits. De esta

manera se pueden producir estados intermedios no deseados a la hora de

interpretar y ejecutar funciones.

Convertidor Binario-Gray

Para convertir un nmero binario a cdigo Gray, se sigue el siguiente mtodo:

1. Se suma el nmero binario con el mismo, pero el segundo sumando se debe

correr una cifra a la derecha.

2. Se realiza la suma binaria cifra con cifra sin tomar en cuenta el acarreo y se

obtiene la suma total.

3. Al resultado anterior se le elimina la ltima cifra del lado derecho para obtener

el cdigo Gray,

3. Desarrollo

A continuacin se muestra la tabla de verdad y las ecuaciones cannicas

resultantes para el convertidor binario-gray, aplicando solucin de mintrminos.

Tabla de verdad

Decim

al Cdigo binario Trmino Cdigo Gray

0 0 0 0 0 0 0

1 0 0 1 0 0 1

2 0 1 0 0 1 1

3 0 1 1 0 1 0

4 1 0 0 1 1 0

5 1 0 1 1 1 1

6 1 1 0 1 0 1

7 1 1 1 1 0 0

Ecuaciones generadas

Diagrama de compuertas

4. Simulacin

En la figura 1 se muestra la simulacin realizada del diagrama de compuertas

obtenido, cumpliendo con la funcin requerida.

5. Ensamblado

Una vez realizado el diseo y la simulacin se procedi al armado del circuito

correspondiente, siguiendo a detalle las ecuaciones que se obtuvieron. La imagen

siguiente es una foto real del circuito armado.

6. Conclusiones y observaciones

El circuito funciono a la perfeccin, sin la necesidad de repetir los primeros pasos

por algn error, esto debido a las simulaciones que previamente se haban

realizado. Igual se observa que es un cableado algo extenso.




Practica 2

Convertidor Binario-Gray reducido

Alumnos:



Profesor:


Puebla, Pue. a de noviembre de 2014

1. Objetivo

Disear un circuito digital combinacional que en sus entradas ingresen datos en

cdigo binario y en su salida sea cdigo binario, aplicando reduccin de

ecuaciones con algebra de Boole.

2. Marco terico

El lgebra booleana es la teora matemtica que se aplica en la lgica

combinatoria. Las variables booleanas son smbolos utilizados para representar

magnitudes lgicas y pueden tener slo dos valores posibles: 1 (valor alto)

0 (valor bajo).

Las operaciones Boolenas son posibles a travs de los operadores binarios

negacin, suma y multiplicacin, es decir que estos combinan dos o ms variables

para conformar funciones lgicas. Una compuerta es un circuito til para realizar

las operaciones anteriormente mencionadas.

Las propiedades asociativa, distributiva y conmutativa son bastante intuitivas,

puesto que existen igualmente en la suma de nmeros naturales a la que estamos

acostumbrados; lo mismo ocurre con la propiedad a 0 = 0.

Propiedad conmutativa:

a + b = b + a ab = ba

Propiedad asociativa:

a + (b + c) = (a + b) + c = a + b + c

a (b c) = (a b) c = a b c

Propiedad distributiva:

a (b + c) = ab + ac a + bc = (a + b)(a + c)

Propiedades de la inversin:

a + a' = 1 a a' = 0

Idempotencia:

a + a = a a a = a

Absorcin:

a + ab = a a (a + b) = a

Otras propiedades:

a + 1 = 1 a 0 = 0

3. Desarrollo

Disear el circuito requiere seguir los mismos pasos que en prctica uno, la

diferencia radica en el uso del algebra de Boole, el cual ayuda a reducir la

ecuacin original a una ms pequea, esto es, se muestra el uso de menos

compuertas. En el siguiente procedimiento se muestra el desarrollo empleado.

Tabla de verdad

Decimal Cdigo binario Trmino Cdigo Gray

0 0 0 0 0 0 0

1 0 0 1 0 0 1

2 0 1 0 0 1 1

3 0 1 1 0 1 0

4 1 0 0 1 1 0

5 1 0 1 1 1 1

6 1 1 0 1 0 1

7 1 1 1 1 0 0


Ecuaciones canonicas y reduccin

Dada la ecuacin:

Agrupando trminos

Sabemos que sustituyendo en la ecuacin:


Dada la ecuacin:

Agrupando trminos



Dada la ecuacin:

Agrupando trminos



Agrupando una vez ms:




4. Simulacin

En la imagen siguiente, se muestra la simulacin realizada en VHDL con cada uno

de los distintos valores que se pueden dar en la entrada para el circuito requerido.

5. Ensamblado

La foto siguiente demuestra el circuito armado segn las especificaciones

resultantes en el diseo de sistema combinacional.


Si bien se observa en la foto, la reduccin del circuito obtenido comparada con el

primero, ha sido notable, lo cual redujo tiempo de trabajo y material.




Practica 3

Convertidor Gray-binario

Alumnos:



Profesor:Tovilla Heredia Rubisel


1. Objetivo

Disear un circuito digital combinacional que cumpla la funcin de convertir un

dato presentado en Gray a cdigo binario.

2. Marco terico

En la practica 1 y 2 ya se ha descrito el cdigo binario y el cdigo gray por

separado, as como el algebra Booleana. Es por esto que solo nos adentraremos a

una descripcin terico sobre cmo convertir el cdigo gray en condigo binario.

Conversin de un nmero en cdigo Gray a cdigo binario

1. El primer dgito del cdigo Gray ser el mismo que el del binario

2. Si el segundo dgito del cdigo Gray es "0", el segundo dgito binario es igual al

primer digito binario, si este dgito es "1" el segundo dgito binario es el inverso del

primer dgito binario.

3. Si el tercer dgito del cdigo Gray es "0", el tercer dgito binario es igual al

segundo dgito binario, si este dgito es "1", el tercer dgito binario es el inverso del

segundo dgito binariocontinuando hasta terminar.

3. Desarrollo

Decimal Cdigo Gray Trmino Cdigo binario

0 0 0 0 0 0 0

1 0 0 1 0 0 1

2 0 1 1 0 1 0

3 0 1 0 0 1 1

4 1 1 0 1 0 0

5 1 1 1 1 0 1

6 1 0 1 1 1 0

7 1 0 0 1 1 1


+ +

Dado que en la practica 2 se muestra un claro ejemplo de su la reduccin de

ecuaciones, simplemente mostraremos la reduccin obtenida a travs de algebra

de Boole.

Dada la ecuacin:

+ +

Una vez aplicado algebra de Boole obtenemos:

Dada la ecuacin:


Dada la ecuacin:



4. Simulacin

En la imagen siguiente se muestra la simulacin realizada en VHDL para

comprobar que el circuito realiza de manera correcta cada uno de las

conversiones indicadas.

5. Ensamblado

La foto siguiente muestra el circuito ensamblado del convertidor Gray-binario. El

ensamblado se resume en la forma cannica de la ecuacin. Es decir, primero se

encuentran las compuertas Not, posteriormente las And y por ltimo las Or.


Es fcil observar que este diseo se realizo con algebra Booleana, ya que

comparndolo con la primer practica realizada, es mucho menor en proporcin.




Practica 4

Comparador

Alumnos:



Profesor:



1. Objetivo

Desarrollar el diseo de un circuito digital combinacional de dos bits por dos bits

que pueda comparar los datos de entrada, si son iguales o diferentes.

2. Marco terico

A partir de este momento el desarrollo de los circuitos se mostrara a travs de

diagramas o mapas de Karnaugh, llegando a la misma reduccin que con algebra

de Boole pero haciendo mucho ms fcil el proceso.

Mapas de Karnaugh

Un mapa de Karnaugh es una representacin grfica de una funcin lgica a partir

de una tabla de verdad. El nmero de celdas del mapa es igual al nmero de

combinaciones que se pueden obtener con las variables de entrada. Los mapas se

pueden utilizar para 2, 3, 4 y 5 variables.

Mapa de Karnaugh empleando Suma de Productos (SDP)

La simplificacin de expresiones lgicas mediante el mapa de Karnaugh utiliza un

mtodo grfico basado en la Suma de Productos.

Mapa de Karnaugh de tres variables

El mapa de Karnaugh se construye a partir de la tabla de verdad de la funcin

lgica. El mapa por medio de una matriz de 8 celdas, representa los ocho

mintrminos posibles que se pueden obtener con tres variables, en un arreglo de

una matriz de 2x4. Por tanto, la primera fila contiene el primer valor posible ("0") y

la segunda fila el valor ("1").

Las variables 2 y 3 se agrupan por columna y se distribuyen en las cuatro

columnas de acuerdo a las combinaciones posibles para obtener los mintrminos

requeridos. Sus valores son 00, 01, 10 y 11. Por ejemplo, la celda m2 corresponde

al mintrmino 2, ubicado en la fila 0 y la columna 10. La unin de estos

dosnmeros da el nmero 010, cuyo equivalente es el trmino ABC el decimal

2. La tabla muestra el mapa de Karnaugh para 3 variables.

Lnea A B C Mintrmino Mintrmino mx Funcin de Salida

0 0 0 0 ABC m0 F(0,0,0)

1 0 0 1 ABC m1 F(0,0,1)

2 0 1 0 ABC m2 F(0,1,0)

3 0 1 1 ABC m3 F(0,1,1)

4 1 0 0 ABC m4 F(1,0,0)

5 1 0 1 ABC m5 F(1,0,1)

6 1 1 0 ABC m6 F(1,1,0)

7 1 1 1 ABC m7 F(1,1,1)

El mapa se construye colocando un 1 en las celdas correspondientes a los

mintrminos presentes en la funcin de salida. Por ejemplo, para el

trmino F(1,1,0)= ABC = 1se situara un 1 en la celda 110. Para los mintrminos

no presentes en la funcin se pone un 0. Por ejemplo el trmino F(0,0,1)= AB'C

= 0, ser una celda con valor 0 en la celda 001.

Despus de situar los unos en el mapa, se procede con la agrupacin de 1s, la

determinacin del trmino producto correspondiente a cada grupo y la suma de los

trminos productos obtenidos. La determinacin del trmino producto se realiza de

acuerdo los siguientes criterios:

1. Una celda representa un mintrmino, dando como resultado un trmino de

cuatro literales.

2. Dos celdas agrupadas pueden representar la asociacin de dos mintrminos,

dando como resultado un trmino de dos literales.

3. Cuatro celdas agrupadas pueden representar la asociacin de cuatro

mintrminos, dando como resultado un trmino de un literal.

4. Ocho celdas agrupadas representan un valor de funcin igual a 1.

Mapas de Karnaugh empleando Producto de Sumas (PDS)

La simplificacin de expresiones lgicas mediante el mapa de Karnaugh tambin

es posible mediante el mtodo de producto de sumas. En este mtodo, cada celda

representa un maxtrmino.

La construccin del mapa es similar a la suma de productos. La diferencia radica

en que cada celda representa un maxtrmino. Por ejemplo, la

celda m2 corresponde al maxtrmino 2, ubicado en la fila 0 y la columna 10. La

unin de estos dos nmeros da el nmero 010, cuyo equivalente es el

trmino A+B+C. La figura siguiente muestra el mapa de Karnaugh para 3

variables.

La representacin de la funcin lgica se hace simplemente copiando los ceros de

la tabla de verdad en las celdas del mapa. Este mtodo es ms apropiado cuando

en la columna de resultados de la tabla de verdad predominan los ceros.

3. Desarrollo

Para emplear la herramienta antes planteada, es necesario realizar la tabla de

verdad que se ha hecho para cada uno de las practicas anteriores, sin embargo,

ya no ser necesario sacar la ecuacin caracterstica.

Tabla de verdad

Entradas Salidas Mintrmino

D C B A L1 L2 m

0 0 0 0 1 1 m0

0 0 0 1 0 1 m1

0 0 1 0 0 1 m2

0 0 1 1 0 1 m3

0 1 0 0 1 0 m4

0 1 0 1 1 1 m5

0 1 1 0 0 1 m6

0 1 1 1 0 1 m7

1 0 0 0 1 0 m8

1 0 0 1 1 0 m9

1 0 1 0 1 1 m10

1 0 1 1 0 1 m11

1 1 0 0 1 0 m12

1 1 0 1 1 0 m13

1 1 1 0 1 0 m14

1 1 1 1 1 1 m15

Mapa de Karnaugh

Para L1 se tiene:

DC / BA 00 01 11 10

00 1

01 1 1

11 1 1 1 1

10 1 1 1

Por tanto, observando el mapa de Karnaugh:

L1 = BA+DC+CB+DB+DA

Para L0 se tiene de manera similar:

DC / BA 00 01 11 10

00 1 1 1 1

01 1 1 1

11 1

10 1 1

Por tanto, siguiendo el mapa de Karnaugh:

L0= DC + BA +DB + DA + CB


4. Simulacin

La siguiente imagen muestra el resultado de la simulacin de las ecuaciones

obtenidas. Dado que son 16 trminos a evaluar solo se muestran 4 de ellas para

apreciarlo con mayor claridad.

5. Ensamblado

La imagen siguiente muestra el circuito armado con respecto a las funciones

obtenidas en el mapa de Karnaugh.


Concluyendo, es fcil determinar que pese al uso de tablas de Karnaugh el circuito

no es tan pequeo como el convertido binario-Gray reducido. Sin embargo, si se

hubiera empleado algebra de Boole es muy posible llegar al mismo resultado pero

el trabajo empleado seria mucho mayor por lo que sigue siendo factible el uso de

mapas.




Practica 5

Multiplexor 2:1

Alumnos:



Profesor:



1. Objetivo

Disear un circuito digital combinacional que realice la funcin de un multiplexor 2

a 1, es decir, que en su salida tenga una nica variable con dos de entrada.

2. Marco terico

Los multiplexores son circuitos combinacionales con varias entradas y una nica

salida de datos, estn dotados de entradas de control capaces de seleccionar una,

y slo una, de las entradas de datos para permitir su transmisin desde la entrada

seleccionada hacia dicha salida.

En el campo de la electrnica el multiplexor se utiliza como dispositivo que puede

recibir varias entradas y transmitirlas por un medio de transmisincompartido. Para

ello lo que hace es dividir el medio de transmisin en mltiples canales, para que

varios nodos puedan comunicarse al mismo tiempo.

Una seal que est multiplexada debe demultiplexarse en el otro extremo.

Estos circuitos combinacionales poseen lneas de entrada de datos, una lnea

de salida y entradas de seleccin. Las entradas de seleccin indican cul de estas

lneas de entrada de datos es la que proporciona el valor a la lnea de salida. Cada

combinacin de las entradas de seleccin corresponde a una entrada de datos, y

la salida final del multiplexor corresponder al valor de dicha entrada

seleccionada. Para identificar la entrada de seleccin ms significativa, por

convenio esta siempre es la que est ms arriba (de mostrarse de forma vertical) o

ms a la izquierda (en horizontal), independientemente de su etiqueta

identificadora, a no ser que se especifique lo contrario.

Tambin se pueden construir multiplexores con mayor nmero de entradas

utilizando multiplexores de menos entradas, utilizando la composicin de

multiplexores.

En electrnica digital, es usado para el control de un flujo de informacin que

equivale a un conmutador. En su forma ms bsica se compone de dos entradas

de datos (A y B), una salida de datos y una entrada de control. Cuando la entrada

de control se pone a 0 lgico, la seal de datos A es conectada a la salida; cuando

la entrada de control se pone a 1 lgico, la seal de datos B es la que se conecta

a la salida.

3. Desarrollo

En el siguiente procedimiento se muestra la etapa de diseo del multiplexor 2:1,

presentando la tabla de verdad caracterstica del mismo.

Entrada Salida

S B A C

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 1

1 1 1 1

Dado que se ha mostrado el procedimiento usado en los mapas de Karnaugh se

omite el proceso y solo se muestran los resultados obtenidos de los mapas

aplicados en los mintrminos de la salida siendo este aun ms bsico en el

proceso de solucin.

Entonces,

C = SA + SB


4. Simulacin

La simulacin en VHDL demuestra que el resultado obtenido es correcto. Se

muestran cuatro de las ocho entradas en la simulacin para poder verificarlo

directamente desde la imagen mostrada.

5. Ensamblado

La foto que se muestra es el resultado del armado de las ecuaciones obtenidas,

que han sido empleados en los simuladores para verificar su correcto

funcionamiento.


El multiplexor es un circuito digital combinacional muy fcil de disear y fcil de

armar, lo cual no requiere mucho tiempo de trabajo.




Practica 6

Multiplexor 3:1

Alumnos:



Profesor:



1. Objetivo

Disear un circuito digital combinacional, multiplexor 3:1, usando las condiciones

dont care o No importa presentadas en el desarrollo del circuito digital.

2. Marco terico

En las prcticas anteriores, se han sentado las bases con respecto a los mapas de

Karnaugh que son una herramienta esencial y muy prctica en el diseo de

circuitos combinacionales. Pero ahora bien, hay momentos en las que ciertas

condiciones en las que las variables de entrada no importan a partir de un

intervalo dado, a estas condiciones se les denomina No importa o Dont care. Para

enfatizar se describe a detalle.

Condiciones No importa

La especificacin bsica de una funcin de conmutacin (funcin booleana) es la

tabla de verdad, que muestra la lista de todas las combinaciones posibles de las

variables y el valor que asumir la o las salidas para todas esas combinaciones.

Hasta ahora hemos supuesto que los valores de verdad se especifican

estrictamente para todas las 2n combinaciones de entradas posibles, siendo n el

nmero de variables de entrada. Sin embargo, no siempre es as. Existe la

posibilidad que ciertas combinaciones de entrada, debido a restricciones externas,

no se produzcan nunca. Esto no quiere decir que si estas entradas prohibidas se

produjeran, el circuito no responder de alguna forma, de hecho cualquier circuito

de conmutacin responder de alguna forma a cualquier entrada. Sin embargo,

dado que la entrada no puede ocurrir nunca, no importa si el circuito responder a

la salida con un cero o con un uno a esta combinacin de entrada prohibida.

Cuando se presentan estas situaciones se dice que la salida es no especificada o

no importa. Esto se indica en la tabla de verdad y en el mapa de Karnaugh

correspondiente con una x en lugar del 1 o 0 que se emplee en el mapa.

Esta x en el mapa de Karnaugh la utilizaremos como un comodn, hacindola valer

0 o 1 segn nuestra conveniencia a la hora de minimizar. Cuando queremos

simplificar una funcin utilizando mapas de Karnaugh, estas condiciones de Don't

care para formar grupos de "unos" ms grandes que nos generaran trminos

productos menores.

3. Desarrollo

En la tabla siguiente se observa como las condiciones Dont care han sido

especificadas dentro de la tabla de verdad, pudiendo usarlos como 1 o 0.

Entrada Salida Entrada Salida

S1 S0 C B A D S1 S0 C B A D

0 0 0 0 0 0 1 0 0 0 0 0

0 0 0 0 1 1 1 0 0 0 1 0

0 0 0 1 0 0 1 0 0 1 0 0

0 0 0 1 1 1 1 0 0 1 1 0

0 0 1 0 0 0 1 0 1 0 0 1

0 0 1 0 1 1 1 0 1 0 1 1

0 0 1 1 0 0 1 0 1 1 0 1

0 0 1 1 1 1 1 0 1 1 1 1

0 1 0 0 0 0 1 1 0 0 0 x

0 1 0 0 1 0 1 1 0 0 1 x

0 1 0 1 0 1 1 1 0 1 0 x

0 1 0 1 1 1 1 1 0 1 1 x

0 1 1 0 0 0 1 1 1 0 0 x

0 1 1 0 1 0 1 1 1 0 1 x

0 1 1 1 0 1 1 1 1 1 0 x

0 1 1 1 1 1 1 1 1 1 1 x

Mapas de Karnaugh

Para hacer ms claro la representacin de las condiciones Dont care en el mapa

de Karnaugh, se muestra como es interpretado en los siguientes diagramas.

S1=0

S0C / BA 00 01 11 10

00 1 1

01 1 1

11 1 1

10 1 1

S1=1

S0C / BA 00 01 11 10

00

01 1 1 1 1

11 x x x x

10

Por lo tanto, la ecuacin correspondiente

D = S1S0A + S1 S0B +CS1


4. Simulacin

La simulacin en VHDL de la expresin hallada es muy simple de representar o

describir, sin embargo, al asignarle los valores correspondientes a las entradas se

hace tedioso observar todas las posibles combinaciones, es por ello que solo se

muestran cinco datos para apreciarlo con mayor claridad.

5. Resultados

La foto que se da en la parte inferior muestra el resultado del ensamblado del

circuito requerido. Si bien se observa, los jumpers son los selectores del

multiplexor.


Las condiciones No importa que se usaron en el diseo del circuito no influyeron

en el resultado final requerido del circuito, pero es muy fcil notar que nos hizo

reducir en gran proporcin el circuito final.




Practica 7

Multiplicador 2 bits por 2bits

Alumnos:



Profesor:



1. Objetivo

Disear, simular y armar un sistema digital combinacional que multiplique dos bits

por dos bits de entrada.

2. Marco terico

Un multiplicador combinacional es un circuito lgico con una tabla de verdad que

expresa el producto de dos palabras de entrada de n bits como una funcin

combinacional.

3. Desarrollo

Para todo diseo de un circuito digital combinacional es necesario sacar la tabla

de verdad, la cual es la referencia para iniciar el diseo como cada una de las

prcticas anteriores.

Entrada Salida

D C B A a3 a2 a1 a0

0 0 0 0 0 0 0 0

0 0 0 1 0 0 0 0

0 0 1 0 0 0 0 0

0 0 1 1 0 0 0 0

0 1 0 0 0 0 0 0

0 1 0 1 0 0 0 1

0 1 1 0 0 0 1 0

0 1 1 1 0 0 1 1

1 0 0 0 0 0 0 0

1 0 0 1 0 0 1 0

1 0 1 0 0 1 0 0

1 0 1 1 0 1 1 0

1 1 0 0 0 0 0 0

1 1 0 1 0 0 1 1

1 1 1 0 0 1 1 0

1 1 1 1 1 0 0 1

Aplicando los conocimientos de mapas de Karnaugh empleando mintrminos, se

prosigui a su solucin resultando las siguientes ecuaciones:

a3= DCBA

a2 = DBA + DCB

a1 = DCB + CBA + DBA + DCA

4. Simulacin

Ya es sabido que una vez hallando las ecuaciones, es recomendable simularlo a

travs de VHDL para verificar que este correcto cada ecuacin hallada. En la

imagen siguiente se muestra una parte de la simulacin del multiplicador

diseado.

5. Ensamblado

Sin imagen


El diseo del circuito presenta tres ecuaciones de salida que son muy sencillos de

describir e implementar. En sus entradas se especifican cuatro bits por cuatro de

salida debido a la mxima expresin encontrada en la multiplicacin de binarios




Practica 8

Sumador de 2 bits

Alumnos:



Profesor:



1. Objetivo

Disear un circuito digital combinacional que tenga dos entradas de dos bits cada

uno, que pueda realizar la operacin de suma de binarios mostrndolo en sus

salidas respectivamente.

2. Marco terico

El sumador binario es el elemento bsico de la unidad aritmtica decualquier

ordenador, pues cualquier operacin aritmtica bsica puederealizarse a partir de

sumas y restas repetidas.

Para sumar dos nmeros de n bits, hay que sumar dos a dos los bits delmismo

peso y el acarreo de la suma de los bits de peso inmediato inferior.

3. Desarrollo

Iniciar el diseo de un sumador ya debe ser una tarea fcil, ya que se han visto los

diferentes mtodos que se pueden aplicar en el diseo de un circuito. Como en

cada uno de los diseos mostrados, primero se es til y necesario crear la tabla de

verdad para aplicar algn mtodo de reduccin de trminos.

D C B A S2 S1 S0

0 0 0 0 0 0 0

0 0 0 1 0 0 1

0 0 1 0 0 1 0

0 0 1 1 0 1 1

0 1 0 0 0 0 1

0 1 0 1 0 1 0

0 1 1 0 0 1 1

0 1 1 1 1 0 0

1 0 0 0 0 1 0

1 0 0 1 0 1 1

1 0 1 0 1 0 0

1 0 1 1 1 0 1

1 1 0 0 0 1 1

1 1 0 1 1 0 0

1 1 1 0 1 0 1

1 1 1 1 1 1 0

Obtenida la tabla de verdad, la solucin se sigui con mapas de Karnaugh lo cual

hace muy fcil la obtencin de las ecuaciones. Como ya ha sido mostrado con

anterioridad el mtodo empleado, simplemente se mostraran las ecuaciones

obtenidas.

Para S2:

S2 = CBA + DCA + DB

Para S1:

S1 = DCB + DBA + DBA + DCBA + DCBA

Para S0:

S0 = CA + CA

Viendo la ltima ecuacin obtenida para S0 es apreciable que se puede convertir

en una ecuacin con OR exclusivo.


4. Simulacin

La simulacin es una parte esencial que se debe emplear antes de ensamblar un

circuito para descarta cualquier falla o error que se haya tenido. A continuacin se

presenta una imagen obtenida de la simulacin del sumador de dos bits para

asegurar su correcto funcionamiento. Cabe mencionar que de las 16

combinaciones se escogieron aleatoriamente cuatro combinaciones en la entrada

para ser simuladas.

5. Ensamblado

Sin imagen


El sumador es un elemento que es muy sencillo de disear, que si bien, es muy

similar al multiplicador por la relacin de operaciones. Las ecuaciones obtenidas

son muy sencillas de describir en VHDL, lo cual no debera ocasionar ningn

problema en su simulacin, ya sea a nivel de compuertas o en sus estados

lgicos.




Practica 9

BCD siete segmentos

Alumnos:



Profesor:



1. Objetivo

Disear un circuito digital combinacional que en sus entradas se ingresen datos

binarios y en sus salidas despliegue el sistema numrico hexadecimal.

2. Marco terico

El decodificador de BCD a siete segmentos es un circuito combinacional que

permite un cdigo BCD en sus entradas y en sus salidas activa un display de 7

segmentos para indicar un dgito decimal.

El display est formado por un conjunto de 7 leds conectados en un punto comn

en su salida. Cuando la salida es comn en los nodos, el display es llamado de

nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos

al display de ctodo comn. En la figura se muestran ambos tipos de dispositivos.

En e display de ctodo comn, una seal alta encender el segmento excitado por

la seal. La alimentacin de cierta combinacin de leds, dar una imagen visual de

un dgito de 0 a 9.

3. Desarrollo

La construccin de la tabla de verdad se muestra da pauta al diseo del circuito

BCD a siete segmentos. Directamente se nota que las salidas se basan en el

orden de los segmentos del display que va desde la el segmento a hasta el

segmento g. Cada salida tiene una ecuacin dada que ha sido obtenida

posteriormente.

Dec Variables Salidas

D C B A Sa Sb Sc Sd Se Sf Sg

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 1

3 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 0 1

5 0 1 0 1 1 0 1 1 0 1 1

6 0 1 1 0 1 0 1 1 1 1 1

7 0 1 1 1 1 1 1 0 0 0 0

8 1 0 0 0 1 1 1 1 1 1 1

9 1 0 0 1 1 1 1 1 0 1 1

A 1 0 1 0 1 1 1 0 1 1 1

B 1 0 1 1 0 0 1 1 1 1 1

C 1 1 0 0 1 0 0 1 1 1 0

D 1 1 0 1 0 1 1 1 1 0 1

E 1 1 1 0 1 0 0 1 1 1 1

F 1 1 1 1 1 0 0 0 1 1 1

Las ecuaciones obtenidas se han realizado empleado maxtrminos en lugar de

mintrminos, es decir, se ha empleado producto de sumas en lugar de suma de

productos como se haba estado haciendo. En la practica 4 del comparador se

muestra la teora con respecto a los maxtrminos, lo nico cambiante en esta

ocasin es que se usan los 0s en lugar de los 1s, esto es lo estados bajos y no

los altos. A continuacin se detallan las ecuaciones obtenidas con el uso de

maxterminos:

Para Sa:

Sa = (D + A or C + B) (D + A + C + B) (D + A C + B) (D + A + C + B)

Para Sb:

Sb = (D + A + C + C) (C + B +A) (D +A +C) (D + A + B)

Para Sc:

Sc = (D + A + C+B) (D + A + C) (D + C + B)

Para Sd:

Sd = (D + A + C + B) (D + A + C + B) (D + A + C + B) (C + B + A)

Para Se:

Se = (C + B + A) (D + C + B) (D + A + B)

Para Sf:

Sf = (D + A + C + B) (D + A + C) (D + c + B) (D + A + B)

Para Sg:

Sg = (D+ C+ B) (D + A + C + B) (D + A + C + B)


4. Simulacin

Para la simulacin en VHDL se describieron todas las ecuaciones del apartado

desarrollo. En la simulacin se ingresaron siete diferentes combinaciones

aleatorias para garantizar el correcto funcionamiento del circuito. En la imagen

siguiente se pueden comparar los datos con la tabla de verdad ofrecida en el

mismo apartado.

5. Ensamblado

Sin imagen


Para disear un circuito BCD a siete segmentos lo nico que se requiere es tener

los conocimientos para la obtencin de las ecuaciones, sin embargo, si se usan

sin reducir la construccin seria ms costosa por lo que es recomendable reducirlo

mediante un mtodo conocido.

Otro factor para el diseo y no muy complejo, es conocer el modo de operacin de

un display de siete segmentos, ya a partir de ese modelo se elabora.

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