Practica 2 - Circuitos Combinacionales

PRACTICAS DE ELECTRÓNICA DIGITAL:

LABORATORIO DE ELECTRÓNICA 2.4 ALTABIX

PRÁCTICA 2:

(CIRCUITOS COMBINACIONALES)

DISEÑO Y MONTAJE DEL CIRCUITO DE UNA PEQUEÑA

CENTRALITA DE COMUNICACIÓN

Electrónica Digital (3º. GIEAI)

E s c u e l a P o l i t é c n i c a S u p e r i o r d e E l c h e

G R A D O E N I N G E N I E R Í A E L E C T R Ó N I C A Y A U T O M Á T I C A I N D U S T R I A L

A R E A D E T E C N O L O G Í A E L E C T R Ó N I C A

Ingeniería de Telecomunicación

Práctica 2. Diseño de una Pequeña Centralita

Electrónica Digital 2

Sumario

1. Objetivos y especificaciones 2. Material necesario 3. Estudios previos

3.1 Petición de línea 3.2 Visualización del nodo origen 3.3 Selección del nodo destino 3.4 Establecimiento de la línea con el nodo destino 3.5 Visualización del nodo destino 3.6 Planos de montaje

4. Metodología y plan de trabajo

1. OBJETIVOS Y ESPECIFICACIONES

Se pretende que el alumno aprenda a diseñar y a realizar circuitos combinacionales sencillos usando circuitos integrados combinacionales de uso común en electrónica digital. En particular, deberá aprender a trabajar con multiplexores, demultiplexores, y decodificadores. Será necesario trabajar en equipo (pareja) por lo que se espera que cada alumno contribuya activamente al trabajo global del equipo.

Específicamente, se desea diseñar y realizar el montaje de una pequeña centralita

que controle la comunicación, de voz o datos, entre 3 nodos ubicados en el interior del edificio de oficinas de una agencia de publicidad que, ordenados de mayor a menor prioridad, son:

NODO 1: Departamento de Cuentas () NODO 2: Departamento Creativo () NODO 3: Departamento Financiero () Cada uno de estos nodos podrá solicitar la línea de comunicación mediante un

interruptor (COMM), como se ilustra de la figura 1, y el circuito deberá gestionar esta petición de forma que, en el caso en que dos o más nodos soliciten la línea a la vez, la línea deberá ser asignada al nodo solicitante de mayor prioridad. De esta manera, dos nodos no podrán tener el uso de la línea a la vez. El circuito visualizará en un display de 7 segmentos (display A) el nº del nodo al que le ha sido concedida la línea. Si no hay nadie haciendo uso de la línea, el display mostrará iluminado el nº 1 y el punto decimal.

En el momento en el que se haya concedido la línea de comunicación, el usuario de

este nodo deberá seleccionar el nodo destino con el cual desea comunicar, visualizándose éste en otro display de 7 segmentos (display B). La conexión de un nodo con él mismo se interpretará como que se ha realizado una conexión con el exterior (). Si el usuario seleccionase con sus conmutadores más de un nodo destino, el sistema quedará inutilizable, debiendo producir un error, que se deberá indicar iluminando el punto decimal del display B.

Una vez que los displays visualicen qué nodo tiene concedida la línea y con quién

desea comunicar, la línea está lista para ser usada, según las necesidades de los usuarios de los nodos de comunicación.



Figura 1: Ilustración de la interfaz frontal de la aplicación: 3 nodos con 4 interruptores cada uno y dos displays de 7 segmentos.

2. MATERIAL

2 placas de inserción y 2 regletas de alimentación. Hilo de cableado para placa de inserción. 2 CIs 74HC153 (Cada CI contiene 2 multiplexores 4:1) 1 CI 74HC155 (Contiene 2 demultiplexores 1:4) 1 CI 74HC4511 (Decodificador BCD a display de 7 segmentos) Varios CIs MOS: 74HC00 (Cuatro puertas NAND de 2 entradas en cada CI) Varios CIs MOS: 74HC02 (Cuatro puertas NOR de 2 entradas en cada CI) 2 Displays de 7 segmentos TDSR 5160 (Cátodo Común) Diodos LED de colores (5 mm, ¼ W) Conmutadores para placa de inserción. Resistencias del 5% tolerancia y ¼ W. Instrumentos electrónicos: Fuente de alimentación, multímetro digital, osciloscopio,

generadr de funciones y cables auxiliares para conexión con los instrumentos (banana-cocodrilo, bnc-cocodrilo, sonda de osciloscopio).



3. ESTUDIOS PREVIOS

En la figura 2 se muestra un esquema del circuito general. El diseño de los circuitos CKT_1, CKT_2 y CKT_3 será parte del estudio previo que ha de realizarse antes de la sesión de laboratorio.

Figura 2: Esquema general del circuito.

MU

X_1

74

HC

153

10 11 12 136 5 4 3 14 2

7 9

1

I 0 I 1 I 2 I 3S

0

#a

S1

Y

E

I 0 I 1 I 2 I 3

S0

#b

S1

Y

E

15

8

VC

C

gnd

S0

S1

LIN

E R

EQ

UE

ST

DIS

PLA

Y A

a b c d e f g dp

MU

X_

27

4HC

15

3

10 11 12 136 5 4 3 14 2

7 9

1

I 0 I 1 I 2 I 3S

0

#c

S1

Y

E

I 0 I 1 I 2 I 3

S0

#dS1

Y

E

15

8

VC

C

gnd

N1

LIN

ET

X_N

ode

1

TX

_Nod

e2

TX

_Nod

e3

P2

P1

P0

W0

X0

Z0

74

HC

155

dM

UX

16

3 13

7 6 5 4

1

2

Y0

Y1

Y2

Y3

B

#a A

C

G

9 10 11 12

15Y

0

Y1

Y2

Y3

B#bA

C

G

14

8

VC

C

gnd

RX

_No

de1

RX

_No

de2

RX

_No

de3

+5V

N2

N0

DE

CO

DE

RB

CD

-7se

g45

11

a b c d e f g

13 12 11 10 9 15 14

+5V

3 4 5

LT BI

D0

D1

D2

D3

7 1 2 6

LE

816V

CC

gnd

nG

dp

W1

X1

Z1

W2

X2

Z2

nE

nE

16+5V

16+5V

nE

CK

T_2

CK

T_1

CK

T_3

P0,

P1, P

2, S

0, S

1, n

Ean

d in

term

edia

tesi

gnal

s

N1

N2

N0

2N

1N

2N

1N

0N



3.1 PETICIÓN DE LÍNEA

Llamaremos a la señal generada por los interruptores de petición de línea según:

P2 = COMM del nodo 1; P1 = COMM del nodo 2; P0 = COMM del nodo 3 La asignación de línea será realizada por el multiplexor #a (uno de los 2 multiplexores del integrado 74HC153 MUX_1), a cuyos canales de entrada de datos I0, I1 e I2 se hallan conectados la línea de datos de los nodos 3, 2 y 1, respectivamente, como se muestra en el esquema de la figura 3. Antes de proseguir se recomienda realizar un estudio del funcionamiento del multiplexor.

ESTUDIO #1: CIRCUITO INTEGRADO 74HC153 (multiplexor 4:1 dual) Estudiar detenidamente las hojas características de este integrado (entradas, salidas, funcionamiento, tipo de lógica, ...)

MUX_174HC153

10111213

6543

142

7

9

1

I0I1I2I3

S0

#a

S1

Y

E

I0I1I2I3

S0

#b

S1

Y

E

15

8

VCC

gnd

S0S1

LINE REQUEST

TX_Node1

TX_Node2

TX_Node3

TX_Node1

TX_Node2

TX_Node3

P2

P1

P0

P2

P1

P0

W0

X0

Z0

W0

X0

Z0

N0

16

+5V

16

+5V

nE

CKT_1

Figura 3: Esquema de la petición y asignación del nodo que abrirá la línea.

Habrá que indicar, mediante la combinación de los selectores S1 y S0, cuál de las entradas de datos será la seleccionada para establecer la línea. Para la obtención de las señales S0 y S1 se sigue un procedimiento de codificación por prioridad, según se ha comentado al comienzo de este guion.

También habrá que controlar la entrada de habilitación (activa a nivel bajo) del multiplexor, nE (Strobe), de forma que sólo se habilite al multiplexor en el caso de que algún nodo solicite la línea.

La Tabla I contiene la tabla de verdad para las entradas de selección (S1 y S0) y de habilitación (nE) del multiplexor #a.



Tabla I: Tabla de verdad de las entradas de selección y habilitación del MUX#a.

Interruptores CONTROLP2 P1 P0 S1 S0 nE0 0 0 X X 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0

El valor indiferente que pueden tomar S1 y S0 en el caso de que no haya ningún nodo solicitando la línea (000) simplifica enormemente sus funciones lógicas, pues asignando XX = 00, tendremos que

012

21

120

PPPnE

PS

PPS

Esta asignación producirá una ambigüedad cuando ningún nodo solicite la línea (000) y cuando la línea sea solicitada por el nodo 3 (001), dado que en ambos casos se asigna la misma combinación de selectores (00). Esto no supone ningún problema, desde el punto de vista de la selección del canal, dado que el multiplexor se deshabilitará para el caso en que ningún nodo seleccione la línea.

DELIVERABLE #1: CIRCUITO CKT_1 A partir de las funciones lógicas dadas para S0, S1 y nE representar esquemáticamente su circuito (CKT_1 del esquema) empleando para ello exclusivamente puertas NAND y NOR de 2 entradas.



3.2 VISUALIZACIÓN DEL NODO ORIGEN

La visualización del nº de nodo que establece la línea se realizará con un display de 7 segmentos de cátodo común, que además contiene un led de punto decimal, como muestra la figura 4. La función de las resistencias es la de limitar el valor de la corriente que circula por los segmentos.

La Tabla II contiene la tabla de verdad de las señales que alimentarán los segmentos del display A:

Tabla II: Tabla de verdad de las señales que alimentarán los segmentos del display A.

Interruptores Segmentos del Display A P2 P1 P0 a b c d e f g dp

Número mostrado

0 0 0 0 1 1 0 0 0 0 1 1. 0 0 1 1 1 1 1 0 0 1 0 3 0 1 0 1 1 0 1 1 0 1 0 2 0 1 1 1 1 0 1 1 0 1 0 2 1 0 0 0 1 1 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 0 0 1 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1

DELIVERABLE #2: CIRCUITO CKT_2 Obtener las funciones lógicas de los 7 segmentos y del punto decimal del display A a partir de su tabla de verdad y representar esquemáticamente sus circuitos (CKT_2 del esquema) empleando exclusivamente puertas NAND y NOR de 2 entradas. (Tener en cuenta que se pueden utilizar señales intermedias ya sintetizadas en el CKT_1.) Asimismo, determinar las resistencias que han de emplearse para limitar la corriente por los segmentos a 15 mA.

DISPLAY A

abcdefgdp

CKT_2

P0, P1, P2, S0, S1, nEand intermediate signals

Figura 4: Esquema de la visualización del nodo origen en el display A.

ESTUDIO #2: DISPLAY DE 7 SEGMENTOS TDSR 5160 Estudiar detenidamente las hojas características de este componente (alimentación, patillaje, etc.).



3.3 SELECCIÓN DEL NODO DESTINO

Cada uno de los nodos posee 3 interruptores para la selección del nodo con el que desea establecer la comunicación:

Interruptores del nodo 1:



W2: Comunicar con el exteriorW1: Comunicar con el Dpto. CreativoW0: Comunicar con el Dpto. Financiero

X2: Comunicar con el Dpto. de CuentasX1: Comunicar con el exteriorX0: Comunicar con el Dpto. Financiero

Z2: Comunicar con el Dpto. de CuentasZ1: Comunicar con el Dpto. CreativoZ0: Comunicar con el exterior

Hay que considerar, pues, que el circuito debe seleccionar solamente los interruptores del nodo al que se le ha concedido la línea y, con ellos, determinar con qué nodo se establecerá la conexión.

Para ello, se utilizarán 3 multiplexores 4:1 (#b, #c, #d en el esquema) con entradas de selección S1 y S0 y entrada de habilitación nE, según se han diseñado anteriormente. Las entradas de datos de estos multiplexores se configurarán de acuerdo a la Tabla III, como muestra en la figura 5.

Llamaremos a las señales de salida de datos de los tres multiplexores N0, N1 y N2.

Tabla III: Tabla de funcionamiento de los multiplexores #b, #c, #d.

SEL Y_#b Y_#c Y_#dS1 S0 N2 N1 N0 0 0 Z2 Z1 Z0 0 1 X2 X1 X0 1 0 W2 W1 W0 1 1 0 0 0

Las entradas de datos no utilizadas habrán de conectarse a masa.

MUX_174HC153

10111213

3

142

9

2

I3S0S1

I0I1I2I3

S0

#b

S1

Y

E

15

8 gnd

S0

S1UEST

MUX_274HC153

10111213

6543

142

7

9

1

I0I1I2I3

S0

#c

S1

Y

E

I0I1I2I3

S0

#d

S1

Y

E

15

8

VCC

gnd

N1

W0

X0

Z0

N2

N0

W1

X1

Z1

W2

X2

Z2

nE

nE

16

+5V

nE

Figura 5: Esquema de la selección de interruptores activos para el establecimiento de comunicación.



3.4 ESTABLECIMIENTO DE LA LÍNEA CON EL NODO DESTINO

Como se muestra en la figura 6, la selección del destino de la línea se hará mediante un demultiplexor (#a, dentro del integrado 74HC155) con entradas de selección A y B, de acuerdo a la tabla IV. La entrada de habilitación, nG, (activa a nivel bajo) de este demultiplexor debe asegurar que se deshabilita en el caso de que se seleccionen dos o más nodos para comunicar o bien que no se seleccione ninguno.

ESTUDIO #3: CIRCUITO INTEGRADO 74HC155 (demultiplexor 1:4 dual configurable como decodificador 2:4 o decodificador 3:8) Estudiar detenidamente las hojas características de este integrado (entradas, salidas, funcionamiento, tipo de lógica, ...)

LINE

74HC155dMUX

16

313

7654

1

2

Y0

Y1

Y2

Y3B

#a

A

C

G

9101112

15Y0

Y1

Y2

Y3

B#b

A

C

G

14

8

VCC

gnd

RX_Node1

RX_Node2

RX_Node3

+5V

nG

CKT_3

N1

N

N0

2N 1N 0N

N1

N2

Figura 6: Esquema del establecimiento del destino de línea .

Tabla IV: Tabla de verdad de las entradas de control y habilitación del dMUX#a

CONTROLN2 N1 N0 B A nG0 0 0 X X 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 1 X X 1 1 0 0 1 0 0 1 0 1 X X 1 1 1 0 X X 1 1 1 1 X X 1



El valor indiferente que pueden tomar A y B para algunas de las combinaciones de las señales N0, N1, N2. simplifica enormemente sus funciones lógicas y podremos escribir:

010212012

1

2

NNNNNNNNNnG

NA

NB

La implementación de la función lógica de la señal nG se realizará teniendo presente que se dispone de la señal (N2 + N1 + N0) a la salida Y0 del dMUX #b, si está habilitado y si previamente se conecta a su entrada de datos (pin 15) la señal N0, como se muestra en la figura 7. Además, se dispone de las señales negadas de N1 y N2 a través de sendos inversores, que serán necesarias en otra parte del circuito, como veremos más adelante.

N1

LINE

74HC155dMUX

16

313

7654

1

2

Y0

Y1

Y2

Y3B

#a

A

C

G

9101112

15Y0

Y1

Y2

Y3

B#b

A

C

G

14

8

VCC

gnd

+5V

N2

N0

34

7126

nG

CKT_3

N1

N2

N0

2N

1N

2N 1N 0N

N1

N2

Figura 7: Esquema de la implementación de la señal de habilitación del dMUX#a (nG) .

DELIVERABLE #3: CIRCUITO CKT_3. A partir de las función lógica de nG, representar esquemáticamente su circuito (CKT_3 del esquema) empleando para ello exclusivamente puertas NAND o NOR de 2 entradas.



3.5 VISUALIZACIÓN DEL NODO DESTINO

Para la decodificación del valor del nodo seleccionado como destino de la línea se empleará un decodificador BCD a 7 segmentos, el 74HC4511 o equivalente. Este decodificador admite a conversión números de 4 hasta bits codificados en BCD.

ESTUDIO #4: CIRCUITO INTEGRADO 74HC4511 (decodificador BCD a 7 segmentos) Estudiar detenidamente las hojas características de este integrado (entradas, salidas, funcionamiento, tipo de lógica, ...)

En esta aplicación sólo se necesitará mostrar los números 1, 2 y 3, por lo que las entradas D2 y D3 del codificador se pondrán a 0 (conectar a masa). Las entradas D0 y D1

del decodificador deberán corresponder a nº de nodo con el que se desea comunicar, de acuerdo con la Tabla IV.

Tabla V: Tabla de verdad de las entradas del decodificador BCD-7 segmentos y del punto decimal del display B.

Nº a

mostrar N2 N1 N0 D1 D0

dp = nBI = nG

0 0 0 X X 1 3 0 0 1 1 1 0 2 0 1 0 1 0 0 0 1 1 X X 1 1 1 0 0 0 1 0 1 0 1 X X 1 1 1 0 X X 1 1 1 1 X X 1

10

21

ND

ND

Esto requiere el uso de dos inversores. La figura 8 muestra un esquema de la decodificación propuesta para la visualización nº del nodo destino en el display B. La entrada de habilitación del decodificador (nBI), activa a nivel bajo, deberá activarse para apagar los segmentos si se da alguna de las combinaciones no válidas de N2, N1 y N0, por lo que la conectaremos directamente a la señal nG que tenemos ya presente en el circuito. La señal auxiliar de entrada nLT (lamp test), activa a nivel bajo, se deberá deshabilitar permanentemente. Y la entrada auxiliar nLE (latch enable), activa a nivel bajo, se deberá habilitar permanentemente.



N1

N2DECODERBCD-7seg

4511

abcdefg

1312111091514

+5V

34

5

LTBI

D0

D1

D2

D3

7126

LE

8

16VCC

gnd

nG

dp

N1

N2

N0

2N

1N

Figura 8: Esquema de la implementación de la visualización en el display B del nº de nodo elegido para comunicar.

3.6 PLANOS DE MONTAJE

DELIVERABLE #4: PLANO DE INTERCONEXIÓN DE CIs Realizar una representación general donde se refleje la interconexión de todos CIs, tomando como referencia el esquema que aparece en la figura 9 (no necesariamente la misma disposición de CIs), indicando claramente los nombres de las señales conectadas a cada pin (sin trazar explícitamente el cableado entre los CIs) y la posición en que los integrados se van a colocar en la placa de montaje.

1 2 3 4 5 6 7

14 874HC0X

(4 ?)

1 2 3 4 5 6 7

14 874HC0X

(4 ?)

1 2 3 4 5 6 7 8

16 12 9

74HC153(2-MUX)

1 2 3 4 5 6 7 8

16 12 9

74HC155(2-DEMUX)

1 2 3 4 5 6 7 8

16 12 9

74HC4511(DECODER)

1 2 3 4 5 6 7 8

16 12 9

74HC153(2-MUX)

1 2 3 4 5 6 7

14 874HC0X

(4 ?)

1 2 3 4 5 6 7

14 874HC0X

(4 ?)

Figura 9: Esquema de la interconexión de los circuitos integrados del circuito.



DELIVERABLE #5: PLANO DE MONTAJE GENERAL Realizar el plano de montaje de TODO el circuito usando la plantilla de la figura 10.

Figura 10: Plantilla para la realización del plano de montaje del circuito general.



4. METODOLOGÍA Y PLAN DE TRABAJO Se seguirá un procedimiento similar al empleado en la práctica anterior de montaje.

Antes de llegar al laboratorio (¡MUY IMPORTANTE!): Cada pareja de alumnos recopilará las hojas características (datasheets) de los componentes claves del diseño, circuitos integrados (CIs) y display de 7 segmentos. Realizará el estudio previo de los problemas planteados y redactará una breve memoria que incluya los deliverables solicitados. Hay que intentar usar el menor nº de integrados 7400 y 7402. Es aconsejable realizar simulaciones.

A la entrada de la primera sesión de laboratorio: Se mostrará al profesor responsable la memoria realizada.

En el laboratorio: Cada pareja realizará el montaje y la depuración de los circuitos para su demostración al profesor. Durante las dos sesiones de laboratorio se completará y/o modificará la memoria inicial si hiciere falta. Algunas consideraciones/sugerencias que el alumno debe tener en cuenta al emprender el montaje del circuito, aparte de las ya mencionadas en la práctica 1, son:

Prever estrategias de montaje, de forma que se pueda comprobar las diversas

partes del circuito de forma independiente. No interconectarlas definitivamente entre sí hasta no haber conseguido que funcionen por separado.

Conectar una resistencia de 1 k entre cada una de las entradas de datos I0, I1 e I2 del mux #a y masa para evitar el ruido que se puede introducir si dejáramos los pines al aire.

No dejar desconectada ninguna de las entradas restantes de los CIs. Tener especial cuidado con las entradas de habilitación y control.

Para comprobar si la comunicación se está realizando correctamente, introduciremos una señal TTL de 1 Hz por el pin de entrada de datos del mux #a correspondiente al nodo al que se le ha concedido la línea. Se hará uso del generador de funciones.

Con el objeto visualizar que se está estableciendo la comunicación con el nodo adecuado, en cada uno de los pines de salida de datos Y0, Y1 e Y2, del demultiplexor #a, se conectará una resistencia seguido de un LED de cada color conectado a masa .

En la comprobación del circuito, hay que tener en cuenta su naturaleza combinacional y, por tanto, si un nodo está usando la línea y la solicita un nodo de prioridad superior, la línea se interrumpirá inmediatamente para serle concedida al nodo prioritario.

A la salida de la segunda sesión del laboratorio: Se entregará al profesor la memoria definitiva. (No se admitirán memorias entregadas con posterioridad).

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