Captulo 4 Chips de Soporte Del Microprocesador 2012

UNSA-EPIS Arquitectura de Computadoras

Mgter. Lucy Delgado Barra

CUARTO CAPITULO

CHIPS DE SOPORTE DEL MICROPROCESADOR 8086 4.1 EL INTERFAZ DE PERIFÉRICOS 8255. (PPI)

Dispositivo de E/S general, funciona como puerto para los periféricos Es programable a 3 modos de operación. Capaz de controlar 24 líneas con diferentes configuraciones (entrada/salida). 24 líneas de entradas/salidas programables divididas en 3 puertos de 8 líneas cada uno (Puertos

A, B y C), además consta de un registro interno de 8 bits para configuración. Dos grupos internos: el grupo A, formado por el puerto A y los 4 bits más significativos del

puerto C; y el grupo B, constituido por el puerto B junto a los 4 bits menos significativos del puerto C.

Compatible con el bus de conexión ISA, a una velocidad de 8 MHz. Tecnología TTL. Bajo consumo (2.5 mA DC) en todas las patas I/O.

D0..D7: Bus de datos bidireccional de 3 estados.

RESET: Borra registro de control y puertos (A, B y C) son colocados en modo entrada.

-RD: Para leer información de estado o datos

-WR: Para enviar palabras de control o datos

A0..A1: Líneas de dirección: seleccionan un puerto o registro de control. (ver tabla)

PA0..PA7: Puerto A: puerto de E/S de 8 bits.

PB0..PB7: Puerto B: puerto de E/S de 8 bits.

PC0..PC7: Puerto C: puerto de E/S de 8 bits.

4.1.1 Diagrama de Bloques

El 8255 soporta 3 modos de operación: el modo 0 (E/S básica), el modo 1 (E y S con señales de control) y el modo 2 (bus bidireccional de comunicaciones). Si se da un Reset, los 3 puertos quedan configurados en modo entrada, con las 24 líneas puestas a "1". Los tres puertos pueden ser accedidos en cualquier momento a través de la dirección E/S que les corresponde

A1 A0 SELECCIÓN

0 0 PUERTO A

0 1 PUERTO B

1 0 PUERTO C

1 1 CONTROL



Figura 4.1 Diagrama de Bloques del 8255

4.1.2 Programacion del PPI Se realiza escribiendo en el registro de control una CW.

Figura 4.2 Programación del PPI



4.1.1 Modos de Operación del 8255

MODO 0:

Simples funciones de E/S para los 2 puertos de 8 bits y los 2 puertos de 4 bits; los datos son leídos y escritos sin ningún tipo de control adicional. Los puertos pueden ser configurados de entrada (sin latch) o salida (los datos permanecen memorizados en un latch).

MODO 1:

Este modo es el strobed input/output (E/S a través de un protocolo de señales). Existen dos grupos (A y B) formados por los puertos A y B más el puerto C, que es repartido a la mitad entre ambos grupos para gestionar las señales de control. Con este modo es factible conectar dos 8255 entre sí para realizar transferencias de datos en paralelo a una velocidad considerable, con posibilidad de generar interrupciones a la CPU en el momento en que los datos son recibidos o hay que enviar uno nuevo

MODO 2: En este modo se constituye un bus bidireccional de 8 bits, por el que los datos pueden ir en un sentido o en otro, siendo el flujo regulado de nuevo por señales de control a través del puerto C. Este modo sólo puede operar en el Grupo A.

a) Modo 0 No existen señales de diálogo entre la PC y los periféricos

Figura 4.3 Ejemplo de conexión

Figura 4.4 funcionamiento



Figura 4.5 Ejemplo de uso en la PC



b) Modo 1: Puertos A y B dialogan con los periféricos, activando líneas del puerto C, como

señales de control:

b.1) Entrada habilitada

Figura 4.6 Entrada habilitada (modo 1) b.2) Salida habilitada



Figura 4.7 Salida habilitada (modo 1)

c) Modo 2: Solo grupo A, recibe y transmite por ocho terminales, alta velocidad



Figura 4.8 Entrada/salida habilitada (modo 2)

Transmisión Recepción 1. Prueba /OBF 1. Prueba bit IBF 2. Si lleno se envía al registro de salida (OUT) 2. Si IBF=1 ingresar datos (IN) 3. Si circuito externo ve /OBF=0 entonces/ACK 3. Interface externa envía datos con 4. Con /ACK toman datos del registro de salida /STB 5. /ACK desactiva /OBF 4. Al activar /STB entonces IBF=1 6. Se habilitan buffer tri estado 5. Con IN se desactiva IBF y datos se

cargan en AL (acumulador)

4.1.4 El 8255 en el PC.

Los puertos A, B y C se acceden a través de los puertos de E/S 60h, 61h y 62h; la palabra de control se envía por el puerto 63h: la BIOS del PC programa el 8255 con la palabra de control 10011001b, que configura todos los puertos en modo 0, con A y C de entrada y B de salida. El 8255 es empleado para recibir datos del teclado (puerto A), para leer la configuración del ordenador en los conmutadores de la placa base (puerto C) y para controlar el altavoz (puerto B).

4.2 EL TEMPORIZADOR 8253/8254.

temporizador que puede ser empleado como reloj de tiempo real, contador de sucesos, generador de ritmo programable, generador de onda cuadrada, etc.

posee 3 contadores independientes, programables de 6 formas diferentes. De 16 bits cada uno.

Frecuencias desde DC hasta 10MHz Contaje en binario o BCD Registro de control de 8 bits

UNSA-EPIS

Mgter. Lucy

4.2.2

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MODO 3: Square Wave Mode (Generador de onda cuadrada). Este modo es empleado

normalmente para la generación de una señal de onda cuadrada. Este modo es similar al 2, con la diferencia de que la salida OUT conmuta al transcurrir la mitad de la cuenta: inicialmente está en alto, pero al pasar la mitad de la cuenta pasa a estado bajo hasta que la cuenta finaliza. Este modo es también periódico: la onda resultante para una cuenta inicial N tiene un período de N ciclos.

Figura 4.14 Modo 3 del PTI MODO 4: Software Triggered Mode (Pulso Strobe iniciado por software). OUT está en

alto al principio; cuando la cuenta inicial expira, OUT baja durante un pulso de reloj y luego vuelve a subir. El proceso se inicia cuando se escribe la cuenta inicial.

Figura 4.15 Modo 4 del PTI

MODO 5: Hardware Triggered Strobe (Pulso Strobe iniciado por hardware). OUT estará

en alto al principio: con el flanco de subida de la señal GATE, el contador comienza a decrementar la cuenta. Cuando llega a cero, OUT baja durante un pulso CLK y luego vuelve a subir.

Figura 4.16 Modo 5 del PTI



4.2.4 El 8254 en el Ordenador.

Todos los contadores van conectados a un reloj que oscila a una frecuencia de 1.193.180 ciclos por segundo (casi 1,2 Mhz). La dirección base en el espacio de E/S del ordenador es la 40h. Por tanto,

los tres contadores son accedidos, respectivamente, a través de los puertos 40h, 41h y 42h; la palabra de control se envía al puerto 43h. La salida del contador 0 está conectada a IRQ 0 este contador está programado por defecto con el valor cero (equivalente a 65536), por lo que la cadencia de los pulsos es de 1.193.180/65.536 = 18,2 veces por segundo, valor que determina la precisión del reloj del sistema. La salida del contador 1 controla el refresco de memoria. El contador 2 puede estar conectado al altavoz del ordenador para producir sonido; alternativamente puede emplearse para temporizar. Es el único contador que queda realmente libre para el usuario, para producir sonido.

Figura 4.17 El PTI en la PC 4.3 GENERADOR DE PULSOS DE RELOJ 8284 Lógica encargada de generar las señales de sincronización para todo el sistema. El generador de pulsos de reloj 8284, junto con el cristal oscilador externo, es un chip diseñado específicamente para estas tareas. Un chip con 18 terminales que se utiliza para generar los pulsos del 8086 y sus periféricos. Los pulsos de reloj determinan la velocidad del sistema, la velocidad máxima es una frecuencia de reloj de 5 MHz, es decir, 200 nanosegundos por ciclo, aunque algunos chips particulares funcionan a 8 MHz. El generador de pulsos 8284 necesita un cristal oscilador, o una señal lógica externa como fuente de frecuencia. La opción se especifica conectando el terminal F/C o bien a tierra o a la fuente de alimentación. La fuente de frecuencia debe proporcionar una frecuencia triple de la señal resultante del 8284. Poniendo un cristal oscilador u otro, la frecuencia obtenida puede variar entre 5 MHz hasta casi los 8 MHz. Para conseguir un rendimiento óptimo de los procesadores, los pulsos de reloj generados por el 8284 se mantienen a tensión alta durante un 33 por 100 del período. Normalmente salen tres señales del 8284 hacia el procesador, CLK (señal de reloj), RESET y READY. Las dos últimas señales están sincronizadas con CLK. La señal RESET reinicializa los



valores de la computadora. La señal READY sincroniza el procesador con los dispositivos externos más lentos, esta señal va desde el dispositivo externo al procesador, pasando a través del generador de pulsos de reloj. Cuando el procesador quiere acceder a un dispositivo que no está preparado para la transferencia, el dispositivo envía un 0 por la línea READY. Cuando el procesador recibe esta señal, entra en un ciclo de espera hasta que aparece un 1 por dicha línea. Sólo entonces continúa el programa. El 8284 genera otra señal que es PCLK (reloj periférico), que funciona a la mitad de la frecuencia de la señal CLK, con un ciclo de trabajo del 50 por 100. Está previsto para sincronizar aquella lógica que requiera esta forma de temporización.

Figura 4.19 Generador de reloj 8284 Conectado al 8086

Figura 4.20 Estructura interna del generador de reloj 8284



4.4 EL CONTROLADOR DE INTERRUPCIONES 8259.

Los ordenadores se comunican con el exterior por medio de los dispositivos de entrada y salida, estos dispositivos son lentos en comparación con la elevada velocidad del microprocesador. Una manera simple de gestionar los dispositivos de E/S consiste en comprobar continuamente si alguno de ellos tiene un dato disponible o lo está solicitando, sin embargo, esto es una importante pérdida de tiempo para el microprocesador, que mientras tanto podría estar haciendo otras cosas. En una máquina multitarea y/o multiusuario, los periféricos pueden interrumpir al microprocesador para solicitarle una operación de entrada o salida en el momento necesario, estando la CPU liberada de la misión de comprobar cuándo llega ese momento. Cuando se produce la interrupción, el microprocesador ejecuta la correspondiente rutina de servicio (programa) y luego continúa con sus tareas. Por ejemplo, en las operaciones de disco, cuando acaba la transferencia de datos se produce una interrupción de aviso y se corre una rutina de la BIOS en el segmento de memoria 40h. Las interrupciones añaden complejidad al diseño del hardware: es necesario jerarquizarlas de alguna manera para decidir cuál se atiende en el caso de que se produzcan dos simultáneamente. También es importante el control de prioridad para el caso de que se produzca una interrupción mientras se está procesando otra: sólo se la atenderá si es de mayor prioridad. En este punto sólo consideraremos las interrupciones hardware, no las de software ni las excepciones del procesador. 4.2.2 Descripción del integrado 8259

Puede controlar hasta 8 interrupciones vectorizadas. Se le pueden conectar en cascada un máximo de 8 chips 8259 adicionales, lo que permite gestionar sistemas con hasta 64 interrupciones

-CS: Habilita la comunicación con la CPU.

-WR: Permite al 8259 aceptar comandos de la CPU.

-RD: Permite al 8259 dejar información en bus de datos.

D7..D0: Bus de datos bidireccional, para transmitir información de control/estado y el número de vector de interrupción.

CAS0..CAS2: Líneas de cascada, como salida en el 8259 maestro y como entrada en los 8259 esclavos, si hay varios 8259 interconectados, constituyen un bus local.

-SP/-EN:

Pin de doble función: en el buffered mode del 8259 actuará como -EN, para habilitar los buffers del bus; en el modo normal indicará si el 8259 es maestro o esclavo (-SP).

INT: Conectado a la patilla INT de la CPU para producir la interrupción cuando llegue el momento.

IR0..IR7:

Líneas asíncronas de petición de interrupción. Una petición de interrupción se ejecuta manteniendo IR en alto hasta que recibe el reconocimiento (modo por flancos) o simplemente poniendo en alto la línea IR (modo por niveles).

-INTA: Línea de reconocimiento de interrupción, se fuerza al 8259 a depositar en el bus la información del vector de interrupción. INTA es independiente de -CS.



A0:

En conjunción con -CS, -WR y -RD es empleada para enviar las palabras de comando al 8259 y para solicitar información al mismo. Suele ir conectada a la línea A0 de la CPU.

4.4.2 Descripción Funcional

El diagrama funcional del 8259, con la estructura interna de las diversas partes que lo componen, es el siguiente:

Figura 4.21 Estructura interna del PIC 8259

Los registros internos del 8259 son el IRR (Interrupt Request Register) y el ISR (In Service Register). El IRR almacena todas las peticiones de interrupción pendientes; el ISR almacena todas las interrupciones que están siendo atendidas en un momento dado. La lógica de gestión de prioridad determina qué interrupción, de las solicitadas en el IRR, debe ser atendida primero: cuando lleguen las señales INTA dicha interrupción será la primera procesada y su bit correspondiente se activará en el ISR. El buffer del bus de datos conecta el 8259 con el bus de datos del ordenador: su diseño en 3 estados permite desconectarlo cuando sea necesario; a través de este bus circulan las palabras de control y la información de estado. La lógica de lectura y escritura acepta los comandos que envía la CPU: aquí hay registros para almacenar las palabras de inicialización y operación que envía el procesador; también sirve para transferir el estado del 8259 hacia el bus de datos. El buffer de cascada/comparador almacena y compara las identificaciones de todos los 8259 que posea el sistema: el 8259 maestro envía la identificación del 8259 esclavo en las líneas CAS, los 8259 esclavos la leen y el implicado en la operación coloca en el bus de datos la dirección (vector) de la rutina que atenderá la interrupción en los 2 próximos (o el próximo) ciclos INTA. 4.4.3 Funcionamiento Del 8259 Para atender una interrupción el PIC realiza las siguientes acciones:



Una o más periféricos solicitan la atención, por lo que activan la respectiva línea IRQ lo que pone a 1 el correspondiente bit del IRR.

El PIC 8259 evalúa la prioridad de estas interrupciones y solicita la interrupción a la CPU (línea INT) si es necesario.

Cuando la CPU reconoce la interrupción, envía la señal -INTA.

Nada más recibida la señal -INTA de la CPU, el 8259 activa el bit correspondiente a la

interrupción de mayor prioridad (la que va a ser procesada) en el ISR y lo borra en el IRR. En este ciclo, el 8259 aún no controla el bus de datos.

Cuando la CPU envía un segundo ciclo -INTA, el 8259 deposita en el bus de datos un valor de 8

bits que indica el número de vector de interrupción del 8086, para que la CPU lo pueda leer, este número es propio de cada dispositivo y es programable. Existen 256 interrupciones, cada una tiene un vector asociado (segmento+offset) de 4 bytes que se encuentra en cuatro posiciones consecutivas dentro del primer Kbyte de memoria RAM (256 interrupciones x 4bytes/vector)

Con este vector se calcula la dirección para acceder al inicio de la Rutina de Servicio de Interrupción RSI (programa que atiende a la solicitud), que puede hallarse en memoria RAM o ROM indistintamente, sin embargo las interrupciones están mapeadas por el fabricante del procesador



En el modo AEOI del 8259, el bit de la interrupción en el ISR es borrado nada más acabar el

segundo pulso -INTA; en caso contrario, ese bit permanece activo hasta que la CPU envíe el comando EOI al final de la rutina que trata la interrupción (lo normal). Los bits en el ISR deben regresar a cero pues bloquean otras solicitudes de interrupción

La CPU ejecuta la rutina de servicio de interrupción,

La atención de interrupciones anidades se muestra a continuación



4.4.4 Programación del 8259

El 8259 acepta dos tipos de comandos generados por la CPU: los ICW (Inicialization Command Word) que inicializan el 8259, y los OCW (Operation Command Word) que permiten programar la modalidad de funcionamiento. Antes de que los 8259 de un sistema comiencen a trabajar deben recibir una secuencia de ICW que los inicialice. Los ICW y OCW constan de secuencias de 2 a 4 comandos consecutivos que el 8259 espera recibir secuencialmente, unos tras otros, a través del bus de datos, según sea necesario (el propio 8259 se encarga de contarlos midiendo los pulsos de la línea -WR). Los OCW pueden ser enviados en cualquier momento, una vez realizada la inicialización. La comunicación con el 8259 emplea las líneas -WR y -RW, así como A0. El hecho de que exista una sola línea de direcciones implica que el 8259 sólo ocupa dos direcciones de puerto de E/S en el espacio de entrada y salida del ordenador.

La programación del 8259 responde a la siguiente secuencia

ICWS (Inicialization Command Words).

ICW1: Cuando un comando es enviado con A0=0 y D4=1, el 8259 lo interpreta como la primera palabra de la inicialización (ICW1)



Si SNGL es 1 significa que el 8259 es único en el sistema y no será enviada ICW3. Si ICW4 es 0, tampoco será enviada ICW4.

ICW2: Se envía con A0=1, para diferenciarlo de ICW0 (hacer OUT a la siguiente dirección de puerto).

T7..T3 determinan los cinco bits más significativos del número de vector de interrupción a invocar (los 3 bajos los suministra el 8259 según la interrupción que se trate).

ICW3: Se envía sólo en el caso de que haya más de un 8259 en el sistema (bit SNGL de ICW1 a cero), en caso contrario en su lugar se enviaría ICW4 (si procede).

Formato de ICW3 a enviar a un 8259 maestro y a un 8259 esclavo para que memorice de qué línea IR del maestro cuelga:

ICW4: Se envía sólo si IC4=1 en ICW1, con objeto de colocar el 8259 en un modo de operación distinto del establecido por defecto (que equivale a poner a cero todos los bits de ICW4).



OCWS (Operation Command Words).

Una vez inicializado, el 8259 está listo para procesar las interrupciones que se produzcan. Sin embargo, durante su funcionamiento normal está capacitado para recibir comandos de control por parte de la CPU.

OCW1:

Este comando activa y borra bits en el IMR (Interrupt Mask Register). Los bits M0..M7 de OCW1 se corresponden con sus correspondientes bits del IMR. Un bit a 1 significa interrupción enmascarada (inhibida) y a 0, interrupción habilitada.

OCW2:

OCW3: Permite el sondeo y la lectura del status

4.4.5 Trabajando con el 8259

En las ICW y, sobre todo, en las OCW, se han introducido elementos nuevos que deben ser explicados a continuación.

a) Gestión de prioridades

Fully Nested Mode (modo de anidamiento completo): por defecto, el 8259 opera en esta modalidad. En este modo las interrupciones quedan ordenadas, por prioridades, de 0 (máxima) a 7 (mínima). Cuando se produce un reconocimiento de interrupción por parte de la CPU, el 8259 evalúa cuál es la interrupción pendiente de mayor prioridad, coloca su número de vector en el bus y activa su bit correspondiente en el ISR. Este bit permanece activo hasta que el 8259 recibe el comando EOI (situación normal); sin embargo, en el modo AEOI, ese bit se bajaría inmediatamente después del último -INTA. Mientras el bit del ISR esté activo, todas las interrupciones de igual o menor prioridad que lleguen permanecen inhibidas; sin embargo, las de mayor prioridad podrán interrumpir.

Special Fully Nested Mode (modo de anidamiento especial): en sistemas con varios 8259 conectados. Sólo el 8259 maestro es programado en este modo, lo que implica las siguientes diferencias respecto al Fully Nested Mode normal



o Cuando se atiende una interrupción de un 8259 esclavo, si viene otra de mayor prioridad de ese mismo 8259 esclavo, se provoca una interrupción al maestro (normalmente, el 8259 esclavo estaría enmascarado mientras se procesa una de sus interrupciones).

o Cuando acaba la rutina de servicio de interrupción, se envía un EOI no-específico al 8259 esclavo; además se lee su ISR para comprobar que sea cero: luego se envia además otro EOI al 8259 maestro (si no es cero significa que aún hay interrupciones en proceso en el 8259 esclavo).

b) Finalización de las interrupciones. Modos de EOI

El EOI (End Of Interrupt) sirve para bajar el bit del ISR que representa la interrupción que está siendo procesada.

Hay dos formas de poner a 0 el bit del ISR, la primera cuando el EOI se produce automáticamente (AEOI) al final de la última señal INTA que envía la CPU al 8259 para una interrupción; la segunda forma es cuando el EOI lo envíe el propio procesador al 8259 a través de OCW2, cuando acabe la rutina de gestión de interrupción, para evitar que mientras se gestiona esa interrupción se produzcan otras de igual o menor prioridad, adicionalmente el comando EOI puede ser no específico (pone a 0 el de mayor prioridad) o específico (pone a 0 el que se indica). En un sistema con varios 8259, el EOI debe ser enviado no sólo al 8259 esclavo implicado sino también al maestro.



c) Rotación de prioridades.

Hay tres modos de manejar la prioridad Modo anidado: con prioridad fija (IR0 la más alta e IR7 la más baja) se ignoran solicitudes de

menor prioridad que la actual

Modo de rotación automática: cuando los periféricos tienen el mismo nivel de prioridad, en los que no interesa mantener un orden de prioridades en las líneas IR, se asigna el menor nivel de prioridad a la interrupción recién atendida para permitir que las demás pendientes se procesen también. Para ello se envía un EOI que rote las prioridades: si, por ejemplo, se había procesado una IR3, IR3 pasará al menor nivel de prioridad e IR4 al mayor, quedando las prioridades ordenadas (de mayor a menor): IR4, IR5, IR6, IR7, IR0, IR1, IR2, IR3.

Modo de rotación específica: a través de OCW2, se asignan prioridades. d) Enmascaramiento de interrupciones - Special Mask Mode.

Hay ocasiones en las que mientras se ejecuta una rutina de servicio de interrupción es necesario permitir que se produzcan ciertas interrupciones de menor prioridad en algunos momentos, o prohibirlo en otros, sin ser quizá interesante enviar el EOI antes de tiempo. Esto implica alterar la estructura normal de prioridades. La manera de realizar esto es activando el Special Mask Mode a través de OCW3 durante la rutina de servicio de interrupción (es más que conveniente inhibirlo de nuevo al final). Una vez activado este modo, el IMR indica qué interrupciones están permitidas (bit a 0) y cuáles inhibidas (bit a 1). Por ello, suele ser conveniente activar el bit del IMR correspondiente a la IR en servicio (para evitar que se produzca de nuevo cuando aún no ha sido procesada). Al final hay que enviar un EOI específico, ya que este modo de trabajo altera el Fully Nested Mode habitual.

e) Lectura de información del 8259.

El IMR puede ser leído a través de OCW0; para leer el contenido del IRR y el ISR hay que emplear OCW3. Para estos dos últimos registros hay que enviar una OCW3 que elija el IRR o el ISR; a continuación se puede leer el bus de datos (A0=0) sin necesidad de enviar más OCW3 (el



8259 es capaz de recordar si tiene que leer el IRR o el ISR). Tras inicializarse, el 8259 queda preparado por defecto para devolver IRR a la primera lectura.

f) Buffered Mode.

Al emplear el 8259 en grandes sistemas, donde se requieren buffers en los buses de datos, si se va a emplear el modo cascada existe el problema de la habilitación de los buffers. Cuando se programa el modo buffer, la patilla -SP/-EN del 8259 actúa automáticamente como señal de habilitación del los buffers cada vez que se deposita algo en el bus de datos.

4.4.5 EL 8259 DENTRO DEL ORDENADOR. Hay 8259 conectado a la dirección base E/S 20h; este controlador de interrupciones es accedido, por tanto, por los puertos 20h (A0=0) y 21h (A0=1). En máquinas superiores, existe un segundo 8259 conectado en cascada a la línea IR2 del primero. Este segundo controlador es accedido a través de los puertos 0A0h y 0A1h. La BIOS del ordenador, al arrancar la máquina, coloca la base de interrupciones del primer controlador en 8, lo que significa que las respectivas IR0..IR7 están ligadas a los vectores de interrupción 8..15; el segundo 8259 genera las interrupciones comprendidas entre 70h y 77h. La asignación de líneas IR para los diversos periféricos del ordenador es la siguiente (por orden de prioridad):



IRQ 0 Temporizador (INT 08h) IRQ 1 Teclado (INT 09h) IRQ 2 En los PC/XT: canal E/S (INT 0Ah) IRQ 8 Reloj de tiempo real (INT 70h) IRQ 9 Simulación de IRQ2 (INT 71h) IRQ 10 Reservado (INT 72h) IRQ 11 Reservado (INT 73h) IRQ 12 Reservado (INT 74h) Sólo AT y PS/2 IRQ 13 Coprocesador aritmético (INT 75h) IRQ 14 Controlador de disco duro (INT 76h) IRQ 15 Reservado (INT 77h) IRQ 3 COM2 (INT 0Bh) IRQ 4 COM1 (INT 0Ch) IRQ 5 Disco duro PC/XT (LPT2 en el AT) (INT 0Dh) IRQ 6 Controlador de disquetes (INT 0Eh) IRQ 7 LPT1 (INT 0Fh)

La línea IR2 del 8259 maestro es empleada para colgar de ella el segundo 8259 esclavo. La interrupción no enmascarable del 80x86 no está controlada por el 8259: es generada por la circuitería que controla la memoria si se detecta un error de paridad.

4.5 EL CHIP DMA (ACCESO DIRECTO A MEMORIA) 8237.

El acceso directo a memoria es una técnica que permite a los periféricos conectados a un sistema realizar transferencias sobre la memoria sin la intervención del procesador. De esta manera, las operaciones de entrada y salida de bloques de datos, se pueden realizar en la sombra, mientras la CPU se dedica a otras tareas. Como la memoria del ordenador sólo puede ser accedida a un tiempo por una fuente, en el momento en que el DMA realiza las transferencias el microprocesador se desconecta de los buses, cediéndole el control. El funcionamiento del controlador de DMA se basa en unos registros que indican la dirección de memoria a ser accedida y cuántas posiciones de memoria quedan aún por transferir. La transferencia de datos entre los periféricos y la memoria por DMA no suele efectuarse de golpe, sino más bien poco a poco, robándole algunos ciclos a la CPU. Los controladores de DMA suelen disponer de varias líneas de petición de DMA, pudiendo atender las necesidades de varios periféricos que soliciten una transferencia, quienes deben haber sido diseñados expresamente para soportar el DMA.

• Controla hasta 4 canales de DMA • Expandible indefinidamente



• Permite transferencias E/S-Memoria y Memoria-Memoria • Hasta 1,6 Mbytes/s (Reloj de 5 MHz) • Bloques de hasta 64 Kbytes



4.5.1 Descripción del Integrado 8237.

El 8237 es un controlador de DMA de 4 canales programables en 3 modos diferentes, con posibilidad de ser conectado en cascada. La arquitectura es de 16 bits. El 8237 soporta dos modos de transferencia básicos, el primero, para soportar transferencias de una sola palabra de datos y flujos de datos discontinuos entre la memoria y los periféricos (es un circuito secuencial generador de señales de control y direcciones que permite la transferencia directa de los datos sin necesidad de registros temporales intermedios, lo que incrementa drásticamente la tasa de transferencia de datos y libera la CPU para otras tareas), en el segundo modo, en operaciones memoria-memoria, precisan de un registro temporal intermedio, por lo que son operaciones al menos dos veces más lentas que las de E/S, aunque en algunos casos aún más veloces que la propia CPU. El 8237, pose el siguiente juego de registros:

El 8237 consta internamente de varios bloques: un bloque de control de tiempos que genera las señales de tiempo internas y las señales de control externas; un bloque de gestión de prioridades, que resuelve los conflictos de prioridad cuando varios canales de DMA son accedidos a la vez; también posee un elevado número de registros para gestionar el funcionamiento.

Tipo de registro Tamaño Nº registros

Registro base de dirección Registro base contador de palabras Registro de dirección en curso Registro contador de palabras en cursoRegistro temporal de dirección Registro temporal contador de palabrasRegistro de estado Registro de comandos Registro temporal Registro de modo Registro de máscara Registro de petición

16 bits16 bits16 bits16 bits16 bits16 bits8 bits8 bits8 bits6 bits4 bits4 bits

4 4 4 4 1 1 1 1 1 4 1 1



4.5.2 Operación del DMA

Los buses del 8237 están conectados en paralelo al bus del microprocesador. Cuando está inactivo, el 8237 está desconectado de los buses; cuando se produce una petición de DMA pasa a controlar los buses y a generar las señales necesarias para realizar las transferencias. La operación que realiza el 8237 es consecuencia de la programación realizada previamente en los registros de comando, modo, base de dirección y contador de palabras a transferir.

El DMA opera en dos ciclos: el activo y el inactivo (o idle), tras su configuración, el DMA permanece inactivo hasta que se produce la solicitud de DMA en algún canal o vía software. Cuando ésta llega el 8237 solicita los buses a la CPU y se pasa al ciclo activo. Téngase en cuenta que los datos son pasados directamente de la memoria hacia/desde los periféricos, por lo tanto no cruzan a través del DMA (las líneas -IOR y -MEMW, o -IOW y -MEMR, son activadas al mismo tiempo). El caso de las operaciones memoria-memoria es distinto, ya que para cada palabra a mover hay que realizar la operación de lectura y después la de escritura.

Cuando el 8237 está en el ciclo inactivo y se produce una petición por software o un canal no enmascarado solicita servicio DMA, se pasa al estado activo y se opera en uno de estos 4 modos:

Single Transfer Mode (Modo de transferencia única):

El dispositivo es programado para realizar una única transferencia y la CPU recupera el control entre cada transferencia. Para poder mover un bloque, se implementa repetitivamente las siguientes acciones: el registro contador de palabras es decrementado y el de direcciones se incrementa/decrementa según ha sido programado. Cuando el registro contador de palabras se desborda (pasa de 0 a 0FFFFh) se activa el bit Terminal Count (fin de cuenta) en el registro de estado y la patilla -EOP genera un pulso (la transferencia a terminado). Luego de transferido un dato se ceden momentáneamente los buses al sistema, luego cuando la CPU envía un nuevo HLDA se inicia la transferencia de otro dato.



Block Transfer Mode (Modo de transferencia de bloque).

Se diferencia del anterior en que en lugar de transferir una sola palabra se mueven todas las necesarias hasta que el registro contador de palabras se desborda, se interrumpe el proceso activando la patilla -EOP. DREQ sólo es preciso activarlo hasta que DACK responde. Si se está moviendo de memoria a memoria, el canal 0 se usa como fuente y el canal 1 como destino.

Demand Transfer Mode (Modo de transferencia por demanda).

Se diferencia del anterior en que la transferencia se realiza sólo mientras DREQ permanece activo (por lo que se dice que el periférico controla), esto significa que se pueden transferir datos hasta agotar las posibilidades del dispositivo; cuando el dispositivo tenga más datos listos puede volver a activar DREQ para continuar donde lo dejó. Esta modalidad permite dejar ciclos a la CPU cuando no es realmente necesario que el DMA opere. Además, en los períodos de inactividad, los valores de dirección en curso y contador de palabras son almacenados en el Registro de direcciones en curso y en el Registro contador de palabras en curso correspondientes al canal implicado; mientras tanto, otros canales de mayor prioridad pueden ser atendidos por el 8237.

Cascada mode (Modo en cascada).

Para conectar más de un 8237. La línea HRQ de los 8237 hijo es conectada a la DREQ del 8237 padre; la HLDA lo es a la DACK. Esto permite que las peticiones en los diversos 8237 se propaguen de uno a otro a través de la escala de prioridades del 8237 del que cuelgan. Teniendo en cuenta que el canal del 8237 padre es empleado sólo para priorizar el 8237 adicional que cuelga (hijo), no puede emitir direcciones ni señales de control por sí mismo, se limita en el canal del que cuelga el 8237 hijo a controlar DREQ, DACK y HRQ, dejando inhibidas las demás señales. El -EOP externo será ignorado por el 8237 padre, pero sí tendrá efecto en el 8237 hijo correspondiente. Cuando de un 8237 cuelga otro, estamos ante un DMA de dos niveles. Si del DMA hijo cuelga a su vez otro, sería un DMA de tres niveles, como el mostrado a continuación:



4.5.3 Programación del 8237 El 8237 puede ser programado cuando HLDA está inactivo, es decir, hay que programarlo antes de operar, mientras está enmascarado, desinhibiéndolo después para que comience a trabajar. Los siguientes son los registros internos del 8237. Current Address Register (Registro de dirección en curso).

En cada canal, almacena la dirección de memoria empleada durante las transferencias del DMA. Su contenido es incrementado/decrementado después de cada transferencia. Este registro es inicializado por la CPU enviando dos bytes consecutivos; en modo autoinicialización, su contenido inicial se restaura cuando ésta se produce.

Current Word Register (Registro contador de palabras en curso).

En cada canal, determina el número de bytes a transferir en la operación menos uno (para un valor inicial 100, por ejemplo, se transmiten 101 bytes). Tras cada transferencia se decrementa: cuando pasa de 0 a 0FFFFh se genera el TC (Terminal Count) y el proceso finaliza. Este registro es inicializado por la CPU enviando dos bytes consecutivos; en modo autoinicialización, su contenido inicial se restaura cuando ésta se produce; de lo contrario tiene el valor 0FFFFh

Base Address & Base Word Count Registers (Registros base de dirección y base contador

de palabras). En cada canal, almacenan el valor inicial de los registros de dirección en curso y contador de palabras en curso, ya que ambos tipos de registros se cargan simultáneamente durante la programación. El valor almacenado en estos registros se emplea en la autoinicialización, para recargar los registros en curso.

Command Register (Registro de comandos).

De 8 bits, controla funcionamiento del 8237. Se borra tras un Reset o comando Master Clear:

Mode Register (Registro de modo). En cada canal, de 6 bits. Cuando se escribe, se envía un byte al 8237 que selecciona (en los bits 0 y 1) el canal cuyo registro de modo se desea escribir, y el resto de los bits cargan el registro de modo. Cuando se lee, dichos bits estarán a 1 (para leer un registro de modo hay que utilizar antes el comando Clear Mode Register Counter).



Request Register (Registro de petición de DMA). El 8237 responde a peticiones de DMA tanto por hardware (línea DREQ) como por software. En este registro posee un bit para cada canal de DMA. Cada bit de este registro es activado o borrado por software. Todo el registro es borrado ante un Reset. Para modificar sus bits, se debe enviar el comando Write Request register. Si se lee, los bits 0 al 3 muestran el estado de las peticiones en los canales 0 al 3 (los demás bits están a 1).

Mask Register (Registro de máscara de DMA).

Cada canal tiene asociado un bit de máscara que puede ser activado para inhibir las solicitudes de DMA a través de la línea DREQ. Este bit es automáticamente activado cada vez que se produce un -EOP (final de la transferencia) a menos que el canal esté en modo autoinicialización. Cada bit de máscara puede ser modificado por separado, o todos a la vez, con el comando apropiado. Todo el registro es puesto a 1 a través del Master Clear o por un Reset, lo que inhibe las solicitudes de DMA por hardware hasta que se envía un comando para limpiar el registro de máscara (o se borran los bits que se desee). Existen tres comandos para actuar sobre el registro de máscara; la primera por el comando Clear Mask Register, que borra todos los bits de máscara; la segunda por el comando Write Single Mask Bit, modificando un solo bit; la tercera forma por los comandos Read y Write All Mask Bits, con los que se pueden consultar y alterar todos los bits de máscara a la vez.



Status Register (Registro de estado). Contiene información de estado. Los bits 0 al 3 indican si los respectivos canales han alcanzado un TC (Terminal Count) o se les ha aplicado una señal -EOP externa. Los bits 4 al 7 indican qué canales están solicitando servicio, estén enmascarados o no. De esta manera, enmascarando todos los canales y leyendo el registro de estado, por software se puede decidir qué canales conviene desenmascarar, pudiendo el SO aplicar la gestión de prioridades que desee. Un Reset o un comando Master Clear los borran.

Temporary Register (Registro temporal). Para contener bytes que se transfieren en las operaciones memoria-memoria. Se puede borrar por un Reset o un comando Master Clear.

4.5.4 El 8237 en la PC

Los PC utilizan un DMA de dos niveles, el canal 0 de su 8237 para el refresco de la memoria, el 2 para los disquetes y el 3 para el disco duro, el único canal de 8 bits que queda libre es el 1. Se tiene también tres canales de 16 bits.

Las direcciones de puerto para programar cada DMA son: puertos del 00H al 0FH, para el DMA1 o padre y los puertos del C0H a DFH para el DMA2 o hijo, mientras que para comunicarse con cada canal se utilizan los siguientes puertos:

Captulo 4 Chips de Soporte Del Microprocesador 2012

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