Tema 5 Sistemes Seqüencials

5

ESTRUCTURA I TECNOLOGIA DE COMPUTADORS

1

SEQÜENCIALS5.1 Biestable

5.2 Sincronització

5.3 Registres de desplaçament

5.4 Comptadors

5.5 Màquines de Moore i de Mealy

Dr. Joaquim Salvi, Dr. Arnau OliverEscola Politècnica Superior

Universitat de Girona

2

SISTEMES SEQUENCIALS


Introducció

Un circuit seqüencial és aquell en el que les sortides en un instant de temps depenen del valor de les entrades en aquell instant de temps i de l’històric d’entrades des de que s’inicialitzà el dispositiu (es a dir de l’estat del dispositiu).

Circuit Combinacional

𝑠 𝑡𝑖𝑥 𝑡𝑖

𝑠 𝑡𝑖 = 𝑓 𝑥 𝑡𝑖 , 𝑥 −∞, 𝑡𝑖−1𝑠 𝑡𝑖 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖𝐸 𝑡𝑖+1 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖

Memòria𝐸 𝑡𝑖+1𝐸 𝑡𝑖

Sistema Seqüencial

3



5.1 Biestable

Un biestable és un circuit lògic que pot emmagatzemar un bit.

Si alimentem aquest circuit, sense intervenció externa el circuit pot tenir dos estats: 𝑄 = 0 𝑄 = 1 o bé 𝑄 = 1 𝑄 = 0. D’aquí ve el nom de biestable.

També es coneix com a latch, bàscula, flip-flop o registre.

Amb 𝑛 registres podem emmagatzemar una dada de 𝑛 bits.

Necessitem, uns senyals externs per a canviar l’estat del biestable.

𝑄 𝑄

𝑄

𝑄

4



Biestable RS

𝑄

𝑄

𝑅

𝑆

𝑄

𝑄

𝑆

𝑅

𝑅

𝑆A=R/S B=Q- NOR

0 0 1

0 1 0

1 0 0

1 1 0

S R Q+

0 0 Q-

0 1 0

1 0 1

1 1 X

Indeterminat

𝑄

Q- Q+ S R

0 0 0 X

0 1 1 0

1 0 0 1

1 1 X 0

5



Biestable SR

𝑄

𝑄

𝑆

𝑅

A= 𝑺/ 𝑹 B=Q- NAND

0 0 1

0 1 1

1 0 1

1 1 0

𝑺 𝑹 Q+

0 0 X

0 1 1

1 0 0

1 1 Q-

Indeterminat

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

Q- Q+ 𝑺 𝑹

0 0 1 X

0 1 0 1

1 0 1 0

1 1 X 1

6



Biestable RS i SR

Ho podíem haver plantejat com un combinacional i dissenyar-ho a partir de la taula de veritat

S R Q- Q+

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 X

1 1 1 X

00 01 11 10

0 0 0 X 1

1 1 0 X 1

SR

Q-

𝑅(𝑆 + 𝑄−)S

𝑅𝑄−

𝑄+ = 𝑅 𝑆 + 𝑄− = 𝑅 𝑆 + 𝑄− = 𝑅 + 𝑆 + 𝑄−

𝑄+ = 𝑆 + 𝑅𝑄− = 𝑆 + 𝑅𝑄− = 𝑆 · 𝑅𝑄−

𝑄 𝑆

𝑅

𝑄𝑅

𝑆

7



Biestable RS i SR amb portes d’habilitació

Ens interessa una entrada d’Enable que ens permeti aïllar el biestable de S i de R de manera que només pugui dependre de S i de R quan l’Enable ho permeti.

𝑄

𝑄

𝑆

𝑅

𝑆

𝑅

𝐸

𝑄

𝑄

𝑅

𝑆

𝑅

𝑆

𝐸

𝑄

𝑄

𝑆

𝑅

𝐸

8



5.2 Sincronització

Podem utilitzar la senyal d’Enable per marcar el ritme (periodicitat) per habilitar els possibles canvis d’estat dels biestables.

Aquesta senyal periòdica l’anomenarem senyal de clock i estarà determinada per una freqüència ( f ) i un període ( T ).

Ara bé la senyal d’Enable es activa per nivell alt i això pot provocar carreres entre els biestables (que canviïn més d’una vegada de valor dins del mateix nivell del clock)

𝑄

𝑄

𝑆

𝑅

𝐸

9



5.2 Sincronització

Ex:𝑄

𝑄

𝑆

𝑅

𝐸

𝑄

𝑄

𝑆

𝑅

𝐸

1

0

𝐶𝐾

𝑄0

𝐶𝐾

𝑄1

tp

tp𝑄0

𝐶𝐾

𝑄1

tp

tp

Ideal Real

𝑄0 𝑄1

10



El biestable master-slave

La idea és la de duplicar el biestable en dos on el mestre rep l’estat de l’entrada (S/R) i l’esclau rep l’estat (Q) del mestre. Master i Slave estan activats en nivells diferents de manera que s’eliminen les carreres.

𝑄

𝑄

𝑆

𝑅

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑆

𝑅

𝐸𝐸

𝐸

Aïlla el mestre de l’esclau

El mestre pot canviar de valor Aïlla el mestre de l’exterior

Es transfereix l’estat del mestre a l’esclau

11



El biestable amb preset i clear asíncron

Ens interessa poder forçar el biestable a 0 (Clear) o a 1 (Preset) independentment de la senyal d’Enable (Clock), asíncronament. Això ho farem actuant directament sobre l’estat del biestable.

𝑄

𝑄

𝑆

𝑅

𝐸

PRESET

CLEAR

𝑄

𝑄

𝑆

𝑅

𝑆

𝑅

𝐸

𝐶𝐿𝐸𝐴𝑅

𝑃𝑅𝐸𝑆𝐸𝑇

12



El biestable tipus D (Delay – entrada retardada)

𝑄

𝑄

𝑆

𝑅

𝐸

𝐷 PRESET

CLEAR

𝑄

𝑄

𝐷

𝐸

PRESET

CLEAR

D Q+

0 0

1 1

Q- Q+ 𝑫

0 0 0

0 1 1

1 0 0

1 1 1

13



El biestable tipus JK

𝑄

𝑄

𝑆

𝑅

𝐸

𝐽 PRESET

CLEAR

J K Q+

0 0 𝑄−

0 1 0

1 0 1

1 1 𝑄−

𝐾

𝑄

𝑄

𝑆

𝑅

𝐸

𝐽 PRESET

CLEAR

𝐾

Q- Q+ 𝑱 𝑲

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

14



El biestable tipus T (Toggle – commutador)

𝑄

𝑄

𝐽

𝐾

𝐸

𝑇 PRESET

CLEAR

𝑄

𝑄

𝑇

𝐸

PRESET

CLEAR

T Q+

0 𝑄−

1 𝑄−

Q- Q+ 𝑻

0 0 0

0 1 1

1 0 1

1 1 0

15



Exercicis:

1.- Realitzar un biestable tipus T a partir d’un biestable tipus D

2.- Realitzar un biestable tipus JK a partir d’un biestable tipus T

16



Biestable tipus T a partir d’un biestable tipus D

D Q+

0 0

1 1

T Q+

0 𝑄−

1 𝑄−

T Q- D

0 0 0

0 1 1

1 0 1

1 1 0

𝐷 = 𝑄− ⊕ 𝑇

𝑄

𝑄

𝐷

𝐸

PRESET

CLEAR

T

E

17



Biestable tipus JK a partir d’un biestable tipus T

T Q+

0 𝑄−

1 𝑄−

J K Q+

0 0 𝑄−

0 1 0

1 0 1

1 1 𝑄−

J K Q- T

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 1

18



Biestable tipus JK a partir d’un biestable tipus T

𝑇 = 𝐽𝑄− + 𝐾𝑄−

J K Q- T

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 1

00 01 11 10

0 0 0 1 1

1 0 1 1 0

JK

Q-

𝐽𝑄−𝐾𝑄−

𝑄

𝑄

𝑇

𝐸

PRESET

CLEAR

J

E

K

19



El biestable activat per flanc

Ens interessa un biestable que només pugui canviar de valor en l’instant en que l’Enable passa de 1 a 0 (flanc de baixada) o de 0 a 1 (flanc de pujada), així no necessitem un master-slave i eliminem les carreres.

𝐶𝐾

𝐶𝐾

?

20




Ens interessa un biestable que només pugui canviar de valor en l’instant en que l’Enable passa de 1 a 0 (flanc de baixada) o de 0 a 1 (flanc de pujada), així no necessitem un master-slave i eliminem les carreres.

El biestable aprofita el retard que introdueix la porta NOT per a poder commutar just en el flanc de baixada o pujada del Enable (Clock)

𝐶𝐾

𝐶𝐾

𝐶𝐾 · 𝐶𝐾

𝐶𝐾 + 𝐶𝐾

21




Flanc de baixada Flanc de pujada

𝐶𝐾

𝐶𝐾

𝐶𝐾 + 𝐶𝐾

𝐶𝐾

𝐶𝐾

𝐶𝐾 · 𝐶𝐾

𝐶𝐾𝐶𝐾

22



Convenis per definir les senyals de clock

𝐶𝐾

Per nivell alt

𝐶𝐾

Per nivell baix

𝐶𝐾 𝐶𝐾

23




𝐶𝐾

𝐽

𝐾

𝑄 ?

24




𝐶𝐾

𝐽

𝐾

𝑄

25



5.3 Registres de desplaçament (Shift registers)

SISO – Serial In Serial Out

Necessitem 4 cicles de rellotge per guardar la dada per SI (Serial In) i 4 més per a llegir-la completament a partir de SO (Serial Out)

𝑆

𝑅

𝑄

𝑄

𝑆𝐼 𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆𝑂

𝐶𝐾

𝑄0 𝑄1 𝑄2 𝑄3

26



𝐶𝐾

𝑆𝐼

𝑄0

𝑄1

𝑄2

𝑆𝑂 = 𝑄3


?

27



𝐶𝐾

𝑆𝐼

𝑄0

𝑄1

𝑄2

𝑆𝑂 = 𝑄3


1 1 0 1

1

1

0

28



SIPO – Serial In Parallel Out

𝑆

𝑅

𝑄

𝑄

𝑆𝐼 𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝐶𝐾

𝑄0 𝑄1 𝑄2 𝑄3

𝑄0 𝑄1 𝑄2 𝑄3

29



PISO – Parallel In Serial Out (parcial)

𝑆

𝑅

𝑄

𝑄

𝐶𝐾

𝑄0 𝑄1 𝑄2 𝑄3𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑃𝐸

𝐷0 𝐷1 𝐷2 𝐷3

𝑆𝑂

30



PISO – Serial/Parallel In Serial/Parallel Out (complet)

𝑆

𝑅

𝑄

𝑄

𝐶𝐾

𝑄0 𝑄1 𝑄2 𝑄3

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑃𝐸

𝐷0 𝐷1 𝐷2 𝐷3

𝑆𝑂𝑆𝐼

31



Registre d'emmagatzemament PIPO

𝑆

𝑅

𝑄

𝑄

𝑄0 𝑄1 𝑄2 𝑄3

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝑆

𝑅

𝑄

𝑄

𝐷0 𝐷1 𝐷2 𝐷3

𝐶𝐾

32



5.4 Comptadors

Els comptadors són sistemes seqüencials amb una entrada d’impulsos i unes sortides que indiquen el nombre d’impulsos rebuts. Els utilitzarem com:

- comptadors

- divisors de freqüència

El mòdul d’un comptador és el nombre màxim+1 del nombre d’impulsos que pot comptar.

Els comptadors poden ser:- asíncrons: quan el rellotge no dispara a tots els biestables per igual.

- síncrons: quan el rellotge arriba a tots els biestables per igual de manera que tots canvien a la mateixa freqüència.

33



Comptadors asíncrons: mòdul 8

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

34



Comptadors asíncrons: mòdul 8

𝐶𝐾

𝑄0

𝑄1

𝑄2

0

0

0

1

0

0

0

1

0

1

1

0

0

0

1

1

0

1

0

1

1

1

1

1

0

0

0

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

35



Comptadors asíncrons: si volem forçar un mòdul més enllà del límit d’estats dels biestables haurem de forçar resets asíncrons.

Ex: mòdul 6, provocarem el reset quan el comptador arribi a 110

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

𝐶𝐿 𝐶𝐿 𝐶𝐿

36



Comptador asíncron decremental: mòdul 8

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

37



Comptador asíncron decremental: mòdul 8

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

𝐶𝐾

𝑄0

𝑄1

𝑄2

0

0

0

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

38



Comptador asíncron up/down

39



Comptador asíncron up/down

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

𝑈𝑃/𝐷𝑊

S0

I0

I1

S0

I0

I1

40



Comptador asíncron up/down: dins del rang 001 - 101

41



Comptador asíncron up/down: dins del rang 001 - 101

𝐽

𝐾

𝑄

𝑄

𝑄0 𝑄1 𝑄2

𝐽

𝐾

𝑄

𝑄

𝐽

𝐾

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

𝑈𝑃/𝐷𝑊

S0

I0

I1

S0

I0

I1

𝐶𝐿 𝐶𝐿 𝐶𝐿

𝑃𝑆 𝑃𝑆 𝑃𝑆

42



Comptador síncron up/down: mòdul 8

Dissenyarem el comptador a partir de la taula de veritat com si es tractés d’un circuit lògic més.

Passes a seguir:

1.- Determinar la seqüència:

- Mòdul 8, implica que necessitem 3 biestables

- Per up/dw = 0 el biestable incrementa i per up/dw = 1 el biestable decrementa

2.- Decidir el tipus de biestable

- Emprarem biestables del tipus JK

3.- Fer la taula de veritat, simplificar per Karnough

4.- Implementar el circuit

43



Comptador síncron up/down: mòdul 8

UP/DW Q2- Q1- Q0- Q2+ Q1+ Q0+ J2 K2 J1 K1 J0 K0

0 0 0 0 0 0 1 0 X 0 X 1 X

0 0 0 1 0 1 0 0 X 1 X X 1

0 0 1 0 0 1 1 0 X X 0 1 X

0 0 1 1 1 0 0 1 X X 1 X 1

0 1 0 0 1 0 1 X 0 0 X 1 X

0 1 0 1 1 1 0 X 0 1 X X 1

0 1 1 0 1 1 1 X 0 X 0 1 X

0 1 1 1 0 0 0 X 1 X 1 X 1

1 0 0 0 1 1 1 1 X 1 X 1 X

1 0 0 1 0 0 0 0 X 0 X X 1

1 0 1 0 0 0 1 0 X X 1 1 X

1 0 1 1 0 1 0 0 X X 0 X 1

1 1 0 0 0 1 1 X 1 1 X 1 X

1 1 0 1 1 0 0 X 0 0 X X 1

1 1 1 0 1 0 1 X 0 X 1 1 X

1 1 1 1 1 1 0 X 0 X 0 X 1

44



Comptador síncron up/down: mòdul 8, E = up/dw

00 01 11 10

00 X X X X

01 0 0 1 0

11 1 0 0 0

10 X X X X

QBQC

EQA00 01 11 10

00 X X 1 0

01 X X 1 0

11 X X 0 1

10 X X 0 1

QBQC

EQA00 01 11 10

00 X 1 1 X

01 X 1 1 X

11 X 1 1 X

10 X 1 1 X

QBQC

EQA

𝐾𝐴 = 𝐸𝑄𝐵 𝑄𝐶 + 𝐸𝑄𝐵𝑄𝐶 𝐾𝐵 = 𝐸𝑄𝐶 + 𝐸𝑄𝐶 𝐾𝐶 = 1

00 01 11 10

00 0 0 1 0

01 X X X X

11 X X X X

10 1 0 0 0

QBQC

EQA00 01 11 10

00 0 1 X X

01 0 1 X X

11 1 0 X X

10 1 0 X X

QBQC

EQA00 01 11 10

00 1 X X 1

01 1 X X 1

11 1 X X 1

10 1 X X 1

QBQC

EQA

𝐽𝐴 = 𝐸𝑄𝐵 𝑄𝐶 + 𝐸𝑄𝐵𝑄𝐶 𝐽𝐵 = 𝐸𝑄𝐶 + 𝐸𝑄𝐶 𝐽𝐶 = 1

45



Comptador síncron up/down: mòdul 8, E = up/dw

𝐽𝐴

𝐾𝐴

𝑄

𝑄

𝑄𝐴 𝑄𝐵 𝑄𝐶

𝐽𝐵

𝐾𝐵

𝑄

𝑄

𝐽𝐶

𝐾𝐶

𝑄

𝑄

𝐶𝐾

𝑉𝑐𝑐 =′ 1′

𝐸 = 𝑈𝑃/𝐷𝑊

46



Comptadors síncrons

Exercici 1:

- Dissenyar un comptador síncron BCD (comptador mòdul 10)- Es necessiten 4 FF.

- Utilitzar FF tipus JK

- Per les combinacions impossibles es poden considerar combinacions no importa (X)

- Veure com es comporta el comptador si cau en els estats (10,11,12,13,14 i 15)

- Redissenyar de nou el comptador de manera que si per motius d’interferències el comptador salta a un estat no possible (10,11,12,13,14 i 15) sigui reconduït a l’estat inicial (0)

47



Comptadors síncrons

Exercici 2:

- Dissenyar un comptador síncron que segueixi la següent seqüència cíclicament:

001

100

010

101

110

111

011

- Els estats no utilitzats poden considerar-se combinacions no importa.

48



5.5 Màquines de Moore i de Mealy

Hem definit un sistema seqüencial:

Els sistemes seqüencials es poden classificar com a màquines de Moore o de Mealy en funció de què depenen les sortides.

𝐸 𝑡𝑖+1 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖



Memòria

𝐸 𝑡𝑖+1𝐸 𝑡𝑖

Sistema Seqüencial

𝑠 𝑡𝑖 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖

49



Màquines de Moore i de Mealy

Màquina de Mealy: Les sortides depenen de les entrades i de l’estat del sistema:

𝐸 𝑡𝑖+1 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖



Memòria

𝐸 𝑡𝑖+1𝐸 𝑡𝑖

Màquina de Mealy

𝑠 𝑡𝑖 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖

A

BX/S

50




Màquina de Moore: Les sortides depenen només de l’estat del sistema:

𝐸 𝑡𝑖+1 = 𝑓 𝑥 𝑡𝑖 , 𝐸 𝑡𝑖𝑠 𝑡𝑖 = 𝑓 𝐸 𝑡𝑖


𝑠 𝑡𝑖

𝑥 𝑡𝑖

Memòria𝐸 𝑡𝑖+1𝐸 𝑡𝑖

Màquina de Moore


𝐸 𝑡𝑖

A/SA

B/SBX

51




Etapes a seguir en el disseny:

0.- Decidir si implementem una màquina de Moore o de Mealy.

1.- Obtenir el diagrama d’estats segons Moore o Mealy

2.- Obtenir la taula d’estats

3.- Simplificar la taula d’estats

4.- Calcular el nombre mínim de biestables

5.- Codificar els estats

6.- Escollir el tipus de biestable

7.- Obtenir la taula de veritat dels estats i de les sortides

8.- Simplificar les funcions per Karnough

9.- Implementar el circuit lògic

52




Exemple: Dissenyar un circuit seqüencial que generi una senyal d’alarma quan es llegeixen tres 1 seguits d’un capçal lector d’una banda magnètica.

1 0 1 1 0 0 1 1 1 0

Sistema Seqüencial

X S

53



Solució com a màquina de Mealy

S0

S1

S2

S3

0/0

1/0

1/0

1/1

1/1

0/0

0/0

0/0

1 2Estat- Entrada Estat+ Sortida

S0 0 S0 0

S0 1 S1 0

S1 0 S0 0

S1 1 S2 0

S2 0 S0 0

S2 1 S3 1

S3 0 S0 0

S3 1 S3 1

Dos estats són iguals si comparteixen E+/SPer tant podem fusionar S2 i S3 = S2’

3

54




S0

S1

S2’

0/0

1/0

1/0

1/1

0/0

0/0

3Estat- Entrada Estat+ Sortida

S0 0 S0 0

S0 1 S1 0

S1 0 S0 0

S1 1 S2’ 0

S2’ 0 S0 0

S2’ 1 S2’ 1

4 3 Estats, necessitem 2 biestables

5 Codificar els estats

Q1 Q0 Estat

0 0 S0

0 1 S1

1 0 S2’

1 1 X

6 Decidim utilitzar biestables JK

55




X Q1 Q0 Q1+ Q0+ J1 K1 J0 K0 S

0 0 0 0 0 0 X 0 X 0

0 0 1 0 0 0 X X 1 0

0 1 0 0 0 X 1 0 X 0

0 1 1 X X X X X X X

1 0 0 0 1 0 X 1 X 0

1 0 1 1 0 1 X X 1 0

1 1 0 1 0 X 0 0 X 1

1 1 1 X X X X X X X

7 Taula de veritat

S0

S1

S2’

0/0

1/0

1/0

1/1

0/0

0/0

56




8 Simplificació per Karnough

00 01 11 10

0 0 0 X X

1 0 1 X 1

Q1Q0

X

𝐽1 = 𝑋𝑄0

00 01 11 10

0 X X X 1

1 X X X 0

Q1Q0

X

𝐾1 = 𝑋

00 01 11 10

0 0 X X 0

1 1 X X 0

Q1Q0

X

𝐽0 = 𝑋𝑄1

00 01 11 10

0 X 1 X X

1 X 1 X X

Q1Q0

X

𝐾0 = 1

00 01 11 10

0 0 0 X 0

1 0 0 X 1

Q1Q0

X

𝑆 = 𝑋𝑄1

57




9 Implementar el circuit lògic

𝐽0

𝐾0

𝑄0

𝑄0

𝐽1 𝑄1

𝑄1

𝐶𝐾

𝑋

1

𝐾1

𝑆

58



Solució com a màquina de Moore

S0

/0

S1

/0

S2

/0

S3

/1

0

1

1

1

1/1

0

0

0

1 2Estat- Entrada Estat+ Sortida

S0 0 S00

S0 1 S1

S1 0 S00

S1 1 S2

S2 0 S00

S2 1 S3

S3 0 S01

S3 1 S3

No podem simplificar3

4 4 Estats, necessitem 2 biestables

5 Codificar els estats

Q1 Q0 Estat

0 0 S0

0 1 S1

1 0 S2

1 1 S3

6 Decidim utilitzar biestables JK

59




X Q1 Q0 Q1+ Q0+ J1 K1 J0 K0

0 0 0 0 0 0 X 0 X

0 0 1 0 0 0 X X 1

0 1 0 0 0 X 1 0 X

0 1 1 0 0 X 1 X 1

1 0 0 0 1 0 X 1 X

1 0 1 1 0 1 X X 1

1 1 0 1 1 X 0 1 X

1 1 1 1 1 X 0 X 0

7 Taula de veritat

S0

/0

S1

/0

S2

/0

S3

/1

0

1

1

1

1/1

0

0

0

Q1 Q0 S

0 0 0

0 1 0

1 0 0

1 1 1

60




8 Simplificació per Karnough

00 01 11 10

0 0 0 X X

1 0 1 X 1

Q1Q0

X

𝐽1 = 𝑋𝑄0

00 01 11 10

0 X X X 1

1 X X X 0

Q1Q0

X

𝐾1 = 𝑋

00 01 11 10

0 0 X X 0

1 1 X X 1

Q1Q0

X

𝐽0 = 𝑋

00 01 11 10

0 X 1 X 1

1 X 1 0 X

Q1Q0

X

𝐾0 = 𝑄1 + 𝑋 = 𝑋𝑄1

00 01

0 0 0

1 0 1

Q1

Q0

𝑆 = 𝑄1𝑄0

61




9 Implementar el circuit lògic

𝐽0

𝐾0

𝑄0

𝑄0

𝐽1 𝑄1

𝑄1

𝐶𝐾

𝑋

𝐾1

𝑆

62



Solució com a màquina de Mealy/Moore

Anem a analitzar les diferències a partir del diagrama de temps:

𝐶𝐾

𝑋

𝑄1

𝑄0

𝑆

𝑄1

𝑄0

𝑆

Mea

lyM

oo

re

1 2 3

1 2 3

63



Simplificacions d’estats per Mealy i Moore

Tenim el diagrama de Mealy:

A

B

D

F

0/0

1/0

1/0

1/1

1/1

0/0

G C

E

1/1

0/0

0/0

1/1

0/0

0/0

1/0

0/0

64




Tenim el diagrama de Mealy:

A

B

D

F

0/0

1/0

1/0

1/1

1/1

0/0

G C

E

1/1

0/0

0/0

1/1

0/0

0/0

1/0

Q-E Q+S Q-E Q+S Q-E Q+S

A0 A0 A0 A0 A0 A0

A1 B0 A1 B0 A1 B0

B0 C0 B0 C0 B0 C0

B1 D0 B1 D0 B1 D’0

C0 A0 C0 A0 C0 A0

C1 D0 C1 D0 C1 D’0

D0 E0 D0 E’0 D’0 E’0

D1 F1 D1 F1 D’1 D’1

E0 A0 E’0 A0 E’0 A0

E1 F1 E’1 F1 E’1 D’1

F0 G0 F0 E’0

F1 F1 F1 F1

G0 A0

G1 F1

0/0

65




Simplificat ens queda:

A

B

D’

0/0

1/0

1/0

1/1

0/0

E’ C1/1

0/0

0/0

0/0

1/0

Q-E Q+S

A0 A0

A1 B0

B0 C0

B1 D’0

C0 A0

C1 D’0

D’0 E’0

D’1 D’1

E’0 A0

E’1 D’1

66




Tenim el diagrama de Moore:

B/1

D/1

0

0

A/0

C/00

1 1

1

1

0

67




Tenim el diagrama de Moore:

B/1

D/1

0

0

A/0

C/00

1 1

Q-E Q+S Q-E Q+S

A0 B0

A’0 B0

A1 D A’1 D

B0 B1

B0 B1

B1 C B1 A’

C0 B0

D0 A’1

C1 D D1 B

D0 A1

D1 B

1

1

0

68




Simplificat ens queda:

B/1

D/1

0

0

A’/0 0

1

Q-E Q+S

A’0 B0

A’1 D

B0 B1

B1 A’

D0 A’1

D1 B

1

1

69



Conversió entre models

De Mealy a Moore

S0 S1

X/A

Y/A

Z/B

Cas 1S0

/AS1

/B

X

Y

Z

S0 S1

X/A

Y/B

Z/B

Cas 2

S00

/A S1

/B

X

Y

Z

S01

/BZ

70




De Mealy a Moore. Exemple

S0 S1

0/01/0

0/0

S2

1/11/0

0/0

S0

/0

S1

/0

01

0

S2

/0 1

1

0

S3

/10 1

71




De Moore a Mealy:

S/

A

X

YCas únic S

X/A

Y/A+ Simplificar

72




De Moore a Mealy. Exemple

S0

/0

S1

/0

01

0

S2

/0 1

1

0

S3

/10 1

S0 S1

0/01/0

0/0

S21/1

1/0

0/0

S30/1 1/1

Q-E Q+S Q-E Q+S

S0 0 S0 0 S0 0 S0 0

S0 1 S1 0 S0 1 S1 0

S1 0 S0 0 S1 0 S0 0

S1 1 S2 0 S1 1 S2 0

S2 0 S1 0 S2 0 S1 0

S2 1 S3 1 S2 1 S2 1

S3 0 S1 0

S3 1 S3 1

S0 S1

0/01/0

0/0

S2

1/11/0

0/0

73



Problema 1:

Passar el següent diagrama d’estats de Mealy a Moore i de nou de Moore a Mealy, comprovar el resultat.

S4 S0

0/01/0

S1

1/10/1

0/1

S3 S2

0/1

1/01/0

1/00/0

74



Problema 2:

Dissenyar un sistema seqüencial que detecti quan han caigut a la caixa un mínim de 2 boles blanques i 2 boles negres sense importar l’ordre en que arribin:

Sistema seqüencial

0=blanca1=negra

CLK=presència de bola

0=no1=si

75



Problema 3:

Dissenyar el següent sistema seqüencial complet d’un semàfor i implementar-lo amb un simulador de circuits lògics. El semàfor té 2 entrades (X, Reset) i 3 sortides (vermell, taronja i verd).

Si Reset = 1 el semàfor estarà apagat independentment de X.

Si Reset = 0 i X = 0 , el semàfor farà de forma cíclica: Verd (3 clocks), taronja (1 clock), vermell (2 clocks)

Si Reset = 0 i X = 1 , el semàfor farà de forma cíclica: Taronja (1 clock), apagat (1 clock)

Considereu que el Clock té el període que creieu convenient.

76



Més informació:

Estructura i Tecnologia de Computadors, tema 5

https://www.documentauniversitaria.cat/botiga.php?a=llibre&id=809

www.unigrades.eu

Floyd, Thomas L. (2009). Digitals Fundamentals. PearsonInternational. – Capítols 7, 8 i 9

https://www.documentauniversitaria.cat/botiga.php?a=llibre&id=809

http://www.unigrades.eu/

Tema 5 Sistemes Seqüencials

Education

Transcript of Tema 5 Sistemes Seqüencials