2. Dibuje y explique un diagrama de tiempos para una operación de escritura en un bus PCI.

R/

Transferencia de datos en el bus PCI

Toda transferencia de datos en el bus PCI es una transacción única que consta de una fase de direccionamiento y una o más fases de datos. Las operaciones de escritura se producen de forma similar.

Todos los eventos se sincronizan en las transacciones de bajada del reloj, cosa que sucede a la mitad de cada ciclo de reloj. Los dispositivos del bus interpretan las líneas del bus en los flancos de subida al comienzo del ciclo del bus. A continuación se describen los eventos significativos del diagrama:

Figura Operación de lectura en el PCI

a) Una vez que el maestro obtiene el control del bus, debe iniciar la transacción activando FRAME. Esta línea permanece activa hasta terminar la última fase de datos. El maestro también pone la dirección de inicio en el bus y la orden de lectura en las líneas C/BE (señales de órdenes del bus y de byte activo).

b) Al comienzo del pulso 2, el dispositivo del que se lee reconocerá su dirección en las líneas AD (direcciones y datos).

c) El maestro libera las líneas AD. En todas las líneas de señal que pueden ser activadas por más de un dispositivo se necesita un ciclo de cambio (indicado por las dos flechas circulares) para

que la liberación de las líneas de dirección permita que el bus pueda ser utilizado por el dispositivo de lectura. El maestro cambia la información de las líneas C/BE para indicar cuales líneas AD se utilizan para transferir el dato direccionado (de 1 a 4 bytes). El maestro también activa IRDY para indicar que está preparado para recibir el primer dato.

d) El dispositivo de lectura seleccionado activa DEVSEL (selector de dispositivo) para indicar que ha reconocido las direcciones y va a responder. Pone el dato solicitado en AD y activa TRDY (target ready) para indicar que hay un dato válido en el bus.

e) El maestro lee el dato al principio del pulso 4 y cambia las líneas de habilitación de byte según se necesite para la próxima lectura.

f) En este ejemplo, el dispositivo d lectura necesita tiempo para preparar el segundo bloque de datos para la transmisión. Por consiguiente, desactiva TRDY para indicar al maestro que no proporcionará otro dato en el próximo ciclo. En consecuencia, el maestro no lee las líneas de datos al comienzo del pulso 5 y no cambia la señal de habilitación de byte durante ese ciclo. El bloque de datos se lee al comienzo del pulso 6.

g) Durante el pulso 7, el dispositivo de lectura pone el tercer dato en el bus. No obstante, en este ejemplo, el maestro todavía no está listo para leer el dato. Para indicarlo desactiva IRDY. Esto hará que el dispositivo le lectura mantenga el tercer dato en el bus durante un pulso de reloj extra.

h) El maestro sabe que el tercer dato es el último, y por eso desactiva FRAME para indicar al dispositivo de lectura que este es el último dato a transferir. Además activa IRDY para indicar que está listo para completar esa transferencia.

i) El maestro desactiva IRDY, haciendo que el bus vuelva a estar libre, y el dispositivo de lectura desactiva TRDY y DEVSEL.

5. En casi todos los sistemas que tienen módulos de DMA, el acceso del módulo de DMA a memoria principal tiene más prioridad que el acceso de la CPU a memoria principal. Por qué?

R/

Algunos dispositivos de entrada/salida envían datos a la memoria más rápido de lo que el microprocesador puede manejar. El controlador de DMA (Direct Memory Access) es un circuito integrado dedicado que puede enviar y recibir datos más rápido que el microprocesador. Luego, dispositivos como discos ópticos y magnéticos utilizan este integrado para acceder a la memoria del sistema.

La entrada y salida con interacciones, aunque es más eficiente que la sencilla E/S programada, también requiere la inversión activa del procesador para transferir datos entre la memoria y el módulo de E/S, y cualquier transferencia de datos debe seguir un camino a través del procesador. Esto tiene dos inconvenientes:

• La velocidad de transferencia está limitada por el tiempo que necesita la CPU para testear y servir al periférico.

• La CPU debe ejecutar una serie de instrucciones por cada transferencia E/S.

Cuando se necesita transferir grandes cantidades de datos, el acceso directo a memoria (DMA) es más eficiente. Esto implica la inclusión de un módulo adicional al bus del sistema. El módulo de DMA es capaz de sustituir a la CPU tomando control del bus.

Diagrama de bloques de un módulo DMA.

Cuando la CPU desea leer o escribir un bloque de datos, envía un comando al módulo DMA con la siguiente información:

• Petición de lectura/escritura. (CONTROL)

• Dirección del módulo E/S implicado. (REG. DIRECCIONES)

• La posición de comienzo en memoria de la que leer/escribir. (REG. DIRECCIONES)

• El número de palabras a leer/escribir. (CONTADOR)

El acceso directo a memoria (DMA, del inglés Direct Memory Access) permite a cierto tipo de componentes de ordenador acceder a la memoria del sistema para leer o escribir independientemente de la CPU principal. Muchos sistemas hardware utilizan DMA, incluyendo controladores de unidades de disco, tarjetas gráficas y tarjetas de sonido. DMA es una característica esencial en todos los ordenadores modernos, ya que permite a dispositivos de diferentes velocidades comunicarse sin someter a la CPU a una carga masiva de interrupciones.

Una transferencia DMA consiste principalmente en copiar un bloque de memoria de un dispositivo a otro. En lugar de que la CPU inicie la transferencia, la transferencia se lleva a cabo por el controlador DMA. Un ejemplo típico es mover un bloque de memoria desde una memoria externa a una interna más rápida. Tal operación no ocupa el procesador y como resultado puede ser

planificado para efectuar otras tareas. Las transferencias DMA son esenciales para aumentar el rendimiento de aplicaciones que requieran muchos recursos.

Cabe destacar que aunque no se necesite a la CPU para la transacción de datos, sí que se necesita el bus del sistema (tanto bus de datos como bus de direcciones), por lo que existen diferentes estrategias para regular su uso, permitiendo así que no quede totalmente acaparado por el controlador DMA.

REFERENCIAS:

1. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Séptima Edición. Autor WILLIAM STALLINGS