Labo de Digitales

UNIVERSIDAD NACIONAL DE SAN AGUSTÍN AREQUIPA

FACULTAD DE INGENIERÍA DE PRODUCCIÓN Y SERVICIOS

ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

CURSO : Laboratorio de Electrónica Digital PROFESOR :

ALUMNOS :

Arequipa-‐Perú

2011

UNIVERSIDAD NACIONAL DE SAN AGUSTÍN EPIE-UNSA

LABORATORIO Nº1

Tema: Análisis de formas de ondas cuadradas y Simulación de compuertas digitales mediante elementos semiconductores. Objetivo: Proporcionar al alumno los conocimientos necesarios para que pueda comprobar los tipos de formas de ondas que se utilizarán en los experimentos digitales, así como la simulación de compuertas digitales mediante elementos semiconductores

• Ondas sinusoidales, triangulares y cuadradas. • Parámetros de las ondas. • Aplicación de las ondas en los experimentos. • Simulación de compuertas mediante diodos.

Equipos:• Osciloscopio,Generador de Ondas • Módulo Digital • Kit de Diodos

1


1ra Parte

1.1.-‐ Conecte las salidas TTL del generador al Osciloscopio, a una frecuencia de 1KHz, dibuje y mida la amplitud que representa esta señal, así como los flancos de subida y bajada, indicando claramente las escalas y rangos de los rangos de los ejes.

Gráfico 1. Señal Cuadrada a 1Khz de frecuencia

La señal que da esta salida es una señal cuadrada, con un voltaje pico-‐pico cerca a 4v.

1.2.-‐ Varíe la frecuencia del generador entre el rando de 1KHZ, 10KHZ, 100KHZ y 1MHZ y observe como se distorsiona la señal, anote a que frecuencia Ud. Considera que la señal se distorsiona y por que?



2



Gráfico 5. Señal Cuadrada a 1Mhz de frecuencia

A mayor frecuencia la señal es más vulnerable al ruido. A partir de los 1MHz se nota claramente una distorsión en la señal TTL.

1.3.-‐ Varíe la frecuencia entre 1KHZ, 10KHZ, 100KHZ, 1MHZ y 2MHZ y vea lo que ocurre con los flancos a medida que aumenta la frecuencia(haga una ampliación X10 del osciloscopio) y mida la frecuencia a la que considerar que el flanco ya no es verticalcon relación a su primera medida.Anote la frecuencia y grafique la forma de onda dando magnitudes.

Gráfico 6. Señal Cuadrada a 2Mhz de frecuencia

3

Escuela Profesional de Ingeniería electrónica Laboratorio de Sistemas de Digitales

Gráfico 7. Señal Cuadrada a 2Mhz de frecuencia con Ampliación X10

Como se observa en el grafico, los flancos de subida se distorsionan de tal manera que ya no son verticales si no que ahora oblicuos y esto aumenta a medida que va aumentando la frecuencia.

1.4.-‐ Mida el ciclo de trabajo de su señal TTL a 1KHZ.


Ø La frecuencia es f=1.022kHz.

Ø El periodo T=0.978 mseg.

Ø El ciclo es C=0.978 mseg.


1.5.-‐ Escoja su nivel de referencia (GND) en su osciloscopio y coloque el selector de acoplamiento (AC,GND,DC) de señal de entrada en la posición DC.

Gráfico 9. Señal acoplada a tierra(GND)

Se aprecia un cambio en el punto de disparo de la señal en el osciloscopio

1.6.-‐ Conecte la salida indicada del generador a un canal del osciloscopio y escoja una señal cuadrada a 1KHz y con un voltaje de 5 volt y con nivel de OFFSET ubique esta.


• El voltaje máximo es Vmax=2.48v• El voltaje pico-‐pico Vp-‐p=4.96v• La frecuencia f=1.024khz• El periódo T=0.976 mseg

1.7.-‐ Mida el tiempo de establecimiento de la señal cuando la frecuencia aumenta a valores muy altos (mayores de 1MHz)


Los tiempos de establecimiento están dados por:•Tiempo de subida=49.20 nseg•Tiempo de bajada=49.40 nseg

2da Parte

Simulación de Compuertas utilizando semiconductores

2.1.-‐ Utilizando el módulo de experimentos , implemente el circuito de la figura 1

Figura 1. Circuito 1 con Diodos

2.2.-‐ Conecte los Switch 1,Switch 2, Switch 3 cada uno a un diodo y hágalos variar de forma de obtener todas las combinaciones posibles.2.3.-‐Medir el voltaje de salida D para cada combinación y determine el valor lógico correspondiente.2.4.-‐Llenar la tabla de datos 1.

TABLA 1SW1 SW2 SW3 C(Volt) C(log)

H H H 4,99v 1H H L 0,56v 0H L H 0,65v 0H L L 0,55v 0L H H 0,65v 0L H L 0,55v 0L L H 0,62v 0L L L 0,50v 0


3.1.-‐Utilizando el módulo de experimentos, implemente el circuito de la figura 2

Figura 2. Circuito 2 con Diodos

3.2.-‐Conencte los switch 1, switch 2, switch 3 cada uno a un diodo y hágalos variar de forma de obtener todas las combinaciones posibles.3.3.-‐Medir el voltaje de salida D para cada combinación y determine el valor lógico correspondiente.3.4.-‐Llenar la tabla de datos 2.

TABLA 2SW1 SW2 SW3 C(Volt) C(log)

H H H 4,45v 1H H L 4,38v 1H L H 4,45v 1H L L 4,33v 1L H H 4,44v 1L H L 4,35v 1L L H 4,43v 1L L L 0,2v 0

CUESTIONARIO

1ra Parte:

1. - ‐ Con respecto a las formas de ondas medidas, puede existir otros tipos de distorsión

Hay diferentes tipos de distorsión: distorsión lineal (de amplitud y de fase) y distorsión no lineal (THD y IMD).


2. - ‐ ¿Por qué la onda cuadrada se distorsiona a altas frecuencias?

Es el resultado de una ganancia, atenuación o relación de transferencia no uniforme, en todas las frecuencias, por los dispositivos utilizados en un proceso.

2da Parte

1. - ‐ Después de haber llenado la tabla #1 y la tabla #2; a que conclusión llegaría analizando cada una de las tablas, es posible indicar que los valores obtenidos puedan asemejarse a una compuerta lógica, de ser así que compuertas son?

Analizando la tabla 1 llegamos a la conclusión que los valores obtenidos se asemejan a la compuerta lógica AND, mientras que al hacer el respectivo análisis a la tabla 2 deducimos que se asemeja a la compuerta lógica OR.


LABORATORIO Nº2

Tema: Estudio de las compuertas lógicas mediante los circuitos integrador de tipo TTL.

Objetivo: Proporcionar al alumno los modelos de circuitos integrados que contienen las compuertas lógicas básicas y comprobar sus tablas características de cada uno de ellos.

• Compuertas lógicas de tipo And, Nand.• Compuertas lógicas de tipo Or, Nor.• Compuertas lógicas de tipo Or Exclusivo, Nor Exclusivo.• Inversores Lógicos.• Circuitos Integrados tipo Open – Collector.• Circuitos integrados Tri – State.• Retardos de propagación.

Equipos y Materiales:

• Osciloscopio, Multímetro• Módulo Digital• Kit de Componentes


1ra Parte:

Conectar los circuitos que se indican en la figura y llenar la tabla respectiva.-‐Todos los circuitos tienen una alimentación VCC de 5V.

Cto#1:

SW1 SW2 TP1 (OSC)

VOLTIOS NIVEL LOGICO

H H 4.75 4.60 1

H L 11.5mV 10.9mV 0

L H 4.1mV 3.5mV 0L L 2.44mV 4.9mV 0

Cto#2:

SW1 SW2 TP1 (OSC)


H H 0.15V 0.14V 0

H L 4.48V 4.45V 1

L H 4.48V 4.46V 1L L 4.47V 4.48V 1

Cto#3:

SW1 SW2 TP1 (OSC)


H H 4.41V 4.45V 1

H L 4.42V 4.54V 1

L H 4.42V 4.43V 1L L 0.15V 0.14V 0


Cto#4:

SW1 SW2 TP1 (OSC)


H H 19.6mV 20mV 0

H L 4.16V 4.18V 1

L H 4.32V 4.33V 1L L 15.5mV 15.4mV 0

Cto#5:

SW1 SW2 TP1 (OSC)


H H 4.43V 4.35V 1

H L 27mV 24mV 0

L H 19.5mV 22mV 0

L L 4.27V 4.26V 1

Cto#6:

SW1 TP1 (OSC)


H 11.1mV 11.6mV 0L 4.39V 4.40V 1


Cto#7:

SW1 SW2 TP1 (OSC)


H H 5.19V 5.02V 1

H L 1.1mV 0.5mV 0

L H 1.2mv 0.4mV 0

L L 1.28mV 0.4mV 0

Cto#8:

SW1 SW2 TP1 (OSC)


H H 5.19V 5.20V 1

H L 151mV 114mV 0

L H 148mV 114mV 0

L L 142mV 114mV 0

Cto#9:

SW1 SW2 TP1 (OSC)


H H 4.84V 3.85V 1

L H 155mV 131mV 0

-‐ L 95mV 110mV -‐


Retardos de propagación de una compuerta

Cto#10:

El retardo de propagación que se observa en el osciloscopio comparando las señales obtenidas en CH1 y TP1 es la siguiente:

CUESTIONARIO:

1.-‐ Mencionar las diferencias técnicas entre la familia TTL y la CMOS.

• Los valores correspondientes al ‘0’ y ‘1’ lógicos varían dependiendo de la

familia. Para los TTL el ‘0’ lógico va desde los ‘0→0.8, y el ‘1’ va desde los

‘2→5’. Para los CMOS el ‘0’ lógico va desde los ‘0→1.5’, y el ‘1’ va desde los

‘3.5→5’.

• En cuanto a la inmunidad al ruido los TTL toleran una variación Max de : 0.4

vpico, y los CMOS toleran una variación Max de : 0.45 vpico

• A diferencia de los la familia TTL los CMOS no presentan variación en su

funcionamiento, frente a los cambios de temperatura.

• En cuanto a la disipación de potencia:

o La disipación de potencia en TTL no depende de la frecuencia, la

potencia disipada es de 2mW aproximadamente

o La disipación de potencia en CMOS depende de la frecuencia, a baja

frecuencia disipa un aproximado a 1mW y a alta frecuencia 2mW


2.-‐ Defina los siguientes términos:

a. Nivel de Umbral: Valor de tensión al cual un circuito integrado funciona correctamente.

b. Retraso de propagación: Es el tiempo de retardo que se produce cada vez que una señal atraviesa una puerta lógica.c. Entradas Flotantes de un C.I.: Son las entradas o salidas de un circuito

que no se usan.d. C.I. de tres estados (3-‐state): Es un circuito integrado que puede ser activado

o desactivado, esto según el nivel lógico del 3er estadosi está activo presenta alta impedancia si no, el CIfunciona normalmente.

3.-‐ Cual es la diferencia entre el C.I. 74LS08 y el 74LS09. Explique el funcionamiento de cada uno de ellos.

La principal diferencia es que el circuito integrado 74LS09 es de colector abierto el otro no.

4.-‐ En su opinión, que compuerta sería el equivalente para el C.I. 74LS126.

La siguiente estructura de puertas combinacionales sería la compuerta equivalente para el CI 74LS126


L ABORATOR I O N º3

Tema: Reducción de funciones mediante el álgebra de Boole.

Objetivo: Proporcionar al alumno los métodos de reducción de funciones

empleando el álgebra de Boole, aplicado a circuitos digitales.

Equipos y materiales:

• Osciloscopio, multimetro

• Modulo digital

• Kit de componentes digitales.


PROCEDIMIENTO

1. Conectar los circuitos que se indican en la figura y hallar por el método del álgebra

de boole, la función reducida (en minterminos)

F1 = (A(D + C )B)

A0

B0

C0

D0

F10

0 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

FUNCION REDUCIDA Y CIRCUITO EQUIVALENTE

F1 = ( A .B. C .D + A .B.C. D + A

.B.C.D) F1 = ( A .B.C (D + D ) + A

.B.D(C + C ) F1 = ( A .B.C ) + ( A .B.D)


F 2 = ( A + B + C)( A + C)(B + D)

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 00 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 0


F 2 = ( A + B + C)( A + C)(B + D)

F 2 = ( A. A + A.C + A.B + B.C + A.C + C)(B + D)

F 2 = [C( A + A + B +1) + A.B].(B + D)

F 2 = (C + A.B)(B + D) = B.C + C.D + A.B.B + AB DF 2 = A.B.D + B.C + C.D


F 3 = ((( A + B) + C) + D)

A0

B0

C0

D0

F10

0 0 0 1 10 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 1


F 3 = ((( A + B) + C) + D)

F 3 = ( A + B +

C).D F 3 = ( A.B +

C).D F 3 = A.B.D

+ CD

Escuela profesional de ingeniería electrónica laboratorio de sistemas digitales

C UES T I O NARI O

1. Simular cada uno de los ejemplos desarrollados empleando el Circuit Maker

PARA F1 (función original)

0000 0001

0010 0011

0100 0101

0110 0111

19


1000 1001

1010 1011

1100 1101

1110 1111

20



0000 0001

0010 0011

0100 0101

0110 0111

21


1000 1001

1010 1011

1100 1101

1110 1111

22



0000 0001

0010 0011

0100 0101

0110 0111

23


1000 1001

1010 1011

1100 1101

1110 1111

24


2. Comparar cada uno de los circuitos desarrollados y verificar la tabla característica

de cada uno de ellos.

Al simular cada uno de los casos con los obtenidos experimentalmente,

observamos que coinciden cada uno de ellos, en las tres funciones F1, F2 y F3,

cabe recalcar que valor bajo lo estamos considerando a un voltaje de 0.3 V y a

un valor alto lo consideramos como un voltaje de 4.7 V.

PARA LA FUNCIÓN F1

F1 F1’

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

Podemos observar en ambas tablas que el comportamiento de la función es el mismo en ambos casos, por lo tanto se realizo uno adecuada reducción

25


PARA LA FUNCIÓN F2

F2 F2’

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 00 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 0

A B C D F10 0 0 0 00 0 0 1 00 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 00 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 0


PARA LA FUNCION F3

F3 F3’

A B C D F10 0 0 0 00 0 0 1 10 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 1

A B C D F10 0 0 0 00 0 0 1 10 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 1


26

27



Tema: Reducción de funciones mediante el mapa de Karnaugh

Objetivo: Proporcionar al alumno los métodos de reducción de funciones empleando el mapa de Karnaugh, aplicado a circuitos digitales.


• Osciloscopio, multímetro

• Modulo digital

• Kit de componentes digitales.


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Desarro ll o :

1.-‐ Dado el circuito #1:

a. - ‐ Obtener su tabla de verdad y la expresión canónica en minterminos.

Analizando el circuito lógico, a la salida tendremos la siguiente expresión: ��, ��, ��, 𝐷 = ��𝐶 + 𝐵𝐶 + 𝐷

Representamos los literales en minterminos y vemos a que combinacionesrepresentan:

��= 0010 , 0011𝐵��= 1110 , 0110 , 1111 , 1110��= 0001, 0011, 0101, 0111, 1001, 1011, 1101, 1111

La tabla de verdad del circuito lógico sería:A B C D F10 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 11 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 1

1 1 1 1 1


b. - ‐ Aplicando Karnaugh, deducir el circuito simplificado, implementarlo y comprobar su salida F1.

AB

00 01 11 10

00 0 0 0 0

CD 01 1 1 1 1

11 1 1 1 1

10 1 1 1 0

Entonces la función que obtenemos del mapa de karnaugh es: ��, ��, ��, 𝐷 = ��𝐵 + 𝐵𝐶 + 𝐷c.-‐ Compruebe su solución, simulando el circuito minimizado. Simulando el resultado:0000 0001

0010 0100

29

30


0101 0110

0111 1000

1001 1010

1011 1100


31

1101 1110

1111 0011

2.-‐ Dada la expresión

𝑓 𝑁3, 𝑁2, 𝑁1, 𝑁0 = 1,2,3,5,7 + ��(10,11,12,13,14,15)

a.-‐ Obtener su tabla de verdad y la expresión canónica en mintérminos.

N3 N2 N1 N0 F0 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 -1 0 1 1 -1 1 0 0 -1 1 0 1 -1 1 1 0 -

1 1 1 1 -


b.-‐ Aplicando Karnaugh, deducir el circuito simplificado, implementarlo y comprobar su tabla de verdad.

N3 N2

00 01 11 10

00 0 0 - 0

N1 01 1 1 - 0N0

11 1 1 - 1

10 1 0 - 1

N3 N2 N1 N0 F0 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 0

1 1 1 1 0

La función indeterminada sería la siguiente:

3, 𝑁2, 𝑁1, 𝑁0 = 𝑁3𝑁0 + 𝑁2𝑁1c.-‐ Compruebe su solución, simulando el circuito minimizado.0000 0001

0010 0011

32

33


0100 0101

0110 0111

1000 1001

1010 1011

1111


34

1100 1101

1110

CUESTIONARIO:

Desarrolle el siguiente diseño mediante el mapa de karnaugh:

1. El sistema de ascenso y descenso de un edificio grande consiste en seis ascensores. Las cabinas 1 a 4 forman el sistema primario; las cabinas 5 y 6 se utilizan solamente cuando hay mucho transito, permaneciendo cerrados el resto del tiempo para ahorrar energía. Se requiere diseñar un circuito lógico para detectar el estado de los cuatro carros primarios y generar una señal de‘activación’ cuando todos estén en uso, a fin de habilitar para su uso a los dos carros restantes. Se debe generar, además, una señal de ‘listo’ cuando se usen tres de las cuatro cabinas primarias para arrancar los motores de las cabinas 5 y 6 y permitir su uso posteriormente con la señal de ‘activación’ . Suponga que se dispone de cuatro líneas, denotadas pro X,Y,W y Q, para indicar el estado de las cuatro cabinas primarias; un 1 en estas líneas de entrada indica que la cabina está en uso, y un ‘0’ que está fuera de servicio.

Diseñe un circuito lógico mínimo para proveer las señales apropiadas a las cabinas emergentes; puede usar cualquier tipo de compuertas. Suponga que sólo deben producirse los niveles de voltaje lógico y que el acoplamiento al sistema de control de los ascensores ya existe.


1 1 0 1 11 1 1 0 11 1 1 1 1

Obteniendo el circuito lógico minimizado, simule el circuito y compruébelo con lo hallado teóricamente.

SOLUCIÓN:De acuerdo al enunciado una tabla de verdad que representaría las etapas y requerimientos es:

X Y W Q F0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 0 XY

0 1 1 0 0 00 01 11 100 1 1 1 1 00 0 0 0 01 0 0 0 01 0 0 1 0 WQ 01 0 0 1 0

11

00

11

01

01

11 0 1 1 1

1 1 0 0 0 10 0 0 1 0

Analizando el mapa de Karnaugh obtenemos las siguientes expresiones𝐹 𝑋𝑌𝑊𝑄 = 𝑋𝑌𝑄 + 𝑋𝑌𝑊 + 𝑌𝑊𝑄 + 𝑋𝑊𝑄Entonces: la función lógica para el sistema de ascensores del edificio es: 𝑌𝑊𝑄 = 𝑋 + 𝑊 + 𝑊��(𝑋 + ��)


35


Al momento de diseñar el sistema de control debemos tener en cuenta que

existen 2 condiciones que se deben cumplir una es solamente para activar los

motores cuando 3 ascensores estén ocuparos. Entonces se ha agregado al

diagrama lógico una puerta AND para diferenciar ambas condiciones. El

funcionamiento es el siguiente cuando el L1 esta encendido significa que

solamente 3 cabinas están en funcionamiento y se deben activar los motores

(“señal de listo”) y cuando ambos led se encienden L1 y L2 significa que las 4

cabinas están en funcionamiento y se deben activar las cabinas 5 y 6 (“señal de

activación”).Se ha incluido la simulación para los casos en que se usan 3 cabinas

,para el caso en que están en uso todas las cabinas del sistema primario y algunos

casos en que no se necesitan ni encender los motores ni activar las cabinas 5 y 6.

Simulación para la señal de listo (uso de 3 cabinas del sistema primario)


Luego complementamos estas funciones con compuertas AND y en cada salida de

la función dada colocamos un indicador que de las señales de habilitado

inhabilitado listo y activación.

El LED de la función uno F1 nos indica si está habilitado (LED encendido), o esta

inhabilitado (LED apagado) , para el caso del segundo led que se encuentra en la

salida entre F1 y F2 , el LED encendido nos indica que tres ascensores están

funcionando y manda una señal de “LISTO” y apagado significa que dos o menos

están funcionando , y para el tercer LED encendido que se encuentra entre ( F1 Y

F2 ) con F3 nos indica que los cuatro ascensores están funcionando y por lo tanto

manda la señal de ACTIVACION . El circuito esta implementado con compuertas

AND

FT = (F1.F 2).F 3

Circuito resultante: habilitado _ inhabilitado

" LISTO"

" ACTIVADO"


SIMULACIÓN:

Para no ocupar mucho espacio simularemos los estados activos importantes:

habilitado

habilitado

" LISTO"

habilitado


" LISTO"

" ACTIVADO"



Tema: Diseño de circuitos combinacionales.

Objetivo: Proporcionar al alumno los métodos de diseño para realizar circuitos

combinacionales con funciones específicas.


Ø Multímetro

Ø Modulo digital

Ø Kit de componentes digitales.


PROCEDIMIENTO

PRIMERA PARTE

1-‐ Dado el circuito combinacional medio sumador

a.-‐ Obtener la tabla de verdad, los mapas de k y la expresión canónica del circuito.

Tabla de verdad

A B Cy S0 0 0 00 1 0 11 0 0 11 1 1 0

Mapas de karnaughCy S

A A0 1 0 1

0 0 0B 1 0 1

0 0 1B 1 1 0

Expresión canónica

C y = A.B S = A .B + A. B

Simulación

S = A ⊕ B

00 01

10 11


2-‐ Dado el circuito combinacional sumador completo

a.-‐ Obtener la tabla de verdad , los mapas de k y la expresión canónica del circuito.

Tabla de verdad

A0

B0

C0

Cy0

S0

0 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1

Mapas de karnaughCy SAB AB

00 01 11 10 00 01 11 10C 0 0 0 1 0 C 0 0 1 0 1

1 0 1 1 1 1 1 0 1 0

Expresión canónica

Cy = A.B + A.C + B.C

S = A B C + A B C+ ABC + A B C

3-‐ Dado el circuito combinacional tipo multiplicador de dos palabras de 2 bits

a.-‐ Obtener la tabla de verdad los mapas de karnaugh y la expresión canónica del

circuito


a1 a0 b1 b0 p3 p2 p1 p00 0 0 0 0 0 0 00 0 0 1 0 0 0 00 0 1 0 0 0 0 00 0 1 1 0 0 0 00 1 0 0 0 0 0 00 1 0 1 0 0 0 10 1 1 0 0 0 1 00 1 1 1 0 0 1 11 0 0 0 0 0 0 01 0 0 1 0 0 1 01 0 1 0 0 1 0 01 0 1 1 0 1 1 01 1 0 0 0 0 0 01 1 0 1 0 0 1 11 1 1 0 0 1 1 01 1 1 1 1 0 0 1

Mapas de karnaugh

P3a0a1

00 01 11 1000 0 0 0 0

P2a0a1

00 01 11 1000 0 0 0 0

b1b0 01 0 0 0 011 0 0 1 010 0 0 0 0

b1b0 01 0 0 0 011 0 0 0 110 0 0 1 1

p3 = a1 .a0 .b1

.b0

p2 = a1 a0 b1 + a1b1 b0

b1b0

P1a0a1

00 01 11 1000 0 0 0 001 0 0 1 111 0 1 0 110 0 1 1 0

b1b0

P0a0a1

00 01 11 1000 0 0 0 001 0 1 1 011 0 1 1 010 0 0 0 0

p1 = a1 b1 b0 + a1 a0 b0 + a1 a0b1 + a0b1

b0

p0 = a0 .b0


CUESTIONARIO

1. Diseñe, empleando los mapas de Karnaugh, por lo menos tres circuitos

diferentes que realicen la función de sumadores completos.

En un sumador total o completo tenemos:

PRIMERA FORMA

Para C1 tenemos:AB

Para S tenemos:

SAB

00 01 11 10C 0 0 1 0 1

1 1 0 1 0

S = A.B.C + A.B .C + A.B.C + A.B

.C S = C( AB + A B ) + C ( AB +

A.B)

S = C.( A ⊕ B) + C ( A ⊕ B)

S = A ⊕ B ⊕ C

El primer circuito es:

S

C1

00 01 11 10C 0 0 0 1 0

1 0 1 1 1


SEGUNDA FORMA

Para C1 tenemos: AB00 01 11 10

C 0 0 0 1 01 0 1 1 1

C1 = ( A + B).( A + C).(B + C)

Para S tenemos:AB

00 01 11 10C 0 0 1 0 1

1 1 0 1 0

S = A ⊕ B ⊕ C

El segundo circuito es:

S

C1

TERCERA FORMA

Para C1 tenemos: AB00 01 11 10

C 0 0 0 1 01 0 1 1 1

C1 = A.B.C + A.B .C + A.B.C + ABC

C1 = C.( A.B + AB + AB) + A.B.C C1 = C ( A ⊕ B + A.B) + A.B.C C1 = C.( A ⊕ B) + C.A.B + A.B.C C1 = C.( A ⊕ B) + A.B(C + C ) C1 = C.( A ⊕ B) + A.B

00 01 11 10C 0 0 1 0 1

1 1 0 1 0


Para S tenemos:

El tercer circuito es:

AB

S = A ⊕ B ⊕ C

2. Diseñe un restador medio y un restador completo

Ø La tabla de operación de un restador medio es:

A B R0 0 00 1 11 0 1

1 1 0

A0 1

0 0 1B 1 1 0

R = A.B + A.B

R = A ⊕ B

El circuito es:


os:

Ø La tabla de verdad de un restador completo es:

A B C C1 R0 0 1 1 00 1 1 0 11 0 1 1 1

1 1 1 1 0

Para C1 tenemAB

00 01 11 10C 0 -‐ -‐ -‐ -‐

1 1 0 1 1

C1 = A + B

Para R tenemos:

El circuito es:

AB00 01 11 10

C 0 -‐ -‐ -‐ -‐1 0 1 0 1

R = A.B + A.B

R = A ⊕ B

48



Tema: Circuitos integrados combinacionales. 2da Parte.

Objetivo: Hacer que el alumno aprenda a trabajar con circuitos integrados específicos tales como:

• Multiplexores/De multiplexores• Decodificadores

Equipos y Materiales:

• Multimetro• Modulo Digital• Kit de Componentes Digitales


49

Desarrollo:

1.-‐ Dado el circuito combinacional tipo Multiplexor, conecte sus entradas como se indica en la figura, haga variar el selector de datos y anote las salidas que se tendrán en la tabla adjunta.

INPUT OUTPUTSELECTOR

C B A E Y

0 0 0 1 00 0 1 0 10 1 0 0 00 1 1 0 11 0 0 0 01 0 1 0 11 1 0 0 01 1 1 0 0

1.1 Cambie los datos de entrada por el siguiente 11011101, y anote los resultados en la tabla Nro 2.I0 I1 I2 I3 I4 I5 I6 I7 = 1 1 0 1 1 1 0 1


50

INPUT OUTPUT

SELECTORC B A E Y

0 0 0 1 00 0 1 0 10 1 0 0 00 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 01 1 1 0 1

2.-‐ Dado el circuito combinacional de tipo De multiplexor, conecte sus entradas como se indica en la figura, haga variar el selector de datos y anote las salidas que se tendrán en la tabla adjunta.

INPUT OUTPUTSENABLE SELECTOR

E3 E S0 S1 S2 𝑄0 𝑄1 𝑄2 𝑄3 𝑄4 𝑄5 𝑄6 𝑄7X 1 X X X 1 1 1 1 1 1 1 10 X X X X 1 1 1 1 1 1 1 11 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 0


51

3.-‐ Dado el circuito combinacional de tipo Decodificador, conecte sus entradas A,B,C,D a los SW y haga las combinaciones respectivas del 0 al 9 en el código BCD y observe la secuencia de salida que se visualiza en el display de 7 segmentos.

INPUT / BCD DISPLAYD C B A DECIMAL0 0 0 0 00 0 0 1 10 0 1 0 20 0 1 1 30 1 0 0 40 1 0 1 50 1 1 0 60 1 1 1 71 0 0 0 81 0 0 1 9


52


Tema: Circuitos secuenciales.

Objetivo: Hacer que el alumno aprenda a trabajar con circuitos integrados

específicos del tipo secuencial, Flip flop tipo RS ,JK ,D ,T.


Ø Multimetro

Ø Modulo digital

Ø Kit de componentes digitales


53

PROCEDIMIENTO

1-‐ Dado el circuito secuencial conformado por 2 compuertas NOR tal como se indica

en la figura , conecte sus entradas como se indica y llene la tabla 1 adjunta.

INPUT OUTPUTS R Q Q´0 1 0 10 0 Última Q Última Q’0 1 0 11 0 1 01 1 0 0

2-‐ Dado el circuito secuencial conformado por 2 compuertas NAND tal como se

indica en la figura , conecte sus entradas como se indica y llene la tabla 2 adjunta.

INPUT OUTPUTS R Q Q´0 1 1 00 0 1 10 1 1 01 0 0 11 1 Última Q Última Q’


54

Dado el circuito secuencial FLIP FLOP JK (74LS76) tal como se indica en la figura ,

conecte sus entradas como se indica y llene la tabla 3 adjunta.

INPUT OUTPUTJ K CP Q Q´

Flanco0 0 Descendente

Conserva Conservael valor el valor anterior anterior

0 1Flanco

Descendente0 1

1 0Flanco

Descendente1 0

Flanco1 1 Descendente

Cambia al Cambiavalor de al valor

Q’ de Q

3-‐ Dado el circuito secuencial FLIP FLOP tipo D (7474) tal como se indica en la figura,

conecte sus entradas como se indica y llene la tabla 4 adjunta.

INPUT OUTPUTD CP Q Q´

0Flanco

ascendente 0 1

1Flanco

Ascendente1 0


55

CUESTIONARIO

1. Las formas de onda que se muestran en la figura, se aplican en las entradas de

dos diferentes flip-‐flop. A)un D disparado por flanco positivo ,B) un J-‐K disparado

por flanco negativo. Dibuje la forma de onda de respuesta Q para cada ff.

Suponga que inicialmente Q=0 .

A

B


56

2. Determine la forma de onda en Q de la figura compárela con la forma de onda

de entrada. ¿Como se puede obtener un retardo de dos periodos de reloj?


57


Tema: La unidad aritmética lógica

Objetivo: Hacer que el alumno adquiera practica en el manejo de CI 74LS181 (UnidadAritmética Lógica)

Material y Equipo:

• CI 74LS181• Cables de Fuente• Multímetro• Cables de Conexión

B2


58

Desarrollo:

1.-‐ Energice el 74LS181 y verifique la tabla de funcionamiento completando las tablas siguientes:

S3 5V

S2 0V

0V A3

0V A2

0V A1

S1 0V

S0 0V

U1

V15V Cn carry inV2

74LS181 0V M control in

0V

0V

0V

0V

0V

A0 S3S2S1S0A3A2

B3 A1A0

B 2 B3

B1

B1B0

B0

CnM

Cn+4A=B G PF3F2F1F0

L1 L2 L3 L4

-‐ CASO A S3 S2 S1 S0 : 1 0 0 1 M=H Cn= H

NUMERO A NUMERO B RESULTADO

0111 1101 0101

0111 1011 0011

1110 0101 0100

La función que realiza es:Suma el numero A con el numero B, M=0; suma aritmética lógica

-‐ CASO B S3 S2 S1 S0 = 1011 M=L Cn=L


0111 1010 0010

0101 1100 0100

1111 1110 1110

La función que realiza es:Suma el numero A mas el numero B, M=0; suma lógica.


59

-‐ CASO C S3 S2 S1 S0 = 0000 M=H Cn=L


1100 1010 0011

0001 1101 1110

1010 0000 0101

La función que reaiza es: Niega el valor de A, M=0; función lógica

-‐ CASO D S3 S2 S1 S0 = 0110 M=L Cn=L


0101 0101 0000

0111 0001 0110

1001 0000 1011

La función que realiza es:Resta el valor A menos el valor B, M=0; función aritmética

-‐ CASO ES3 S2 S1 S0 = 1101 M=H Cn=L


0111 0000 1111

1000 0000 1111

1111 1000 1111

La función que realiza es: Coloca unos a la salida, M=1; Función Logica.


60

CUESTIONARIO:

1. ¿Cual es la diferencia entre el funcionamiento del 74LS181 con M=H y con M=L?

La entrada M del 74LS181 selecciona entre entradas aritméticas y lógicas.

Cuando M=1 (H) se seleccionan las operaciones lógicas y cada salida Fi es una

función solo de las correspondientes entradas de datos ,Ai, Bi . No se propagan

acarreos entre etapas y la entrada CIN es ignorada .

Cuando M=0 (L) se seleccionan las operaciones aritméticas los acarreos se

propagan entre las etapas y CIN se utiliza como una entrada de acarreo a la etapa

menos significativa.

2. ¿Cuál es el significado de la entrada Cn ?

La entrada Cn o CIN se va utilizar como una entrada de acarreo en el caso cuando

M=0 osea cuando se realiza operaciones aritméticas los acarreos se propagan

entre las etapas y CIN se utiliza como una entrada de acarreo a la etapa menos

significativa. En el caso cuando M=1 No se propagan acarreos entre etapas y la

entrada CIN es ignorada .

3. ¿Cuándo se activa en 1 la salida A = B?

Para que la Salida A=B se active en 1, con lo cual deducimos que la palabra ó número A

es igual a la palabra o número B, en ambas configuraciones (“Activas en Nivel Alto” y

“Activas en Nivel Bajo”), deben cumplirse las siguientes condiciones:

- Las entradas Selectoras de Función deben tener el siguiente valor en 4 bits:

S3S2S1S0 = 0110

- La entrada Selectora de Modo debe tener valor lógico 0 o nivel Bajo.

- La Entrada de Carry debe tener valor lógico 1 o nivel Alto (Según Tabla 1 la

operación que se estaría realizando sería “A-‐B-‐1”, y según la Tabla 2, la operación

sería: “A-‐B”)


Posteriormente, se procede a probar con valores para A y para B. Para hacer posible la

visibilidad de los resultados, se tiene como ejemplos las siguientes situaciones:

Para la Primera Configuración : El LED “AigualB” es el indicador de la salida A=B de esta

Primera Configuración. En las líneas de entrada se tiene:

A = A3A2A1A0 = 1111, (15 en decimal), y

B = B3B2 B1B0 = 1111, (15 en decimal)

La operación en este caso es: A - ‐ B - ‐ 1, lo cual sería:

15 - ‐ 15 - ‐ 1 (todos en decimal) = 11112 - ‐ 11112 - ‐ 00012 = 00002 - ‐ 00012

Para esta resta tendríamos:

00002 + (complemento 2 de “1”) = 00002 + 11112 = 11112

Tendríamos 15 en decimal. También podría hacerse de esta manera:

Cn=1 100002 -‐ 00012 = 11112

61


62

Luego, en los diagramas temporales podemos observar el estado lógico de las Salidas:

F3F2F1F0, la salida de Carry Cn4 y la salida A=B. Cada uno de los puntos de medición

mostrados en el circuito anterior: A, B, C, D, E y F se distingue con su respectivo color en

cada diagrama de tiempo:

Como se observa, los valores de voltaje de todas las salidas se encuentran dentro del

intervalo: 3.2V < V < 3.6V, lo cual se interpreta como estado Lógico “Alto” (1), lo que

implementado físicamente nos daría que todos los LEDs de las salidas están encendidos.

Para la Segunda Configuración : El LED “AigualB” es el indicador de la salida A=B de esta

Segunda Configuración. En las líneas de entrada se tiene:

A = A3A2A1A0 = 1111, (15 en decimal), y

B = B3B2 B1B0 = 1111, (15 en decimal)


63

La operación en este caso es: A - ‐ B, lo cual sería:

15 - ‐ 15 (todos en decimal) = 11112 - ‐ 11112 = 00002

Luego, en los diagramas temporales podemos observar el estado lógico de las Salidas:

F3F2F1F0, la salida de Carry Cn4 y la salida A=B. Cada punto de medición en el circuito

anterior, se distingue con su respectivo color en cada diagrama de tiempo:


64

Como se observa, los valores de voltaje de las salidas F3F2F1F0 y la salida de Carry Cn4

se encuentran dentro del intervalo: 180 mV < V < 220 mV, lo cual se interpreta como

estado Lógico “Bajo” (0), lo que implementado físicamente nos daría que los LEDs de

estas salidas están apagados. En cambio, el valor de voltaje de la salida A=B está dentro

del intervalo 3.2V < V < 3.6V, lo cual sería estado Lógico “Alto” (1) o LED encendido.

4. ¿Cómo hago para activar las salidas A < B ó A > B?

El trabajo de comparación de la ALU SN74LS181N para los casos en que se requiera

determinar las condiciones A < B ó A > B tiene que ver directamente con la operación de

Sustracción Aritmética o Resta realizada al poner en nivel bajo ó 0 las líneas de “M” y

“Cn” (Esto es para la Tabla 1 “Activas en Nivel Alto”, pero Cn, para el caso de la Tabla 2

será 1). Para darnos cuenta de que se cumple que: A < B ó A > B, debemos recordar

primero que en la operación de sustracción la salida Cn+4 representa el préstamo.

Luego, en una ALU, para el caso de la Primera Configuración (Tabla 1), si la palabra A es

mayor o igual que la palabra B, la salida Cn+4 tendrá nivel lógico Bajo ó 0. Si la palabra B

es mayor que la palabra A entonces, la salida Cn+4 tendrá nivel lógico Alto ó 1. Para el

caso de la Segunda Configuración (Tabla 2) “Activas en Nivel Bajo”, si la palabra A es

mayor o igual que la palabra B, la salida Cn+4 tendrá nivel lógico Alto. Si la palabra B es

mayor que la palabra A entonces, la salida Cn+4 tendrá nivel lógico Bajo.


65

5.Compruebe cuando menos 10 tipos de funciones que realiza el ALU 74LS181 mediante la simulación en el Circuit Maker, empleando diagramas de tiempo.

S3 S2 S1 S0 M FUNCION0 0 0 0 1(LOGIC) A NEGADO

S30V

S20V

5V A3

0VA2

0V A1

S1 0V

S0 0V

U174LS181

V15V

Cn carry inV25V

M control in5V A0

0V B3

S3 Cn S2 M S1S0A3 Cn+4A2 A=B A1 G A0 P B3 F3

L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

2-‐S3 S2 S1 S0 M FUNCION1 1 0 0 1(LOGIC) UNOS

S35V

S25V

5V A3

0VA2

0V A1

S1 0V

S0 0V

U174LS181

V15V

Cn carry inV25V

M control in5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4


66

3-‐S3 S2 S1 S0 M FUNCION

0 1 0 0 1(LOGIC) A NEGADO + B NEGADO

S3 0V

S2 5V

5V A3

0V A2

0V A1

S1 0V

S0 0V

U1

V15V Cn carry in

V2


5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

4-‐S3 S2 S1 S0 M FUNCION1 0 1 0 1(LOGIC) B

S3 5V

S2 0V

5V A3

0V A2

0V A1

S1 5V

S0 0V

U1

V15V Cn carry in

V2


5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4


67

5-‐S3 S2 S1 S0 M FUNCION1 1 1 0 1(LOGIC) A

S3 5V

S2 5V

5V A3

0V A2

0V A1

S1 5V

S0 5V

U1

V15V Cn carry in

V2


5V A0

0V B3

S3 Cn S2 M S1S0A3 Cn+4 A2 A=B A1 G A0 P B3 F3

L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

6-‐S3 S2 S1 S0 M FUNCION

0 1 1 0 1(LOGIC)A NEGADO OR EXCLUSIVA, B

NEGADOS3

0V

S2 5V

5V A3

0V A2

0V A1

S1 5V

S0 0V

U1

V15V Cn carry in

V2


5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4


68

7-‐S3 S2 S1 S0 M FUNCION0 1 1 1 1(LOGIC) A MAS B NEGADO

S30V

S25V

5V A3

0VA2

0V A1

S1 5V

S0 5V

U174LS181

V15V

Cn carry inV25V

M control in5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

8-‐S3 S2 S1 S0 M FUNCION1 0 0 1 1(LOGIC) A OR EXCLUSIVA B

S3 5V

S2 0V

5V A3

0V A2

0V A1

S1 0V

S0 5V

U1

V15V Cn carry in

V2


5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4


69

9-‐S3 S2 S1 S0 M FUNCION0 0 1 1 1(LOGIC) CEROS

S3 0V

S2 0V

5V A3

0V A2

0V A1

S1 5V

S0 5V

U1

V15V Cn carry in

V2


5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

10-‐S3 S2 S1 S0 M FUNCION0 0 1 1 0(ARITMETIC) TOMA EL VALOR DE CN

CN=1S3

0V

S20V

5V A3

0VA2

0V A1

S1 5V

S0 5V

U174LS181

V15V

Cn carry inV20V

M control in5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

CN=0


70

S30V

S20V

5V A3

0VA2

0V A1

S1 5V

S0 5V

U174LS181

V10V

Cn carry inV20V

M control in5V A0

0V B3


L1 L2 L3 L4

5V B 2 B2 F2B1 F1

5V B1

0V B0

B0 F0

TP1 TP2 TP3 TP4

EN RESUMEN TENEMOS

S3 S2 S1 S0 M = 0 M = 10 0 0 0 F = A menos 1 más Cn F = A’0 0 0 1 F = A⋅B menos 1 más Cn F = A’+B’0 0 1 0 F = A⋅B’ menos 1 más Cn F = A’+B0 0 1 1 F = 1111 más Cn F = 11110 1 0 0 F = A más (A+B’)más Cn F = A’⋅B’0 1 0 1 F = A⋅B más (A+B’)más Cn F = B’0 1 1 0 F = A menos B menos 1 más Cn F = A⊕B’0 1 1 1 F = A+B’ más Cn F = A+B’1 0 0 0 F = A más (A+B) más Cn F = A’⋅B’1 0 0 1 F = A más B más Cn F = A⊕B1 0 1 0 F = A⋅B’más (A+B) más Cn F = B1 0 1 1 F = A+B más Cn F = A+B

S3 S2 S1 S0 M = 0 M = 11 1 0 0 F = A más A más Cn F = 00001 1 0 1 F = A⋅B más A más Cn F = A⋅B’1 1 1 0 F = A⋅B’ más A más Cn F = A⋅B1 1 1 1 F = A más Cn F = A

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