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FUNDAMENTOS DE INFORMATICA

1

ING. AGUILERA SERGIO OMAR

UNIDAD II:

Arquitectura de Computadoras

ARQUITECTURA PC - MOTHERBOARD

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

2Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

ARQUITECTURA PC – MOTHER ACTUAL

NORTHBRIGDE

SLOTs PCI(MODEMS - SONIDO

PCI – EXPRESS X(REEMP PCI –

MULTIFUNCION)

PCI – EXPRESS X16(VIDEO NUEVO)

MOLEX – VIDEOSLI O CROSS FIRE

CONECT COOLER CPU)

12 V

PANEL TRASERO(USB – SERIE – PARALELO – WIREFIRE – AUDIO

VIDEO, ETC)


3

RAM

DDR2

MICROPROCESADOR(ZIP O SOCKET)

PILA (CMOS-CK)

SOUTHBRIGE CONECTOR DISQUETERAP-ATA (IDE)

40 U 80 PINS HDs VIEJOS Y CDROM

CONECTOR FRONTALES(POWER – LED – HD - PARLANTE

CONECTOR S-ATAHDs NUEVOS Y RAID

(MODEMS - SONIDOBIOS)

ALIM ATX FUENTE

Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

COMPUTADORA: Intel 8088 (8bits)

ES

CS

SS

DS

IP

CIRCUITO OPERACIONAL

4

3

2

1

BUS DE CONTROL

SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCION

INTERFAZ CON LA MEMORIA

COLA DE SECUENCIA DE BYTES

DE INSTRUCCCIONES


4

FLAGS

BUS INTERNO (DATOS Y DIRECCIONES)

IP

AH AL

BH BL

CH CL

DH DL

SP

BP

SI

DI

ALU

UNIDAD DE

EJECUCION



COMPUTADORA: ARQUITECTURA

UC {REGISTROS} ALU

CK INTERFASE I/O

ROM RAM

UC DE LA UMC

CACHE

UC CACHE


BUS DEL SISTEMA

SISTEMA DE I/OPERIFERICOSPERIFERICOS

PC (CONTADOR DE PRG)

DECODE

CKSECUENCIADOR

UNIDAD DE CONTROL


6

RI

BUS INTERNO DEL SISTEMA

MICROORDENES


SECUENCIA DE EJECUCION DE UN PROGRAMA

PROGRAMA EJECUTABLE

CARGADOR A UMC PROGRAMA EN EJECUCIÓN DIVIDIDO EN

PROCESOS , UMC

EL PROCESADOR COPIA IMAGEN DEL PROCESO A

LOS REGISTROS INTERNOS

CICLO DE BUSQUEDA


7

EJECUCIÓN DE LA IMAGEN DEL PROCESO

EN LA CPU

DEVOLUCIÓN DEL RESULTADO A UMCCICLO DE EJECUCION


UNIDAD ARITMETICO LOGICA

REGISTROS FLAGS

ACUMULADOR

RES


OVERFLOW


8

REN 1


MICROORDENES

REN 2

OVERFLOW

ZERO

NEGATIVO

I/O

CARRY

...

ESTADOS QUE VAN AL BUS DE CONTROL


UNIDAD MEMORIA CENTRAL

BUS DE DATOSBUS DE DIRECCIONES

DIRECCIÓN N


9

SISTEMA OPERATIVO

DIRECCIÓN 0DMS DmS

PALABRA DE N-BITS ALMACENADA EN ESA

DIRECCION

DIRECCIONES (FILAS)

ESTRUCTURA REGISTRO DE UMC


UNIDAD MEMORIA CENTRAL

BUS DE DIRECCIONES

R

DIR 1 DATO 1

DIR 2 DATO 2

RDM RDM

BUS DE DATOS

UMC


10

R

DIR N DATO N

W


JERARQUIA DE MEMORIA

Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e

interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4


11Figura 1.14. La jerarquía de la memoria.


MEMORIA: DESCENSO POR LA JERARQUIA

� DISMINUCION DEL COSTO POR BIT.

� AUMENTO DE LA CAPACIDAD.


12

� AUMENTO DEL TIEMPO DE ACCESO.

� DISMINUCION DE LA FRECUENCIA DE

ACCESO A LA MEMORIA POR PARTE DEL

PROCESADOR:

�CERCANIA DE REFERENCIAS.


MEMORIA CACHE

Transferencia de palabrasTransferencia de bloques

Es una parte de la memoria principal que se puede

utilizar

como buffer para guardar temporalmente los datos

transferidos con el disco. Memoria temporal


13

Transferencia de palabras

CPU Cache Memoria principal

Figura 1.16. Cache y memoria principal.




Número de entrada Etiqueta Bloque

Longitud de bloque(K palabras)

Direcciónde memoria

Bloque (K palabras)


MEMORIA CACHE

14

(a) Cache

Bloque

Longitud de palabra

(b) Memoria principal

Figura 1.17. Estructura de cache/memoria principal.




TIPOS DE MEMORIAS RAM

� DRAM (Dynamic Random Access Memory) –Memoria Dinámica de acceso Aleatorio

� DRAM FPM (Fast Page Mode) – Modo de Paginación Veloz

� DRAM EDO (Enhanced Data Autoput) – Transferencia de Datos Mejorada

� DRAM (Synchronous DRAM) – DRAM Sincrónica

� Direct RDRAM (Rambus DRAM) – DRAM Rambus.

TIPOS DE CHIPS DE MEMORIA


15Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

� Direct RDRAM (Rambus DRAM) – DRAM Rambus.

� RAM (Static Random Access Memory) – RAM estática.

� BSRAM (Burst SRAM) – SRAM fugaz.

� VCM SDRAM (Virtual Channel Memory SDRAM) – Canal virtual de SDRAM

� DDR SDRAM (Double Date Rate SDRAM) – SDRAM de doble velocidad de transferencia de datos

� DDR-II SDRAM (Quadruple Date Rate SDRAM – SDRAM de Cúadruple. Velocidad de Transferencia de Datos.

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

TIPOS DE MEMORIAS RAM

1. SIP (Single In-line Packages) – Paquete simple de memoria en línea

2. SIMM (Single In-line Memory Module) – Módulo simple de memoria en línea. Versión 30 (8bits) y 72 pines (32bits)

TIPOS DE AGRUPACIONES


16Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson


3. DIMM (Dual In-line Memory Module) Módulos de memoria dual en linea. Versión de 168, 184 (DDR) y 232 (DRR-II), con 64 pines

4. RIMM (Rambus In-line Memory Module)- Módulos de memoria Rambus en Línea. 184 pines (16 bits) y con 32 pines y más.


BUSES DEL SISTEMA

BUS DEL SISTEMA (DATOS + CONTROL)

CPU UMC CLOCK


17

SCSI RS-232 // IDE VIDE

O

KEYB DMA GAME

PORT

LAN FAX

MODEM

CDROM

TTY

LPT nn

HDs

TRC KEYB

XX

JOYSTICK

NIC

MODEM


BUSES:DISPOSICION EN PC TRADICIONAL

PROCESADOR

CACHE EXTERNA

BUS DEL PROCESADOR

(ALTA VELOCIDAD)


18

CHIPS CONTROL DE

BUS

I/O RANURADA

I/O INTEGRADA

RAM

BUS DE E/S

(BAJA VELOCIDAD)

BUS DE MEMORIA (BAJA VELOCIDAD)

BUS DE E/S

(BAJA VELOCIDAD)

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson



BUS ISA (16 BITS)

PROCESADOR

CHIPS SUBSISTEMA

CACHE EXTERNA


19

CHIPS CONTROL DE BUS

SUBSISTEMA DE MEMORIA

TARJETA DE

VIDEO

BUS DE

EXPANSIÓN ISA(16 BITS Y 8 MHz)

CHIPSET

NIC OTRAS

TARJETASMODEMCONTROL HD


BUS VESA LOCAL BUS (32 BITS)

PROCESADOR

CHIPS CONTROL DE BUS


CACHE EXTERNA

VL BUS 1.0/2.0

CHIPSET

VESA LOCAL BUS

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas


20

TARJETA DE VIDEO

(32 BITS Y 33-40-50 MHz)

OTRAS TARJETAS

MODEMCONTROL HDCHIPS CONTROL DE BUS

MODEM INTERNO

OTRAS TARJETAS

CHIPSET ISA

BUS DE EXPANSIÓN ISA(16 BITS Y 8 MHz)

BUS PCI (32 BITS)

PROCESADORNORTH BRIDGE


CACHE EXTERNA

SOUTH BRIDGE

CHIPSET AGP Y CONTROL DE MEMORIA

PUENTE PCI




21

ACELERADOR GRAFICO

BUS PCI

CONTROL HDCHIPS CONTROL DE BUS

MODEM INTERNO

OTRAS TARJETAS

CHIPSET ISA

BUS DE EXPANSIÓN ISA(16 BITS Y 8 MHz)

NIC

MEMORIA DE ACELERADOR GRAFICO

BUSES: LOS MÁS IMPORTANTES

BUS CARACTERISTICAS

PROCESADOR LLAMADO FSB (BUS FRONTAL)TRANSFIERE INFO ENTRE CACHE Y LA UMC.VELOC. DE 66, 100, 133, 200MHZ.64 BITS

AGP(PUERTO ACELERADOR DE

32 BITSVELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).


22

ING. AGUILERA SERGIO OMAR

(PUERTO ACELERADOR DE GRAFICOS)

VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).ANCHO DE BANDA; 1.066MB/SCONECTADO AL CONTROLADOR DE MEMORIA

PCI(INTERFAZ CON PERIFERICOS)

32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ.CONECTADO AL CONTROLADOR DE MEMORIA.CINCO RANURAS DE 32 BITS EN MOTHERS.CONECTA SCSI, NICs, VIDEO, IDE Y USB

ISA 8 MHZ, 16 BITS. PARA PERIF. LENTOS


BUSES: NORMALIZACION

NORMA PALABRA(BITS)

VELOC.(MHZ)

ANCHO DE BANDA (MB/S)

XT 8 4.77 2.39

ISA 816

4.778.33

2.398.33

EISA(NO USADOS)

32 8.33 33.3

VLB 32 33.33 133.33


23

VLB(NO USADOS)

32 33.33 133.33

PCI 32 33.33 133.33

PCI-2X 32 66.66 266.66

PCI 64 BITS 64 33.33 266.66

PCI –2X 64 BITS 64 66.66 533.33

AGP 32 66.66 266.66

AGP-2X 32 66.66 533.33

AGP-4X 32 66.66 1066.66

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson



ESTADOS QUE VAN AL

BUS DE CONTROL

CICLO DE UNA INSTRUCCION

RI

PC (CONTADOR

DE PRG)

DECODE

CK

SECUENCIADOR


MICROORDENES

REGISTROS FLAGS

RES

MICROORDENES


REN

1REN

2

ACUMULADOR

OVERFLOW

ZERO

NEGATIVO

I/O

CARRY

...UC

ALU

24

560-04-93


BUS DE DIRECCIONES

R

DIR 1 DATO 1DIR 2 DATO 2

DIR N DATO N

RDM RDM

BUS DE DATOS

W

UMC


PREFETCH BUFFERS

DECODE DE INSTRUC

UNIDAD DE CONTROL

GENERADOR DE DIRECCIONES

PIPE U

ROM DE CONTROL

LOGICA

DP

GENERADOR DE DIRECCIONES

PIPE Y

CACHE INSTRUCCIONESL1 (16K)

TLBBTB

UNIDAD DE

PAGINACIONUNIDAD

CONTROLDE

BUSES

64 BITS

32 BITS

B.CONTROL

B.DATOS

B.INSTR.

BUS DE INSTRUCCIONES

UC

CONTROL

TMP MAS

USADOS

REGISTRO DE

INSTRUCCIONES

PROG. PARA

TRABAJO DE

LA UC

MICROINSTRUCCIONES

25

PIPE U

REGS. ENTEROS

PIPE Y

ALU PIPE U

ALU PIPE Y

ROTACION

CACHE DATOS L1 (16K)TLB

UNIDADMMX

FPU

+

/

*

CONTROL

REGISTS

APIC

BUS DE DATOS

TMP MAS

USADOS ALU

CANAL Y

CANAL U

CONTROL

MICROINSTRUCCIONE

S

CANAL U

PENTIUM MMX CON 2 CANALES DE EJECUCION

Ing. Sergio AguileraUnidad 2: Arq. Computadoras

CACHE

L2

L2 ECC

L2 TAGS

L2 TAG ECC

CACHE L 1 (INSTRUCCIONES)TLBINSTR 2000

BRANCHTARGETS

16000HISTORYCONTER

RASYTARGET ADRESS

FETCH 2 - TRANSIT

PICK

DECODE 1 DECODE 1 DECODE 1

DECODE 2 DECODE 2 DECODE 2

PACK PACKPACK


26

L2 TAG ECC

SYSTEM REQUESTQUEUE (SRQ)

CROSS BAR(XBAR)

CONTROLADOR DEMEMORIA Y BUSHYPER TRANSPORT

DECODE DECODE DECODE

SCHEDULER8 ENTRADAS

SCHEDULER8 ENTRADAS

SCHEDULER8 ENTRADAS

SCHEDULER36 ENTRADAS

AGU FADOALU AGU ALU AGU ALU FMUL FMISC

TLBDATOS

CACHE L 1 (DATOS) ECC

ARQUITECTURA AMD K8



PROCESADORES DOBLE NUCLEO

PROCESADOR CORE DUO 2GHz


27

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.


CORE 2 DUOCACHE L1 –

Instr. 32 kb

TBL (128 entradas)

BUFFER

DE

PRECODIFIC

TABLA DE PREDICCION

DE RAMIFICACIONES

20 Bytes

CONTROL DE

FECH/DECODEDECODES DE INSTRUCC (4)

DECODES DE INSTRUCC (4)

AL OTRO NUCLEO

Core 2 Duo

E6600


28




ESTACION DE RESERVACION (32 IN)

ARCHIVO DE

REGISTRO

STORE

DATA

STORE

DATA

ADDR

STORE

DATA

ADDR

INTINTINTF

ADD

F

MULTSSE SSE SSE

REORDENAM

DE MEMORIACACHE L1

Datos (32 kb)

TLB (256 in)

CACHE L2

COMPARTIDA

2 A 4 MB

FSB

(Front Side Bus)

Nucleo Conroe

E6600

Ing. Sergio AguileraUnidad III: Procs, Buses y Normas

PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES

Microprocesador Tamaño de la palabra (bits)

Ancho de bus de datos

(interno, bits)


(externo, bits)

Ancho del bus de direcciones

(bits)

Máximo direccionamiento de Memoria

I8086 16 16 16 20 1024KB (1GB)

i8088 16 16 8 20 1024KB (1GB)

i80286 16 16 16 24 16384KB (16MB)

i80386 32 32 16 24 16384KB (16MB)


29

(16MB)

i80486 (SLC, SLC2) 32 32 16 24 16384KB (16MB)

i386 DX 32 32 32 32 4096KB (4GB)

I486 (DLC,DLC2 ,SX, SX2, SL, DX, DX2, DX4 )

32 32 32 32 4096KB (4GB)

IBM BLUE LIGHTING 32 32 32 32 4096KB (4GB)

5X86 32 32 32 32 4096KB (4GB)

PENTIUM 32 2 X 32=64 64 32 4096KB (4GB)

PENTIUM P54C 32 2 X 32=64 64 32 4096KB (4GB)





(interno, bits)


(externo, bits)

Ancho del bus de direcciones

(bits)

Máximo direccionamiento de Memoria

NX 586 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

K5 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

K6, K6-2, K6-III 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

6X86 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)



30


6X86 MX (M2) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

DURON (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

THUNDERBIRD (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (THOROUGHBRED)

32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (PALOMINO)

32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (BARTON) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)



Ancho de bus de datos (interno,

bits)

Ancho de bus de datos (externo,

bits)

Ancho del bus de direcciones (bits)

Máximo direccionamiento

de Memoria

PENTIUM MMX 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM PRO 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

CELERON 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

CELERON A 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM II 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM III 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)



31


PENTIUM III 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 (1ER GENERACION)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 CELERON 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 (2DA GENERACION)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 HYPERTRHEADING)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

ITANIUM 64 64 64 44 16384 GB

ITANIUM 2 64 2 X 64=128 2 X 64=128 50 1048576GB (1024TB)


Caracteristicas de los Core DUO Core 2 Athlon 64 x2 Pentium D/EE

Nombre Clave Conroe KB Cedar Mill

Proceso de manufactura 65 nm 90 nm 65 nm

Tamaño 111 - 143 mm(-2) 183 mm(-2) 280 mm (-2)

Transistores 167 - 291 millones 154 - 205 millones 376 millones

Potencia disipada 65 - 75 W 89 - 125 W 130 W

Frecuencia de Trabajo 1.86 - 2.93 Ghz 1.8 - 2.8 Ghz 2.26 - 3.8Ghz

Caché L1 Datos 32 Kb 64 KB 12 KB (trace)

Instrucciones 32 Kb 64 KB 16 KB

Latencia 3 ciclos 3 ciclos 4 ciclos

Asociatividad 8 vías 2 vías 8 vías

Entradas de TLB 128/256 32/32 128/8

Ing. Sergio AguileraUnidad III: Procs, Buses y Normas

32

Caché L2 Tamaño 2 o 4 MB (compartida) 0.5 o 1 MB (por núcleo) 1 o 2 Mb (por núcleo)

Latencia 14 ciclos 12 ciclos 27 ciclos

Asociatividad 16 vías 16 vías 8 vías

Bus 256 bits 128 bits 256 bits

Entradas de TLB N/A 512 128/8

Etapas de pipeline 14 12 31

Bus de carga instrucciones 24 16 4

Decodificadores x86 1 complejo + 3 simples 3 complejos 1 complejo

Buffer de reordenamiento 96 72 126

Entradas de Scheduling 32 60 46

Motor de ejecución Unidades de enteros 3 ALU + 2 AGU 3 ALU + 3 AGU 2 ALU + 2 AGU

Unidades de load/store 2 1 2

Unidades de punto flotante 4 3 2

Unidades SSE 3 (128 bits) 2 (64 bits) 1 (128 bits)

Users POWER - #36 Core 2 Duo La peor pesadilla de AMD. Pag. 26

PROCESADORES: VELOCIDAD

Microprocesador Veloc. Reloj (Interna) Interna

Veloc. Reloj (Interna) Externa

Velocidad del FSB (Externa) Mínima

Velocidad del FSB (Externa) Máxima

8086/8088 4.77 MHz 12 MHz 4.77 MHz 12 MHz

80286 6 MHz 20 MHz 6 MHz 20 MHz

80386 (DX – SX) 16 MHz 40 MHz 16MHz 40 MHz

80486 (DX/2/4) 25 MHz 100 MHz 25 MHz 50 MHz

Pentium P54C y MMX 60 MHz 233 MHz 60 MHz 66 MHz

Pentium Pro 150 MHz 266 MHz 60 MHz 75 MHz


33

Pentium II 233 MHz 450 MHz 66 MHz 100 MHz

Celeron y Celeron A 266 MHz 533 MHz 66 MHz 66 MHz

Pentium III 450 MHz 1 GHz 100 MHz 133 MHz

Pentium III Celeron 566 MHz 1.40 GHz 66 MHz 100 MHz

Pentium 4 1.40 GHz 3.06 GHz 400 MHz 533 MHz

Pentium 4 Celeron 1.70 GHz 2.5 GHz 400 MHz 400 MHz

Pentium 4 (HyperTherading)

2.40 GHz 10 GHz (??) 533 MHz 800 MHz (^)

Pentium 4 (HyperTherading) Extreme Edition

3.20 GHz 10 GHz (??) 800 MHz 800 MHz (^)



PROCESADORES: VELOCIDAD

Microprocesador Veloc. Reloj (Interna) Mínima

Veloc. Reloj (Interna) Máxima

Velocidad del FSB (Externa)

Mínima

Velocidad del FSB (Externa)

Máxima

K5 100 MHz 166 MHz 66 MHz 66 MHz

K6 166 MHz 300 MHz 66 MHz 66 MHz

K6-2 266 MHz 450 MHz 66MHz 100 MHz


34

K6-2 266 MHz 450 MHz 66MHz 100 MHz

K6 – III 400 MHz 450 MHz 100 MHz 100 MHz

6X86 120 MHz 200 MHz 66 MHz 75 MHz

6X86 MX (M2) 166 MHz 350 MHz 66 MHz 100 MHz

ATHLON (K7) 500 MHz 1.2 GHz 200 MHz 266 MHz

DURON (K7) 700 MHz 1.30 GHz 200 MHz 200 MHz

ATHLON XP 1.33 GHz 10 GHz (??) 266 MHz 400 MHz



INSTRUCCIONES: TIPOS

REGISTROS FLAGS

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2 OP 3/DIR 3

REGISTRO DE INSTRUCCION

3 OPERANDOS O DIRECCIONES


35

REN 1 REN 2

OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2 OP 3/DIR 3

A LA UC A LA UMC



2 OPERANDOS O DIRECCIONES

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2



36

OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2

REN 1 REN 2

A LA UC RESULTADO A LA UMC



1 OPERANDO O DIRECCION

CO OP 1/DIR 1

ACUMULADOR


RESULTADO A LA UMC



37

CO OP 1/DIR 1

REN 1 REN 2

A LA UC



SIN OPERANDO O DIRECCION

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1 / DIR 1

REGISTRO DE INSTRUCCION OP 2 / DIR 2

DIR RESULTADO

PILA O STACK


38

OPERACIONAL CO OP 1 / DIR 1

REN 1 REN 2

A LA UC

PUNTERO DE LA PILA


EJECUCION DE

INSTRUCCIONES:

BÚSQUEDA EN UMC Y TRAER CONTENIDO DE LAS DIR

DECODE DE LA INSTRUCCION

COMPARAR SIGNOS DE OPERANDOS

DECODE DE LA INSTRUCCION

GENERAR DIRECCIÓN DE DATOS

39

VERIFICACIÓN DE RESULTADO.

ACTUALIZAR PC

OPERANDOS

COMPLEMENTAR Y SUMAR SUMAR

VERIFICACIÓN DE OVERFLOW

BUSCAR PROXIMA INSTRUCCION



METODOS DE DIRECCIONAMIENTO

COD. OPER. DATO1. INMEDIATO

COD. OPER. DIR N 1

3. INDIRECTO

COD. OPER. DIR N (DATO)

2. DIRECTO


40

N 1 N 2UMC

N 2 DATO

N. DATOUMC

COD. OPER. DATO

REGISTRO DE

REFERENCIA +KN 1 + K DATO

4. RELATIVO


BIBLIOGRAFIA DE REFERENCIA

� · Estructuras de Computadoras y Periféricos. Rafael J. Martinez Duró, Jose A. BoludoGrau, Juan J. Pérez Solano. Ed. Ra-Ma Alfaomega. 2001.

� Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall. 2600.7ed.

� · Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege AgustínOlvera Rodríguez. Prentice-Hall. 1era Edición. 2000.

� · Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, PrenticeHall, 2001.


41

Hall, 2001.

� · Organización de Computadores, un enfoque estructurado, 7 edición. AndrewTanenbaun. Prentice Hall, 2001.

� · ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb.2004.

� · ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. Prentice-Hall. 2000.

� · CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley.

� · REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall.


FIN DEL UNIDAD II

ARQUITECTURA COMPUTADOR



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