ESTRUCTURA E TECNOLOXÍA DE COMPUTADORAS …3+-+Operadores.pdf/... · ESTRUCTURA E TECNOLOXÍA DE...

ESTRUCTURA E TECNOLOXÍA DE COMPUTADORAS (E.T.C.) 1 Cap03.- OPERADORES.

Manuel Míguez e Máximo Sotelo E.S.E.I. (OURENSE)

Capítulo 3 OPERADORES. Maquinaria para realizar as instruccións.

3.1.- INTRODUCCIÓN

Cada instrucción efectúa unha transformación que afecta á información dos seus operandos. Recibe o nome de operador o dispositivo encargado de levar a cabo unha operación de tratamento ou manipulación da información. En xeral, cada instrucción implica a actuación de un determinado operador, que se encarga de procesar os operandos de entrada para xenerar o resultado.

Os operadores do procesador residen na Unidade de Proceso ou Unidade de Cálculo e según o seu número e complexidade, dependerán a amplitude e a potencia do repertorio de instruccións. Cada vez que a Unidade de Control recibe desde a Memoria Principal o código binario dunha instrucción procede a interprétala, localiza os operandos e activa as sinais de control adecuadas para que algún operador da Unidade de Proceso os procese e así obteña un resultado. Figura 3.1.

O conxunto de operadores de que dispón a Unidade de Proceso agrúpanse nun bloque denominado Unidade Aritmético Lóxica, abreviadamente UAL ou ALU en terminoloxía anglosaxona. Na figura 3.2 móstrase o símbolo co que se representa simplificadamente a ALU. Nela pódese apreciar a existencia dun rexistro especial, chamado Rexistro de Estado (RE), que contén unha serie de bits que se poñen automáticamente a 1 cando, ó efectuar un operador algún tratamento da información, se produce algunha circunstancia especial que hai que ter en conta para interpretar correctamente o resultado que se produciu. A os bits do Rexistro de Estado chámaselles sinalizadores ou flags, existindo sinalizadores de estado e sinalizadores de control.

Entre os sinalizadores de estado podemos citar o de Carry (FC), que indica que houbo

acarreo ó sumar os 2 bits de máis peso dos operandos. Outro sinalizador moi importante é o de cero (FZ), que se pón a 1 cando o resultado dunha operación aritmética ou lóxica foi 0. Existindo outros como o de Signo (FS), Overflow ou desbordamento (FO), carry Auxiliar (FA), Paridade (FP).



Os sinalizadores de control, como indica o seu nome, controlan o funcionamento do microprocesador, podendo citar entre eles o sinalizador de Dirección (FD), empregado para operacións con cadeas, o sinalizador de Interrupción (FI) e o de aTrape (FT) para activar ou non o modo de execución paso a paso.

EXEMPLO Tomando como símil da computadora unha fábrica de automóviles, ¿qué elementos realizarán o mesmo traballo que os operadores da ALU da Unidade de Proceso? SOLUCION As máquinas e os robots ubicados nos talleres das Liñas de Producción. Figura 3.3.



EXEMPLO A ALU dun procesador debe soportar unha operación de suma binaria de 2 bits A e B para producir o resultado S e o acarreo C, se existe. Debuxar o esquema do operador necesario. SOLUCION Na figura 3.4 móstrase o esquema dun semisumador, que efectúa a suma binaria de 2 bits e produce o resultado e o valor do posible acarreo.

A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1



3.2.- TIPOS DE OPERADORES. Os operadores póden clasificarse en diferentes tipos según a característica que se considere. Vexamos algunhas destas clasificacións. a).- Según a súa funcionalidade:

Operadores xerais: Cando o operador realiza diversas operacións.

Operadores especializados: Cando só efectúa unha determinada operación. b).- Según a súa capacidade de almacenamento: Os operadores póden ser combinacionais e secuenciais. Os primeiros proporcionan unha saída que é función do estado das entradas en cada instante. Os secuenciais dispoñen de elementos de memoria que transmiten información entre as fases do algoritmo, que implementa en varias etapas a operación a realizar. c).- Según a súa forma de transmisión ou maneira de calcular o resultado. Distinguimos entre operadores serie e paralelo. Un operador serie efectúa a súa transformación díxito a díxito, mentras que ún paralelo realízaa simultáneamente sobre todos os díxitos que compoñen os operandos. d).- Según a súa implementación física. A velocidade de funcionamento dos operadores depende da tecnoloxía de fabricación, que póde ser MOS ou Bipolar. EXEMPLO

A) Calcular a velocidade de resposta do operador da figura 3.5 según esté construido con tecnoloxía MOS, caracterizada por un tempo de propagación de 20 ns por porta, ou por tecnoloxía Bipolar, con un tempo de propagación de 8 ns por porta.

B) ¿Qué transformación realiza o operador da figura 3.5 sobre os dous operandos A(A1A0) e B(B1B0) ?



SOLUCIÓN. A)

Tecnoloxía MOS: 40 ns Tecnoloxía Bipolar: 16 ns

B) Este operador indica co seu valor de saída, S, se os dous operandos son iguais ou diferentes.

Se A=B, entonces S= l e

Se A <> B, entonces S= 0

e).- Según o tipo de operación que realizan.

A clasificación dos operadores máis usada fai referencia ó tipo de operación que realizan. As operacións comúns para todos os procesadores son as lóxicas e as aritméticas. 3.3.- OPERADORES LOXICOS.

Este tipo de operadores encárgase de realizar as operacións lóxicas entre os operandos e son usados polas instruccións lóxicas. A maioría das operacións efectúanse bit a bit sobre os dous operandos. Reciben o nome de operacións diádicas. Hai operacións lóxicas como a inversión ou NOT que só utilizan un operando, trátase de operacións monádicas. Na figura 3.6 preséntanse as funcións lóxicas máis frecuentes nos procesadores, xunto a os símbolos das portas lóxicas que as implementan. A ALU é un conxunto de operadores e, se só estivise especializada en realizar operacións lóxicas, estaría configurada por varias portas tal e como se expón no seguinte exemplo.



EXEMPLO Deseñar unha ALU que traballa con operandos de un só bit e que é capaz de realizar as operacións lóxicas AND, OR, XOR e NOT. Debuxar a táboa de verdade correspondente ó esquema lóxico da ALU para mostrar o comportamento do mesmo. SOLUCION A ALU terá a capacidade de seleccionar entre unha das súas catro operacións, para o que utilizará un multiplexor de catro entradas e unha saída. O bit de saída coincide co da entrada ó multiplexor seleccionada cos bits C1 e C0. Figura 3.7. A táboa 3.1 mostra a táboa de verdade da ALU, tendo en conta que a saída S depende dos operandos A e B, así como do valor das sinais de control do multiplexor, C1 e C0.

ENTRADAS CONTROL SAÍDA A B C1 C0 S 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 1 0 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 1 1 1 1 0 0 1 X 1 1 0 0 X 1 1 1

Táboa 3.1- Táboa de verdade á que responde a ALU da figura 3.7. Na operación NOT non

intervén o operando B, polo que o seu estado non é significativo e representase por X.



EXEMPLO a) Deseñar un operador lóxico de inversión para operandos de 8 bits. b) Indicar o resultado que se obtén neste operador cando se introduce a seguinte información

binaria 1111 0000. SOLUCION a) A operación lóxica de inversión efectúase con portas NOT. Para invertir 8 bits precísanse oito

portas deste tipo. Figura 3.8.

b) Se ó operador da figura 3.8 se lle introduce a información 1111 0000, obtense como resultado

0000 1111. O operador lóxico XOR, ademáis de efectuar a operación OR EXCLUSIVA, tamén asume a función de comparación. A súa saída vale 1 cando as dúas entradas son diferentes, mentras que vale 0 cando son iguais. Táboa 3.2.

ENTRADAS SAÍDA A B S 0 0 0 0 1 1 1 0 1 1 1 0

Tabla 3-2. Táboa de verdade da porta XOR.



EXEMPLO A MS dispón na súa ALU de un operador que compara dous operandos de 16 bits cada ún. a).- Deseñar o operador de comparación preciso. b).- Deseñar un operador que compare dúas magnitudes de 16 bits e teña unha liña de saída que

tome o valor lóxico 1 cando ambas magnitudes sexan iguais. SOLUCION a).- Na figura 3.9 móstrase un operador formado por 16 portas XOR de dúas entradas que sirve

para comparar dúas magnitudes de 16 bits. A representación esquemática dun comparador de 16 bits móstrase na figura 3.10.

b).- Un operador que compare dúas magnitudes de 16 bits e dispoña como saída dunha sinal que

valga 1 cando sexan iguais as dúas magnitudes, debe detectar que as 16 liñas de saída das portas XOR valgan 0 todas elas. Unha porta NOR de 16 entradas sirve para este fin, tal e como se representa na figura 3.11.



EXEMPLO Deseñar o esquema da sección lóxica da ALU da M+ que é capaz de realizar as operacións AND, OR, XOR e NOT sobre operapdos de 8 bits. SOLUCION Utilizando os símbolos simplificados para representar os operadores lóxicos, o esquema desta sección ofrécese na figura 3.12.



3.4.- OPERADORES ARITMÉTlCOS BÁSICOS. Neste tipo de operadores agrúpanse os que realizan a suma e a resta de números binarios. Ambas operacións póden resolverse co mesmo operador posto que a resta é a suma do minuendo co complemento do sustraendo. Son os operadores máis importantes e utilizados e encóntranse na ALU de tódolos procesadores. 3.4.1- Sumador binario completo. Trátase de un circuito combinacional que suma dous bits máis o bit de acarreo previo, producindo o bit de suma e o de acarreo de saída. Na figura 3.13 móstrase o símbolo deste sumador.

Para deseñar o circuito lóxico ó que responde este sumador comézase confeccionando a táboa de verdade. Táboa 3.3.

ENTRADAS SAÍDAS Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

Táboa 3.3.- Táboa de verdade do sumador binario completo. Da táboa 3.3 obtéñense as seguintes ecuacións lóxicas que corresponden coas variables de saída Si e Ci.

Si= Ai ⊕ Bi ⊕ Ci Ci = Ai Bi + Ai Ci-1 + Bi Ci-1



As ecuacións de Si e Ci permiten implementar o esquema lóxico do sumador, que se ofrece na figura 3.14.

EXEMPLO Se o retardo de cada porta do sumador da figura 3.14 é de 8 ns., averiguar o tempo que se debe deixar transcurrir para ler nas dúas saídas o resultado correcto, desde que se aplican ás súas entradas os valores lóxicos correspondentes. SOLUCIÓN 16 ns., xa que a sinal Ci tén que atravesar 2 portas. EXEMPLO Deseñar o esquema lóxico dunha UAL que conteña os operadores lóxicos e aritméticos necesarios para soportar as operacións AND, OR, XOR e suma binaria completa de dous bits de entrada, Ai e Bi, así coma o de acarreo previo Ci-1. SOLUCIÓN. Na figura 3.15.



3.4.2- Sumador binario serie.

Utilizando un sumador binario completo pódese construir un sumador serie capaz de efectuar a suma de dous números compostos de varios bits, que, no caso da figura 3.16, están contidos inicialmente nos rexistros de desplazamento R1 e R2, de n bits cada ún. Cada certo tempo, controlado polos impulsos de reloxo, introdúcese ó sumador un bit do mesmo peso de cada sumando. Simultáneamente, o contido dos rexistros R1 e R2 desprázase unha posición á direita, deixando en dito extremo os dous bits que deben de sumarse a continuación. O sumador binario completo da figura 3.16 recibe os dous bits do mesmo peso dos sumandos contidos en R1 e R2, xunto ó acarreo previo almacenado no flip-flop D. O resultado da suma, Si, introdúcese pola esquerda ó rexistro RS, que é o encargado de conter o resultado. Este rexistro tamén despraza o seu contido unha posición á direita con cada impulso de reloxo. O acarreo Ci que se produce ca suma de cada parella de bits, almacénase no flip-flop D, para que no seguinte impulso de reloxo se introduza como acarreo de entrada Ci-1 no sumador completo. A veces o rexistro RS emprégase tamén para conter ún dos sumandos, ademáis do resultado final, recibindo nestes casos o nome de Acumulador. No sumador binario serie a estructura do circuito lóxico sempre é a mesma e independente da lonxitude dos sumandos, afectando este parámetro, de forma proporcional, únicamente ó retardo co que se produce o resultado final. Para realizar a suma de cada parella de bits, o sumador serie precisa do tempo requerido polo sumador completo máis o tempo de carga do flip-flop que se solapa co de carga do bit de saída no rexistro RS e o seu propio desprazamento. Para obter o tempo total da suma de magnitudes de n bits, hai que multiplicar por n o tempo necesario para facer a suma dunha parella de bits.



O resultado contido no rexistro RS só é válido cando transcurriu o tempo total para a suma das n parellas de bits. EXEMPLO Dispoñemos dun sumador binario serie coma o mostrado na figura 3.16, no que a lonxitude dos sumandos contidos en R1 e R2 é de 8 bits. O sumador binario completo tén un retardo de 16 ns e a carga do flip-flop D, unido ó almacenamento do resultado no rexistro RS consume 14 ns. Averiguar o tempo total para que o rexistro RS conteña o resultado da suma dos dous operandos, desde o momento en que éstes se atopan dispoñibles en R1 e R2. SOLUCION 8 * (16 + 14) = 240 ns. 3.4.3.- Sumador binario paralelo. Para reducir o excesivo retardo do sumador serie cando se emprega con operandos de moitos bits, utilízase o sumador paralelo. Neste operador introdúcese cada parella de bits a un sumador independente, co que se necesitan tantos sumadores completos como bits posúan os operandos. Ó aumentar a circuitería increméntase o coste, pero rebaixase o retardo preciso para obter o resultado.

Na figura 3.17 móstrase o esquema lóxico dun sumador binario paralelo configurado por tantos sumadores completos encadeados polas súas entradas e saídas de acarreo como bits teñan os sumandos. O acarreo C-1, debe poñerse a 0 antes de efectuar a suma se o sumador paralelo non se encontra encadeado a outro previo. Na figura 3.18 preséntase o esquema simplificado do sumador paralelo.



O resultado que se obtén deste sumador non é válido ata que transcurra o tempo suficiente para que se propague o acarreo a través de todos os sumadores. O retardo total vén dado polo producto do retardo de cada sumador completo polo número de bits dos operandos. EXEMPLO No mercado existen sumadores de 8 bits serie e paralelo que teñen o mesmo precio, pero o serie está fabricado con tecnoloxía bipolar e o paralelo con tecnoloxía MOS. O serie dispón dun sumador completo de 10 ns de retardo e a circuitería auxiliar (flip-flop D e rexistro de resultado) consume outros 10 ns. O sumador paralelo consta de oito sumadores completos encadeados, de 30 ns de retardo cada un. ¿Cál é o sumador máis rápido? SOLUCION Sumador serie: 8x (10 + 10) l60 ns Sumador paralelo: 8 x 30 = 240 ns EXEMPLO Dispoñemos dun sumador paralelo de 4 bits composto por catro sumadores completos de 25 ns de retardo cada un. Se se introducen ó sumador, como operandos, os valores: 1010 e 0101,

a) Ó cabo de cánto tempo se obterá o resultado da suma. b) Indicar o valor do resultado da suma. c) ¿Qué bits de saída serán correctos e cáles erróneos se se le o resultado cando só

transcurriron 50 ns? SOLUCION

a) 4 x 25 = 100 ns b) SUMA: 1111 e Cn-1= C3 = 0 c) Serán válidos os 2 bits de menos peso do resultado (S0 e S1) , que tomarán o valor 1,

mentras que os 2 bits de máis peso e o acarreo final serán incorrectos.



EXEMPLO Deseñar unha ALU parecida á da que posúe a MS. Precisa dous operadores que implementan a suma e a comparación de dous operandos de 16 bits de lonxitude. SOLUCION No caso da suma, con obxecto de conseguir unha velocidade de resposta adecuada elíxese un sumador paralelo de 16 bits. A comparación lévase a cabo mediante un operador composto de 16 portas XOR. Figura 3.19.

Mediante un multiplexor de dúas entradas complétase a ALU da MS. A liña de control do multiplexor sirve para seleccionar o tipo de operación que se obtén como resultado. Figura 3.20.



3.4.4.- Sumador restador binario paralelo. Para números sen signo. Anque se poden deseñar restadores específicos, é frecuente utilizar sumadores para levar a cabo esta operación engadíndolles unha circuitería complementaria. Estes operadores dispoñen dunha sinal auxiliar, ⎯S/R , que selecciona a operación a efectuar Se ⎯S/R = 0 , o operador suma os operandos e se vale 1, réstaos. Tendo en conta que x - y = x + (-y) , a resta convírtese nunha suma dun número positivo con outro negativo. Así a operación de restar pódese facer mediante un sumador que reciba o sustraendo como número negativo. EXEMPLO Deseñar o esquema dun sumado-restador paralelo de 4 bits sen signo e con detección de desbordamento no resultado. SOLUCION Utilízase o complemento a 2 para representar ó operando negativo. Para hallar o complemento a 2 dun número binario efectúanse as seguintes operacións: 1ª Complementanse os bits do número binario. Trátase de realizar a negación lóxica de dichos

bits. 2ª Súmaselle unha unidade ó resultado anterior. Como se observa na figura 3.22, para realizar a negación lóxica do sustraendo utilízanse portas XOR, controladas pola sinal ⎯S/R, de tal forma que, cando ⎯S/R = 1 , se invirta o valor do sustraendo. Ademáis, como esta sinal se aplica ó acarreo de entrada, tamén leva a cabo a operación de engadir unha unidade ó operando. Figura 3.22.



prodúcese desbordamento cando o valor obtido nas liñas do resultado non se corresponde co da operación realizada. Para detectalo téñense en conta as condicións que o producen: a) No caso de realizar unha operación de suma (⎯S/R=0), prodúcese desbordamento (DE=1),

cando hai acarreo na suma dos bits de máis peso, é dicir, cando Cn-1 = 1. b) No caso da resta (⎯S/R=1), Prodúcese desbordamento cando o sustraendo é maior que o

minuendo, resultando 0 o acarreo, é dicir, Cn-1 = 0. De donde se deduce que a ecuación que define o desbordamento, DE, é a seguinte: DE = ⎯S/R ⊕ Cn-1 EXEMPLO Se se introducen como operandos A e B os números 1001(9d) e 1100(12d) no sumador da figura 3.22, indicar os valores das sinais ⎯S/R, C-1, DE, S0, S1, S2 e S3 cando se realiza a operación A – B. (9 – 12 non é posible => DE debe de ser 1) SOLUCION Para expresar o número B como negativo, introducese ó sumador na forma de complemento a 2. Por tratarse dunha operación de resta, ⎯S/R = 1 e, consecuentemente, C-1= 1. Na figura 3.23 móstranse os valores das entradas e saídas do sumador para este exemplo. Como Cn-1 = 0, o valor do desbordamento DE = 1, como era de prever ó resultar o valor do minuendo menor que o do sustraendo.

A – B = A +⎯B +⎯S/R



SOLUCIÓN: 9 – 12 = -3 (Resultado incorrecto, é maior o ustraendo co minuendo)

9d 1001 => A= 1001 12d 1100 =>⎯B= + 0011

⎯S/R= + 1 1101 => C3 = 0 => DE= C3 ⊕ ⎯S/R = 0 ⊕ 1 = 1

Como DE= 1 => que o resultado é incorrecto. EXEMPLO Calcular a diferencia dos valores 9 e 7 decimais co operador da figura 3.23. SOLUCIÓN: 9 – 7 = 2 (Resultado correcto)

9d 1001 => A= 1001

7d 0111 =>⎯B= 1000

⎯S/R= + 1 10010 => C3 = 1 => DE= C3 ⊕ ⎯S/R = 1 ⊕ 1 = 0 Como DE= 0 => que o resultado é correcto. (2 en decimal).

EXEMPLO Calcular a suma dos valores 11 e 6 decimais co operador da figura 3.23. SOLUCIÓN: 11d + 6d = 17d (Resultado incorrecto, non é representable)

11d 1011 => A= 1011

6d 0110 => B= + 0110

⎯S/R= + 0

10001 => C3 = 1 => DE= C3 ⊕ ⎯S/R = 1 ⊕ 0 = 1 Como DE= 1 => que o resultado non é correcto. (17 decimal, que non é representable con 4 díxitos binarios).

Para operar con números con signo, existen diferentes modelos de sumadores-restadores, dacordo coas diversas formas en que se representan os números negativos, para poder efectuar a resta mediante a suma dun número positivo con outro negativo.



Os formatos máis importantes para representar números negativos, cos que se obtén o deseño dun sumador-restador específico, son os seguintes:

1º En complemento a 1. 2º En complemento a 2. 3º En signo e magnitude.

EXEMPLO Expresar a representación do número 10 e o -10 do código decimal nos seguintes sistemas de representación, empregando unha palabra de 5 bits: a) Binario puro sen signo. b) Binario puro con signo (Signo e magnitude ou Módulo Signo). c) Complemento a un. d) Complemento a dous. SOLUCION a) Binario puro sen signo. (Tódolos bits representan o módulo). 1010 = 010102 O valor -10(10 non é representable neste sistema. b) Binario puro con signo. Expresión en signo e magnitude. Este formato é similar ó anterior pero o signo exprésanse mediante o bit da esquerda, o de maior peso, que é un 0 para os números positivos e un 1 para os negativos. 10(10 = 01010 -10(10 = 11010 c) Complemento a un. Os números positivos exprésanse igual que no sistema binario puro sen signo, mentras que nos negativos complementanse ou invirtense tódolos bits da representación positiva. 10(10 = 01010 -10(10 = 10101 d) Complemento a dous. Os positivos teñen igual formato que en binario puro sen signo e os negativos fórmanse complementando os bits e engadindo unha unidade a dito valor. 10(10 = 01010 -10(10 = 10110



3.4.5.- Sumador restador en complemento a 1. Para realizar a resta de dous números mediante unha suma hai que sumarlle ó minuendo o complemento a un do sustraendo e, ao resultado, hai que engadirlle o acarreo final Cn-1.

Resta decimal Resta binaria Resta con complemento a 1 7

- 3 0111

- 0011 0111

+ 1100 (en complemento a 1) 4 0100 1 0011

+ 1 (sumáselle o acarreo) 0100

No deseño do operador sumador-restador, que utiliza a técnica do complemento a 1 para as restas, consíguese engadirlle o acarreo final ao resultado da suma do minuendo co complemento a 1 do sustraendo, recirculando o acarreo de saída ata a entrada, como se mostra na figura 3.24. A condición de desbordamento sigue a ecuación: DE = Cn-1 ⊕ Cn-2

EXEMPLO Resolver as operacións de suma e resta entre os operandos A e B. Tendo en conta o operador sumador-restador en complemento a 1 da figura 3.25, con un ancho de palabra de 4 bits, indicar cales serían os valores das distintas sinais. a) A= - 6d 1001 b) A= -2d 1101 B= 6d 0110 B= -3d 1100



SOLUCIÓN: a.1) A – B = -6 – 6 = -12 => Non é representable A – B = A + ⎯B + Cn-1 ⎯S/R = 1 -6d 1001 => A= 1001

6d 0110 =>⎯B = + 1001

1 0010 => Cn-1=C3=1 +C3 + 1

0011 => Cn-1=C3= 1; Cn-2=C2= 0 => DE = Cn-1 ⊕ Cn-2 = 1 Vemos que o resultado da o valor 3 decimal. Non é correcto, debería dar –12d, por eso DE= 1. Esta solución está representada na figura 3.25.

a.2) A + B = -6 + 6 = 0 => Resultado correcto A +B = A + B + Cn-1 ⎯S/R = 0 -6d 1001 => A= 1001

6d 0110 => B = + 0110

1111 => Cn-1=C3=0 +C3 + 0

1111 => Cn-1=C3= 0; Cn-2=C2= 0 => DE = Cn-1 ⊕ Cn-2 = 0 Resultado correcto, é a segunda representación do valor cero en Complemento a 1



b.1) A – B = -2 – (-3) = +1 => Resultado correcto A – B = A + ⎯B + Cn-1 ⎯S/R = 1 -2d 1101 => A= 1101

-3d 1100 => ⎯B = + 0011

1 0000 => Cn-1=C3=1 +C3 + 1

0001 => Cn-1=C3= 1; Cn-2=C2= 1 => DE = Cn-1 ⊕ Cn-2 = 0 b.2) A + B = -2 + (-3) = -5d => Resultado correcto A + B = A + B + Cn-1 ⎯S/R = 0 -2d 1101 => A= 1101

-3d 1100 => B= + 1100

1 1001 => Cn-1=C3=1 +C3 + 1

1010 => Cn-1=C3= 1; Cn-2=C2= 1 => DE = Cn-1 ⊕ Cn-2 = 0 3.4.6.- Sumador-restador en complemento a 2. A diferencia da técnica en complemento a 1, aquí despréciase o acarreo final, caso de existir, ó realizar unha resta mediante a suma do minuendo co complemento a dous do sustraendo.



EXEMPLO Resolver as operacións de suma e resta entre os operandos A e B. Tendo en conta o operador sumador-restador en complemento a 2 da figura 3.26, con un ancho de palabra de 4 bits, indicar cales serían os valores das distintas sinais. a) A= -7d 1001 en C-2 B= 7d 0111 " b) A= 6d 0110 " B= 4d 0100 " SOLUCIÓN: a.1) A – B = -7 – (+7) = -14d => Non é representable A – B = A + ⎯B + C-1 C-1=⎯S/R = 1 -7d 1001=> A= 1001

7d 0111=>⎯B = + 1000

⎯S/R= C-1= + 1 1 0010 => C3 = 1; C2 = 0 => DE= C3 ⊕ C2= 1 ⊕ 0 = 1 (Non correcto)

Vemos que o resultado da o valor 2 decimal. Non é correcto, debería dar –14d, por eso DE= 1. Esta solución está representada na figura 3.27.

a.2) A + B = -7d + 7d = 0 => representable A + B = A + B + C-1 C-1=⎯S/R = 0 -7d 1001=> A= 1001

7d 0111=>⎯B = + 0111

⎯S/R= C-1= + 0 1 0000 => C3 = 1; C2 = 1 => DE= C3 ⊕ C2= 1 ⊕ 1 = 0 (Correcto)



b.1) A – B = 6 – 4 = 2d => representable A – B = A + ⎯B + C-1 C-1=⎯S/R = 1 6d 0110=> A= 0110

4d 0100=>⎯B = + 1011

⎯S/R= C-1= + 1 1 0010 => C3 = 1; C2 = 1 => DE= C3 ⊕ C2= 1 ⊕ 1 = 0 (Correcto)

b.2) A + B = 6 + 4 = 10d => Non representable A + B = A + B + C-1 C-1=⎯S/R = 0 6d 0110=> A= 0110

4d 0100=>⎯B = + 0100

⎯S/R= C-1= + 0 1010 => C3 = 0; C2 = 1 => DE= C3 ⊕ C2= 0 ⊕ 1 = 1 (Non correcto)

Na seguinte figura, 3.28a móstrase o esquema dun sumador-restador de n bits para datos expresados en complemento a dous.



3.4.7.- Sumador-restador en Signo e Magnitude. (Módulo signo). No sistema de representación binaria en signo e magnitude, tanto os números positivos como os negativos exprésanse en forma non complementada. Ao valor binario antepónselle o bit de signo, que é un 0 para os números positivos, e un 1 para os negativos. Na figura 3.28b móstrase un esquema simplificado do sumador-restador en Signo e Magnitude.



EXEMPLO A ALU dunha Máquina dispón dun sumador-restador paralelo que realiza a resta utilizando a técnica do complemento a 2. A súa estructura básica baséase no circuito do operador elemental da figura 3.26 pero extendido a 8 bits, como se presenta na figura 3.29. Debuxar o esquema da ALU da citada Máquina, sabendo que dispón dos operadores lóxicos AND, OR, XOR e NOT, ademáis dun sumador-restador para operandos de 8 bits. SOLUCIÓN. Na figura 3.30.



3.4.8.- Sumador rápido de acarreo anticipado O principal obstáculo para reducir o retardo na obtención do resultado dos sumadores paralelos de varios bits reside na natureza secuencial da propagación do acarreo entre os sumadores elementais. Para deseñar sumadores de alta velocidade utilízase a técnica de anticipación do acarreo, que consiste en calcular directamente tódolos acarreos con unha lóxica especial dedicada. Estes sumadores son máis rápidos que os que van propagando o acarreo entre os sumadores elementais, porque as sinais que anticipan o valor dos acarreos circulan a través de menos portas en serie. Sen embargo, aumenta o coste ó empregar maior número de portas en paralelo. Para o cálculo do acarreo previo da etapa i calcúlanse os valores de dous parámetros, chamados Xeneración (Xi) e Propagación (Pi). Xi fai referencia á posibilidade de que se xenere acarreo na saída da etapa i, en función dos

valores dos bits de entrada á mesma e de forma independente do valor do acarreo de entrada. Xi = Ai · Bi Pi fai referencia á posibilidade de que o acarreo de entrada se propague ó de saída, por eso

a condición é: Pi = Ai ⊕ Bi Utilizando Xi e Pi pódense definir as ecuacións lóxicas dos acarreos que se xeneran nas diferentes etapas dun sumador. Ci= Xi + Pi · Ci-1 Para o acarreo da primera etapa. Cl = X1 + P1 · C0 Para o acarreo da segunda etapa, C2 = X2 + P2 · C1 Sustituíndo na ecuación de C2 o valor de C1, C2 = X2 + P2 · (X1 + P1 · C0 ) = X2 + P2 · X1 + P2 · P1 · C0 Apréciese que C2 se expresa únicamente en función dos valores de X, P e C0. Este feito é moi importante porque vai a supoñer que tódolos acarreos dependan exclusivamente de A, B e C0.



Ao igual que para C2 , pódese deducir a ecuación para C3 C3= X3 + P3 · C2 = X3 + P3 · (X2 + P2 · X1 + P2 · P1 · C0 ) C3 = X3 + P3 · X2 + P3 · P2 · X1 + P3 · P2 · P1 · C0 Xeneralizando chégase á seguinte expresión; CK = XK + PK · XK-1 + PK · PK-1 · XK-2 + . . . + PK · PK-1· . . . · P1 · C0 A ecuación de CK indica que é posible calcular tódolos acarreos que hai que aplicar ás etapas do sumador a partir do valor dos operandos e do de C0 , xa que os términos X e P dependen sómentes dos mesmos. Na figura 3.31 preséntase a lóxica complementaria que se require para obter directamente o valor das variables X e P que servirán para obter os acarreos para un sumador de 4 bits.

A figura 3.32 ofrece o esquema completo do sumador rápido de 4 bits no que se engade ós catro sumadores elementais un conxunto de portas en dous niveis que sirven para calcular o valor dos acarreos de entrada ás etapas. Obsérvese que a obtención de C1, C2 , C3 e C4 consíguese ó atravesar dous niveis de portas, as sinais de xeneración e propagación da figura 3.31, unidas ó valor de C0. En consecuencia, as sinais A e B deben atravesar un nivel de portas para a obtención dos valores de X e P (figura 3.31) e, posteriormente, ditas sinais deben atravesar dous niveis de portas máis para obter os acarreos, o que fai un total de tres niveis de portas.

O retardo en obter o valor de calquer acarreo vén dado polo triple do retardo dunha porta lóxica, independentemente da etapa á que corresponda.



EXEMPLO

Para o sumador da figura 3.33, se se considera que o retardo de cada porta lóxica é de 10 ns e o do sumador elemental de cada etapa é de 30 ns, averiguar o tempo que se necesita para dispoñer do resultado correcto desde o instante en que se aplican os valores de A, B e C0. SOLUCIÓN. Para a obtención dos acarreos das etapas sumadoras, os valores dos bits de A, B e C0 deben atravesar tres niveis de portas en serie, o que representa un retardo de 3x10= 30 ns.

Ós 30 ns necesarios para a obtención dos acarreos de entrada hai que engadir outros 30 ns para que efectúe a operación de suma o operador elemental de cada etapa, o que fai un total de 60 ns.

En resume, os catro sumadores elementais da figura 3.33 reciben os acarreos de entrada ó cabo de 30 ns, logo operan en paralelo e tardan outros 30 ns en dar o resultado. Hai que esperar 60 ns para ler o resultado válido da suma.



EXEMPLO Se se introducen ao sumador da figura 3.33 os operandos A = 0111 e B =010l, calcular os

valores obtidos nas liñas de saída e das sinais X e P. Suponse que C0 = 0. SOLUCION

X1 = A1 · B1 = 1 X2 = A2 · B2 = 0 P1 = A1 ⊕ B1 = 0 P2 = A2 ⊕ B2 = 1 X3 = A3 · B3 = 1 X4 = A4 · B4 = 0 P3 = A3 ⊕ B3 = 0 P4 = A4 ⊕ B4 = 0

Cos valores de X, P e C0 pódense calcular os acarreos de cada etapa. C1 = X1 + P1 C0 = 1 + 0 · 0 = 1 C2 = X2 + P2 · X1 + P2 · P1 · C0 = 0 + 1 + 0 = 1 C3 = X3 + P3 · X2 + P3 · P2 · X1 + P3 · P2 · P1 · C0 = 1 + 0 + 0 + 0 = 1 C4 = X4 + P4 · (X3 + P3 · X2 + P3 · P2 · X1 + P3 · P2 · P1 · C0 ) = 0 + 0 + 0 + 0 + 0 = 0

Na figura 3.33 móstranse os valores das sinais de entrada e saída das que dispoñen as tres etapas sumadoras.

Se en vez de catro etapas para operandos de 4 bits houbese máis, o tempo para dispoñer dos acarreos previos sería o mesmo, ou sexa, o correspondente a catro niveis de portas. Como tamén sería o mesmo tempo o que empregarían os sumadores elementais en realizar a súa operación, o tempo total para obter o resultado correcto manteríase invariable para calquer número de bits dos operandos. A limitación máis importante destes sumadores rápidos é o aumento do coste e a complexidade do circuito a medida que aumenta o número de bits dos operandos, posto que precisa máis portas e máis entradas cada unha delas.



3.4.9.- Suma e resta en BCD Os Díxitos Decimais Codificados en Binario (BCD) representanse con 4 bits.

DECIMAL BCD 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001

Os sumadores e restadores BCD siguen as mesmas regras que os binarios, se ben precisan de circuitos de corrección, pois en binario ou hexadecimal con 4 bits pódese alcanzar o valor máximo 1111b, que en decimal equivale ó 15 e expresase con dous díxitos. Cando o resultado de sumar dous números BCD sobrepasa o 9, hai que aplicar un circuito corrector que transforme a magnitude binaria de 4 bits nunha correspondente a BCD formada por dous díxitos de 4 bits cada un. EXEMPLO Realizar a seguinte suma cos operandos expresados en código BCD. 386 + 243 629 SOLUCION En BCD debense de realizar tres sumas, unha para cada díxito: centenas, decenas e unidades. 0011 1000 0110 + 0010 + 0100 + 0011 0101 1100 1001 Os tres díxitos do resultado corresponden ós valores decimais 5, 12 e 9. O número 12 non corresponde con ningún dos 10 posibles códigos BCD, o que significa que hai que correxilo.



O método para a corrección dos números que sobrepasan o valor 9 consiste en restarlles 10 e engadirlle o acarreo á etapa seguinte. Neste exemplo, o número 12 quedaría en 12 - 10 = 2 e ó seguinte díxito engadiríaselle unha unidade de acarreo convertíndose en 5+ 1 = 6. Así, o resultado correxido sería: 0110 0010 1001 Equivalente ó valor decimal: 629 Para correxir o resultado de calquer etapa sumadora BCD cuio valor supere ó 9, en lugar de restar 10 (en binario 1010), súmaselle o complemento a dous do 10d, que en binario é o 0110 e que corresponde co valor decimal 6. Esta corrección precisará un segundo sumador que, no caso de que o primeiro superase ó valor 9, sumará o valor 0110, mentras que, no caso contrario, non modificará o valor, sumando 0000. Precísase un circuito detector de números que superen ó 9, o cal, como se aprecia na figura 3.34, consiste nun conxunto de tres portas lóxicas: unha OR e dúas AND. O seu funcionamento é o seguinte: l.- Se a entrada á OR correspondente á saída COUT vale 1, significa que o valor da suma supera o

número 1111, que é o 15 decimal. 2.- Se vale 1 a entrada á OR procedente da AND-2, significa que os bits Z3 e Z2 valen 1,

detectando os números: 1100b(12), 1101b(13), 1110b(14) e 1111b(15). 3.- Finalmente, a saída da OR detecta que o resultado da suma é superior a 9 cando vale 1 a

entrada procedente da AND-3, o que significa que Z3 = Z1 = 1, é decir, a suma é o número 1010 (10 decimal) ou o 1011 (11 decimal).

A figura 3.34 mostra o esquema dunha etapa sumadora BCD, ca lóxica de detección de números superiores ó 9 no primeiro sumador e o segundo sumador de corrección, que engade o valor 0110 cando o primeiro sumador produce un resultado igual ou maior que 1010 (valor 10 decimal). De forma simplificada represéntase unha etapa sumadora BCD como se mostra na figura 3.35 da seguinte páxina. Para sumar expresións BCD con varios díxitos conectaranse en serie o número suficiente de sumadores elementais, tantos como díxitos teña o maior dos números.



EXEMPLO Debuxar o esquema dun sumador BCD para números de tres díxitos, representando sobre o mesmo as entradas e saídas correspondentes á seguinte operación:

0111 0100 0101 ( 745 ) + 0011 + 1001 + 0010 (+ 392 ) + 1 + 0 + 0 (+ 0 ) 1 1011 1 1101 0111 1º sumador ( 1137 )

+ 0110 + 0110 + 0000 0001 0011 0111 2º Sumador (De corrección)

Para realizar a resta de números en BCD existen diversos procedementos, sendo o máis empregado o que utiliza a técnica de sumarlle ao minuendo o complemento a nove do sustraendo. Existen circuitos comerciais que realizan directamente o complemento a nove dun número en BCD. Figura 3.37.

Na figura 3.38, da seguinte páxina, mostrase o esquema dun restador BCD que emprega

un xenerador de complemento a nove.



EXEMPLO Deseñar o esquema dun restador BCD para números sen signo, de catro díxitos, utilizando a técnica de complemento a 9 do sustraendo. Indicar o resultado que se obtén ó introducir como operandos: SOLUCIÓN. Operandos Decimal Codificado en Binario (BDC) Decimal A (minuendo): 1000 0110 1001 0111 8697 B (sustraendo): 0101 1000 0011 0100 -5834 2863 Operandos Decimal Codificado en Binario (BDC) Decimal A máis o 1000 0110 1001 0111 8697 C-9 de B 0100 0001 0110 0101 +4165 Acarreo anterior 0 1 1 0 1 2862 Saída 1º ∑ 1 1100 1000 1 0000 1 1100 +1 Corrección 0110 0110 0110 2863 Saída 2º ∑ 0010 1000 0110 0010 Recircular carry 1 Resultado 0010 1000 0110 0011 Debido a que o sumador BCD e o restador BCD en complemento a 9 utilizan os mesmos circuitos básicos, pódese deseñar un sumador-restador BCD con menos lóxica auxiliar que se se construísen por separado. A solución gráfica póde verse a continuación, na figura 3.39.



EXEMPLO Deseñar o esquema completo da ALU da MS. Os dous operandos que participan nas operacións proceden da Memoria Principal, polo que se necesitan dous rexistros, A e B, para conte-los e así pode-los cargar, en tempos diferentes, co contido das posicións da memoria que interveñen na operación de lectura. A ALU disporá de tres operadores:

1) Sumador binario, sen acarreo, para operandos de 16 bits. 2) Comparador de operandos de 16 bits, usando portas XOR. 3) Modo transparente. Paso de un dos dous operandos (B) a través da ALU sen modificarse.

Este último requerimento é preciso para a implementación da instrucción MOV, que move o contido dunha posición de memoria a outra. SOLUCIÓN



Na figura 3.40 represéntasese o esquema da ALU da MS, que fai uso dun multiplexor (MPX) de catro entradas, unha das cales non está conectada (NC). Según o valor das sinais de control ALU1-ALU0, seleccionarase a operación de suma, de comparación ou a de modo transparente do registro B (Movemento). Para a carga dos rexistros A e B coa lectura do operando da Memoria existen dúas sinais específicas procedentes da Unidade de Control, tal e como se aprecia na figura 3.42. A MS dispón dun sinalizador ou flag, detector do resultado cero da operación que se realizou na ALU. Para detectar cando as 16 liñas que saen da ALU valen 0, precísase unha porta NOR de 16 entradas, que sacará un 1 cando se cumpla a mencionada condición. Como comercialmente non se fabrican portas NOR con 16 entradas, a detección efectúase a base de portas OR de dúas entradas e unha NOR tamén de dúas entradas, como se representa na figura 3.41. A saída de dito circuito detector de cero almacénase nun flip-flop D cuia carga é controlada cunha sinal procedente da Unidade de Control.



EXEMPLO Realizar o deseño completo da ALU dunha Máquina hipotética, M+, que dispón dos operadores lóxicos AND, OR, XOR e NOT, ademáis dun sumador-restador paralelo para operandos de 8 bits, que realiza a resta utilizando a técnica do complemento a 2. Ademáis, e con respecto ao último esquema que se confeccionou para esta máquina, hai que engadir:

1) Un rexistro Acumulador (RAC). 2) Modo transparente. 3) Lóxica de obtención dos sinalizadores de acarreo (FC) e de cero (FZ).

SOLUCIÓN. O Acumulador é un rexistro de 8 bits que lle proporciona á ALU un dos operandos e, á súa vez, recolle o resultado. É moi usado nos procesadores porque reduce o formato das instruccións, xa que só precisan determinar o modo de direccionamento dun dos operandos, pois o outro, e o resultado asígnanselle ó Acumulador. A lóxica para a detección do resultado cero na ALU móstrase na figura 3.43 e é similar ao da MS, pero para valores de 8 bits.

O flip-flop que almacena o sinalizador de acarreo cárgase directamente coa saída do acarreo procedente do sumador-restador da M+.



Os sinalizadores FZ e FC forman parte de dúas básculas independentes. Existe unha sinal de control para a carga de ditas básculas. O interés de gardar os sinalizadores nunha báscula reside na posibilidade de poder ser lído e escrito directamente desde o bus de datos da ALU. A ALU da M+ é capaz de realizar catro operacións lóxicas (AND, OR, XOR e NOT ), unha aritmética dobre (suma e resta), unha de paso transparente e unha de incremento do valor do Acumulador. Utilízase un multiplexor de oito entradas, unha sen asignar, para seleccionar unha das sete posibles operacións cas tres liñas de selección de operación (ALU2-ALU1-ALU0). Figura 3.44.



3.4.10.- Operadores básicos en coma flotante Ca finalidade de aumentar o rango e a precisión dos números non enteiros, usando unha cantidade concreta de bits, utilízase o sistema de representación en coma flotante, tamén chamado notación científica. Como as computadoras traballan con 1 e 0 faise referencia a expresións binarias en coma flotante. Un número en coma flotante dispón dun número fixo de bits, que adoita corresponder co tamaño da palabra que usa a máquina, e que se divide en tres campos: 1º campo: Bit de signo (s) 2º campo: Bits destinados ó exponente (E) 3º campo: Bits destinados á mantisa (M) Co valor destes tres campos calcúlase a magnitude a expresar en notación científica según a seguinte ecuación: (-1)S M 2E O valor do exponente determina a posición da coma, que indica o lugar de comezo da parte fraccionaria. De ahí o nome de "coma flotante". Descríbense as características fundamentais do formato correspondente ó estándar IEEE 754 de 1985, debido á súa implantación en tódolos sistemas informáticos. Según a norma IFEE 754, a mantisa M é a parte fraccionaria do número binario que hai que engadir á unidade. Os seus bits asignan o peso das sucesivas potencias negativas da base 2. O valor da fracción dunha mantisa M (m1, m2, m3, . . .) é: m1·2

-1 + m2·2-2 + m3·2

-3 + · · · O exponente E trátase dun número enteiro con signo expresado en exceso a 2n-1-1; sendo n o número de bits que tén o exponente. A base de exponenciación é 2. Según o número de bits, hai dous formatos básicos pará norma IEFE 754:

Simple Precisión, de 32 bits e Dobre Precisión, de 64 bits.

En cada un de ditos formatos os campos de que constan teñen as lonxitudes que se detallan:

SIMPLE PRECISIÓN DOBRE PRECISIÓN SIGNO 1 1 EXPONENTE 8 11 MANTISA 23 52



EXEMPLO Averiguar a que valor, expresado en notación decimal, corresponde o número X, dado en formato de coma flotante, según a norma IEEE 754 de simple precisión. X = 01000001 11100000 00000000 00000000 SOLUCIÓN

Bit de signo: 0 Exponente: 10000011

Mantisa: 1100000 00000000 00000000 a) Como o bit de signo é cero (S=0), o valor da expresión é positivo, xa que (-1)S = (-1)0 = +1 b) Ó estar o exponente expresado en exceso a 2n-1 –1, ou sexa, en exceso a 28-1 –1 =127(10 =

1111111(2 , o valor do mesmo será: E = 10000011(2 – 1111111(2 = 131(10 – 127(10 = 4(10 c) A mantisa é a parte fraccionaria que lle hai que sumar á unidade, e os seus bits representan as

sucesivas potencias negativas da base 2. 1100000 00000000 00000000 = 1· 2-1 + 1· 2-2 = 0,75(10 Unindo tódalas pezas deducimos que o valor decimal do número X é o seguinte: X = + 1,75 · 24 = +28(10 EXEMPLO Expresar en notación científica, según a norma IEEE 754, en simple precisión, o número decimal –9. SOLUCIÓN -9 = - 1,125 · 23, ou en binario: -9 = - 1001= - 1001 x 20 = -1,001 x 23 Bit de signo: Por ser un número negativo, S= 1, xa que (-1)1 = - 1 Exponente: Ó estar expresado en exceso a 127, deberá valer 130, que en binario, con 8 bits,

correspóndelle a representación 10000010. Mantisa: 0,125 = 2-3, que en binario, con 23 bits tén a seguinte representación: 0010000 00000000 00000000 Unindo tódalas pezas: -9 = 11000001 00010000 00000000 00000000



Para realizar a suma ou a resta de números en notación científica, que veñan expresados na forma xeral X = M · rE, sendo M o valor da parte enteira con signo, r a base e E o exponente, hai que seguir catro pasos. Sean dous operandos A e B, cuias mantisas son MA e MB e os seus exponentes EA e EB, respectivamente. Para realizar a suma ou a resta de ditos números realízanse as seguintes fases: 1º Seleccionase o número con menor exponente, desplazando a súa mantisa á direita tantas veces

como indique a diferencia, en valor absoluto, dos dous exponentes. Desta forma consíguese que ambas mantisas teñan os díxitos do mesmo peso en posicións idénticas.

2º O exponente do resultado faise coincidir co maior dos operandos. 3º Sumar ou restar as mantisas. 4º Normalizar o resultado, desprazando adecuadamente a mantisa do resultado, de forma que o

seu díxito máis significativo ocupe o lugar esquerdo, correxindo simultáneamente o exponente para compensar os desprazamentos efectuados.

Os operadores de suma e resta de números en coma flotante necesitan dispoñer dos seguintes recursos para realizar as catro fases da operación:

a) Un restador de exponentes con selección do maior. b) Un desplazador de mantisas. c) Un sumador/restador de mantisas. d) Un normalizador composto por un incrementador/decrementador de exponente e un

desprazador de mantisa, lóxicamente para normalizar o resultado obtido. A maioría das pequenas computadoras que empregamos non posúen este circuito combinacional, debido á súa complexidade e coste de implementación. EXEMPLO Dados dous operandos A e B, expresados en notación científica pura, cuias mantisas e exponentes son: MA = 01101000 EA = 00000010 MB = 11000101 EB = 00000100 Sabendo que a base r = 2, hallar a suma de A e B. SOLUCIÓN. Seguense as catro fases en que se descompón a operación: 1ª O operando que tén menor exponente é o A e a resta dos dous exponentes é igual a 2 decimal

(10 binario); polo tanto, para igualar os exponentes, deberá desprazarse dúas posicións á direita a mantisa MA, quedando:

MA = 00011010



2ª O exponente do resultado da suma será igual ó do operando maior, ou sexa, ó de B. Chamandolle ER ó exponente do resultado, obtense:

ER = EB = 00000100 3ª Realízase a suma da mantisa MB ca MA desprazada. 00011010 + 11000101 11011111 4ª Neste exemplo non é preciso normalizar o resultado posto que o díxito máis significativo

ocupa a posición máis á esquerda. O resultado final será: MR = 11011111 ER = 00000100 3.5.- OPERADORES PARA A MULTIPLICACION. O deseño de operadores específicos para realizar a multiplicación resulta complicado e costoso, razón pola que só os procesadores máis potentes, como o P6, dispoñan dos mesmos. A multiplicación adoitase desarrollar empregando sumadores-restadores e un algoritmo adecuado. A continuación descríbense os algoritmos e esquemas de operadores de multiplicación máis importantes. 3.5.1.- Algoritmo de suma e desprazamento Este algoritmo baséase no método manual para efectuar as multiplicacións, polo que tamén se lle coñece co nome de Algoritmo de lápiz e papel. O método que se emprega para multiplicar os números, A e B, baséase no método manual, que pasamos a recordar con un exemplo: A= 101011 B= x 001011 101011 —> Ó encontrar un 1 en B, súmase A 101011 —> Súmase A desprazado, ó encontrar un 1 en B 000000 —> Súmase 0 desprazado, ó encontrar un 0 en B 101011 000000 000000 00111011001



É dicir, o proceso manual pode resumirse nas seguintes etapas: 1º Inspecciónanse sucesivamente os bits do multiplicador B. 2º Se Bi = 1, súmaselle ó resultado o multiplicando A, desprazado á esquerda i-l posicións. 3º Se Bi = 0, non se fai nada. En lugar de desprazar á esquerda o multiplicando, os operadores de multiplicación desprazan á direita o resultado parcial, o que supón o mesmo efecto. Por cada bit do multiplicador cuio valor sexa 1, desprázase o resultado unha posición á direita e súmase o multiplicando. A figura 3.45 presenta o esquema lóxico dun operador para realizar a multiplicación, que utiliza o algoritmo de suma e desprazamento.

EXEMPLO Indicar os valores dos rexistros A, B, R1 e R2 en cada un dos pasos necesarios para realizar unha multiplicación, seguindo o algoritmo de suma e desprazamento, según o esquema da figura 3.45, e tendo como operandos os seguintes valores: A (multiplicando) = 101011 ( 43 decimal ) B (multiplicador) = 001011 ( 11 decimal ) A x B = 473 decimal.



SOLUCIÓN A B R1 R2 FASE INICIAL 10 10 11 00 10 11 00 00 00 00 00 00 1º PASO: 1a.- Como B1 = 1, súmaselle A a R1 multiplicado por 26 A B R1 R2 10 10 11 00 10 11 10 10 11 00 00 00 1b.- Rotamos B e desprazamos a direita R1 e R2 ( 25 ) A B R1 R2 10 10 11 10 01 01 01 01 01 10 00 00 2º PASO: 2a.- Como B2 = 1, súmaselle A a R1. A B R1 R2 10 10 11 1 00 10 1 00 00 00 10 00 00 ACARREO= 1 2b.- Rotamos B e, como hai acarreo, éste desprazase a direita con R1 e R2 ( 24 ) A B R1 R2 10 10 11 11 00 10 10 00 00 01 00 00 3º PASO: 3a.- e 3b.- Como B3 = 0, rotamos B e desprazamos a direita R1 e R2 ( 23 ) A B R1 R2 10 10 11 01 10 01 01 00 00 00 10 00 4º PASO: 4a.- Como B4 = 1, súmaselle A a R1. A B R1 R2 10 10 11 01 10 01 11 10 11 00 10 00 4b.- Rotamos B e desprazamos a direita R1 e R2 ( 22 ) A B R1 R2 10 10 11 10 11 00 01 11 01 10 01 00



5º PASO: 5a.- e 5b.- Como B5 = 0, rotamos B e desprazamos a direita R1 e R2 ( 21 ) A B R1 R2 10 10 11 01 01 10 00 11 10 11 00 10 6º PASO: 6a.- e 6b.- Como B6 = 0, rotamos B e desprazamos a direita R1 e R2 ( 20 ) A B R1 R2 10 10 11 00 10 11 00 01 11 01 10 01 O resultado final é o valor 000111 011001 binario, que equivale ó 473 decimal, tal e como era de esperar. 3.5.2.- Multiplicador rápido. Este operador caracterízase por xenerar simultáneamente tódolos sumandos que se forman ó realizar manualmente o producto. A continuación súmaos directamente, engadindo cada acarreo á seguinte etapa.



Nas figuras 3.46 e 3.47 móstranse os esquemas de multiplicadores rápidos para operandos de 2 e 3 bits, respectivamente. Debido á acción das portas AND, cando Bi= 0 súmaselle 00...0, e cando Bi= 1, súmaselle o multiplicando. EXEMPLO Dados os operandos A= 101 e B= 110, realizar o producto de ámbolos dous empregando o operador da figura 3.47, simbolizado por unha caixa negra na que se indiquen os valores das sinais de entrada e de saída. SOLUCIÓN



3.5.3.- Outros operadores de multiplicación. Existen diversos algoritmos para implementar a operación de multiplicación, cada un dos cales se basea nun determinado principio. Entre os operadores de multiplicación destaca o que utiliza o algoritmo de Sumas e Restas, que, anque tamén emprega un operador de sumas e desprazamentos, faino de maneira distinta ó estudiado anteriormente de lápiz e papel. Outro algoritmo de interés pará multiplicación é o de Booth, que permite multiplicar números enteiros con signo expresados en complemento a 2, en base ó algoritmo de Sumas e Restas. 3.6.- OPERADORES DE DIVISION. Como sucede ca multiplicación, os procesadores potentes que dispoñen de operadores especializados para realizar divisións binarias utilizan un sumador-restador e un algoritmo adecuado para implementar a operación secuencialmente. 3.6.1.- División con restauración de signo.



Repasamos a mecánica manual de cómo se efectúan as operacións de división: 10110100 | 1001 - 1001 10100 00100100 - 0000 0100100 - 1001 000000 - 0000 00000 - 0000 0000 Cando se realiza manualmente unha división, compróbase mentalmente se o dividendo ou dividendo parcial “cabe” entre o divisor, e dicir, compárase o dividendo co divisor en cada paso.

INICIO

FIN

D >= 0

S < 0 C < 0

AXUSTAR D e d PARA QUE COINCIDAN OS BITS MAIS SIGNIFICATIVOS

DESPRAZAR C UN LUGAR Á ESQUERDA

D < D - d

C0 < 0 C0 < 1

D < 0

Cn = 1

D < D + d

DESPRAZAR D UN LUGAR Á ESQUERDA

VF

Figura 3.50.- Ordinograma que describe as fases nas que se desenvolve a división, mediante o método de restauración de signo.



Como os circuitos comparadores teñen un coste elevado, o algoritmo de restauración utiliza unha operación de resta para sustituir a comparación. O divisor réstase da parte do dividendo que se utiliza en cada paso. Se o dividendo ou dividendo parcial cabe, introdúcese un 1 no rexistro que almacena o cociente. Se non cabe, significa que non era necesaria a resta e por tanto hai que sumar de novo o divisor ó dividendo. Esta operación de suma restaura o valor orixinal do dividendo, o que lle dá o nome ó método. Na figura 3.49 preséntase o esquema lóxico dun operador de división que aplica o algoritmo de restauración. Na figura 3.50 móstrase o ordinograma que desenrola a operatividade do divisor da figura 3.49. EXEMPLO Dacordo co esquema da figura 3.49, e o diagrama operativo, mostrado na figura 3.50, respecto ó operador de división con restauración sen signo, calcular o contido final dos rexistros D, d e C, coñecendo os seus valores na fase inicial. FASE INICIAL D = 11000; d = 01100; C = 00000 SOLUCION RESULTADO FINAL D = 11000; d = 01100; C = 00010 3.6.2.- Outros operadores de división. Entre os algoritmos que usan os operadores de división para levar a cabo dita operación aritmética destacan os que evitan o paso da "restauración", así como os que póden traballar con números sen signo e con signo. Ditos algoritmos reciben os nomes de División sen restauración de signo e División sen restauración con signo, respectivamente.



3.7.- OPERADORES DE DESPRAZAMENTO. Hai numerosas situacións no proceso da información que requiren desprazar de posición os datos almacenados nos rexistros. É o caso dalgunhas operacións aritméticas como a multiplicación e división por potencias de 2. Tamén cando se quere situar un dos bits do rexistro nunha determinada posición do mesmo. A ALU dun procesador póde dispoñer de rexistros capaces de efectuar un determinado número de desprazamentos dos seus bits tanto á direita como á esquerda. O goberno destes operadores de desprazamento realízase mediante as adecuadas sinais de control. Neste tipo de operadores de desprazamento, ás veces o contido desprazado do rexistro orixe almacénase noutro rexistro destino, pero é frecuente que o contido desprazado dun rexistro se deposite no mesmo, actuando como orixe e destino. EXEMPLO Deseñar o esquema lóxico dun operador de desprazamento que permita desprazar os bits contidos nun rexistro, A, dúas ou tres posicións á direita ou á esquerda, según as sinais de control apropiadas, deixando o resultado no rexistro destino B. SOLUCION Na figura 3.51 figura o esquema correspondente a unha etapa do operador pedido. A etapa correspondente ó bit b4 do rexistro destino. As sinais de control son comúns ás oito etapas.



EXEMPLO Indicar o contido do rexistro destino ó aplicar o operador de desprazamento de dúas posicións á direita sobre o contido dun rexistro de 8 bits cuio contido é o valor 69 hexadecimal.

3.7.1.- Operadores de desprazamento lóxicos. Nos desprazamentos lóxicos pérdense os bits polo extremo direito ou esquerdo, según sexa o sentido do desprazamento. Polo extremo oposto ó que saen os bits, entran ceros, anque hai algúns operadores que introducen úns nás posicións que se vacían. As figuras 3.53 e 3.54 mostran o comportamento dalgúns operadores lóxicos.



EXEMPLO Debuxar o contido dun rexistro destino ó aplicarlle un operador lóxico de desprazamento de dúas posicións á esquerda ó contido dun rexistro orixe de 8 bits cuio contido é 8Dh. SOLUCION

3.7.2.- Operadores de desprazamento aritméticos. Os desprazamentos aritméticos son similares a os lógicos, pero manteñen invariable o bit de máis peso que representa o signo da magnitude. Na práctica, estos desprazadores supoñen unha multiplicación (esquerda) ou división (direita) por 2n, sendo n o número de bits que se desprazan. Se o valor que contén o rexistro orixe é negativo e está representado no formato de complemento a un, cando se multiplica débense introducir úns (1) pola direita. Nos desprazamentos aritméticos á direita, ademáis de manter o seu valor, o bit de signo tamén se desplaza. EXEMPLO Indicar o resultado que produce un operador de desprazamento aritmético para multiplicar por 4 o contido do rexistro orixe. SOLUCION Para multiplicar por 22 hai que desprazar dúas posicións á esquerda o valor inicial, pero mantendo invariable o bit de signo. Figura 3.56.



EXEMPLO Dado o contido dun rexistro orixe, averiguar o do rexistro destino cando sobre o primeiro se aplica un operador de desprazamento aritmético que multiplica por 4 o operando inicial. SOLUCIÓN

3.7.3.- Operadores de desprazamentos circulares ou de rotación. Os operadores de desprazamento aritméticos e lóxicos denomínanse "abertos", porque se perden os bits que rebosan. Reciben o nome de operadores "cerrados" os circulares porque os bits que rebosan por un extremo os introducen polo oposto. Non se perde información, só cambia de lugar.



EXEMPLO Expoñer o comportamento dun operador de desprazamento circular de dúas posicións á direita. SOLUCIÓN

EXEMPLO Aplicar o operador de desprazamento circular da figura 3.58 ó contido dun rexistro orixe. SOLUCIÓN



3.7.4.- Operadores de desprazamentos concatenados. Ata agora os operadores de desprazamento analizados involucraban a ún só rexistro, o orixe, no procesamento da información que contiñan. Os operadores de desprazamento concatenados afectan á información de varios rexistros ou sinalizadores de estado. A concatenación supón a conexión do extremo dun rexistro co extremo doutro ou con un flag. Na figura 3.60 preséntase gráficamente o comportamento dos operadores deste tipo máis interesantes, que son: a) Desprazamento concatenado sobre dous rexistros.

Os bits que saen por un extremo dun rexistro introdúcense ó outro, de forma que un rexistro se enche con ceros e o outro perde información na mesma medida.

Figura 3.60a. b) Desprazamento concatenado dun rexistro sobre un flag.

O bit de máis peso dun rexistro almacénase nun flag. O rexistro énchese con un 0 que entra pola súa esquerda e a información inicial do flag pérdese. Figura 3.60b.

c) Rotación dun rexistro sobre si mesmo, pero concatenado a un flag.

Os bits dun rexistro rotan sobre él, pero, ademáis, en cada rotación cárgase un flag co valor do bit de máis peso que sae por un extremo do rexistro. Figura 3.60c.



3.8- UNIDADE ARITMETICO-LOXICA INTEGRADA. Existen no mercado circuitos integrados comerciais que realizan diversas funcións lóxicas e aritméticas. Trátase de circuitos integrados que conteñen unha ALU, como é o caso do modelo 74181, que é un operador combinacional capaz de realizar 16 operacións lóxicas e outras tantas aritméticas sobre operandos de 4 bits. Na figura 3.61 ofrécese o diagrama de conexionado da ALU integrada 74181, que dispón de 24 patiñas.

O significado das sinais indicadas nas patiñas do esquema da figura 3-61 é o seguinte: A0 - A3 OPERANDO A B0 - B3 OPERANDO B S0 - S3 SELECCION DE OPERACIÓN Cn ACARREO DE ENTRADA M SELECCION DE OPERACIÓNS ARITMETICAS (M = O) ou LOXICAS (M= 1). F0 - F3 RESULTADO DA OPERACION A = B ACTIVO CANDO A = B P PROPAGACION DO ACARREO Cn+4 ACARREO FINAL X XENERACION DO ACARREO

A lóxica da ALU 74181 está baseada nun sumador con acarreo anticipado para operandos de 4 bits. Conectando varios circuitos integrados 74181 en cascada pódense realizar operacións sobre operandos de maior lonxitude.



Na seguinte táboa descríbense as operacións lóxicas e aritméticas que póde realizar o 74181, xunto ó valor das sinais de selección de operación correspondentes.

S3 S2 S1 S0 OPERACIÓNS LÓXICAS (M= 1) OPERACIÓNS ARITMÉTICAS (M= 0)

0 0 0 0 F = A′ F = A máis Cn 0 0 0 1 F = (A + B)′ F = (A+B) máis Cn 0 0 1 0 F = A′ · B F = (A+) máis Cn 0 0 1 1 F = 0000 F = 1111 máis Cn 0 1 0 0 F = (A · B)′ F= A máis A máis Cn 0 1 0 1 F = B′ F = (A+B) máis A máis Cn 0 1 1 0 F = A ⊕ B F = A menos 1 máis Cn 0 1 1 1 F = A · B′ F = A menos 1 máis Cn 1 0 0 0 F = A′ + B F = A máis AB máis Cn 1 0 0 1 F = (A ⊕ B)′ F = A máis B máis Cn 1 0 1 0 F = B F = (A+) máis AB máis Cn 1 0 1 1 F = A · B F = AB menos 1 máis Cn 1 1 0 0 F = 1111 F = A máis A máis Cn 1 1 0 1 F = A + B′ F = (A+B) máis A máis Cn 1 1 1 0 F = A + B F = (A+) máis A máis Cn 1 1 1 1 F = A F = A menos 1 máis Cn

EXEMPLO

Se se introducen como operandos de entrada a unha ALU 74181 os seguintes valores, A = 0110 e B = 0101, sendo o acarreo de entrada Cn = 0 indicar os niveis lóxicos que se obterán nas patiñas de dito circuito integrado se se desexa seleccionar a operación aritmética F = A máis B máis Cn. SOLUCION Na seguinte páxina.



EXEMPLO Dados os operandos A= 0110 e B= 0101, sendo o acarreo de entrada igual a cero, indicar os niveis lóxicos nas patiñas de saída do 74181 cando se realiza a operación F= AB. SOLUCIÓN

NOTA IMPORTANTE A UAL 74181 require coñecer que algunhas sinais de entrada e saída introdúcense ou obtéñense negadas, para interpretar correctamente os resultados. Recoméndase consultar o manual técnico do circuito presentado.

------------------------------------ Fin Cap03 ------------------------------------

ESTRUCTURA E TECNOLOXÍA DE COMPUTADORAS …3+-+Operadores.pdf/... · ESTRUCTURA E TECNOLOXÍA DE...

Documents

Transcript of ESTRUCTURA E TECNOLOXÍA DE COMPUTADORAS …3+-+Operadores.pdf/... · ESTRUCTURA E TECNOLOXÍA DE...