Post on 29-Feb-2016
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INFORME LAB No 5APLICACIN DE LOS CIRCUITOS SECUENCIALES I DETECTORES DE SECUENCIA ALAMBRADOS Y PROGRAMADOS
JAIME ENRIQUE SANCHEZ TARQUINO COD: 2420102004WILMER ANDRES TRUJILLO BECERRA COD: 2420142016
UNIVERSIDAD DE IBAGUE2015OBJETIVOS
-Familiarizar al estudiante con el lenguaje de programacin VHDL.
-Emplear el software de programacin Quartus II en el lenguaje VHDL.
-Familiarizar al estudiante con el diseo de circuitos secunciales empleando lgica alambrada y programada.
MATERIALES PROPORCIONADOS POR EL ESTUDIANTE
-Protoboard
-Resistencias, Dipswitch, etc.
-LEDs
-Circuitos integrados necesarios.
-Tarjeta diseada en la primera gua.
-Fuente de 5 VDC.
MATERIALES PROPORCIONADOS POR LA UNIVERSIDAD
-PC con Quartus II
-Sistema de desarrollo con CPLD
PROBLEMA
Disear un circuito secuencial con una entrada X y una salida Z, que permita detectar la secuencia asignada por la docente, y una vez detectada, ponga la salida Z en alto. En la deteccin de la secuencia se permite el solapamiento. El sistema debe tener un reset. 100111100.
DESARROLLO DE LA PRCTICA
1. Diseamos el detector de secuencia teniendo en cuenta, su representacin en los diagramas de estado.
Figura 1. Diagrama de flujos de la secuencia 100111100.
EstadosQ3Q2Q1Q0Definicin
S00000Inicial
S10001Bit recibido 1
S20010Bit recibido 10
S30011Bit recibido 100
S40100Bit recibido 1001
S50101Bit recibido 10011
S60110Bit recibido 100111
S70111Bit recibido 1001111
S81000Bit recibido 10011110
Tabla1. Estados del sistemaNota: Cuando estamos en el ltimo estado y se recibe un 0 se realiza el solapamiento de S8 a S3, por esta razn no es necesario tener otro estado.ENTRADA ESTADO PRESENTE ESTADO SIGUIENTE FLIP-FLOPS SALIDA
XQ3Q2Q1Q0Q3(n+1)Q2(n+1)Q1(n+1)Q0(n+1)J3K3J2K2J1K1J0K0Z
0000000000X0X0X0X0
0000100100X0X1XX10
0001000110X0XX01X0
0001100000X0XX1X10
0010000100XX11X0X0
0010100100XX11XX10
0011000100XX1X00X0
0011110001XX1X1X10
010000011X10X1X1X1
01001XXXXXXXXXXXXX
01010XXXXXXXXXXXXX
01011XXXXXXXXXXXXX
01100XXXXXXXXXXXXX
01101XXXXXXXXXXXXX
01110XXXXXXXXXXXXX
01111XXXXXXXXXXXXX
1000000010X0X0X1X0
1000100010X0X0XX00
1001000010X0XX11X0
1001101000X1XX1X10
1010001010XX00X1X0
1010101100XX01XX10
1011001110XX0X01X0
1011100010XX1X1X00
110000001X10X0X1X0
11001XXXXXXXXXXXXX
11010XXXXXXXXXXXXX
11011XXXXXXXXXXXXX
11100XXXXXXXXXXXXX
11101XXXXXXXXXXXXX
11110XXXXXXXXXXXXX
11111XXXXXXXXXXXXX
Tabla 2. Tabla de estados utilizando flip flop tipo JK.
Figura 2.Simulacin del diseo del detector de secuencia en Proteus.
2. implementamos el detector de secuencia mediante VHDL, realizando el siguiente cdigo:
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;
entity dec_sec is port (CLK,X,RESET :in std_logic; --entrada reloj y reset Z :out std_logic);end dec_sec;
architecture compor of dec_sec is type estad_act is (S0,S1,S2,S3,S4,S5,S6,S7,S8); --estados signal est: estad_act; begin process(CLK,RESET) --CLK y RESET begin if RESET='1' then est