Zynq-7000 SoC (Z-7007S Z-7012S Z-7014S DC 特性 …...Zynq-7000 SoC (Z-7007S 、Z-7012S Z-7014S...

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  • © Copyright 2011–2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 およびこの文書に含まれるその他の指定されたブランドは、 米国およびその他各国のザイリンクス社の商標です。 AMBA、 AMBA Designer、 ARM、 ARM Cortex-A9、 CoreSight、 Cortex、 PrimeCell は ARM 社の登録商標です。 すべてのその他の商標は、 それぞれの保有者に帰属します。

    本資料は表記のバージ ョ ンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照く ださい。

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 1

    概要

    Zynq®-7000 SoC には、 -3、 -2、 -1、 -1LI のスピード グレードがあ り、-3 スピード グレードのパフォーマンスが最も高くなっています。 -1LI デバイスは 0.95V または 1.0V いずれかのプログラマブル ロジッ ク (PL) VCCINT/VCCBRAM 電圧で動作でき、0.95V を使用する場合の方が最大スタティ ッ ク消費電力がよ り低くな り ます。 -1LI デバイスのスピード仕様は -1 スピード グレード と同じです。0.95V の PL VCCINT/VCCBRAM で動作する場合は、-1LI のスタテ ィ ッ ク消費電力およびダイナ ミ ッ ク消費電力は低減します。 Zynq-7000 デバイスの DC 特性および AC 特性は、 コマーシャル、拡張、インダス ト リ アル 、エクスパンド (Q 温度) グレードの温度範囲に対して指定されていますが、 特記のない限り、 同一スピード グレードのパラ メーターの値は、動作温度範囲を除いてコマーシャルと インダス ト リ アルで同じです。 つま り、 -1 スピード グレードのタイ ミ ング特性は、インダス ト リ アル デバイスと コマーシャル デバイスで同じです。ただし、スピード グレードやデバイスによっては、 コマーシャル、拡張、 インダス ト リ アル、あるいは Q 温度デバイスで入手できない場合があ り ます。

    電源電圧およびジャンクシ ョ ン温度の仕様はすべて、 ワース トケースの値です。 こ こに記載されたパラ メーターは、 頻繁に使用されるデザインや一般的なアプリ ケーシ ョ ンに共通のものです。

    使用可能なデバイス とパッケージの組み合わせは、 次のデータシートに記載されています。

    『Zynq-7000 SoC データシート : 概要』 (DS190: 英語版、日本語版)『XA Zynq-7000 SoC 概要』 (DS188: 英語版、 日本語版)『防衛グレード Zynq-7000Q SoC 概要』 (DS196: 英語版、 日本語版)この Zynq-7000 SoC データシート (XC7Z007S、 XC7Z012S、XC7Z014S、XC7Z010、XA7Z010、XC7Z015、XC7Z020、XA7Z020、XQ7Z020 の仕様を記載) を含む Zynq-7000 SoC に関する資料は、ザイ リ ンクスのウェブサイ ト (japan.xilinx.com/zynq) から入手できます。

    DC 特性

    Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、Z-7010、 Z-7015、 Z-7020):

    DC 特性および AC スイッチ特性DS187 (v1.20.1) 2018 年 7 月 2 日 Production 製品仕様

    表 1: 絶対最大定格(1)

    シンボル 説明 最小 最大 単位

    プロセッシング システム (PS)VCCPINT PS の内部ロジッ ク電源電圧 –0.5 1.1 VVCCPAUX PS の補助電源電圧 –0.5 2.0 VVCCPLL PS の PLL 電源電圧 –0.5 2.0 VVCCO_DDR PS の DDR I/O 電源電圧 –0.5 2.0 VVCCO_MIO(2) PS の MIO I/O 電源電圧 –0.5 3.6 VVPREF PS の入力基準電圧 –0.5 2.0 V

    VPIN(2)(3)(4)(5)PS の MIO I/O 入力電圧 –0.40 VCCO_MIO + 0.55 V

    PS の DDR I/O 入力電圧 –0.55 VCCO_DDR + 0.55 V

    プログラマブル ロジック (PL)VCCINT PL の内部電源電圧 –0.5 1.1 VVCCAUX PL の補助電源電圧 –0.5 2.0 VVCCBRAM ブロ ッ ク RAM メモ リの PL 電源電圧 –0.5 1.1 VVCCO HR I/O バンクの PL 電源電圧 –0.5 3.6 VVREF 入力基準電圧 –0.5 2.0 V

    https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds190-Zynq-7000-Overview.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds190-Zynq-7000-Overview.pdfhttp://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds196-Zynq-7000Q-Overview.pdfjapan.xilinx.com/zynqhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds188-XA-Zynq-7000-Overview.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds188-XA-Zynq-7000-Overview.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds196-Zynq-7000Q-Overview.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=1

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 2

    VIN(3)(4)(5)HR I/O バンクの I/O 入力電圧 –0.40 VCCO + 0.55 V

    VREF、 および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のと き)(6)

    –0.40 2.625 V

    VCCBATT キー メモ リ用のバッ クアップ バッテ リ電源電圧 –0.5 2.0 V

    GTP ト ランシーバー (XC7Z015 のみ)VMGTAVCC GTP ト ランス ミ ッ ターおよびレシーバー回路のアナログ電源電圧 –0.5 1.1 VVMGTAVTT GTP ト ランス ミ ッ ターおよびレシーバー終端回路のアナログ電源電圧 –0.5 1.32 VVMGTREFCLK 基準クロ ッ クの絶対入力電圧 –0.5 1.32 V

    VINレシーバー (RXP/RXN) およびト ランス ミ ッ ター (TXP/TXN) の絶対入力電圧

    –0.5 1.26 V

    IDCIN-FLOAT RX 終端 = フローティングのと き、 レシーバー入力ピンの DC 入力電流 – 14 mAIDCIN-MGTAVTT RX 終端 = VMGTAVTT のと き、 レシーバー入力ピンの DC 入力電流 – 12 mAIDCIN-GND RX 終端 = GND のと き、 レシーバー入力ピンの DC 入力電流 – 6.5 mAIDCOUT-FLOAT RX 終端 = フローティングのと き、 ト ランス ミ ッ ター ピンの DC 出力電流 – 14 mAIDCOUT-MGTAVTT RX 終端 = VMGTAVTT のと き、 ト ランス ミ ッ ター ピンの DC 出力電流 – 12 mAXADCVCCADC GNDADC に対する XADC 電源電圧 –0.5 2.0 VVREFP GNDADC に対する XADC 基準入力 –0.5 2.0 V

    温度

    TSTG ス ト レージ温度 (周囲) –65 150 °C

    TSOLPb/Sn コンポーネン トの最大はんだ付け温度(7) – +220 °C

    Pb フ リー コンポーネン トの最大はんだ付け温度(7) – +260 °CTj 最大ジャンクシ ョ ン温度(7) – +125 °C

    注記: 1. この表の絶対最大定格を超える条件下では、 デバイスが恒久的に破損する可能性があ り ます。 こ こに示す値は最大定格値であ り、 この条件および

    推奨動作条件以外の状態でデバイスが動作するこ とを示すものではあ り ません。 また、 デバイスを絶対最大定格の状態で長時間使用する と、 デバ

    イスの信頼性が低下する可能性があ り ます。

    2. MIO 電源バンクの VCCO_MIO0 および VCCO_MIO1 の両方に適用されます。3. よ り低い絶対電圧値が常に適用されます。4. I/O の動作は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、日本語版) または 『Zynq-7000 SoC テクニカル リ ファレ

    ンス マニュアル』 (UG585: 英語版、 日本語版) を参照してください。5. 最大定格の制限は DC 信号に適用されます。 最大のアンダーシュート /オーバーシュート AC 仕様については、 表 4 を参照してください。6. TMDS_33 仕様は、 表 11 を参照して ください。7. はんだ付けのガイ ド ラインおよび温度条件は、『Zynq7000 SoC パッケージおよびピン配置ガイ ド』 (UG865: 英語版、日本語版) を参照してください。

    表 2: 推奨動作条件(1)(2)

    シンボル 説明 最小 標準 最大 単位

    PSVCCPINT PS の内部ロジッ ク電源電圧 0.95 1.00 1.05 VVCCPAUX PS の補助電源電圧 1.71 1.80 1.89 VVCCPLL PS の PLL 電源電圧 1.71 1.80 1.89 VVCCO_DDR PS の DDR I/O 電源電圧 1.14 – 1.89 VVCCO_MIO(3) MIO バンクの PS MIO I/O 電源電圧 1.71 – 3.465 V

    表 1: 絶対最大定格(1) (続き)

    シンボル 説明 最小 最大 単位

    https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug865-Zynq-7000-Pkg-Pinout.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug585-Zynq-7000-TRM.pdfhttp://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug585-Zynq-7000-TRM.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug865-Zynq-7000-Pkg-Pinout.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=2

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 3

    VPIN(4) PS の DDR および MIO I/O 入力電圧 –0.20 –VCCO_DDR + 0.20 VCCO_MIO + 0.20

    V

    PL

    VCCINT(5)PL の内部電源電圧 0.95 1.00 1.05 V

    PL -1LI (0.95V) の内部電源電圧 0.92 0.95 0.98 VVCCAUX PL の補助電源電圧 1.71 1.80 1.89 V

    VCCBRAM(5)PL のブロ ッ ク RAM 電源電圧 0.95 1.00 1.05 V

    PL -1LI (0.95V) のブロ ッ ク RAM 電源電圧 0.92 0.95 0.98 VVCCO(6)(7) HR I/O バンクの PL 電源電圧 1.14 – 3.465 V

    VIN(4)I/O 入力電圧 –0.20 – VCCO + 0.20 V

    VREF、 および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のと き)(8)

    –0.20 – 2.625 V

    IIN(9)ク ランプ ダイオードが順方向バイアスである と きの、電源がオンあるいはオフのバンクにある (PS または PL の) ピンの最大電流

    – – 10 mA

    VCCBATT(10) バッテ リ電圧 1.0 – 1.89 V

    GTP ト ランシーバー (XC7Z015 のみ)VMGTAVCC(11) GTP ト ランス ミ ッ ターおよびレシーバー回路のアナログ電源電圧 0.97 1.0 1.03 VVMGTAVTT(11) GTP ト ランス ミ ッ ターおよびレシーバー終端回路のアナログ電源電圧 1.17 1.2 1.23 VXADCVCCADC GNDADC に対する XADC 電源電圧 1.71 1.80 1.89 VVREFP 外部の基準電源電圧 1.20 1.25 1.30 V

    温度

    Tj

    コマーシャル (C) 温度仕様デバイスのジャンクシ ョ ン温度範囲 0 – 85 °C

    拡張 (E) 温度仕様デバイスのジャンクシ ョ ン温度範囲 0 – 100 °C

    インダス ト リ アル (I) 温度仕様デバイスのジャンクシ ョ ン温度範囲 –40 – 100 °C

    エクスパンド (Q) 温度仕様デバイスのジャンクシ ョ ン温度範囲 –40 – 125 °C

    注記: 1. すべての電圧はグランドを基準と しています。 PL と PS は共通のグランドを共有します。2. 電源分配システムのデザインについては、 『Zynq-7000 SoC PCB デザイン ガイ ド』 (UG933: 英語版、 日本語版) を参照してください。3. MIO 電源バンクの VCCO_MIO0 および VCCO_MIO1 の両方に適用されます。4. よ り低い絶対電圧値が常に適用されます。5. VCCINT および VCCBRAM は同じ電源に接続して ください。6. VCCO が 0V まで降下しても、 コンフ ィギュレーシ ョ ン データは保持されます。7. 1.2V、 1.35V、 1.5V、 1.8V、 2.5V、 および 3.3V ±5% の VCCO を含みます。8. TMDS_33 仕様は、 表 11 を参照して ください。9. 各 PS または PL バンクの合計が 200mA を超えないよ うにして ください。10. VCCBATT は、 ビッ ト ス ト リームの暗号化を使用する場合にのみ必要です。 バッテ リ を使用しない場合、 VCCBATT をグランド または VCCAUX に接

    続して ください。

    11. 表の各電圧に、 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版) で説明されているフ ィルター回路が必要です。

    表 2: 推奨動作条件(1)(2) (続き)

    シンボル 説明 最小 標準 最大 単位

    https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug933-Zynq-7000-PCB.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug482_7Series_GTP_Transceivers.pdfhttp://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug933-Zynq-7000-PCB.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug482_7Series_GTP_Transceivers.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=3

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 4

    表 3: 推奨動作条件下での DC 特性

    シンボル 説明 最小 標準(1) 最大 単位

    VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、コンフ ィギュレーシ ョン データが失われる可能性がある)

    0.75 – – V

    VDRIデータを保持するための VCCAUX 電圧 (この電圧未満では、 コンフ ィ ギュレーシ ョ ン データが失われる可能性がある)

    1.5 – – V

    IREF 各ピンの PS_DDR_VREF 0/1、 PS_MIO_VREF、 および VREF リーク電流 – – 15 µAIL 各ピンの入力または出力リーク電流 (サンプル テス ト ) – – 15 µACIN(2) パッ ドの PL ダイ入力の容量 – – 8 pFCPIN(2) パッ ドの PS ダイ入力の容量 – – 8 pF

    IRPU

    VIN = 0V、 VCCO = 3.3V の場合のパッ ド プルアップ (選択した場合) 90 – 330 µA

    VIN = 0V、 VCCO = 2.5V の場合のパッ ド プルアップ (選択した場合) 68 – 250 µA

    VIN = 0V、 VCCO = 1.8V の場合のパッ ド プルアップ (選択した場合) 34 – 220 µA

    VIN = 0V、 VCCO = 1.5V の場合のパッ ド プルアップ (選択した場合) 23 – 150 µA

    VIN = 0V、 VCCO = 1.2V の場合のパッ ド プルアップ (選択した場合) 12 – 120 µA

    IRPDVIN = 3.3V の場合のパッ ド プルダウン (選択した場合) 68 – 330 µA

    VIN = 1.8V の場合のパッ ド プルダウン (選択した場合) 45 – 180 µAICCADC アナログ電源電流、 パワーアップ状態のアナログ回路 – – 25 mAIBATT(3) バッテ リ電源の電流 – – 150 nA

    RIN_TERM(4)

    VCCO/2 (UNTUNED_SPLIT_40) に対するプログラム可能な入力終端のテブナン等価抵抗

    28 40 55 Ω

    VCCO/2 (UNTUNED_SPLIT_50) に対するプログラム可能な入力終端のテブナン等価抵抗

    35 50 65 Ω

    VCCO/2 (UNTUNED_SPLIT_60) に対するプログラム可能な入力終端のテブナン等価抵抗

    44 60 83 Ω

    n 温度ダイオードの理想係数 – 1.010 – –r 温度ダイオードの直列抵抗 – 2 – Ω

    注記: 1. 標準値は、 標準電圧および 25℃ の条件で指定されています。2. こ こで示した計測結果はパッ ドのダイ容量であ り、 パッケージは含まれません。3. 最大値は、 25℃ のワース ト ケースで指定されています。4. VCCO/2 レベルへの終端抵抗です。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=4

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 5

    表 4: PS I/O および PL HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

    AC 電圧オーバーシュート -40°C ~ 125℃ の UI (%) AC 電圧アンダーシュート -40°C ~ 125℃ の UI (%)

    VCCO + 0.55 100

    –0.40 100–0.45 61.7–0.50 25.8–0.55 11.0

    VCCO + 0.60 46.6 –0.60 4.77VCCO + 0.65 21.2 –0.65 2.10VCCO + 0.70 9.75 –0.70 0.94VCCO + 0.75 4.55 –0.75 0.43VCCO + 0.80 2.15 –0.80 0.20VCCO + 0.85 1.02 –0.85 0.09VCCO + 0.90 0.49 –0.90 0.04VCCO + 0.95 0.24 –0.95 0.02

    注記: 1. 各バンクの合計が 200mA を超えないよ うにして ください。2. オーバーシュート /アンダーシュートのピーク電圧、 および VCCO + 0.20V を超える時間または GND - 0.20V を下回る時間がこの表の値を超え

    ないよ うにして ください。

    表 5: 標準静止電流

    シンボル 説明 デバイススピード グレード

    単位-3 -2 -1 -1LI

    ICCPINTQ PS の VCCPINT 静止電流

    XC7Z007S N/A 122 122 N/A mAXC7Z012S N/A 122 122 N/A mAXC7Z014S N/A 122 122 N/A mAXC7Z010 122 122 122 85 mAXC7Z015 122 122 122 85 mAXC7Z020 122 122 122 85 mAXA7Z010 N/A N/A 122 N/A mAXA7Z020 N/A N/A 122 N/A mAXQ7Z020 N/A 122 122 85 mA

    ICCPAUXQ PS の VCCPAUX 静止電流

    XC7Z007S N/A 13 13 N/A mAXC7Z012S N/A 13 13 N/A mAXC7Z014S N/A 13 13 N/A mAXC7Z010 13 13 13 11 mAXC7Z015 13 13 13 11 mAXC7Z020 13 13 13 11 mAXA7Z010 N/A N/A 13 N/A mAXA7Z020 N/A N/A 13 N/A mAXQ7Z020 N/A 13 13 11 mA

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=5

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 6

    ICCDDRQ PS の VCCO_DDR 静止電流

    XC7Z007S N/A 4 4 N/A mAXC7Z012S N/A 4 4 N/A mAXC7Z014S N/A 4 4 N/A mAXC7Z010 4 4 4 4 mAXC7Z015 4 4 4 4 mAXC7Z020 4 4 4 4 mAXA7Z010 N/A N/A 4 N/A mAXA7Z020 N/A N/A 4 N/A mAXQ7Z020 N/A 4 4 4 mA

    ICCINTQ PL の VCCINT 静止電流

    XC7Z007S N/A 34 34 N/A mAXC7Z012S N/A 77 77 N/A mAXC7Z014S N/A 78 78 N/A mAXC7Z010 34 34 34 21/23(4) mAXC7Z015 77 77 77 47/53(4) mAXC7Z020 78 78 78 48/54(4) mAXA7Z010 N/A N/A 34 N/A mAXA7Z020 N/A N/A 78 N/A mAXQ7Z020 N/A 78 78 48/54(4) mA

    ICCAUXQ PL の VCCAUX 静止電流

    XC7Z007S N/A 18 18 N/A mAXC7Z012S N/A 35 35 N/A mAXC7Z014S N/A 38 38 N/A mAXC7Z010 18 18 18 16 mAXC7Z015 35 35 35 31 mAXC7Z020 38 38 38 34 mAXA7Z010 N/A N/A 18 N/A mAXA7Z020 N/A N/A 38 N/A mAXQ7Z020 N/A 38 38 34 mA

    ICCOQ PL の VCCO 静止電流

    XC7Z007S N/A 3 3 N/A mAXC7Z012S N/A 3 3 N/A mAXC7Z014S N/A 3 3 N/A mAXC7Z010 3 3 3 3 mAXC7Z015 3 3 3 3 mAXC7Z020 3 3 3 3 mAXA7Z010 N/A N/A 3 N/A mAXA7Z020 N/A N/A 3 N/A mAXQ7Z020 N/A 3 3 3 mA

    表 5: 標準静止電流 (続き)

    シンボル 説明 デバイススピード グレード

    単位-3 -2 -1 -1LI

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=6

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 7

    ICCBRAMQ PL の VCCBRAM 静止電流

    XC7Z007S N/A 3 3 N/A mAXC7Z012S N/A 4 4 N/A mAXC7Z014S N/A 6 6 N/A mAXC7Z010 3 3 3 1/2(4) mAXC7Z015 4 4 4 2/2(4) mAXC7Z020 6 6 6 3/4(4) mAXA7Z010 N/A N/A 3 N/A mAXA7Z020 N/A N/A 6 N/A mAXQ7Z020 N/A 6 6 3/4(4) mA

    注記: 1. 標準値は、 シングルエンド SelectIO™ リ ソースの標準電圧およびジャンクシ ョ ン温度 85℃ (Tj) で指定されています。2. これらの値は 「ブランク」 のコンフ ィギュレーシ ョ ン ファイルを使用したデバイスにおけるもので、 出力電流の負荷、 アクティブな入力プルアッ

    プ抵抗はあ り ません。 また、 すべての I/O ピンはト ラ イステートおよびフローティング状態です。3. 動作時の電流を算出するには、 Xilinx Power Estimator (XPE) スプレッ ドシート ツール (http://japan.xilinx.com/power よ りダウンロード可能) を

    使用して ください。 必要な電源投入時の電流が算出された動作時の電流を上回る場合、 XPE は電源投入時の電流が表示されます。4. 1 つ目の値は 0.95V 動作時のもので、 2 つ目の値は 1.0V 動作時のものです。

    表 5: 標準静止電流 (続き)

    シンボル 説明 デバイススピード グレード

    単位-3 -2 -1 -1LI

    http://japan.xilinx.com/powerhttp://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=7

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 8

    PS の電源投入/切断シーケンス電源投入時に流れる電流が最小とな り、 I/O がト ライステート となるよ うに、 電源は VCCPINT の後に VCCPAUX と VCCPLL を同時に投入し、 それから PS の VCCO (VCCO_MIO0、 VCCO_MIO1、 VCCO_DDR) の順に投入するこ とを推奨しています。 PS の eFUSE を保全するために、電源投入シーケンス中は、VCCPINT、VCCPAUX および VCCO_MIO0 が最小動作レベルに達するまで PS_POR_B 入力を GND にアサートする必要があ り ます。 PS_POR_B のタイ ミ ング要件の詳細は、 「 リセッ ト 」 を参照してください。電源切断については逆が適用されます。VCCPAUX、VCCPLL、および PS VCCO (VCCO_MIO0、VCCO_MIO1、VCCO_DDR) の推奨電圧レベルが同一の場合、 これらを同じ電源を使用して同時に立ち上げるこ とができます。ザイ リ ンクスは、フェライ ト ビーズ フ ィルターを用いて、 VCCPLL には VCCPAUX と同じ電源から供給するこ とを推奨しています。 VCCPINT が 0.80V に到達する前に、 電源切断シーケンスで 4 つの条件 (PS_POR_B 入力が GND にアサート されている、 PS_CLK 入力への基準クロ ッ クが停止する、 VCCPAUX が 0.70V より も小さい、または VCCO_MIO0 が 0.90V よ り も小さい) のうち少なく と も 1 つを満たしておく必要があ り ます。PS eFUSE の完全性を保証するには、 VCCPINT が 0.40V に達するまで条件を満たしている必要があ り ます。VCCO_MIO0 および VCCO_MIO1 が 3.3V の場合、 次の条件が適用されます。VCCO_MIO0/VCCO_MIO1 と VCCPAUX の電圧差は、 デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルでTVCCO2VCCAUX 時間以上 2.625V を超過しないよ うにします。TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てるこ とができます。

    PL の電源投入/切断シーケンス電源投入時に流れる電流が最小とな り、 I/O がト ライステート となるよ うに、 PL 電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCO の順に投入するこ とを推奨しています。 電源切断については逆が適用されます。 VCCINT および VCCBRAM の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げるこ とができます。VCCAUX および VCCO の推奨電圧レベルが同一の場合、 これらを同じ電源を使用して同時に立ち上げるこ とができます。

    HR I/O バンクおよびコンフ ィギュレーシ ョ ン バンク 0 で VCCO が 3.3V の場合、 次の条件が適用されます。• VCCO と VCCAUX 間の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルで TVCCO2VCCAUX 時間以

    上 2.625V を超過しないよ うにします。• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てるこ とができます。

    GTP ト ランシーバー (XC7Z015 のみ)電源投入時に流れる GTP ト ランシーバー (XC7Z015 のみ) の電流が最小となるよ うに、 電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、 または VMGTAVCC、 VCCINT、 VMGTAVTT の順に投入するこ とを推奨します。 VMGTAVCC および VCCINT は同時に立ち上げるこ とができます。 電源切断については、 電流が最小となるよ うに逆が適用されます。

    これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よ り も大き くなるこ とがあ ります。

    • VMGTAVCC よ り も先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VMGTAVCC > 150mV および VMGTAVCC < 0.7V の場合、VMGTAVCC の立ち上が り中に VMGTAVTT の電流は各 ト ランシーバーで 460mA 増加し ます。 電流が流れる最長時間は、 0.3 xTMGTAVCC (GND から VMGTAVCC の 90% までの立ち上がり時間) です。 電源切断については逆が適用されます。

    • VCCINT よ り も先に VMGTAVTT に電源が投入され、 かつ VMGTAVTT – VCCINT > 150mV および VCCINT < 0.7V の場合、 VCCINTの立ち上がり中に VMGTAVTT の電流は各ト ランシーバーで 50mA 増加します。電流が流れる最長時間は、0.3 x TVCCINT (GND から VCCINT の 90% までの立ち上がり時間) です。 電源切断については逆が適用されます。

    記載されている以外に推奨される電源シーケンスはあ り ません。

    PS—PL の電源シーケンスPS と PL の電源は完全に独立しています。 PS 電源 (VCCPINT、 VCCPAUX、 VCCPLL、 VCCO_DDR、 VCCO_MIO0、 および VCCO_MIO1) はPL 電源の前後いずれかに立ち上げるこ とができます。 損傷を防ぐために、 PS の電源領域と PL の電源領域は分離されています。

    電流条件

    表 6 に、 Zynq-7000 デバイスの電源投入と コンフ ィギュレーシ ョ ンに最低限必要な電流値および ICCQ を示します。表 5 および表 6 に示す最小電流を満たすと、 4 つの PL 電源すべてがパワーオン リセッ ト しきい値を超えた後に、 デバイスに電源が投入されます。Zynq-7000 デバイスは、 VCCINT が投入されるまでコンフ ィギュレーシ ョ ンできません。 初期化およびコンフ ィギュレーシ ョ ン後に、Xilinx Power Estimator (XPE) スプレッ ドシート ツール (japan.xilinx.com/power よ りダウンロード可能) を使用してこれらの電源のドレイン電流を概算して ください。

    http://japan.xilinx.comjapan.xilinx.com/powerhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=8

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    表 6: Zynq-7000 デバイスの電源投入時の電流

    デバイス ICCPINTMIN ICCPAUXMIN ICCDDRMIN ICCINTMIN ICCAUXMIN ICCOMIN ICCBRAMMIN 単位

    XC7Z007S ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 40 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    XC7Z012S ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 130 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    XC7Z014S ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 70 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    XC7Z010XA7Z010

    ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 40 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    XC7Z015 ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 130 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    XC7Z020XA7Z020XQ7Z020

    ICCPINTQ + 70 ICCPAUXQ + 40各バンクで

    ICCDDRQ + 100mAICCINTQ + 70 ICCAUXQ + 60

    各バンクで ICCOQ + 90mA

    ICCBRAMQ + 40 mA

    表 7: 電源の立ち上がり時間

    シンボル 説明 条件 最小 最大 単位

    TVCCPINT GND から VCCPINT の 90% までの立ち上がり時間 0.2 50 msTVCCPAUX GND から VCCPAUX の 90% までの立ち上がり時間 0.2 50 msTVCCO_DDR GND から VCCO_DDR の 90% までの立ち上がり時間 0.2 50 msTVCCO_MIO GND から VCCO_MIO の 90% までの立ち上がり時間 0.2 50 msTVCCINT GND から VCCINT の 90% までの立ち上がり時間 0.2 50 msTVCCO GND から VCCO の 90% までの立ち上がり時間 0.2 50 msTVCCAUX GND から VCCAUX の 90% までの立ち上がり時間 0.2 50 msTVCCBRAM GND から VCCBRAM の 90% までの立ち上がり時間 0.2 50 ms

    TVCCO2VCCAUX

    VCCO – VCCAUX > 2.625V の場合の各パワー サイクルにおける許容時間

    かつ VCCO_MIO – VCCPAUX > 2.625V の場合の各パワー サイクルにおける許容時間

    Tj = 125°C(1) – 300

    msTj = 100°C(1) – 500Tj = 85°C(1) – 800

    TMGTAVCC GND から VMGTAVCC の 90% までの立ち上がり時間 0.2 50 msTMGTAVTT GND から VMGTAVTT の 90% までの立ち上がり時間 0.2 50 ms

    注記: 1. VCCO が標準値の 3.3V で 240,000 パワー サイクル、 またはワース ト ケースの 3.465V で 36,500 パワー サイ クルに基づく値です。

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  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    DC 入力および出力レベルVIL および VIH の値は推奨入力電圧値です。 IOL および IOH の値は、VOL および VOH のテス ト ポイン トにおける推奨動作条件で保証されています。 テス トは、 すべての規格で仕様が満たされているこ とが確認できるよ うに一部の規格を選択し、 最小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。 選択された以外の規格に対しては、 サンプル テス ト を実施しています。

    PS の I/O レベル表 8: PS の DC 入力および出力レベル(1)

    バンク

    I/O 規格VIL VIH VOL VOH IOL IOH

    V、最小

    V、 最大 V、 最小 V、 最大 V、 最大 V、 最小 mA mA

    MIO LVCMOS18 –0.300 35% VCCO_MIO 65% VCCO_MIO VCCO_MIO + 0.300 0.450 VCCO_MIO – 0.450 8 –8MIO LVCMOS25 –0.300 0.700 1.700 VCCO_MIO + 0.300 0.400 VCCO_MIO – 0.400 8 –8MIO LVCMOS33 –0.300 0.800 2.000 3.450 0.400 VCCO_MIO – 0.400 8 –8MIO HSTL_I_18 –0.300 VPREF – 0.100 VPREF + 0.100 VCCO_MIO + 0.300 0.400 VCCO_MIO – 0.400 8 –8DDR SSTL18_I –0.300 VPREF – 0.125 VPREF + 0.125 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.470 VCCO_DDR/2 + 0.470 8 –8DDR SSTL15 –0.300 VPREF – 0.100 VPREF + 0.100 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.175 VCCO_DDR/2 + 0.175 13.0 –13.0DDR SSTL135 –0.300 VPREF – 0.090 VPREF + 0.090 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.150 VCCO_DDR/2 + 0.150 13.0 –13.0DDR HSUL_12 –0.300 VPREF – 0.130 VPREF + 0.130 VCCO_DDR + 0.300 20% VCCO_DDR 80% VCCO_DDR 0.1 –0.1

    注記: 1. 適切な仕様に基づいてテス ト を実施しています。

    表 9: PS の相補差動 SelectIO の DC 入力および出力レベル

    バンク

    I/O 規格VICM(1) VID(2) VOL(3) VOH(4) IOL IOH

    V、最小

    V、標準

    V、最大

    V、最小

    V、最大

    V、 最大 V、 最小 mA、最大

    mA、最小

    DDR DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 –0.100DDR DIFF_SSTL135 0.300 0.675 1.000 0.100 – (VCCO_DDR/2) – 0.150 (VCCO_DDR/2) + 0.150 13.0 –13.0DDR DIFF_SSTL15 0.300 0.750 1.125 0.100 – (VCCO_DDR/2) – 0.175 (VCCO_DDR/2) + 0.175 13.0 –13.0DDR DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO_DDR/2) – 0.470 (VCCO_DDR/2) + 0.470 8.00 –8.00

    注記: 1. VICM は入力同相電圧です。2. VID は入力差動電圧 (Q – Q) です。3. VOL はシングルエンド低出力電圧です。4. VOH はシングルエンド高出力電圧です。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=10

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    PL の I/O レベル表 10: SelectIO の DC 入力および出力レベル(1)(2)

    I/O 規格VIL VIH VOL VOH IOL IOH

    V、 最小 V、 最大 V、 最小 V、 最大 V、 最大 V、 最小 mA mAHSTL_I –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.00 –8.00HSTL_I_18 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.00 –8.00HSTL_II –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16.00 –16.00HSTL_II_18 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16.00 –16.00HSUL_12 –0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.10 –0.10LVCMOS12 –0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO – 0.400 注記 3 注記 3LVCMOS15 –0.300 35% VCCO 65% VCCO VCCO + 0.300 25% VCCO 75% VCCO 注記 4 注記 4LVCMOS18 –0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 注記 5 注記 5LVCMOS25 –0.300 0.7 1.700 VCCO + 0.300 0.400 VCCO – 0.400 注記 4 注記 4LVCMOS33 –0.300 0.8 2.000 3.450 0.400 VCCO – 0.400 注記 4 注記 4LVTTL –0.300 0.8 2.000 3.450 0.400 2.400 注記 5 注記 5MOBILE_DDR –0.300 20% VCCO 80% VCCO VCCO + 0.300 10% VCCO 90% VCCO 0.10 –0.10PCI33_3 –0.400 30% VCCO 50% VCCO VCCO + 0.500 10% VCCO 90% VCCO 1.50 –0.50SSTL135 –0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 13.00 –13.00SSTL135_R –0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.90 –8.90SSTL15 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 13.00 –13.00SSTL15_R –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 8.90 –8.90SSTL18_I –0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8.00 –8.00SSTL18_II –0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600 13.40 –13.40

    注記: 1. 適切な仕様に基づいてテス ト を実施しています。2. 3.3V および 2.5V 規格は HR I/O バンクでのみサポート されています。3. HR I/O バンクでは、 4、 8、 または 12mA の駆動電流をサポート しています。4. HR I/O バンクでは、 4、 8、 12、 または 16mA の駆動電流をサポート しています。5. HR I/O バンクでは、 4、 8、 12、 16、 または 24mA の駆動電流をサポート しています。6. 特定のインターフェイスにおける DC 電圧レベルの詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、 日本語版)

    を参照してください。

    http://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=11

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    表 11: 差動 SelectIO の DC 入力および出力レベル

    I/O 規格VICM(1) VID(2) VOCM(3) VOD(4)

    V、最小

    V、標準

    V、最大

    V、最小

    V、標準

    V、最大

    V、 最小 V、 標準 V、 最大 V、最小

    V、標準

    V、最大

    BLVDS_25 0.300 1.200 1.425 0.100 – – – 1.250 – 注記 5MINI_LVDS_25

    0.300 1.200 VCCAUX 0.200 0.400 0.600 1.000 1.200 1.400 0.300 0.450 0.600

    PPDS_25 0.200 0.900 VCCAUX 0.100 0.250 0.400 0.500 0.950 1.400 0.100 0.250 0.400RSDS_25 0.300 0.900 1.500 0.100 0.350 0.600 1.000 1.200 1.400 0.100 0.350 0.600TMDS_33 2.700 2.965 3.230 0.150 0.675 1.200 VCCO–0.405 VCCO–0.300 VCCO–0.190 0.400 0.600 0.800

    注記: 1. VICM は入力同相電圧です。2. VID は入力差動電圧 (Q – Q) です。3. VOCM は出力同相電圧です。4. VOD は出力差動電圧 (Q – Q) です。5. BLVDS の VOD はトポロジおよび負荷によって大き く異な り ます。6. 表 13 に LVDS_25 を示します。

    表 12: 相補差動 SelectIO の DC 入力および出力レベル

    I/O 規格VICM(1) VID(2) VOL(3) VOH(4) IOL IOH

    V、 最小 V、 標準 V、 最大 V、 最小 V、 最大 V、 最大 V、 最小 mA、 最大 mA、 最小DIFF_HSTL_I 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 8.00 –8.00DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 8.00 –8.00DIFF_HSTL_II 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 16.00 –16.00DIFF_HSTL_II_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 16.00 –16.00DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 –0.100DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100 – 10% VCCO 90% VCCO 0.100 –0.100DIFF_SSTL135 0.300 0.675 1.000 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 13.0 –13.0DIFF_SSTL135_R 0.300 0.675 1.000 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 8.9 –8.9DIFF_SSTL15 0.300 0.750 1.125 0.100 – (VCCO/2) – 0.175 (VCCO/2) + 0.175 13.0 –13.0DIFF_SSTL15_R 0.300 0.750 1.125 0.100 – (VCCO/2) – 0.175 (VCCO/2) + 0.175 8.9 –8.9DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.470 (VCCO/2) + 0.470 8.00 –8.00DIFF_SSTL18_II 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.600 (VCCO/2) + 0.600 13.4 –13.4

    注記: 1. VICM は入力同相電圧です。2. VID は入力差動電圧 (Q – Q) です。3. VOL はシングルエンド低出力電圧です。4. VOH はシングルエンド高出力電圧です。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=12

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    LVDS DC 仕様 (LVDS_25)表 13: LVDS_25 DC 仕様(1)

    シンボル DC パラメーター 条件 最小 標準 最大 単位VCCO 電源電圧 2.375 2.5 2.625 VVOH Q および Q の最大出力電圧 Q 信号と Q 信号間で RT = 100Ω – – 1.675 VVOL Q および Q の最小出力電圧 Q 信号と Q 信号間で RT = 100Ω 0.700 – – V

    VODIFF差動出力電圧 :(Q – Q)、 Q = High (Q – Q)、 Q = High

    Q 信号と Q 信号間で RT = 100Ω 247 350 600 mV

    VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.00 1.25 1.425 V

    VIDIFF差動入力電圧 :(Q – Q)、 Q = High(Q – Q)、 Q = High

    100 350 600 mV

    VICM 入力同相電圧 0.3 1.2 1.500 V

    注記: 1. LVDS_25 の差動入力は、 出力の要求レベルと異なる VCCO レベルのバンクに配置できます。 詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユー

    ザー ガイ ド』 (UG471: 英語版、 日本語版) を参照してください。

    https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdfhttp://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=13

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    AC スイッチ特性このデータシートに記載のすべての値は、 表 14 に記載されている ISE® Design Suite 14.7 および Vivado® Design Suite 2016.3 のスピード仕様に基づいています。

    スイ ッチ特性はスピード グレードごとに指定され、 Advance、 Preliminary、 Production のいずれかに該当します。 それぞれの定義を次に示します。

    Advance 製品仕様シ ミ ュレーシ ョ ンにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。 この特性のスピード グレードは比較的安定しており、 余裕を持たせた設定ですが、 実際の遅延が大き くなるこ とがあ り ます。

    Preliminary 製品仕様ES (エンジニア リ ング サンプル) シ リ コン特性評価に基づいています。 デバイスおよびスピード グレードは、 量産シ リ コンのパフォーマンスによ り近いものとな り ます。 Advance と比較する と、 実際の遅延の方が大き くなる可能性は低くなっています。

    Production 製品仕様特定のデバイス ファ ミ リの十分な量産を経た上で特性評価が行われ、 リ リースされています。スピード ファ イルには、デバイスの実際の遅延に即した値が記載されています。 また、 以降の変更はカスタマーに正式に通知されます。 通常、 遅いスピード グレードから先にProduction スピード ファ イルが提供されます。

    AC スイッチ特性のテスト内部タイ ミ ング パラ メーターは、 内部テス ト パターンで計測されて求められています。 すべての AC スイ ッチ特性は、 ワース ト ケースの電源電圧およびジャンクシ ョ ン温度条件での値です。

    よ り具体的な条件での正確で確定的なワース ト ケース データを得るには、 スタティ ッ ク タイ ミ ング解析ツールを使用してシ ミ ュレーシ ョ ン ネッ ト リ ス トにバッ クアノテート した値を使用してください。特記のない限り、これらの値はすべての Zynq-7000 デバイスに適用されます。

    スピード グレードデバイスはそれぞれ生産時期が異なるため、 カテゴ リの移行は各デバイスの製造プロセスのステータスによって決定されます。 表 15に、 Zynq-7000 デバイスのステータスをスピード グレードに基づいて示します。

    表 14: Zynq-7000 SoCデバイス別のスピード仕様

    ISE 14.7 Vivado 2016.3 デバイス1.08 1.11 XC7Z010 および XC7Z020N/A 1.11 XC7Z007S、 XC7Z012S、 XC7Z014S、 および XC7Z0151.06 1.09 XA7Z010 および XA7Z0201.06 1.10 XQ7Z020

    表 15: Zynq-7000 デバイスのスピード グレード

    デバイススピード グレード

    Advance Preliminary ProductionXC7Z007S -2E、 -2I、 -1C、 -1IXC7Z012S -2E、 -2I、 -1C、 -1IXC7Z014S -2E、 -2I、 -1C、 -1IXC7Z010 -3E、 -2E、 -2I、 -1C、 -1I、 -1LIXC7Z015 -3E、 -2E、 -2I、 -1C、 -1I、 -1LIXC7Z020 -3E、 -2E、 -2I、 -1C、 -1I、 -1LIXA7Z010 -1I、 -1QXA7Z020 -1I、 -1QXQ7Z020 -2I、 -1I、 -1Q、 -1LI

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=14

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 15

    Production シリコンおよびソフ トウェアのステータス特定のファ ミ リ (およびスピード グレード ) は、 それに正し く対応するスピード仕様 (Advance、 Preliminary、 Production) のリ リース前に、Production と して リ リースされる場合があ り ます。 このよ うな不一致は、その後にリ リースされるスピード仕様で修正されます。表 16 に示されている Zynq-7000 デバイス、 スピード グレード、 ソフ ト ウェア ツール、 およびスピード仕様は、 Production で最小限必要になる リ リースで、 後続のツールおよびスピード仕様すべてを使用できます。

    Vivado ツールでの適切なスピード グレードおよび電圧の選択Vivado ツールで、 使用するデバイスに適したスピード グレードおよび電圧を選択する必要があ り ます。Vivado ツールで -3、 -2、 -1 (PL 1.0V) スピード仕様を選択する場合、 Zynq-7000、 XA Zynq-7000、 または Defense Grade Zynq-7000サブファ ミ リ を選んだ後に、 デバイス名、 パッケージ名、 スピード グレードで構成されるパーツ名を選択します。 たとえば、 CLG484パッケージでスピード グレード -3 の XC7Z020 デバイスを使用する際は、 xc7z020clg484-3 を選択します。同様に、 -1LI (PL 0.95V) スピード仕様を選択する場合は、 Zynq-7000 サブファ ミ リ を選んだ後に、 デバイス名、 「i」 、 パッケージ名、スピード グレードで構成されるパーツ名を選択します。つま り、CLG484 パッケージでスピード グレード -1LI (PL 0.95V) の XC7Z020デバイスを使用する際は、 xc7z020iclg484-1L を選択します。 -1LI (PL 0.95V) スピード仕様は ISE ツールでサポート されていません。ISE ツールでサポート されているデバイスに対してスピード グレードを選択する場合も、 パーツ名の構成は同様です。 ISE ツールでサポート されている Zynq-7000 デバイスのサブセッ トは、 表 16 に記載されています。

    表 16: Zynq-7000 デバイスの Production 仕様のソフ トウェアおよびスピード仕様のバージ ョ ン

    デバイススピード グレード

    -3E -2E -2I -1C -1I -1LI -1QXC7Z007S N/A Vivado 2016.3 v1.11 N/A N/AXC7Z012S N/A Vivado 2016.3 v1.11 N/A N/AXC7Z014S N/A Vivado 2016.3 v1.11 N/A N/AXC7Z010 ISE 14.5 v1.06 および

    Vivado 2013.1 v1.06ISE 14.4 および 14.4 デバイス パッ ク v1.05

    および Vivado 2013.1 v1.06Vivado

    2014.4 v1.11 N/A

    XC7Z015 Vivado 2013.4 v1.09 Vivado 2014.4 v1.11 N/A

    XC7Z020 ISE 14.5 v1.06 および Vivado 2013.1 v1.06

    ISE 14.4 および 14.4 デバイス パッ ク v1.05および Vivado 2013.1 v1.06

    Vivado 2014.4 v1.11 N/A

    XA7Z010 N/A ISE 14.5 v1.04 および Vivado 2013.1 v1.04 N/AISE 14.6 v1.05 および Vivado 2013.2 v1.05

    XA7Z020 N/A ISE 14.5 v1.04 および Vivado 2013.1 v1.04 N/AISE 14.6 v1.05 および Vivado 2013.2 v1.05

    XQ7Z020N/A

    ISE 14.6 v1.05 および

    Vivado 2013.2 v1.05N/A ISE 14.6 v1.05 および Vivado 2013.2 v1.05

    Vivado 2015.4 v1.10

    ISE 14.7 v1.06 および Vivado 2013.3 v1.06

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=15

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    PS パフォーマンス特性その他の設計要件の詳細は、『Zynq-7000 SoC テクニカル リ ファレンス マニュアル』 (UG585: 英語版、日本語版) を参照してください。

    表 17: CPU クロック ド メインのパフォーマンス

    シンボル クロック比 説明スピード グレード

    単位-3 -2 -1C/-1I/-1LI -1Q

    FCPU_6X4X_621_MAX(1)

    6:2:1

    最大 CPU ク ロ ッ ク周波数 866 766 667 667 MHzFCPU_3X2X_621_MAX 最大 CPU_3X ク ロ ッ ク周波数 433 383 333 333 MHzFCPU_2X_621_MAX 最大 CPU_2X ク ロ ッ ク周波数 288 255 222 222 MHzFCPU_1X_621_MAX 最大 CPU_1X ク ロ ッ ク周波数 144 127 111 111 MHzFCPU_6X4X_421_MAX(1)

    4:2:1

    最大 CPU ク ロ ッ ク周波数 710 600 533 533 MHzFCPU_3X2X_421_MAX 最大 CPU_3X ク ロ ッ ク周波数 355 300 267 267 MHzFCPU_2X_421_MAX 最大 CPU_2X ク ロ ッ ク周波数 355 300 267 267 MHzFCPU_1X_421_MAX 最大 CPU_1X ク ロ ッ ク周波数 178 150 133 133 MHz

    注記: 1. bootROM 実行中の最大周波数は、 すべての仕様において 500MHz です。

    表 18: PS DDR クロック ド メインのパフォーマンス(1)

    シンボル 説明スピード グレード

    単位-3 -2 -1C/-1I/-1LI -1Q

    FDDR3_MAX 最大 DDR3 インターフェイス パフォーマンス 1066 1066 1066 1066 Mb/sFDDR3L_MAX 最大 DDR3L インターフェイス パフォーマンス 1066 1066 1066 1066 Mb/sFDDR2_MAX 最大 DDR2 インターフェイス パフォーマンス 800 800 800 800 Mb/sFLPDDR2_MAX 最大 LPDDR2 インターフェイス パフォーマンス 800 800 800 800 Mb/sFDDRCLK_2XMAX 最大 DDR_2X ク ロ ッ ク周波数 444 408 355 355 MHz

    注記: 1. すべてのパフォーマンス値は、 内部および外部 VREF コンフ ィギュレーシ ョ ンの両方に適用されます。

    表 19: PS-PL インターフェイスのパフォーマンス

    シンボル 説明 最小 最大 単位

    FEMIOGEMCLK EMIO ギガビッ ト イーサネッ ト コン ト ローラーの最大周波数 – 125 MHzFEMIOSDCLK EMIO SD コン ト ローラーの最大周波数 – 25 MHzFEMIOSPICLK EMIO SPI コン ト ローラーの最大周波数 – 25 MHzFEMIOJTAGCLK EMIO JTAG コン ト ローラーの最大周波数 – 20 MHzFEMIOTRACECLK EMIO ト レース コン ト ローラーの最大周波数 – 125 MHzFFTMCLK ファブリ ッ ク ト レース モニターの最大周波数 – 125 MHzFEMIODMACLK DMA 最大周波数 – 100 MHzFAXI_MAX 最大 AXI インターフェイス パフォーマンス – 250 MHz

    http://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug585-Zynq-7000-TRM.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug585-Zynq-7000-TRM.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=16

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    PS のスイッチ特性

    クロック

    リセッ ト

    PS_POR_B のディアサートは、 セキュア ロ ッ クダウン ウ ィンド ウ内で発生しないよ うに次の要件を満たす必要があ り ます。 図 1 に、PS_POR_B と最後の電源立ち上がり (VCCINT、VCCBRAM、VCCAUX、またはバンク 0 の VCCO) 間のタイ ミ ング関係を示します。TSLWの最小および最大パラ メーターは、最後の PL 電源が 250mV に達してからセキュア ロ ッ クダウン ウ ィンド ウが開始および終了するまでの各時間を定義します。 PS_POR_B は、 セキュア ロ ッ クダウン ウ ィンド ウ内でディアサートするこ とはできません。

    表 20: システムの基準クロックおよび入力要件

    シンボル 説明 最小 標準 最大 単位

    TJTPSCLK PS_CLK RMS ク ロ ッ クのジッ ター許容値 – – ±0.5 %TDCPSCLK PS_CLK デューティ サイクル 40 – 60 %TRFPSCLK PS_CLK の立ち上がりおよび立ち下がり時間 – – 6 nsFPSCLK PS_CLK 周波数 30 – 60 MHz

    表 21: PS PLL のスイッチ特性

    シンボル 説明スピード グレード

    単位-3 -2 -1C/-1I/-1LI -1Q

    TLOCK_PSPLL PLL 最大ロッ ク時間 60 60 60 60 µsFPSPLL_MAX PLL 最大出力周波数 2000 1800 1600 1600 MHzFPSPLL_MIN PLL 最小出力周波数 780 780 780 780 MHz

    表 22: PS リセッ トのアサートのタイ ミング要件

    シンボル 説明 最小 標準 最大 単位

    TPSPOR PS_POR_B アサート時間(1) 100 – – µsTPSRST PS_SRST_B アサート時間 3 – – PS_CLK ク ロ ッ ク

    サイクル

    注記: 1. PS_POR_B は、 PS 電源電圧が最小レベルに達してから TPSPOR 時間経過するまで Low にアサートする必要があ り ます。

    X-Ref Target - Figure 1

    図 1: PS_POR_B および電源の立ち上がりタイ ミング要件

    PS_POR_B

    Last Ramping PL Supply

    Secure Lockdown WindowDo not deassert PS_POR_BTSLW(min)

    TSLW(max)

    250 mVDS187_22_022015

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=17

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    PS コンフ ィギュレーシ ョ ン

    DDR メモリ インターフェイス

    表 23: PS リセッ ト /電源のタイ ミング要件

    シンボル 説明 PS_CLK 周波数 MHz) 最小 最大 単位TSLW(1) 128KB CRC eFUSE が無効、 PLL が有効

    デフォルト コンフ ィギュレーシ ョ ン30 12 39 ms

    33.33 12 40 ms60 13 40 ms

    128KB CRC eFUSE が無効、 PLL がバイパス モード 30 –32 13 ms33.33 –27 13 ms

    60 –9 25 ms

    128KB CRC eFUSE が有効、 PLL が有効(2) 30 –19 9 ms33.33 –16 12 ms

    60 –3 25 ms

    128KB CRC eFUSE が有効、 PLL がバイパス モード (2) 30 –830 –788 ms33.33 –746 –705 ms

    60 –408 –374 ms

    注記: 1. 立ち上がり時間が 6ms 未満のと きに有効です。 立ち上がり時間が 6ms よ り も長くなる場合は、 『Zynq-7000 SoC テクニカル リ ファレンス マニュ

    アル』 (UG585: 英語版、 日本語版) の 「BootROM の性能」 を参照してください。2. PS 電源と PL 電源が接続されている場合、 表 22 の PS_POR_B アサート時間の要件 (TPSPOR) およびこれに関連する注記を確認して ください。

    表 24: プロセッサ コンフ ィギュレーシ ョ ン アクセス ポートのスイッチ特性

    シンボル 説明 最小 標準 最大 単位

    FPCAPCKプロセッサ コンフ ィギュレーシ ョ ン アクセス ポート(PCAP) の最大周波数

    – – 100 MHz

    表 25: DDR3 インターフェイスのスイッチ特性 (1066Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 450 – ps

    TDQDS(3) DQ 出力から DQS スキュー 131 – ps

    TDQDH(4) DQS 出力から DQ スキュー 288 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー –0.11 0.09 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 532 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 637 – ps

    注記: 1. VCCO_DDR の推奨値は 1.5V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug585-Zynq-7000-TRM.pdfhttp://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug585-Zynq-7000-TRM.pdfhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=18

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    表 26: DDR3 インターフェイスのスイッチ特性 (800Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 232 – ps

    TDQDH(4) DQS 出力から DQ スキュー 401 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー –0.10 0.06 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 722 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 882 – ps

    注記: 1. VCCO_DDR の推奨値は 1.5V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    表 27: DDR3L インターフェイスのスイッチ特性 (1066Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 450 – psTDQDS(3) DQ 出力から DQS スキュー 189 – psTDQDH(4) DQS 出力から DQ スキュー 267 – psTDQSS ク ロ ッ ク出力から DQS スキュー –0.13 0.04 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 410 – psTCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 629 – ps

    注記: 1. VCCO_DDR の推奨値は 1.35V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    表 28: DDR3L インターフェイスのスイッチ特性 (800Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 321 – ps

    TDQDH(4) DQS 出力から DQ スキュー 380 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー –0.12 0.04 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 636 – ps

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=19

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 853 – ps

    注記: 1. VCCO_DDR の推奨値は 1.35V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    表 29: LPDDR2 インターフェイスのスイッチ特性 (800Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 196 – ps

    TDQDH(4) DQS 出力から DQ スキュー 328 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー 0.90 1.06 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 202 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 353 – ps

    注記: 1. VCCO_DDR の推奨値は 1.2V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    表 28: DDR3L インターフェイスのスイッチ特性 (800Mb/s)(1) (続き)

    シンボル 説明 最小 最大 単位

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=20

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

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    表 30: LPDDR2 インターフェイスのスイッチ特性 (400Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 664 – ps

    TDQDH(4) DQS 出力から DQ スキュー 766 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー 0.90 1.06 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 731 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 907 – ps

    注記: 1. VCCO_DDR の推奨値は 1.2V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    表 31: DDR2 インターフェイスのスイッチ特性 (800Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 147 – ps

    TDQDH(4) DQS 出力から DQ スキュー 376 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー –0.07 0.08 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 732 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 938 – ps

    注記: 1. VCCO_DDR の推奨値は 1.8V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=21

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 22

    表 32: DDR2 インターフェイスのスイッチ特性 (400Mb/s)(1)

    シンボル 説明 最小 最大 単位

    TDQVALID(2) 入力データ有効ウ ィンド ウ 500 – ps

    TDQDS(3) DQ 出力から DQS スキュー 385 – ps

    TDQDH(4) DQS 出力から DQ スキュー 662 – ps

    TDQSS ク ロ ッ ク出力から DQS スキュー –0.11 0.06 TCKTCACK(5) コマンド /アドレス出力の CLK に対するセッ ト アップ タイム 1760 – ps

    TCKCA(6) コマンド /アドレス出力の CLK に対するホールド タイム 1739 – ps

    注記: 1. VCCO_DDR の推奨値は 1.8V ±5% です。2. VREF から VREF までの計測値です。3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK の

    VREF までの計測値です。

    X-Ref Target - Figure 2

    図 2: DDR 出力のタイ ミング図X-Ref Target - Figure 3

    図 3: DDR 入力のタイ ミング図

    Write NOP NOP NOP NOP

    Bank, Col n

    D0 D1 D3

    TDQDH

    TDQDS

    TDQDH

    TDQDS

    TDQSS

    TCKCATCACK

    TCKCATCACK

    DS187_01_012213

    CLKCLK

    Command

    Address

    DQS

    DQS

    DQ D2

    D0 D1 D2 D3

    TDQVALID

    CLKCLK

    DQS

    DQS

    DQDS187_02_012213

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=22

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 23

    スタテ ィ ック メモリ コン ト ローラー表 33: SMC インターフェイスの遅延の特性(1)(2)

    シンボル 説明 最小 最大 単位

    TNANDDOUT 最後のレジスタからパッ ドまでの NAND_IO の出力遅延 4.12 6.45 nsTNANDALE 最後のレジスタからパッ ドまでの NAND_ALE の出力遅延 5.08 6.33 nsTNANDCLE 最後のレジスタからパッ ドまでの NAND_CLE の出力遅延 4.87 6.40 nsTNANDWE 最後のレジスタからパッ ドまでの NAND_WE_B の出力遅延 4.69 5.89 nsTNANDRE 最後のレジスタからパッ ドまでの NAND_RE_B の出力遅延 5.12 6.44 nsTNANDCE 最後のレジスタからパッ ドまでの NAND_CE_B の出力遅延 4.68 5.89 nsTNANDDIN NAND_IO のセッ ト アップ タイムおよび入力遅延 (パッ ドから最初のレジスタ

    まで)1.48 3.09 ns

    TNANDBUSY NAND_BUSY のセッ ト アップ タ イムおよび入力遅延 (パッ ドから最初のレジスタまで)

    2.48 3.33 ns

    TSRAMA 最後のレジスタからパッ ドまでの SRAM_A の出力遅延 3.94 5.73 nsTSRAMDOUT 最後のレジスタからパッ ドまでの SRAM_DQ の出力遅延 4.66 6.45 nsTSRAMCE 最後のレジスタからパッ ドまでの SRAM_CE の出力遅延 4.57 5.95 nsTSRAMOE 最後のレジスタからパッ ドまでの SRAM_OE_B の出力遅延 4.79 6.13 nsTSRAMBLS 最後のレジスタからパッ ドまでの SRAM_BLS_B の出力遅延 5.25 6.74 nsTSRAMWE 最後のレジスタからパッ ドまでの SRAM_WE_B の出力遅延 5.12 6.48 nsTSRAMDIN SRAM_DQ のセッ ト アップ タイムおよび入力遅延 (パッ ドから最初のレジスタ

    まで)1.93 3.05 ns

    TSRAMWAIT SRAM_WAIT のセッ ト アップ タイムおよび入力遅延 (パッ ドから最初のレジスタまで)

    2.26 3.15 ns

    FSMC_REF_CLK SMC の基準クロ ッ ク周波数 – 100 MHz

    注記: 1. すべてのパラ メーターには、 パッケージのフライ ト タイムおよびレジスタが制御する遅延は含まれません。2. SMC タイ ミ ングの詳細は、 『ARM® PrimeCell® Static Memory Controller (PL350 series) Technical Reference Manual』 を参照してください。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=23

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 24

    Quad-SPI インターフェイス表 34: Quad-SPI インターフェイスのスイッチ特性

    シンボル 説明 負荷の条件 最小 最大 単位

    フ ィードバック クロックが有効TDCQSPICLK1 Quad-SPI ク ロ ッ クのデューティ サイクル すべて(1)(2) 44 56 %

    TQSPICKO1 データおよびスレーブ セレク トの出力遅延15pF(1) –0.10(3) 2.30

    ns30pF(2) –1.00 3.80

    TQSPIDCK1 入力データ セッ ト アップ タイム15pF(1) 2.00 –

    ns30pF(2) 3.30 –

    TQSPICKD1 入力データ ホールド タイム15pF(1) 1.30 –

    ns30pF(2) 1.50 –

    TQSPISSCLK1 スレーブ セレク トのアサートから次のクロ ッ ク エッジ すべて(1)(2) 1 –FQSPI_REF_CLK

    サイクル

    TQSPICLKSS1 ク ロ ッ ク エッジからスレーブ セレク トのディアサート すべて(1)(2) 1 –FQSPI_REF_CLK

    サイクル

    FQSPICLK1 Quad-SPI デバイスのクロ ッ ク周波数15pF(1) – 100(4)

    MHz30pF(2) – 70(4)

    フ ィードバック クロックが無効TDCQSPICLK2 Quad-SPI ク ロ ッ クのデューティ サイクル すべて(1)(2) 44 56 %TQSPICKO2 データおよびスレーブ セレク トの出力遅延 15pF(1) –0.10 3.80 ns

    30pF(2) –1.00 3.80 nsTQSPIDCK2 入力データ セッ ト アップ タイム すべて(1)(2) 6 – nsTQSPICKD2 入力データ ホールド タイム すべて(1)(2) 12.5 – nsTQSPISSCLK2 スレーブ セレク トのアサートから次のクロ ッ ク エッジ すべて(1)(2) 1 –

    FQSPI_REF_CLK サイクル

    TQSPICLKSS2 ク ロ ッ ク エッジからスレーブ セレク トのディアサート すべて(1)(2) 1 –FQSPI_REF_CLK

    サイクル

    FQSPICLK2 Quad-SPI デバイスのクロ ッ ク周波数 すべて(1)(2) – 40 MHz

    フ ィードバック クロックが有効または無効FQSPI_REF_CLK Quad-SPI の基準クロ ッ ク周波数 すべて(1)(2) – 200 MHz

    注記: 1. LVCMOS33、 Slow スルー レート、 8mA 駆動電流、 15pF 負荷、 フ ィードバッ ク ク ロ ッ ク ピンに負荷なしをテス ト条件と しています。 Quad-SPI

    シングル スレーブ セレク ト 4 ビッ ト I/O モードです。2. LVCMOS33、 Slow スルー レート、 8mA 駆動電流、 4 ビッ ト スタ ッ ク ド I/O コンフ ィギュレーシ ョ ンで 30pF 負荷、 フ ィードバッ ク ク ロ ッ ク ピ

    ンに負荷なしをテス ト条件と しています。 Quad-SPI シングル スレーブ セレク ト 4 ビッ ト I/O モードです。3. TQSPICKO1 は有効な値です。 特定のデバイスにおける Clock-Out デューティ サイクルの制限に基づいて、 メモ リ デバイスの入力セッ ト アップ/

    ホールドのタイ ミ ング バジェッ ト を求める場合は、 この値を使用して ください。4. 適切なコンポーネン トの選択やボード設計が必須です。

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=24

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    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 25

    X-Ref Target - Figure 4

    図 4: Quad-SPI インターフェイス (フ ィードバック クロックは有効) のタイ ミング図X-Ref Target - Figure 5

    図 5: Quad-SPI インターフェイス (フ ィードバック クロックは無効) のタイ ミング図

    QSPI{1,0}_SS_B

    QSPI_SCLK_OUT CPOL = 0

    QSPI{1,0}_IO_[3,0]

    QSPI_SCLK_OUT CPOL = 1

    DS187_03_110515

    TQSPICKO1

    TQSPISSCLK1

    TQSPISSCLK1TQSPICLKSS1

    TQSPICLKSS1

    TQSPIDCK1

    TQSPICKD1

    OUT1OUT0 INn-2 INn-1 INn

    OUT0 OUT1 INn-1

    QSPI{1,0}_SS_B

    QSPI_SCLK_OUT(CPOL = 0)

    QSPI_SCLK_OUT(CPOL = 1)

    QSPI{0,1}_IO_[3:0]

    TQSPICKD2TQSPIDCK2TQSPICKO2

    TQSPICLKSS2TQSPISSCLK2

    TQSPICLKSS2TQSPISSCLK2

    INn

    DS187_04_110515

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=25

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    ULPI インターフェイス表 35: クロック受信モードの ULPI インターフェイスのスイッチ特性(1)(2)

    シンボル 説明 最小 標準 最大 単位

    TULPIDCK ULPI ク ロ ッ クに対する入力セッ ト アップ、 全入力 3.00 – – nsTULPICKD ULPI ク ロ ッ クに対する入力ホールド、 全入力 1.00 – – nsTULPICKO ULPI ク ロ ッ クから出力が有効になるまでの時間、 全出力 1.70 – 8.86 nsFULPICLK ULPI デバイスのクロ ッ ク周波数 – 60 – MHz

    注記: 1. LVCMOS33、 Slow スルー レート、 8mA 駆動電流、 15pF 負荷、 60MHz デバイス周波数をテス ト条件と しています。 2. すべてのタイ ミ ング値は、 理想的な外部入力クロ ッ クを前提と しています。 実際のデザイン システムにおけるタイ ミ ング バジェッ トにはさ らに

    外部クロ ッ ク ジッ ターを考慮する必要があ り ます。

    X-Ref Target - Figure 6

    図 6: ULPI インターフェイスのタイ ミング図

    TULPICKO

    TULPICKO

    TULPICKDTULPIDCK

    TULPICKDTULPIDCK

    USB{0,1}_ULPI_CLK

    USB{0,1}_ULPI_DATA[7:0] (Input)

    USB{0,1}_ULPI_DIR,USB{0,1}_ULPI_NXT

    USB{0,1}_ULPI_STP

    USB{0,1}_ULPI_DATA[7:0] (Output)

    DS187_05_021013

    http://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS187&Title=Zynq-7000%20SoC%20%28Z-7007S%26%2312289%3BZ-7012S%26%2312289%3BZ-7014S%26%2312289%3BZ-7010%26%2312289%3BZ-7015%26%2312289%3BZ-7020%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.20.1&docPage=26

  • Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイッチ特性

    DS187 (v1.20.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 27

    RGMII インターフェイスおよび MDIO インターフェイス表 36: RGMII および MDIO インターフェイスのスイッチ特性(1)(2)(3)

    シンボル 説明 最小 標準 最大 単位

    TDCGETXCLK 送信クロ ッ クのデューティ サイクル 45 – 55 %TGEMTXCKO RGMII_TX_D[3:0]、 RGMII_TX_CTL 出力 Clock-to-Out –0.50 – 0.50 nsTGEMRXDCK RGMII_RX_D[3:0]、 RGMII_RX_CTL 入力セッ ト アップ タイム 0.80 – – nsTGEMRXCKD RGMII_RX_D[3:0]、 RGMII_RX_CTL 入力ホールド タイム 0.80 – – nsTMDIOCLK MDC 出力クロ ッ ク周期 400 – – nsTMDIOCKH MDC ク ロ ッ ク High 時間 160 – – nsTMDIOCKL MDC ク ロ ッ ク Low 時間 160 – – nsTMDIODCK MDIO 入力データ セッ ト アップ タイム 80 – – nsTMDIOCKD MDIO 入力データ ホールド タイム 0 – – nsTMDIOCKO MDIO データ出力遅延 –20 – 170 nsFGETXCLK RGMII_TX_CLK 送信クロ ッ ク周波数 – 125 – MHzFGERXCLK RGMII_RX_CLK 受信クロ ッ ク周波数 – 125 – MHzFENET_REF_CLK イーサネッ トの基準クロ ッ ク周波数 – 125 – MHz

    注記: 1. LVCMOS25、 Fast スルー レート、 8mA 駆動電流、 15pF 負荷をテス ト条件と しています。 この表に記載の値は、 1000Mb/s の動作に対して指定

    されています。

    2. LVCMOS25 Slow スルー レートおよび LVCMOS33 はサポート され