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INGENIERÍA ELÉCTRICA

SISTEMAS DIGITALES

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Latches, Flip-Flops y Timers

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Un latch es un dispositivo de almacenamiento temporal que tiene dos estados estables (biestables). Este es la forma básica de una memoria.

Latches (cerrojo, seguro)

El latch S-R (Set-Reset) es el tipo más básico. Puede ser construido a partir de las puertas NOR o puertas NAND. Con las puertas NOR, el latch responde a las entradas activas ALTA; con puertas NAND, este responde a las entradas activas BAJA.

NOR Active-HIGH Latch NAND Active-LOW Latch

R

S

Q Q

Q

S

RQ

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El latch S-R activo en-ALTO esta en una condición estable(asegurado) cuando ambas entradas son BAJAS.

R

S

Q

Q

Suponga que el latch está inicialmente RESET (Q = 0) y las entradas están a su nivel inactivo (0). Para establecer el pestillo (Q = 1), una señal de ALTO momentánea se aplica a la entrada S, mientras que la R sigue siendo BAJA.

0 1

0

R

S

Q

Q

1

0

0

Para RESETEAR el latch (Q = 0), una señal ALTA momentánea se aplica a la entrada R, mientras que S sigue siendo BAJA.

0

0

1

01

0

Latch al inicio en RESET

Latch al inicio en SET

Latches

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S

R

El latch S′ -R′ activo en-BAJO esta en una condición estable(asegurado) cuando ambas entradas son ALTAS.

Q

Q

1 1

01

0

1

Latch initially RESET

Q

Q

1

1

01

01

Latch initially SET

S

R

Nunca aplicar una entradaactiva SET y RESET al mismotiempo (invalido).

Latches

Suponiendo que el latch está inicialmente RESET (Q = 0) y las entradas están a su nivel inactivo (1). Para SETear el latch (Q = 1), una señal BAJA momentánea se aplica a la entrada S′, mientras que la R′ sigue siendo ALTA.

Para RESETear el latch una entrada BAJA momentanea es aplicada a la entrada R′ mientras S′ esta ALTA.

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El latch S-R activo en BAJA esta disponible como 74LS279A.

(5)

1S1(2)

(1)

(6)

1R

2S

2R

1S2(4)

(9)

(13)

(7)

(3)

(14)

3S1(11)

(10)

(15)

3R

4S

4R

3S2(12)

1Q

2Q

3Q

4Q

74LS279A 1

2

Position 1 to 2

Position 2 to 1

S

R

Q

VCC

S

R

Latches

Los latches S′-R′ son usados con frecuencia como un circuito de interruptor debounce (antirrebote) como se muestra:

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Un latch gatillado es una variante del latch básico.

El latch gatillado tiene una entradaadicional, llamada enable (EN) esta es unaorden ALTA para que el latch responds a las entradas S y R.

R

SQ

Q

ENSe muestra la salida Q con relación a las señales de entrada. Asumir que Q es BAJA.

Notar que S y R solo estan activas cuando EN es ALTA.

S

R

ENQ

Latches

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El latch D es una variante del latch S-R pero conbina las entradas S y R dentro de una sola entrada D como se muestra:

Una regla simple para el latch D es: Q sigue a D cuando EN esta activa.

D

EN

Q

QQ

QD

EN

Latches

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La tabla de verdad para el latch D resume su operación. Si EN es BAJA, entonces no hay ningún cambio en la salida y esta esta asegurada.

Inputs

Comments

01X

END

110

Outputs

01Q0

QQ

10Q0

RESETSETNo change

Latches

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Determine la salida Q para el latch D, dadas las entradas mostradas.

EN

Q

D

Notar que EN no esta activa durante este tiempo, por lo que la salida se bloquea.

Q

QD

EN

Latches

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Un flip-flop se diferencia de un latch en la forma que cambia de estado. Un flip-flop es un dispositivo de frecuencia de reloj, en el que sólo el borde del reloj determina cuando se introduce un nuevo bit.

El borde activo puede ser positivo o negativo.

D Q

C

Q

(a) Positive edge-triggered

D Q

C

Q

(b) Negative edge-triggered

Indicador dinamico de entrada

Flip-flops

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La tabla de verdad para un flip-flop D de borde positivo de disparo se muestra mediante una flecha hacia arriba, recordar que las entradas del flip-flop D son sensibles solo al borde ascendente del reloj; de lo contrario, se enclava. La tabla de verdad para un flanco negativo que activa flip-flop D es idéntico a excepción de la dirección de la flecha.

Inputs

Comments

1

CLKD

Outputs

1

QQ

0 SET0 0 1 RESET

Inputs

Comments

1

CLKD

Outputs

1

QQ

0 SET0 0 1 RESET

(a) Activado por flanco positivo (b) Activado por flanco negativo

Flip-flops

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El flip-flop J-K es más versatil que el flip-flop D. Además de la entrada de reloj, este tiene dos entradas, etiquetadas con J y K. Cuando ambas J y K = 1, la salida cambia de estado (conmuta) sobre la transición activa de reloj (en este caso, el flanco de subida).

Inputs

Comments

1

1 1

1

CLKKJ

Outputs

1

QQ

Q0

Q0

Q0

Q0

0 SETToggle

0

0

00 0 1 RESET

No change

Flip-flops

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Determine la salida Q para el flip-flop J-K, dadas las entradas mostradas.

CLK

Q

K

J

CLK

K

J

Q

Q

Note que las salidas cambian con el borde delantero del reloj.

Set Toggle Set Latch

Flip-flops

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CLK

D

CLK

Q

Q

Un flip-flop D no tiene un modo de conmutación como el flip-flop J-K, pero se puede configurar un modo de conmutación mediante la conexión Q de nuevo hacia D como se muestra. Esto es útil en algunos contadores como se verá en más adelante.

Por ejemplo, si Q es BAJA, Q es ALTA y el flip-flop cambiará en el siguiente flanco de reloj. Debido a que el flip-flop sólo cambia en el borde activo, la salida sólo cambiará una vez por cada pulso de reloj.

Flip-flop D conectado en modo de conmutación.

Flip-flops

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Las entradas síncronas se transfieren en el borde de activación del reloj (por ejemplo las entradas D o JK). La mayoría de los flip-flops tienen otras entradas que son asíncronas, significa, que afectan la salida independiente del reloj.

Dos de estas entradas se etiquetan normalmente con preset (PRE) y clear(CLR). Estas entradas son generalmente activas en nivel BAJO.

Se muestra un flip-flop J-K con presety clear activos en nivel BAJO.

CLK

K

J

Q

Q

PRE

CLR

Flip-flops

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Flip-flops

Determine la salida de Q para el flip-flop J-K flip-flop, dadas las entradas como se muestra.

CLK

K

J

Q

Q

PRE

CLR

Set Conmut Reset Conmut

Set

Set

Reset

Latch

CLK

K

J

Q

PRE

CLR

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El tiempo de Propagación esta especificado por la subida y la caída de las salidas. Se mide entre el 50% del nivel al 50% del nivel de transición de la salida.

Punto del 50% en el borde de disparo

Punto del 50%

Punto del 50% de la transición de BAJO a ALTO de Q

tPLH tPHL

CLK CLK

Q Q Punto del 50% de la transición de ALTO a BAJO de Q

El tiempo de propagación típico para el 74AHC de la familia (CMOS) es de 4 ns. Lógica aún más rápido está disponible para aplicaciones especializadas.

Características de los Flip-flop

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Otra especificación del tiempo de propagación es el tiempo requerido para que una entrada asincrónica cause un cambio en la salida. Una vez más, se mide a partir de los niveles de 50%. La familia 74AHC ha especificado estos tiempos de retardo por debajo de los 5 ns.

Punto de 50%

tPLHtPHL

Q Punto de 50%Punto de 50%

Punto de 50%

Q

PRE CLR

Características de los Flip-flop

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El Set-up time y el hold time son los tiempos necesarios antes y despues de la transición del reloj para que los datos esten presents y estos sean sincronizados de forma fiable en el flip-flop.

Setup time es el tiempo mínimo para que los datos esten presentes antes de la señal de reloj.

Hold time es el tiempo mínimo para que los datos se mantengan después de la señal de reloj.

CLK

D

CLK

D

Set-up time, ts

Hold time, tH

Características de los Flip-flop

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Otras especificaciones incluyen la máxima frecuencia de reloj, el ancho mínimo de pulso para varias entradas, y la potencia de disipación. La potencia de disipación es el product del voltaje de la fuente y la corriente media requerida.Una comparación útil entre las familias lógicas es el producto velocidad-potencia la cual utiliza dos de las especificaciones ya tratadas: el retraso medio de propagación y la potencia de disipación media. La unidad es la energía.

¿Cual es el product de la velocidad-potencia para el 74AHC74A? Utilizar los datos del datasheet del componente para la respuesta..

Del datasheet del componente, el tiempo de propagación medio es de 4.6 ns. La potencia disipada en reposo es de 1.1 mW. Por tanto el product velocidad-potencia es 5 pJ.

Características de los Flip-flop

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Las principales aplicaciones de los flip-flop son para el almacenamiento temporal de datos, divisores de frecuencia, y en contadores.

Típicamente, para aplicaciones de almacenamiento de datos, un grupo de flip-flops son conectados a las líneas de datos en paralelo y todos al disparo de reloj a la vez. Los datos se almacenan hasta el siguiente pulso de reloj.

D

C

R

D

C

R

D

C

R

D

C

R

Parallel data input lines

Clock

Clear

Output lines

Q0

Q1

Q2

Q3

Aplicaciones de los Flip-flop

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En división de frecuencia, utilizar un flip-flop en modo conmutación o encadenar en serie flip-flops conmutadorespara así continuar dividiendo por dos.

Un flip-flop divide fin por 2, el segungo flip-flop divide fin por 4 (y así sucesivamente). Un beneficio secundario de la division de frecuencia es que la salida tiene exactamente el 50% de ciclo de trabajo.

HIGH HIGH

CLK

K

JQA

CLK

K

J

fin

QB fout

Formas de onda:

fin

fout

Aplicaciones de los Flip-flop

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El multivibrador monoestable o monoestable es un dispositivo con un solo estado estable. Cuando se activa, pasa a su estado inestable por una longitud predeterminada de tiempo, y a continuación, vuelve a su estado estable.

En la mayoría de monoestables, la longitud del tiempo en el estadoinestable (tW) esta determinado por un circuito externo RC.

Trigger

CEXTREXT

+V

CX

RX/CX

Q

Q

tW

Trigger

Q

Multivibrador

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7

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El monoestable no responde a disparo alguno, incluso si este ocurre en el estado inestable. Si este ocurre durante el estado inestable, el estado se prolonga en una cantidad igual al ancho de pulso.

Retriggers

tW

Trigger

Q

Monoestable redisparable:

El monoestable no responde a disparos que se producen durante el estado inestable.

Multivibrador

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Una aplicación de un multivibrador redisparable es en un circuito de detección de falla de alimentación. Los disparadores se toman de la fuente de alimentación de CA, y alimentan al multivibrador de disparo. En caso de un corte de energía, el multivibrador no se dispara y una alarma puede ser inicializada.

tW

tW

tW

Redisparos Redisparos

Disparos tomados de AC

Q

Falta de disparo por falta de energía

Indicación de falla de energía

Multivibrador

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(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

El temporizador 555 se puede configurar de varias formas, incluyendo como un monoestable. Una forma basica de un monoestable se muestra. El ancho de pulso se determina por R1C1 y es aproximadamente:

tW = 1.1R1C1.

El disparo es un pulso negativo.

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

+VCC

tW = 1.1R1C1

C1

R1

El temporizador 555

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(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

+VCC

tW = 1.1R1C1

C1

R1

Determinar el ancho de pulso para el circuito mostrado.

tW = 1.1R1C1 = 1.1(10 k)(2.2 F) =

10 k

2.2 F

24.2 ms

+15 V

El temporizador 555

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El 555 puede ser configurado como un multivibradoraestable básico con el circuito de muestra. En este circuitoC1 se carga a través de R1 y R2 y se descarga solo a travésde R2. La frecuencia de salida esta dada por:

La frecuencia y ciclo detrabajo son fijadas porestos componentes.

1 2 1

1.44

2f

R R C

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

C1

R1

R2

+VCC

El temporizador 555

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El temporizador 555

Teniendo en cuenta los componentes, se puede leer la frecuencia de la tabla. Alternativamente, puede utilizar la tabla para elegir los componentes para una frecuencia deseada.

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

C1

R1

R2

+VCC

10 M

1 M

100 k

10 k

1 k

10

1.0

0.1

0.01

0.0010.1 1.0 10 100 1.0k 10k 100k

100

C1

(F)

f (Hz)

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Latch

Bistable

Clock

D flip-flop

J-K flip-flop

Un circuito digital biestable utilizado para almacenar un bit.

Tiene dos estados estables. Los latches y los flip-flops son multivibradores bistables.

Un disparo de entrada de un flip-flop.

Un tipo de multivibrador biestable en el cual la salida asume el estado de la entrada D en el límite de disparo de un pulso de reloj.

Un tipo de flip-flop que puede funcionar SET, RESET, sin cambio, y alternarr entre los modos.

Selección de términos clave

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Tiempo de Propagación

Set-up time

Hold time

Timer

El intervalo de tiempo requerido después de una señal de entrada para que la señal de salida cambie.

El intervalo de tiempo necesario para que los niveles de entrada inicien o enciendan un circuito digital.

El intervalo de tiempo requerido para que los niveles de entrada mantengan estable a un flip-flop después de la orden del borde de disparo con el fin de activar de forma fiable el dispositivo.

Un circuito que se puede utilizar como un monoestable o como un oscilador.

Selección de términos clave

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Fin