Práctica Sumador
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Benemérita Universidad Autónoma de Puebla – Facultad de Cs. de la Computación Curso de Dispositivos Lógicos Programables Osorio Ochoa Celina, Luna Córdova Javier, Vázquez Valencia Jesús Emmanuel, Sánchez Miranda Maricel Martínez Elsa Benemérita Universidad Autónoma de Puebla – Facultad de Cs. de la Computación Av. San Claudio y 14 Sur Cuidad Universitaria, C. P. 72570. Puebla, Pue. México. [email protected], [email protected], [email protected], [email protected] Abstract —The primary proposal of this paper is show how develop a full adder through half adders and the ba- sic principles about them. Keywords —Clock, Clock-Frecuency, FPGA, Frecuen- cy, ISE, Oscillator, VHDL. Resumen —El propósito principal de este trabajo es mostrar como desarrollar un sumador completo a través de un medios sumadores y los principios básicos acerca de ellos. Índices — FPGA, Reloj, Oscilador, Frecuencia de Reloj, Frecuencia, Display de 7-Segmentos, Display, VHDL, ISE. I. I NTRODUCCIÓN STE documento presenta un proyecto desarrollado en VHDL a través de Xilinx para la materia Dispositivos Lógicos Programables, se trata de un sumador completo. Aunque para comprender mejor el concepto también se implementó un medio sumador. La tabla de verdad para el medio sumador es la que se muestra en la Figura 1. E Figura 1. Tabla de Verdad y Diagrama Lógico del Medio Sumador[2] En esta tabla el bit a se suma al bit b para producir la suma en el bit s y el acarreo en el bit c . En el sumador completo, a diferencia de éste se toma en cuenta también el acarreo de entrada, este proceso se visualiza mejor en la tabla de verdad del sumador completo mostrada en la Figura 2, de la cual podemos deducir una ecuación para la suma Si , esta expresión nos daría como sigue: Si = ~c i &~a i &~b i| ~c i &a i &~b i| c i &~a i &~b i| c i &a i &b i que luego de una simplificación quedaría como: Si = c i& (a i& b i) Lo mismo se realiza con la salida Ci+1 que lleva el acarreo de salida, y se obtiene la siguiente ecuación: C i+1 = a i& b i| c i& b i| c i& a i Figura 2. Tabla de Verdad para el Sumador Comple A partir de las ecuaciones podemos dibujar el di que se muestra en la Figura 3. Comparando éste c medio sumador se puede notar que está hecho de d sumadores y un OR. Figura 3. Diagrama Lógico del Sumador Completo II. M ETODOLOGÍA Una vez comprendida toda la teoría acerca del sumador, se procedió con el desarrollo posteriormente se implementó en el circuito A. Desarrollo en VHDL La entidad con las variables de inic puede ver en la Figura 4. Figura 4 Entidad de Inicialización Donde a y b son las variables a sumar, cin y cout son los valores de acarreo y s es el resultado de la suma. Después de declarar la entidad se escribió u Sumador Completo con FPGA
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Benemrita Universidad Autnoma de Puebla Facultad de Cs. de la Computacin Curso de Dispositivos Lgicos Programables
Sumador Completo con FPGAOsorio Ochoa Celina, Luna Crdova Javier, Vzquez Valencia Jess Emmanuel, Snchez Miranda Maricela, Chavira Martnez Elsa Benemrita Universidad Autnoma de Puebla Facultad de Cs. de la Computacin Av. San Claudio y 14 Sur Cuidad Universitaria, C. P. 72570. Puebla, Pue. Mxico. Tel: 2295500 Ext. 7223 o 7241 [email protected], [email protected], [email protected], [email protected], [email protected] primary proposal of this paper is show how develop a full adder through half adders and the basic principles about them. KeywordsClock, Clock-Frecuency, FPGA, Frecuency, ISE, Oscillator, VHDL. ResumenEl propsito principal de este trabajo es mostrar como desarrollar un sumador completo a travs de un medios sumadores y los principios bsicos acerca de ellos. ndices FPGA, Reloj, Oscilador, Frecuencia de Reloj, Frecuencia, Display de 7-Segmentos, Display, VHDL, ISE. salida, y se obtiene la siguiente ecuacin: Ci+1 = ai & bi | ci & bi | ci & ai
Figura 2. Tabla de Verdad para el Sumador Completo
E
I. INTRODUCCIN
STE documento presenta un proyecto desarrollado en VHDL a travs de Xilinx para la materia Dispositivos Lgicos Programables, se trata de un sumador completo. Aunque para comprender mejor el concepto tambin se implement un medio sumador. La tabla de verdad para el medio sumador es la que se muestra en la Figura 1.
A partir de las ecuaciones podemos dibujar el diagrama lgico que se muestra en la Figura 3. Comparando ste con el del medio sumador se puede notar que est hecho de dos medio sumadores y un OR.
Figura 3. Diagrama Lgico del Sumador Completo
II. METODOLOGAFigura 1. Tabla de Verdad y Diagrama Lgico del Medio Sumador[2]
En esta tabla el bit a se suma al bit b para producir la suma en el bit s y el acarreo en el bit c. En el sumador completo, a diferencia de ste se toma en cuenta tambin el acarreo de entrada, este proceso se visualiza mejor en la tabla de verdad del sumador completo mostrada en la Figura 2, de la cual podemos deducir una ecuacin para la suma Si, esta expresin nos dara como sigue:Si = ~ci&~ai&~bi | ~ci&ai&~bi | ci&~ai&~bi | ci&ai&bi que luego de una simplificacin quedara como: Si = ci & (ai & bi) Lo mismo se realiza con la salida Ci+1 que lleva el acarreo de
Una vez comprendida toda la teora acerca del sumador, se procedi con el desarrollo en VHDL y posteriormente se implement en el circuito. A. Desarrollo en VHDL La entidad con las variables de inicializacin se puede ver en la Figura 4.
Figura 4 Entidad de Inicializacin
Donde a y b son las variables a sumar, cin y cout son los valores de acarreo y s es el resultado de la suma. Despus de declarar la entidad se escribi un pequeo
Benemrita Universidad Autnoma de Puebla Facultad de Cs. de la Computacin Curso de Dispositivos Lgicos Programablescomponente de un medio sumador que se muestra en la Figura 5 en el que se declaran nuevamente las variables de suma, acarreo y resultado. Que sern utilizadas en el mdulo de medio sumador mostrado en la Figura 8.
Figura 9 Diagrama de tiempo para el sumador completo
Figura 5 Componente para el manejo de medio sumador
III. CONCLUSIONES En general, la implementacin del sumador ayuda mucho a entender el funcionamiento de los diagramas de tiempo, pues es difcil entender lo que est sucediendo en el FPGA solamente con leds para indicar la salida y switch para indicar la entrada. Esta fue una prctica muy til y didctica para observar distintas estructuras dentro del FPGA y el uso de los diagramas de tiempo. IV. REFERENCIAS Libros:[1] [2] D. G. Maxinez, J. Alcal.VHDL: El Arte de Programar Sistemas Digitales, Compaa Editorial Continent. Mxico 2002. R. E. Haskell, M. H. Darrin. "Introduction to Digital Design". LBE Books. Oakland University. Rochester Michigan 2009. Xilinx, "Spartan III Starter Kit Board User Guide", 2005. "Introduccin a FPGA, Dispositivos y Herramientas", Universidad Politcnica de Madrid. Espaa 2011. Disponible: http://dcse.die.upm.es/docs/clase_FPGA_1.pdf A. Rosado, M. Bataller. "Prctica 1: Introduccin al Diseo con Xilinx ISE". Universidad de Valencia. Espaa 2007. Disponible: http://www.uv.es/rosado/
La siguiente parte consiste en programar de forma modular los dos medio sumadores que se requieren para que el sumador completo funcione, como se observa en la Figura 6.
Figura 6. Programacin modular del sumador completo
A travs de las seales declaradas, podemos obtener valores intermedios entre los medios sumadores y finalmente utilizarlos para la operacin or que se encuentra en la variable de acarreo de salida cout. Este comportamiento se observa mejor en el diagrama de la Figura 7. Pues la salida est determinada por una operacin or de los acarreos de salida de los medio sumadores.
Reportes Tcnicos:[3] [4] [5]
Figura 7 Dos medio sumadores y una operacin or forman un sumador completo
Figura 8 Arquitectura del medio sumador
B. Resultados y Validacin El sumador es un ejemplo clsico en la programacin de FPGAs pues permun mejor entendimiento de los diagramas de tiempo debido a su simplicidad, ste puede ser observado en la Figura 9.
