Logica Secuencial (3)

7/21/2019 Logica Secuencial (3)

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EL-4002

Sistemas Digitales

Circuitos Secuenciales

Parte 1: Elementos de Memoria y Anlisis deCircuitos Secuenciales


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Introduccin a los Circuitos Secuenciales

Un circuito Secuencialcontiene: Elementos de memoria:

Latches o Flip-Flops Lgica Combinacional:

Implementa una funcinde switching de salidas mltiples

Entradas son seales del exterior Salidas son seales al exterior

Otras entradas, Estado Actual o EstadoPresente, son seales de los elementosde memoria

Las salidas restantes, Estado Siguiente,son entradas a los elementos de memoria

LgicaCombinacional

Elementosde

Memoria

EntradasSalidas

Estado

ActualEstado

Siguiente

Semestre Primavera 2013 EL-4002 Sistemas Digitales


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Lgica Combinacional Funcin Estado Siguiente

Estado Siguiente =f(Entradas, Estado Actual)

Funcin de Salida (Mealy)

Salidas = g(Entradas,Estado Actual) Funcin de Salida(Moore)

Salidas= h(Estado Actual) El tipo de funcin de salida

depende de lasespecificaciones y afectasignificativamente el diseo

Introduccin a los Circuitos Secuenciales



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Tipos de Circuitos Secuenciales

Depende de los tiempos en los cuales: los elementos de memoria observan sus entradas, y los elementos de memoria cambian su estado

Sncronos Comportamiento definido por el conocimiento de sus seales en

instantes discretos en el tiempo

Los elementos de memoria observan las entradas y puedencambiar de estado solamente en relacin a una seal de tiempo(pulsos de reloj)

Asncronos Comportamiento definido por el conocimiento de las entradas en

cualquier instante de tiempo y del orden en un tiempo continuoen el cual las entradas cambian

Si el reloj se considerara como otra entrada, todos los circuitosseran asncronos!

Sin embargo, la abstraccin de lo sncrono hace manejablediseos complejos!



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Simulacin de Eventos Discretos

Con el fin de entender el comportamiento en el

tiempo de un circuito secuencial, se utiliza lasimulacin de eventos discretos Reglas:

Las compuertas son modeladas por una funcin ideal(instantnea) y un retardo de compuerta fijo

Cualquier cambio en los valores de entrada es evaluadopara ver si produce un cambio en los valores de salida

Los cambios en los valores de salida son programados porel retardo de compuerta fijo despus del cambio en la

entradaAl momento del cambio de una salida programada, el valor

de salida es modificado junto con todas las entradas queella manejen



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Simulacin Compuerta NAND

Ejemplo: Una compuerta NAND de 2 entradas con unretardo de 0,5 ns:

Se supone que A y B han sido 1 por un largo tiempo

Al tiempo t=0, A cambia a 0; a t= 0,8 ns, vuelve a 1

FA

BDELAY 0.5 ns.

F(Instantnea)

t (ns) A B F(I) F Comentarios

1 1 0 0 A=B=1 por un largo tiempo

0 1 0 1 1 0 0 F(I) cambia a 1

0,5 0 1 1 1 0 F cambia a 1 despus de 0,5 ns

0,8 1 0 1 10 1 F(Instantneamente) cambia a 0

0,13 1 1 0 10 F cambia a 0 despus de 0,5 ns



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Modelos de Retardos de Compuertas

Supongamos compuertas con retardos de nns,se representan por: n= 0.2 ns, n= 0.4 ns,n= 0.5 ns, respectivamente:

0.2 0.50.4



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Considere un simple

multiplexor de 2entradas:

Con funcin: Y = A para S = 0 Y = B para S = 1

Glitch debido al retardo del inversor

A

0.4

0.5

0.4

S

B

Y0.2

Modelo de Retardo de un Circuito

A

S

B

YS



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Estado Almacenado

Qu pasa si A seconecta a Y?

El circuito sera: Con funcin:

Y = B para S = 1, yY(t) dependiente de

Y(t0.9) para S = 0

El simple circuito combinacional se ha convertido en uncircuito secuencial porque su salida es una funcin de unasecuencia en el tiempo de seales de entrada!

B

S

Y

S

S

B

Y0.5

0.40.2

0.4

Y es un valor guardado en rea celesteSemestre Primavera 2013 EL-4002 Sistemas Digitales


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Estado Almacenado (cont.)

La simulacin muestra como las seales de entrada

cambian con el tiempo. Si los cambios ocurren cada100 ns, las decenas de ns de los retardos soninsignificantes

Y representa el estado del circuito, no slo una salida

B S Y Comentario

10 0 Y recuerda 0

1 1 1 Y = B cuando S = 11 0 1 Ahora Y recuerda B = 1 para S = 00 0 1 No hay cambios en Y cuando B cambia0 1 0 Y = B cuando S = 10 0 0 Y recuerda B = 0 para S = 0

1 0 0 No hay cambios en Y cuando B cambia

Tiempo



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Estado Almacenado (cont.)

Supongamos quese conecta uninversor en elfeedback path.

Resulta el siguiente

comportamiento: El circuito se hace

inestable. Para S = 0, el circuito

se convierte en unoscilador. Puedeutilizarse como unreloj en bruto

B S Y Comentarios0 1 0 Y = B cuando S = 11 1 1

1 0 1 Ahora Y recuerdaA1 0 0 Y, 1.1 ns ms tarde1 0 1 Y, 1.1 ns ms tarde

1 0 0 Y, 1.1 ns ms tarde

S

B

Y

0.20.5

0.4

0.4

0.

2



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Latch SR (NAND) Bsico

Cross-Coupling

de dos compuertasNAND se obtieneun Latch S-R:

Tiene elcomportamiento desecuencia en eltiempo:

S = 0, R = 0 esprohibido comopatrn de entrada

QS (set)

R (reset) Q

R S Q Q Comentario1 1 ? ? Estado desconocido1 0 1 0 Set Q a 11 1 1 0 Ahora Q recuerda 10 1 0 1 Reset Q a 01 1 0 1 Ahora Q recuerda 00 0 1 1 Ambos se van a 11 1 ? ? Inestable!

Tiempo



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Latch SR (NOR) Bsico

Cross-Coupling

de dos compuertasNAND se obtieneun Latch S-R:

Tiene elcomportamiento desecuencia en eltiempo:

S (set)

R (reset)

Q

Q

R S Q Q Comentario0 0 ? ? Estado desconocido0 1 1 0 Set Q a 10 0 1 0 Ahora Q recuerda 11 0 0 1 Reset Q a 00 0 0 1 Ahora Q recuerda 01 1 0 0 Ambos se van a 00 0 ? ? Inestable!

Tiempo



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Latch SR con Reloj

Agregando doscompuertas NAND alLatch S - R bsico,se obtiene el LatchSR con Reloj:

Tiene un comportamiento de secuencia en el tiemposimilar al Latch S-R bsico, excepto que las entradasS-R son solamente observadas cuando la lnea C eshigh

C significa control o reloj.

S

R

QC

Q



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Latch SR con Reloj (cont.)

El Latch S-R con Reloj puede ser descrito poruna tabla:

La tabla describe qusucede despus del

reloj (en el tiempo (t+1))en base a: entradas actuales (S,R), y estado actual Q(t).

Q(t) S R Q(t+1) Comentario

0 0 0 0 No hay cambios

0 0 1 0 Clear Q

0 1 0 1 Set Q

0 1 1 ??? Indeterminado

1 0 0 1 No hay cambios

1 0 1 0 Clear Q

1 1 0 1 Set Q

1 1 1 ??? Indeterminado

S

R

Q

Q

C



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Latch D

Agregando un inversor

al Latch S-R, seobtiene el Latch D:

Ya no hay estados

indeterminados!

Q D Q(t+1) Comentario0 0 0 No hay cambios0 1 1 Set Q1 0 0 Clear Q1 1 1 No hay cambios

El smbolo grfico para elLatch D es:

C

D Q

Q

DQ

C

Q



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Flip-Flops

El problema de tiempo del Latch

Flip-Flop Master-Slave

Flip-Flop activado por flanco (Edge-triggeredFlip-Flop)

Smbolos estndares para elementos de memoria Entradas directas (asncronas) a los Flip-Flops



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El Problema de Tiempo del Latch

En un circuito secuencial, pueden existir

caminos a travs de la lgica combinacional: Desde un elemento de memoria a otro

Desde un elemento de memoria hacia el mismoelemento de memoria

La lgica combinacional entre una salida de unLatch y una entrada de un Latch, puede ser tansimple como una interconexin

Para un Latch-D con reloj, la salida Q dependede la entrada D siempre que la entrada de relojC tenga el valor 1



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El Problema de Tiempo del Latch (cont.)

Considere el siguiente circuito:

Supongamos que inicialmente Y = 0

Mientras C = 1, el valor de Y sigue cambiando!

Los cambios estn basados en el retardo presente en el

loop a travs de la conexin de realimentacin de Y a Y Este comportamiento es claramente inaceptable

Comportamiento deseado: Y cambia slo una vez porpulso de reloj

Reloj

Y

C

D Q

Q

Y

Reloj



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El Problema de Tiempo del Latch (cont.)

Una solucin al problema de tiempo del Latch es

romper el camino cerrado de Y a Y dentro delelemento de memoria

La solucin comnmente utilizada para romper el

camino cerrado, es reemplazar el Latch D con un: Flip-Flop Master-Slave

Flip-Flop Activado por Flancos (edge-triggered)



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Consiste de dos Latches

S-R con Reloj en seriecon el reloj invertido en elsegundo Latch

La entrada es observadapor el primer Latch con C = 1

La salida es cambiada por el segundo Latch con C = 0

El camino de la entrada a la salida se rompe por ladiferencia en los valores del reloj (C = 1 y C = 0)

El comportamiento demostrado por el ejemplo dadocon D manejado por Y es evitado ya que el reloj debecambiar de 1 a 0 antes que pueda ocurrir un cambio enY basado en D

CS

R

Q

Q

CR

Q

Q

CS

R

QS

Q

Flip-Flop S-R Master-Slave



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Problema del Flip-Flop

El cambio en la salida del Flip-Flop es retardado

por el ancho del pulso lo cual hace al circuitoms lento, o

S y/o R pueden cambiar mientras C = 1 Supongamos que Q = 0 y S cambia a 1 y luego a 0

con R permaneciendo en 0 El Latch Master se pone en 1

Un 1 es transferido al Slave

Supongamos que Q = 0 y S cambia a 1 y luego a 0 y

R cambia a 1 y luego a 0 El Master hace un set y luego un reset

Un 0 es transferido al Slave

Este comportamiento se llama 1s catchingSemestre Primavera 2013 EL-4002 Sistemas Digitales


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Solucin para el Flip-Flop

Utilizar edge-triggering en vez de master-slave

Un Flip-Flop activado por flanco o edge-triggered,ignora el pulso mientras est en un nivel constantey acta solamente durante una transicin de la

seal de reloj Los Flip-Flops activados por flanco pueden ser

construidos directamente a nivel de un circuitoelectrnico, o

Se puede utilizar un Flip-Flop D Master-Slave elcual presenta tambin un comportamiento edge-triggered



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Flip-Flop D Edge-Triggered

El Flip-Flop D edge-triggered

es lo mismo que un Flip-Flop DMaster-Slave Se puede formar por:

El reemplazo del primer Latch S-Rcon Reloj por un Latch D con Reloj, o

El agregar una entrada D y un inversor al Flip-Flop S-R Master-Slave El retardo del Flip-Flop S-R Master-Slave se puede evitar ya

que el comportamiento 1s-catching no se presenta cuandose reemplazan las entradas S y R con la entrada D

El cambio de la salida del Flip-Flop D est asociado con elflanco negativo al final del pulso

Esto se llama un Flip-Flop activado por flanco negativo(negative-edge triggeredFlip-Flop)

C

S

R

Q

QC

Q

QC

D QD

Q



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Flip-Flop D Activado Con Flanco Positivo

Formado al agregarinversores a lasentradas del reloj

Q cambia al valor en D al aplicar el flancopositivo del reloj dentro de las restriccionesde tiempo a ser especificadas

Nuestra eleccin como el Flip-Flop Estndarpara la mayora de los circuitos secuenciales

CS

R

Q

QC

Q

QC

DQD

Q



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Master-Slave:indicador de salidadiferida

Edge-Triggered:indicadordinmico

D con 0 Control

Triggered D

Latches

S

R

SR SR

S

R

D

C

D con 1 Control

D

C

Flip-Flops Master-Slave

D

C

Triggered DTriggered SR

S

R

C

D

C

Triggered SR

S

R

C

Flip Flop Edge-TriggeredTriggered D

D

C

Triggered D

D

C

Smbolos Estndares para Elementos de

Memoria



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Entradas Asncronas

Al encender o al resetear, todo o parte

de un circuito secuencial, normalmentees inicializado a un estado conocidoantes de comenzar su operacin

Esta inicializacin es a menudo hecha

fuera del comportamiento sncronodel circuito, es decir, asincrnicamente

Las entradas directas R y/o S, que controlan elestado de los Latches dentro de los Flip-Flops, sonutilizadas para esta inicializacin

Para el Flip-Flop de ejemplo mostrado: 0 aplicado a R resetea el Flip-Flop al estado 0

0 aplicado a S setea el Flip-Flop al estado 1

D

C

S

R

Q

Q



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Anlisis de Circuitos Secuenciales

Modelo General

El Estado Actual en el tiempo(t)es guardado en un arreglode Flip-Flops

El Estado Siguiente en eltiempo (t+1) es una funcinBooleana del Estado y de lasEntradas

Las Salidas en el tiempo (t)son una funcin Booleana del

Estado (t)y (a veces) de lasEntradas (t).



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Anlisis Sistema Secuencial: Ejemplo 1

Entrada: x(t)

Salida: y(t) Estados: (A(t), B(t))

Cul es la Funcin deSalida?

Cul es la Funcin delEstado Siguiente?



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(cont.)

Ecuaciones Booleanaspara las funciones: + 1 = +

()

+ 1 = () () = ( + )

A(t+1) y B(t+1) son las

llamadas Funciones delEstado Siguiente oFunciones de Excitacin



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(cont.)

Comportamiento de las entradas, salidas yestados del sistema

00

0

0

1

1

10



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Caractersticas de la Tabla de Estados

Tabla de Estadosuna tabla de mltiples

variables con las siguientes cuatro secciones: Estado Actuallos valores de las variables de estado

para cada estado permitido

Entradaslas combinaciones de entrada permitidas

Estado Siguienteel valor del estado en el tiempo(t+1) en base al estado actual y a las entradas

Salidasel valor de las salidas como una funcin delestado actual y (a veces) de las entradas

Del punto de vista de una tabla de verdad: las entradas son: Entradas, Estado Actual, y las salidas son: Salidas y Estado Siguiente



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Ejemplo 1: Tabla de Estado

La Tabla de Estado se puede llenar utilizando lasecuaciones de Estado Siguiente y de las Salidas + 1 = + () + 1 = () ()

= ( + )

Estado Actual Entradas Estado Siguiente SalidasA(t) B(t) x(t) A(t+1) B(t+1) y(t)

0 0 0 0 0 0

0 0 1 0 1 0

0 1 0 0 0 1

0 1 1 1 1 01 0 0 0 0 1

1 0 1 1 0 0

1 1 0 0 0 1

1 1 1 1 0 0



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Diagrama de Estados

La funcin del circuito secuencial puede ser

representado en forma grfica como un diagramade estados con las siguientes componentes: Un crculo con el nombre del estado en l para cada

estado

Un arco directo desde el Estado Actual al EstadoSiguiente para cada transicin de estado

Un rtulo en cada arco directo con los valores de lasEntradas que producen la transicin de estado, y

Un rtulo: En cada crculo con el valor de la salida producida, o En cada arco directo con el valor de la salida producida



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Diagrama de Estados

Tipos de Rtulos:Un crculo con salidas incluidas: estado/salida

Mquina de Moore; salidas dependen slodel estado

Un arco directo con salidas incluidas: entrada/salida

Mquina de Mealy; salidas dependen delestado y de las entradas



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Ejemplo 1: Diagrama de Estados

Qu tipo?

El diagrama se haceconfuso para

grandes circuitos Para circuitos

pequeos,normalmente es msfcil de entender quela Tabla de Estados

A B0 0

0 1 1 1

1 0

x=0/y=1 x=1/y=0

x=1/y=0x=1/y=0

x=0/y=1

x=0/y=1

x=1/y=0

x=0/y=0


Se hace una asignacin para cada estado, es una

codificacin, entonces si hay 4 estados requiero 2 bits (AB),

si hay 5 requiero 3 bits (sobran, pero no es necesario

asignarlos todos)

Hay una sola variable de entrada, x=1 o x=0

En cada estado deben salir tantos arcos como bits deentradas/salidas hay, en este caso slo 2.


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Estados Equivalentes

Dos estados son equivalentessi sus respuestas

para cada secuencia de entrada posible sonsecuencias de salida idnticas

Alternativamente, dos estados son equivalentes

si sus salidas producidas por cada smbolo deentrada son idnticas y sus estados siguientes,para cada smbolo de entrada, son los mismos oequivalentes



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Ejemplo Estados Equivalentes

Diagrama de Estados: Para los estados S3 y S2, La salida para entrada

0 es 1 y entrada 1 es 0,y

El estado siguiente paraentrada 0 es S0 y paraentrada 1 es S2.

Por la definicicin alternativa, los estados S3 y S2

son equivalentes

S2 S3

1/00/1

1/0

0

S0/0 S1

1/0

0/1

1

0/1


/0/0

xx


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Ejemplo Estados Equivalentes

Reemplazando S3 y S2 por un

slo estado, se obtiene elsiguiente diagrama: Examinando el nuevo diagrama,

los estados S1 y S2 sonequivalentes ya que: sus salidas para la entrada 0 es 1 y

para la entrada 1 es 0, y su estados siguientes para la entrada

0 es S0 y para le entrada 1 es S2,

Reemplazando S1 y S2 por un

slo estado, se obtiene elsiguiente diagrama:

S2

1/0

0/0

S0 S1

1/0

0/1

1/0

0/1

0/0

S0S1

1/00/1

1/0


Esta ltima mquina es equivalente, pero fsicamente es

mas rpida.


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Modelos de Moore y Mealy

Los Circuitos Secuenciales o Mquinas

Secuenciales son llamadas tambin Mquinas deEstado Finito (Finite State Machines(FSMs))

Existen dos modelos formales:

Modelo de Moore Debido a E.F. Moore Las salidas son una

funcin SLO de losestados

Normalmenteespecificado en losestados

Modelo de Mealy Debido a G. Mealy Las salidas son una

funcin de las entradasY de los estados

Normalmenteespecificadas en losarcos de transicin deestados


es la mas usada.


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Ejemplo Diagramas de Moore y de Mealy

Diagrama de Estado Modelo de Mealy, relaciona

entradas y estados a salidas

Diagrama de Estado Modelo de Moore, relacionaestados a salidas

0 1

x=1/y=1

x=1/y=0

x=0/y=0

x=0/y=0

1/0 2/1

x=1x=1

x=0

x=0

x=1

x=0

0/0



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Ejemplo Tablas de Moore y de Mealy

Tabla de Estado Modelo de Moore, relaciona estados

a salidas

Tabla de Estado Modelo de Mealy, relacionaentradas y estados a salidas

EstadoActual

EstadoSiguientex=0 x=1

Salida

0 0 1 0

1 0 2 0

2 0 2 1

Estado

Actual

EstadoSiguientex=0 x=1

Salida

x=0 x=10 0 1 0 0

1 0 1 0 1



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Salidas Mezcladas Moore y Mealy

En diseos reales, algunas salidas pueden ser

del tipo Moore y otras salidas pueden ser deltipo Mealy

Ejemplo: Estado 00: Moore Estados 01, 10,

y 11: Mealy

Simplifica la especificacin

de las salidas 10 11

1/00/1

1/0

0

00/0 01

1/0

0/1

1

0/1


Ejemplo 2: Anlisis de un Circuito


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Ejemplo 2: Anlisis de un Circuito

Secuencial

Diagrama Lgico:

Reloj

Reset

D

QC

Q

R

D

QC

Q

R

D

QC

Q

R

A

B

C

Z


Hay 3 flip-flops, entonces hay a lo ms 2^3 (=8) asignaciones de estados.

Funciones de excitacin (entradas D a

los flip-flops)


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Ejemplo 2: Ecuacin de Entrada de los

Flip-Flops

Variables Entradas: No hay

Salidas: Z

Variables de Estados: A, B, C Inicializacin: Resetear a (0,0,0)

EcuacionesA(t+1) = Z =

B(t+1) =

C(t+1) =


(cada flip-flop corresponde a una variable deestado)

(de las funciones de excitacin)

B(t) * C(t) = BC

B(t)*C'(t) + B'(t)*C(t) = B xor C

A'(t)* C'(t) =A'C'

(t+1)A(t) = A

asociada al estado (no hay entrada xD)


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Ejemplo 2: Tabla de Transicin de Estado

A B C A(t+1) B(t+1) C(T+1) Z0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1


0

0

0

0

0

0

1

1

0 1 0

0

0

0

1

1

1

1

1 0

1 1

0

0

1

1

0

0

0

0

0

0


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Cules estados son utilizados? Cul es la funcin del circuito?

000

011 010

001100

101

110

111

ResetABC

Ejemplo 2: Diagrama de Estado


Son estadosinalcanzables, ya que lamquina parte de 000siempre.

Ej l 2 R l d


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Se utilizan solamente los estados alcanzablesdesde el estado reset 000: 000, 001, 010, 011

y 100

El circuito produce un 1 en Z despus de 4

ciclos de reloj y luego cada 5 pulsos del reloj:000 001 010 011100 000

001 010 011 100

Ejemplo 2: Resultados


Logica Secuencial (3)

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INTEGRADOR DE LOGICA SECUENCIAL Y COM.

Diseno Secuencial

Habilidad Logica No 3

Estructura secuencial

LOGICA - 3

Busqueda Secuencial

U.D. SECUENCIAL

Estratigrafía Secuencial

ÍNDICE SECUENCIAL

Referencia Curso de Logica Parte 3

Secuencial Sol

Secuencial 2012_01

Clase 3 logica de las ciencias sociales

cto. secuencial

Arte Secuencial

Terapia secuencial

CAPÍTULO No. 3 · 30’, 35’ 40’, 45’, 11m 12m, 14m preensamblado preensamblado preensamblado nº secuencial nº secuencial nº secuencial ref. 60-50-039 60-50-040 60-50-041

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OPAL Secuencial