コンフィギュレーション後に UltraScale FPGA から STARTUPE3 … · 2. Tera Term...

XAPP1282 (v1.0) 2016 年 9 月 27 日 1japan.xilinx.com

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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概要

パラレル NOR フラッシュメモリは、 UltraScale™ FPGA でよく使用されるコンフィギュレーションソリューションです。コンフィギュレーション後に不揮発性ユーザーデータを格納したり、コンフィギュレーションイメージをリモートからアップデートしたりする場合、このソリューションはさらに有用です。このアプリケーションノートでは、 VCU108 評価ボードを使用して、コンフィギュレーション後に Virtex® UltraScale FPGA からパラレル NOR フラッシュメモリにアクセスする方法を紹介します。開発環境には Vivado® Design Suite 2016.1 を使用します。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。 ®デザインファイルの詳細は、「リファレンスデザイン」を参照してください。

はじめに

このアプリケーションノートのリファレンスデザインは、 MicroBlaze® プロセッサコアを使用して AXI 外部メモリコントローラー (AXI EMC) コアと STARTUPE3 プリミティブに接続し、コンフィギュレーション後に専用 BPI コンフィギュレーションインターフェイス経由で評価ボード上のパラレル NOR フラッシュメモリに対して読み出し /書き込みアクセスを実行します。図 1 に、コンフィギュレーション後のリファレンスデザインの動作を示します。

アプリケーションノート : UltraScale FPGA

XAPP1282 (v1.0) 2016 年 9 月 27 日

コンフィギュレーション後に UltraScale FPGA から STARTUPE3 を使用してパラレル NOR フラッシュメモリにアクセスする方法著者: Steven Howell、 Shashikant Jadhav、 Stephanie Tapp

X-Ref Target - Figure 1

図 1: コンフィギュレーション後のリファレンスデザインのアクセスフロー

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https://japan.xilinx.com

https://secure.xilinx.com/webreg/clickthrough.do?cid=473010

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1282&Title=%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312517%3B%26%2312524%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%26%2324460%3B%26%2312395%3B%20UltraScale%20FPGA%20%26%2312363%3B%26%2312425%3B%20STARTUPE3%20%26%2312434%3B%26%2320351%3B%26%2329992%3B%20%26%2312375%3B%26%2312390%3B%26%2312497%3B%26%2312521%3B%26%2312524%3B%26%2312523%3B%20NOR%20%26%2312501%3B%26%2312521%3B%26%2312483%3B%26%2312471%3B%26%2312517%3B%20%26%2312513%3B%26%2312514%3B%26%2312522%3B%26%2312395%3B%20%26%2312450%3B%26%2312463%3B%26%2312475%3B%26%2312473%3B%26%2312377%3B%26%2312427%3B%26%2326041%3B%26%2327861%3B&releaseVersion=1.0&docPage=1

はじめに


重要: このアプリケーションノートは、更新用イメージがパーシャルビットストリームの場合には使用できません。パーシャルビットストリームのプログラム時にはシャットダウンコマンドを使用するため、 STARTUPE3 ブロックからの USRCCLK0/USRCLKTS 接続が無効になり、パラレル NOR フラッシュメモリにアクセスできないためです。

BPI コンフィギュレーションモードを使用して FPGA をコンフィギュレーションすると、初期ビットストリームイメージがパラレル NOR フラッシュメモリから読み込まれます。 FPGA の初期コンフィギュレーションが完了すると、通常、BPI コンフィギュレーションインターフェイスは未使用のままとなります。しかし、パラレル NOR フラッシュメモリの未使用領域には、別のコンフィギュレーションイメージやアプリケーションデータを格納しておくことができます。こうすれば、メモリの追加によるコストを節約したり、必要なボードスペースを削減したりできます。次に、図 1 に示したリファレンスデザインの実行フローを示します。

• 手順 1: パラレル NOR フラッシュメモリに格納されたゴールデンビットストリームイメージ (golden.bin) で FPGA をコンフィギュレーションします。ゴールデンビットストリームイメージには、パラレル NOR フラッシュメモリの未使用領域に対する読み出し /書き込みアクセスを可能にするための STARTUPE3 プリミティブ、インターフェイスロジック、 IP コア、および制約が含まれます。

• 手順 2: MicroBlaze プロセッサ上でアプリケーションコードを実行し、 Tera Term Xmodem プロトコルを使用して新しい更新用ビットストリームをコンピューターからダウンロードします。各 1024 バイトデータパケットは CRC を使用してチェックされ、パラレル NOR フラッシュに書き込まれます。次に IPROG 動作が実行され、 FPGA が元のゴールデンビットストリームイメージ (golden.bin) の置き換えとなるアップデートビットストリームイメージ (update.bin) からリコンフィギュレーションされます。

本書の構成

• 「はじめに」 : リファレンスデザインの全体的な動作について説明します。

• 「システムの概要」 : リファレンスデザインのブロック図、ファイル構造、 IP コアのアドレスについて説明します。

• 「リファレンスデザインの実行」 : リファレンスデザインの実行に必要なハードウェアとソフトウェアを示し、次の各手順について説明します。

° 「ホストコンピューターをセットアップする」

° 「VCU108 評価ボードをセットアップする」

° 「リファレンスデザインのファイルをダウンロードする」

° 「リファレンスデザインのプロジェクトを生成する」

° 「プログラミングファイルを生成する」

° 「golden.bin で FPGA をコンフィギュレーションする」

° 「パラレル NOR フラッシュメモリに update.bin をプログラムする」

° 「update.bin で FPGA をコンフィギュレーションする」

• 「ハードウェアシステムの詳細」 : ハードウェアのクロックトポロジ、 AXI EMC コア、 STARTUPE3 プリミティブの詳細を説明します。コアのカスタマイズ、タイミング、制約についても説明します。

• 「ソフトウェアシステムの詳細」 : リファレンスデザインのソフトウェアおよびフラッシュコマンドセットについて説明します。

• 「チェックリストとデバッグのヒント」 : リファレンスデザインを正しく動作させるために確認しておくべき設定項目をまとめます。よくある設定の間違いと、その解決方法について説明します。

• 「まとめ」 : コンフィギュレーション後にパラレル NOR フラッシュメモリにアクセスすることの利点についてまとめます。



システムの概要


推奨されるデザイン知識

次についての全般的な知識が望まれます。

• UltraScale FPGA の BPI コンフィギュレーションモード『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) 参照 [参照 1]

• Vivado Design Suite『Vivado Design Suite クイックリファレンスガイド』 (UG975) 参照 [参照 2]


このリファレンスデザインは、 MicroBlaze プロセッサコア上で動作するソフトウェアで AXI EMC コアを駆動し、STARTUPE3 プリミティブ経由でパラレル NOR フラッシュメモリに対する読み出し /書き込みを非同期モードで実行します。このソフトウェアは、 AXI UART Lite インターフェイスを経由して Tera Term が動作しているホストコンピューターにコマンドメニューを表示します。このメニューからコマンドを選択して、パラレル NOR フラッシュメモリの内容の消去、プログラム、検証を実行できます。フラッシュコマンドセットとソフトウェアフローについては、「ソフトウェアシステムの詳細」で説明します。

Vivado Design Suite の IP インテグレーターを使用して、コアを用いたブロック図を作成します。 IP インテグレーターブロックデザインと STARTUPE3 プリミティブは、最上位ラッパーデザインファイル (design_1_wrapper.vhd) にインスタンシエートされます (図 2)。





リファレンスデザインファイル

プロジェクトスクリプトファイル

• run_vcu108(.bat/.tcl) ( リファレンスデザインのプロジェクトを作成し、 SDK を起動)

• make_download_files(.bat/.tcl) (ダウンロード用 .bin ファイル (golden.bin、 update.bin) を作成)

• load_golden(.bat/.tcl) (Vivado デバイスプログラマを使用して golden.bin をパラレル NOR フラッシュメモリにプログラム)

リファレンスデザインファイル

• design_1_wrapper.vhd (STARTUPE3 プリミティブを含む最上位ハードウェアファイル): 次を含みます。

° design_1.vhd (ボードデザインハードウェアラッパー )

° design_1.bd (ボード記述ファイル)

• vcu108.xdc (STARTUPE3 のタイミング制約とピンロケーションを含む制約ファイル)

• バイナリコンフィギュレーションファイル:

° golden.bin (生成済みの初期ビットストリームイメージ)

° update.bin (生成済みの更新用ビットストリームイメージ)

• SDK ソースコードファイル:

° vcu108_emc_rw.c (メインループ、 Xmodem ダウンロード、およびフラッシュアップデート機能)

° vcu108_emc_rw.h

• lscript.ld ( リンカースクリプト )

• vcu108_emc_rw.elf (生成済みのソフトウェアイメージ)


図 2: コンフィギュレーション後のリファレンスデザインのシステムブロック図

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AXI4

Mem

ory-

Map

ped

Inte

rcon

nect



リファレンスデザインの実行


IP コアアドレスマップ

パラレル NOR フラッシュメモリマップ

このリファレンスデザインは、パラレル NOR フラッシュメモリに 2 つのイメージを格納します (図 1)。

• ゴールデンビットストリームの開始アドレス : 0x00000000

• 更新用ビットストリームの開始アドレス : 0x01000000


このセクションでは、「必要なハードウェアとソフトウェア」と次の各手順について説明します。

• 「ホストコンピューターをセットアップする」

• 「VCU108 評価ボードをセットアップする」

• 「リファレンスデザインのファイルをダウンロードする」

• 「リファレンスデザインのプロジェクトを生成する」

• 「プログラミングファイルを生成する」

• 「golden.bin で FPGA をコンフィギュレーションする」 (図 1 の手順「1」 )

• 「パラレル NOR フラッシュメモリに update.bin をプログラムする」 (図 1 の手順「2」 )

• 「update.bin で FPGA をコンフィギュレーションする」 (図 1 の手順「2」 )

表 1: IP コアアドレス

IP コアバージョン入力クロック

周波数オフセットアドレス

範囲上位アドレス

MicroBlaze プロセッサ (microblaze_1) 9.6

100 MHz

N/A N/A

AXI BRAM Controller (axi_bram_ctrl_1) 4.0 0xC000_0000 1 MB 0xC003_FFFF

AXI Interrupt Controller (microblaze_1_axi_intc) 4.1 0x4120_0000 64 KB 0x4120_FFFF

AXI UART Lite (axi_uartlite_0) 2.0 0x4060_0000 64 KB 0x4060_FFFF

AXI Interconnect (axi_mem_intercon) 2.1 N/A N/A

AXI_TIMER (axi_timer_0) 2.0 0x41C0_0000 64 KB 0x41C0_FFFF

JTAG_AXI (jtag_axi_0) 1.1 N/A N/A

AXI EMC (axi_emc_1) 3.0

50 MHz

0x4800_0000 128 MB 0x4FFF_FFFF

AXI_HWICAP (axi_hwicap_0) 3.0 0x4020_0000 N/A 0x4020_FFFF

Processor System Reset Module (proc_sys_reset) 5.0 N/A N/A





必要なハードウェアとソフトウェア

• 次を搭載した VCU108 評価ボード

° Virtex UltraScale XCVU095-2FFVA2104 FPGA (U1)

° Micron MT28GU01GAAA1EGC 1 Gb (256 MB) パラレル NOR フラッシュ (U133)

• 電源: 100 ～ 240VAC 入力、 12VDC 5.0A 出力 (VCU108 評価キットに付属)

• 2 本の USB ケーブル (標準 A プラグ/micro-B プラグ)

• ホストコンピューター (次が必要)

° 2 つの USB ポート

° Vivado Design Suite が動作する Windows オペレーティングシステム

• Vivado Design Suite 2016.1、 Design Edition with SDK

• Tera Term ターミナルエミュレータープログラム ( リファレンスデザインのテストにはバージョン 4.90 を使用)

• Silicon Labs Dual CP210x USB UART ドライバー

• リファレンスデザインファイル

ホストコンピューターをセットアップする

インストール済みでない場合は次の手順を実行します。

1. Vivado Design Suite バージョン 2016.1 をインストールします。

2. Tera Term をダウンロードしてインストールします ( リファレンスデザインのテストにはバージョン 4.90 を使用)。手順の詳細は、『Tera Term ターミナルエミュレーターインストールガイド』 (UG1036) [参照 3] を参照してください。

3. UART ドライバーをダウンロードしてインストールします。手順の詳細は、『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033) [参照 4] を参照してください。

ヒント : UART 通信パラ―メーターはこの後の手順で設定します。

VCU108 評価ボードをセットアップする

図 3 について説明します。

1. スイッチ SW1 を OFF の位置にして、 J15 に電源を接続します。

2. VCU108 評価ボード上の UART コネクタ (J4) と JTAG コネクタ (J106) に USB ケーブルを挿入してコンピューターに接続します。






3. FPGA DIP スイッチ SW16 を図 3 のように設定します。 SW16[3:5] とすると、 BPI モード M[2:0] = 010 が選択されます。 FPGA RS[1:0] に接続されるパラレル NOR フラッシュ上位アドレスビット (A25 および A24) は、 SW16[1:2] で設定します。

リファレンスデザインのファイルをダウンロードする

1. リファレンスデザインファイルを c:\xapp1282 にダウンロードして解凍します。図 4 に、作成されるファイルの構造を示します。

2. 次のいずれかの手順に進みます。

• SDK プロジェクトを作成し、リファレンスデザインのコードを詳しく確認したい場合は、「リファレンスデザインのプロジェクトを生成する」に進みます。

• リファレンスデザインに付属の生成済みビットストリームを使用してデモをすぐに開始したい場合は、「golden.bin で FPGA をコンフィギュレーションする」に進みます。


図 3: リファレンスデザインの実行に必要なボードのセットアップ

Wally


図 4: リファレンスデザインのファイル構造






リファレンスデザインのプロジェクトを生成する

1. c:\xapp1282 ディレクトリに移動します。 run_vcu108.bat をダブルクリックしてバッチファイルを実行します。

Vivado IP インテグレーターハードウェアプロジェクト (project_1.xpr) が生成され、作成されたハードウェアが project_1 ディレクトリの SDK (project_1.sdk) にエクスポートされます。図 5 に、新たに追加されるプロジェクトディレクトリを示します。

ヒント : ホストコンピューターにもよりますが、プロジェクトのビルドには約 30 分かかります。


図 5:新たに追加されたプロジェクトディレクトリ





バッチファイルによってビルドが完了すると、 SDK 統合設計環境 (IDE) が開きます。 IDE には、 system.hdf ファイルなどのプロジェクト情報が表示されます (図 6)。


図 6: SDK IDE に表示されたプロジェクト





2. パラレル NOR フラッシュメモリの読み出し /書き込みアクセス用のアプリケーションを作成します。

a. [File] → [New] → [Application Project] をクリックして、 New Project ウィザードを開きます。

b. [Project name] に「vcu108_emc_rw」と入力します。

c. その他のフィールドは、図 7 に示すように値を設定します。

d. [Next] をクリックして [Templates] ページを開きます。


図 7: アプリケーションプロジェクトの作成





e. [Available Templates] で [Empty Application] を選択します (図 8)。

f. [Finish] をクリックするとアプリケーションプロジェクトがビルドされます。

g. プロジェクトのビルドが完了したら、 [Modify this BSP's Settings] をクリックします (図 9)。


図 8: [Available Templates]


図 9: BSP の設定の変更

• • • • • • •• • • • • •





h. Board Support Package Settings ウィザード (図 10) で、ザイリンクスフラッシュライブラリの [xilflash] をオンにし、 [OK] をクリックします。この手順により、パラレルフラッシュメモリとの通信に必要なソフトウェア機能が組み込まれます。 BSP は再生成されて再コンパイルされます。

i. SDK IDE の [Project Explorer] タブで vcu108_emc_rw フォルダーをダブルクリックし、 [src] を選択します。 [src] を右クリックし、 [Import] をクリックします。

j. Import ウィザードで [General] フォルダーを展開し、 [File System] をクリックします (図 11)。

k. [Next] をクリックします。


図 10: [Board Support Package Settings]


図 11: [Select an import source] で [File System] を選択





l. [Browse] をクリックし、 C:\xapp1282\source ディレクトリを選択して、 [OK] をクリックします。次に、図 12 でハイライトされているファイルをオンにします。

m. [Finish] をクリックして、すべてのソースファイルをプロジェクトに追加します。

3. MicroBlaze コードの内容を確認します (省略可)。 SDK IDE の [Project Explorer] タブで、 src の下の vcu108_emc_rw.c をダブルクリックして開き、コードの一部を確認します。このファイルには、メイン関数と、 Tera Term コマンドメニューを表示するコードが含まれています。

° ファイルの先頭近くには、フラッシュメモリの幅、フラッシュメモリ内のバイト、ブロック、ページの各数、およびブロックとページの各サイズといった一連の定義があります。下に示すいくつかのテスト関数のフラッシュメモリテストアドレスも定義されています。このリファレンスデザインをほかのパラレルフラッシュメモリタイプで使用する場合、そのフラッシュに合わせてこれらの定義を変更する必要があります。

° フラッシュ定義の下は、 update.bin ファイルをコンピューターから MicroBlaze プロセッサに移動してフラッシュメモリに書き込む XMODEM プロトコルダウンロード関数の一連の定義です。これらは XMODEM-CRC (1K) に適した文字、関数の一部ステート、およびユーザーインターフェイスを作成するための追加 Tera Term コマンドを定義します。

° リファレンスデザインで使用される一連のフラッシュメモリ関数 (xilflash ライブラリに含まれている下位レベル関数から作成される ) は、コードの上部の Function Prototypes セクションに示されています。これらの関数のコードは、メイン関数の下に表示されます。メイン関数は case 構造であり、 UART 上にメニューを表示します。これによってユーザーは、フラッシュの動作 (ID 読み出し、消去、プログラム、読み出し ) を選択したり、IPROG を実行したりできます。


図 12: ローカルファイルシステムからファイルをインポート





IPROG

IPROG コードを確認するには、 vcu108_emc_rw.c ファイル内で HwIcapLowLevelIPROG 関数を見つけます。

° IPROG は、内部コンフィギュレーションアクセスポート (ICAP) 経由の一連のレジスタ書き込みにより制御される、 FPGA の内部プログラミングです。この動作を選択すると、 MicroBlaze プロセッサは axi_hwicap ペリフェラルに対して一連のレジスタ書き込みを実行し、 IPROG が実行されます。 IPROG の始動後に、 FPGA はウォームブート開始アドレスレジスタ (WBSTAR) を除き、現在のすべてのコンフィギュレーションを消去します。このレジスタには、 FPGA がコンフィギュレーションイメージのロードを開始する非ゼロアドレスを含めることができます。

° このようにして、ユーザーは FPGA のリコンフィギュレーションを要求し、パラレルフラッシュにあるアップデートされたコンフィギュレーションイメージの検索場所を指定できます。フラッシュ内のプログラムされたイメージを取得するために、アドレスビットを設定するには数多くの方法があります。このリファレンスデザインでは、 update.bin イメージを特定のアドレスに格納し、 IPROG の実行時に取得するという例を示しています。 WBSTAR レジスタの詳細は、「update.bin で FPGA をコンフィギュレーションする」、または『UltraScale アーキテクチャ』を参照してください。

プログラミングファイルを生成する

1. SDK の GUI を終了します。

2. C:\xapp1282\ready_to_download ディレクトリに移動します。 make_download_files.bat をダブルクリックしてバッチファイルを実行します。同じディレクトリ内にビットストリームイメージの golden.bin と update.bin が生成されます。

ヒント : ホストコンピューターシステムにもよりますが、これらファイルの生成には約 5 分かかります。

golden.bin で FPGA をコンフィギュレーションする

この手順は、図 1 の「1.」に該当します。

1. スイッチ SW1 (図 3 参照) を ON の位置にして VCU108 評価ボードに電源を投入します。ボードに電源が投入され、電源システムが正常動作を開始すると、 SW1 の近くにある DS3 (パワーグッド LED) が緑に点灯します。

2. C:\xapp1282\ready_to_download ディレクトリに移動します。 load_golden.bat をダブルクリックしてバッチファイルを実行します。

このバッチファイルは、golden.bin ( リファレンスデザインの初期ビットストリーム) をパラレル NOR フラッシュメモリのアドレス 0x00000000 にコピーした後に、 FPGA をリセットし、パラレル NOR フラッシュメモリに書き込んだ golden.bin イメージで FPGA のコンフィギュレーションを開始します。

ヒント : ホストコンピューターシステムにもよりますが、パラレル NOR フラッシュメモリの消去、プログラム、および検証には約 10 分かかります。





3. リファレンスデザインの初期ビットストリーム (golden.bin) で FPGA のコンフィギュレーションが正常に完了すると、 DONE LED が点灯し、 LED 0 が点滅します (図 13)。

パラレル NOR フラッシュメモリに update.bin をプログラムする

この手順は、図 1 の「2.」に該当します。

golden.bin でコンフィギュレーションした FPGA が動作を開始したら、 update.bin をホストコンピューターからダウンロードして、パラレル NOR フラッシュのアドレス 0x01000000 に書き込み、そのイメージを使用して FPGA をリコンフィギュレーションできます。

1. ホストコンピューターと VCU108 評価ボードが、図 3 のように接続されていることを確認します。

重要: メニューの選択項目 3 (Program <*.bin via XMODEM_1K>) および選択項目 5 (Reconfigure from IPROG) で示される動作に対して、図 17 または図 21 でハイライトされている Programming Start Address <hex> 値を入力します。この例では、フラッシュメモリ開始アドレス 0x01000000 は MicroBlaze プロセッサコードにより変換され、同等の WBSTAR フォーマットに 0x40000000 と書き込まれます。自動変換により、 WBSTAR 定義を考慮して計算する必要なく、フラッシュメモリアドレスを直接入力できます。デザインを変更するか、または別のボードでデザインを使用する場合は、フラッシュアドレスピンと WBSTAR ビット位置とのマッピングを理解しておく必要があります。 WBSTAR の詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の、WBSTAR レジスタテーブルを参照してください。

2. Tera Term を起動して、 [Setup] → [Serial port] をクリックして、図 14 に示す値を使用します。必ず標準の COM ポートを選択します (詳細は「チェックリストとデバッグのヒント」の手順 4 を参照)。


図 13: リファレンスデザインの初期ビットストリーム golden.bin が動作している状態





3. PROG プッシュボタン (VCU108 評価ボード上の SW4) をパルスして、 golden.bin コードを読み込みます。シリアル接続が正しく設定されていれば、 Tera Term にリファレンスデザインのメニューが表示されます (図 15)。

4. Tera Term に表示されたメニューで 1 を入力してパラレル NOR フラッシュのベンダー情報を表示し、ボードが正しくセットアップされていることを確認します (図 16)。


図 14: Tera Term のシリアルポート設定


図 15: リファレンスデザインのフラッシュメモリコマンドメニュー





5. 3 を入力してパラレル NOR フラッシュメモリのオフセット (プログラミング開始アドレス) 0x01000000 に対して update.bin イメージをプログラムします (図 17)。


図 16: メニュー 1: パラレル NOR フラッシュメモリ情報の読み出し


図 17: メニュー 3: プログラム





6. メニューバーで、 [File] → [Transfer] → [XMODEM] → [Send] をクリックします (図 18)。

7. [Look in] に「C:\xapp1282\ready_to_download」と入力し、 [update.bin] を選択し、 [Option] の [1K] をオンにしてから [Open] をクリックします (図 19)。


図 18: [Send file] コマンド


図 19: update.bin の選択





8. update.bin のプログラミングが正常に完了すると、図 20 に示す Tera Term ウィンドウが表示されます。

update.bin で FPGA をコンフィギュレーションする

この手順は、図 1 の「2.」の後半部分 (IPROG を実行して更新用イメージで FPGA をコンフィギュレーションする ) に該当します。

update.bin (更新用ビットストリームイメージ) は、リファレンスデザインによってフラッシュメモリのアドレス 0x01000000 に配置されます。リファレンスデザインはイメージをフラッシュメモリに書き込んだ後、 FPGA 内部コンフィギュレーションアクセスポート (ICAP) を使用して FPGA をこの新しいイメージでリコンフィギュレーションします。

リコンフィギュレーションは、次の 2 段階で実行されます。

1. MicroBlaze™ プロセッサは、 AXI_HWICAP IP コアを ICAP ポートへのインターフェイスとして使用して、ウォームブート開始アドレスレジスタ (WBSTAR) に値を書き込みます。 WBSTAR の内容は、次の内部プログラミングコマンド (IPROG) が ICAP インターフェイスに対して発行される際のフラッシュメモリ開始アドレスを指定します。

WBSTAR レジスタは、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の表 9-31 で説明されています。

WBSTAR[31:30] (上位 2 桁のレジスタビット ) は外部 FPGA ピン RS[1:0] に対応します。これらのピンは、WBSTAR の内容に従って駆動するか、または外部プルアップ/プルダウン抵抗を使用して制御できます。 RS[1:0] ビットは、WBSTAR のビット 29 によりトライステート (外部的に制御される ) にするか、または WBSTAR [31:30] の設定値で駆動できます。

WBSTAR[28:0] ビットは、コンフィギュレーションフラッシュのアドレスビットに接続し、 FPGA がコンフィギュレーションファイルの読み込みに使用するアドレスを制御できるようにします。

ユーザーが Tera Term/UART のメニューでフラッシュメモリ開始アドレスを指定すると、 MicroBlaze プロセッサはそのアドレスを、 WBSTAR の内容を設定する書き込みコマンドに適切に変換します。


図 20: プログラミングステータス





[Tera Term] ウィンドウで、オプション 5 を選択します。パラレル NOR フラッシュアドレスのプロンプトが表示されたら、 1000000 を入力して、更新用ビットストリームを読み込みます (図 21)。

2. MicroBlaze プロセッサは、リコンフィギュレーションを実行する一連のコマンドを書き込むことで、手順 2 (図 1) を実行します。 (AXI_HWICAP IP 経由での) ICAP インターフェイスに対するこの一連の書き込みは IPROG と呼ばれ、結果として FPGA がウォームブートされます。

FPGA の以前のコンフィギュレーションされた内容は、 WBSTAR アドレスで指定されたロケーションを除き、すべてクリアされます。次に、ユーザーが指定し、 MicroBlaze によって WBSTAR に読み込まれるフラッシュアドレスからリコンフィギュレーションが実行されます。これにより update.bin ファイルが FPGA に読み込まれます。

FPGA が update.bin リファレンスデザインで正しくコンフィギュレーションされると、 DONE LED が点灯し、LED 1 が点滅します (図 22)。 golden.bin の場合とは点滅する LED が異なることに注意してください。

ヒント : update.bin で FPGA をコンフィギュレーションすると、パラレル NOR フラッシュに対する動作は実行できなくなります。このデモを再度実行するには、「golden.bin で FPGA をコンフィギュレーションする」の手順から実行してください。


図 21: オプション 5: IPROG のリコンフィギュレーション


図 22: リファレンスデザインの更新用ビットストリーム update.bin が動作している状態



ハードウェアシステムの詳細



このリファレンスデザインには、 update.bin ファイルのダウンロードを実行するために必要な MicroBlaze プロセッサコアとペリフェラル IP コアが含まれています。このセクションでは、コンフィギュレーション後にパラレル NOR フラッシュメモリにアクセスするためのシステムのクロックトポロジ、 AXI EMC コアの設定、 STARTUPE3 プリミティブの使用方法、および制約について説明します。

クロックトポロジ

このリファレンスデザインは、 VCU108 評価ボード上にある、 Silicon Labs Si5335A クワッドクロックジェネレーター /バッファーからの 300 MHz 差動クロック入力を使用します。図 23 に、このクロック分配を示します。

差動クロックは、クロッキング IP ブロック (clk_wiz_0) 内のミックスドモードクロックマネージャー (MMCM) に供給されます。 MMCM は、入力クロックを 100 MHz と 50 MHz のクロックに分周してシステムの残りの部分に提供します。50 MHz クロック (clk_out2) は AXI EMC、プロセッサシステムリセット、および axi_hwicap ブロックに供給され、100 MHz クロックは AXI ペリフェラルインターコネクトおよびシステム内の残りのすべてのペリフェラルに供給されます。

AXI EMC により使用される 50 MHz クロックは、 STARTUPE3 ブロックを経由してパラレル NOR フラッシュメモリにも供給されます。 AXI EMC ペリフェラルを正しく機能させるには、フラッシュが使用するのと同じクロックを AXI EMC に提供する必要があります。 AXI EMC (axi_emc_1) は、 50 MHz クロックを使用して AXI インターフェイス上のトランザクションを駆動し、パラレル NOR フラッシュメモリに対する読み出し /書き込みトランザクションを作成します。


図 23: リファレンスデザインのクロックトポロジ





重要: このリファレンスデザインは、VCU108 評価ボードに実装された Micron MT28GU01GAAA1EGC-0SIT フラッシュメモリでの使用を想定しています。これ以外のパラレル NOR フラッシュメモリでは、 MicroBlaze システムに供給するクロック周波数と、 STARTUPE3 ブロック経由でパラレル NOR フラッシュメモリに供給するクロック周波数の調整が必要な場合があります。

AXI EMC コアと STARTUPE3 プリミティブ

図 24 に、コンフィギュレーション後のアクセスに必要な、 AXI EMC コア、 STARTUPE3 プリミティブ、 FPGA BPI コンフィギュレーションインターフェイスピン、および外部パラレル NOR フラッシュの間の接続を示します。

AXI EMC コアアドレス (mem_a[31:0]) は 26 ビットの長さ (Linear_Flash_address[25:0]) まで切り捨てられ、 FPGA の多目的 I/O ピンに配線されます。 AXI EMC の 16 データビットは 2 つのベクターに分割されます。

最初のベクター (mem_dq[3:0]) は、 STARTUPE3 プリミティブの DI[3:0]、 DO[3:0]、および DTS[3:0] ポートに配線されます。これらのビットは STARTUPE3 ブロックを経由して、パラレル NOR フラッシュに接続される専用 FPGA ピンに配線されます。 2 番目のベクター (上位 12 ビットの mem_dq[15:4]) は、最上位ラッパーデザイン (design_1_wrapper.vhd) のトライステート IOBUF に、次に FPGA の多目的 I/O ピンに配線されます。


図 24: AXI EMC コアと STARTUPE3 の接続

MT28GU01GAAAEGC





AXI EMC コアからのチップイネーブル信号は STARTUPE3 プリミティブの FCSBO ポートに接続され、 FPGA の専用 DWR_FCS_B ピンに配線され、パラレル NOR フラッシュの CE# ピンに接続されます。 AXI EMC から送信される信号 mem_adv_ldn、 mem_oen、 mem_wait、および mem_wen は、 STARTUPE3 を経由せず、多目的 FPGA ピンに直接送信された後パラレル NOR フラッシュに送信されます。

パラレル NOR フラッシュ用に MMCM が供給する 50 MHz クロック信号は、 STARTUPE3 プリミティブの USRCCLKO ポートに配線され、 FPGA の専用 CCLK ピンに到達し、それからパラレル NOR フラッシュの CLK ピンに接続されます。STARTUPE3 プリミティブを経由する信号は、 FPGA の専用コンフィギュレーションピンに現れ、ピンのロケーション制約を必要としません。 AXI EMC から多目的 FPGA ピンに送信される信号にはロケーション制約が必要であり、タイミング制約による場合とは処理が多少異なります。

AXI EMC IP コア (3.0) のカスタマイズ

このサンプルデザインで使用されている AXI EMC IP コア (3.0) は特に XCVU095-2FFVA2104 FPGA、および VCU108 評価ボード上の Micron (以前の Numonyx) MT28GU01GAAA1EGC パラレル NOR フラッシュメモリ用にセットアップされています。コアのカスタマイズには図 25 に示す IP インテグレーターのダイアログボックスが使用されます。このダイアログボックスには、 AXI EMC IP コアで使用するタイミングパラメーターの値が示されます。


図 25: AXI EMC (3.0) コアの設定を表示する [Re‐customize IP] ウィンドウ





表 2 および「タイミングパラメーターの定義」では、タイミングパラメーターについて説明しています。

タイミングパラメーターの定義

• [Read CE Low to Data Valid Period]: 選択したバンク内のメモリに対する、読み出しのチップイネーブルからデータ有効までの時間を指定します。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにあるフラッシュメモリの tELQV に相当します。

• [Read Address Valid to Data Valid Period]: 選択したバンク内のメモリに対する、読み出しのアドレス有効からデータ有効までの時間を指定します。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tAA およびフラッシュメモリの tAVQV に相当します。

• [Page Access Period]: 選択したバンク内の非同期フラッシュメモリに対するページアクセス時間を指定します。このオプションは、バンク内のメモリタイプがページモードフラッシュメモリである場合にのみ適用できます。これは、ページモードフラッシュデバイスのデータシートにある tPACC/tAPA に相当し、バンクに対して選択されているメモリタイプがページモードフラッシュである場合にのみ割り当てる必要があります。

• [Read CE High to Data Bus HZ Period]: 選択したバンク内のメモリに対する、読み出しの CE High からデータバスハイインピーダンスまでの時間を指定します。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tHZCE およびフラッシュメモリの tEHQZ に相当します。

• [Read OE High to Data Bus HZ Period]: 選択したバンク内のメモリに対する、読み出しの OE High からデータバスハイインピーダンスまでの時間を指定します。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tHZOE およびフラッシュメモリの tGHQZ に相当します。

• [Write Cycle Period]: メモリバンクの書き込みサイクル時間を指定します。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tWC およびフラッシュメモリの tCW に相当します。 AXI EMC コアは、このパラメーターを使用して、メモリインターフェイスでの各書き込みで CEN ロジックを Low に保持します。

• [Write Enable Min. Pulse Width]: メモリバンクの書き込みイネーブルの最小パルス幅です。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tWP およびフラッシュメモリの tPWE に相当します。 AXI EMC コアは、このパラメーターを使用して、メモリインターフェイスでの各書き込みで WEN ロジックを Low に保持します。

• [Write Phase Period]: メモリバンクの書き込みサイクルフェーズの期間です。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。 AXI EMC コアは、このパラメーターを使用して、メモリ側での 2 つの連続する書き込み間の NOP サイクル数を決定します。このパラメーターを 0 に設定すると、 CEN は書き込み間の 1 クロックサイクル間ロジックを High にします。

表 2: AXI EMC IP コアのタイミングパラメーター

Re‐customize IP の設定MT28GU01GAAA1EGC パラレル NOR

フラッシュメモリの設定

パラメーターユーザーパラメーターデフォルト値 (ps) パラメーターのシンボルユーザー値 (ps)(1)

Read CE Low to Data Valid Period C_TCEDV_PS_MEM_* 15,000 tELQV 96,000

Read Address Valid to Data Valid Period C_TAVDV_PS_MEM_* 15,000 tAVQV 96,000

Page Access Period C_TPACC_PS_FLASH_* 25,000 tAPA 15,000

Read CE High to Data Bus HZ Period C_THZCE_PS_MEM_* 7,000 tEHQZ 7,000

Read OE High to Data Bus HZ Period C_THZOE_PS_MEM_* 7,000 tGHQZ 7,000

Write Cycle Period C_TWC_PS_MEM_* 15,000 tCW = (tWLWH + tELWL + tWHEH) 40,000

Write Enable Min. Pulse Width C_TWP_PS_MEM_* 12,000 tWLWH 40,000

Write Phase Period C_TWPH_PS_MEM_* 12,000 tWHWL 20,000

Write WE High to Data Bus LZ Period C_TLZWE_PS_MEM_* 0000 tWHGL 20,000

Write Recovery Period For Flash Memory C_WR_REC_TIME_ME 27,000 tBHWH 200,000

注記:1. この列のパラメーター値は、『Micron Parallel NOR Flash Memory MT28GU01GAAA1EGC Data Sheet』 [参照 6] から引用しています。





• [Write WE High to Data Bus LZ Period]: メモリバンクの書き込みサイクルの書き込みイネーブル信号 High からデータバス低インピーダンスまでの時間です。このオプションは、バンク内のメモリタイプが非同期である場合にのみ適用できます。これは、各メモリデバイスのデータシートにある非同期 SRAM の tLZWE およびフラッシュメモリの tWHGL に相当します。このオプションは、メモリの「書き込みリカバリから読み出しまでの時間」要件を満たすためにも使用されます。

• [Write Recovery Period For Flash Memory]: メモリバンクのフラッシュメモリの書き込みリカバリ期間です。このオプションは、バンク内のメモリタイプがフラッシュメモリのいずれかまたは PSRAM である場合にのみ適用できます。これは、各メモリデバイスのデータシートにあるフラッシュメモリの tWR に相当します。 AXI EMC コアは、このパラメーターを使用して、各 AXI WLAST 後のメモリインターフェイスでの NOP サイクル数を決定します。使用する AXI クロックと同等の C_AXI_CLK_PERIOD_PS の値を指定することを推奨しています。この値は、非同期メモリ使用時の、カウンターの内部キャリブレーションに使用されます。デフォルトでは、 100 MHz AXI クロックに対応する値の 10,000 に設定されています。接続されている AXI クロックが 100 MHz ではない場合、パラメーターは Tcl コンソールで set_property CONFIG.C_AXI_CLK_PERIOD_PS {time period in picoseconds of AXI clock} [get_ips <component name of emc IP created>] コマンドを使用して設定する必要があります。

STARTUPE3 プリミティブ

UltraScale FPGA の BPI インターフェイス専用信号 (RDWR_FCS_B_0、 CCLK_0、 D03_0、 D02_0、 D01_DIN_0、D00_MOSI_0) は、バンク 0 にあります。デフォルトでは、コンフィギュレーション後にこれらのピンにはアクセスできないため、パラレル NOR フラッシュメモリへはアクセスができなくなります。これらの専用ピンにアクセスできるようにするため、デザインに STARTUPE3 プリミティブをインスタンシエートします。表 3 に、専用の各コンフィギュレーションピンに関連する内部ロジック信号名と、それぞれの STARTUPE3 の接続先ポート、および対応する FPGA 出力ピン位置を示します。

デザインを STARTUPE3 の適切なポートに接続すると、ユーザーデザインは FPGA 出力をこれらの専用ピンに駆動するかトライステートにできます。また、 D[03:00] は入力として読み出すことができます。ユーザーデザインは、 STARTUPE3 ブロックの.USRCCLKO、 .USRCCLKTS、 .DO、 .DTS、 .FCSBO、および .FCSBTS ポートを介して専用の FPGA ピンにアクセスします。パラレル NOR フラッシュからのデータ信号は、 .DI ポート経由でユーザーデザインに戻されます。UltraScale FPGA の CCLK、 D00_MOSI_0、 D01_DIN_0、 D02_0、 D03_0、 RDWR_FCS_B_0 ピンは専用ピンであり、物理ロケーションを変更できないため、制約ファイル内では割り当てられません。

たとえば、 Clk_out を外部フラッシュに転送するには、インスタンシエートした STARTUPE3 の USRCCLKO ポートに接続します。 FPGA の CCLK 出力は STARTUPE3 ブロックに接続しないとアクセスできないため、デザインの最上位では Clk_out の明示的なポート宣言はありません。CCLK 信号が常に外部パラレル NOR フラッシュメモリへアクティブに駆動されるように、 USRCCLKO のイネーブルを制御する STARTUPE3 の USRCCLKTS ポートは 0 に接続しています。内部ロジックから STARTUPE3 ブロックを経由して FPGA の専用外部ピンへ到達する信号はデザインの最上位ポートとしては現れず、 .xdc ファイルには含まれません。

表 3: STARTUPE3 の BPI コンフィギュレーションインターフェイス専用ピン

ロジック信号 STARTUPE3 ポート専用ピン名FPGA (U1)

ピン位置

Linear_Flash_ce_n(0) FCSBO RDWR_FCS_B_0 AJ11

clk_out USRCCLKO CCLK_0 AF13

dq_o_e(3) DO[3] D03_0 AL11

dq_o_e(2) DO[2] D02_0 AM11

dq_o_e(1) DO[1] D01_DIN_0 AN11

dq_o_e(0) DO[0] D00_MOSI_0 AP11

dq_i(3) DI[3] D03_0 AL11

dq_i(2) DI[2] D02_0 AM11

dq_i(1) DI[1] D01_DIN_0 AN11

dq_i(0) DI[0] D00_MOSI_0 AP11





AXI EMC コアと STARTUPE3 プリミティブは最上位ラッパーの design_1_wrapper.vhd 内部で接続されるため、STARTUPE3 ブロックは IP インテグレーターのブロックデザインには表示されません。 STARTUPE3 のインスタンシエーションは次のとおりです。

STARTUPE3_inst : component STARTUPE3 ----------------------- generic map ( PROG_USR => "FALSE", -- Activate program event security feature. SIM_CCLK_FREQ => 0.0 -- Set the Configuration Clock Frequency(ns) for simulation. ) port map ( CFGCLK => open, -- 1-bit output: Configuration main clock output CFGMCLK => open, -- 1-bit output: Configuration internal oscillator clock output DI => dq_i, -- 4-bit output: Allow receiving on the D input pin EOS => startupe3_eos, -- 1-bit output: Active-High output signal indicating the End Of Startup PREQ => open, -- 1-bit output: PROGRAM request to fabric output DO => dq_o_e(3 downto 0), -- 4-bit input: Allows control of the D pin output DTS => dq_t_e(3 downto 0), -- 4-bit input: Allows tristate of the D pin FCSBO => Linear_Flash_ce_n(0), -- 1-bit input: Controls the FCS_B pin for flash access FCSBTS => '0', -- 1-bit input: Tristate the FCS_B pin GSR => '0', -- 1-bit input: Global Set/Reset input (GSR cannot be used for the port) GTS => '0', -- 1-bit input: Global 3-state input (GTS cannot be used for the port name) KEYCLEARB => '1', -- 1-bit input: Clear AES Decrypter Key input from Battery-Backed RAM PACK => PACK_int, -- 1-bit input: PROGRAM acknowledge input USRCCLKO => Clk_out, -- 1-bit input: User CCLK input USRCCLKTS => '0', -- 1-bit input: User CCLK 3-state enable input USRDONEO => '1', -- 1-bit input: User DONE pin output control USRDONETS => '1' -- 1-bit input: User DONE 3-state enable output

ヒント : STARTUPE3 プリミティブを複数のコアに対して使用するデザインの場合、このリファレンスデザインのように STARTUPE3 を外部にインスタンシエートしてください。外部にインスタンシエートした方が柔軟性が向上します。ユーザーデザインで STARTUPE3 ポートにアクセスするのが AXI EMC コアのみの場合は、 [Use STARTUP Primitive Internal to IP] をオンにすることもできます。

STARTUPE3 のタイミング制約

STARTUPE3 ブロックの出力ピンは最上位ラッパーの design_1_wrapper.vhd には現れませんが、 STARTUPE3 ブロックの入出力信号にはタイミング制約を適用する必要があります。

STARTUPE3 ブロックを通過する信号と並行して、 AXI EMC コアとパラレル NOR フラッシュメモリ間を行き来するデータ信号と制御信号は、 AXI EMC コア内の FIFO ロジックを使用して調整されます。図 26 に、これらの信号に必要なタイミング制約を示します。図 25 で入力されたタイミングパラメーターは、パラレル NOR フラッシュメモリのデータシートからの抜粋で、制御信号をパラレル NOR フラッシュメモリのデータ信号とアドレス信号に合わせて調整するよう設定します。





図 26 は、 STARTUPE3 ブロックを通過して送信される信号も示しています。タイミング制約の対象となるパスと、ツールにより考慮されない固定遅延が示されています。制約されるパスは、次に示す set_max_delay および set_min_delay 制約の対象です。

#### Following are the timing parameters of MT28GU01GAAA1EGC-0SIT flash, delays for the STARTUPE3 element, and #### delays related to the VCU108 board traces#### Max Tco -- Clock to input delay for flashset tco_max 5.5set tco_min 5.5#### Trace delays for VCU108 boardset tdata_trace_delay_max 0.25set tdata_trace_delay_min 0.25set tclk_trace_delay_max 0.2set tclk_trace_delay_min 0.2set startup_delay_max 7.000set startup_delay_min 1.350set board_del_max 1.000set board_del_min 0.500

#### Input delay constraints (max/min) for Linear_flash_wait[0]set_input_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tco_max + $tdata_trace_delay_max + $tclk_trace_delay_max + $board_del_max] [get_ports Linear_Flash_wait[0]]set_input_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tco_min + $tdata_trace_delay_min + $tclk_trace_delay_min + $board_del_min] [get_ports Linear_Flash_wait[0]]

次に示すロジックと STARTUPE3 間のパス制約は、図 26 で参照されています。

#### These constraints cover the paths going between logic and the STARTUPE3 blockset_max_delay -datapath_only -from [get_pins -hier {*STARTUP*_inst/DI[*]}] -to [get_cells -hier{*Mem_DQ_I_v_reg[*]}] 1.500set_max_delay -datapath_only -from [get_cells -hier {*mem_dq_o_reg_reg[*]}] -to [get_pins -hier*STARTUP*_inst/DO[*]] 1.500set_max_delay -datapath_only -from [get_cells -hier {*mem_dq_t_reg_reg[*]}] -to [get_pins -hier*STARTUP*_inst/DTS[*]] 1.500

次に示す STARTUPE3 制約をバイパスするデータ信号は、図 26 で参照されています。

#### Input and output delay constraints max/min for mem_dq_io[*] signals that bypass STARTUPE3 block.Includes#### startup_delay_max/min values to match the paths of the bits traveling through STARTUPE3set_input_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tco_max + $tdata_trace_delay_max+ $tclk_trace_delay_max + $startup_delay_max + $board_del_max] [get_ports mem_dq_io[*]]set_input_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tco_min + $tdata_trace_delay_min+ $tclk_trace_delay_min + $startup_delay_min + $board_del_min] [get_ports mem_dq_io[*]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tdata_trace_delay_max -$tclk_trace_delay_min + $startup_delay_max + $board_del_max] [get_ports mem_dq_io[*]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tdata_trace_delay_min -$tclk_trace_delay_max + $startup_delay_min + $board_del_min] [get_ports mem_dq_io[*]]





次に示す STARTUPE3 制約をバイパスするアドレス信号と制御信号は、図 26 で参照されています。

#### Output delay constraints (max/min) for Linear_Flash_address[*], Linear_Flash_oe_n, Linear_Flash_we_n, and #### Linear_Flash_adv_ldn pinsset_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tdata_trace_delay_max -$tclk_trace_delay_min + $board_del_max] [get_ports Linear_Flash_address[*]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tdata_trace_delay_min -$tclk_trace_delay_max + $board_del_min] [get_ports Linear_Flash_address[*]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tdata_trace_delay_max -$tclk_trace_delay_min + $board_del_max] [get_ports Linear_Flash_oe_n[0]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tdata_trace_delay_min -$tclk_trace_delay_max + $board_del_min] [get_ports Linear_Flash_oe_n[0]]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tdata_trace_delay_max -$tclk_trace_delay_min + $board_del_max] [get_ports Linear_Flash_we_n]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tdata_trace_delay_min -$tclk_trace_delay_max + $board_del_min] [get_ports Linear_Flash_we_n]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -max [expr $tdata_trace_delay_max -$tclk_trace_delay_min + $board_del_max] [get_ports Linear_Flash_adv_ldn]set_output_delay -clock [get_clocks clk_out2_design_1_clk_wiz_0_0] -min [expr $tdata_trace_delay_min -$tclk_trace_delay_max + $board_del_min] [get_ports Linear_Flash_adv_ldn]





デザインロジックから USRCCLKO ピンまでのクロック遅延を抑えるには、 set_max_delay 制約を使用します。STARTUPE3 プリミティブとの間のデータおよびトライステート信号パスには、 USRCCLKO ピンの生成クロックを基準にした set_output_delay および set_input_delay 制約を与えます。制約の作成手順として、まず STARTUPE3 ブロックの遅延およびパラレル NOR フラッシュメモリのセットアップ要件を『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893) [参照 5] および『Micron Parallel NOR Flash Memory MT28GU01GAAA1EGC Data Sheet』 [参照 6] から求めます。制約に使用するパラメーターの例を表 4 と表 5 に示します。

上記の一部の制約は、 AXI EMC コアから STARTUPE3 ブロックへの信号を対象としています。それら以外の制約は、STARTUPE3 を経由せずに FPGA ピンから AXI EMC コアに直接送信される信号を対象としています。


図 26: STARTUPE3 のタイミング遅延

Address and control signals that bypass STARTUPE3 constraints

Data signals that bypass STARTUPE3 constraints

Logic to STARTUPE3 path constraints





表 4 に、 CCLK の固定遅延および STARTUPE3 を経由して送信されるデータ信号を示します。

図 26 に VCU108 評価ボードのサンプル制約を示しています。ボードおよび Micron MT28GU01GAAA1EGC フラッシュメモリのタイミング遅延は、実測およびフラッシュメモリのデータシートから得ることができます。

これらの制約で、 AXI EMC IP コアロジックとの間のパス遅延、パラレル NOR フラッシュメモリのセットアップおよびホールド要件、 FPGA の I/O ポート遅延、 STARTUPE3 プリミティブの遅延、ボードのトレース遅延が指定されます。リファレンスデザインのタイミング制約は、制約ファイル vcu108.xdc に含まれます。このサンプルデザインを VCU108 以外のボードに適用する場合は、フラッシュメモリのトレース遅延、クロック遅延、および出力遅延の各値を変更して、正しく機能することを確認する必要があります。

BPI コンフィギュレーションモードの制約

マスター BPI x16 コンフィギュレーションを正しく実行するには、 golden.bin ファイルの生成時に適切なプロパティを使用する必要があります。 VCU108 評価ボードの 1.8V パラレル NOR フラッシュをサポートしたリファレンス .xdc 制約ファイルには、図 25 に示すプロパティが含まれます。これらオプションの詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] および『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュプログラムアプリケーションノート』 (XAPP1220) [参照 7] を参照してください。

set_property CONFIG_VOLTAGE 1.8 [current_design]set_property CFGBVS GND [current_design]set_property CONFIG_MODE BPI16 [current_design]

表 4: Virtex UltraScale のタイミングパラメーター

シンボル説明

VCCINT 動作電圧 = 0.95V

単位‐2 スピードグレード

STARTUPE3 ポート

TUSRCCLKO STARTUPE3 USRCCLKO 入力ポートから CCLK ピンまでの出力遅延 1.00/6.70 ns、最小/最大

TDO DO[3:0] ポートから D03 ～ D00 ピンまでの出力遅延 1.00/7.70 ns、最小/最大

TDTS DTS[3:0] ポートから D03 ～ D00 ピンまでのトライステート遅延 1.00/8.30 ns、最小/最大

TFCSBO FCSBO ポートから FCS_B ピンまでの出力遅延 1.00/8.00 ns、最小/最大

TFCSBTS FCSBTS ポートから FCS_B ピンまでのトライステート遅延 1.00/8.00 ns、最小/最大

TDI D03 ～ D00 ピンから DI[3:0] ポートまでの入力遅延 0.5/3.1 ns、最小/最大

表 5: Micron MT28GU01GAAA1EGC パラレル NOR フラッシュメモリのタイミングパラメーター

シンボル説明値

TELQV (max) CE# Low から出力有効まで 96 ns

TAVQV (max) アドレスから出力有効まで 96 ns

TAPA (max) ページアドレスアクセス (非 MUX のみ) 15 ns

TACC (min) アドレスラッチクロックからの読み出しアクセス時間 96 ns

TGHQZ (max) OE# High から High-Z の出力まで 7 ns

TWLWH (min) WE# の書き込みパルス幅 Low 40 ns

TELWL (min) CE# セットアップから WE# Low まで 0 ns

TWHEH (min) WE# High からの CE# ホールド 0 ns

TWHGL (min) WE# High から OE# Low まで 0 ns

TBHWH (min) WP# セットアップから WE# High まで 200 ns

TEHQZ (max) CE# High から High-Z の出力まで 7ns

TGHQZ (max) OE# High から High-Z の出力まで 7 ns



ソフトウェアシステムの詳細


set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]set_property BITSTREAM.CONFIG.CONFIGFALLBACK Enable [current_design]set_property BITSTREAM.CONFIG.TIMER_CFG 0x00050000 [current_design]set_property BITSTREAM.CONFIG.BPI_SYNC_MODE Type1 [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.NEXT_CONFIG_REBOOT Enable [current_design]set_property BITSTREAM.CONFIG.NEXT_CONFIG_ADDR 32'h01000000 [current_design]


このリファレンスデザインは、 MicroBlaze ソフトプロセッサコア上で動作するソフトウェアで AXI EMC コアを駆動し、STARTUPE3 プリミティブへのハードウェア接続を使用してパラレル NOR フラッシュメモリに対する読み出し /書き込みを実行します。このリファレンスデザインには、下位のソフトウェア読み出し /書き込み動作の例を記述した vcu108_emc_rw.c ファイルが付属します。これらの読み出し /書き込み関数を使用して、 Micron フラッシュメモリの動作を実装しています (このフラッシュメモリのコマンドは『Micron Parallel NOR Flash Memory MT28GU01GAAA1EGC Data Sheet』 [参照 6] を参照)。このメモリは、 VCU108 評価ボードの U133 の位置に実装されています (図 3 参照)。

別のベンダーのフラッシュメモリを使用する際はメモリ動作の作成が必要な場合があり、 vcu108_emc_rw.c の関数をこれに使用できます。ただし制御ロジックからフラッシュアレイに対する読み出し /書き込み/消去の実行、およびフラッシュメモリの動作を制御するレジスタへのアクセスに使用するコマンドは、ほとんどのパラレル NOR フラッシュメモリでほぼ共通しています。このリファレンスデザインは、 VCU108 評価ボードに実装された Micron MT28GU01GAAA1EGC パラレル NOR フラッシュメモリのコマンドセットを使用しています。サポートされる命令セットは、 [参照 6] を参照してください。

フラッシュコマンドセット

フラッシュアレイへのアクセスやパラレル NOR フラッシュメモリに対するその他の動作を実行するコマンドは数多く存在します。すべてのパラレル NOR フラッシュトランザクションは、 AXI EMC コアに接続されたフラッシュメモリによりサポートされるコマンドに依存します。サポートされるコマンドについては、使用するパラレル NOR フラッシュメモリのデータシートを参照してください。 Micron MT28GU01GAAA1EGC パラレル NOR フラッシュメモリのコマンドは、[参照 6] に記載されています。このリファレンスデザインでユーザーが実行できるのは、図 15 のメニューに表示されたコマンドのみです。フラッシュコマンドセットのフローチャートは、図 27 を参照してください。





図 27 に示したサポートされる各動作には、それぞれ特定のコマンドシーケンスがあります。次に、主要な動作のコマンドシーケンスを示します。

XILFLASH ライブラリは、共通フラッシュインターフェイス (CFI) 規格に準拠するフラッシュメモリデバイスの機能をインプリメントします。 CFI により、単一のフラッシュライブラリをデバイスファミリ全体で使用できます。これは特定のデバイス向けではなく、一連のコマンドによる読み出し、書き込み、および消去アルゴリズムに対応するライブラリです。 CFI は実行時に使用するアルゴリズムの決定が可能です。

ここでは、基本のパラレル NOR フラッシュのアクセス動作向けの XILFLASH ライブラリ API を説明します。

1. フラッシュの初期化: 関数 XFlash_Initialize() は、ライブラリ内のほかのどの関数よりも前に、アプリケーションによって呼び出される必要があります。この初期化関数はデバイスファミリをチェックし、 XFlash インスタンスを (たとえば、 Micron や Spansion などの) ファミリ固有データで初期化します。ターゲットのフラッシュ CFI クエリが正常に読み出された後、消去、読み出し、書き込みなどの以降の動作のためにベクターテーブルが維持されます。ファミリ固有 API の関数ポインターが含まれるベクターテーブルがセットアップされ、次のタスクを実行するファミリ固有の初期化ルーチンが呼び出されます。

a. CFI クエリコマンドを実行します。 0x0098 でのベースアドレスの書き込み (CFI クエリコマンド ) です。

b. フラッシュファミリとレイアウトを識別します。 CFI データを 0x10、 0x11、 0x12 から識別します (16 進数の QRY 文字)。

c. ベクターテーブルにジオメトリリードバックを取り込みます。フラッシュアーキテクチャから特定のオプションを指定します。『Micron Parallel NOR Flash Memory MT28GU01GAAA1EGC Data Sheet』を参照してください。


図 27: フラッシュコマンドセットのフローチャート





d. ベクターテーブルを CFI データでセットアップします。ベクターテーブルからのデータでベースアドレスをリードバックします。

2. フラッシュの消去: 消去動作は、フラッシュメモリ内で指定されたアドレス範囲 (ブロック ) を消去するためのものです。消去動作が正常に完了したかまたはエラーが報告された後でなければ制御はユーザーに戻されないという点で、消去呼び出しはブロック型です。消去するバイト数は、デバイスの境界内であればいくつでも構いません。フラッシュの消去では、次のタスクが実行されます。

a. ブロックをロックします。

b. 0x20 のブロックアドレスを書き込みます。

c. ブロックアドレスをアンロックします。

d. 確認のために、 0xD0 でブロックアドレスを消去します。

e. 読み出しステータスレジスタ = 0x7 でブロックは消去されます。

3. フラッシュの書き込み: 最小でゼロバイトから最大でフラッシュメモリ全体の書き込みを実行できます。書き込みが指定されたオフセットアドレスがフラッシュメモリの範囲外であったり、オフセットアドレスから指定されたバイト数がフラッシュメモリの境界を越えたりした場合は、エラーが報告されます。書き込み動作が正常に完了したかまたはエラーが報告された後でなければ制御はユーザーに戻されないという点で、書き込みはブロック型です。この動作により、フラッシュメモリがユーザーバッファーで指定されたデータでプログラムされます。ソースアドレスとデスティネーションアドレスは、フラッシュデータバスの幅に揃える必要があります。プロセッサが揃えられていないアクセスをサポートする場合には、ソースアドレスをフラッシュの幅に揃える必要はありません。ただし、このライブラリは汎用であり、 (MicroBlaze プロセッサなどの) 一部のプロセッサは揃えられていないアクセスをサポートしないため、 API ではソースアドレスを揃える必要があります。フラッシュの書き込みでは、次のタスクが実行されます。

a. ブロック = 0x20 をロックします。

b. デバイスが初期化されると、ステートは IsReady = 1 になります。

c. フラッシュのリセット : この関数は、フラッシュデバイスをリセットし、それを読み出しモードにします。

d. ブロック = 0x60h をアンロックします。

e. バッファーデータをフラッシュデバイスに送信します。

f. 制御が戻され、成功した場合、書き込み動作は確定されます。

4. フラッシュの読み出し : 最小でゼロバイトから最大でフラッシュメモリ全体の読み出しを実行します。読み出しに指定されたオフセットアドレスがフラッシュ境界の範囲外である場合、エラーが報告されます。読み出し関数は、フラッシュメモリの境界を越えてメモリ位置を読み出します。バイト数とオフセットアドレスを加算した数が、フラッシュメモリアドレスの境界内に必ず収まるように注意する必要があります。読み出し動作が正常に完了したかまたはエラーが報告された後でなければ制御はユーザーに戻されないという点で、書き込みはブロック型です。

a. ブロック = 0x20 をロックします。

b. デバイスが初期化されると、ステートは IsReady = 1 になります。

c. フラッシュのリセット : この関数は、フラッシュデバイスをリセットし、それを読み出しモードにします。

d. ブロック = 0x60h をアンロックします。

e. フラッシュメモリ内のデータのブロックを、オフセットアドレスから読み出します。



チェックリストとデバッグのヒント



1. このデモでは、「AXI EMC IP コア (3.0) のカスタマイズ」のセクションで [Use STARTUP Primitive External to IP] をオンにする必要があります (図 25 参照)。

2. リファレンスデザインのデモを実行する前に、「VCU108 評価ボードをセットアップする」で説明した手順をすべて実行しておく必要があります。これにより、次が確実に実施されます。

° ボードに電源を正しく接続し、電源スイッチ SW1 を ON の位置にする。

° マスター SPI コンフィギュレーションモードを正しく設定する (モードピンを M[2:0]=010 に設定)。 DIP スイッチ SW16 を図 3 のように設定する。

° UART ケーブルと JTAG ケーブルの両方を使用して、 VCU108 評価ボードとホストコンピューターを接続する (図 3 参照)。

3. VCU108 評価ボードに付属のオンボード JTAG ケーブルの代わりにザイリンクスプラットフォームケーブル USB II を使用する場合、リファレンスデザインスクリプトを別のケーブルをターゲットにするよう変更する必要があります。『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 9]を参照してください。

4. Tera Term にリファレンスデザインのメインメニュー (図 15 参照) が表示されない場合、またはホストコンピューターと VCU108 評価ボード (J4) の間で UART 通信ができない場合は、Tera Term とコンピューターの COM ポートが正しく設定されていることを確認します。

° Windows デバイスマネージャーで COM ポートドライバーが正しく選択されていることを確認します。「Enhanced」ではなく「Standard」と書かれたドライバーを選択します (図 28)。 COM 番号はコンピューターによって異なります。 Tera Term に VCU108 System Controller Main Menu が表示される場合は、拡張 COM ポートが誤って選択されています。標準 COM ポートに変更してください。





° Tera Term が正しくインストールされていることを確認します ( リファレンスデザインのテストにはバージョン 4.90 を使用)。

° Tera Term の [Port Settings] タブで COM ポートが図 14 と同じ値に設定されていることを確認します。

5. FPGA がコンフィギュレーションされていないと考えられる場合

° パラレル NOR フラッシュメモリに有効なビットストリームイメージが書き込まれていることを確認します。

° FPGA PROG プッシュボタン (SW4) を短く押すか、 SW1 でパワーサイクルを実行して FPGA のプログラムを開始します (スイッチの位置は図 3 参照)。

6. バッチファイルが正しく実行されない場合

° Vivado Design Suite 2016.1 がインストールされ、パスが正しく設定されていることを確認します。

7. DIP スイッチ SW16 でマスター BPI コンフィギュレーションモードを正しく設定していて DONE LED が点灯しない場合

° JTAG インターフェイス (J106) を使用して FPGA の golden.bin を直接プログラムできることを確認します。

° リードバックを実行して、パラレル NOR フラッシュメモリの別のアドレスにプログラムした内容をチェックします (図 29)。


図 28:標準 COM ポートドライバー





° ユーザーデザインで write_bitstream 制約が BPI コンフィギュレーションモード向けに正しくインプリメントされていることを確認します ( 「ハードウェアシステムの詳細」参照)。

° ごく稀に update.bin のダウンロード中にエラーが発生して LED0 が点滅することがあります。この場合、update.bin を消去してもう一度プログラムし直します。 XMODEM がハングアップする場合は、デバイスが消去されていることを確認します。

° DONE LED が点灯しているが、 LED 0/LED 1 が正しく点滅していない場合は、 load_golden.bat が使用されていることを確認します。初期イメージ (golden.bin) を読み込んだ場合は LED0 が点滅し、更新用イメージ (update.bin) を読み込んだ場合は LED1 が点滅します。

8. このリファレンスデザインは、 Micron MT28GU01GAAA1EGC パラレル NOR フラッシュメモリのコマンドを使用しています。このリファレンスデザインで別のフラッシュメモリを使用する場合は、使用するフラッシュメモリに合わせてデザインを一部変更する必要があります。使用するフラッシュメモリのデータシートを参照してください。

9. JTAG-to-AXI IP を使用すると、下位の JTAG コマンドを Vivado ハードウェアマネージャーから JTAG ケーブル経由で送信できます。パラレル NOR フラッシュメモリに対して IDCODE チェックを実行するには、次の Tcl コマンドシーケンスを使用します。

a. Tcl コンソールでパスを c:/xapp1282/source ディレクトリに変更し、次のコマンドを入力してパラレル NOR 不フラッシュ ID を表示します。

source jtag_to_axi.tcl

10. オプションとして、コンピューターと VCU108 評価ボード間の JTAG インターフェイスとしてプラットフォームケーブル USB II を使用できますが、それにはターゲットケーブルを指定している Vivado スクリプトを変更する必要があります。


図 29: オプション 4: パラレル NOR フラッシュの出力の読み出し



まとめ


まとめ

このアプリケーションノートでは、コンフィギュレーション後に UltraScale FPGA からパラレル NOR フラッシュメモリに簡単にアクセスする方法を説明しました。パラレル NOR フラッシュメモリにアクセスして、複数のビットストリームを格納したりリモートからアップデートしたりできるようになると、ボードスペースを節約するだけでなくメモリストレージソリューションのコストも削減できる可能性があります。

リファレンスデザイン

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。表 6 に、リファレンスデザインの詳細を示します。

表 6: リファレンスデザインの詳細

パラメーター説明

全般

開発者 Steven Howell、 Shashikant Jadhav、 Stephanie Tapp

ターゲットデバイス Virtex UltraScale FPGA (XCVU095-2FFVA2104)

ソースコードの提供あり

ソースコードの形式 Verilog

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP コアの使用

Vivado Design Suite

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

なし

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施 N/A

インプリメンテーション

使用した合成ツール/バージョン Vivado 合成

使用したインプリメンテーションツール/バージョン Vivado Design Suite および SDK 2016.1

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム VCU108 評価ボード




参考資料


参考資料

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570: 英語版、日本語版)

2. 『Vivado Design Suite クイックスタートガイド』 (UG975: 英語版、日本語版)

3. 『Tera Term ターミナルエミュレーターインストールガイド』 (UG1036)

4. 『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033)

5. 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

6. 『Micron Parallel NOR Flash Memory MT28GU01GAAA1EGC Data Sheet』 (www.micron.com)

7. 『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュプログラム』 (XAPP1220: 英語版、日本語版)

8. VCU108 評価キットのウェブページ (japan.xilinx.com/vcu108)

9. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

10. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835: 英語版、日本語版)

11. 『VCU108 評価キットクイックスタートガイド』 (XTP400)

12. 『VCU108 ボードユーザーガイド』 (UG1066)

13. 『VCU108 ソフトウェアインストールおよびボードセットアップチュートリアル』 (XTP368)

14. 『AXI EMC 製品ガイド』 (PG100)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2016 年 9 月 27 日 1.0 初版


http://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1033-cp210x-usb-uart-install.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug975-vivado-quick-reference.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug975-vivado-quick-reference.pdf

http://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1036-tera-term-install.pdf

https://japan.xilinx.com/products/boards-and-kits/ek-u1-vcu108-g.html

https://japan.xilinx.com/support/documentation/boards_and_kits/vcu108/xtp400-vcu108-quickstart.pdf

https://www.micron.com/parts/nor-flash/parallel-nor-flash/mt28gu01gaaa1egc-0sit?pc=%7B5D70237C-21FD-42EE-A60F-E47A8C30CEB3%7D

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1220-ultrascale-bpi-config-prog-nor-flash.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1220-ultrascale-bpi-config-prog-nor-flash.pdf

https://japan.xilinx.com/support/documentation/boards_and_kits/vcu108/ug1066-vcu108-eval-bd.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug835-vivado-tcl-commands.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=AXI%20External%20Memory%20Controller

https://secure.xilinx.com/webreg/clickthrough.do?cid=424682&license=RefDesLicense&filename=xtp368-vcu108-setup-c-2016-2.pdf&languageID=1

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug570-ultrascale-configuration.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug570-ultrascale-configuration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug835-vivado-tcl-commands.pdf


法的通知


法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品責任の制限を規定する適用法令および規則にのみ従うものとします。

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