Diseño de Líneas de retardo variable para radares...

Diseño de Líneas de retardo variable para radares de

ruido de banda ultra ancha

TITULACIÓN: Ingeniería Técnica en Telecomunicaciones Especialidad en

Telemática

AUTOR: Francisco Javier Vega Zapata. DIRECTOR: Antonio Ramón Lázaro Guillén.

FECHA: Junio del 2011.

Diseño de Líneas de retardo variable para radares de ruido de banda ultra ancha

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Índice

1 Índice ………………………………………………………….…… 2 2 Objetivos …………………………………………………………... 3

3 Introducción ………………………………………….…………… 4 3.1 El Radar de Ruido de Banda Ultra Ancha

3.2 Ventajas del Ruido Aleatorio y del Espectro de Banda Ultra Ancha …... 6

3.3 Teoría de Señal del Radar de Ruido …………………….………...……. 8

3.3.1 Radar de Ruido UWB Homodino …………………………………… 9

3.3.2 Radar de Ruido UWB Heterodino ……………………………..……. 10

3.3.3 Correlación ……………………………………………………..…..….. 11

3.4 Descripción Y Funcionamiento del Radar de Ruido UWB Diseñado…… 13

3.5 Aplicaciones del Radar de Ruido UWB ……………..………………….. 17

3.5.1 Radar de Vigilancia

3.5.2 Vigilancia A Través de La Pared ……………………………………. 18

3.5.3 Ruido Aleatorio Polarimétrico Para Detección De Alta Resolución

en Subsuelo ……………………………………………………………….….….. 19

3.5.4 Aplicaciones de Penetración de Follaje Con El Uso Del Ruido

Aleatorio Polarimétrico

4 Diseño y Fabricación de la Línea de Retardo .…………………... 20 4.1 Línea de Retardo Conmutable ……………………………………..…… 22

4.1.1 Módulo Registro de Desplazamiento…………………………..……. 24

4.1.2 Módulo Línea de Retardo Conmutable……………………………… 28

4.2 Línea de Retardo Sintonizable …………………………………….……. 42

4.2.1 Módulo Registros de desplazamiento ………………………………. 45

4.2.2 Módulo Operador Binario Unipolar (OBP) ……………………….. 47

4.2.3 Módulo Línea Sintonizable …………………………………………… 52 4.2.3.1 Línea de Diodos BB833…………………………………. 55

4.2.3.2 Línea de Diodos MA46H202…………………………….. 59

4.3 Configuración del Zigbee …………..………………………………….. 64

4.3.1 Abrir………………………………………………………………….….. 65

4.3.2 Encadenar

4.3.3 Zigbee_Switch

4.3.4 Zigbee_CDA ……………………………………………………………. 66

4.3.5 Config_Puertos_IO ……………………………………………………. 67

4.3.6 Enviar_Dato_IO ……………………………………………………….. 68

5 Conclusiones ………………………………………………………. 70 Referencias ……………………………………………………………… 71 Anexo …………………………………………………………………….. 72


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2 Objetivos

El objetivo del proyecto es el estudio e implementación de un radar de ruido (radar

noise) de banda ultra ancha (UWB).

Debido a la envergadura de dicho sistema, el proyecto se centrará en el diseño e

implementación de líneas de retardo sintonizables de aproximadamente 2 GHz de ancho de

banda. Dichas líneas constituyen uno de los módulos básicos de radar de ruido.

Podría decirse que más que procurar un diseño definitivo de un radar, este proyecto

se basa en el estudio del procedimiento para diseñar y fabricar unas líneas de retardo de un

radar de ruido UWB, donde en un futuro pueda concluirse en un diseño concreto u otro

acorde a la aplicación final.

Para conseguir tales objetivos, el proyecto se divide en los siguientes capítulos. En

el capítulo primero se describe una introducción de este tipo de radares, con su teoría

funcional, ventajas, descripción general, y una serie de posibles aplicaciones como

ejemplos para poder entender mejor el abanico de posibilidades y funcionamiento práctico

del radar de ruido UWB.

En el capítulo segundo se trata en profundidad el desarrollo tanto en diseño como

en implementación de la parte fundamental del proyecto, las líneas de retardo.

El cometido de las líneas de retardo será el de retardar una réplica de la señal

enviada para detectar la distancia del blanco. Describiremos su estudio desde las

simulaciones hasta los resultados obtenidos una vez implementado.

Finalmente se facilita en el anexo toda la información relativa a los elementos

utilizados tanto en la fabricación de las líneas de retardo, como en la totalidad de la

implementación del radar de ruido.


- 4 -

3 Introducción

El radar es un sistema electrónico que permite detectar objetos y determinar la

distancia a la que se encuentran enviando sobre ellos ondas de radio. Al rebotar las ondas

desde el objeto serán recibidas de nuevo por la antena del radar, permitiendo calcular la

distancia en función del tiempo que tardó en ir y volver la señal.

3.1 Radar de Ruido de Banda Ultra Ancha

Un radar de ruido (Radar Noise) de banda ultra ancha (UWB) es un tipo de radar

que emplea una señal de ruido aleatorio en un espectro frecuencial muy grande como señal

de transmisión.

Se denomina señal UWB [3] a toda señal de radio que tiene un ancho de banda B

superior a 500MHz o un ancho de banda fraccional (cociente entre el ancho de banda y

la frecuencia central) superior al 20% .

(1)

Las transmisiones convencionales envían información a través de la variación de la

frecuencia/potencia/fase de una onda sinodal (onda portadora) como pueden ser las

técnicas; pulso convencional, onda continua (CW), modulación por frecuencia (FM), o

radares FM/CW.

Figura 3.1: Comparativa entre una onda convencional y una UWB en el espacio temporal

y frecuencial respectivamente.

El radar de ruido en contraste utiliza una técnica coherente que se basa en un

proceso de correlación entre la señal generada y recibida para poder conocer la distancia

del objetivo.


- 5 -

Debido a que la señal transmitida es aleatoria, los radares de ruido tienen muchas

ventajas en comparación con los radares convencionales, algunas pueden ser la medición

de distancia y estimaciones Doppler sin ambigüedad, alta inmunidad al ruido, baja

probabilidad de intercepción, alta compatibilidad electro-magnética, muy baja probabilidad

de interferencia, y un máximo muy bien definido en la función de ambigüedad [1] - [12] que permite detectar blancos con elevada resolución.

A causa de las leyes de la física, las señales de radar, suelen ser fáciles de detectar.

Tradicionalmente, debido a que un sistema de radar emite un potente haz de radiación

electromagnética en una banda muy estrecha de frecuencia, cualquier persona equipada

con un detector podría detectar la plataforma del radar. Este hecho incitó militarmente a

investigar en nuevas formas de comunicarse que fueran indetectables y de difícil

intercepción.

La investigación en el radar de ruido se inició durante la década de 1960 [1], este

radar definía el uso de una señal aleatoria. Sin embargo, debido a la limitada disponibilidad

de componentes electrónicos adecuados, la investigación en el radar de ruido se detuvo con

rapidez, por la imposibilidad de realizar los siguientes apartados:

1) La generación de la señal aleatoria.

2) La modulación aleatoria.

3) La fabricación de la línea de retardo variable de microondas.

Para más información acerca de las investigaciones del radar de ruido en los

últimos 30 años consultar [2] - [5].

La investigación del radar de ruido ha ido en aumento en los últimos años, y

actualmente la realización del radar de ruido es relativamente fácil, eso es gracias

al progreso de algoritmos de procesamiento de señales digitales, el procesamiento por

hardware de la señal, componentes de microondas de estado sólido, y de la alta

velocidad VLSI (alta capacidad de integración).

Las investigaciones recientes creen en el potencial del radar de ruido UWB, que

podrían aplicarse para los siguientes usos entre otros [6] y [7]:

Detección en banda ultra ancha (UWB) en SAR / ISAR (radar de abertura sintética

/ radar de abertura sintética inversa)

Estimación Doppler y mediciones polarimétricas

Advertencia de colisión

Detección de objetos enterrados.

Detección de objetivos ocultos por el follaje,

El amplio ancho de banda proporciona alta resolución, y la extensión de la longitud

del pulso aumenta la potencia media de la transmisión. La forma de onda no periódica

suprime el problema de la ambigüedad en distancia que por ejemplo tienen los radares

pulsados y al mismo tiempo se reduce la probabilidad de intercepción e interferencia. No

obstante los sistemas de radar de ruido aún no han alcanzado la madurez suficiente para el

uso civil.


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3.2 Ventajas del Ruido Aleatorio y del Espectro de Banda Ultra Ancha

Las principales ventajas y características del radar de ruido UWB son [1] y [8]:

• Diversidad en frecuencia: Gracias a que una señal de ruido aleatorio cubre todo el rango

de frecuencias del ancho de banda, se reducen los errores y el efecto multicamino. El

efecto multicamino se produce cuando una señal de radio se divide al ser transmitida en

varias señales (debido a reflexiones y/o refracciones) y cada una de estas señales viaja a

través de un camino distinto antes de llegar al receptor. Por ello, el receptor, en lugar de

recibir una única señal, recibe varias señales que interfieren entre sí. Este es el principal

problema por el que los sistemas de localización basados en radio frecuencia convencional

ofrecen una baja precisión (de 3 a 5 metros). La tecnología UWB elimina este problema ya

que el receptor es capaz de diferenciar el pulso original de los reflejados/refractados al

utilizar pulsos de muy corta duración.

• Indetectable: Un receptor no deseado no puede considerar la señal como tal, ya que es

totalmente aleatoria e irrepetible dentro del rango de frecuencias del ancho de banda.

• Inmunidad a las interferencias: En el caso de existir señales externas generadas por

otros transmisores, estas no provocarían interferencias en nuestra señal debido a que

cuando esta se correlacionara con la señal replica, la salida daría cero.

• Función de ambigüedad: Los radares de ruido pueden conseguir alta resolución en

alcance y efecto doppler, gracias al control independientemente del ancho de banda y el

tiempo de integración, respectivamente.

• Fuente de ruido de bajo coste: Las fuentes de ruido sólido de baja potencia son muy

fiables, y son ampliamente utilizadas en sistemas de comunicaciones.

•Eficiencia espectral: Si hubieran muchos radares de ruido ocupando la misma banda

espectral, se produciría una insignificante interferencia cruzada por el hecho de que no se

puede correlar ninguna señal que no sea la réplica retardada de la señal transmitida del

propio radar.

• Conformador de Frecuencia: Los filtros se pueden utilizar en la transmisión de la señal

como adaptadores de la forma del espectro de ruido. Este hecho, reduce el ruido producido

por los múltiples ecos de la señal y mejora la detección según el tipo de objetivo. Además

evita pérdidas de señal en las bandas espectrales adyacentes, y también la eliminación de la

banda espectral con sistemas cercanos.

• Reducción de costes: A raíz de que el ruido térmico es fácil de generar, no son necesarios

costosos moduladores con muy buena linealidad, ni antenas con un buen pulso de

respuesta. Asimismo los transductores de UWB son más fáciles de construir al disponer de

una arquitectura más simple que los transductores de RF. Además, consumen menos

energía ya que la potencia de las señales UWB es menor.


- 7 -

·Mayores tasas de transferencia de información: Según el teorema de Shannon (2), la

capacidad máxima C (bits/s) de un canal aumenta linealmente con el ancho de banda B

(Hz) pero sólo logarítmicamente con la relación

(2)

Ya que la tecnología UWB aumenta considerablemente el ancho de banda (Figura

3.2), también aumenta la tasa de transferencia de información.

Figura 3.2: Tasas de transferencia de distintas tecnologías inalámbricas.

·Reutilización del espectro radioeléctrico: Las señales UWB pueden funcionar en el

espectro ocupado por otras tecnologías inalámbricas ya que sus pulsos tienen una potencia

muy baja (Figura 3.3).

Figura 3.3: Distribución del espectro radioeléctrico.


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3.3 Teoría de Señal del Radar de Ruido

En el radar de ruido UWB la señal generada es transmitida por la antena, y a su vez

utilizada como réplica en el sistema. Cuando el radar reciba la señal reflejada, esta será

convertida a una frecuencia en banda baja en coherencia con la señal réplica (Véase figura

3.4 y 3.5). Usaremos una línea de retardo temporal para retrasar la señal réplica y

compararla con la reflejada en el correlador. Finalmente el resultado del producto de las

señales en el mezclador del correlador pasará a través de un filtro paso bajo que producirá

una función de correlación. La distancia del objetivo se calcula con el tiempo de retardo

dado en la posición del máximo de la función de correlación.

En este apartado analizamos el funcionamiento del radar de ruido aleatorio UWB a

nivel de procesamiento de señal, con especial atención en el funcionamiento de la

correlación. Se comentará ahora un modelo tiempo frecuencia para la transmisión de la

señal de ruido, representada como:

(3)

Donde a(t) es la amplitud distribuida del Rayleigh y es la frecuencia

uniformemente distribuida . Suponiendo que y (t) no están correlacionados, la potencia media de la señal es:

(4)

Donde es la impedancia del sistema. La frecuencia central y el ancho de

banda B son:

(5)

(6)


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3.3.1 Radar de Ruido UWB Homodino

En la figura 3.4 muestra un diagrama de bloques de un sistema de radar de ruido

básico. Este es un radar de ruido de correlación Homodino. En el proceso de correlación

para un blanco fijo la señal recibida se convierte a baja frecuencia, y para un blanco móvil

se convierte a la frecuencia doppler (F.doppler = F.recibida - F.emitida). En este esquema,

la señal reflejada se correlaciona con una réplica retardada de la señal transmitida. Si el

tiempo de ida y vuelta coincide con el intervalo de retardo interno, se produce un pico en

el correlador cuya magnitud es proporcional a la reflectividad del blanco. El tiempo de

retardo interno nos indicará la distancia del objetivo. El correlador está constituido por el

mezclador, seguido por un filtro paso bajo.

Figura 3.4: Diagrama de bloques de un radar de ruido de correlación Homodino.

Si la reflectividad compleja del blanco es , la señal reflejada viene dada

por:

(7)

Donde es el tiempo de ida y vuelta al blanco. La señal interna retardada viene

dada por:

(8)

Donde es el retardo interno y es la frecuencia del oscilador local.

La correlación cruzada de y producen que la salida no sea nula cuando

. Dado que el mezclador junto al filtro paso bajo descartan la suma de señal

de frecuencia alrededor de 2 , la salida del mezclador filtrada junto al filtro paso bajo

está dada por:

(9)

La potencia media de la señal recibida es pues:

(10)

Dado que la reflectividad UWB del blanco es una función de frecuencia, es decir,

, y , La potencia media recibida será distinta a 0. Además, debido a la

magnitud y la fase de la reflectividad del blanco, esta no podrá ser aislada en la salida del

receptor, el sistema no es coherente en fase. La coherencia de fase puede aplicarse en el

radar de ruido añadiendo un ajuste de frecuencia para la señal interna retardada. Por ello se

utiliza a veces el radar de ruido de correlación heterodino, mostrado en la figura 3.5.


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3.3.2 Radar de ruido UWB Heterodino

En este esquema, la señal reflejada del blanco se correlaciona con la señal

transmitida retardada y compensada en frecuencia.

Figura 3.5: Diagrama de bloques de un radar de ruido de correlación Heterodino.

En el caso de correlación heterodino, la señal retardada y desplazada en frecuencia

viene dada por:

(11)

Donde w’ es el desplazamiento de frecuencia. La correlación cruzada entre y

producen, al igual que antes, que la salida no sea 0 cuando .

La señal de salida del mezclador con filtro paso bajo , es una señal

centrada exactamente y en todo momento en w’, dada por:

(12)

Si esta salida se conectada a un detector fase/cuadratura (I/Q) (no mostrado)

alimentado por la frecuencia generador desplazada, podemos obtener los resultados en fase

y cuadratura y , respectivamente, dado por:

, (13a)

. (13b)

A partir de lo anterior puede obtenerse la magnitud y el ángulo de fase de

la reflectividad del blanco. Por lo tanto, el radar de ruido de correlación Heterodino, es

coherente en fase, y puede utilizarse en aplicaciones que requieran coherencia, tales como

la polarimetría, interferometría, la estimación doppler, y procesamiento SAR/ISAR.

Debido a que la salida del correlador se encuentra siempre a la frecuencia

desplazada w’, la señal transmitida UWB, se encontrara claramente en una sola frecuencia

en el receptor. Por lo tanto se puede reducir el ancho de banda de detección a la salida del

correlador, para mejorar la relación señal-ruido (SNR).

Para el caso de blancos en movimientos, existe una modulación en frecuencia de la

salida del correlador, pudiéndose extraer la frecuencia Doppler a partir de las componentes

IQ.


- 11 -

3.3.3 Correlación

La funcionalidad del correlador reside en la comparación en tiempo de la señal

proveniente de la antena receptora, con la señal réplica. Cuando estas dos coinciden,

sabremos el tiempo que ha tardado la señal desde que se envió hasta que fue recibida, y

con ello podremos conseguir la distancia a la que está el blanco.

La correlación utiliza el principio de correlar la señal replica retardada con la señal

reflejada, donde el valor máximo obtenido en la función del proceso de correlación

indica la distancia al objetivo (la cantidad de tiempo de retardo de la señal réplica, también

es una medida de la distancia al blanco), mientras que las salidas de los filtros Doppler

seguidos del correlador obtienen la velocidad del blanco [9]. La figura 3.6 muestra los

principales elementos del radar ruido aleatorio. Se transmite una señal de ruido, y se recibe

después de rebotar en el blanco con un retardo .

La réplica de la señal de ruido transmitida, con un retardo , se correlaciona con la

señal recibida. Cuando se obtiene un fuerte pico en la función de correlación, lo

que da la estimación de la distancia del blanco:

(14)

Considerando un radar que emite una señal en tiempo limitado x(t), por tanto

recibiendo una señal y (t). Y suponiendo que solo hay un blanco a lo largo de la línea de

visión del radar. Según esta hipótesis, la señal recibida seria escrita como:

(15)

Donde

es el retardo de ida y vuelta causada por la velocidad finita de las

ondas electromagnéticas, ε (t) es el ruido causado por el reflejo de otros objetos a lo largo

de la línea de visión, y Aσ es la reflectividad del objetivo. Considerando que no hay

perdidas se supone que Aσ = 1. La correlación de las señales emitidas y recibidas se puede

escribe como:

(16)

Donde es el tiempo de integración. En el caso de no haber ruido, el valor

máximo de la función de correlación |R(τ)| está en el punto de . En un radar

convencional, la señal x (t) se expresa como:

(17)

Donde la amplitud A(t) y la frecuencia instantánea ω(t) = υ’ (t) son funciones

continuas de leve variación. El integrado de (16) se describe como:

τ τ υ υ τ

ω (18)


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Además, si el radar emite una señal LFM con amplitud constante A(t) = ,

ω (t) = + at, obtenemos:

(19)

Figura 3.6: Principales componentes del radar de ruido UWB.

Y

(20)

Una vez más, el valor máximo de |R (τ)| es .

Suponiendo ahora que x (t) es un proceso de ruido blanco aleatorio estacionario

gaussiano la función de autocorrelación La salida de la correlación del receptor

propuesta (16) también es un proceso aleatorio. Se analiza el valor esperado de (16) como:

τ τ

τ

τ

ε τ

– ε τ

(21)


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Si la señal emitida x(t) y el ruido ε(t) son procesos independientes, el segundo

término en (21) es igual a cero, por lo que:

(22)

Cuando el máximo de la función de autocorrelación está en u = 0 (R (τ) ≤ R (0)), el

retardo se estimará en la posición máxima con:

(23)

Casos especiales:

• Sea x (t) un proceso de ruido blanco aleatorio estacionario gaussiano. La función

de autocorrelación es . Esta es una forma ideal ya que , y sus máximo está perfectamente definido (solo un punto es diferente de

cero). Debe tenerse en cuenta que estas no tienen limitado el ancho de banda por lo que no

se pueden utilizar en aplicaciones prácticas.

• Sea x (t) un proceso de ruido blanco aleatorio estacionario gaussiano en un ancho

de banda limitado con una densidad espectral de potencia para

, y en caso contrario. La función de autocorrelación

será de la forma:

(24)

Donde el máximo estará bien definido en τ = 0 pero con lóbulos laterales. El primer

lóbulo lateral será

veces inferior al máximo principal.

3.4 Descripción y Funcionamiento del Radar de Ruido UWB Diseñado

En este apartado analizaremos el sistema de radar de ruido realizado en este

proyecto desde la generación de la señal, hasta la obtención de la distancia del objetivo. Se

describirán las distintas partes que forman el esquema de este radar (figura 3.7) así como

los elementos utilizados para la fabricación de su diseño.

NOISE

SOURCE

DIODE

BPF

TUNABLE

DELAY

LINE

LPFA/D

Analog or Digital

Correlator

TX

UWB Antenna

RX

UWB Antenna

Figura 3.7: Diagrama de bloques del radar de ruido


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Generación de la señal (Noise source diode)

El origen del radar empieza en la producción de la señal, la cual pasará por todo el

sistema. En este proyecto la señal será generada mediante la fuente de ruido Noisecom

NC513/15 (figura 3.8), que producirá constantemente una señal de ruido blanco gaussiano

totalmente aleatoria.

El ENR, que suele ser la de referencia, es la relación del incremento de la

temperatura de ruido normalizada respecto a cuando la fuente está apagada:

(25)

La fuente NC513 se alimenta a 15V, y produce una potencia mínima de 51 .

Esta potencia es extremadamente plana frente a la frecuencia característica, la cual

es insensible a las variaciones de temperatura y voltaje. El rango espectral de frecuencia de

la que se constituye la señal irá de 200KHz – 2GHz.

Modelo

Rango frecuencial

Potencia mínima de salida

Varianza de salida (dB)

I(Max) (mA) ENR (dB) @ (Ω)

NC513/15 200KHz - 2GHz 51 50 ±2.0 30

Tabla 3.1: Características generales del generador de ruido NC513

A continuación se describen las especificaciones de este modelo de generador de

ruido como sus condiciones de uso.

Salida Ruido blanco gaussiano

Potencia mínima de salida 51 (dB) ENR (-123DbM/Hz)

Corriente de entrada 10 a 20 mA

Factor de amplitud 5:1

Coeficiente de temperatura 0.01 dB/ºC

Tolerancia de entrada 0.1dB/% ∆V

Temperatura operativa -55º a +85ºC

Temperatura de almacenamiento -65º a +150ºC

Alimentación de entrada +15V

Máxima alimentación de entrada +30V

Tabla 3.2: Especificaciones del generador de ruido NC513

Figura. 3.8: Generador de ruido NoiseCom NC513/15


- 15 -

Figura. 3.9: Generador de ruido NoiseCom NC513/15 SMD montado en placa

PCB.

Una vez generada la señal, esta deberá ser filtrada en el rango que necesitemos,

para posteriormente ser enviada al divisor.

División de la señal

Después de generar señal, el divisor encaminará la señal hacia la antena emisora al

igual que hacia la línea de retardo.

Envío de la señal (Tx)

Para aumentar la potencia de la señal, esta será amplificada y posteriormente

filtrada con un filtro paso banda (BPF), finalmente será enviada por la antena emisora de

banda ultra ancha.

Recepción (Rx)

Una antena de banda ultra ancha será la encargada de recibir la señal, la cual

posteriormente será amplificada para aumentar su potencia. Utilizaremos dos antenas. Una

para emisión y otra para recepción, ambas tendrán el aspecto que puede verse en la figura

3.10.

Figura. 3.10: Antena de banda ultra ancha utilizada en el proyecto.


- 16 -

Mezclador

En función de la frecuencia de funcionamiento del oscilador que en nuestro caso

seria de 4GHz, el mezclador convertirá a baja frecuencia tanto la señal réplica (antes de

entrar en la línea de retardo) como la señal reflejada proveniente del receptor. Esto es

necesario porque las pérdidas en la línea de retardo a altas frecuencias aumentan, al igual

que la desadaptación.

Retardo de la señal generada (Tuneable delay line)

La línea de retardo introducirá un retraso en la señal replica para su posterior

correlación.

Se utilizarán dos líneas de retardo simultáneamente; una que añadirá un retardo

grande y otra que introducirá un retardo mas apurado. De este modo podremos disponer de

un gran abanico de tiempo con muy buena precisión.

La línea de retardo cometerá un barrido temporal en todo su rango de tiempo

practicable, añadiendo progresivamente más retardo a la señal replica hasta llegar al

instante en que la señal recibida y retardada coincidan temporalmente.

Debido a que este apartado es la parte central de este proyecto, se explicará con más

detalle posteriormente.

Correlación

Como puede verse en el esquema del radar, el correlador consistirá en un mezclador

seguido de un filtro paso bajo. Una vez convertidas a la misma frecuencia la señal replica y

recibida, estas podrán ser comparadas temporalmente. Surgirá una función de correlación

donde aparecerá un máximo. Del cual se extrae su posición para obtener el tiempo que

tardo la señal en ir i volver.

Finalmente convertiremos la señal analógica consistente en el retardo obtenido en

una señal digital. Así poderla tratarla, calcular la distancia del blanco y observar esta en

pantalla.

En la figura 3.11 se puede observar una gráfica sobre una función de correlación. El

resultado se extrajo correlando la señal procedente de la fuente de ruido con la señal

retardada mediante un coaxial que se utilizaba para simular la línea de retardo. De donde

podemos ver su máximo situado a 6 ns correspondiente al retardo entre la señal y la señal

retardada.


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Figura 3.11: Máximo de correlación extraído con MatLab de la línea de retardo,

resultando a 6 ns.

3.5 Aplicaciones del Radar de Ruido UWB

3.5.1 Radar de Vigilancia

Nos ayudaremos de un ejemplo sobre un radar de vigilancia en condiciones hostiles

en la explicación de las ventajas que posee el ruido aleatorio.

Un radar de vigilancia en condiciones hostiles y en un medio espectralmente denso,

como puede ser un aeropuerto, requiere de cobertura operativa libre de interferencias i de

ser interceptadas para poder funcionar de un modo eficaz.

Existen señales con menos probabilidad de intercepción y detección que se

consiguen mediante las transmisiones de señales pseudoaleatorias. No obstante, debido al

aumento de las capacidades computacionales de los procesadores de señal digital, no

resulta difícil detectar, reconocer, e interferir estas señales.

Una opción viable para este tipo de aplicaciones dadas las ventajas mencionadas es

el radar de ruido aleatorio, que transmite ruido incoherente.

El rango de resolución “ ” del radar es inversamente proporcional al ancho de

banda “B” de la transmisión y está dado por:

(26)

-1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1

x 10-6

0

1

2

3

4

5

6x 10

-4

X: 6e-009

Y: 0.0004796

Tiempo(segundos)

Co

rrel

ació

n


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Donde “c” es la velocidad de la luz. Por lo tanto, en un ancho de banda de 500 MHz se

obtiene una aceptable resolución de 30 cm.

No obstante encontraremos que la función de correlador detecta varios blancos,

obteniendo así varios máximos en la función de correlación.

Figura 3.12: Ejemplo de función de correlación con 3 blancos detectados (10cm , 40cm,

50cm respectivamente)[4].

3.5.2 Vigilancia a Través de la Pared

Las recientes actividades terroristas, en situaciones con rehenes son un claro

ejemplo de la necesidad de la detección a través de paredes.

Durante muchos años se ha desarrollado la tecnología de detección de imágenes a través

de paredes. Sin embargo, todavía hay muchas mejoras que se pueden implementar en la

próxima generación de sistemas de radar, especialmente con respecto a la no detección de

la señal de transmisión, la inmunidad de interferencia y bloqueo.

Los sistemas actuales de obtención de imágenes de interior de edificios se basan en

señales de onda de pulso corto, que requieren antenas especialmente diseñadas para

eliminar errores de recepción. Aparte de que los pulsos periódicos de energía transmitidos,

son fácilmente reconocibles por un adversario que a su vez empleará las contramedidas

adecuadas para confundir la detección.

El ruido polarimétrico UWB es una gran promesa debido a su capacidad para

detectar objetos ocultos [10].

Las principales ventajas que se obtendrán del radar de ruido aleatorio radicarán en dos

aspectos:

La forma de onda del ruido aleatorio tiene un único mínimo en la función de

ambigüedad, proporcionando alta resolución a cualquier distancia, y beneficiándose de su

inmunidad a la detección, bloqueo e interferencia.

Por lo tanto, es un candidato ideal para obtener imágenes de regiones ocultas en

ambientes hostiles.


- 19 -

3.5.3 Ruido Aleatorio Polarimétrico para Detección de Alta Resolución en Subsuelo

Una aplicación potencial es el uso del ruido aleatorio polarimétrico para la

detección en alta resolución del subsuelo [11]. Los radares de detección en subsuelo o de

penetración de la tierra se utilizan cada vez más para aplicaciones y operaciones militares.

Aunque estos sistemas son en esencia similares a otros sistemas de radar de espacio

libre, presentan ciertos problemas específicos que exigen un diseño especializado y cierta

capacidad de procesamiento de señales. Algunos de los principales inconvenientes que

requieren especial atención es la adaptación eficiente de la energía electromagnética con el

suelo, la eliminación de la gran reflexión aire tierra, logrando una penetración adecuada en

los medios con pérdidas, y lograr un ancho de banda de la señal adecuado con la resolución

de profundidad deseada.

Desde el punto de vista fenomenológico, factores tales como las pérdidas de

propagación, las características de ruido, las características del blanco son muy diferentes

de los sistemas de radar de espacio libre. Los sistemas de radar de penetración terrestre

operan en una amplio rango de profundidades, desde aplicaciones de corto y largo alcance,

tales como la localización de minas enterradas y espacios huecos en pavimentos a una

profundidad de hasta 50 cm, para aplicaciones de baja resolución y largo alcance, tales

como exploración geológica de estratos, a profundidades de más de 100 m.

La mayoría de los radares de penetración de suelo usan tanto la modulación lineal

de frecuencia (LFM) o las formas de ondas en saltos de frecuencia. Sin embargo, el ruido

aleatorio polarimétrico tiene sus ventajas. Este concepto sinérgico, combina las ventajas de

una forma de onda de banda ultra ancha de ruido aleatorio con el potencial del tratamiento

coherente para proporcionar una poderosa técnica en la obtención

de imágenes en alta resolución.

3.5.4 Aplicaciones se Penetración se Follaje con el Uso del Ruido Aleatorio

Polarimétrico

Entre las aplicaciones SAR / ISAR, una aplicación potencial usando formas de

onda de ruido aleatorio en la detección SAR polarimétrica es la penetración del follaje

[12], donde podría funcionar en condiciones difíciles y ambientes con blancos de alta

densidad, poca observación de maniobra, mucho ruido e interferencias. Cuando usamos un

SAR para detectar blancos bajo denso follaje, el follaje dificulta la detección de tres

formas:

1) El follaje atenúa la energía tanto incidente como reflejada por el objetivo,

resultando en una baja relación señal / ruido.

2) La forma del follaje aumenta el fondo de ruido, reduciendo el contraste entre el

blanco y el fondo de ruido.

3) La fluctuación en amplitud y la fase del follaje distorsiona la detección SAR.

La detección e identificación de objetivos ocultos por el follaje, son temas de

interés militar. Varios experimentos han demostrado prometedores resultados en la

detección SAR del terreno y de objetos hechos por el hombre ocultos por el denso follaje,

ya sea mediante la modulación lineal de frecuencia o formas de ondas en saltos de

frecuencia.

La señal de ruido aleatorio tiene sus ventajas especiales. Debido al gran ancho de

banda y a la aleatoriedad de la señal transmitida, se convierte en prácticamente inmune a

intercepción e interferencia mientras que se obtiene una gran resolución.


- 20 -

Además la señal del radar de ruido, debido a su forma de onda no periódica

proporciona una potencial capacidad de medición ambigua en alcance y doppler, de

precisión y alta resolución. Aparte de que no hay ninguna limitación teórica en el

alcance de trabajo de la señal del radar de ruido.

4 Diseño y Fabricación de la Línea de Retardo

La línea de retardo, como su nombre indica tendrá la función de “retardar” en

tiempo la señal. Se utilizara para añadir un retraso temporal a la señal generada.

La señal de ruido generada, será conducida a dos partes; a la antena emisora y a la

línea de retardo temporal.

Una vez la señal enviada por la antena emisora encuentre un objetivo, la señal

rebotará y será recogida por la antena receptora. La señal recibida apenas poseerá

diferencias con la señal enviada, aunque si podremos deducir la característica clave para el

desarrollo del sistema. Esta característica será el tiempo que tardará la señal desde que fue

enviada hasta su regreso. Para obtener este tiempo utilizaremos la línea de retardo.

Figura 4.1: Ejemplo señal original y recibida antes de utilizar la línea de retardo.

Como puede verse la señal original generada difiere de la retardada solamente en el

tiempo de retardo producido (Ejemplo demostrativo, caso ficticio).

Se irá añadiendo retardo para poder igualar la señal recibida por la antena receptora,

con la señal original retardada. Una vez encontremos el punto temporal en que coincidan

las dos señales, se conocerá mediante el correlador el tiempo que tardó la señal desde su

envío hasta su recepción.

Figura 4.2: Ejemplo señal original y recibida al utilizar la línea de retardo.


- 21 -

Para poder cubrir un retardo temporal que sea lo más extenso posible y a la vez

preciso, nuestra línea de retardo estará constituida por dos tipos diferentes de líneas de

retardo.

Una producirá un retardo grande. Estará fabricada en una placa PCB que funcionará

conmutando líneas de distintas longitudes mediante switch.

Otra que producirá un retardo preciso. Estará fabricada en una placa PCB con una

línea microstrip de lado a lado, donde en ella estarán conectados en cascada varios diodos

varactores, controlados mediante voltaje inverso.

Para el control de las dos líneas de retardo necesitaremos diseñar varios módulos

que formarán el esquema de funcionamiento del radar. En el esquema siguiente se puede

observar la distribución de todos los elementos y conexiones de los que se compone el

conjunto de la línea de retardo en el sistema de radar de ruido UWB.

Figura 4.3: Esquema de la línea de retardo conmutable mas la sintonizable.

Tal y como se observa en la figura 4.3, el conjunto de elementos de las líneas de

retardo se resume en un ordenador (PC) y cinco módulos que controlaran las dos líneas de

retardo. Estos operarán con el objetivo de producir un aumento progresivo del retardo

añadido en la señal réplica. Se realizará un barrido con la línea retardo sintonizable en

todos y cada uno de los 16 estados de retardo que posee la línea de retardo conmutable, y

de ese modo conseguir una progresión amplia y precisa. Estos módulos estarán fabricados

en placas PCB mediante líneas microstrip y elementos electrónicos. Se explica brevemente

a continuación la función de cada uno de los módulos.

PC: Se generarán códigos de control mediante el software MatLab para configurar

el zigbee en el control de los dos módulos de registros y el módulo conversor

digital a analógico.


- 22 -

Módulo zigbee: Se utilizarán los seis pines que posee para controlar los dos

módulos de registros y el módulo conversor.

Módulo conversor tensión: Convertirá la tensión lógica de 3V del zigbee a la

tensión del resto de módulos de 5V.

Dos módulos registros: Serán registros de desplazamiento. o Línea sintonizable: Se utilizará 14 salidas para producir una definición

analógica de puntos. o Línea conmutable: Se utilizará 4 salidas para conmutar los ocho switch

Módulo operación binaria unipolar (OBU): En la línea de retardo sintonizable se

utilizarán un módulo más que estará comprendido por un conversor digital a

analógico y un amplificador operacional. Convertirán la suma del valor digital del

módulo registros en un valor analógico comprendido en 0V y 15V para el control

de dicha línea.

En los siguientes apartados se explicarán los detalles de cada uno de los módulos de

los que se compone el esquema de la línea de retardo, así como de la interactuación entre

ellos.

4.1 Línea de Retardo Conmutable

Como ya explicamos en el apartado anterior la línea de retardo conmutada, será la

que ofrezca un retardo grande.

Su función consistirá en la conmutación de todos los caminos posibles, hasta

localizar el retardo que más se ajuste al requerido, posteriormente, mediante la línea de

retardo sintonizable, se llegará al retardo temporal exacto.

El número de posibles estados discretos de retardo que podremos conseguir con la

línea de retardo conmutable serán 16. Desde el más corto hasta el más largo, todos ellos

mediante el control de los 8 diferentes switch que utilizaremos.

Figura 4.4: Esquema de bloques de la línea de retardo conmutable.


- 23 -

Como puede verse en la figura 4.4 el control de los switch estará dirigido por un

módulo PCB implementando un registro de desplazamiento que se encargará de reproducir

una progresión digital desde 0 a (Se verá más adelante). Se utilizarán 4 salidas del

módulo consiguiendo la conmutación de 16 estados de retardo.

A su vez la placa del registro estará controlada mediante el módulo ZigBee que

funcionará a modo de contador binario digital.

No obstante, la lógica operacional del módulo de registro es de 5V frente a la del

ZigBee que es de 3V. Para solventar este problema se utiliza una placa PCB con un

circuito conversor de 3V a 5V.

Este último módulo se usará también para la línea de retardo sintonizable, ya que

esta usará del mismo modo que en la línea de retardo conmutable un módulo de registro de

desplazamiento.

Figura 4.5: Layout del módulo conversor de tensión

Como podemos ver en la figura 4.5 el conversor de tensión consistirá en la

implementación de pistas microstrip en una placa PCB. El conversor funcionará también

como inversor lógico, por lo que no solo convertirá la tensión sino que la invertirá según la

tabla 4.1. Para contrarrestar la inversión se enviarán los datos desde el zigbee con la

tensión invertida. El funcionamiento del conversor para todos los puntos de conexión será:

Entrada (zigbee) Salida Tensión Valor lógico Tensión Valor lógico

3V “1” 0V “0”

0V “0” 5V “1”

Tabla 4.1: Tabla de funcionamiento del módulo conversor.

En la figura 4.6 puede verse que a la izquierda tenemos 8 conexiones de entrada y a

la derecha 8 de salida. Sólo se utilizará un único módulo de conversión, aunque este servirá

para las dos líneas de retardo. Transformará las 6 salidas del ZigBee con operación lógica


- 24 -

de 3V a lógica de 5V para los módulos registros y para el módulo de operación binaria

unipolar de la línea de retardo sintonizable que veremos más adelante. Al poseer 8 líneas

de conversión, sobrarán dos para utilizar en posibles futuras ampliaciones.

Figura 4.6: Implementación en placa PCB del módulo conversor de tensión.

4.1.1 Módulo Registro de Desplazamiento

Tal y como se observa en la figura 4.4, la línea de retardo conmutable requerirá de

un módulo de registro para poder manejar los switch y conmutar los 16 diferentes estados.

El módulo del registros se utilizará en los dos tipos de línea de retardo tal y como se

puede ver en la figura 4.3. Se utilizaran para reproducir una progresión digital de diferente

magnitud en ambos casos proveniente del zigbee. Es decir, tendremos dos placas idénticas,

con diferente número de salidas activas.

En la línea conmutable el registro necesitará 4 salidas/bits

En la línea sintonizable el registro necesitará 14 salidas/bits

Este apartado se centrará en el módulo de registros de desplazamiento utilizado en

la línea de retardo conmutable. Se utilizará el registro CD4094BC para la implementación

del módulo de registros. El CD4094BC (véase figura 4.7) consiste en un registro de

desplazamiento de 8 bits, donde los datos obtenidos por el pin Data se desplazan en serie a

través del registro (del al ) en la transición positiva del reloj (clock). Una vez

recogidos todos los datos, se activan las puertas de salida (del al ) mediante la

activación del pin Output enable transmitiendo el valor binario de 8 bits residente en el

registro (01010101).


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Los datos serán enviados, sincronizados, y controlados desde el ZigBee. Por lo que

habrá 3 bits de entrada en el registro que serán el Data, el Clock, y el Output enable. Estos

parámetros serán configurados mediante un código Matlab (véase apartado 4.3),

basándonos en la tabla del datasheet mostrada en la tabla 4.2.

El Strobe se mantendrá a nivel lógico alto (5V) permanentemente, activando así las

salidas que se necesitan para la conexión en cascada de los registros, utilidad que se

explica más adelante.

Clock Output Enable

Strobe Data Salidas paralelas Salidas serie

0 X X Hi-Z Hi-Z Sin

cambio

0 X X Hi-Z Hi-Z Sin

cambio

1 0 X Sin

cambio

Sin

cambio Sin

cambio

1 1 0 0 Sin

cambio

1 1 1 1 Sin

cambio

1 1 1 Sin

cambio

Sin

cambio

Sin

cambio

Tabla 4.2: Tabla de la verdad del CD4094BC

Figura 4.7: Asignación de las patas del CD4094BC

Tal y como se puede observar en la figura 4.7 este registro de desplazamiento

dispone de 8 salidas. Debido a que solo tienen que controlarse 4 switch, solo necesitaremos

de 4 salidas para conseguir los 16 posibles estados de retardo, por lo que prescindiremos de

las demás.

No obstante, ante una futura posible necesidad de que el radar requiriese mayor

alcance, el módulo de registro se ha diseñado para poder reutilizarse, tal y como se explica

a continuación.

Para obtener más alcance se necesitaran mas estados conmutables, por consiguiente

mas switch, y por conclusión más salidas del módulo de registro. Igualmente se pensó en la


- 26 -

reutilización del diseño del módulo de registro de la línea de retardo conmutable en la línea

de retardo sintonizable, pues como anteriormente se ha citado, esta necesita de 14 bits para

poder ser utilizada (se explicará con más detalle en el apartado 4.2.1). Definitivamente

tendremos este módulo de registro en dos placas PCB iguales que se utilizarán en la línea

de retardo conmutable y la sintonizable.

A causa de las condiciones mencionadas, 8 bits no serán suficientes. Se utilizará un

segundo registro de desplazamiento para poder conseguir hasta un total de 16 bits.

Estos dos registros de desplazamiento se conectarán en cascada de la forma

demostrada en la figura 4.8. Ambos estarán sincronizados simultáneamente mediante la

misma línea Clock y controlados por el Output enable, del ZigBee. La salida en serie

del primer registro se conectará a la entrada Data del segundo y así estarán conectados

como si de un registro de 16 bits se tratara.

Figura 4.8: Esquema de conexión de dos registros de desplazamiento en cascada

Como se observa en la figura 4.8 los registros de desplazamiento se conectarán en

cascada, esta característica facilita de conexión de tantos registros como salidas se

necesiten. De hecho, se utilizará esta característica para conectar los dos módulos de

registros, y de ese modo controlar los 2 módulos simultáneamente. Conectaremos la salida

del segundo registro del módulo de registros de la línea de retardo sintonizable a la

entrada Data del primer registro del módulo de registros de la línea de retardo conmutable.

(Véase figura 4.10)

Los registros se alimentan a por lo que el nivel lógico de las salidas serán

de “1” para 5V y “0” para 0V, tal y como requieren los bornes de control de los switch.


- 27 -

Se obtendrá un total de 16bits de salida. No obstante, debido al diseño del siguiente

módulo de la línea de retardo conmutable, se utilizarán solamente 4 salidas.

Se dispondrá pues de una suma de 4 bits que se facilitarán mediante conexiones por

cable al conector de entrada módulo de la línea de retardo conmutable.

Figura 4.9: Cronograma del AD7538.

Se utilizará el cronograma del CD4094BC en el apartado 4.3, para configurar los

pines de control y entrada del módulo de registros de la línea conmutable y sintonizable.


- 28 -

Finalmente el diseño de la placa PCB mediante el programa Rimu PCB del módulo

de registros de desplazamiento se muestra en la figura 4.10.

Figura 4.10: Layout del módulo de registros de desplazamiento de la línea de retardo

sintonizable, con dos registros en cascada (1) y (2). Leyenda: Línea amarilla Clock,

Línea naranja Data, línea verde Output enable.

Se observa en la figura 4.10 la distribución de los elementos electrónicos,

comenzando desde arriba izquierda abajo derecha tenemos:

2 contadores binarios en cascada CD4094BC (SOIC)

Conector de 3 bits de entrada zigbee (Clock, Data, Output enable)

Conector de salida de 16 Bits

Las pistas de conexión de los registros de desplazamiento, a diferencia de las

demostradas en la figura 4.8 tienen una distinta configuración, debido a la condición de

que los registros son de pines SOIC y se ensamblaron por la parte posterior de la placa

PCB para facilitar la soldadura.

Aunque el conector es de 16 conexiones, como ya se ha mencionado solo se usarán

4. Las 12 restantes se implementan para estar preparada a cualquier posible variación de

diseño y poder reutilizar el módulo.

4.1.2 Módulo Línea de Retardo Conmutable

En este módulo no solo se requiere de un diseño de longitud en las pistas de retardo

conmutables, sino que se deberá estudiar una forma en la que se puedan conmutar las

pistas de forma que obtengamos 16 posibles estados de retardo.


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Para empezar, se decidió el valor de la longitud de cada una de las pistas de retardo

que implementaríamos, basándonos en que la diferencia entre dos estados fuera igual o

más pequeña que la capacidad máxima de retardo de la línea de retardo sintonizable.

Línea A B C D

Superior (As) 0.15 ns 0.3 ns 0.45 ns 0.6 ns

Inferior (Ai) 0.055 ns 0.055 ns 0.055 ns 0.055 ns

Tabla 4.3: Tiempo simulado de cada una de las ocho líneas conmutables.

La distribución de las líneas de retardo sucederá de la forma que se puede observar

en la figura 4.11. Entre ellas se encuentran dos switch (figura 4.16), y uno en cada

extremo.

Figura 4.11: Composición de las líneas de retardo conmutables.

Cabe destacar la implementación de las propias pistas de retardo microstrip puesto

que sus medidas debieron ser estudiadas. Para implementar los retardos concluidos en una

pista microstrip primero se debe saber el ancho de la pista necesario en función del sustrato

utilizado para que la línea esté adaptada. A partir de ahí, mediante el software de

simulación Advanced Design System se obtiene la medida del tiempo por unidad de

longitud.

La adaptación de la línea es vital para el correcto transcurso de la señal, intentando

conseguir la mínima aparición de ondas reflejadas y de pérdida de potencia en la señal a

través de las pistas.

Utilizando un sustrato Rogers con una permitividad , y altura de substrato

de 32 mil, pudimos conocer el ancho necesario de la pista de retardo para que estuviera

adaptada a 50Ω y evitar pérdidas. El ancho resultante sería de . El cálculo

se realizó con la utilidad linecalc incluida en el software Advanced Design System, los

resultados pueden verse en la figura 4.12.


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Figura 4.12: Pantalla de configuración del linecalc para calcular dimensiones de pista.

Figura 4.13: Gráfica de retardo (derecha) resultante de la simulación de 1 cm de longitud

en pista microstrip de con (izquierda).


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Con el programa Advanced Design System se pudo analizar no solo la pista, para

descubrir el retardo que aplicaría, (véase figura 4.13), sino también otras consideraciones

en el diseño como las curvas de pista (Figura 4.14), y el tiempo entre los switch (Figura

4.17).

Figura 4.14: Gráfica resultante de la simulación en curva de 45º de la pista microstrip de

con , con un resultado de unos 23 ps.

El switch que se utiliza es el AS213-92 el cual posee muy bajas pérdidas de

inserción, voltaje operativo positivo y un consumo de corriente continua muy bajo.

Características Valores Potencia de entrada RF 2 W máx. para f > 500 MHz

500 mW para f < 500 MHz

VCTL = 0/8 V

Voltaje de alimentación 8V

Voltaje de control Vlow= 0 a 0.2 V @ 20 μA máx.

Vhigh= 1.8 V @ 100 μA máx. a 5 V @ 200 mA máx.

Temperatura operativa -40 °C a +85 °C

Temperatura de almacenamiento -65 °C a +150 °C

Tabla 4.4: Características máximas absolutas

Parámetro Frecuencia Mínimo Normal Máximo Unidad Perdidas de inserción 0.1–1.0 GHz

1.0–2.0 GHz

2.0–3.0GHz

0.3

0.4

0.5

0.5

0.6

0.7

dB

dB

dB

Adaptación 0.1–1.0 GHz

1.0–2.0 GHz

2.0–3.0 GHz

24

20

16

27

23

19

dB

dB

dB

VSWR 0.1–1.0 GHz

1.0–3.0 GHz

1.3:1

1.4:1

Tabla 4.5: Especificaciones eléctricas a 25 °C (0, 3 V)


- 32 -

En las graficas siguientes (figura 4.15) se puede observar que las pérdidas de

inserción del switch son irrisorias, y que la adaptación siempre se mantiene bajo el criterio

de -10 dB, que el mínimo aceptable.

Figura 4.15: Perdidas de inserción e adaptación respecto la frecuencia.

Tal y como se observa el switch no será un elemento en el que tengamos que

preocuparnos en términos de desadaptación y perdidas, ya que posee unas características

idóneas para la realización de la línea de retardo conmutable.

Figura 4.16: Esquema de conexión de los switch y los condensadores.

Como puede observarse los pines J2 y J3 de ambos switch serán las entradas y

salidas de las líneas de retardo entre A – B, B – C, y C – D.

Los condensadores utilizados serán SMD de 150 pF de 0603 entre los switch y para

las salidas y entradas de la línea de retardo.

Figura 4.17: Simulación con ADS del retardo añadido de la conexión entre switch.


- 33 -

Como puede verse en la figura 4.17 el retardo que se obtendrá de esa conexión será

de aproximadamente 16 ps. Se estudiará una corrección aproximada para 16ps

( ). Gracias a la simulación anterior de la figura 4.6 donde 1 cm

equivale a 54.5 ps, se puede saber que la corrección que se aplicará a las líneas

conmutables será de:

mm (27)

Por lo que esta longitud deberá ser restada 2.93mm tanto en las pistas B, C y D.

Un tramo necesario de la pista que aun no se ha considerado es la entrada y salida

de RF de la placa, la cual producirá un retardo del que se ha analizado para las

simulaciones, esto se debe a que este tramo de pista no influye entre la conmutación de los

diferentes estados conmutables, por lo que no interfiere a cambios indeseados.

Igualmente se consideró el retardo máximo que podía ofrecer la línea de retardo

sintonizable en el diseño de las longitudes de las pistas de retardo conmutable. Finalmente

mediante los dos tipos de línea de retardo poder conseguir una continuidad de precisión

temporal en todo el abanico que podíamos ofrecer con el conjunto de las líneas de retardo.

Una vez conocido el tiempo por medida de longitud que añadía la pista se procedió

a la realización del montaje de una placa PCB microstrip donde implementaríamos la línea

de retardo conmutable. Tuvo que tenerse en cuenta los distintos condensadores colocados

en las salidas y entradas del switch, como la conexión entre switch i switch, que añadían un

retardo significativo en las líneas posteriores.

La fabricación de esta línea se hará en una placa PCB mediante pistas microstrip y

distintos elementos electrónicos. Antes de fabricarlo se hará un diseño. El resultado del

diseño hecho mediante el programa “Rimu PCB”, puede verse en la figura 4.18.


- 34 -

Figura 4.18: Diseño resultante de la línea de retardo conmutada.

Observamos en la figura 4.17 la distribución de los elementos electrónicos, comenzando

desde arriba tenemos:

1 inversor tensión “74HC04” (1)

8 switch “AS213-92”

1 conector de entrada de 4 bits del módulo de registros


- 35 -

La pieza clave de esta placa será el inversor, este se alimenta a +5V en corriente

continua. Como se puede observar en la figura 4.16, cada pareja de switch estarán

colocados del siguiente modo:

A. Una entrada fija y dos posibles salidas

B. Dos posibles entradas y una salida fija

En medio, las dos posibles líneas de retardo.

La salida del switch se controla aplicando una tensión de +5V a uno de los dos

bornes de control que posee (línea naranja y verde) según la salida que elijamos.

Debido a que la línea de retardo elegida tendrá que ser conmutada por la pareja de

switch conectados a sus extremos, los bornes de estos tendrán que estar conectados

simultáneamente por la misma línea de control. Necesitaremos dos líneas de control por

cada pareja de switch ya que conmutarán a dos pistas de retardo.

Habrá un total de 8 líneas de control. Provendrán cuatro de ellas del registro y otras

cuatro del inversor.

Las líneas de control del registro conmutaran las pistas de retardo inferiores, y las

del inversor las pistas superiores. El control absoluto se origina en el registro, que

proporciona la tensión: +5V ó +0V. La línea de entrada del inversor estará conectado

directamente a la tensión que administra el registro, por lo que la salida tendrá la tensión

invertida (el inversor pasa de +0V (“0” lógico) a +5V (“1” lógico) i viceversa), esta ultima

tensión se enviara a los bornes de control superiores del par switch al que esté conectado.

Debido a que los bornes de control el switch no responden a una tensión de 0V,

puede verse con claridad que el inversor jugará un papel fundamental en el control de los

switch, ya que gracias a él podrá decidirse a qué línea conmutar.

Figura 4.19: Conmutación de las pistas de retardo mediante tensión del registro


- 36 -

En conclusión debido a que las puertas del switch solo conmutan al aplicar +5V en

los bornes, la decisión de qué puerta del switch se abrirá lo decidirá completamente el

registro, al proporcionar +5V para abrir la puerta inferior o 0V para abrir la superior.

En la figura 4.19 podemos ver cómo funciona la conmutación de una pista. Los

cuatro pares de switch funcionan exactamente del mismo modo. Como puede observarse

en la figura 4.18, entran cuatro pines del registro de desplazamiento, que conectan

independientemente con cada entrada del inversor. De este modo controlamos la

conmutación por cada par de pistas de retardo de forma independiente, y pueden ser

combinados los 16 posibles estados.

Finalmente entra la señal de RF por la parte izquierda de la placa (RF IN) mediante

un conector SMA, pasará por las líneas de retardo seleccionadas, y concluirá saliendo con

un retardo temporal discreto, por la parte derecha de la placa (RF OUT) mediante otro

conector SMA.

Se hizo un código en MatLab para concluir todos los retardos resultantes de forma

ordenada de las 16 posibles combinaciones, este código se muestra a continuación.

N=2^4; %NÚMERO DE ESTADOS %Retardos en ns L10=0.055; L11=0.15; L20=0.055; L21=0.3; L30=0.055; L31=0.45; L40=0.055; L41=0.6; for i=0:(N-1), b=dec2bin(i,4); if b(1)=='1', A(1)=1; else A(1)=0; end; if b(2)=='1', A(2)=1; else A(2)=0; end; if b(3)=='1', A(3)=1; else A(3)=0; end; if b(4)=='1', A(4)=1; else A(4)=0; end; L(i+1)=A(1)*L11+(1-A(1))*L10+A(2)*L21+(1-A(2))*L20+A(3)*L31+(1-

A(3))*L30+A(4)*L41+(1-A(4))*L40; end

Ls=sort(L) diff(Ls)

plot(Ls,'o-') xlabel('Estado');ylabel('Retardo(ns)')

Código 4.1: Código MatLab para generar la gráfica de los estados de retardo.


- 37 -

A continuación se muestra la gráfica resultante de los retardos obtenidos en los 16

posibles estados de la línea conmutable simulada (figura 4.20) y fabricada (figura 4.21).

Figura 4.20: Gráfica de los 16 estados de retardos en la línea de retardo conmutada

simulada.

Figura 4.21: Resultados obtenidos de los 16 estados de la línea de retardo conmutada.

0 2 4 6 8 10 12 14 16 0.8

1

1.2

1.4

1.6

1.8

2

2.2

Estados ordenados

0 2 4 6 8 10 12 14 16 0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

Estado

Retardo (ns)

Retardo (ns)


- 38 -

Podemos observar entre las figuras 4.20 y 4.21 que contienen diferencias, no solo

sobre la suma del tiempo de retardo de cada uno de sus estados sino en la linealidad de la

progresión. Esto se debe a los distintos elementos utilizados no considerados en la

simulación como pueden ser el retardo producido por el mismo switch o los conectores, y

las soldaduras de estos. No obstante se celebra que los resultados obtenidos en las pruebas

reales demuestren una mejor linealidad en la progresión de los estados de las que se

podrían haber esperado en la simulación.

Se puede observar una tabla de las diferencias de los 16 retardos en nanosegundos

de las gráficas de las figuras 4.20 y 4.21 en la tabla 4.6:

1 2 3 4 5 6 7 8 Simulado 0.22 0.315 0.465 0.56 0.615 0.71 0.765 0.86

Real 0.815 0.9127 1.071 1.174 1.24 1.331 1.385 1.457

9 10 11 12 13 14 15 16 Simulado 0.86 0.955 1.01 1.105 1.16 1.255 1.405 1.5

Real 1.481 1.566 1.636 1.737 1.823 1.907 2.025 2.138

Tabla 4.6: Diferencias entre simulación y realidad en los distintos tiempo de retardo en

nano segundos.

Se observa de forma generalizada un claro aumento del tiempo de retardo en todos

los estados reales frente a los simulados que corresponde aproximadamente a 0.6

nanosegundos. Se podía suponer con anterioridad de que habría un aumento debido a los

conectores y soldaduras comentados anteriormente que no se consideraron en la

simulación de las pistas. No obstante no se contempla causa de que la progresión entre

estados no sea del mismo escalado, de hecho, la igualdad en la linealidad del tiempo

añadido de la línea simulada respecto la real en cada uno de los estados, confirma que el

diseño ha sido realizado con éxito (véase Tabla 4.7). Se obtiene pues un crecimiento lineal

y progresivo de retardo a medida que conmutamos los diferentes estados en la línea de

retardo conmutada.

2-1 3-1 4-1 5-1 6-1 7-1 8-1 9-1 Simulado 0.095 0.245 0.34 0.395 0.49 0.545 0.64 0.64

Real 0.0977 0.256 0.359 0.425 0.516 0.57 0.642 0.666

10-1 11-1 12-1 13-1 14-1 15-1 16-1 - Simulado 0.735 0.79 0.885 0.94 1.035 1.185 1.28 -

Real 0.751 0.785 0.922 1.008 1.092 1.21 1.323 -

Tabla 4.7: Diferencia temporal en ns de la simulación y realidad entre el primer estado

frente al resto.

Concluimos de los resultados observados en la tabla 4.7, que los valores de

crecimiento reales no difieren en gran medida de los simulados, y su diferencia se debe a

los elementos no considerados en las simulaciones de las pistas de retardo. Ciertamente

esta pequeña diferencia entre simulación y realidad aumenta muy ligeramente acorde se

conmuta a un estado más grande puesto que pasa por más switch y soldaduras no

simuladas que se acumulan al retardo total.


‐ 40 ‐

Se demuestran en la figura 4.22 y 4.23 los resultados de los parámetros S de dos estados de la línea de retardo con sus pérdidas de inserción en función de la frecuencia. Se analizarán los resultados del estado con el mínimo retardo y se compararan con el estado que añade el máximo retardo. Estado 16 y 1 respectivamente.

El parámetro indica las pérdidas de inserción de la línea: Las pérdidas de inserción son una medida de atenuación debida a la inserción de un dispositivo en el "camino" de la señal. Esta atenuación puede tener como causas; malas adaptaciones y pérdida de la potencia en la señal.

El parámetro indica la adaptación de la línea: La adaptación es un concepto muy importante debido a que si una línea no está bien adaptada producirá reflexiones en la señal deformando su amplitud y fase.

Teniendo en cuenta estas condiciones se deberá tener una línea con el mínimo de

perdidas posible, considerando bajas perdidas a partir de -10 dB, y conseguir una adaptación lo más próxima a 0dB. Si los parámetros obtenidos sobresalen demasiado de los límites considerados, la señal no tendrá la calidad suficiente para poder ser comparada con criterio en el correlador. Y el resultado de la función de correlación sería erróneo.

Figura 4.22: Parámetros S del estado 16 de la línea conmutable que ofrece el mínimo retardo.

El estado 16 es el estado que introduce un menor retardo en la línea, por lo que será la que cruza una longitud de pista más pequeño. A causa de esto, los parámetros S obtenidos de la gráfica en la figura 4.22 demuestran unos valores aceptables en el rango de frecuencias comprendido entre 300MHz y 2.3GHz.

0 0.5 1 1.5 2 2.5 3 -60

-50

-40

-30

-20

-10

0

10

Frecuencia (GHz)

S21 S11

dB


- 40 -

Figura 4.23: Parámetros S del estado 1 de la línea conmutable que ofrece el máximo

retardo

El estado 1 es el estado que introduce un mayor retardo en la línea, cruzará una

mayor longitud de pista, resultando que los parámetros S obtenidos de la gráfica en la

figura 4.23 demuestren unos valores menos aceptables que los del estado 16. El rango de

frecuencias comprendido entre 250MHz y 2GHz, sería el límite para utilizarse con criterio

en el posterior correlador.

En ambas gráficas podemos observar cómo aumentan progresivamente las pérdidas

de inserción en función de la frecuencia. Lo mismo sucede aunque de una forma irregular

con la adaptación de la línea. Con estas dos líneas podemos ver la diferencia producida en

función de longitud de pista de los parámetros S.

Igualmente de esta forma puede comprenderse la necesidad de establecer en el

diseño del radar de ruido UWB mezcladores de frecuencia que conviertan a frecuencias

bajas la señal generada, para operar en las mejores condiciones en las líneas de retardo.

En la siguiente figura 4.24 puede observarse una gráfica del análisis definitivo en

frecuencia de uno de los estados de la línea de retardo fabricada, el cual nos indica el

tiempo de retardo del estado conmutado en función de la frecuencia de la señal de

radiofrecuencia. En este caso se mostrara la gráfica del estado 16.

El código para poder realizar dicha gráfica se contempla a continuación.

load linea.16 -mat

fint=1000e6; V=1:16; fmarge=linspace(fint-250e6,fint+250e6,100); for i=1:16, eval(['load linea.',int2str(i),' -mat']); fase=-unwrap(angle(S21));

0 0.5 1 1.5 2 2.5 3 -60

-50

-40

-30

-20

-10

0

Frecuencia (GHz)

S21

S11

dB


- 41 -

tg=diff(fase)./diff(2*pi*freq.'); fx=freq(1:(length(freq)-1));

%tgi(i)=mean(interp1(fx,tg,fmarge)); %Con polinomio x=interp1(freq,fase,fmarge); p=polyfit(fmarge,x,1); tgi(i)=p(1)/(2*pi);

figure(1); plot(freq(1:(length(freq)-1))/1e6,tg*1e9) xlabel('Frequency(MHz)'); ylabel('group delay(ns)')

Código 4.2: Código Matlab para generar la gráfica de retardo en función de la

frecuencia

Figura 4.24: Retardo resultante en función de la frecuencia de funcionamiento de la línea

de retardo.

Como se observa en la figura anterior la frecuencia en la que el retardo de grupo

puede considerarse estable se encuentra dentro del rango de los 400 MHz hasta 2.4 GHz. A

partir de los 2.7GHz el tiempo aumenta lo que conllevaría a mediciones erróneas. Aunque

se vean picos puntuales hasta la banda de los 2.5GHz estos se deben a pequeños errores en

la medición que provocan picos en la estimación de la derivada en la ecuación de cálculo

de los resultados.

Finalmente el radar de ruido fabricado tendrá un ancho de banda limitado por esta

condición aparte de las obtenidas mediante las graficas de parámetros S. Resultando pues

0 500 1000 1500 2000 2500 3000 -8

-6

-4

-2

0

2

4

Frecuencia(MHz)

Retardo

(nanosegundos)


- 42 -

un ancho de banda practicable en el sistema del radar de ruido fabricado de 1.6GHz,

comprendido entre el rango de frecuencias de 400MHz a 2GHz.

En conclusión, la línea de retardo conmutable nos facilitara un retardo discreto

dividido en 16 estados, los cuales tendrán una aumento progresivo de retardo entre sí, que

abarcaran desde 0.815 a 2.138ns y que podrá funcionar de 400MHz a 2GHz.

La implementación resultante del estudio y diseño de todos los elementos de los

que componen el módulo de retardo de la línea de retardo conmutable se muestra en la

figura 4.25.

Figura 4.25: Placa PCB de la implementación de línea de retardo conmutada.

4.2 Diseño y Fabricación de la Línea de Retardo Sintonizable

Como ya se comentó anteriormente, la línea de retardo sintonizable aportará la

precisión al conjunto de líneas de retardo del radar de ruido UWB. Su función será la de

hacer un barrido temporal apurado entre los estados de la línea temporal de retardo.

La línea estará constituida en una placa PCB, donde cruzará una pista microstrip de

lado a lado. En esta pista estarán conectados en paralelo diodos varactores que actuarán

como condensadores con capacidad variable. Para poder conseguir que varíe la capacidad

de los diodos, estos se polarizan a una tensión continua regulable. De modo que variando

el voltaje de polarización provocaremos un cambio en la capacidad de los diodos, y por


- 43 -

consiguiente en la capacidad de la pista. Al cambiar la capacidad de la pista variamos la

velocidad de propagación en ella de la señal de RF, concluyendo así en un retardo

controlado por la tensión de polarización aplicada en los diodos varactores.

La variación de la tensión de polarización aumentará de forma continua y

progresivamente, ejerciendo de forma continua y precisa el retardo que se producirá en la

señal de RF.

Figura 4.26: Línea de retardo sintonizable mediante diodos varactores

Para controlar la tensión de polarización aplicada en los diodos varactores, se

necesita diseñar una placa integrada que proporcione un aumento progresivo del voltaje y

así poder hacer el barrido temporal. Para ello se utilizaran 2 placas PCB, en una se

construirá un contador binario digital de 16 bits, del cual utilizaremos 14, que contará

desde 0 a (16383). En la otra se implementará un conversor analógico digital y un

amplificador operacional para diseñar un operador binario unipolar convirtiendo el valor

digital a valor analógico.

El resultado será un rango de voltaje de tensión continua (aproximadamente de 0V

a 15V según el diodo varactor) definido en 16383 voltajes distintos, y produciendo así la

precisión necesaria para un proceso de correlación correcto.

En la figura 4.26. se puede observar el esquema de diseño del módulo de la línea de

retardo sintonizable con diodos varactores. Los condensadores y tendrán un valor de

1nF y actuarán a modo de DC Blocks para impedir que circule la corriente continua fuera

de la placa, el resistor tendrá un valor de 1KΩ.

Para mejorar la adaptación se incluyen unos tappers para pasar de la líneas de

0.5mm a las de 1.88mm, correspondientes a impedancias características de 50Ω.

En este proyecto se estudiarán dos tipos de diodos varactores, por lo que se

diseñarán y analizaran los resultados de dos placas montadas con diodos varactores

distintos, estos serán:

BB833

MA46H202


- 44 -

A continuación se observa el esquema de bloques del que se compone el control y

funcionamiento de la línea de retardo sintonizable.

Figura 4.27: Esquema de bloques de la línea de retardo sintonizable.

Se puede comprobar mediante la figura 4.27 la forma en la que estarán conectados

los distintos módulos que componen la línea de retardo sintonizable.

Inicialmente deberemos configurar el zigbee mediante un código programado en

MatLab. A partir de ahí, desde el propio zigbee se procederá a controlar el módulo de

registros y el conversor digital a analógico de la forma que se describirá en sus respectivos

apartados.

El módulo de registros generará un valor binario de 0 a (16383) comprendido

en las 14 salidas que irán a parar a las entradas del conversor digital a analógico, que junto

a amplificador operacional, convertirán el valor digital en una tensión variable en función

del valor digital en el rango de 0V a 15V. Este voltaje controlará la polarización de los

diodos varactores conectados en paralelo en la pista central de la línea de retardo, y

provocarán la variación de capacidad y de velocidad de propagación de la señal, y por

consiguiente, la diferencia de retardo.

En los siguientes apartados se describen con más detalle los tres módulos que

componen la línea de retardo sintonizable:

Módulo de registros de desplazamiento

Módulo de operador binario unipolar

Módulo línea sintonizable de diodos varactores

Como ya se ha comentado antes, analizaremos los resultados de dos líneas

sintonizables mediante la implementación de dos placas con distintos tipos de diodos

varactores.


- 45 -

4.2.1 Módulo Registros de desplazamiento

En este apartado nos centraremos en el módulo de registros de desplazamiento

utilizado en la línea de retardo sintonizable.

Tal y como explicamos en el apartado del módulo contador de la línea de retardo

conmutable, la línea de retardo sintonizable utilizará el mismo módulo de registros. La

descripción y toda la información detallada respecto al diseño de este módulo se encuentra

disponible en el apartado 4.1.1. Se utiliza el mismo registro de desplazamiento que en el

otro módulo, el registro CD4094BC.

En el caso de la línea de retardo sintonizable necesitamos 14 bits. Gracias a que se

colocan los registros de desplazamiento en cascada (véase figura 4.8), se consigue obtener

16 salidas. De ese modo descartan las dos últimas y se utilizan las 14 restantes. Las 14

salidas acudirán directamente a las entradas del conversor digital a analógico, que funciona

a una tensión lógica de +5V.

Se dispondrá pues de una suma de 14 bits que se facilitaran mediante conexiones

por cable al conversor analógico digital dispuesto en el siguiente módulo.

Finalmente el diseño de la placa PCB del módulo de registros de desplazamiento se

muestra en la figura 4.28.

Figura 4.28: Layout del módulo de registros de desplazamiento de la línea de retardo

sintonizable, con dos registros en cascada (1) y (2).Línea amarilla CLOCK, Línea naranja

DATA, línea verde OUTPUT ENABLE.

Se observa en la figura 4.28 distribución de los elementos electrónicos,

comenzando desde arriba izquierda abajo derecha tenemos:

2 contadores binarios en cascada “CD4094BC” (SOIC)

1 conector de salida de 16 bits


- 46 -

1 conector de entrada de 3 bits del zigbee (Clock, Data, Output enable)

Aunque el conector es de 16 conexiones, como ya se ha mencionado solo se usarán

14. Las dos restantes se implementan, para estar preparada para cualquier posible

variación de diseño y ser reutilizada.

A continuación en la figura 4.29 se muestra finalmente la implementación en una

placa PCB del resultado del estudio y diseño de todos los elementos de los que componen

el módulo de registros de la línea de retardo sintonizable y conmutable.

Figura 4.29: Placa PCB de la implementación de los registros de desplazamiento en

cascada.


- 47 -

4.2.2 Módulo de Operador Binario Unipolar (OBP)

El módulo operación binaria unipolar será la segunda y última etapa antes de llegar

a la línea de diodos varactores. La función de este módulo será la de convertir los 14 bits

digitales llegados del módulo de registros de desplazamiento a un rango de voltaje

analógico de 0V a 15V con una definición de 16383 puntos. Los elementos esenciales en

los que consistirá este módulo para producir esta resolución serán un conversor digital a

analógico y un amplificador operacional.

El conversor digital a analógico (CDA) que utilizaremos será el AD7538, se

muestra en la figura 4.30

Figura 4.30: Configuración de las patas del conversor digital a analógico AD7538.

A continuación se describen las funcionalidades de cada una de las patas mostradas

en la figura 4.30 del conversor digital a analógico AD7538.

Conexión Descripción AGND DGND a

Voltaje de referencia.(+15V)

Resistencia feedback. Usada para cerrar loop entorno un amplificador

operacional externo

Terminal de salida de corriente.(TL081)

Masa analógica

Masa digital

Entradas de datos. Bit DB13 (MSB) a Bit DB0 (LSB)

Carga del conversor asíncrona. Activa a nivel bajo.( ZigBee)

Entrada de selección de chip.( ZigBee)

Entrada de escritura. Activa a nivel bajo. (ZigBee)

Operación

0

1

0

1

X

1

0

0

1

1

0

X

0

X

1

Cargar registro de entrada

Cargar registro del conversor por la

entrada de registro

Registro de entrada y del conversor

transparentes

Sin operación

Sin operación

Entrada de alimentación (+5V)

Conexión de configuración para bajas perdidas. Activo con voltaje

negativo. (-15V)

Tabla 4.8: Descripción de las funciones de las patas del AD7538.


- 48 -

Figura 4.31: Cronograma del AD7538.

Se utilizará el cronograma de la figura 4.31 en el apartado 4.3 de configuración del

zigbee, para configurar los 3 bits de entrada desde el zigbee del AD7538.

La configuración será del modo siguiente: Se activará a nivel bajo el chip CS para

activar el registro, a continuación se activara el WR para que se escriban los datos de las

entradas a en el registro, y finalmente activando el LDAC se pasarán los datos

del registro a la salida del amplificador realizando la conversión digital-analógica.

Fijándose en la figura 4.30 y en la tabla 4.8 puede explicarse como irán conectados

los pines del AD7538. será el máximo de tensión que obtendremos en la salida del

amplificador. El pin se alimenta a +5, será la tensión lógica de funcionamiento, el pin

se conecta a una tensión continua de -15V consiguiendo una configuración de bajas

perdidas. A continuación desde los pines a entrará 1 bit por pin de los 14

provenientes del módulo de registros de desplazamiento. Mediante los pines , , y

conectados al ZigBee controlaremos las operaciones antes citadas (véase tabla 4.8).

Finalmente se realizará la operación binaria unipolar mediante las conexiones de

las líneas , , ,y AGND del AD7538 con el TL081 de la forma representada en la

figura 5.65.

El amplificador operacional que utilizaremos será el TL081, en la figura 4.32 se

muestra un esquema sobre la asignación de sus pines.

Figura 4.32: Configuración de las patas del amplificador operacional TL081.


- 49 -

A continuación se describen las funcionalidades de cada una de los pines mostrados

en la figura 4.32 del amplificador operacional TL081.

Numero de pata Función

1 Sin operación

2 Entrada inversora

3 Entrada no inversora

4 Alimentación negativa. (-15V)

5 Sin operación

6 Salida analógica.

7 Alimentación positiva.(+15V)

8 Sin operación

Tabla 4.9: Descripción de las funciones de las patas del amplificador TL081.

Tal y como puede observarse, el TL081 poseerá un total de ocho pines de las cuales

solo utilizaremos cinco, que serán; las entradas inversora y no inversora, las

retroalimentaciones positiva y negativa, y finalmente la salida amplificada que irá

conectada a los bornes de polarización de los diodos varactores en el siguiente módulo, el

módulo de la línea de los diodos varactores.

A continuación se muestra las grafica de la amplificación de tensión de salida en

función de la tensión de alimentación ofrecida por el amplificador operacional TL081

Figura 4.33: Gráfica de tensión de salida en función de la tensión de alimentación del

TL081.


- 50 -

Finalmente se muestra en la 4.32, la configuración de conexiones y elementos

electrónicos que deberá implementarse para poder realizar la operación binaria unipolar.

Figura 4.34: Configuración del módulo de operación binaria unipolar

Las consideraciones de los elementos tales como resistencias y condensadores

visibles en la figura 4.34 documentadas en el datasheet del AD7538 se describen a

continuación: En el pin de se introducirán +5V, será el voltaje de operación lógica.

El condensador C1 proporciona compensación de fase y evita el ruido y la

distorsión. El condensador C2 en paralelo con la resistencia R3 son una parte íntegra de la

configuración de bajas perdidas. Donde C2 debe ser cómo mínimo de 4.7μF (se usará un

condensador de tántalo).

Para poner a cero el ajuste (offset) de desplazamiento del conversor digital a

analógico, se carga el registro del AD7538 con todos los pines de a a “0” y se

ajusta el TL081 de modo que sea 0V. Para mantener la precisión se recomienda que

no sea mayor de del . El corte máximo de voltaje que se desea en

salida deberá configurarse ajustando R1 mientras el registro del CDA resida cargado

con todos los pines de a a “1” lógico.

Valor binario en el registro del CDA MSB LSB

Salida analógica,

11 11111 1111 1111

10 00000 0000 0000

00 00000 0000 0001

00 00000 0000 0000

0V

Tabla 4.10: Salida analógica del amplificador en función del Valor binario en el registro

del CDA

Se configurará la OBU con obteniendo en la salida analógica una

tensión máxima de 15V. No obstante, por condiciones de adaptación y pérdidas de la línea

sintonizable de diodos, (grandes pérdidas de 0V a 8V) el rango que configuraremos desde

el zigbee estará comprendido entre 8V y 15V.


- 51 -

Mediante la fórmula de obtención de

(28)

El valor que deberá tener N para obtener será de 8.738

(010001000100010). Finalmente el rango binario estará comprendido entre “010 00100

0100 010” y “11 11111 1111 1111”.

Tal y como se muestra el esquema de configuración de la operación binaria

unipolar de la figura 4.34, mostramos en la figura 5.81 el diseño del layout mediante el

programa RimuPCB del módulo OBP.

Figura 4.35: Diseño de la placa del módulo de operación unipolar. Línea naranja: CS.

Línea verde: WR. Línea amarilla: LDAC

Observamos en la figura 4.35 la distribución de los elementos electrónicos del OBU:

Un conversor digital a analógico “AD7538”(1)

Un amplificador operacional “TL081” (2)

Un conector de entrada 14 pines provenientes del módulo de registros

Un conector de entrada 3 pines provenientes del zigbee (CS, WR, LDAC)

La placa estará conectada del mismo modo y con los mismos elementos que los

representados en la figura 4.34. Como ya se ha mencionado el valor de será de +15V,

que se conectará a través de una resistencia de 20 Ω al pin proporcionando el máximo

en la salida del TL081.


- 52 -

Figura 4.36: Implementación en la placa PCB del módulo de operación binaria unipolar.

4.2.3 Módulo Línea Sintonizable

En este apartado se describen dos posibles líneas sintonizables con diodos

varactores en la que se estudiarán y compararán cada una de ellas con un diodo varactor

distinto. Para empezar se explicará que es un diodo varactor.

El diodo varactor (varicap) al igual que todos los diodos, posen la característica de

generar una capacidad entre sus terminales cuando estos están polarizados en inversa. Los

diodos varactores se diseñaron de manera que su funcionamiento fuera similar al de

un condensador variable, de ahí que el parámetro más importante es su curva de capacidad

en función de la tensión inversa de control. En la figura 4.37 se muestran las similitudes

entre un diodo y un capacitor.

Figura 4.37: Comparación entre un diodo (izquierda) y un capacitor (derecha).


- 53 -

En el diodo varactor se forma una zona de agotamiento en la unión debido a la

recombinación de los portadores. Cuando el diodo se polariza inversamente, en la zona de

agotamiento no hay ninguna carga ni flujo de corriente, por lo que esta actúa como si de

un dieléctrico (aislante) se tratase. No obstante, las áreas exteriores a la zona de

agotamiento son portadores de carga a causa que están hechos de un material

semiconductor. De este modo, se puede visualizar sin dificultad la formación de un

capacitor en el diodo varactor, puesto que al igual que en el capacitor, se basa en dos

materiales semiconductores deparados por un aislante. La capacidad a la que puede llegar

esta en el orden de pico a nano faradios según los modelos.

La amplitud de la zona de agotamiento se puede ampliar incrementando la tensión

inversa aplicada al diodo mediante una fuente de tensión externa. Al aumentar la tensión

inversa aplicada en el diodo aumentará la amplitud del dieléctrico separando más las áreas

semiconductoras, causando definitivamente una disminución de la capacitancia del diodo.

De este modo se obtiene un condensador variable en función de la tensión inversa

aplicada.

- Si la tensión aplicada al diodo aumenta la capacitancia disminuye.

- Si la tensión disminuye la capacitancia aumenta.

Figura 4.38: Símbolo del diodo varactor.

Los modelos de diodos varactores que se utilizarán en cada una de las líneas serán

el BB833 por un lado y MA46505 por otro.

Para hacer el diseño de la línea de diodos varactores, se utilizará el programa

Advanced Design System. La línea se compondrá de una pista adaptada de lado a lado de

la placa, en la que se considerarán diferentes configuraciones para realizar diseño:

1. Ancho de pista:

Si se reduce el ancho de la pista donde se conectan los diodos, aumenta la

inductancia y se reduce la capacidad. Al ser bajar la capacidad de la línea, se consigue un

aumento en la diferencia de capacidad producida por los varactores, y de ese modo ampliar

el tiempo de retardo y fabricando una línea más efectiva.

2. Distancia entre diodos:

Un aumento en la distancia entre diodos provocará un aumento en la impedancia

característica. Del mismo modo afectará en la velocidad de fase de la señal, cuanto mayor

sea la distancia entre diodos mayor será la velocidad de propagación de la señal por la pista

adaptada, y menos retardo se conseguirá.

http://www.unicrom.com/Tut_corriente_electrica.asp

http://es.wikipedia.org/wiki/Capacitor


- 54 -

El objetivo será encontrar un diseño con el mínimo de perdidas, y adaptado a 50Ω

en el máximo rango de frecuencias posible, con el máximo rango de tiempo de retardo .

Las formulas que se usarán para realizar el estudio se describen a continuación.

El parámetro más importante de la línea de varactores es la variación del tiempo

debido a la tensión de polarización. Para polarizaciones positivas la variación es muy

grande provocando que la capacidad de los diodos varactores tenga su mayor

diferencia. Asimismo, la atenuación aumenta drásticamente. Por ello el límite superior en

principio está en 0V, mas adelante veremos que en este proyecto se reducirá a 8V.

La capacidad por unidad de longitud, C’, y la inductancia por unidad de longitud,

L’, se pueden obtener a partir de la impedancia característica de la línea sin cargar, Zc, y

su permitividad efectiva, εref:

(29)

(30

De donde:

(31)

(32)

Donde en las expresiones anteriores “c” es la velocidad de la luz en el vacío

( c = 3·108 m/s).

Una vez, seleccionado el substrato (Rogers RO4003 de 32 mil de grosor, εr=3.38)

se puede hallar la impedancia característica de la línea no cargada, correspondiente a una

línea de anchura 0.5mm:

La capacidad variable de los diodos afectará del mismo modo directamente en la

pista adaptada produciendo una variación en la capacidad de esta.

Debido a que la velocidad de fase de una línea de transmisión depende de la

inductancia por unidad de longitud (L’) y de la capacidad por unidad de longitud (C’).

En una línea adaptada a 50Ω con diodos varactores conectados en paralelo, la

velocidad de fase causada por el voltaje de polarización de estos se escribe como:

(33)

Donde “ (V)” es la capacidad de los diodos varactores en función de el

voltaje y “d” la distancia entre los diodos varactores.

Es importante tener una baja capacidad por unidad de longitud C’ en la línea

adaptada para obtener una gran diferencia de velocidad de fase, obteniendo así una gran

diferencia en el tiempo de retardo mediante los diodos.


- 55 -

Por ello se utilizará una línea de altas impedancias y por tanto de grosor pequeño

(para evitar problemas de layouts se ha seleccionado 0.5 mm).

La diferencia de tiempo de retardo se determina en la siguiente ecuación:

(34)

Donde “l” es la longitud total de la pista adaptada. La longitud de la la línea debe

corresponder a la diferencia de retardo más corta de las líneas de retardo conmutable.

La impedancia característica de la línea depende de la capacidad por unidad de

longitud de acuerdo a la siguiente ecuación:

(35)

El valor también depende de la tensión polarización, que puede variar para la

misma polarización haciendo que baje la impedancia característica y así que incremente la

capacidad por unidad de longitud. Un aumento en la distancia entre diodos provocará un

aumento en la impedancia característica. Por lo que tendremos que ir estudiando estos

parámetros hasta encontrar una línea adaptada a 50Ω.

A continuación describiremos el diseño y los resultados de las dos líneas adaptadas

con distintos diodos varactores.

4.2.3.1 Línea de diodos BB833

Los diodos BB833 tal y como demuestra la tabla 4.11 tienen un buen rango de

capacidad en comparación con los M46H202, por lo que gracias a este parámetro

podremos conseguir un espacio sintonizable de tiempo mayor que en la otra línea.

Parámetro Símbolo Valor Unidad Voltaje de polarización máximo 30 V

Corriente continua máxima 20 mA

Capacidad del diodo

Min. Norm. Max. pF

8.5

0.6

9.3

0.75

10

0.9

Rango de temperatura operativa -55 … 150 ºC

Tabla 4.11: Características del diodo MA46H202

Tal y como se observa en la tabla anterior, los voltajes de polarización en los que se

consigue este rango de capacidad se comprende entre 1V y 28V, por lo que para conseguir

polarizar este diodo en todo su potencial deberíamos modificar los parámetro de

configuración del módulo de operación binaria unipolar aumentando el voltaje máximo de

corte a 28V. No obstante esta medida no se realizará ya que observando la figura 4.37

puede verse que la variación de capacidad a partir de la tensión de polarización a 10V

disminuye en gran medida. Por lo que dejaremos la tensión máxima corte del OBU a 15V

tal y como habíamos comentado en su respectivo apartado.


- 56 -

La gráfica que podemos ver a continuación es la que representa la evolución de la

capacidad del diodo BB833 en función de la tensión invertida de polarización.

Figura 4.39: Gráfica extraída del datasheet sobre la capacidad del diodo BB833 en función

del voltaje

Para la fabricación de la línea sintonizable, utilizaremos 10 diodos conectados en

cascada tal y como se demuestra en el esquema simulado de diseño de la figura 4.40. La

distancia entre ellos será de 15 mm.

Al igual que en la placa de diodos varactores MA46H202, el diseño de esta será

exactamente el mismo, con la diferencia de que se utilizarán un distinto numero de diodos

con una distinta distancia entre ellos.

Figura 4.40: Diseño del módulo de la línea sintonizable con diodos BB833


- 57 -

A continuación se muestran los resultados de los parámetros S obtenidos de los

análisis de la línea de retardo sintonizable con diodos BB833, en voltajes de 5,10 y 15V

respectivamente de 0 a 3GHz.

Figura 4.41: Parámetros S de la línea de diodos BB833 a 5V


0 0.5 1 1.5 2 2.5 3 -70

-60

-50

-40

-30

-20

-10

0

Frecuencia(GHz)

dB

S21 S11

0 0.5 1 1.5 2 2.5 3 -100

-90

-80

-70

-60

-50

-40

-30

-20

-10

0

Frecuencia(GHz)

S2

1 S1

1

dB


- 58 -


La línea de retardo sintonizable utilizando los diodos varactores BB833 presenta

unas pérdidas considerables que aunque descienden en cuanto se aumenta el voltaje

inverso de polarización no son lo suficientemente pequeñas para ser un prototipo

definitivo, además también presentan una adaptación pobre. Si bien las pérdidas de

inserción son considerables para polarizaciones bajas, el margen de frecuencias de

funcionamiento sería desde 400 MHz a 1.5GHz,

Estas características provocan un aumento en la probabilidad de error en la función

de correlación, lo que la hace una línea ineficaz para el objetivo de nuestro proyecto.

Figura 4.44: Retardo de grupo de la línea en función del voltaje inverso aplicado

0 0.5 1 1.5 2 2.5 3 -50

-45

-40

-35

-30

-25

-20

-15

-10

-5

0

Frecuencia(GHz)

dB

S21 S11


- 59 -

En el caso de la figura 4.44 se muestra el retardo de grupo de la línea en función

del voltaje inverso aplicado y se puede ver que el retardo es plano en frecuencia a partir de

7V hasta llegar a 20V, no obstante la curva de capacidad disminuye en cuanto más voltaje

se aplica. Se obtiene el máximo de retardo a7V con 1.953ns, y el mínimo a 20V con 1.149.

Y a 15V con 1.248 ns. Por lo que se dispondrá de un una diferencia de retardo de grupo de

0.705 ns de 0 a 15, y de 0.804 ns de 0V a 20V.

Finalmente mediante el anterior estudio puede decirse que esta serie de diodos

BB833 no serán los más indicados para el uso de una línea sintonizable. Debido en gran

medida a sus considerables pérdidas y su baja adaptación.

Figura 4.45: Implementación en la placa PCB del módulo de la línea sintonizable con

diodos BB833

4.2.3.1 Línea de diodos MA46H202

Los diodos MA46H202 tal y como demuestra la tabla 4.12 tienen un menor rango

de capacidad en comparación con los BB833, por lo que se obtendrá un espacio

sintonizable de tiempo menor que en la otra línea. No obstante es un diodo que está mejor

adaptado para el uso de señales de banda ancha, útil para el uso en un radar de ruido UWB.

Parámetro Símbolo Valor Unidad Voltaje de polarización máximo 20 V

Corriente continua máxima 50 mA

Capacidad del diodo

Min. Norm. Max. pF

6.1

0.5

6.2

0.6

6.3

0.7

Rango de temperatura operativa -65 … 200 ºC

Tabla 4.12: Características del diodo MA46H202

Tal y como se observa en la tabla anterior, el voltaje máximo de polarización en el

que se consigue el máximo de capacidad se sitúa a 20V. En la figura 4.44 puede verse que

la variación de capacidad a partir de la tensión de polarización a 10V disminuye.

Esta gráfica es linealmente similar a la obtenida en el otro diodo BB833 (véase

figura 4.39), aunque el rango de capacidad variable más susceptible se comprende entre la

tensión de polarización de 2V a 10V.

La gráfica que podemos ver a continuación es la que representa la evolución de la

capacidad del diodo BB833 en función de la tensión invertida de polarización.


- 60 -

Figura 4.44: Gráfica extraída del datasheet sobre la capacidad del diodo MA46H202 en

función del voltaje

Para la fabricación de la línea sintonizable, utilizaremos 5 diodos MA46H202

conectados en cascada tal y como se demuestra en el esquema simulado de diseño de la

figura 4.45. La distancia entre ellos será de 7.5 mm.

Figura 4.45: Diseño del módulo de la línea sintonizable con diodos MA46H202


- 61 -

Los resultados de los parámetros S de esta línea se pueden ver a continuación.

Figura 4.46: Parámetro S de la línea de varactores MA46H202 polarizados con 5V



- 62 -


La línea de retardo sintonizable utilizando los diodos varactores MA46H202

presenta unas pérdidas mucho más bajas que las obtenidas en la línea de diodos BB833,

además presentan una adaptación muy buena hasta 2GHz. Por lo que el margen de

frecuencias que se utilizarían en esta línea iría de 100MHz a 2GHz.

A continuación vemos el grupo de retardo conseguido en esta línea de retardo en

función de la tensión, a una frecuencia de funcionamiento de 2GHz.

Figura 4.49: Retardo en función de la tensión inversa aplicada a 2GHz


- 63 -

El comportamiento de retardo de la línea de retardo diseñada con los varactores

MA46H202 es similar a la de la línea diseñada con diodos BB833, si bien las pérdidas de

inserción son mucho menores, el margen de funcionamiento en este casi llega hasta 2 GHz

para tensiones superiores a 8V. El retardo en este caso es bastante plano hasta 2 GHz,

especialmente para polarizaciones elevadas en que la capacidad de estabiliza y no varía.

El comportamiento del retardo de grupo en función de la tensión es similar al

obtenido en las simulaciones de ADS. Los resultados obtenidos son de 1.885 ns para 8V,

0.892 para 15V, y de 0.893 para 20V.

Por lo que se dispondrá de un una diferencia de retardo de grupo de 0.993 ns de 0 a

15, y de 0.992 ns de 0V a 20V.

La línea de retardo con varactores MA46H22 presenta un mayor margen de

variación que la línea de BB833, incluso utilizando menos varactores y más juntos. En el

caso de que se conecten 10 diodos se conseguiría de aproximadamente el doble de

diferencia de retardo

A la vista de los resultados experimentales anteriores se pueden extraer algunas

conclusiones. La línea de retardo utilizando los varactores BB833 presenta unas pérdidas

considerables, además de presentar una adaptación pobre. De igual manera posee un

margen de frecuencia de funcionamiento más pequeño que en la línea de MA46H202. En

este último caso utilizando la mitad de diodos y colocándolos a una distancia menor se ha

conseguido mejores resultados en todos los aspectos.

Todo se debe a las características de los parámetros S del diodo MA46H202, que

aunque este de por si posea una curva de capacidad más pobre que el diodo BB833, sus

características para uso en banda ancha han conseguido que se obtuvieran mejores

resultados.

A causa de estos resultados obtenidos se utilizará la línea sintonizable de diodos

MA46H202 para la implementación experimental del radar de ruido UWB diseñado en

este proyecto.

Figura 4.51: Implementación en la placa PCB del módulo la línea sintonizable con diodos

MA46H202

Viendo que la pieza clave del diseño de la línea sintonizable para uso en banda

ancha es la adaptación y las perdidas del diodo. Se propondría utilizar en nuevos diseños,

diodos diseñados para banda ancha como los documentados en el datasheet del

MA46H220, donde aparecen diodos mejor diseñados para este uso como por ejemplo los

MA46504.


- 64 -

4.3 Configuración del ZigBee

Mediante el zigbee controlaremos varios componentes del radar de ruido, que

serán:

1. Los módulos de registros de desplazamiento

2. El módulo operador binario unipolar (OBU)

Configuraremos el módulo zigbee (router) mediante un código con el programa

MatLab. El zigbee posee 6 pines de salida (lógica a 3V) de los que utilizaremos 3 para el

conversor analógico digital en la módulo de OBU, y otros 3 para el uso de los dos registros

de desplazamiento.

Número pin I/O zigbee Pin de entrada Módulo de entrada Bits 0

1

2

CLOCK

DATA

OUTPUT ENABLE

Módulo de registros 1

32

1

3

4

5

Módulo OBU 1

1

1

Tabla 4.13: Configuración pines del zigbee

Se generará una doble cadena de 16 bits cada una, referentes a las 16 salidas de los

módulos de registros, para transportar simultáneamente los 32 bits de datos, debido a que

ambos módulos están conectados en cascada.

Figura 4.52: Cadena de datos para el pin Data del módulo de registros

Tal y como puede verse en la figura 4.52, debido a que no se utiliza la totalidad de

las salidas de ambos módulos de registros. Utilizaremos los primeros 14 bits de la primera

cadena para las entradas del OBU y los últimos 4 para la conmutación de los switch. El

resto de bits no utilizados se dejarán a 0.

Se exponen a continuación los códigos programados mediante MatLab para el

control y funcionamiento de los distintos módulos anteriormente citados, se ha dividido en

dos códigos el control de las dos líneas sintonizables para la realización de las pruebas de

testeo.


- 65 -

4.3.1 Abrir

El primer código con MatLab que necesitamos para comunicarnos con el módulo

zigbee, es un código para abrir socket que se llama abrir. Consistirá en un simple código

que se usara cada vez que se necesite un puerto de conexión con un dispositivo

function ps=abrir(puerto) %Función para abrir el socket %Escogemos el puerto para conectarnos al zigbee DefaultSerialPort=['COM',num2str(puerto)]; %puerto seleccionado ps = serial( DefaultSerialPort, 'BaudRate', 38400);

%115200,N,8,1 (la resto está por defecto) fopen(ps); %Abrimos la conexión end

Código 4.3: Código Matlab para abrir socket del zigbee 4.3.2 Encadenar

La función encadenar se utilizará en el control de todos los programas, antes de

enviar el paquete al dispositivo. Este código empaquetará todo el mensaje que necesitemos

enviar en un vector llamado cad[], este vector será devuelto al programa principal donde

será procesado para el dispositivo

function cad =

encadenar(resto,Address,ProfileID,Endpoint,Cluster,Offset,Len,Dato,

Timeout)

%creamos la cadena con los datos, poniéndolo todo en una única

variable

Comando=[resto,Address,ProfileID,Endpoint,Cluster,Offset,Len,Dato,T

imeout];

cad=[];

%Creamos un vector para guardarlo después de pasarlo a hexadecimal

for i=1:2:length(Comando), %Bucle para enviar el comando

completamente

cad=[cad,(hex2dec(Comando(i:(i+1))))];

%Pasamos a hexadecimal todos los datos y lo encadenamos

end

Código 4.4: Código Matlab para encadenar los paquetes a enviar

4.3.3 Zigbee_Switch

Con la función Zigbee_Switch tendremos el código necesario para poder controlar

un módulo de registros de desplazamiento para el testeo de la conmutación de los switch

de la línea de retardo conmutable. El objetivo es poder cambiar la conmutación de los

switch simplemente escribiéndolo en la función cuando se ejecuta.

Tenemos que configurar las salidas digitales del módulo al que deseamos que la

señal sea enviada, se deben configurar correctamente las E/S y enviar los datos a través

de ese puerto.

Zigbee_Switch será la función principal, los datos de salida serán enviados

según qué número de puerto configuremos en el módulo zigbee router.

function zigbee_switch (direccion)

%Módulo router del zigbee dispositivo=1;


- 66 -

router=dispositivo; % Dirección del puerto serie PuertoSerie=12;%Depende del usb puede ser el 5 LH=0; %Nivel alto LL=1; %Nivel bajo %Configuración del módulo zigbee ps=socket_openf(PuertoSerie); %Abre el puerto serie config_puertos_IO(ps,router);

%Todos los puertos se ponen a 1 porque solo utilizaremos el router cad=dec2bin(direccion,16); %Esta función conmuta las 16 posibles combinaciones de líneas de

retardo enviar_dato_IO(ps,2,LL,router); %OutputEnable a "0" línea 2 for i=1:16, %Enviamos los datos al router

enviar_dato_IO(ps,0,LL,router); %CLK == 0

%Llamaremos la función enviar_dato(puerto a enviar el dato,

línea ,valor a enviar, router) if cad(17-i)=='1',%Enviar datos enviar_dato_IO(ps,1,LH,router); % 1 al DATA else enviar_dato_IO(ps,1,LL,router); %se envía 0 al DATA end enviar_dato_IO(ps,0,LH,router); %CLK == 1 end enviar_dato_IO(ps,2,LH,router); %OutputEnable a 1 línea 2 fclose(ps); % Cerramos puerto Serie

Código 4.5: Código Matlab para conmutar los switch

4.3.4 Zigbee_CDA

Con la función Zigbee_CDA tendremos el código necesario para poder controlar los

módulos de los registros de desplazamiento enviando los datos y los 3 bits de salida para

el conversor analógico digital. El objetivo es poder cambiar la conmutación de los switch

y las entradas al CDA simplemente escribiéndolo en la función cuando se ejecuta.

Tenemos que configurar las salidas digitales del módulo al que deseamos que la

señal sea enviada, se deben configurar correctamente las E/S y enviar los datos a través

de ese puerto.

Zigbee_CDA será la función principal, los datos de salida serán enviados según qué

número de puerto configuremos en el módulo zigbee router.

function zigbee_CDA(DataDAC,DataSwitch) % DataSwitch=0..15 % DataDAC=0 a 2^14-1 %Módulo router del zigbee dispositivo=1; router=dispositivo; % Dirección del puerto serie PuertoSerie=12;%Depende del usb puede ser el 5 LH=0; %Nivel alto debido a la placa inversora LL=1; %Nivel bajo debido a la placa inversora %Configuración del módulo zigbee ps=socket_openf(PuertoSerie); %Abre el puerto serie config_puertos_IO(ps,router);

%Todos los puertos se ponen a 1 porque solo utilizaremos el router cadDAC=dec2bin(DataDAC,16); %cadena del CDA cadSW=dec2bin(DataSwitch,16); % cadena de los switch cad=[cadDAC,cadSW]; %cadena 32 bits


- 67 -

enviar_dato_IO(ps,2,LL,router); %OutputEnable a "0" línea 2 enviar_dato_IO(s1,3,LH,router); %CS enviar_dato_IO(s1,4,LH,router); %LD enviar_dato_IO(s1,5,LH,router); %WR

%Programar registros de desplazamiento for i=1:length(cad),

enviar_dato_IO(s1,0,LL,router); %CLK 0 %Enviar dato if cad(length(cad)+1-i)=='1', enviar_dato_IO(s1,1,LH,router); %DATA 1 else enviar_dato_IO(s1,1,LL,router); %DATA 0 end enviar_dato_IO(s1,0,LH,router); %CLK

end enviar_dato_IO(s1,2,LH,router); %OutputEnable a 1 línea 2

%Activar DAC enviar_dato_IO(s1,3,LL,router); %CS enviar_dato_IO(s1,5,LL,router); %WR pause(0.1); enviar_dato_IO(s1,5,LH,router); %WR enviar_dato_IO(s1,3,LH,router); %CS pause(0.1); enviar_dato_IO(s1,4,LL,router); %LD pause(0.1); enviar_dato_IO(s1,4,LH,router); %LD

% Cerramos el puerto serie fclose(s1);

Código 4.6: Código Matlab para controlar las líneas de retardo.

La función Zigbee_CDA y Zigbee_Switch dependerán de otras

dos funciones diferentes “config_puertos_IO()” y ” enviar_dato_IO ()”.

4.3.5 Config_Puertos_IO

En esta función se envía la configuración de los puertos de entrada y salida del

zigbee.

function config_puertos_IO(ps,dispositivo) puertoSerie=5; %Creamos una variable global de Matlab ya que si no es así no

podremos enviar más de un comando por conexión, de esta forma

cambiaremos el TransID de forma aleatoria entre 1 y 0, está

indicado posteriormente global Contador if isempty(Contador), Contador=0; end; %Router Address='0100000001663000';

%Datos para crear el paquete zigbee SOP='FD'; length='12';


- 68 -

TransID=dec2hex(Contador,2); Contador=1-Contador; MSGType='01'; %Creamos la primera parte de la cadena del paquete zigbee resto=[SOP,length,TransID,MSGType]; ProfileID='00C0'; Endpoint='01'; Cluster='01'; Offset='1200'; Len='01'; Timeout=''; %Configuramos los puertos del GPIO0 al GPIO5 de salida Dato=dec2hex(bin2dec('00111111'),2) %Todos salida %Creamos la cadena del comando a enviar cad=crear_cadena(resto,Address,ProfileID,Endpoint,Cluster,Offset,Le

n,Dato,Timeout); %Enviamos el comando fwrite(ps,cad);

Código 4.7: Código Matlab de las funciones config_puertos_IO()

4.3.6 Enviar_Dato_IO

Enviar_Dato_IO, al igual que Config_Puertos_IO será otra función auxiliar del

programa principal que enviara los comandos al zigbee. function enviar_dato_IO(ps,gpio,valor,dispositivo) %Creamos una variable global de Matlab ya que si no es así no

podremos enviar más de un comando por conexión, de esta forma

cambiaremos el TransID de forma aleatoria entre 1 y 0, está

indicado posteriormente global Contador if isempty(Contador), Contador=0; end; n=0; %Router Address='0100000001663000';

%datos para crear el paquete zigbee SOP='FD'; length='2'; TransID=dec2hex(Contador,2); Contador=1-Contador; MSGType='01'; %Creamos la primera parte de la cadena del paquete zigbee resto=[SOP,length,TransID,MSGType]; ProfileID='00C0'; Endpoint='01'; Cluster='01'; Len='01'; Timeout=''; %enviaremos el dato por un GPIO u otro

if (gpio == 0) Offset='0A00'; end if (gpio == 1) Offset='0B00'; end if (gpio == 2)


- 69 -

Offset='0C00'; end if (gpio == 3) Offset='0D00'; end if (gpio == 4) Offset='0E00'; end if (gpio == 5) Offset='0F00'; end

Dato=dec2hex(valor,2); %Creamos la cadena del comando a enviar cad=crear_cadena(resto,Address,ProfileID,Endpoint,Cluster,Offset,Le

n,Dato,Timeout); %Enviamos el comando fwrite(ps,cad);

Código 4.8: Código Matlab de las función enviar_dato_IO().


- 70 -

5 Conclusiones

En este proyecto se ha estudiado e implementado líneas de retardo variables

basadas en líneas de transmisión cargadas y conmutadas para ser aplicadas en futuros

desarrollos de radar de ruido. En el caso de las líneas cargadas con varactores se consiguen

retardos de gran resolución, pero el ancho de banda de uso está limitado por las pérdidas de

los diodos varactores, y el margen de sintonía por la variación de capacidad de los mismos.

Para los modelos utilizados se han conseguido líneas de retardo hasta 2 GHz. Las

líneas conmutables se utilizan para conseguir retardos mayores, y están limitadas por las

pérdidas de los conmutadores utilizados. Para los conmutadores utilizados éste límite se

fija en 2.5 GHz.

Como líneas futuras del proyecto se propone integrar estas líneas de retardo con el

resto del cabezal de radiofrecuencia propuesto en el proyecto.


- 71 -

Referencias [1] Horton, B. M. (1959). Noise-Modulated Distance Measuring Systems, Proceedings of the IRE, Vol. 47, pp.

821-828.

[2] Liu, G. and Gu, H. (1997). The present and the future of random signal radars, IEEE Aerospace and Electronics

Systems Magazine, Vol. 12, No. 10, pp. 35-40.

[3] Liu, G., Gu, H., and Su, W. (1999). The development of random signal radar.IEEE Transaction on Aerospace

and Electronic Systems, Vol. 35, No. 3, pp.770-777.

[4] Stephan, R. and Loele, H. (2000). Theoretical and Practical Characterization of a Broadband Random Noise

Radar, Dig. 2000 IEEE MTT-S International Microwave Symp., pp. 1,555-1,558, Boston, MA.

[5] Axelsson, S. R. J. (2003). Noise Radar For Range/Doppler Processing and Digital Beamforming Using Low-Bit

ADC, IEEE Trans. on Geoscience and Remote Sensing, Vol. 41, No. 12, pp. 2,703-2,720.

[6] Lukin, K. A. (2002). Developments of Noise Radar Technology in LNDES IRE NASU, First International

Workshop on the Noise Radar Technology, NTRW 2002 Proceedings, pp. 90-96, Yalta, Ukraine.

[7] Lukin, K. A. (2002). The Principles of Noise Radar Technology, First International Workshop on the Noise

Radar Technology, NTRW’2002 Proceedings, pp. 13-22, Yalta, Ukraine.

[8] M. P. Grant, G. R. Cooper, and A. K. Kamal, “A class of noise systems,” Proc. IEEE, vol. 51, no. 7, pp. 1060-

1061, July 1963.

[9] Stephan, R. and Loele, H. (2000). Theoretical and Practical Characterization of a Broadband Random Noise

Radar, Dig. 2000 IEEE MTT-S International Microwave Symp., pp. 1,555-1,558, Boston, MA.

[10] Lai, C. P., Narayanan, R. M. Colkowski, G. (2006). Through wall surveillance usig ultrawideband random

noise radar, 25 th Army Science Conference, Florida, November 27-30, Orlando, Florida, pp. 1-4.

[11] Narayanan, R. M., Xu, Y., Hoffmeyer, P. D., and Curtis, J. O. (1998). Design,

performance, and implementation of a coherent ultrawideband random noise radar, Opt. Eng., Vol. 37, No. 6, pp. 1,855-

1,869.

[12] Xu, X. and Narayanan, R. M. (2001). FOPEN SAR imaging UWB step-frequency and random noise

waveforms, IEEE Trans. Aerosp. Electron. Syst., Vol. 37, pp. 1,287-1,300.


- 72 -

Anexo Se exponen en el siguiente orden los datasheet de los elementos electrónicos utilizados en

este proyecto.

1- Generador de ruido NC500

2- Switch 200193D

3- Inversor 74HC04

4- Registro de desplazamiento CD4094

5- Conversor digital a analógico AD7538

6- Amplificador operacional TL081

7- Diodo varactor BB833

8- Diodo varactor MA46H202

1 Skyworks Solutions, Inc. • Phone [781] 376-3000 • Fax [781] 376-3100 • [email protected] • www.skyworksinc.com 200193 Rev. D • Skyworks Proprietary Information • Products and Product Information are Subject to Change Without Notice. • December 19, 2008

AS213-92, AS213-92LF: PHEMT GaAs IC SPDT Switch 0.1–3 GHz

data sheet

Featuresl Low insertion loss (0.4 dB @ 2.4 GHz)l Isolation 22 dB @ 2.4 GHzl Low DC power consumptionl PHEMT processl Operates with 1.8 V control voltage l Available lead (Pb)-free and RoHS-compliant MSL-1 @ 260 °C

per JEDEC J-STD-020

Applicationsl T/R switch in WLANs, BluetoothÒ and medium-power

telecommunication applications

DescriptionThe AS213-92 is a medium-power IC FET SPDT switch in a low- cost miniature SC-70 6-lead plastic package. The AS213-92 features low insertion loss and positive voltage operation with very low DC power consumption. This general-purpose switch can be used in a variety of telecommunications applications.

Parameter(1) Frequency Min. typ. Max. Unit

Insertion loss(2) 0.1–1.0 GHz 0.3 0.5 dB 1.0–2.0 GHz 0.4 0.6 dB 2.0–3.0 GHz 0.5 0.7 dB

Isolation 0.1–1.0 GHz 24 27 dB 1.0–2.0 GHz 20 23 dB 2.0–3.0 GHz 16 19 dB

VSWR(3) 0.1–1.0 GHz 1.3:1 1.0–3.0 GHz 1.4:1

Electrical Specifications at 25 °C (0, 3 V)

1. All measurements made in a 50 W system, unless otherwise specified.2. Insertion loss changes by 0.003 dB/°C.3. Insertion loss state.

Pin Out

12

3

65

4

J1GNDCBL

CBL

CBLJ2

J3

V1

V2

DC blocking capacitors (CBL) must be supplied externally for positive voltage operation.CBL = 100 pF for operation >500 MHz.

Skyworks offers lead (Pb)-free, RoHS (Restriction of Hazardous Substances)-compliant packaging.

NeW

Skyworks Solutions, Inc. • Phone [781] 376-3000 • Fax [781] 376-3100 • [email protected] • www.skyworksinc.com December 19, 2008 • Skyworks Proprietary Information • Products and Product Information are Subject to Change Without Notice. • 200193 Rev. D

Data Sheet • aS213-92, aS213-92LF

2

Simulated Performance Data (0, 3 V)

Insertion Loss vs. Frequency

Frequency (GHz)

Inse

rtion

Los

s (d

B)

-2.00

-1.75

-1.50

-1.25

-1.00

-0.75

-0.50

-0.25

0

0 0.5 1.0 1.5 2.0 2.5 3.0

VSWR vs. Frequency

Frequency (GHz)

VSW

R

0 0.5 1.0 1.5 2.0 2.5 3.01.0

1.1

1.2

1.3

1.4

1.5

Isolation vs. Frequency

Frequency (GHz)

Isol

atio

n (d

B)

0 0.5 1.0 1.5 2.0 2.5 3.0-50

-45

-40

-35

-30

-25

-20

-15

-10

Parameter Condition Frequency Min. typ. Max. Unit

Switching characteristics Rise, fall 10/90% or 90/10% RF 10 nsOn, off 50% CTL to 90/10% RF 20 nsVideo feedthru TRISE = 1 ns, BW = 500 MHz 25 mV

Input power for 1 dB compression 0/1.8 V 0.5–3 GHz 20 dBm 0/3 V 0.5–3 GHz 27 dBm

Intermodulation intercept point (IP3) For two-tone input power 5 dBm 0/3 V 0.5–3 GHz 40 dBm

Thermal resistance 25 °C/W

Control voltages VLOW = 0 to 0.2 V @ 20 µA max. VHIGH = 1.8 V @ 100 µA max. to 5 V @ 200 mA max.

Operating Characteristics at 25 °C (0, 3 V)


Skyworks Solutions, Inc. • Phone [781] 376-3000 • Fax [781] 376-3100 • [email protected] • www.skyworksinc.com 200193 Rev. D • Skyworks Proprietary Information • Products and Product Information are Subject to Change Without Notice. • December 19, 2008 3

V1 V2 J1–J2 J1–J3

0 Vhigh Isolation Insertion loss

VHIGH 0 Insertion loss Isolation

Truth Table

Any state other than described in the truth table will put the device in an undefined state. An undefined state will not damage the device.VHIGH = 1.8 to 5 V.

0.079 (2.00 mm)± 0.008 (0.20 mm)

0.049 (1.25 mm)± 0.004 (0.10 mm)

0.008 (0.20 mm)± 0.004 (0.10 mm)

0.087 (2.20 mm)± 0.008 (0.20 mm)

0.035 (0.90 mm)± 0.004 (0.10 mm)

0.002 (0.005 mm)± 0.002 (0.005 mm) 0.037 (0.95 mm)

± 0.006 (0.15 mm)

0.010 (0.25 mm)± 0.006 (0.15 mm)

0.0055(0.14 mm)± 0.0015(0.04 mm)

0.0256 (0.65 mm)BSC

0.009 (0.23 mm) Ref

Pin 1 Indicator

SC-70 6 Lead

Characteristic Value

RF input power 2 W max. for f > 500 MHz 500 mW for f < 500 MHz VCTL = 0/8 V

Supply voltage 8 V

Control voltage -0.2 V, +8 V

Operating temperature -40 °C to +85 °C

Storage temperature -65 °C to +150 °C

Absolute Maximum Ratings

Performance is guaranteed only under the conditions listed in the specifications table and is not guaranteed under the full range(s) described by the Absolute Maximum specifications.Exceeding any of the absolute maximum/minimum specifications may result in permanent damage to the device and will void the warranty.

CAUTION: Although this device is designed to be as robust as possible, ESD (Electrostatic Discharge) can damage this device. This device must be protected at all times from ESD. Static charges may easily produce potentials of several kilovolts on the human body or equipment, which can discharge without detection. Industry-standard ESD precautions must be employed at all times.

Recommended Solder Reflow Profiles Refer to the “Recommended Solder Reflow Profile” Application Note.

Tape and Reel InformationRefer to the “Discrete Devices and IC Switch/Attenuators Tape and Reel Package Orientation” Application Note.

Skyworks Solutions, Inc. • Phone [781] 376-3000 • Fax [781] 376-3100 • [email protected] • www.skyworksinc.com December 19, 2008 • Skyworks Proprietary Information • Products and Product Information are Subject to Change Without Notice. • 200193 Rev. D


4

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DATA SHEET

Product specificationSupersedes data of 1993 Sep 01

2003 Jul 23

INTEGRATED CIRCUITS

74HC04; 74HCT04Hex inverter

2003 Jul 23 2

Philips Semiconductors Product specification

Hex inverter 74HC04; 74HCT04

FEATURES

• Complies with JEDEC standard no. 8-1A

• ESD protection:HBM EIA/JESD22-A114-A exceeds 2000 VMM EIA/JESD22-A115-A exceeds 200 V.

• Specified from −40 to +85 °C and −40 to +125 °C.

DESCRIPTION

The 74HC/HCT04 are high-speed Si-gate CMOS devicesand are pin compatible with low power Schottky TTL(LSTTL). They are specified in compliance with JEDECstandard no. 7A. The 74HC/HCT04 provide six invertingbuffers.

QUICK REFERENCE DATAGND = 0 V; Tamb = 25 °C; tr = tf ≤ 6.0 ns.

Notes

1. CPD is used to determine the dynamic power dissipation (PD in µW).

PD = CPD × VCC2 × fi × N + Σ(CL × VCC

2 × fo) where:

fi = input frequency in MHz;

fo = output frequency in MHz;

CL = output load capacitance in pF;

VCC = supply voltage in Volts;

N = total load switching outputs;

Σ(CL × VCC2 × fo) = sum of the outputs.

2. For 74HC04: the condition is VI = GND to VCC.

For 74HCT04: the condition is VI = GND to VCC − 1.5 V.

FUNCTION TABLESee note 1.

Note

1. H = HIGH voltage level;

L = LOW voltage level.

SYMBOL PARAMETER CONDITIONSTYPICAL

UNITHC04 HCT04

tPHL/tPLH propagation delay nA to nY CL = 15 pF; VCC = 5 V 7 8 ns

CI input capacitance 3.5 3.5 pF

CPD power dissipation capacitance per gate notes 1 and 2 21 24 pF

INPUT OUTPUT

nA nY

L H

H L

2003 Jul 23 3



ORDERING INFORMATION

TYPE NUMBERPACKAGE

TEMPERATURE RANGE PINS PACKAGE MATERIAL CODE

74HC04N −40 to +125 °C 14 DIP14 plastic SOT27-1

74HCT04N −40 to +125 °C 14 DIP14 plastic SOT27-1

74HC04D −40 to +125 °C 14 SO14 plastic SOT108-1

74HCT04D −40 to +125 °C 14 SO14 plastic SOT108-1

74HC04DB −40 to +125 °C 14 SSOP14 plastic SOT337-1

74HCT04DB −40 to +125 °C 14 SSOP14 plastic SOT337-1

74HC04PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1

74HCT04PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1

74HC04BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-1

74HCT04BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-1

PINNING

PIN SYMBOL DESCRIPTION

1 1A data input

2 1Y data output

3 2A data input

4 2Y data output

5 3A data input

6 3Y data output

7 GND ground (0 V)

8 4Y data output

9 4A data input

10 5Y data output

11 5A data input

12 6Y data output

13 6A data input

14 VCC supply voltage

handbook, halfpage

MNA340

04

1

2

3

4

5

6

7 8

14

13

12

11

10

9

1A

1Y

2A

2Y

3A

3Y

GND 4Y

4A

5Y

5A

6Y

6A

VCC

Fig.1 Pin configuration DIP14, SO14 and(T)SSOP14.

2003 Jul 23 4



handbook, halfpage

1 14

GND(1)

1A VCC

7

2

3

4

5

6

1Y

2A

2Y

3A

3Y

13

12

11

10

9

6A

6Y

5A

5Y

4A

8

GNDTop view 4YMBL760

Fig.2 Pin configuration DHVQFN14.

(1) The die substrate is attached to this pad using conductive dieattach material. It can not be used as a supply pin or input.

Fig.3 Logic symbol.

handbook, halfpage

MNA342

1A 1Y1 2

2A 2Y3 4

3A 3Y5 6

4A 4Y9 8

5A 5Y11 10

6A 6Y13 12

handbook, halfpage1

12

MNA343

31

4

51

6

91

8

111

10

131

12

Fig.4 IEC logic symbol. Fig.5 Logic diagram (one inverter).

handbook, halfpage

MNA341

A Y

2003 Jul 23 5



RECOMMENDED OPERATING CONDITIONS

LIMITING VALUESIn accordance with the Absolute Maximum Rating System (IEC 60134); voltages are referenced to GND (ground = 0 V).

Notes

1. For DIP14 packages: above 70 °C derate linearly with 12 mW/K.

2. For SO14 packages: above 70 °C derate linearly with 8 mW/K.

For SSOP14 and TSSOP14 packages: above 60 °C derate linearly with 5.5 mW/K.

For DHVQFN14 packages: above 60 °C derate linearly with 4.5 mW/K.

SYMBOL PARAMETER CONDITIONS74HC04 74HCT04

UNITMIN. TYP. MAX. MIN. TYP. MAX.

VCC supply voltage 2.0 5.0 6.0 4.5 5.0 5.5 V

VI input voltage 0 − VCC 0 − VCC V

VO output voltage 0 − VCC 0 − VCC V

Tamb ambient temperature see DC and ACcharacteristics perdevice

−40 +25 +125 −40 +25 +125 °C

tr, tf input rise and fall times VCC = 2.0 V − − 1000 − − − ns

VCC = 4.5 V − 6.0 500 − 6.0 500 ns

VCC = 6.0 V − − 400 − − − ns

SYMBOL PARAMETER CONDITIONS MIN. MAX. UNIT

VCC supply voltage −0.5 +7.0 V

IIK input diode current VI < −0.5 V or VI > VCC + 0.5 V − ±20 mA

IOK output diode current VO < −0.5 V or VO > VCC + 0.5 V − ±20 mA

IO output source or sinkcurrent

−0.5 V < VO < VCC + 0.5 V − ±25 mA

ICC, IGND VCC or GND current − ±50 mA

Tstg storage temperature −65 +150 °CPtot power dissipation

DIP14 package Tamb = −40 to +125 °C; note 1 − 750 mW

other packages Tamb = −40 to +125 °C; note 2 − 500 mW

2003 Jul 23 6



DC CHARACTERISTICS

Type 74HC04At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

SYMBOL PARAMETERTEST CONDITIONS

MIN. TYP. MAX. UNITOTHER VCC (V)

Tamb = 25 °C

VIH HIGH-level input voltage 2.0 1.5 1.2 − V

4.5 3.15 2.4 − V

6.0 4.2 3.2 − V

VIL LOW-level input voltage 2.0 − 0.8 0.5 V

4.5 − 2.1 1.35 V

6.0 − 2.8 1.8 V

VOH HIGH-level output voltage VI = VIH or VIL

IO = −20 µA 2.0 1.9 2.0 − V

IO = −20 µA 4.5 4.4 4.5 − V

IO = −4.0 mA 4.5 3.98 4.32 − V

IO = −20 µA 6.0 5.9 6.0 − V

IO = −5.2 mA 6.0 5.48 5.81 − V

VOL LOW-level output voltage VI = VIH or VIL

IO = 20 µA 2.0 − 0 0.1 V

IO = 20 µA 4.5 − 0 0.1 V

IO = 4.0 mA 4.5 − 0.15 0.26 V

IO = 20 µA 6.0 − 0 0.1 V

IO = 5.2 mA 6.0 − 0.16 0.26 V

ILI input leakage current VI = VCC or GND 6.0 − 0.1 ±0.1 µA

IOZ 3-state output OFF current VI = VIH or VIL;VO = VCC or GND

6.0 − − ±.0.5 µA

ICC quiescent supply current VI = VCC or GND; IO = 0 6.0 − − 2 µA

2003 Jul 23 7



Tamb = −40 to +85 °C

VIH HIGH-level input voltage 2.0 1.5 − − V

4.5 3.15 − − V

6.0 4.2 − − V

VIL LOW-level input voltage 2.0 − − 0.5 V

4.5 − − 1.35 V

6.0 − − 1.8 V


IO = −20 µA 2.0 1.9 − − V

IO = −20 µA 4.5 4.4 − − V

IO = −4.0 mA 4.5 3.84 − − V

IO = −20 µA 6.0 5.9 − − V

IO = −5.2 mA 6.0 5.34 − − V


IO = 20 µA 2.0 − − 0.1 V

IO = 20 µA 4.5 − − 0.1 V

IO = 4.0 mA 4.5 − − 0.33 V

IO = 20 µA 6.0 − − 0.1 V

IO = 5.2 mA 6.0 − − 0.33 V

ILI input leakage current VI = VCC or GND 6.0 − − ±1.0 µA


6.0 − − ±.5.0 µA




2003 Jul 23 8



Tamb = −40 to +125 °C

VIH HIGH-level input voltage 2.0 1.5 − − V

4.5 3.15 − − V

6.0 4.2 − − V

VIL LOW-level input voltage 2.0 − − 0.5 V

4.5 − − 1.35 V

6.0 − − 1.8 V


IO = −20 µA 2.0 1.9 − − V

IO = −20 µA 4.5 4.4 − − V

IO = −20 µA 6.0 5.9 − − V

IO = −4.0 mA 4.5 3.7 − − V

IO = −5.2 mA 6.0 5.2 − − V


IO = 20 µA 2.0 − − 0.1 V

IO = 20 µA 4.5 − − 0.1 V

IO = 20 µA 6.0 − − 0.1 V

IO = 4.0 mA 4.5 − − 0.4 V

IO = 5.2 mA 6.0 − − 0.4 V



6.0 − − ±10.0 µA




2003 Jul 23 9



Type 74HCT04At recommended operating conditions; voltages are referenced to GND (ground = 0 V).



Tamb = 25 °C

VIH HIGH-level input voltage 4.5 to 5.5 2.0 1.6 − V

VIL LOW-level input voltage 4.5 to 5.5 − 1.2 0.8 V


IO = −20 µA 4.5 4.4 4.5 − V

IO = −4.0 mA 4.5 3.84 4.32 − V


IO = 20 µA 4.5 − 0 0.1 V

IO = 4.0 mA 4.5 − 0.15 0.26 V


IOZ 3-state output OFF current VI = VIH or VIL;VO = VCC or GND;IO = 0

5.5 − − ±0.5 µA

ICC quiescent supply current VI = VCC or GND;IO = 0

5.5 − − 2 µA

∆ICC additional supply current per input VI = VCC − 2.1 V;IO = 0

4.5 to 5.5 − 120 432 µA

Tamb = −40 to +85 °C

VIH HIGH-level input voltage 4.5 to 5.5 2.0 − − V

VIL LOW-level input voltage 4.5 to 5.5 − − 0.8 V

VOH HIGH-level output voltage VI = VIH or VIL −IO = −20 µA 4.5 4.4 − − V

IO = −4.0 mA 4.5 3.84 − − V

VOL LOW-level output voltage VI = VIH or VIL −IO = 20 µA 4.5 − − 0.1 V

IO = 4.0 mA 4.5 − − 0.33 V



5.5 − − ±5.0 µA


5.5 − − 20 µA


4.5 to 5.5 − − 540 µA

2003 Jul 23 10



Tamb = −40 to +125 °C

VIH HIGH-level input voltage 4.5 to 5.5 2.0 − − V

VIL LOW-level input voltage 4.5 to 5.5 − − 0.8 V


IO = −20 µA 4.5 4.4 − − V

IO = −4.0 mA 4.5 3.7 − − V


IO = 20 µA 4.5 − − 0.1 V

IO = 4.0 mA 4.5 − − 0.4 V



5.5 − − ±10 µA


5.5 − − 40 µA


4.5 to 5.5 − − 590 µA



2003 Jul 23 11



AC CHARACTERISTICS

Family 74HC04GND = 0 V; tr = tf ≤ 6.0 ns; CL = 50 pF.


MIN. TYP. MAX. UNITWAVEFORMS VCC (V)

Tamb = 25 °C

tPHL/tPLH propagation delaynA to nY

see Figs 6 and 7 2.0 − 25 85 ns

4.5 − 9 17 ns

6.0 − 7 14 ns

tTHL/tTLH output transition time see Figs 6 and 7 2.0 − 19 75 ns

4.5 − 7 15 ns

6.0 − 6 13 ns

Tamb = −40 to +85 °C


see Figs 6 and 7 2.0 − − 105 ns

4.5 − − 21 ns

6.0 − − 18 ns

tTHL/tTLH output transition time see Figs 6 and 7 2.0 − − 95 ns

4.5 − − 19 ns

6.0 − − 16 ns

Tamb = −40 to +125 °C


see Figs 6 and 7 2.0 − − 130 ns

4.5 − − 26 ns

6.0 − − 22 ns


4.5 − − 22 ns

6.0 − − 19 ns

2003 Jul 23 12



Family 74HCT04GND = 0 V; tr = tf ≤ 6.0 ns; CL = 50 pF.

AC WAVEFORMS


MIN. TYP. MAX. UNITWAVEFORMS VCC (V)

Tamb = 25 °C


see Figs 6 and 7 4.5 − 10 19 ns

tTHL/tTLH output transition time see Figs 6 and 7 4.5 − 7 15 ns

Tamb = −40 to +85 °C


see Figs 6 and 7 4.5 − − 24 ns


Tamb = −40 to +125 °C


see Figs 6 and 7 4.5 − − 29 ns


handbook, halfpage

MNA722

tPLHtPHL

VMVM

90%

10%

VM VM

nY output

nA input

VI

GND

VOH

VOL

tTLHtTHL

Fig.6 Waveforms showing the data input (nA) to data output (nY) propagation delays and the output transitiontimes.

For 74HC04: VM = 50%; VI = GND to VCC.

For 74HCT04: VM = 1.3 V; VI = GND to 3.0 V.

2003 Jul 23 13



handbook, halfpage

MGK565

PULSEGENERATOR D.U.T

VCC

VI VO

RT CL 50 pF

Fig.7 Load circuitry for switching times.

Definitions for test circuit:

CL = Load capacitance including jig and probe capacitance.

RT = Termination resistance should be equal to the output impedance Zo of the pulse generator.

2003 Jul 23 14



PACKAGE OUTLINES

UNIT Amax.

1 2 (1) (1)b1 c D(1)ZE e MHL

REFERENCESOUTLINEVERSION

EUROPEANPROJECTION ISSUE DATE

IEC JEDEC JEITA

mm

inches

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

SOT27-199-12-2703-02-13

A min.

A max. b max.

wMEe1

1.731.13

0.530.38

0.360.23

19.5018.55

6.486.20

3.603.05 0.2542.54 7.62

8.257.80

10.08.3 2.24.2 0.51 3.2

0.0680.044

0.0210.015

0.770.73

0.0140.009

0.260.24

0.140.12 0.010.1 0.3

0.320.31

0.390.33 0.0870.17 0.02 0.13

050G04 MO-001 SC-501-14

MH

c

(e )1

ME

A

L

seat

ing

plan

e

A1

w Mb1

e

D

A2

Z

14

1

8

7

b

E

pin 1 index

0 5 10 mm

scale

Note

1. Plastic or metal protrusions of 0.25 mm (0.01 inch) maximum per side are not included.

DIP14: plastic dual in-line package; 14 leads (300 mil) SOT27-1

2003 Jul 23 15



UNITA

max. A1 A2 A3 bp c D(1) E(1) (1)e HE L L p Q Zywv θ



IEC JEDEC JEITA

mm

inches

1.750.250.10

1.451.25 0.25

0.490.36

0.250.19

8.758.55

4.03.8

1.276.25.8

0.70.6

0.70.3 8

0

o

o

0.25 0.1

DIMENSIONS (inch dimensions are derived from the original mm dimensions)

Note

1. Plastic or metal protrusions of 0.15 mm (0.006 inch) maximum per side are not included.

1.00.4

SOT108-1

X

w M

θ

AA1

A2

bp

D

HE

Lp

Q

detail X

E

Z

e

c

L

v M A

(A )3

A

7

8

1

14

y

076E06 MS-012

pin 1 index

0.0690.0100.004

0.0570.049 0.01

0.0190.014

0.01000.0075

0.350.34

0.160.15

0.05

1.05

0.0410.2440.228

0.0280.024

0.0280.0120.01

0.25

0.01 0.0040.0390.016

99-12-2703-02-19

0 2.5 5 mm

scale

SO14: plastic small outline package; 14 leads; body width 3.9 mm SOT108-1

2003 Jul 23 16



UNIT A1 A2 A3 bp c D (1) E (1) e HE L L p Q Zywv θ



IEC JEDEC JEITA

mm 0.210.05

1.801.65 0.25

0.380.25

0.200.09

6.46.0

5.45.2 0.65 1.25 0.2

7.97.6

1.030.63

0.90.7

1.40.9

80

o

o0.13 0.1

DIMENSIONS (mm are the original dimensions)

Note

1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

SOT337-199-12-2703-02-19

(1)

w Mbp

D

HE

E

Z

e

c

v M A

XA

y

1 7

14 8

θ

AA1

A2

Lp

Q

detail X

L

(A )3

MO-150

pin 1 index

0 2.5 5 mm

scale

SSOP14: plastic shrink small outline package; 14 leads; body width 5.3 mm SOT337-1

Amax.

2

2003 Jul 23 17



UNIT A1 A2 A3 bp c D (1) E (2) (1)e HE L L p Q Zywv θ



IEC JEDEC JEITA

mm 0.150.05

0.950.80

0.300.19

0.20.1

5.14.9

4.54.3 0.65

6.66.2

0.40.3

0.720.38

80

o

o0.13 0.10.21


Notes


2. Plastic interlead protrusions of 0.25 mm maximum per side are not included.

0.750.50

SOT402-1 MO-15399-12-2703-02-18

w Mbp

D

Z

e

0.25

1 7

14 8

θ

AA1

A2

Lp

Q

detail X

L

(A )3

HE

E

c

v M A

XA

y

0 2.5 5 mm

scale

TSSOP14: plastic thin shrink small outline package; 14 leads; body width 4.4 mm SOT402-1

Amax.

1.1

pin 1 index

2003 Jul 23 18



terminal 1index area

0.51

A1 EhbUNIT ye

0.2

c



IEC JEDEC JEITA

mm 3.12.9

Dh

1.651.35

y1

2.62.4

1.150.85

e1

20.300.18

0.050.00

0.05 0.1


SOT762-1 MO-241 - - -- - -

0.50.3

L

0.1

v

0.05

w

0 2.5 5 mm

scale

SOT762-1DHVQFN14: plastic dual in-line compatible thermal enhanced very thin quad flat package; no leads;14 terminals; body 2.5 x 3 x 0.85 mm

A(1)

max.

AA1

c

detail X

yy1 Ce

L

Eh

Dh

e

e1

b

2 6

13 9

8

71

14

X

D

E

C

B A

02-10-1703-01-27

terminal 1index area

ACC

Bv M

w M

E(1)

Note


D(1)

2003 Jul 23 19



DATA SHEET STATUS

Notes

1. Please consult the most recently issued data sheet before initiating or completing a design.

2. The product status of the device(s) described in this data sheet may have changed since this data sheet waspublished. The latest information is available on the Internet at URL http://www.semiconductors.philips.com.

3. For data sheets describing multiple type numbers, the highest-level product status determines the data sheet status.

LEVELDATA SHEET

STATUS(1)PRODUCT

STATUS(2)(3) DEFINITION

I Objective data Development This data sheet contains data from the objective specification for productdevelopment. Philips Semiconductors reserves the right to change thespecification in any manner without notice.

II Preliminary data Qualification This data sheet contains data from the preliminary specification.Supplementary data will be published at a later date. PhilipsSemiconductors reserves the right to change the specification withoutnotice, in order to improve the design and supply the best possibleproduct.

III Product data Production This data sheet contains data from the product specification. PhilipsSemiconductors reserves the right to make changes at any time in orderto improve the design, manufacturing and supply. Relevant changes willbe communicated via a Customer Product/Process Change Notification(CPCN).

DEFINITIONS

Short-form specification The data in a short-formspecification is extracted from a full data sheet with thesame type number and title. For detailed information seethe relevant data sheet or data handbook.

Limiting values definition Limiting values given are inaccordance with the Absolute Maximum Rating System(IEC 60134). Stress above one or more of the limitingvalues may cause permanent damage to the device.These are stress ratings only and operation of the deviceat these or at any other conditions above those given in theCharacteristics sections of the specification is not implied.Exposure to limiting values for extended periods mayaffect device reliability.

Application information Applications that aredescribed herein for any of these products are forillustrative purposes only. Philips Semiconductors makeno representation or warranty that such applications will besuitable for the specified use without further testing ormodification.

DISCLAIMERS

Life support applications These products are notdesigned for use in life support appliances, devices, orsystems where malfunction of these products canreasonably be expected to result in personal injury. PhilipsSemiconductors customers using or selling these productsfor use in such applications do so at their own risk andagree to fully indemnify Philips Semiconductors for anydamages resulting from such application.

Right to make changes Philips Semiconductorsreserves the right to make changes in the products -including circuits, standard cells, and/or software -described or contained herein in order to improve designand/or performance. When the product is in full production(status ‘Production’), relevant changes will becommunicated via a Customer Product/Process ChangeNotification (CPCN). Philips Semiconductors assumes noresponsibility or liability for the use of any of theseproducts, conveys no licence or title under any patent,copyright, or mask work right to these products, andmakes no representations or warranties that theseproducts are free from patent, copyright, or mask workright infringement, unless otherwise specified.

© Koninklijke Philips Electronics N.V. 2003 SCA75All rights are reserved. Reproduction in whole or in part is prohibited without the prior written consent of the copyright owner.

The information presented in this document does not form part of any quotation or contract, is believed to be accurate and reliable and may be changedwithout notice. No liability will be accepted by the publisher for any consequence of its use. Publication thereof does not convey nor imply any licenseunder patent- or other industrial or intellectual property rights.

Philips Semiconductors – a worldwide company

Contact information

For additional information please visit http://www.semiconductors.philips.com . Fax: +31 40 27 24825For sales offices addresses send e-mail to: [email protected] .

Printed in The Netherlands 613508/03/pp20 Date of release: 2003 Jul 23 Document order number: 9397 750 11256

October 1987

Revised January 1999

CD

4094BC

8-Bit S

hift R

egister/L

atch w

ith 3-S

TAT

E O

utp

uts

© 1999 Fairchild Semiconductor Corporation DS005983.prf www.fairchildsemi.com

CD4094BC8-Bit Shift Register/Latch with 3-STATE Outputs

General DescriptionThe CD4094BC consists of an 8-bit shift register and a 3-STATE 8-bit latch. Data is shifted serially through the shiftregister on the positive transition of the clock. The output ofthe last stage (QS) can be used to cascade severaldevices. Data on the QS output is transferred to a secondoutput, Q′S, on the following negative clock edge.

The output of each stage of the shift register feeds a latch,which latches data on the negative edge of the STROBEinput. When STROBE is HIGH, data propagates through

the latch to 3-STATE output gates. These gates areenabled when OUTPUT ENABLE is taken HIGH.

Features Wide supply voltage range: 3.0V to 18V

High noise immunity: 0.45 VDD (typ.)

Low power TTL compatibility:

Fan out of 2 driving 74L or 1 driving 74LS

3-STATE outputs

Ordering Code:

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagram

Pin Assignments for DIP and SOIC

Top View

Truth Table

X = Don't Care = HIGH-to-LOW = LOW-to-HIGH

Note 1: At the positive clock edge, information in the 7th shift register stage is transferred to Q8 and QS.

Order Number Package Number Package Description

CD4094BCWM M16B 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300” Wide

CD4094BCN N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide

Clock Output Strobe Data Parallel Outputs Serial Outputs

EnableQ1 QN QS

(Note 1)Q′Σ

0 X X Hi-Z Hi-Z Q7 No Change

0 X X Hi-Z Hi-Z No Change Q7

1 0 X No Change No Change Q7 No Change

1 1 0 0 QN−1 Q7 No Change

1 1 1 1 QN−1 Q7 No Change

1 1 1 No Change No Change No Change Q7

www.fairchildsemi.com 2

CD

4094

BC

Block Diagram

3 www.fairchildsemi.com

CD

4094BC

Absolute Maximum Ratings(Note 2)

(Note 3)

Recommended OperatingConditions (Note 3)

Note 2: “Absolute Maximum Ratings” are those values beyond which thesafety of the device cannot be guaranteed; they are not meant to imply thatthe devices should be operated at these limits. The tables of “Recom-mended Operating Conditions” and “Electrical Characteristics” provide con-ditions for actual device operation.

Note 3: VSS = 0V unless otherwise specified.

DC Electrical Characteristics (Note 3)

Note 4: IOH and IOL are tested one output at a time.

Supply Voltage (VDD) −0.5 to +18 VDC

Input Voltage (VIN) −0.5 to VDD +0.5 VDC

Storage Temperature Range (TS) −65°C to +150°CPower Dissipation (PD)

Dual-In-Line 700 mW

Small Outline 500 mW

Lead Temperature (TL)

(Soldering, 10 seconds) 260°C

DC Supply Voltage (VDD) +3.0 to +15 VDC

Input Voltage (VIN) 0 to VDD VDC

Operating Temperature Range (TA) −40°C to +85°C

Symbol Parameter Conditions−40°C +25°C +85°C

UnitsMin Max Min Typ Max Min Max

IDD Quiescent VDD = 5.0V 20 20 150 µA

Device Current VDD = 10V 40 40 300 µA

VDD = 15V 80 80 600 µA

VOL LOW Level VDD = 5.0V 0.05 0 0.05 0.05 V

Output Voltage VDD = 10V |IO| ≤ 1.0 µA 0.05 0 0.05 0.05 V

VDD = 15V 0.05 0 0.05 0.05 V

VOH HIGH Level VDD = 5.0V 4.95 4.95 5.0 4.95 V

Output Voltage VDD = 10V |IO| ≤ 1 µA 9.95 9.95 10.0 9.95 V

VDD = 15V 14.95 14.95 15.0 14.95 V

VIL LOW Level VDD = 5.0V, VO = 0.5V or 4.5V 1.5 1.5 1.5 V

Input Voltage VDD = 10V, VO = 1.0V or 9.0V 3.0 3.0 3.0 V

VDD = 15V, VO = 1.5V or 13.5V 4.0 4.0 4.0 V

VIH HIGH Level VDD = 5.0V, VO = 0.5V or 4.5V 3.5 3.5 3.5 V

Input Voltage VDD = 10V, VO = 1.0V or 9.0V 7.0 7.0 7.0 V

VDD = 15V, VO = 1.5V or 13.5V 11.0 11.0 11.0 V

IOL LOW Level VDD = 5.0V, VO = 0.4V 0.52 0.44 0.88 0.36 mA

Output Current VDD = 10V, VO = 0.5V 1.3 1.1 2.25 0.9 mA

(Note 4) VDD = 15V, VO = 1.5V 3.6 3.0 8.8 2.4 mA

IOH HIGH Level VDD = 5.0V, VO = 4.6V −0.52 −0.44 0.88 −0.36 mA

Output Current VDD = 10V, VO = 9.5V −1.3 −1.1 2.25 −0.9 mA

(Note 4) VDD = 15V, VO = 13.5V −3.6 −3.0 8.8 −2.4 mA

IIN Input Current VDD = 15V, VIN = 0V −0.3 −0.3 −1.0 µA

VDD = 15V, VIN = 15V 0.3 0.3 1.0 µA

IOZ 3-STATE Output VDD = 15V, VIN = 0V or 15V 1 1 10 µA

Leakage Current


CD

4094

BC

AC Electrical Characteristics (Note 5)

TA = 25°C, CL = 50 pF

Note 5: AC Parameters are guaranteed by DC correlated testing.

Symbol Parameter Conditions Min Typ Max Units

tPHL, tPLH Propagation Delay VDD = 5.0V 300 600 ns

Clock to QS VDD = 10V 125 250 ns

VDD = 15V 95 190 ns

tPHL, tPLH Propagation Delay VDD = 5.0V 230 460 ns

Clock to Q′Σ VDD = 10V 110 220 ns

VDD = 15V 75 150 ns

tPHL, tPLH Propagation Delay Clock VDD = 5.0V 420 840 ns

to Parallel Out VDD = 10V 195 390 ns

VDD = 15V 135 270 ns

tPHL, tPLH Propagation Delay Strobe VDD = 5.0V 290 580 ns

to Parallel Out VDD = 10V 145 290 ns

VDD = 15V 100 200 ns

tPHZ Propagation Delay HIGH VDD = 5.0V 140 280 ns

Level to HIGH Impedance VDD = 10V 75 150 ns

VDD = 15V 55 110 ns

tPLZ Propagation Delay LOW VDD = 5.0V 140 280 ns

Level to HIGH Impedance VDD = 10V 75 150 ns

VDD = 15V 55 110 ns

tPZH Propagation Delay HIGH VDD = 5.0V 140 280 ns

Impedance to HIGH Level VDD = 10V 75 150 ns

VDD = 15V 55 110 ns

tPZL Propagation Delay HIGH VDD = 5.0V 140 280 ns

Impedance to LOW Level VDD = 10V 75 150 ns

VDD = 15V 55 110 ns

tTHL, tTLH Transition Time VDD = 5.0V 100 200 ns

VDD = 10V 50 100 ns

VDD = 15V 40 80 ns

tSU Set-Up Time VDD = 5.0V 80 40 ns

Data to Clock VDD = 10V 40 20 ns

VDD = 15V 20 10 ns

tr, tf Maximum Clock Rise VDD = 5.0V 1 ms

and Fall Time VDD = 10V 1 ms

VDD = 15V 1 ms

tPC Minimum Clock VDD = 5.0V 200 100 ns

Pulse Width VDD = 10V 100 50 ns

VDD = 15V 83 40 ns

tPS Minimum Strobe VDD = 5.0V 200 100 ns

Pulse Width VDD = 10V 80 40 ns

VDD = 15V 70 35 ns

fmax Maximum Clock Frequency VDD = 5.0V 1.5 3.0 MHz

VDD = 10V 3.0 6.0 MHz

VDD = 15V 4.0 8.0 MHz

CIN Input Capacitance Any Input 5.0 7.5 pF

5 www.fairchildsemi.com

CD

4094BC

Timing Diagram

Test Circuits and Timing Diagrams for 3-STATE


CD

4094

BC

Physical Dimensions inches (millimeters) unless otherwise noted

16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300” WideM16B

Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications.

CD

4094BC

8-Bit S

hift R

egister/L

atch w

ith 3-S

TAT

E O

utp

uts

LIFE SUPPORT POLICY

FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILDSEMICONDUCTOR CORPORATION. As used herein:

1. Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to theuser.

2. A critical component in any component of a life supportdevice or system whose failure to perform can be rea-sonably expected to cause the failure of the life supportdevice or system, or to affect its safety or effectiveness.

www.fairchildsemi.com

Physical Dimensions inches (millimeters) unless otherwise noted (Continued)

16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” WidePackage Number N16E

LC2MOSMicroprocessor-Compatible 14-Bit DAC

AD7538

Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners.

One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2009 Analog Devices, Inc. All rights reserved.

FEATURES All grades 14-bit monotonic over the full temperature range Low cost, 14-bit upgrade for 12-bit systems 14-bit parallel load with double buffered inputs Small 24-pin, 0.30” DIP and SOIC Low output leakage (<20 nA) over the full temperature range

APPLICATIONS Microprocessor-based control systems Digital audio Precision servo control Control and measurement in high temperature environments

FUNCTIONAL BLOCK DIAGRAM

2

23

1 3

4

20

21

22

2456 19

14-BIT DAC

DAC REGISTER

INPUTREGISTER

14

AD7538

DB13 TO DB0 DGND

VDD

VSS

WR

CS

LDAC

AGND

IOUTVREF

RFB

0113

9-00

1

Figure 1.

GENERAL DESCRIPTION The AD7538 is a 14-bit monolithic CMOS digital-to-analog converter (DAC) that uses laser trimmed thin-film resistors to achieve excellent linearity.

The DAC is loaded by a single 14-bit wide word using standard chip select and memory write logic. Double buffering, which is optional using LDAC, allows simultaneous updates in a system containing multiple AD7538s.

A novel low leakage configuration (U.S. Patent No. 4,590,456) enables the AD7538 to exhibit excellent output leakage current characteristics over the specified temperature range.

The AD7538 is manufactured using the linear-compatible CMOS (LC2MOS) process. It is speed compatible with most microprocessors and accepts TTL or CMOS logic level inputs.

PRODUCT HIGHLIGHTS 1. Guaranteed Monotonicity.

The AD7538 is guaranteed monotonic to 14-bits over the full temperature range for all grades.

2. Low Cost. The AD7538, with its 14-bit dynamic range, affords a low cost solution for 12-bit system upgrades.

3. Small Package Size. The AD7538 is packaged in a small 24-pin, 0.3" DIP and a 24-pin SOIC.

4. Low Output Leakage. By tying VSS (Pin 24) to a negative voltage, it is possible to achieve a low output leakage current at high temperatures.

5. Wide Power Supply Tolerance. The device operates on a +12 V to +15 V VDD, with a ±5% tolerance on this nominal figure. All specifications are guaranteed over this range.

AD7538

Rev. B | Page 2 of 16

TABLE OF CONTENTS Features .............................................................................................. 1 Applications ....................................................................................... 1 Functional Block Diagram .............................................................. 1 General Description ......................................................................... 1 Product Highlights ........................................................................... 1 Revision History ............................................................................... 2 Specifications ..................................................................................... 3

AC Performance Characteristics ................................................ 4 Timing Characteristics ................................................................ 4 Timing Diagram ........................................................................... 5

Absolute Maximum Ratings ............................................................ 6 ESD Caution .................................................................................. 6

Pin Configuration and Function Descriptions ............................. 7 Terminology ...................................................................................... 8 DAC Section ...................................................................................... 9 Circuit Information ........................................................................ 10

Equivalent Circuit Analysis ...................................................... 10 Digital Section ............................................................................ 10 Unipolar Binary Operation (2-Quadrant Multiplication) .... 10 Bipolar Operation (4-Quadrant Multiplication) .................... 11 Low Leakage Configuration ...................................................... 11 Programmable Gain Amplifier ................................................. 12

Application Hints ........................................................................... 13 Output Offset .............................................................................. 13 General Ground Management .................................................. 13 Microprocessor Interfacing ....................................................... 13 AD7538-to-8086 Interface ........................................................ 13 AD7538-to-MC68000 Interface ............................................... 13 Digital Feedthrough ................................................................... 14

Outline Dimensions ....................................................................... 15 Ordering Guide .......................................................................... 16

REVISION HISTORY 1/09—Rev. A to Rev. B

Updated Format .................................................................. Universal Changes to Table 1 ............................................................................ 3 Updated Outline Dimensions ....................................................... 15 Changes to Ordering Guide .......................................................... 15

5/87—Rev. 0 to Rev. A

AD7538


SPECIFICATIONS VDD = 11.4 V to 15.75 V1, VREF = 10 V; VPIN3 = VPIN4 = 0 V, VSS = −300 mV; all specifications TMIN to TMAX, unless otherwise noted.

Table 1.

Parameter2 A, J Versions

B, K Versions S Version T Version Unit Test Conditions/Comments

ACCURACY Resolution 14 14 14 14 Bits Relative Accuracy ±2 ±1 ±2 ±1 LSB max All grades guaranteed

monotonic Differential Nonlinearity ±1 ±1 ±1 ±1 LSB max Over temperature Full-Scale Error Measured using internal RFB DAC

+25°C ±4 ±4 ±4 ±4 LSB max Registers loaded with all 1s TMIN to TMAX ±8 ±5 ±10 ±6 LSB max

Gain Temperature Coefficient3; ΔGain/ΔTemperature

±2 ±2 ±2 ±2 ppm/°C typ

Output Leakage Current IOUT (Pin 3)

25°C ±5 ±5 ±5 ±5 nA max All digital inputs 0 V TMIN to TMAX ±10 ±10 ±20 ±20 nA max VSS = –300 mV TMIN to TMAX ±25 ±25 ±150 ±150 nA max VSS = 0 V

REFERENCE INPUT Input Resistance (Pin 1) 3.5 3.5 3.5 3.5 kΩ min Typical input resistance = 6 kΩ 10 10 10 10 kΩ max

DIGITAL INPUTS VIH (Input High Voltage) 2.4 2.4 2.4 2.4 V min VIL (Input Low Voltage) 0.8 0.8 0.8 0.8 V max IIN (Input Current)

25°C ±1 ±1 ±1 ±1 μA max VIN = 0 V or VDD TMIN to TMAX ±10 ±10 ±10 ±10 μA max

CIN (Input Capacitance)3 7 7 7 7 pF max POWER SUPPLY

VDD Range 11.4/15.75 11.4/15.75 11.4/15.75 11.4/15.75 V min/V max Specification guaranteed over this range

VSS Range −200/−500 −200/−500 −200/−500 −200/−500 mV min/ mV max

Specification guaranteed over this range

IDD 4 4 4 4 mA max All digital inputs are VIL or VIH 500 500 500 500 μA max All digital inputs are 0 V or VDD 1 Specifications are guaranteed for a VDD of 11.4 V to 15.75 V. At VDD = 5 V, the device is fully functional with degraded specifications. 2 Temperature range as follows: J, K Versions: 0°C to +70°C

A, B Versions: −25°C to +85°C S, T Versions: −55°C to +125°C

3 Sample tested to ensure compliance.

AD7538


AC PERFORMANCE CHARACTERISTICS These characteristics are included for design guidance only and are not subject to test. VDD = 11.4 V to 15.75 V, VREF = 10 V, VPIN3 = VPIN4 = 0 V, VSS = 0 V or −300 mV, output amplifier is AD711 except where noted.

Table 2.

Parameter TA = 25°C TA = TMIN, TMAX Unit Test Conditions/Comments

Output Current Settling Time 1.5 μs max To 0.003% of full-scale range IOUT load= 100 Ω, CEXT = 13 pF DAC register alternately loaded

with all 1s and all 0s; typical value of settling time is 0.8 μs Digital-to-Analog Glitch Impulse 20 nV-sec typ Measured with VREF = 0 V. IOUT load = 100 Ω, CEXT = 13 pF; DAC

register alternately loaded with all 1s and all 0s Multiplying Feedthrough Error 3 5 mV p-p typ VREF = ±10 V, 10 kHz sine wave DAC Register loaded with all 0s Power Supply Rejection

ΔGain/ΔVDD ±0.01 ±0.02 % per % max ΔVDD = ±5% Output Capacitance

COUT (Pin 3) 260 260 pF max DAC register loaded with all 1s COUT (Pin 3) 130 130 pF max DAC register loaded with all 0s

Output Noise Voltage Density (10 Hz to 100 kHz) 15 nV√Hz typ Measured between RFB and IOUT

TIMING CHARACTERISTICS VDD = 11.4 V to 15.75 V, VREF = 10 V, VPIN3 = VPIN4 = 0 V, VSS = 0 V or −300 mV. All specifications TMIN to TMAX unless otherwise noted. See Figure 2 for a timing diagram.

Table 3.

Parameter1 Limit at TA = +25°C

Limit at TA = 0°C to +70°C TA = −25°C to +85°C

Limit at TA = −55°C to +125°C Unit Test Conditions/Comments

t1 0 0 0 ns min CS to WR setup time

t2 0 0 0 ns min CS to WR hold time

t3 170 200 240 ns min LDAC pulse width

t4 170 200 240 ns min Write pulse width t5 140 160 180 ns min Data setup time t6 20 20 30 ns min Data hold time 1 Temperature range as follows: J, K Versions: 0°C to +70°C

A, B Versions: −25°C to +85°C S, T Versions: −55°C to +125°C

http://www.analog.com/AD711

AD7538


TIMING DIAGRAM

CS

LDAC

WR

DATA

5V0V

5V0V

5V

0V

5V0V

NOTES1. ALL INPUT SIGNAL RISE AND FALL TIMES MEASURES FROM 10% TO 90% OF 5V, tR = tF = 20ns.

2. TIMING MEASUREMENT REFERENCE LEVEL IS .

3. IF LDAC IS ACTIVATED PRIOR TO THE RISING EDGE OF WR, THEN IT MUST STAY LOW FOR t3 OR LONGER AFTER WR GOES HIGH.

VIH + VIL2

t1

t6t5

t2

t3

t4

0113

9-00

2

Figure 2. Timing Diagram

AD7538


ABSOLUTE MAXIMUM RATINGS TA = +25°C unless, otherwise stated.

Table 4. Parameter Rating VDD (Pin 23) to DGND −0.3 V, +17 V VSS (Pin 24) to AGND −15 V, +0.3 V VREF (Pin 1) to AGND ±25 V VRFB (Pin 2) to AGND ±25 V Digital Input Voltage (Pins 6 to 22)

to DGND −0.3 V, VDD +0.3 V VPIN3 to DGND −0.3 V, VDD +0.3 V AGND to DGND −0.3 V, VDD +0.3 V Power Dissipation (Any Package)

To 75°C 1000 mW Derates Above 75°C 10 mW/°C

Operating Temperature Range Commercial (J, K Versions) 0°C to +70°C Industrial (A, B Versions) −25°C to +85°C Extended (S, T Versions) −55°C to +125°C Storage Temperature −65°C to +150°C

Lead Temperature (Soldering, 10 sec) 300°C

Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only; functional operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.

ESD CAUTION

AD7538


PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

VREF 1

RFB 2

IOUT 3

AGND 4

VSS24

VDD23

WR22

CS21

DGND 5

(MSB) DB13 6

DB12 7

LDAC20

DB0 (LSB)19

DB118

DB11 8 DB217

DB10 9 DB316

DB9 10 DB415

DB8 11 DB514

DB7 12 DB613

AD7538TOP VIEW

(Not to Scale)

0113

9-00

3

Figure 3. Pin Configuration

Table 5. Pin Function Description Pin No. Mnemonic Description 1 VREF Voltage Reference. 2 RFB Feedback Resistor. Used to close the loop around an external op amp. 3 IOUT Current Output Terminal. 4 AGND Analog Ground 5 DGND Digital Ground. 6 to 19 DB13 to DB0 Data Inputs. Bit DB13 (MSB) to Bit DB0 (LSB). 20 LDAC Chip Select Input. Active low.

21 CS Asynchronous Load DAC Input. Active low.

22 WR Write Input. Active low.

CS LDAC WR Operation 0 1 0 Load input register. 1 0 X1 Load DAC register from input register. 0 0 0 Input and DAC registers are transparent. 1 1 X1 No operation. X X

1 1 1 No operation. 23 VDD +12 V to +15 V Supply Input. 24 VSS Bias pin for high temperature low leakage configuration. To implement low leakage system, the pin should be

at a negative voltage. See Figure 6 and Figure 8 for recommended circuitry. 1 X = don’t care.

AD7538


TERMINOLOGY Relative Accuracy Relative accuracy or endpoint nonlinearity is a measure of the maximum deviation from a straight line passing through the endpoints of the DAC transfer function. It is measured after adjusting for zero error and full-scale error and is normally expressed in least significant bits or as a percentage of full- scale reading.

Differential Nonlinearity Differential nonlinearity is the difference between the measured change and the ideal 1 LSB change between any two adjacent codes. A specified differential nonlinearity of ±1 LSB maximum over the operating temperature range ensures monotonicity.

Gain Error Gain error is a measure of the output error between an ideal DAC and the actual device output. It is measured with all 1s in the DAC after the offset error has been adjusted out and is expressed in least significant bits. Gain error is adjustable to zero with an external potentiometer.

Digital-To-Analog Glitch Impulse The amount of charge injected from the digital inputs to the analog output when the inputs change state is called digital-to-analog glitch impulse. This is normally specified as the area of the glitch in either pA-secs or nV-secs depending upon whether the glitch is measured as a current or voltage. It is measured with VREF = AGND.

Output Capacitance This is the capacitance from IOUT to AGND.

Output Leakage Current Output leakage current is current which appears at IOUT with the DAC register loaded to all 0s.

Multiplying Feedthrough Error This is the ac error due to capacitive feedthrough from the VREF terminal to IOUT with the DAC register loaded to all zeros.

AD7538


DAC SECTION Figure 4 shows a simplified circuit diagram for the AD7538 DAC section. The three MSBs of the 14-bit data word are decoded to drive the seven switches (A to G). The 11 LSBs of the data word consist of an R-2R ladder operated in a current steering configuration.

The R-2R ladder current is ⅛ of the total reference input current. ⅞ current flows in the parallel ladder structure.

Switch A to Switch G steer equally weighted currents between IOUT and AGND.

Because the input resistance at VREF is constant, it may be driven by a voltage source or a current source of positive or negative polarity.

2R 2R 2R 2R 2R 2R 2R 2R 2R 2R 2R

R R R

R/4G F E D C B A S10 S9 S0

VREF

RFB

IOUTAGND 01

139-

004

Figure 4. Simplified Circuit Diagram for the AD7538 DAC Section

AD7538


CIRCUIT INFORMATION EQUIVALENT CIRCUIT ANALYSIS Figure 5 shows an equivalent circuit for the analog section of the AD7538 DAC. The current source ILEAKAGE is composed of surface and junction leakages. The RO resistor denotes the equivalent output resistance of the DAC, which varies with input code. COUT is the capacitance due to the current steering switches and varies from about 90 pF to 180 pF (typical values) depending upon the digital input. g(VREF, N) is the Thevenin equivalent voltage generator due to the reference input voltage, VREF, and the transfer function of the DAC ladder, N.

ILEAKAGE COUT

IOUT

AGND

RFBRO

R/4

g (VREF, N)

0113

9-00

5

Figure 5. AD7538 Equivalent Analog Output Circuit

DIGITAL SECTION The digital inputs are designed to be both TTL and 5 V CMOS compatible. All logic inputs are static protected MOS gates with typical input currents of less than 1 nA. To minimize power supply currents, it is recommended that the digital input voltages be driven as close as possible to 0 V and 5 V logic levels.

UNIPOLAR BINARY OPERATION (2-QUADRANT MULTIPLICATION) Figure 6 shows the circuit diagram for unipolar binary operation. With an ac input, the circuit performs 2-quadrant multiplication. The code table for Figure 6 is given in Table 6.

Capacitor C1 provides phase compensation and helps prevent overshoot and ringing when high-speed op amps are used.

6 19 5 24

231

20

21

22

2

3

4

DB13 TO DB0 DGND

VDDVREF

VIN

RFB

IOUT

VDD

VO

–15V

AGND

VSS

LDAC

CS

WR

LDAC

CS

WR

AD7538 A1

R31kΩ

R210Ω

R120Ω

R447kΩ

INPUT DATADIGITAL

GND

C24.7µF

C133pF

ANALOGGND

AD711

0113

9-00

6

+

Figure 6. Unipolar Binary Operation

Table 6. Unipolar Binary Code Table

Binary Number In DAC Register

Analog Output, VOUT MSB LSB 11 1111 1111 1111 −VIN(16,383/16,384) 10 0000 0000 0000 −VIN(8192/16,384) = −½VIN 00 0000 0000 0001 −VIN(1/16,384) 00 0000 0000 0000 0 V

For zero offset adjustment, the DAC register is loaded with all 0s and amplifier offset (VOS) adjusted so that VOUT is 0 V. Adjusting VOUT to 0 V is not necessary in many applications, but it is recommended that VOS be no greater than (25 × 10−6) (VREF) to maintain specified DAC accuracy (see the Application Hints section).

Full-scale trimming is accomplished by loading the DAC register with all 1s and adjusting R1 so that VOUTA = −VIN (16,383/16,384). For high temperature operation, resistors and potentiometers should have a low temperature coefficient. In many applications, because of the excellent gain TC and gain error specifications of the AD7538, gain error trimming is not necessary. In fixed reference applications, full scale can also be adjusted by omitting R1 and R2 and trimming the reference voltage magnitude.

AD7538


BIPOLAR OPERATION (4-QUADRANT MULTIPLICATION) The recommended circuit diagram for bipolar operation is shown in Figure 8. Offset binary coding is used. The code table for Figure 8 is given in Table 7.

With the DAC loaded to 10 0000 0000 0000, adjust R1 for VO = 0 V. Alternatively, one can omit R1 and R2 and adjust the ratio of R5 and R6 for VO = 0 V. Full-scale trimming can be accom-plished by adjusting the amplitude of VIN or by varying the value of R7.

The values given for R1, R2 are the minimum necessary to calibrate the system for Resistors R5, R6, R7 ratio matched to 0.1%. System linearity error is independent of resistor ratio matching and is affected by DAC linearity error only.

When operating over a wide temperature range, it is important that the resistors be of the same type so that their temperature coefficients match.

LOW LEAKAGE CONFIGURATION For CMOS multiplying DAC, as the device is operated at higher temperatures, the output leakage current increases. For a 14-bit resolution system, this can be a significant source of error. The AD7538 features a leakage reduction configuration (U.S. Patent No. 4,590,456) to keep the leakage current low over an extended temperature range. One may operate the device with or without this configuration. If VSS (Pin 24) is tied to AGND then the DAC exhibits normal output leakage currents at high temperatures. To use the low leakage facility, VSS should be tied to a voltage of approximately −0.3 V as in Figure 6 and Figure 8. A simple resistor divider (R3, R4) produces approximately −300 mV from −15 V. The C2 capacitor in parallel with R3 is an integral part of the low leakage configuration and must be 4.7 μF or greater. Figure 7 is a plot of leakage current vs. temperature for both conditions. It clearly shows the improvement gained by using the low leakage configuration.

Table 7. Bipolar Code Table for the Offset Binary Circuit of Figure 8

Binary Number In DAC Register

Analog Output VOUT MSB LSB 11 1111 1111 1111 +VIN(8191/8192) 10 0000 0000 0001 +VIN(1/8192) 10 0000 0000 0000 0 V 01 1111 1111 1111 −VIN(1/8192) 00 0000 0000 0000 −VIN(8191/8192)

30 40 50 60 70 80 90 100 110 120TEMPERATURE (°C)

LEA

KA

GE

CU

RR

ENT

(nA

)

60

50

40

30

20

10

0

VDD = 15VVREF = 10V

VSS = 0V

VSS = –0.3V

0113

9-00

8

Figure 7. Graph of Typical Leakage Current vs. Temperature for AD7538

6 19 5 24

231

20

21

22

2

3

4

DB13 TO DB0 DGND

VDDVREF RFB

IOUT

VDD

–15V

AGND

VSS

LDAC

CS

WR

LDAC

CS

WR

AD7538 A1

R31kΩ

R222Ω

R510kΩ

R720kΩ

R620kΩ

R85kΩ, 10%

R150Ω

R447kΩ

INPUT DATADIGITAL

GND

C24.7µF

C133pF

ANALOGGND

AD711 A2AD711

0113

9-00

7

VIN

VO

+

Figure 8. Bipolar Operation

AD7538


PROGRAMMABLE GAIN AMPLIFIER The circuit shown in Figure 9 provides a programmable gain amplifier (PGA). In it the DAC behaves as a programmable resistance and thus allows the circuit gain to be digitally controlled.

AD7538

N

IOUTVDD

VDD

VSS

VOUTVIN

VREFGND

DIGITALINPUT

A

A

RFB

NOTES1. RESISTOR RFB IS ACTUALLY INCLUDED ON THE DICE. 01

139-

009

Figure 9. Programmable Gain Amplifier (PGA)

The transfer function of Figure 9 is:

FB

EQ

IN

OUT

RR

VV

Gain −== (1)

REQ is the equivalent transfer impedance of the DAC from the VREF pin to the IOUT pin and can be expressed as

NR

R INn

EQ

2= (2)

where: n is the resolution of the DAC. N is the DAC input code in decimal. RIN is the constant input impedance of the DAC (RIN = RLAD).

Substituting this expression into Equation 1 and assuming zero gain error for the DAC (RIN = RFB), the transfer function simplifies to

NVV n

IN

OUT 2−= (3)

The ratio N/2n is commonly represented by the term, D, and, as such, is the fractional representation of the digital input word.

DNVV n

IN

OUT 12 −=

−−= (4)

Equation 4 indicates that the gain of the circuit can be varied from 16,384 down to unity (actually 16,384/16,383) in 16,383 steps. The all 0s code is never applied. This avoids an open-loop condition thereby saturating the amplifier. With the all 0s code excluded there remains (2n – 1) possible input codes allowing a choice of (2n – 1) output levels. In decibels the dynamic range is

( ) dB8412log20log20 1010 =−= n

IN

OUT

VV

AD7538


APPLICATION HINTS OUTPUT OFFSET CMOS DACs in circuits such as Figure 6 and Figure 8 exhibit a code dependent output resistance, which in turn can cause a code dependent error voltage at the output of the amplifier. The maximum amplitude of this error, which adds to the DAC nonlinearity, depends on VOS, where VOS is the amplifier input offset voltage. To maintain specified accuracy with VREF at 10 V, it is recommended that VOS be no greater than 0.25 mV, or (25 × 10−6) (VREF), over the temperature range of operation. The AD711 is a suitable op amp. The op amp has a wide bandwidth and high slew rate and is recommended for ac and other applications requiring fast settling.

GENERAL GROUND MANAGEMENT Because the AD7538 is specified for high accuracy, it is impor-tant to use a proper grounding technique. AC or transient voltages between AGND and DGND can cause noise injection into the analog output. The simplest method of ensuring that voltages at AGND and DGND are equal is to tie AGND and DGND together at the AD7538. In more complex systems where the AGND and DGND intertie on the backplane, it is recommended that two diodes be connected in inverse parallel between the AD7538 AGND and DGND pins (1N914 or equivalent).

MICROPROCESSOR INTERFACING The AD7538 is designed for easy interfacing to 16-bit micro-processors and can be treated as a memory mapped peripheral. This reduces the amount of external logic needed for interfacing to a minimal.

AD7538-TO-8086 INTERFACE Figure 10 shows the 8086 processor interface to a single device. In this setup, the double buffering feature (using LDAC) of the DAC is not used. The 14-bit word is written to the DAC in one MOVE instruction and the analog output responds immediately.

ADDRESS BUS

DATA BUSAD0 TO AD15

WR

ALE

AD13

AD0

CS

LDAC

WR

DB0 TO DB13

8096 AD75381

1LINEAR CIRCUITRY OMITTED FOR CLARITY. 0113

9-01

0

16-BITLATCH

ADDRESSDECODE

Figure 10. AD7538-to-8086 Interface Circuit

In a multiple DAC system, the double buffering of the AD7538 allows the user to simultaneously update all DACs. In Figure 11, a 14-bit word is loaded to the input registers of each of the DACs in sequence. Then, with one instruction to the appropriate address, CS4 (that is, LDAC) is brought low, updating all the DACs simultaneously.

ADDRESS BUS

DATA BUSAD0 TO AD15

WR

ALE CS

LDAC

WR

DB0 TO DB13

8096AD75381


9-01

1

16-BITLATCH

ADDRESSDECODE

CS4 CS3 CS2

CS1

CS

LDAC

WR

DB0 TO DB13

AD75381

CS

LDAC

WR

DB0 TO DB13

AD75381

Figure 11. AD7538-to-8086 Interface: Multiple DAC System

AD7538-TO-MC68000 INTERFACE Figure 12 shows the MC68000 processor interface to a single device. In this setup, the double buffering feature of the DAC is not used and the appropriate data is written into the DAC in one MOVE instruction.

ADDRESS BUS

DATA BUS

ADDRESSDECODE

D0 TO D15

A1 TO A23

R/W

DTACK

AS CS

LDAC

WR

DB0 TO DB13

MC68000

AD75381


9-01

2

Figure 12. AD7538-to-MC68000 Interface

http://www.analog.com/AD711

AD7538


DIGITAL FEEDTHROUGH The digital inputs to the AD7538 are directly connected to the microprocessor bus in the preceding interface configurations. These inputs are constantly changing even when the device is not selected. The high frequency logic activity on the bus can feed through the DAC package capacitance to show up as noise on the analog output. To minimize this digital feedthrough isolate the DAC from the noise source. Figure 13 shows an interface circuit, which uses this technique. All data inputs are latched from the bus by the CS signal. One may also use other means, such as peripheral interface devices, to reduce the digital feedthrough.

D0 TO D15

WR

A0 TO A15

CS

LDAC

WR

DB0 TO DB13

MICRO-PROCESSOR

SYSTEM

AD75381


9-01

3

ADDRESSDECODE

16-BITLATCH

EN

Figure 13. AD7538 Interface Circuit Using Latches to Minimize Digital

Feedthrough

AD7538


OUTLINE DIMENSIONS

CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS.

COMPLIANT TO JEDEC STANDARDS MS-001

0710

06-A

0.022 (0.56)0.018 (0.46)0.014 (0.36)

0.150 (3.81)0.130 (3.30)0.115 (2.92)

0.070 (1.78)0.060 (1.52)0.045 (1.14)

24

112

13

0.100 (2.54)BSC

1.280 (32.51)1.250 (31.75)1.230 (31.24)

0.210 (5.33)MAX

SEATINGPLANE

0.015(0.38)MIN

0.005 (0.13)MIN

0.280 (7.11)0.250 (6.35)0.240 (6.10)

0.060 (1.52)MAX

0.430 (10.92)MAX

0.014 (0.36)0.010 (0.25)0.008 (0.20)

0.325 (8.26)0.310 (7.87)0.300 (7.62)

0.015 (0.38)GAUGEPLANE

0.195 (4.95)0.130 (3.30)0.115 (2.92)

Figure 14. 24-Lead Plastic Dual In-Line Package [PDIP]

Narrow Body (N-24-1)

Dimensions shown in inches and (millimeters)

CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

24

1 12

13

0.310 (7.87)0.220 (5.59)

0.005 (0.13)MIN

0.098 (2.49)MAX

15°0°

0.320 (8.13)0.290 (7.37)

0.015 (0.38)0.008 (0.20)

SEATINGPLANE

0.200 (5.08)MAX 1.280 (32.51) MAX

0.150 (3.81)MIN

0.200 (5.08)0.125 (3.18)

0.023 (0.58)0.014 (0.36)

0.100(2.54)BSC

0.070 (1.78)0.030 (0.76)

0.060 (1.52)0.015 (0.38)

PIN 110

0808

-A

Figure 15. 24-Lead Ceramic Dual In-Line Package [CERDIP]

(Q-24-1) Dimensions shown in inches and (millimeters)

AD7538


COMPLIANT TO JEDEC STANDARDS MS-013-ADCONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

15.60 (0.6142)15.20 (0.5984)

0.30 (0.0118)0.10 (0.0039)

2.65 (0.1043)2.35 (0.0925)

10.65 (0.4193)10.00 (0.3937)

7.60 (0.2992)7.40 (0.2913)

0.75 (0.0295)0.25 (0.0098) 45°

1.27 (0.0500)0.40 (0.0157)

COPLANARITY0.10 0.33 (0.0130)

0.20 (0.0079)0.51 (0.0201)0.31 (0.0122)

SEATINGPLANE

8°0°

24 13

121

1.27 (0.0500)BSC

0607

06-A

Figure 16. 24-Lead Standard Small Outline Package [SOIC_W]

Wide Body (RW-24)

Dimensions shown in millimeters and (inches)

ORDERING GUIDE Model Temperature Range Relative Accuracy Full-Scale Error Package Description Package Option AD7538JN 0°C to +70°C ±2 LSB ±8 LSB 24-Lead PDIP N-24-1 AD7538JNZ1 0°C to +70°C ±2 LSB ±8 LSB 24-Lead PDIP N-24-1 AD7538KN 0°C to +70°C ±1 LSB ±5 LSB 24-Lead PDIP N-24-1 AD7538KNZ1 0°C to +70°C ±1 LSB ±5 LSB 24-Lead PDIP N-24-1 AD7538JR 0°C to +70°C ±2 LSB ±8 LSB 24-Lead SOIC_W RW-24 AD7538JR-REEL 0°C to +70°C ±2 LSB ±8 LSB 24-Lead SOIC_W RW-24 AD7538JRZ1 0°C to +70°C ±2 LSB ±8 LSB 24-Lead SOIC_W RW-24 AD7538JRZ-REEL1 0°C to +70°C ±2 LSB ±8 LSB 24-Lead SOIC_W RW-24 AD7538KR 0°C to +70°C ±1 LSB ±5 LSB 24-Lead SOIC_W RW-24 AD7538KR-REEL 0°C to +70°C ±1 LSB ±5 LSB 24-Lead SOIC_W RW-24 AD7538KRZ1 0°C to +70°C ±1 LSB ±5 LSB 24-Lead SOIC_W RW-24 AD7538KRZ-REEL1 0°C to +70°C ±1 LSB ±5 LSB 24-Lead SOIC_W RW-24 AD7538AQ −25°C to +85°C ±2 LSB ±8 LSB 24-Lead CERDIP Q-24-1 AD7538BQ −25°C to +85°C ±1 LSB ±5 LSB 24-Lead CERDIP Q-24-1 AD7538SQ −55°C to +125°C ±2 LSB ±10 LSB 24-Lead CERDIP Q-24-1 AD7538TQ −55°C to +125°C ±1 LSB ±6 LSB 24-Lead CERDIP Q-24-1 1 Z = RoHS Compliant Part.

©2009 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D01139-0-1/09(B)

June 2008 Rev 3 1/15

15

TL081

General purpose JFET single operational amplifiers

Features Wide common-mode (up to VCC

+) and differential voltage range

Low input bias and offset current

Output short-circuit protection

High input impedance JFET input stage

Internal frequency compensation

Latch-up free operation

High slew rate: 16 V/µs (typ)

DescriptionThe TL081, TL081A and TL081B are high-speed JFET input single operational amplifiers incorporating well matched, high-voltage JFET and bipolar transistors in a monolithic integrated circuit.

The devices feature high slew rates, low input bias and offset currents, and low offset voltage temperature coefficient.

NDIP8

(Plastic package)

DSO-8

(Plastic micropackage)

1 - Offset null 12 - Inverting input3 - Non-inverting input4 - VCC

-

5 - Offset null 26 - Output7 - VCC

+

8 - N.C.

Pin connections(top view)

www.st.com

http://www.st.com

Schematic diagram TL081

2/15

1 Schematic diagram

Figure 1. Schematic diagram

Figure 2. Input offset voltage null circuit

Output

Non-invertinginput

Invertinginput

VCC

V CC

100 Ω

1.3k

30k

35k 35k 100 Ω1.3k

8.2k

Offset Null1 Offset Null2

100 Ω

200 Ω

N1 N2

TL081

100k Ω

V CC

TL081 Absolute maximum ratings

3/15

2 Absolute maximum ratings

Table 1. Absolute maximum ratings

Symbol Parameter TL081I, AI, BITL081C, AC,

BCUnit

VCC Supply voltage (1)

1. All voltage values, except differential voltage, are with respect to the zero reference level (ground) of the supply voltages where the zero reference level is the midpoint between VCC

+ and VCC-.

±18 V

Vin Input voltage (2)

2. The magnitude of the input voltage must never exceed the magnitude of the supply voltage or 15 volts, whichever is less.

±15 V

Vid Differential input voltage (3)

3. Differential voltages are the non-inverting input terminal with respect to the inverting input terminal.

±30 V

Ptot Power dissipation 680 mW

Output short-circuit duration (4)

4. The output may be shorted to ground or to either supply. Temperature and/or supply voltages must be limited to ensure that the dissipation rating is not exceeded.

Infinite

Tstg Storage temperature range -65 to +150 °C

Rthja

Thermal resistance junction to ambient(5) (6)

SO-8DIP8

5. Short-circuits can cause excessive heating and destructive dissipation.

6. Rth are typical values.

125

85

°C/W

Rthjc

Thermal resistance junction to case(5) (6)

SO-8DIP8

4041

°C/W

ESD

HBM: human body model(7)

7. Human body model: 100 pF discharged through a 1.5kΩ resistor between two pins of the device, done for all couples of pin combinations with other pins floating.

500 V

MM: machine model(8)

8. Machine model: a 200 pF cap is charged to the specified voltage, then discharged directly between two pins of the device with no external series resistor (internal resistor < 5 Ω), done for all couples of pin combinations with other pins floating.

200 V

CDM: charged device model(9)

9. Charged device model: all pins plus package are charged together to the specified voltage and then discharged directly to the ground.

1.5 kV

Table 2. Operating conditions

Symbol Parameter TL081I, AI, BI TL081C, AC, BC Unit

VCC Supply voltage range 6 to 36 V

Toper Operating free-air temperature range -40 to +105 0 to +70 °C

Electrical characteristics TL081

4/15

3 Electrical characteristics

Table 3. VCC = ±15V, Tamb = +25°C (unless otherwise specified)

Symbol Parameter

TL081I, AC, AI, BC, BI

TL081CUnit

Min. Typ. Max. Min. Typ. Max.

Vio

Input offset voltage (Rs = 50Ω) Tamb = +25°C TL081

TL081ATL081B

Tmin ≤ Tamb ≤ Tmax TL081TL081ATL081B

331

10631375

3 10

13mV

DVio Input offset voltage drift 10 10 µV/°C

Iio

Input offset current (1)

Tamb = +25°CTmin ≤ Tamb ≤ Tmax

5 1004

5 10010

pAnA

Iib

Input bias current (1)


20 20020

20 40020

nA

Avd

Large signal voltage gain (RL = 2kΩ, Vo = ±10V) Tamb = +25°CTmin ≤ Tamb ≤ Tmax

5025

200 2515

200 V/mV

SVRSupply voltage rejection ratio (RS = 50Ω)


8080

86 7070

86 dB

ICC

Supply current, no load


1.4 2.52.5

1.4 2.52.5

mA

Vicm Input common mode voltage range ±11+15-12

±11+15-12

V

CMRCommon mode rejection ratio (RS = 50Ω)


8080

86 7070

86 dB

Ios

Output short-circuit currentTamb = +25°CTmin ≤ Tamb ≤ Tmax

1010

40 6060

1010

40 6060

mA

±Vopp

Output voltage swing

Tamb = +25°C RL = 2kΩRL = 10kΩ

Tmin ≤ Tamb ≤ Tmax RL = 2kΩRL = 10kΩ

10121012

1213.5

10121012

1213.5 V

SRSlew rate (Tamb = +25°C)

Vin = 10V, RL = 2kΩ, CL = 100pF, unity gain8 16 8 16 V/µs

TL081 Electrical characteristics

5/15

trRise time (Tamb = +25°C)

Vin = 20mV, RL = 2kΩ, CL = 100pF, unity gain0.1 0.1 µs

KovOvershoot (Tamb = +25°C)

Vin = 20mV, RL = 2kΩ, CL = 100pF, unity gain10 10 %

GBPGain bandwidth product (Tamb = +25°C)

Vin = 10mV, RL = 2kΩ, CL = 100pF, F= 100kHz2.5 4 2.5 4 MHz

Ri Input resistance 1012 1012 Ω

THDTotal harmonic distortion (Tamb = +25°C),

F= 1kHz, RL = 2kΩ,CL = 100pF, Av = 20dB,Vo = 2Vpp

0.01 0.01 %

enEquivalent input noise voltage

RS = 100Ω, F= 1kHz15 15

∅m Phase margin 45 45 degrees

1. The input bias currents are junction leakage currents which approximately double for every 10°C increase in the junction temperature.

Table 3. VCC = ±15V, Tamb = +25°C (unless otherwise specified) (continued)

Symbol Parameter

TL081I, AC, AI, BC, BI

TL081CUnit


nV

Hz------------


6/15

Figure 3. Maximum peak-to-peak output voltage versus frequency



Figure 6. Maximum peak-to-peak output voltage versus free air temperature

Figure 7. Maximum peak-to-peak output voltage versus load resistance

Figure 8. Maximum peak-to-peak output voltage versus supply voltage

30

25

20

15

10

5

0 2 4 6 8 10 12 14 16

MA

XIM

UM

PE

AK

-TO

-PE

AK

OU

TP

UT

VO

LTA

GE

(V

)

RL = 10 kΩTamb = +25˚C

SUPPLY VOLTAGE ( V)

TL081 Electrical characteristics

7/15

Figure 9. Input bias current versus free air temperature

Figure 10. Large signal differential voltage amplification versus free air temp

100

10

1

0.1

0.01

INPU

T BI

AS C

UR

REN

T (n

A)

-50 -25 0 25 50 75 100 125

TEMPERATURE (˚C)

V CC = 15V

1000

400200100

2040

10

42

1

DIF

FER

ENTI

AL V

OLT

AGE

AMPL

IFIC

ATIO

N (V

/V)

-75 -50 -25 0 25 50 75 100 125

TEMPERATURE (˚C)

RL

= 2k ΩVO = 10V

VCC = 15V

Figure 11. Large signal differential voltage amplification and phase shift versus frequency

Figure 12. Total power dissipation versus free air temperature

!"#

$

%

&'(&)&*&+'*,

#-.

//0123 !"#

2502252001751501251007550250

TOTA

L PO

WER

DIS

SIPA

TIO

N (m

W)

-75 -50 -25 0 25 50 75 100 125

TEMPERATURE (˚C)

VCC = 15V

No signalNo load

Figure 13. Supply current per amplifier versus free air temperature

Figure 14. Supply current per amplifier versus supply voltage

2.01.81.61.41.21.00.80.60.40.20

SUPP

LY C

URR

ENT

(mA)

-75 -50 -25 0 25 50 75 100 125

TEMPERATURE (˚C)

VCC = 15V

No signalNo load

2.01.81.61.41.21.00.80.60.40.20

SU

PP

LY C

UR

RE

NT

(m

A)

2 4 6 8 10 12 14 16

No signalNo load

= +25˚C Tamb

SUPPLY VOLTAGE ( V)


8/15

Figure 15. Common mode rejection ratio versus free air temperature

Figure 16. Equivalent input noise voltage versus frequency

89

88

87

86

85

84

-50 -25 0 25 50 75 100 125

CO

MM

ON

MO

DE

MO

DE

REJE

CTI

ON

RAT

IO (d

B)

TEMPERATURE (˚C)

83-75

RL = 10 kΩ= 15VVC C

70

60

50

40

30

20

10

0

EQU

IVAL

ENT

INPU

T NO

ISE

VOLT

AGE

(nV/

VHz)

10 40 100 400 1k 4k 10k 40k 100k

FREQUENCY (Hz)

A V = 10R S = 100 ΩTamb = +25˚C

VCC = 15V

Figure 17. Output voltage versus elapsed time Figure 18. Total harmonic distortion versus frequency

Figure 19. Voltage follower large signal pulse response

t r

28

24

20

16

12

8

4

0

-4

OU

TPU

T V

OLT

AGE

(mV

)

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7

TIME (μs)

10%

90%

OVERSHOOT

R L= 2kΩTamb = +25˚C

VCC

= 15V

1

0.4

0.1

0.04

0.01

0.004

0.001TOTA

L H

ARM

ON

IC D

ISTO

RTI

ON

(%)

100 400 1k 4k 10k 40k 100k

FREQUENCY (Hz)

A V = 1

Tamb = +25˚C

V CC = 15V

= 6VV O (rms)

A V = 1

Tamb = +25˚C

= 6VV O (rms)

V CC = 15V

4

5

'

6'

65

7* 7* ' '7* 8 87*

/

!

64

&*

&'(

&

#- &+'*,

TL081 Parameter measurement information

9/15

4 Parameter measurement information

Figure 20. Voltage follower Figure 21. Gain-of-10 inverting amplifier

-eI

TL081

R L C L = 100pF

1k Ω

10k Ω

eo

Typical applications TL081

10/15

5 Typical applications

Figure 22. 0.5 Hz square wave oscillator

Figure 23. High Q notch filter

-

TL0 81

1 k Ω

R F = 100k Ω

9.1k Ω3.3k Ω

+15V

-15V

3.3k Ω

C = 3.3 μFF

f = osc1

F2 x R FC

TL081 Package information

11/15

6 Package information

In order to meet environmental requirements, ST offers these devices in ECOPACK® packages. These packages have a lead-free second level interconnect. The category of second level interconnect is marked on the package and on the inner box label, in compliance with JEDEC Standard JESD97. The maximum ratings related to soldering conditions are also marked on the inner box label. ECOPACK is an ST trademark. ECOPACK specifications are available at: www.st.com.

Package information TL081

12/15

6.1 DIP 8 package information

Figure 24. DIP8 package mechanical drawing

Table 4. DIP8 package mechanical data

Ref.

Dimensions

Millimeters Inches


A 5.33 0.210

A1 0.38 0.015

A2 2.92 3.30 4.95 0.115 0.130 0.195

b 0.36 0.46 0.56 0.014 0.018 0.022

b2 1.14 1.52 1.78 0.045 0.060 0.070

c 0.20 0.25 0.36 0.008 0.010 0.014

D 9.02 9.27 10.16 0.355 0.365 0.400

E 7.62 7.87 8.26 0.300 0.310 0.325

E1 6.10 6.35 7.11 0.240 0.250 0.280

e 2.54 0.100

eA 7.62 0.300

eB 10.92 0.430

L 2.92 3.30 3.81 0.115 0.130 0.150

TL081 Package information

13/15

6.2 SO-8 package information

Figure 25. SO-8 package mechanical drawing

Table 5. SO-8 package mechanical data

Ref.

Dimensions

Millimeters Inches


A 1.75 0.069

A1 0.10 0.25 0.004 0.010

A2 1.25 0.049

b 0.28 0.48 0.011 0.019

c 0.17 0.23 0.007 0.010

D 4.80 4.90 5.00 0.189 0.193 0.197

E 5.80 6.00 6.20 0.228 0.236 0.244

E1 3.80 3.90 4.00 0.150 0.154 0.157

e 1.27 0.050

h 0.25 0.50 0.010 0.020

L 0.40 1.27 0.016 0.050

k 1° 8° 1° 8°

ccc 0.10 0.004

Ordering information TL081

14/15

7 Ordering information

8 Revision history

Table 6. Order codes

Order codeTemperature

rangePackage Packing Marking

TL081INTL081AIN

TL081BIN

-40°C, +105°C

DIP8 TubeTL081IN

TL081AIN

TL081BIN

TL081ID/IDT

TL081AID/AIDT

TL081BID/BIDT

SO-8Tube or

tape & reel

081I

081AI

081BI

TL081IYD/DT(1)

TL081AIYD/DT(1)

TL081BIYD/DT(1)

1. Qualification and characterization according to AEC Q100 and Q003 or equivalent, advanced screening according to AEC Q001 & Q 002 or equivalent are on-going.

SO-8

(Automotive grade)Tube or

tape & reel

081IY

081AIY081BIY

TL081CN

TL081ACNTL081BCN

0°C, +70°C

DIP8 Tube

TL081CN

TL081ACNTL081BCN

TL081CD/CDTTL081ACD/ACDT

TL081BCD/BCDT

SO-8Tube or

tape & reel

081C081AC

081BC

Table 7. Document revision history

Date Revision Changes

30-Apr-2001 1 Initial release.

27-Jul-2007 2

Added values for Rthja and Rthjc in Table 1: Absolute maximum ratings.

Added Table 2: Operating conditions.

Added automotive grade part numbers in Table 6: Order codes.

Format update.

27-Jun-2008 3

Removed information concerning military temperature range (TL081Mx, TL081AMx, TL081BMx).

Added missing order codes for automotive grade products and updated footnote in Table 6: Order codes.

TL081

15/15

Please Read Carefully:

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www.st.com

2007-04-201

BB833...

Silicon Tuning Diodes• Extended frequency range up to 2.5 GHz;

spezial design for use in TV-sat tuners

• High capacitance ratio

• Pb-free (RoHS compliant) package1)

• Qualified according AEC Q101

BB833

Type Package Configuration LS(nH) MarkingBB833 SOD323 single 1.8 white X

Maximum Ratings at TA = 25°C, unless otherwise specified

Parameter Symbol Value UnitDiode reverse voltage VR 30 V

Peak reverse voltage-

R ≥ 5kΩ

VRM 35

Forward current IF 20 mA

Operating temperature range Top -55 ... 150 °C

Storage temperature Tstg -55 ... 150

1Pb-containing package may be available upon special request

2007-04-202

BB833...

Electrical Characteristics at TA = 25°C, unless otherwise specified

Parameter Symbol Values Unitmin. typ. max.

DC CharacteristicsReverse current

VR = 30 V

VR = 30 V, TA = 85 °C

IR -

-

-

-

20

500

nA

AC CharacteristicsDiode capacitance

VR = 1 V, f = 1 MHz

VR = 28 V, f = 1 MHz

CT

8.5

0.6

9.3

0.75

10

0.9

pF

Capacitance ratio

VR = 1 V, VR = 28 V, f = 1 MHz

CT1/CT28 11 12.4 -

Capacitance matching1)

VR = 1 V, VR = 28 V, f = 1 MHz

∆CT/CT - - 3 %

Series resistance

VR = 1 V, f = 470 MHz

rS - 1.8 - Ω

1For details please refer to Application Note 047.

2007-04-203

BB833...

Diode capacitance CT = ƒ (VR)

f = 1MHz

100

EHD07121BB 833

C

VR

T

0 110 210V

2

4

6

8

10

pF

12

Temperature coefficient of the diode capacitance TCc = ƒ (VR)

10 -1

10 0

10 1

10 2

V

VR

-5 10

-4 10

-3 10

1/°C

T Cc

2007-04-204

BB833...Package SOD323

Package Out l ine

Foot Pr int

Marking Layout (Example)

Standard Packing

Reel ø180 mm = 3.000 Pieces/ReelReel ø330 mm = 10.000 Pieces/Reel

BAR63-03WType code

Cathode markingLaser marking

0.8

0.8

0.6

1.7

markingCathode

±0.2

2.5

0.25

0.3

1

-0.05

M A

+0.1

+0.2

2

1.25-0.1

+0.05-0.2

1.7

0.3

0.15-0.06+0.1

0±0.05

+0.2

-0.1

A

0.9+0.2-0.1

±0.1

50.

45

0.24

82.

9

1

2

1.350.65Cathode

marking

2007-04-205

BB833...

Edition 2006-02-01

Published by

Infineon Technologies AG

81726 München, Germany

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systems with the express written approval of Infineon Technologies, if a failure of

such components can reasonably be expected to cause the failure of that

life-support device or system, or to affect the safety or effectiveness of that

device or system.

Life support devices or systems are intended to be implanted in the human body,

or to support and/or maintain and sustain and/or protect human life. If they fail,

it is reasonable to assume that the health of the user or other persons

may be endangered.

Surface Mount GaAsTuning Varactors MA46 Series

V3.00

M/A-COM, Inc.

North America: Tel. (800) 366-2266 Asia/Pacific: Tel. +81 3 3263 8761 Europe: Tel. +44 (1344) 869 595Fax (800) 618-8883 Fax +81 3 3263 8769 Fax +44 (1344) 300 020

1Specifications Subject to Change Without Notice.

Features Low Cost Surface Mount Packages Very High Quality Factor Constant Gamma Abrupt Junction: 0.5

Hyperabrupt Junctions: 0.75, 1.25 and 1.5 Capacitance Ratio to 10:1 Case Style 1056 is Hermetic and may be

Screened to JANTX levels Tape and Reel Packaging Available

DescriptionM/A-COM offers four families of low cost surface mountgallium arsenide tuning varactors. All families have sili-con nitride protected junctions for low leakage currentand high reliability.

The MA46H500 through MA46H504 family has hyper-abrupt junctions with constant gamma of 1.5 from 2 to 12volts and high quality factor.

The MA46H200 through MA46H206 family has hyper-abrupt junctions with constant gamma of 1.25 from 2 to20 volts and higher quality factor.

The MA46H070 through MA46H073 family has hyper-abrupt junctions with constant gamma of 0.75 from 0 to20 volts and very high quality factor.

The MA46504 through MA46506 family has abrupt junc-tions with constant gamma of 0.5 from 0 to 30 volts andthe highest quality factor.

ApplicationsThe MA46H500 through MA46H504 (gamma 1.5) family ofconstant gamma hyperabrupt GaAs tuning varactors isdesigned for wide bandwidth VCOs and voltage tunedfilters where limited bias voltage is available. These var-actors have greatest capacitance change versus voltage atthe cost of slightly lower quality factor than the otherfamilies of GaAs varactors.

The MA46H200 through MA46H206 (gamma 1.25) familyof constant gamma hyperabrupt GaAs tuning varactorshas the largest capacitance ratio of the families of GaAsvaractors and high quality factor. These diodes are verywell suited for wide bandwidth VCOs and VTFs wherethe optimum combination of very wide tuning range andhigh quality factor is required.

The MA46H070 through MA46H073 (gamma 0.75) familyof constant gamma hyperabrupt GaAs tuning varactorshas quality factor approaching that of abrupt junction var-actors, but higher capacitance change versus tuning volt-age. These diodes are very well suited for narrowerbandwidth VCOs and VTFs where wide tuning range andvery high quality factor are required.

The MA46504 through MA46506 (gamma 0.5) family ofconstant gamma abrupt GaAs tuning varactors has thehighest quality factor. These diodes are very well suitedfor narrower bandwidth VCOs and VTFs where highestquality factor is of paramount concern.

Case Styles

1056

1088

Surface Mount GaAs Tuning Varactors MA46 SeriesV3.00

M/A-COM, Inc.



Electrical Specifications @ 25°C

Gamma 0.5 Abrupt Tuning VaractorsBreakdown Voltage @ 10 µA = 30 V minimumReverse Current @ 24 V = 100 nA maximumGamma = 0.48 - 0.50, VR = 0 to 30 V


Gamma 0.75 Hyperabrupt Tuning VaractorsBreakdown Voltage @ 10 µA = 20 V minimum Reverse Current @ 16 V = 100 nA maximum Gamma = 0.68 - 0.83, VR = 0 to 20 V

Absolute Maximum Ratings @ 25°C

CAPACITANCE vs REVERSE VOLTAGE

Parameter Case 1056 Case 1088

Operating Temperature -65°C to +150°C -65°C to +125°C

Storage Temperature -65°C to +200°C -65°C to +125°C

Reverse Voltage Breakdown Voltage

Forward Current 50 mA @ 25°C

Power Dissipation 50 mW @ +25°C, derate linearly to 0 mW

at maximum operating temperature

NominalTotal Total

Model Capacitance Capacitance TypicalNumber (pF) Ratio (CT0/CT30) Q

f=1 MHz f=1 MHz f=50 MHzVR=4 Volts VR=0/VR=30 VR=4 Volts

MA46504 0.5 - 0.7 2.1 6000

MA46505 0.9 - 1.1 2.8 5700

MA46506 2.7 - 3.3 3.4 4500

NominalTotal Total


f = 1 MHz f = 1 MHz f = 50 MHzVR = 4 Volts VR = 0/VR=20 VR = 4 Volts

MA46H070 0.5 - 0.7 5.5 4500

MA46H071 0.9 - 1.1 6.4 4500

MA46H072 2.7 - 3.3 7.5 3000

MA46H073 4.5 - 5.5 7.5 2200

REVERSE VOLTAGE (VOLTS)

.1 101 100

100

10

1

0.1

TO

TA

L C

AP

AC

ITA

NC

E (

pF

)MA46506

MA46505MA46504

Typical Performance Curves

CAPACITANCE vs REVERSE VOLTAGE

Surface Mount GaAs Tuning Varactors MA46 Series

M/A-COM, Inc.



V3.00


Gamma 1.25 Hyperabrupt Tuning VaractorsBreakdown Voltage @ 10 µA = 22 V minimumReverse Current @ 16 V = 100 nA maximum Gamma = 1.13 - 1.38, VR = 2 to 20 V

Temperature Coefficient of Capacitance vs Reverse Voltage

Typical Performance CurvesCapacitance vs Reverse Voltage

6 500 6 503

REVERSE VOLTAGE (VOLTS)

0.1 101 100

100

10

1

0.1

TO

TA

L C

AP

AC

ITA

NC

E (

pF

)

MA46H503MA46H502

MA46H501MA46H500

MA46H504


Gamma 1.5 Hyperabrupt Tuning VaractorsBreakdown Voltage @ 10µA = 18 V minimumReverse Current @ 14 V = 100 nA maximum Gamma = 1.4 - 1.6, VR = 2 to 12 V

NominalTotal Total


f = 1 MHz f = 1 MHz f = 50 MHzVR = 4 Volts VR = 2/VR = 12 VR = 4 Volts

MA46H500 0.5 - 0.7 2.8 2500

MA46H501 0.9 - 1.1 3.9 2500

MA46H502 2.7 - 3.3 5.0 1800

MA46H503 4.5 - 5.5 8.1 1200

MA46H504 9.0 - 11.0 8.1 1200

NominalTotal Total


f = 1 MHz f = 1 MHz f=50 MHzVR = 4 Volts VR = 2/VR=20 VR = 4 Volts

MA46H200 0.5 - 0.7 3.0 3000

MA46H201 0.9 - 1.1 4.1 3000

MA46H202 2.7 - 3.3 5.6 2000

MA46H203 4.5 - 5.5 10.0 1500

MA46H204 9.0 - 11.0 10.0 1500

MA46H205 10.8 - 13.2 10.0 1500

MA46H206 13.5 - 16.5 10.0 1500

Surface Mount GaAs Tuning Varactors MA46 SeriesV3.00

M/A-COM, Inc.



Dot Indicates Cathode

Top ViewA

Bottom View

C

45˚TypE

A

Side View

F

B

D

Not to Scale

Top View

A

Dot Indicates Cathode

C

B

D

Side View

H Typ.

F

ETyp.

G

Ordering InformationThese GaAs tuning varactors are available in either casestyle as shown. When ordering, specify the desired casestyle by adding the case designation as a suffix to themodel number. For example, a MA46H200-1088 speci-fies a 1.25 gamma hyperabrupt tuning diode in casestyle 1088.

Case Styles 1056

INCHES MILLIMETERS

DIM. MIN. MAX. MIN. MAX.

A 0.175 0.195 4.44 4.95

B 0.040 0.050 1.02 1.27

C 0.085 0.095 2.16 2.41

D 0.015 0.025 0.38 0.64

E 0.010 0.015 0.25 0.38

F 0.015 0.020 0.38 0.51

G 0.004 0.006 0.10 0.15

H 0.020 0.030 0.51 0.76

J 0.013 0.033 0.33 0.84

K 0.003 0.005 0.08 0.13

INCHES MILLIMETERS

DIM. MIN. MAX. MIN. MAX.

A 0.065 0.075 1.72 1.90

B 0.034 0.041 0.86 1.04

C 0.030 0.036 0.76 0.91

D 0.013 0.017 0.33 0.44

E 0.010 0.014 0.25 0.36

F 0.043 0.053 1.09 1.35

Package Capacitance: 0.15 pF Typical Package Inductance: 0.45 nH Typical

Package Capacitance: 0.13 pF TypicalPackage Inductance: 0.50 nH Typical

1088

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Diseño de Líneas de retardo variable para radares...

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