UNIVERSIDAD TECNOLOGICA DE LA REGION CENTRO DE COAHUILA

TSU EN MANTENIMIENTO INDUSTRIAL

CUTRIMESTRE SEPTIEMBRE – DICIEMBRE

MANUAL DE PRACTICA DE LABORATORIO

MATERIA: ELECTRONICA DIGITAL

MAESTRO: CLAUDIO ARIEL SEGURA MEDINA

MONCLOVA, COAHUILA SEPTIEMBRE DE 2010

PRÁCTICA 1

Nombre de la práctica: Compuertas Lógicas Básicas y sus Tablas de Verdad Objetivo de la Práctica: Comprobar las tablas funcionales o de verdad de los componentes básicos Y (AND), O (OR), NO (NOT), NO-Y (NAND), NO-O (NOR), O-EXCLUSIVA (OREX) y NO-O-EXCLUSIVA (NOREX), utilizando circuitos integrados. Duración: 2 horas. Material necesario:

Fuente de voltaje de 5V Un DIP de 8 entradas 6 LED (diodo emisor de luz, por sus siglas en inglés), no importa el color 8 resistencias de 470 ohms Una tablilla de conexiones (protoboard) Los siguientes circuitos integrados o equivalentes: 74F08 (4 compuertas Y de 2 entradas), 74H00 (4 compuertas NO-Y de 2 entradas), 74S32 (4 compuertas O de 2 entradas), 74LS02 (4 compuertas NO-O de 2 entradas), 74HCT86 (4 compuertas O EXC de 2 entradas) y 74AHCT266 (4 compuertas NO-O-EXC de 2 entradas) Alambre para conexiones.

COMPUERTA LÓGICA Y La operación Y se ejecuta exactamente igual que la multiplicación ordinaria de unos y ceros. Una salida igual a 1 ocurre sólo en el único caso donde todas las entradas son 1. La salida es cero en cualquier caso donde una o más entradas son 0. La símbolo de la compuerta Y se muestra en la figura adjunta, en este caso una compuerta Y de 2 entradas. La salida de la compuerta Y es igual al producto Y de las entradas lógicas; es decir: X = A B En otras palabras, la compuerta Y es un circuito que opera en forma tal que su salida es ALTA, sólo cuando todas sus entradas son ALTAS. En todos los otros casos su salida en BAJA. La tabla de verdad para la compuerta Y se muestra a continuación:

Tabla de verdad

A B X = A B

0 0 1 1

0 1 0 1

0 0 0 1

COMPUERTA LÓGICA O La operación lógica O produce un resultado 1, cuando cualquiera de las variables de entrada es 1. La operación O, genera un resultado de 0 sólo cuando todas las variables de entrada son 0. En la adición, 1+1=1, 1+1+1=1, etc.

La compuerta O es un circuito que tiene 2 o más entradas y cuya salida es igual a la suma O de las entradas. La figura adjunta, muestra el símbolo correspondiente a una compuerta O de 2 entradas. Las entradas A y B son niveles de voltaje lógicos y la salida (o resultado) X es un nivel de voltaje lógico, cuyo valor es el resultado de la adición O de A y B; esto es: X = A + B En otras palabras, la compuerta O opera de tal forma que su salida es ALTA si las entradas A, B o ambas están en un nivel lógico 1. La salida de la compuerta O será BAJA, si las entradas están en un nivel lógico 0. A continuación se presenta la tabla de verdad de la compuerta O:

Tabla de verdad

A B X = A + B

0 0 1 1

0 1 0 1

0 1 1 1

COMPUERTA LÓGICA NO La operación NO difiere de las operaciones Y y O en que ésta puede efectuarse con una sola variable de entrada. Por ejemplo, si la variable A se somete a la operación NO, el resultado X se puede expresar como: X=A'=/A, donde el apóstrofe y la diagonal representan la operación NO (también se usa una barra sobrepuesta). La operación NO se conoce asimismo como inversor o complemento y estos términos se pueden usar como sinónimos. El símbolo de la compuerta NO se muestra en la figura adjunta, el cual se conoce comúnmente como INVERSOR (inverter en inglés). Este circuito siempre tiene una sola entrada y su nivel lógico de salida siempre es contrario al nivel lógico de esta entrada; es decir: X = A' = /A A continuación se muestra la tabla funcional para la compuerta NO:

Tabla de verdad

A X = A'

0 1

1 0

COMPUERTAS LÓGICAS NO-Y y NO-O Estas compuertas se utilizan intensamente en los circuitos digitales. En realidad combinan las operaciones básica Y, O y NO, las cuales facilitan su descripción mediante operaciones de álgebra booleana, como se verá posteriormente. El símbolo correspondiente a una compuerta NO-Y de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta Y, excepto por el pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-Y opera igual que la Y seguida de un inversor; es decir: X = (A B)' = A' + B' La tabla de verdad de la compuerta NO-Y es:

Tabla de verdad

A B X = (A B)'

0 0 1 1

0 1 1 1

1 1 1 0

El símbolo correspondiente a una compuerta NO-O de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta O, excepto por un pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-O opera igual que O seguida de un inversor; es decir: X = (A + B)' = A' B' La tabla de verdad de la compuerta NO-O es:

Tabla de verdad

A B X = (A + B)'

0 0 1 1

0 1 0 1

1 0 0 0

COMPUERTAS LÓGICAS O EXCLUSIVA Y SU COMPLEMENTO Existe otra compuerta de uso frecuente que es la O EXCLUSIVA (O EXC) y su complemento o dual NO O EXCLUSIVA (NO O EXC). En la la compuerta O EXC, la salida será 1 sólo si una del total de las entradas está en 1 o el número de entradas con valor 1 es impar, y la salida será 0 si el número de entradas en 1 es par o todas las entradas están en 0; aquí se aplica una frase de la lógica de proposiciones, para dos entradas: una entrada u otra en uno pero no ambas. El símbolo propuesto para la compuerta O EXC se muestra en la figura adjunta, siendo la expresión de salida de la compuerta: X = (A B') + (A' B) = A O EXC B La tabla de verdad para esta compuerta es:

Tabla de verdad

A B X = A O EXC B

0 0 1 1

0 1 0 1

0 1 1 0

La compuerta NO O EXC, en realidad combina las operaciones de las compuertas O EXC y NO. El símbolo correspondiente se muestra en la figura adjunta. Es el mismo que el de la compuerta O EXC excepto por el pequeño círculo en su salida. Una vez más este círculo denota la operación de inversión. De este modo la compuerta NO O EXC opera igual que la O EXC seguida de un inversor; es decir: X = (A B)(A' B') = (A O EXC B)' = A NO O EXC B La tabla de verdad de esta compuerta es:

Tabla de verdad

A B X = A NO O EXC B

0 0 1 1

0 1 0 1

0 1 1 0

PROCEDIMIENTO EXPERIMENTAL Armar el siguiente circuito topológico para comprobar las tablas de verdad.

El circuito topológico también puede presentarse de la siguiente forma equivalente:

De los diagramas anteriores, se observa que en el LED (diodo emisor de luz) D1 se comprobará la compuerta Y de dos entradas; en D2 la tabla de verdad de la compuerta NO-Y de 2 entradas, y así sucesivamente. A continuación se muestra la configuración interna de los circuitos integrados usados en los diagramas topológicos anteriores.

CUESTIONARIO En una compuerta Y de 2 entradas; si en una de sus entradas recibe un 0 y en la otra un 1, ¿Cuál es su salida? Si una compuerta NO-Y recibe las mismas señales de entrada de la pregunta anterior, ¿Cuál es su salida? Si a una compuerta O llegan a sus entradas 2 unos, ¿Cuál es su salida? Si en el circuito de la práctica se desconectan las entradas 1 y 2 del DIP, ¿Qué es lo que pasa a los diodos emisores de luz (LED)? En un circuito integrado TTL (Transistor-Transistor-Logic, lógica-transistor-transistor) en las entradas de cualquier compuerta, por definición, se considera ¿un 1 o un 0? ¿Qué es lo que pasa con un LED si se conecta en polarización inversa? ¿A qué rango de voltaje se le considera un 1 lógico? ¿A qué rango de voltaje se le considera un 0 lógico?

PRÁCTICA 2

Nombre de la práctica: Álgebra de Boole Objetivo de la práctica: Comprobar en el laboratorio el diseño optimizado de un circuito utilizando el álgebra de Boole; reportando ventajas que se obtienen. Duración: Dos horas Material necesario:

Una fuente de voltaje de 5V 2 DIP 3 LED (no importa el color) 11 resistencias de 470ohms 2 tablillas de conexiones Los siguientes circuitos integrados Dos 74LS10 (3 compuertas NO-Y de 3 entradas, dos 74LS11, dos 74LS04, dos 74LS32 (4 compuertas O de 2 entradas) y un 74LS21 Alambre para conexiones.

Dado el siguiente logograma de un circuito lógico:

La función de salida Z del circuito anterior es: Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D La tabla de verdad de Z es:

A B C D A'BC' A'B'C'D B'C'D Z

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0

0 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0

Y el circuito topológico, para generar Z, es:

Simplificando Z, utilizando el álgebra de Boole, se tiene: Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D = A'BC' + B'C'D(A' + 1) = A'BC' + B'C'D El logigrama de la función reducida del circuito es:

La tabla de verdad de la función reducida es:

A B C D A'BC' B'C'D Z

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0

0 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0

Y su circuito topológico es:

Se puede construir el circuito reducido empleando sólo compuertas NO-Y, para lo cual se complementa 2 veces la función y se aplica uno de los complementos, tal como se indica a continuación: Z(A,B,C,D) = (A'BC' + B'C'D)'' = [(A'BC')' (B'C'D)']' El logigrama para esta función es:

La tabla de verdad es:

A B C D (A'BC')' (B'C'D)' Z

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1

0 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0

Finalmente, el circuito topológico es:

PROCEDIMIENTO EXPERIMENTAL 1. Armar los tres circuitos topológicos anteriores: El original, el reducido y el realizado sólo con compuertas NO-Y. 2. Reportar ventajas y desventajas de la utilización del álgebra de Boole. 3. Como recomendación: El circuito reducido y el realizado a base de compuertas NO-Y, armarlo en una misma tablilla de conexiones, utilizando las mismas señales de DIP. CUESTIONARIO: 1. ¿Cuál es el costo del circuito original? 2. ¿Cuál es el costo del circuito reducido? 3. ¿Cuál es el costo del circuito con compuertas NO-Y? 4. ¿Qué ventajas se obtiene al utilizar el álgebra de Boole? 5. ¿Encontraste alguna diferencia en la señal de salida de los 3 circuitos anteriores? 6. Si ocuparas alguno de los tres circuitos anteriores, ¿cuál utilizarías? y ¿por qué?

PRÁCTICA 3

Nombre de la práctica: Mapas de Karnaugh. Objetivo de la práctica: Comprobar la importancia de los mapas de Karnaugh en la minimización de funciones de conmutación, basándose en la suma de productos. Duración: 4 horas. Material necesario:

Una fuente de voltaje de 5V 2 DIP de 8 entradas 2 LED (no importa el color) 14 resistencias de 470 ohms 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados: Dos 74H04, tres 74F08 (4 compuertas Y de 2 entradas), tres 74S32 (4 compuertas O de 2 entradas) y dos 7421. Alambre para conexiones.

PROBLEMA 1 Las 4 líneas que entran al circuito lógico combinacional que se ilustra en el diagrama a bloques de la figura adjunta, llevan un dígito decimal codificado en binario. Es decir, los equivalentes binarios de los dígitos decimales 0-9 pueden aparecer en las líneas A, B, C, D. El bit más significativo es A.

Las combinaciones de valores correspondientes a los equivalentes binarios de los números decimales 10-15 nunca aparecerán en las líneas de entrada. La única salida Z del circuito debe ser 1 si y sólo si representan un número que sea cero o una potencia de 2. Diseñe el circuito. SOLUCIÓN Las combinaciones posibles de las variables de entradas del circuito, así como el valor lógico de la salida correspondiente a dichas entradas, se presentan en la siguiente tabla funcional:

Dec Entrada BCD

Z A B C D

0 1 2 3 4 5 6

0 0 0 0 0 0 0

0 0 0 0 1 1 1

0 0 1 1 0 0 1

0 1 0 1 0 1 0

1 1 1 0 1 0 0

7 8 9

0 1 1

1 0 0

1 0 0

1 0 1

0 1 0

10 | 15

Inválido en BCD

x | x

Las combinaciones de entrada al circuito que conformen un número que sea cero o una potencia de 2, se representaron a la salida con un 1, entre el intervalo de 0-9, las que no cumplen con estas condiciones se representaron con un 0, y el resto de las combinaciones que forman las 4 variables, o sea el intervalo de 10-15, son irrelevantes (indiferentes) y se representan con una x. La función Z de salida en forma canónica es: Z(A,B,C,D) = SUMAminitérminos (0,1,2,4,8) + SUMAindiferentes (10-15) Llevando esta función al mapa de Karnaugh en forma de minitérminos, se tiene:

La función mínima resultante es: Z(A,B,C,D) = C'D' + A'B'C' + B'D' Realizando el logigrama del circuito, se obtiene:

El circuito topológico es el siguiente:

PROBLEMA 2 Un circuito lógico combinatorio recibe dos números de tres bits cada uno, A = A2A1A0 y B = B2B1B0. Diseñe un circuito mínimo de suma de productos para producir una salida f = 1 siempre que A sea mayor que B. SOLUCIÓN Tomando en cuenta todas las combinaciones de los dos números de tres bits y las condiciones del problema, se realiza la tabla funcional siguiente:

DEC A B

f

DEC A B

f A2 A1 A0 B2 B1 B0 A2 A1 A0 B2 B1 B0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1

32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0 1 1

26 27 28 29 30 31

0 0 0 0 0 0

1 1 1 1 1 1

1 1 1 1 1 1

0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 1 0 1

1 0 0 0 0 0

58 59 60 61 62 63

1 1 1 1 1 1

1 1 1 1 1 1

1 1 1 1 1 1

0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 1 0 1

1 1 1 1 1 0

De la tabla funcional, se obtiene la función de salida f en forma canónica: f(A2,A1,A0,B2,B1,B0) = SUMAminitérminos (8, 16,17,24-26,32-35,40-44,48-53,56-62) Llevando esta función a un mapa de Karnaugh, se tiene:

La función mínima es: f = A1A0B'2B'0 + A0B'2B'1B'0 + A2A0B'1B'0 + A2A1A0B'0 + A2A1B'0 + A1B'2B'1 + A2B'2 El logigrama de la función reducida es:

Y su circuito topológico es:

La compuerta O de 7 entradas se obtuvo con 6 compuertas O de 2 entradas.

PROCEDIMIENTO EXPERIMENTAL Armar los dos circuitos topológicos anteriores y comprobar su salida con la tabla funcional obtenida en la solución.

TAREA Diseñar, utilizando producto de sumas (maxitérminos), los circuitos de los problemas anteriores. Reportar: Mapas de Karnaugh, funciones (maxitérminos), logigramas y diagramas topológicos.

54/74F08 RANGOS GARANTIZADOS DE OPERACIÓN

Símbolo Parámetro Típico Mínimo Máximo Unidad

VCC Voltaje de alimentación 54,74 4.5 5.0 5.5 V

TA Rango de operación de temperatura ambiente

54 74

-55 0

25 25

125 70

oC

IOH Corriente de salida en ALTO

54,74 -1.0 mA

IOL Corriente de salida en BAJO

54,74 20.0 mA

tPLH = 4.3ns tPHL = 3.9ns

54/74LS08 RANGOS GARANTIZADOS DE OPERACIÓN

Símbolo Parámetro Típico Mínimo Máximo Unidad

VCC Voltaje de alimentación 54 74

4.5 4.75

5.0 5.0

5.5 5.25

V

TA Rango de operación de temperatura ambiente

54 74

-55 0

25 25

125 70

oC

IOH Corriente de salida en ALTO

54,74 -0.4 mA

IOL Corriente de salida en BAJO

54 74

4.0 8.0

mA

tPLH = 8.0ns tPHL = 10.0ns

PRÁCTICA 4

Nombre de la práctica: Sumador y restador. Objetivo de la práctica: Comprobar el funcionamiento del diseño de un semisumador, un sumador, un semirestador y un restador, utilizando compuertas básicas. Duración: 4 horas. Material necesario:

Una fuente de voltaje de 5V 2 DIP de 8 entradas 12 LED (no importa el color) 18 resistencias de 470 ohms 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74FS08 (4 compuertas Y de 2 entradas), dos 74LS32 (4 compuertas O de 2 entradas) y un 74LS04. Alambre para conexiones.

SEMISUMADOR. Contiene un bit para el consumado, otro para el sumado y se puede tener un bit de acarreo C. El diagrama a bloques del semisumador se presenta en la siguiente figura:

Donde X e Y son los sumandos, C el acarreo y S la suma. La tabla funcional del semisumador es:

DEC X Y C S

0 1 2 3

0 0 1 1

0 1 0 1

0 0 0 1

0 1 1 0

De la tabla funcional, los mapas K para S y C, son:

Resumiendo: C = X Y y S = X O EXC Y

Es decir, C se genera con una compuerta Y y S con una compuerta O EXC, como se muestra en el logigrama correspondiente al semisumador:

Y el circuito topológico es:

Donde S se representa por D1 y C por D2. SUMADOR COMPLETO: Cuando además de tener los 2 bits correspondientes al cosumado y al sumado, se tiene un acarreo inicial C0, con acarreo final C. Su diagrama a bloques se muestra en la figura siguiente:

Donde C0 es el acarreo posterior y C el acarreo final. La tabla funcional del sumador completo es:

DEC X Y C0 C S

0 1 2 3 4 5 6 7

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 0 0 1 0 1 1 1

0 1 1 0 1 0 0 1

De la definición de O EXC (cuando el número de entradas con valor 1 es impar, la función es igual a 1, en caso contrario es igual a 0), la suma S es igual a: S = X OEXC Y OEXC C0 El acarreo final C, en forma canónica es: C = SUMAminitérminos (3,5,6,7) Los mapas K para S y C son.

La función reducida es: C = XY + YC0 + XC0 El logigrama de S y C es:

Donde la compuerta O de 3 entradas se obtuvo a partir de 2 compuertas O de 2 entradas. El circuito topológico del sumador completo es:

Donde S se representa por D1 y C por D2.

Obtención de un SUMADOR COMPLETO a partir de dos SEMISUMADORES Partiendo de la expresión del acarreo final C del sumador completo, se hacen canónicos los dos términos que contienen a C0: C = XY + YC0 + XC0 = XY + Y(X + X')C0 + X(Y +Y')C0 = = XY + XYC0 + X'YC0 + XYC0 + XY'C0 = XY + XYC0 +X'YC0 + XY'C0 = = XY (1 + C0) + C0 (X'Y + XY') = XY + C0 (X OEXC Y) La siguiente figura muestra el logigrama de un sumador completo a partir de dos semisumadores:

Donde la compuerta O de 3 entradas se obtuvo a partir de dos compuertas O de 2 entradas. El circuito topológico es:

Donde S se representa por D1 y C por D2. SEMIRESTADOR: Es aquel que tiene un bit para el minuendo y otro para el sustraendo. Para el caso de que un bit del minuendo sea menor que el bit del sustraendo, se tendrá un préstamo P. El diagrama a bloques se presenta en la figura adjunta.

La tabla funcional para el semirestador es:

DEC X Y P R

0 1 2 3

0 0 1 1

0 1 0 1

0 1 0 0

0 1 1 0

Los mapas K para R y P son:

Resumiendo: P = X' Y y R = X O EXC Y El logigrama del semirestador es:

El circuito topológico del semirestador es:

Donde R se representa por D1 y P por D2. RESTADOR COMPLETO: Es aquel que considera un préstamo inicial P0, aunado a los bits del minuendo y el sustraendo. Su diagrama a bloques se presenta en la figura adjunta.

La tabla funcional del restador completo es:

DEC X Y P0 P R

0 1 2 3 4 5 6 7

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 1 1 1 0 0 0 1

0 1 1 0 1 0 0 1

El préstamo final P, en forma canónica es: P = SUMAminitérminos (1,2,3,7) Los mapas K para R y P son:

De la definición de OEXC (cuando el número de entradas con valor 1 es impar, la función es igual a 1, en caso contrario es igual a 0), la resta R es igual a: R = X OEXC Y OEXC C0 La función reducida del préstamo final P es: P = X'Y + YP0 +X'P0 La siguiente figura presenta el logigrama del restador completo:

Circuito topológico del restador completo:

Donde R se representa por D1 y P por D2. Nuevamente, la compuerta O de 3 entradas se puede obtener a partir de dos compuertas O de 2 entradas. Obtención de un RESTADOR COMPLETO a partir de dos SEMIRESTADORES Partiendo de la expresión del préstamo final P del restador completo, se hacen canónicos los dos términos que contienen a P0: C = X'Y + YP0 + X'P0 = XY + Y(X + X')P0 + X'(Y +Y')P0 = = X'Y + XYP0 + X'YP0 + X'YP0 + X'Y'P0 = X'Y + XYP0 +X'YP0 + X'Y'P0 = = X'Y (1 + P0) + P0 (XY + X'Y') = X'Y + P0 (X OEXC Y)' El logigrama del restador completo en base a dos semirestadores es:

La siguiente figura presenta el circuito topológico del restador completo a partir de 2 semirestadores:

Donde R se representa por D1 y P por D2. PROCEDIMIENTO EXPERIMENTAL Armar los siguientes circuitos y comprobar sus señales de salida, sus acarreos y sus préstamos, según sea el caso, basándose en las tablas funcionales desarrolladas. Circuito topológico 1: Resume los 3 circuitos relativos a los sumadores.

Los LED (diodos emisores de luz) 1 y 2, representan las señales de salida S y C del semisumador, respectivamente; los LED 3 y 4, las señales de salida S y C del sumador completo, respectivamente; y los LED 5 y 6, las señales de salida S y C del sumador completo, hecho a base de dos semisumadores, respectivamente.

Circuito topológico 1: Resume los 3 circuitos relativos a los restadores.

Los LED 1 y 2, representan las señales de salida R y P del semirestador, respectivamente; los LED 3 y 4, representan R y P, señales de salida del restador completo, respectivamente; los LED 5 y 6 representan las señales de salida R y P del restador completo formado a base de dos semirestadores, respectivamente.

CUESTIONARIO 1. ¿Qué diferencia existe entre un sumador completo y un semisumador? 2. ¿Encontraste alguna diferencia en las señales de salida del sumador completo y el sumador hecho a base de dos semisumadores? ¿Por qué? 3. ¿En cuántas formas podrías simular una compuerta O de 3 entradas? ¿Cuáles son? ¿Qué circuitos integrados ocuparías? 4. ¿Qué entiendes por un semirestador? 5. ¿Cuál es el resultado de la suma en sistema numérico binario de las siguientes cantidades: 011+001=? 6. ¿Cuál es es resultado de la resta en sistema numérico binario de las siguientes cantidades: 010-001=? 7. Realizar la tabla de verdad para el siguiente circuito MSI (mediana escala de integración):

Polarizar el circuito integrado con VCC en la pata 16 y aterrizar la pata 8. A, B, C, D y C0 son entradas; S0, S1, S2, S3 y C4 son salidas.

PRÁCTICA 5

Nombre de la práctica: Multiplexor y Demultiplexor. Objetivo de la práctica: Diseñar un multiplexor de 4 entradas o canales de información, en los cuales cada canal esté compuesto de 4 bits; y diseñar también un demultiplexor o selector de datos que reciba de entrada un canal de 4 bits de información y tenga cuatro canales de salida de 4 bits cada uno. Duración: 2 horas. Material necesario:

Una fuente de voltaje de 5V 3 DIP de 8 entradas cada uno 20 LED (cinco grupos de 4 LED, cada grupo de un solo color) 52 resistencias de 470 ohm 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74LS156 y un 74LS153. Alambre para conexiones. Manual ECG Semiconductor

Un multiplexor o selector de datos es un circuito lógico combinacional que acepta varias entradas de datos y permite sólo a una de ellas alcanzar la salida. El encauzamiento deseado de los datos de entrada hacia la salida es controlado por entradas de SELECCIÓN (que algunas veces se conocen como entradas de enrutamiento). La figura 5.1, muestra el diagrama funcional de un multiplexor general (MUX). En este diagrama las entradas y salidas se trazan como flechas grandes para indicar que pueden ser una o más líneas de señales. Existe una señal de entrada, EN, para permitir al multiplexor realizar su función. Cuando EN = 0, todas las salidas son 0.

Figura 5.1. Diagrama funcional de un multiplexor digital (MUX) El multiplexor actúa como un interruptor de posiciones múltiples controlado digitalmente, donde el código digital que se aplica a las entradas de SELECCIÓN controla qué entradas de datos serán trasladadas hacia la salida. Por ejemplo, la salida Z será igual a la entrada I0 para algún

código de entrada se SELECCIÓN específico, y así sucesivamente. Dicho de otra manera, un multiplexor selecciona una de N fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida. A esto se le llama MULTIPLEXAR. MULTIPLEXOR BÁSICO DE 2 ENTRADAS. La figura 5.2, muestra la circuitería lógica de un multiplexor de 2 entradas,I0 e I1, y una entrada de selección S. El nivel lógico que se aplica a la entrada S determina qué compuerta Y se habilita de manera que su entrada de datos atraviese la compuerta O hacia la salida Z. Observando esto desde otro punto de vista, la expresión booleana de la salida es: Z = I0 S' + I1 S Con S=0, esta expresión se convierte en: Z = I0 . 1 + I1 . 0 lo cual indica que Z será idéntica a la señal de entrada I0, que puede ser un nivel lógico fijo o bien una señal lógica que varia con el tiempo. Con S=1, la expresión se transforma en: Z = I0 . 0 + I1 . 1 lo que muestra que la salida Z será idéntica a la señal de entrada I1. MULTIPLEXOR DE 4 ENTRADAS. Se puede aplicar la misma idea básica para formar el multiplexor de 4 entradas, que se muestra en la figura 5.3. Aquí se tienen 4 entradas, que se transmiten en forma selectiva a la salida, con base en las 4 combinaciones posibles de las entradas de selección S1S0. Cada entrada de datos se accede con una combinación diferente de niveles de entrada de selección. I0 se captura con S1S0 negadas las dos, de manera que I0 pase a través de su compuerta Y hacia la salida Z sólo cuando S1=0 y S0=0. La tabla mostrada en la figura 5.3, da las salidas de los otros 3 códigos de selección de entrada. Su símbolo.

En las familias lógicas TTL y CMOS se dispone regularmente de multiplexores de 2, 4, 8 y 16 entradas. Estos circuitos integrados pueden ser combinados para la multiplexación de un gran número de entradas.

Diseñando el multiplexor. La siguiente figura muestra el diagrama a bloques del multiplexor:

Multiplexor de 4 canales de entrada, cada uno de 4 bits (4x1) Obsérvese que el multiplexor debe ser de 4 canales, cada uno de 4 bits. El multiplexor puede obtenerse con 4 multiplexores de 4x1, como se muestra en el siguiente logigrama:

El diagrama topológico del multiplexor de 4x1 (cuatro canales de entrada y uno de salida) se muestra a continuación:

Un demultiplexor realiza la función opuesta a la de un multiplexor, por ejemplo, un demultiplexor de n salidas de un bit, tiene una entrada de datos y S entradas para seleccionar una de las n=2S salidas de datos. El símbolo de un demultiplexor con 4 salidas se muestra en la figura adjunta: Diseñamos ahora el demultiplexor de 4 canales de información y 4 canales de salida, donde cada canal de salida tiene cuatro bits. El logigrama se presenta en la siguiente figura:

Diagrama topológico de un demultiplexor o distribuidor de datos de un canal de entrada y cuatro canales posibles de salida.

NOTA: Observar la conexión de los LED en este circuito y tomar en cuenta la polarización, pues el 156 es de colector abierto PROCEDIMIENTO EXPERIMENTAL Armar los dos circuitos topológicos anteriores. Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG Semiconductors. Con base en este manual y a la configuración interna del circuito integrado 74LS155 o 74LS156, explicar por qué se conectó de esa manera el DIP. Dibujar el diagrama de la configuración interna de los circuitos integrados utilizados. CUESTIONARIO 1. Al cerrar el circuito del canal 5 del DIP, la señal que manda es ¿un 1 o un 0? 2. Al cerrar el circuito del canal 6 del DIP, la señal que manda en ¿un 0 o un 1? 3. Si quisieras manejar las señales de entrada con puros ceros o con puros unos ¿qué circuito integrado tendrías que anexar a la conexión del diagrama topológico del demultiplexor para obtener la misma respuesta de salida? 4. Dibuja el diagrama de la respuesta de la pregunta 3. 5. ¿Qué significa el círculo pequeño dibujado en la entrada de cualquier compuerta o circuito? 6. Completar la tabla funcional del siguiente circuito integrado (CI).

SELECCIÓN DE ENTRADAS

PERMISO (a o b)

ENTRADAS (a o b)

SALIDA (a o b)

S1 S0 E' I0 I1 I2 I3 Z

x x 1 x x x x 0

0 0 0 0 x x x 0

0 0 0 1 x x x 1

0 1 0 x 0 x x 0

0 1 0 x 1 x x 1

1 0 0 x x 0 x 0

1 0 0 x x

1 1 0 x x

1 1 0 x x

x significa no importa 7. Calcular la tabla funcional del siguiente CI y dibujar su logigrama.

A0 A1 Ea Eb O0 O1 O2 O3 Ea Eb O0 O1 O2 O3

x x 0 0 1 1

x x 0 1 0 1

0 x

x 1

1 x

x 1

PRÁCTICA 6

Nombre de la práctica: Decodificador BCD a 7 segmentos y Codificador de Prioridad. Objetivo de la práctica: Comprobar en el laboratorio el funcionamiento del decodificador BCD de 7 segmentos y el codificador de prioridad 74LS147. Duración: 2 horas. Material necesario:

Una fuente de voltaje de 5V 2 DIP de 8 entradas y uno de 4 entradas 4 diodos emisores de luz (LED) (no importa el color) 16 resistencias de 470 ohms y dos de 220 ohms 1 tablillas de conexiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74LS04, un 74LS147 y un 74LS47 Un exhibidor (display) de 7 segmentos de ánodo común Alambre para conexiones. Manual ECG Semiconductors

DECODIFICADORES/MANEJADORES DE BCD A 7 SEGMENTOS Muchas presentaciones numéricas en dispositivos de visualización utilizan una configuración de 7 segmentos, Figura 6.1 (a), para formar los caracteres decimales del 0 al 9 y algunas veces los caracteres hexadecimales de A a F. Cada segmento está hecho de un material que emite luz cuando se pasa corriente a través de él. Los materiales que se utilizan mas comúnmente incluyen diodo emisores de luz (LED, por sus siglas en inglés) y filamentos incandescentes. La Figura 6.1 (b), muestra los patrones de segmento que sirven para presentar los diversos dígitos. Por ejemplo, para el dígito 6 los segmentos c, d, e, f y g se encienden, en tanto que los segmentos a y b se apagan. Se utiliza un decodificador/manejador a 7 segmentos para tomar una entrada BCD de 4 bits y dar salidas que pasarán corriente a través de los segmentos indicados para presentar el dígito decimal. La lógica de este decodificador es más complicada que las que se analizaron anteriormente, debido a que cada salida es activada por mas de una combinación de entrada. Por ejemplo, el segmento e debe ser activado para cualquiera de los dígitos 0, 2, 6 y 8, lo cual significa que cuando cualquiera de los códigos 0000, 0010, 0110 o bien 1000 ocurra.

La Figura 6.2 (a) muestra un decodificador/manejador de BCD a 7 segmentos (TTL 7446 o 7447) que se utiliza para menejar una presentación LED de 7 segmentos. Cada segmento consta de uno o dos LED. Los ánodos de los LED están todos unidos a Vcc (+5V). Los cátodos de los LED están conectados a través de resistencia limitadoras de corriente a las salidas adecuadas del decodificador / manejador. Éste tiene salidas activas en BAJO que son transistores menejadores de colector abierto que pueden dispar una corriente bastante grande. Esto se debe a que las presentaciones LED pueden requerir 10mA a 40mA por segundo, según su tipo y tamaño. Para ilustrar la operación de este circuito, suponer que la entrada BCD es A=0, B=1, C=0 y D=1, que es 5 en BCD. Con estas entradas las salidas del decodificador/manejador a', f', g', c' y d' serán llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya corriente a través de los segmento LED a, f, g, c y d, presentando con esto el número 5. Las salidas b' y e' serán ALTAS (abiertas); así que los segmentos LED b y e no enciendan. Los decodificadores/manejadores 7446 y 7447 están diseñados para activar segmentos específicos aún de códigos de entrada mayores de 1001 (9). La Figura 6.2 (b) nuestra cuáles segmentos son activados para cada uno de los códigos de entrada de 0000 a 1111 (15). Notar que un código de entrada de 1111 borrará todos los segmentos. La presentación visual LED que se utiliza en la Figura 6.2 es un tipo de ánodo común, donde los cátodos de cada segmento se interconectan y se conectan a tierra. Este tipo de presentación visual tiene que ser manejada por un decodificador/manejador de datos BCD a 7 segmentos con salidas activas en ALTO que apliquen un voltaje alto a los ánodos de aquellos segmentos que vayan a ser activados. EJEMPLO: Las condiciones normales de operación de cada segmento de un dispositivo de representación visual de 7 segmentos basado en LED, son 10mA a 2.3 V. Calcular el valor del resistor limitador de corriente necesario para producir una corriente aproximadamente igual a 10mA para cada segmento.

SOLUCIÓN Refiriéndonos a la Figura 6.2, podemos apreciar que la resistencia en serie tendrá una caída de voltaje igual a la diferencia entre Vcc=5V y el voltaje del segmento de 2.3V.Este voltaje 2.3V que atraviesa la resistencia debe producir una corriente de 10mA, por lo tanto, se tiene: RS = 2.3V/10mA = 230 ohms Se puede utilizar una resistencia de valor estándar en la proximidad de éste. Una resistencia de 220ohms sería una elección adecuada. A continuación se presenta el circuito topológico para el decodificador.

CODIFICADORES Un decodificador acepta un código de entrada de N bits y procede a un estado ALTO (o BAJO) en una y sólo una línea de salida. En otras palabras, podemos decir que un decodificador identifica, reconoce o bien detecta un código específico. Lo opuesto a este proceso de decodificación se denomina codificación y es realizado por un circuito lógico que se conoce como codificador. Un codificador tiene varias líneas de entrada, sólo una de las cuales se activa en un momento dado y produce un código de salida de N bits, según sea la entrada que se active. Ya se mencionó que un decodificador de binario a octal (o decodificador de 3 a 8 líneas) acepta como entrada un código de 3 bits y activa una de las 8 líneas de salida que corresponda al código. Un codificador de octal a binario (o codificador de 8 a 3 líneas) lleva a cabo la función opuesta; acepta 8 líneas de entrada y produce un código de salida de 3 bits que corresponde a la entrada activa. La Figura 6.3 muestra la tabla de funcional y la lógica del circuito para un codificador de octal a binario con entradas activas en BAJO.

ENTRADAS SALIDAS

A'0 A'1 A'2 A'3 A'4 A'5 A'6 A'7 O2 O1 O0

x x x x x x x x

1 0 1 1 1 1 1 1

1 1 0 1 1 1 1 1

1 1 1 0 1 1 1 1

1 1 1 1 0 1 1 1

1 1 1 1 1 0 1 1

1 1 1 1 1 1 0 1

1 1 1 1 1 1 1 0

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Figura 6.3. Circuito lógico correspondiente a un codificador de octal a binario (de 8 a 3 líneas) Al estudiar la lógica del circuito, se puede verificar que un nivel BAJO en cualquiera de las entradas producirá como salida el código binario correspondiente a la entrada. Por ejemplo, un estado BAJO en A'3 (mientras las demás entradas permanecen en ALTO) dará como resultado O2=0, O1=1 y O0=1, que es el código binario correspondiente a 3. Note que A'0 no está conectada a las compuertas lógicas porque las salidas del codificador normalmente son 000 cuando ninguna de las entradas, desde A'1 hasta A'7, se encuentran en el estado BAJO. EJEMPLO: Determine las salidas del codificador de la Figura 6.3 cuando A'3 y A'5 se encuentran en estado BAJO al mismo tiempo. SOLUCIÓN Al hacer el seguimiento por las compuertas lógicas, se observa que los estados BAJOS en estas dos entradas producen estados ALTOS en cada una de las correspondientes salidas; en otras palabras el código binario 111. Es evidente que éste no es el código correspondiente a ninguna de las entradas que fueron activadas. CODIFICADORES DE PRIORIDAD El último ejemplo señala un problema con el circuito codificador de la Figura 6.3, cuando se activa más de una entrada al mismo tiempo. Existe otra versión de este circuito, denominada codificador de prioridad, que incluye la lógica necesaria para asegurar que cuando dos o más entradas sean activadas al mismo tiempo, el código de salida corresponda al de la entrada que tiene asociado el mayor valor de los número. Por ejemplo, cuando A'3 y A'5 se encuentran en BAJO, el código de salida es 101 (5). De manera similar. cuando A'6, A'2 y A'0 están todas en BAJO, el código de salida es 110 (6). Los circuitos integrados 74148, 74LS148 y 74HC148 son todos decodificadores de prioridad de octal a binario. Codificador de prioridad de decimal a BCD 74147. La Figura 6.4 muestra el símbolo lógico y la tabla de verdad para el 74147 (74LS147 y 74HC147), el cual funciona como un codificador de prioridad de decimal a BCD.

ENTRADAS

SALIDAS

A'1 A'2 A'3 A'4 A'5 A'6 A'7 A'8 A'9 O'3 O'2 O'1 O'0

1 x x x x x x x x 0

1 x x x x x x x 0 1

1 x x x x x x 0 1 1

1 x x x x x 0 1 1 1

1 x x x x 0 1 1 1 1

1 x x x 0 1 1 1 1 1

1 x x 0 1 1 1 1 1 1

1 x 0 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 1

1 0 0 1 1 1 1 1 1 1

1 1 1 0 0 0 0 1 1 1

1 1 1 0 0 1 1 0 0 1

1 0 1 0 1 0 1 0 1 0

Figura 6.4. Codificador de prioridad de decimal a BCD El circuito tiene 9 líneas activas en BAJO que representan los dígitos desde 1 hasta 9, y produce como salida el código BCD negado, correspondiente a la entrada activa que tiene el mayor número. A continuación se examina la tabla de verdad para averiguar cómo funciona este circuito. La primera línea de la tabla muestra todas las entradas en sus estados inactivos, ALTO. Para esta condición la salida es 1111, que es el negado del código 0000, que en BCD corresponde a 0. El segundo renglón de la tabla señala que un estado BAJO en A'9, sin importar el estado de las demás entradas, produce como salida el código 0110 mismo que de nuevo, corresponde al código BCD para el 9 negado. El tercer renglón muestra que un BAJO en A'8, siempre y cuando A'9 se encuentre en ALTO, produce como código de salida 0111, que es el negado de 1000, el código BCD para 8. De manera similar los demás renglones de la tabla señalan que un estado BAJO en cualquier entrada, siempre y cuando las demás entradas que tengan una numeración mayor se encuentren en ALTO, produce como salida el código BCD negado para dicha entrada. Las salidas del 74147 normalmente se encuentran en el estado ALTO cuando ninguna de las entradas está activa. Esto corresponde a la condición de entrada 0 decimal. No existe una entrada A'0 porque el codificador supone que la entrada es 0 cuando todas las demás entradas están en estado ALTO. Las salidas negadas del 74147 pueden convertirse a BCD normal conectando cada una de ellas a un inversor.

CODIFICADOR INTERRUPTOR. La Figura 6.5 muestra la forma en que puede usarse un 74147 como codificador interruptor. Los 10 interruptores podrían ser los interruptores del teclado de una calculadora que presenten los dígitos del 0 al 9. Los interruptores son del tipo normalmente abiertos, de manera que las entradas del codificador son todas ALTAS y la salida BCD es 0000 (nótense los inversores). Cuando se presiona la tecla de un dígito, el circuito producirá el código BCD para ese dígito. Como el 74147 es un codificador de prioridad, oprimir teclas simultáneas producirán el código BCD sólo para la tecla con numeración mayor. En el circuito topológico del codificador, mostrado en la siguiente figura, el número de cada canal del DIP (decimal) es el número que se debe mostrar en binario en los LED.

PROCEDIMIENTO EXPERIMENTAL Armar los dos circuitos topológicos anteriores. Comprobar en el circuito del decodificador todas las combinaciones de los segmentos del exhibidor (display). Comprobar en el circuito del codificador que el número decimal que contiene cada canal del DIP, al ir cerrando uno por uno, debe ser equivalente a la cantidad binaria mostrada en los LED. CUESTIONARIO ¿Qué entiendes por decodificador? ¿Qué segmentos se encienden en el exhibidor con las siguientes combinaciones: 1010, 1100, 1111 y 1110, en el circuito del decodificador? ¿Qué entiendes por codificador? ¿Qué cantidad binaria muestran los LED si cierras los canales 4 y 8 del DIP en el circuito del codificador? ¿Por qué? ¿Qué entiendes por prioridad? ¿Qué sucede en los exhibidores si desconectas una de sus dos resistencias? ¿Qué sucede si desconectas las dos resistencias de un exhibidor? Respecto al exhibidor ¿qué entiendes por ánodo común? y ¿por cátodo común? ¿Qué usos le podrías dar al decodificador? ¿Qué usos lo podrías dar al codificador?

PRÁCTICA 7

Nombre de la práctica: Multivibradores Biestables (flip-flop). Objetivo de la práctica: Comprobar las tablas de verdad de los multivibradores biestables S-C, J-K, D y T, cuando son disparados por flanco negativo (TPN-Transición de Pendiente Negativa). Duración: 4 horas. Material necesario:

Una fuente de voltaje de 5V 2 DIP de 8 entradas 11 diodos emisores de luz (LED) (5 rojos, 5 verdes y 1 amarillo) Las siguientes resistencias: Una de 22Kohms (R1), dieciocho de 470ohms y un preset de 4Mohms (R2) 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados (TTL): Un 74LS175, dos 74LS176 o 74LS112, un 74LS04 y un LM555 Un capacitor de 1microFarad Alambre para conexiones. Un desarmador pequeño (para ajustar el preset) Manual ECG Semiconductors

El elemento de memoria más importante es el multivibrador (MVB), (flip-flop, FF, por su nombre en inglés), que está formado por un ensamble de compuertas lógicas. Aunque una compuerta lógica, por si misma, no tiene la capacidad de almacenamiento, pueden conectarse varias configuraciones de compuertas que se utilizan para producir estos multivibradores.

Figura 7.1. Símbolo general para un multivibrador (flip-flop) y definición de sus 2 posibles estados de salida La Figura 7.1 (a) muestra el símbolo general empleado para un MVB. El símbolo indica que el MVB tiene dos salidas, marcadas como Q y Q', que son inversas entre sí. En realidad, se puede utilizar cualquier letra, pero la Q es la de uso más extendido. La salida Q recibe el nombre de salida normal del MVB, mientras que Q' es la salida negada o invertida del MVB. Cada vez que se haga referencia al estado de un MVB, éste será el estado de su salida normal Q: se sobreentiende que la salida invertida Q', se encuentra en el estado opuesto. Por ejemplo, si se afirma que el MVB se encuentra en estado ALTO (1), significa que Q=1; si se señala que el MVB se encuentra en el estado BAJO (0), entonces Q=0. Claro está que el estado Q' siempre es el inverso de Q.

Por lo tanto, un MVB tiene dos estados permisibles de operación, como se indica en la Figura 7.1 (b). Nótese las diferentes formas que se emplean para hacer referencia a los dos estados. Es necesario familiarizarse con cada una de ellas, ya que todas son de uso común. Como lo indica el símbolo de la Figura 7.1 (a) un multivibrador puede tener una o más entradas. Éstas se emplean para provocar que el MVB haga transiciones hacia atrás y hacia adelante entre sus posibles estados de salida. Como se verá más adelante, la entrada del MVB sólo tiene que recibir un pulso momentáneo para cambiar el estado de su salida y ésta permanecerá en el nuevo estado aún después de la desaparición del pulso de entrada. Esta es la característica de memoria del multivibrador. El MVB se conoce con otros nombres, entre ellos registro básico y multivibrador biestable. El término registro básico se utiliza para ciertos tipos de MVB que se describen más adelante. El término multivibrador biestable es un nombre más técnico para un MVB, pero es muy largo para ser utilizado con frecuencia, REGISTRO BÁSICO CON COMPUERTAS NO-Y (NAND)

FIGURA 7.2. a) Registro básico NO-Y, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar INICIO=BORRAR=1. Esta condición es el estado normal y no tiene efecto alguno sobre el estado de salida. Las salidas Q y Q' permanecerán en el estado en que se encontraban antes de presentarse esta condición de entrada. INICIO=0, BORRAR=1. Este estado siempre ocasionará que la salida pase al estado Q=1, donde permanecerá aún después de que INICIO y BORRAR retornen a ALTO. A esto se le denomina inicio del registro básico. INICIO=1, BORRAR=0. Esto siempre producirá el estado Q=0, donde la salida permanecerá aún después de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del registro básico. INICIO=BORRAR=0. Esta condición intenta iniciar y borrar el registro básico en forma simultánea y puede producir resultados ambiguos. No debe utilizarse.

REGISTRO BÁSICO CON COMPUERTAS NO-O (NOR)

FIGURA 7.3. a) Registro básico NO-O, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar Dos compuertas NO-O acopladas transversalmente se pueden utilizar como un registro básico con compuertas NO-O. El arreglo que se muestra en la Figura 7.3. a) es semejante al registro básico con compuertas NO-Y, excepto que las salidas Q y Q' tienen posiciones invertidas. El análisis de la operación del registro básico NO-O puede efectuarse de la misma forma que el registro básico NO-Y. Los resultados se dan en la tabla de verdad de la Figura 7.3. b) y se resumen como sigue: INICIO=BORRAR=0. Esta es la condición normal del registro básico NO-O y no tiene efecto alguno sobre el estado de salida. Q y Q' permanecerán en cualquier estado en que se encontraran antes de esta condición de entrada. INICIO=1, BORRAR=0. Esto siempre hará Q=1, donde permanecerá aún después de que INICIO retorne a 0. INICIO=0, BORRAR=1. Esto siempre hará Q=0, donde se quedará aún después de que BORRAR regrese a 0. INICIO=BORRAR=1. Esta condición intenta iniciar y borrar el registro básico al mismo tiempo y produce Q=Q'=0. Si las entradas se regresan a 0 simultáneamente, el estado de salida resultante en impredecible. No se debe usar esta condición de entrada. El registro básico con compuertas NO-O opera exactamente igual que el registro básico NO-Y, excepto que las entradas INICIO y BORRAR son activadas en ALTO en vez de activarlas en BAJO y el estado normal en reposo es INICIO=BORRAR=0. Q se fijará en ALTO por medio de un pulso ALTO en la entrada INICIO y se hará BAJO por medio de un pulso ALTO en la entrada BORRAR. En el símbolo de bloque simplificado del registro básico NO-O de la Figura 7.3. c), las entradas S y C son activadas en ALTO. Los sistemas digitales pueden operar en forma sincrónica o asincrónica. En los sistemas asincrónicos las salidas de los circuitos lógicos pueden cambiar de estado en cualquier momento en que una o más de las entradas cambien. En los sistemas sincrónicos los tiempos exactos en que alguna salida pueda cambiar de estado se determinan por medio de una señal, que comúnmente se le denomina de reloj. Esta señal de reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestra en la Figura 7.4. La señal de reloj se distribuye a todas las partes del sistema y muchas (o incluso todas) las salidas del sistema pueden cambiar de estado sólo cuando el reloj hace una

transición. Las transiciones (también denominadas flancos) se indican en la Figura 7.4. Cuando el reloj cambia de 0 a 1, a éste se le denomina Transición con Pendiente Positiva (TPP); cuando el reloj pasa de 1 a 0, a ésta se le conoce como Transición con Pendiente Negativa (TPN).

FIGURA 7.4. Los MVB sincronizados por reloj tienen una entrada de reloj (CLK) que es activa sobre a) TPP o b) TPN. Las entradas de control determinan el efecto que tendrá la transición activa del reloj. MULTIVIBRADORES SINCRONIZADOS POR RELOJ Existen varios tipos de MVB sincronizados por reloj. Las características principales, que son comunes a todos ellos, son: Los MVB sincronizados por reloj, tienen una entrada de reloj que comúnmente está marcada como CLK, CK o CP. En muchos MVB sincronizados por reloj, la entrada CLK es disparada por flanco, lo que significa que es activada por una transición de la señal; esto se especifica por la presencia de un triángulo pequeño sobre la entrada CLK. En la Figura 7.4 a), se activa la entrada CLK sólo cuando ocurre una transición con pendiente positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la Figura 7.4 b), se activa la entrada CLK sólo cuando se presenta una transición con pendiente negativa (TPN), lo que se simboliza con un círculo pequeño. Los MVB sincronizados por reloj también poseen una o más entradas de control que pueden tener varios nombres, lo que depende de su operación. Las entradas de control no tendrán efecto sobre Q hasta que ocurra la transición activa del reloj. En otras palabras, su efecto está sincronizado con las señales aplicadas en la entrada CLK. Por esta razón, estas entradas reciben el nombre de entradas sincrónicas de control. Por ejemplo, las entradas de control para el MVB en la Figura 7.4 a) no tendrá efecto sobre Q hasta que ocurra una TPP en la señal del reloj. Del mismo modo, todas las entradas de control de la Figura 7.4 b) no tendrán efecto hasta que se presente una TPN en la señal de reloj. En resumen, puede afirmarse que las entradas de control hacen que las salidas del MVB estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que dispara el cambio. MULTIVIBRADOR SINCRONIZADO POR RELOJ TIPO J-K La Figura 7.5 muestra un multivibrador tipo J-K sincronizado por reloj, disparado por la transición con pendiente positiva de la señal de reloj. Las entradas J-K controlan el estado del MVB. La condición principal de este MVB es que J=K=1 no genera una señal ambigua; para esta condición, 11, el MVB siempre pasará a su estado opuesto cuando se efectúe la transición con pendiente positiva de la señal de reloj. A esta operación se le denomina modo de complemento. En este modo, si J y K se dejan en estado ALTO, el MVB cambiará al estado complementario con cada pulso de reloj.

FIGURA 7.5 Multivibrador J-K sincronizado por reloj que responde a la transición con pendiente positiva del reloj La tabla de verdad de la Figura 7.5 resume la forma en que el MVB tipo J-K responde a la forma TPP por cada combinación de J y K. La Figura 7.6 muestra el símbolo correspondiente a un MVB tipo J-K sincronizado por reloj que se dispara con las transiciones con pendiente negativa de la señal de reloj. El círculo pequeño en la entrada CLK indica que este multivibrador se disparará cuando la entrada CLK pase de1 a 0.

FIGURA 7.6 Multivibrador que se dispara en transición con pendiente negativa. El MVB tipo J-K es mucho más versátil que el tipo S-C, puesto que no tiene estados ambiguos. La condición J=K=1, la cual genera la operación de complemento, se usa ampliamente en todos los tipos de contadores binarios. En esencia, el multivibrador J-K puede hacer cualquier cosa que el MVB S-C pueda hacer, además de operar en el modo de complemento. MULTIVIBRADOR TIPO D

FIGURA 7.7 Multivibrador tipo D disparado con transiciones de pendiente positiva. La Figura 7.7 contiene el símbolo y la tabla de verdad para un MVB tipo D, disparado por flanco positivo (TPP). A diferencia de los multivibradores S-C y J-K, el tipo D sólo tiene una entrada sincrónica de control, D, letra que proviene de dato. La operación del MVB D es muy sencilla: Q va hacia el mismo estado en que se encuentra la entrada D, cuando ocurre una TPP en CLK. En otras palabras, el nivel presente en D será almacenado en el MVB en el momento en que se presente una TPP.

MULTIVIBRADOR TIPO T Es aquel en el que la única entrada es la del disparador (reloj) y éste se obtiene en base a un MVB J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la entrada T, el biestable cambia de estado. Ver Figura 7.8.

FIGURA 7.8 a) Multivibrador tipo T disparado por flanco positivo, b) Comportamiento ENTRADAS ASINCRÓNICAS En los multivibradores sincronizados por reloj se han estudiado las entradas J, K, D y T, las cuales se han señalado como entradas de control. A estas entradas se les denomina también entradas sincrónicas, porque su efecto sobre la salida del MVB se sincroniza con la entrada CLK. Como se ha observado, las entradas sincrónicas de control deben utilizarse junto con una señal de reloj para activar al MVB. Muchos MVB con reloj también tienen una o más entradas asincrónicas, que operan independientemente de las entradas sincrónicas y de la entrada de reloj. Estas entradas asincrónicas se pueden emplear para fijar al MVB en el estado 1 o 0 en cualquier instante, sin importar las condiciones presentes en las otras entradas. Las entradas asincrónicas son entradas dominantes que pueden servir para ignorar todas las entradas a fin de colocar al MVB en un estado u otro. La Figura 7.9 muestra un MVB tipo J-K con entradas asincrónicas designadas como PRE y CLR. Estas son entradas activas en BAJO, como lo indican los círculos pequeños en el símbolo del MVB. La tabla de verdad que se incluye resume la forma en que afectan la salida del MVB.

FIGURA 7.9 Multivibrador tipo J-K con entradas asincrónicas PRE y CLR Ahora examinaremos los casos diversos, en función de los valores lógicos de PRE y CLK: PRE=CLR=1: Las entradas asincrónicas son inactivas y el MVB está libre de responder a las entradas J, K y CLK; en otras palabras, la operación sincronizada por reloj, puede llevarse a cabo. PRE=0, CLR=1: PRE está activada y Q va inmediatamente a 1, sin importar que condiciones estén presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al MVB mientras PRE=0. PRE=1, CLR=0: CLR es activada y Q va inmediatamente a 0, independientemente de las condiciones presente en las entradas J, K o CLK. La entrada CLK no tiene efecto mientras CLR=0 PRE=CLR=0: Esta condición no debe utilizarse, ya que puede producir una entrada ambigua.

PRE=INICIO en CD=PREINICIO (PRE)= SP (inicio directo) CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo) Es importante comprender que estas entradas asincrónicas responden a niveles de CD (Corriente Directa). Esto significa que si hay un cero constante en la entrada INICIO en CD, el MVB permanecerá en el estado Q=1, independientemente de lo que ocurra en las otras entradas. En forma similar, un cero constante en la entrada BORRAR en CD mantiene al MVB en el estado Q=0. Así, las entradas asincrónicas se pueden usar para conservar al MVB en un estado específico en cualquier intervalo de tiempo que se desee. Sin embargo, con frecuencia las entradas asincrónicas se utilizan para iniciar o borrar al MVB al estado deseado mediante la aplicación de un pulso momentáneo. Muchos multivibradores con reloj que están disponibles como circuitos integrados tendrán estos dos tipos de entradas asincrónicas; algunos tendrán solamente la entrada BORRAR en CD. Algunos otros tendrán entradas asincrónicas que son activadas en ALTO. Para estos últimos, el símbolo del MVB no tendría un círculo pequeño en las entradas asincrónicas. La siguiente figura presenta la configuración del MVB 74LS74:

PROCEDIMIENTO EXPERIMENTAL Armar el circuito topológico siguiente: Circuito topológico 1: Contiene 2 MVB tipo S-C asincrónicos, uno formado con compuertas NO-Y (NAND) y el otro con compuertas NO-O (NOR).

Utilizar diodos emisores de luz (LED) color verde para representar Q1 y Q2 y LED color rojo para representar a Q'1 y Q'2. Comprobar sus tablas de verdad que se mencionaron con anterioridad. Armar el circuito topológico siguiente:

Circuito topológico 2: Contiene los multivibradores J-K, D y T, los tres sincronizados por reloj, cada uno con 2 entradas asincrónicas INICIO (PRE) y BORRAR (CLR). Utilizar LED color verde para representar a Q1, Q2 y Q3, LED color rojo para representar a Q'1, Q'2 y Q'3 y un LED color amarillo para Dr. En el circuito topológico 2, el canal 1 del DIP representa a J, el 2 a K, el 3 a D, el 4 a PRE y el 5 CLR. El LED Dr, muestra los pulsos del reloj. Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG Semiconductors. Ajustar el preset con el desarmador a su máxima resistencia. Colocar todos los canales del DIP en circuito abierto (OFF). Cuando se vayan a comprobar las tablas de verdad de los MVB J-K y T, realizar los cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor como dependen las entradas de control (sincrónicas) del flanco negativo del reloj. Comprobar la tabla de verdad del MVB J-K disparado por flanco negativo (TPN), que se encuentra en la página 43 del manual indicado,. Este MVB está representado por Q1 y Q'1 en el circuito topológico 2, donde J está en el canal 1 del DIP y K en el canal 2. (CI 74LS76). Observar como al dar un pulso en J, Q guarda ese valor después de ser retirado el pulso, hasta que este valor sea retirado (activado K). Comprobar la tabla de verdad del MVB tipo D, que en este caso es disparado por flanco negativo (TPP). En el circuito topológico 2, está representado por Q2 y Q'2. En el DIP, la entrada de control D se encuentra en el canal 3, (CI 74LS74). Observar el MVB tipo T, que está representado por Q3 y Q'3, como realiza su complemento justo cuando Dr pasa de 1 a 0, (CI 74LS76). Llevar las entradas de control J y K a 1. Disminuir con el desarmador la resistencia en el preset. Cerrar el canal 4 del DIP, activando así la entrada asincrónica PRE y observar qué sucede en el circuito. Regresar a OFF la entrada 4 del DIP (desactivar PRE). Cerrar el canal 5 del DIP, que es la entrada asincrónica CLR y observar qué sucede en el circuito. Conectarle un inversor al pulso del reloj, para que a los circuitos integrados llegue la señal de reloj invertida. Anotar las observaciones. Agregar en el reporte correspondiente a esta práctica el diagrama de la configuración interna de los circuitos integrados utilizados.

CUESTIONARIO ¿Qué sucede en los LED cuando es activada la entrada asincrónica PRE? ¿Qué sucede en los LED cuando es activada la entrada asincrónica CLR? ¿Qué tipo de flanco es el que dispara a los MVB utilizados? Cuando invertiste el pulso de reloj ¿cómo se comportó el disparo por flanco? Cuando llevaste las entradas J y K a 1 ¿este MVB se comportó como tipo T? ¿De qué manera podrías hacer el MVB S-C sincronizado por reloj? En base al conocimiento obtenido de los multivibradores, diseñar un eliminador de rebotes.

PRÁCTICA 8

Nombre de la práctica: Contador binario de 4 y 8 bits. Objetivo de la práctica: Comprobar en el laboratorio un circuito contador binario de 4 y 8 bits. Diseñar un contador de 10 décadas, utilizando 2 contadores 74LS193, 2 exhibidores (display) y 2 decodificadores BCD de 7 segmentos 74LS47. Duración: 4 horas. Material necesario: Una fuente de voltaje de 5V 9 diodos emisores de luz (LED) Las siguientes resistencias: Una de 1Kohms (R1), cuatro de 220ohms (R2), una de 22Kohms (R3) y nueve de 330ohms (R5) Un preset de 1Mohm (R4) Un push botton (reset o reinicio) 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados (TTL): Un LM555, dos 74LS193, dos 74LS47, un 74LS04 y un 74LS21 Un capacitor de 1microFarad Alambre para conexiones. Un desarmador pequeño (para ajustar el preset) Manual ECG Semiconductors CONTADOR 74193 (LS193/HC193) La Figura 8.1, muestra el símbolo lógico y la descripción de entrada y salida del contador 74193. Este contador puede describirse como un contador ascendente/descendente preiniciable MOD-16, con conteo sincrónico, preiniciación asincrónica y reiniciación maestra asincrónica.

FIGURA 8.1. Contador ascendente/descendente preiniciable 74193. a) Símbolo lógico, b) Descripción entrada/salida y c) Tabla de selección de modos. Descripción de la función de cada entrada y salida:

ENTRADAS DE RELOJ CPU Y CPD. El contador responderá a las TPP (Transición de Pendiente Positiva) en una de las dos entradas de reloj. CPU es la entrada de reloj de conteo ascendente. Cuando se apliquen los pulsos a esta entrada, el contador se incrementará (contará hacia arriba) en cada TPP hasta llegar a un conteo máximo de 1111; entonces se recicla a 0000 y vuelve a comenzar. CPD es la entrada de reloj de conteo descendente. Cuando se apliquen los pulsos a esta entrada, el contador decrementará (contará hacia abajo) en cada TPP hasta llegar a un conteo mínimo de 0000; entonces se recicla a 1111 y vuelve a comenzar. De este modo se usará una entrada de reloj para contar en tanto la otra esté inactiva (se conserva en ALTO). REINICIACIÓN MAESTRA (MR). Esta es una entrada asincrónica activa en ALTO que reinicia al contador en el estado 0000. MR es un reiniciador de CD (corriente directa), de manera que tendrá al contador en 0000 en tanto que MR=1. También elimina todas las otras entradas. ENTRADAS PREINICIABLES. Los multivibradores, MVB (flip-flop), del contador pueden preiniciarse en los niveles lógicos presentes en las entradas de datos paralelas P0-P3, pulsando momentáneamente la entrada de carga paralela PL' de ALTO a BAJO. Esta es una preiniciación asincrónica que elimina la operación de conteo. No obstante, PL' no tendrá efecto si la entrada MR se encuentra en su estado activo ALTO. SALIDAS DEL CONTEO. El conteo regular siempre está presente en las salidas Q0-Q3 de los MVB, donde Q3 es el bit menos significativo (LSB, por sus siglas en inglés) y Q0 es el bit más significativo (MSB, por sus siglas en inglés). SALIDAS FINALES DEL CONTEO. Estas salidas se utilizan cuando dos o más unidades del 74LS193 se conectan como contador con etapas múltiples, para producir un número MÓD mayor. En el modo de conteo ascendente, la salida TC'U del contador de orden inferior se conecta a la entrada CPU del siguiente contador de orden superior. En el modo de conteo descendente, la salida TCD del contador de orden inferior se conecta a la entrada CPD del siguiente contador de orden superior.

FIGURA 8.2 a) Lógica de la unidad 74193 para generar TC'U; b) Lógica para generar TC'D TCU es el conteo ascendente final (también llamado acarreo). Se genera en el 74193 utilizando la lógica que se muestra en la Figura 8.2 a). Evidentemente TC'U será BAJO sólo cuando el contador se encuentre en el estado 1111 y CPU sea BAJO. Así, TC'U permanecerá en ALTO cuando el contador cuente hacia arriba de 0000 a 0001. En la siguiente TPP de CPU, el conteo pasa a 1111, pero TC'U no pasa a BAJO sino hasta que CPU retorna a BAJO. La siguiente TPP en CPU recicla el contador a 0000 y también ocasiona que TC'U retorne a ALTO. Esta TPP en TC'U ocurre cuando el contador se recicla de 1111 a 0000 y se puede utilizar para cronometrar un segundo contador ascendente 74193 a su siguiente conteo superior.

TC'D es la salida del conteo descendente final (también llamado préstamo). Se genera como se muestra en la Figura 8.2 b). Normalmente es ALTO y no pasa a BAJO sino hasta que el contador haya contado hacia abajo hasta el estado 0000 y CPD sea BAJO. Cuando la siguiente TPP en CPD recicla el contador a 1111, ocasionando que TCD retorne a ALTO. Esta TPP en TCD se puede usar para cronometrar un segundo contador descendente 74193 en su siguiente conteo inferior. DIRECCIÓN DEL CONTEO (+ o -). Las entradas CTU y CPD se muestran como dos etiquetas distintas porque tienen efectos internos diferentes. Primero se considerará la etiqueta superior. Esta etiqueta para la entrada CTU es 2+. El signo (+) indica que una TPP en esta entrada incrementará en 1 el conteo; en otras palabras, causará que el contador cuente de manera ascendente. Del mismo modo, la etiqueta superior para la entrada CPD tiene un signo (-) para señalar que esta entrada disminuye en 1 el valor del conteo; en otras palabras, causa que el conteo sea descendente. PROCEDIMIENTO EXPERIMENTAL: Armar el siguiente circuito: Circuito topológico 1. Contador binario de 0 a 15.

Ajustar la resistencia en el preset con el desarmador de tal forma que se pueda observar el conteo binario en los LED. Comprobar la numeración binaria de 0 a 15. Conectar P1 y P2 (terminales 1 y 10) a VCC. Desconectar PL' (terminal 11) de VCC y conectarla a TC'U (terminal 12). Observar y anotar lo que sucede en los LED. Regresar P1 y P2 a GND (tierra) y desconectar PL' de TC'U y conectar PL' a VCC. Conectar la señal de reloj a CPD (terminal 4, conteo descendente) y CPU (terminal 5, conteo ascendente) a VCC. Observar y comprobar el conteo binario descendente de 15 a 0. Conectar P1 y P2 a VCC (terminales 1 y 10), desconectar PL' de VCC (terminal 11) y conectarla a TC'D (terminal 13). Anotar lo que sucede. Armar el siguiente circuito:

Circuito topológico 2. Contador binario de 0 a 255.

Observar el conteo binario ascendente en los 8 LED. Realizar las conexiones necesarias para que el conteo binario sea descendente (de 255 a 0) Armar el siguiente circuito: Circuito topológico 3. Circuito que cuenta de 0 a 99.

Con el desarmador modificar la resistencia del preset y al mismo tiempo observar los exhibidores (display). Como las salidas Q0 Q1 Q2 Q3, realizan conteo binario de 0 a 15 y para un conteo decimal nada más se necesita de 0 a 9; entonces se le adapta una compuerta Y (AND) de 4 entradas al contador, de tal forma que cuando se encuentre el conteo en 10b (1010) se ajusta la conexión con dos inversores para poder activar la compuerta Y y su salida se utiliza para activar a MR (reiniciación maestra), para poder llevar al contador a 0000 obteniendo un ciclo en el contador de 0 a 9. Esta misma salida invertida incrementará el contador de las decenas (contador 2). Usando el 74LS192 el diseño se hubiera facilitado mucho. De esta misma manera se obtiene el ciclo de 0 a 9 para las decenas, cual se observa en el logigrama siguiente:

CUESTIONARIO: En el circuito topológico 3: ¿Qué sucede al aumentar la resistencia en el preset? ¿Qué sucede al disminuir la resistencia en el preset? ¿Cuál es la cantidad máxima que aparece en los exhibidores (display)? En el circuito integrado 74193: ¿Qué utilidad tienen las entradas preiniciables? ¿Qué relación tienen CPU y TC'D? ¿Qué relación tienen CPD y TC'D? ¿Qué relación tienen CPU y TC'D? ¿Qué utilidades le puedes dar a este contador? Menciona tres de ellas.

Diseñar un circuito contador de 6 décadas, (0 a 59) basándose en el diseño del circuito topológico 3 y su logigrama.

Diseñar un reloj que contenga 6 exhibidores, 2 que indiquen las horas, 2 los minutos y 2 los segundos. Recordar que el conteo en los 2 exhibidores de las horas es de 1 a 12 o de 0 a 24 y en los minutos y segundos de 0 a 59.

PRÁCTICA 9

Nombre de la práctica: Registros de corrimiento. Objetivo de la práctica: Comprobar en el laboratorio la transferencia de datos en serie y en paralelo, utilizando en la transferencia registros de corrimiento. Duración: 2 horas. Material necesario:

Una fuente de voltaje de 5V 10 diodos emisores de luz (LED) Un DIP Las siguientes resistencias: Una de 22Kohms (R1), cinco de 1Kohms (R3) y diez de 330ohms (R3) Un push botton (reset o reinicio) 1 tablillas de conexiones (protoboard) Los siguientes circuitos integrados (TTL): Un LM555, tres 74LS76 y un 74LS273 Un capacitor de 1microFarad Alambre para conexiones. Un desarmador pequeño (para ajustar el preset) Manual ECG Semiconductors

INTRODUCCIÓN ALMACENAMIENTO Y TRANSFERENCIA DE DATOS Por mucho, el uso más frecuente de los multivibradores (flip-flop), MVB, es para almacenamiento de datos o información. Los datos pueden representar valores numéricos (por ejemplo, números binarios decimales codificados en BCD). Estos datos generalmente se almacenan en grupos de multivibradores llamados registros. La operación que se realiza con más frecuencia sobre los datos almacenados en un multivibrador o registro es la transferencia. Esta operación comprende la transferencia de datos de un multivibrador o registro a otro. La Figura 9.1, ilustra la forma en que la transferencia de datos puede llevarse a cabo entre dos multivibradores mediante el uso de MVB tipos S-C, J-K y D. En este caso, el valor lógico que está almacenado normalmente en el MVB A es transferido al MVB B en la TPN (Transición de Pendiente Negativa) del pulso de transferencia. De este modo, después de esta TPN la salida B será la misma que la salida A.

Las operaciones de transferencia de la Figura 9.1, son ejemplos de transferencia sincrónica, puesto que las entradas sincrónicas y CLK (CLoK-reloj) se utilizan para realizar la transferencia. Una operación de transferencia puede obtenerse asimismo utilizando las entradas asincrónicas de un MVB. La Figura 9.2, muestra cómo obtener una transferencia asincrónica utilizando las entradas PREINICIO (PRE) y BORRAR (CLR) de cualquier tipo de MVB. Aquí las entradas asincrónicas responden a niveles BAJOS.

Cuando la línea de habilitación de la transferencia se mantiene en el estado BAJO, las dos salidas de la compuerta NO-Y (NAND) se conservan en ALTO, sin efecto de las salidas del MVB. Cuando la línea de habilitación de la transferencia se hace ALTA, una de las salidas de la compuerta NO-Y pasará a BAJO respondiendo del estado de las salidas A y A'. Este estado BAJO iniciará o borrará el multivibrador B al mismo estado que el multivibrador A. Esta transferencia asincrónica se hace independientemente de las entradas sincrónicas y CLK del MVB. Se denomina asimismo transferencia no secuencial, puesto que los datos llegan al multivibrador B aunque las entradas sincrónicas sean activas.

TRANSFERENCIA PARALELA DE DATOS La Figura 9.3, muestra la transferencia de datos de un registro a otro mediante el uso de multivibradores tipo D. El registro X consta de los multivibradores X1, X2 y X3; el registro Y consta de los MVB Y1, Y2 y Y3. Cuando se aplique el pulso de transferencia, el valor almacenado en X1 será transferido a Y1, X2 a Y2 y X3 a Y3.

La transferencia del contenido de registro X al registro Y es una transferencia sincrónica. También se le conoce como transferencia paralela, ya que el contenido de X1, X2 y X3 se transfiere simultáneamente a Y1, Y2 y Y3. Si se efectuara una transferencia serial, el contenido del registro X sería transferido al registro Y, un bit a la vez. Es importante comprender que la transferencia paralela no cambia el contenido del registro que sirve como fuente de datos. TRANSFERENCIA SERIAL DE DATOS Antes de describir la transferencia serial de datos, primero es necesario examinar la constitución del registro básico de corrimiento. Un registro de corrimiento es un grupo de multivibradores conectado de tal forma que los números binarios almacenados en él son desplazados de un MVB al siguiente, con cada pulso de reloj. Sin duda, ya se conoce la forma de operar de las calculadoras electrónicas, en que los dígitos que aparecen sobre la pantalla se desplazan a la izquierda cada vez que se proporciona un nuevo dígito. Esta es la misma acción que se lleva a cabo en un registro de corrimiento. La Figura 9.4 a), muestra una forma de conectar varios multivibradores tipo J-K para que funcionen como un registro de corrimiento de 4 bits. Nótese que los MVB están conectados de manera que la salida de X3 se transfiere en X2, X2 en X1 y X1 en X0, Esto significa que, hasta la incidencia del pulso de corrimiento, cada MVB toma el valor almacenado anteriormente en el multivibrador a su izquierda. El MVB X3 toma un valor determinado por las condiciones presentes en sus entradas J y K cuando ocurre el pulso de corrimiento. Por ahora supondremos que las entradas J y K de X3, están conectadas a la forma de onda de ENTRADA DE DATOS que se muestra en la Figura 9.4 b). También se supondrá que todos los multivibradores se encuentran en estado 0 antes de aplicarse los pulsos de corrimiento.

Las formas de onda de la Figura 9.4 b), muestran la forma en que los datos de entrada pasan de la izquierda a la derecha de un MVB a otro, cuando se aplican los pulsos de corrimiento. Cuando ocurra la primera TPN al tiempo T1, cada uno de los multivibradores X2, X1 y X0 tendrán la condición J=0 y K=1 presente en sus entradas debido al estado del MVB y X0 tendrá la condición J=0, K=1 presente en sus entradas debido al estado del MVB de la izquierda. El multivibrador X3 tendrá la condición J=0, K=1 debido a la ENTRADA DE DATOS. El multivibrador X2 pasará a ALTO, el MVB X3 pasará a BAJO y los multivibradores X1 y X0 permanecerán en BAJO. Se puede usar una razonamiento semejante para determinar la manera en que las formas de onda cambian al T3 y T4. Note que cada TPN de los pulsos de corrimiento, cada salida del MVB toma el nivel que se encontraba presente en la salida del MVB a su izquierda antes de la TPN. Por supuesto, X3 toma el nivel que estaba presente en la ENTRADA DE DATOS anterior a la TPN. Requisito de tiempo de retención. En este arreglo de registro de corrimiento es necesario que los MVB tengan un requisito de tiempo de retención muy pequeño, porque hay instantes en que las entradas J y K se encuentran cambiando casi al mismo tiempo que la transición CLK. Por ejemplo, la salida X3 cambia de 1 a 0 en respuesta a la TPN al tiempo T2, ocasionando que las entradas J y K de X2 cambien, mientras su entrada CLK se encuentra cambiando. En realidad, debido al retardo en la propagación de X3, las entradas J y K de X2 no cambiarán en un tiempo corto después de la TPN. Por esta razón, debe implantarse un registro de corrimiento a partir de

multivibradores disparados por flanco que tengan un valor tH menor que el retardo de propagación del MVB (del CLK a la salida). Este último requisito se cumple fácilmente con los MVB más modernos disparados por flanco. TRANSFERENCIA SERIAL ENTRE REGISTROS La Figura 9.5, muestra dos registros de corrimiento de 3 bits conectados de modo que el contenido del registro X sea transferido al registro Y. Se utilizan multivibradores tipo D por cada registro de corrimiento, ya que esto requiere de menos conexiones que los MVB J-K. Nótese la forma en que X0, último MVB del registro X, está conectado a la entrada de Y2, primer MVB del registro Y. De esta manera, cuando se aplican pulsos de corrimiento, la transferencia de información se lleva a cabo como sigue:

X2 => X1 => X0 => Y2 => Y1 => Y0. El MVB X2 pasará a estados determinados por su entrada D. Por ahora, D se mantendrá BAJO, de modo que X2 pasará a BAJO en el primer pulso y ahí se quedará. Para ilustrar lo anterior, supóngase que antes de que se aplique algún pulso, el contenido del registro X es 101 (es decir, X2=1, X1=0 y X0=1) y el registro Y se encuentra en 000. Consulte la tabla de la Figura 9.5 b), la que muestra la forma en que los estados de cada MVB cambian cuando se aplican los pulsos de corrimiento. Deben observarse los siguientes puntos: En la transición con pendiente negativa de cada pulso, cada MVB toma el valor que estaba almacenado en el MVB a su izquierda antes de que ocurra el pulso. Después de 3 pulsos, el primero que inicialmente se encontraba en X2 está en Y2, el 0 que al principio estaba en X1 está en Y1 y el 1 que estaba en X0 está en Y0. En otras palabras, el número 101 almacenado en el registro X ha sido transmitido ahora al registro Y. El registro X se encuentra en 000; no tiene ya la información original. La transferencia completa de los 3 bits de datos requiere de 3 pulsos de corrimiento.

TRASFERENCIA PARALELA CONTRA SERIAL En la transferencia paralela, toda la información es transferida simultáneamente por un comando único sin importar cuantos bits se transfieran. En la transferencia serial, como lo ejemplifica la Figura 9.5, la transferencia completa de N bits de información requiere de N pulsos de reloj (3 bits requieren 3 pulsos, 4 bits 4 pulsos, etc.) La transferencia paralela, por lo tanto, es obviamente mucho más rápida que la transferencia serial, usando registros de corrimiento. En la transferencia paralela, la salida de cada MVB del registro X se conecta a una entrada correspondiente del MVB en el registro Y. Y en la transferencia serial, sólo el último MVB del registro X se conecta al registro Y. En general, la transferencia paralela necesita más interconexiones de entrada al registro emisor (X) y el receptor (Y) que la transferencia serial. Esta diferencia se hace más obvia cuando se transfiere un número mayor de bits de información. Esta es una consideración importante cuando los registros emisor y receptor están separados uno del otro, ya que determina cuantas líneas (alambres) se necesitan en la transmisión de la información. La elección de la transmisión paralela o serial depende de la aplicación del sistema y de las especificaciones. Con frecuencia se usa una combinación de los dos tipos para sacar ventajas de la velocidad de la transmisión paralela y de la economía y simplicidad de la transferencia serial. PROCEDIMIENTO EXPERIMENTAL NOTA: En los circuitos topológicos siguientes, las resistencias que limitan la corriente en los LED son de 330 ohms. Estudiar en el manual ECG las configuraciones internas de los circuitos integrados 74LS76 y 74LS273. Armar el siguiente circuito topológico:

Ajustar el preset a una frecuencia que sea observable en los LED. Oprimir el pushbutton y observar a los 3 pulsos de reloj, como el registro X ha quedado en el registro Y, como lo ilustra la Figura 9.5. Al oprimir el botón, se está preiniciando X2 y X0 de tal forma que se obtiene 101 en el registro X. Oprimir nuevamente el botón cuando el LED Dr se encuentre apagado y posteriormente cuando se encuentre encendido. Anotar lo observado. NOTA: El registro X como el registro Y son de 3 bits, este primer registro se debe desplazar tal como lo indica la Figura 9.5, si no es así, ajustar otra frecuencia en el preset.

Armar el siguiente circuito topológico:

Abrir todos los canales que se utilizan del DIP. Elegir el registro X (4 bits) que se requiere transferir (X3, X2, X1, X0), al registro Y (Y3, Y2, Y1, Y0) manipulando los canales del DIP del 1 al 4. El pushbutton, es el que borra el registro Y en los multivibradores tipo D en el circuito integrado en la terminal 1 y ésta se activa en BAJO. Cerrar el canal 8 del DIP. El canal 8 del DIP es el que cierra y abre el circuito que conduce el pulso del reloj, la transferencia de realiza hasta que el circuito integrado recibe el pulso. Observar la transferencia del registro. Oprimir el pushbutton. Realizar las transferencias. Armar el siguiente circuito topológico. En este caso los registros X e Y son de 3 bits.

Ajustar el preset a su máxima resistencia para obtener una frecuencia baja de reloj. Cerrar el canal 1 del DIP y observar lo que sucede en los LED. Abrir el canal 1 del DIP.

Abrir y cerrar el canal 1 del DIP a la misma frecuencia del reloj para obtener en los 3 primeros LED (X2, X1, X0) 101, ya obtenido este registro, abrir el canal 4 del DIP para evitar la llegada del pulso del reloj al circuito integrado 74LS273 y prevenir que siga el recorrido del registro. Ya observado el registro en los 3 primeros LED, cerrar el canal 4 del DIP y contar 5 pulsos de reloj y volver a abrir el canal 4. Observar cómo se recorrió el registro 101 (X2, X1, X0) a los 3 últimos LED (Y1, Y1, Y0) Anexar una conexión: conectar la terminal 3 con la terminal 19. Observar y explicar lo que sucede. NOTA: Abrir y cerrar el canal 4 del DIP sólo cuando el LED Dr se encuentre encendido. CUESTIONARIO ¿Cuál es el método más rápido para transferir datos de un registro a otro: transferencia paralela o transferencia serial? ¿Cuál es la ventaja principal de la transferencia serial sobre la transferencia paralela? ¿Qué sucedió en el circuito topológico que utiliza MVB tipo D, al anexar la conexión de la terminal 3 con la 19? ¿Por qué? Si necesitaras transferir un dato que consta de 16 bits de un registro a otro, ¿cuál de los dos métodos conocidos utilizarías? Respecto a la pregunta anterior, ¿qué tipo de MVB utilizarías: J-K o D?

PROREYCTO 1

Nombre de la práctica: Proyectos: Ruleta Digital y Traga Monedas. Objetivo de la práctica: Realizar dos aplicaciones para jugar mediante el uso de multivibradores biestables J-K, cuando son disparados por flanco negativo (TPN, Transición de Pendiente Negativa). Usar circuitos integrados CMOS de alta velocidad. Duración: 2 horas. Material necesario: Una fuente de voltaje de 5V 35 diodos emisores de luz (LED), 16 rojos, 16 verdes y 3 amarillos. Tres exhibidores (display) de ánodo común Dos interruptores pulsantes NA Las siguientes resistencias: Veinticuatro de 220 ohms, dos de 390ohms y siete de 1Kohms 3 tablillas de conexiones (protoboard) y 2 tablillas de desarrollo Los siguientes circuitos integrados (TTL): Dos 74Hc132, tres 74HC04, dos 74HC11, cinco 74HC73 o 74HC76 y dos 74HC154 Un capacitor de 200microFarad, dos de 100microfaradas, dos de 500microfaradas y uno de 5 microfaradas Alambre para conexiones. Un desarmador pequeño y pinzas Manual High Speed CMOS de Motorola RUEDA DIGITAL: LOS MULTIVIBRADORES (flip-flop) J-K EN ACCIÓN El proyecto de la Rueda Digital o Ruleta Digital, mostrado en la Figura 10.1, es una aplicación llamativa para los multivibradores (MVB) tipo J-K. Se ponen 32 diodos emisores de luz (LED, por sus siglas en inglés) distribuidos sobre una circunferencia, colocando un LED más en el centro de la misma. 16 de los LED son verdes y 16 rojos, intercalados de tal modo que los diodo nones sean de color verde y los pares de color rojo. El esquema del proyecto se presenta en la Figura 10.2.

FIGURA 10.1. Arreglo físico de la RULETA DIGITAL

FIGURA 10.2. Esquema del Proyecto de la RULETA (rueda) DIGITAL

Cuando se presiona el interruptor S, los LED se encienden en secuencia alrededor del círculo, mientras que el LED del centro se encenderá una vuelta sí y otra no. Al soltar el interruptor S, los LED del perímetro continúan la secuencia por algunos segundos, parando finalmente con sólo un LED encendido. El circuito consiste de 3 bloques funcionales, según lo sugiere la Figura 10.3. El primer bloque contiene dos decodificadores hexadecimales 74HC154. El segundo bloque contiene seis MVB J-K (tres 74HC73 duales). Un tercer bloque lo forma un reloj implementado a base de compuertas inmunes al ruido, que brinda una señal cuadrada de frecuencia fija y un circuito RC para sostener algunos segundos la operación, una vez que se suelta el interruptor S.

FIGURA 10.3. Diagrama funcional de la RULETA DIGITAL Los multivibradores realizan tres funciones: Los primero cuatro MVB proporcionan un conteo binario para los decodificadores. El quinto MVB habilita a uno de los dos decodificadores a la vez. El sexto y último MVB enciende el LED central una vuelta sí y otra no. El decodificador 74HC154, cuya distribución de terminales se ofrece en la Figura 10.4, es conocido como el decodificador de 4 a 16, aunque también funciona como un demultiplexor de 1 a 16. Tiene 4 entradas en binario natural (A0, A1, A2 y A3); dieciséis salidas activas en BAJO y dos señales de habilitación activas en BAJO. Si ambas señales de habilitación están en BAJO, para un código dado de entrada, una y sólo una, de las salidas se activará en BAJO, permaneciendo en ALTO todas los demás. Si una o las dos señales está en ALTO, todas las salidas son ALTO.

FIGURA 10.4. Decodificador 4 a 16 74HC154, CMOS de alto rendimiento

Al avanzar el conteo binario que se aplica a los 74HC154 una de sus 16 salidas se hace BAJO en secuencia, prendiendo un LED cada ocasión (Figura 10.2). Con dos 74HC154, se encienden 32 LED, uno a la vez. Veamos con mayor detalle el esquema dado en la Figura 10.2: El reloj se forma con dos compuertas NO-Y (NAND), A y B, con disparador de Schmitt de un integrado TTL (74HC132). Los resistores R4 y R5 junto con el capacitor C1 determinan la frecuencia de salida. La compuerta NO-Y, C, permite la propagación de los pulsos de reloj cuando S está presionado. Cuando se suelta S, la carga eléctrica almacenada en C2 se fuga a través del resistor R3. Con los valores elegidos, toma como 3 segundos hacer que la salida de la compuerta C se haga ALTO, deteniendo así al contador binario, pues los pulsos de reloj dejan de propagarse. Los seis MVB se conectan para conmutar, esto es, para funcionar como divisores de frecuencia. Como tales, ellos forman un contador binario de 0 a 15 y reciclar. Con cuatro MVB (MVB1 a MVB4) conectados en cascada. Con la salida Q del primero conectada a la entrada de reloj del segundo y así sucesivamente, podemos tomar el conteo binario de cada salida Q y conectar a las entradas A0 a A3 de ambos 74HC154. Para lograr que los 32 LED se enciendan en secuencia, sólo uno de los 74154 debe habilitarse a la vez. Primero habilitamos U1, para encender los LED 1 a 16. después lo deshabilitamos mientras habilitamos a U2. El segundo 74154 enciende los LED 17 a 32. El ciclo se repite una y otra vez. La función del MVB5 es habilitar a uno de los decodificadores, mientras deshabilita al otro. Notar que la salida Q' del MVB5 se conecta a la entrada E1- de U2, y su salida Q se conecta a la entrada E1- de U1. Sabemos que Q y Q' estarán siempre en estados opuestos. Como el 74HC154 tiene dos entradas de habilitación que deben estar en BAJO ambas para que sea habilitado y dado que una de ellas la enviamos a BAJO permanentemente (la entrada E0-) cuando Q es BAJO, Q' será ALTO y U1 estará habilitado, mientras que U2 no lo estará. Al revés, cuando Q es ALTO, Q' será BAJO, y será U2 el que esté habilitado. Dado que el MVB, que es el divisor final de la cascada de multivibradores, tiene un LED conectado a su terminal Q'. La mitad del tiempo dicha salida es BAJA y la otra mitad es ALTA. Por ello, para una vuelta de la rueda de los LED (32 pulsos de reloj) D33 se enciende y en la próxima vuelta se apaga. PROCEDIMIENTO EXPERIMENTAL Armar el circuito de la Figura 10.2 y hacerlo funcionar según la explicación dada. Anexar al reporte correspondiente a esta práctica el diagrama de la configuración interna de los 3 circuitos integrados utilizados.

El multivibrador 74HC73 La Figura 10.5, muestra la configuración de terminales, el símbolo lógico y la tabla de operación de este MVB disparado con flancos negativos en su entrada de reloj y con señal de borrado activa en BAJO.

FIGURA 10.5. Multivibrador dual J-K, con señal de reinicio, de la familia CMOS a) Símbolo lógico, b) Tabla de verdad NOTA: El 74HC73 es funcionalmente igual al 74HC107, con distribución diferente de terminales El circuito integrado 74HC132

FIGURA 10.6. Compuerta NO-Y (NAND) cuádruple, con disparador de Schmitt en la entrada, de la familia CMOS a) Configuración de terminales y b) Características de transferencia de entrada salida, producida por el disparador de Schmitt CUESTIONARIO ¿Cuáles son los tres tipos de disparo de un MVB? ¿Cuántos multivibradores se necesitan para dividir una frecuencia entre 8? ¿Si conectamos J y K a ALTO, qué pasa al ocurrir un disparo del MVB? ¿Qué elementos pasivos determinan el tiempo de giro cuando es soltado S? ¿Cuál es la función del MVB5 y del MVB6? ¿Cómo harías el esquema si no dispones del 74HC154, pero sí de cuatro 74HC138? En base a los conocimientos adquiridos de los MVB, diseñar un contador de 0 a 12 cíclico.

MÁQUINA TRAGA MONEDAS DIGITAL Continuaremos con el tema lúdico (relativo al juego) y daremos atención a un juego más complicado: la máquina traga moneda digital. Este proyecto representa un auténtico reto a los alumnos, aunque es necesario que el estudiante realice este tipo de proyectos, pues cuenta con todos los conocimientos para tal fin. A pesar de que los MVB forman parte pequeña del circuito, los elementos que constituyen el resto del mismo han sido vistos en el curso de Circuitos Lógicos. OPERACIÓN DE LA MÁQUINA TRAGA MONEDAS La máquina traga monedas digital consiste de 3 módulos de 7 segmentos de ánodo común de despliegue visual. Ellos exhiben una C por cereza, una L por lima, una O por oliva y una A por aguacate. Cuando las tres lecturas coinciden (presentan la misma letra) los LED de gane cintilan a una tasa de 4Hz. Al presionar el interruptor S (normalmente abierto) las tres lecturas cambian rápidamente. Al soltar el interruptor, la lectura más a la izquierda se detiene primero, luego se detiene la de en medio y por último se detiene la de la derecha. La probabilidad de que salgan tres A es de 1/64, por lo que una de cada 16 veces existe un gane. El diagrama a bloques de la máquina traga monedas digital se muestra en la Figura 10.7. Consiste de tres circuitos de despliegue visual y un circuito de premio. Notar que los cuatro circuitos contienen un oscilador, una sección lógica combinatoria y exhibidores con LED de algún tipo. Los circuitos de despliegue lo hacen con LED en módulos de 7 segmentos, mientras que el circuito de premio lo hace con LED discretos.

FIGURA 10.7. Diagrama a bloques de la máquina traga monedas digital Cada circuito de despliegue es igual, excepto por la velocidad del oscilador. (Se varían las velocidades de los osciladores para que el juego sea más azaroso). Además, los circuitos de retardo, que determinan que tanto tarda cada lectura en detenerse, se varían para cada despliegue. El circuito de gane se dispara para que los LED cintilen a 4Hz cuando las tres lecturas muestren la misma letra. Sólo cuando todas las lecturas son idénticas, la lógica de premiado permite que la señal del oscilador de 4Hz pase a los diodos emisores de luz (LED, por sus siglas en inglés).

CIRCUITOS DE EXHIBICIÓN: RELOJ Y RETARDO En la Figura 10.8, se puede apreciar el circuito oscilador que genera la señal periódica conocida como reloj. Su periodo depende de los resistores R22 y R23, así como del valor del capacitor C1. También se muestra el circuito de retardo formado por C2 y R24. El capacitor C2 se carga a través del diodo D1 cuando se presiona S1. Al soltar S1, los pulsos de reloj siguen pasando por la compuerta U5A hasta que el capacitor C2 se descarga a través de R24. Cuando esto pasa, la salida de dicha compuerta queda en ALTO.

FIGURA 10.8. Circuitos de reloj, de retardo e interruptor común. CIRCUITOS DE EXHIBICIÓN: LÓGICA DE DECODIFICACIÓN La salida de reloj de U5A se envía al MVB2, el primero de los dos multivibradores en cascada (MVB1 y MVB2) según ilustra la Figura 10.10. Las cuatro terminales de salida de los MVB son a su vez conectadas a la lógica de decodificación formada por las compuertas U1A, U1B, U1C y U1D, más dos inversores. En su salida, la lógica decodificadora excita un módulo de 7 segmentos de ánodo común. Los LED de segmento se encienden de forma individual para formar las letras A, L, O y C cuando la lógica decodificadora así se los manda. En otras palabras, la lógica decodificadora determina que letra se exhibe en el módulo de 7 segmentos. Los MVB causan que la lógica decodificadora altere su salida cada vez que un pulso de reloj pasa por la compuerta U5A.

Veamos con más detalle el módulo de 7 segmentos, la lógica decodificadora y los MVB, en el orden enunciado. Como sabemos, con un módulo de LED de ánodo común, si cualquier cátodo es puesto en BAJO a través de un resistor para limitar la corriente, el LED se encenderá. Notar que en el esquemático del proyecto, los LED en segmentos e y f están permanentemente aterrizados a través de los resistores R5 y R6, por lo que siempre se encenderán. Ello es necesario pues las letras A, L, O y C requieren que ambos segmentos (e y f) estén encendidos. Para formar las letras completas hay que encender otros LED en segmento, llevándolos a BAJO. La función de la lógica decodificadora es llevar los segmentos apropiados a BAJO para formar las letras A, L, O y C, una a la vez. La lógica decodificadora se forma con varias compuertas, según vemos en la Figura 10.9. Los MVB proporcionan a la lógica decodificadora 4 combinaciones de BAJO y ALTO. La decodificación de ellas produce BAJOS y ALTOS para encender los LED adecuados para cada combinación.

FIGURA 10.9. Lógica decodificadora.

Por ejemplo, cuando las salidas Q de ambos multivibradores están en BAJO, como en la Figura 10.9, el circuito decodificador hará que aparezca la letra A en el módulo. Recordar que los segmentos e y f están en BAJO (aterrizados). Se puede hacer un análisis similar para las otras 3 combinaciones, para corroborar las letras de las frutas. En la Figura 10.9, realizada con OrCAD Express, también se consignan puertos jerárquicos, A1, An1, B1, etc, pues dicho paquete permite que un diagrama esquemático tenga otros debajo de él, formando una jerarquía. Dichos puertos jerárquicos permiten la conexión entre hojas diferentes, para su verificación, su documentado o simulación. Las entradas al circuito de decodificación arriban desde dos MVB en cascada (división entre 2 y división entre 4). Las salidas Q y su negada, de cada MVB, para una onda de entrada en el

reloj, se muestran en la Figura 11.10 b). Las letras correspondientes que se producen en el módulo se dan a la derecha.

FIGURA 10.10. a) Multivibradores, mas lógica decodificadora y módulo de despliegue b) Sucesión de pulsos de reloj y las letras que se forman en el módulo de despliegue. CIRCUITERÍA DE "GANE" La circuitería de premio, que se ofrece en la figura siguiente del diagrama de OrCAD Express (que constituye la raíz del diseño) actúa para cintilar dos LED cuando los 3 módulos exhiben la misma letra, a una frecuencia de 4Hz. El oscilador que se compone de las compuertas U8B y U8C, además de R31, R32 y C7, envía sus pulsos de onda cuadrada a la entrada de la compuerta U10C. Si las otras dos entradas (terminales 10 y 11) están en ALTO la señal de reloj pasará y será invertida por U8D y U8E. Cuando las salidas de éstas van a ABAJO los LED encienden, en caso contrario se apagan. El pin 11 de U10C se hace ALTO cuando la entrada a la compuerta se hace BAJO, lo cual sucede cuando el nivel lógico en el capacitor C6, que es que se tarda más en descargarse, se hace BAJO. PROCEDIMIENTO Probar en protoboard el circuito dado en las dos figuras que se anexan, con el diagrama lógico. Armar el circuito ya probado en una tablilla de desarrollo, incluyendo fuente, fusible y lamparita de neón.

PROYECTO 2

Nombre de la práctica: Análisis y Diseño de Máquinas de Estado. Objetivo de la práctica: Realizar el análisis de un circuito secuencial sincronizado por reloj, que emplea biestables tipo D. Efectuar el diseño mediante el uso de multivibradores biestable tipo J-K, cuando son disparados por flanco negativo,TPN, (Transición de Pendiente Negativa) de un problema enunciado en forma coloquial. Duración: 2 horas. Material necesario:

Una fuente de voltaje de 5V Un diodo emisores de luz (LED) Dos interruptores pulsantes NA y dos 1P2T Las siguientes resistencias: Dos de 220ohms y diez de 4.7Kohms 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados (HC o HCT). (Ver lista al final) Un 74HC86, dos 74HC107 o 74HC73, un 74HC00, un 74HC38, un 74HC02 y dos

74HC74 Alambre para conexiones. Un desarmador pequeño y pinzas Manual High Speed CMOS de Motorola

INTRODUCCIÓN Los multivibradores (MVB) son los bloques constitutivos básicos de los circuitos secuenciales y son, ellos mismos, circuitos secuenciales realimentados que pueden analizarse de modo formal. Las máquinas de estados sincronizadas por reloj son las más fáciles de entender. Máquinas de estados es un nombre genérico dado a estos circuitos secuenciales; por reloj se refiere al hecho de que sus elementos de memoria (MVB) usan una entrada llamada reloj. Por sincronizados sabemos que todos los MVB emplean la misma señal de reloj. Tal máquina de estados sólo cambia de estado cuando ocurre un flanco de disparo o pulso en la señal de reloj. ESTRUCTURA DE LA MÁQUINA DE ESTADOS La Figura 11.1, exhibe la estructura de una máquina de estados sincronizado por reloj. La memoria de estado es un grupo de n multivibradores que almacenan el estado presente de la máquina, que tiene dos estados diferentes. Todos los MVB están conectados a una señal de reloj común que ocasiona que los MVB cambien de estado con cada pulsación de reloj. Lo que constituye una pulsación depende del tipo de MVB (disparado por flanco, disparado por pulso, etc).

FIGURA 11.1. Estructura de la máquina de estados sincronizada por reloj (Máquina de Moore) El estado siguiente de una máquina de estados, en la Figura 11.1, está determinado por la lógica de estado siguiente F, como una función de las entradas y del estado actual. La lógica de salida G determina la salida como una función del estado actual y de las entradas (Máquina de Mealy) o sólo del estado actual como en la Figura 11.1 (Máquina de Moore). Tanto F como G son circuitos lógicos combinatorios a base de compuertas. Es decir: Estado siguiente = F(estado actual, entrada) Salida = G (estado actual, entrada) para una máquina de Mealy Salida = F (estado actual) para una máquina de Moore ANÁLISIS DE UNA MÁQUINA DE ESTADOS CON MVB TIPO D El análisis de las máquinas de estados sincronizadas por reloj, tiene tres pasos básicos: Determinar el estado siguiente y establecer las funciones F y G. Usar F y G para formar una tabla de estados/salidas que especifique por completo el estado siguiente y la salida del circuito. Dibujar el diagrama de estados que exhiba en forma gráfica la información del paso 2 (opcional). La Figura 11.2, muestra una máquina de estados con 3 multivibradores tipo D, disparados por flanco positivo. Para determinar la función del estado siguiente F, debemos tomar en cuenta el comportamiento de la memoria de estado. En el flanco de subida de la señal de reloj, cada MVB D muestrea su entrada D y transfiere su valor a su salida Q; la ecuación característica de un MVB tipo D es Q*=D. Por lo que, con el fin de determinar el valor siguiente de Q (es decir, Q*), primero debemos conocer el valor actual de Q. Existen dos entradas binarias al circuito X y Y. La salida Z es igual a (Q2+Q3)'.

FIGURA 11.2. Circuito secuencial a base de MVB tipo D, para realizar su análisis En la Figura 11.2, hemos designado a las salidas de los MVB como Q1, Q2 y Q3. Estas tres salidas son las variables de estado y sus valores son los estados presentes de la máquina. Hemos nombrado a sus entradas D como D1, D2 y D3. Estas señales dan la excitación para los MVB en cada pulsación de la señal de reloj. Las ecuaciones lógicas, que expresan las señales de excitación como funciones del estado actual y de la entrada, se conocen como ecuaciones de excitación, mismas que pueden deducirse del diagrama del circuito: D1 = X ; D2 = Q1 Y ; D3 = (Q'2 + Y) Q'1 Las ecuaciones de excitación son: Q*

1 = X ; Q*2 = Q1 Y + Q'3 ; Q

*3 = (Q'2 + Y) Q'1

En base a las expresiones anteriores, se construye la tabla de estados y salida:

Tabla de Estados y Salida

Estado Q1Q2Q3

XY Salida Z 00 01 11 10

S0 S3 S3 S7 S7 1

S1 S1 S1 S5 S5 0

S2 S2 S3 S7 S6 0

S3 S0 S1 S5 S4 0

S4 S2 S2 S6 S6 0

S5 S0 S2 S6 S4 0

S6 S2 S2 S6 S6 0

S7 S0 S2 S6 S4 0

Estado Siguiente Q*

1Q*2Q

*3

El diagrama topológico de la Figura 11.2 es:

FIGURA 11.3. Realización práctica (diagrama topológico) del circuito de la FIGURA 11.2 DISEÑO DE UN PROBLEMA CON MVB TIPO J-K Planteamiento: Se desea implementar un contador cíclico de 0 a 3, que pueda cambiar de estado en el flanco negativo de la señal de reloj. Existen dos entradas A y B y una salida Z, que sólo depende del estado. Al llegar el flanco activo del reloj, si la señal A es diferente al filo activo anterior, el contador debe avanzar una unidad; si la señal B está en ALTO en el instante del flanco activo también debe avanzar una unidad. En cambio, si A permanece igual y B es BAJO el contador no debe cambiar. Resumiendo, el contador debe aumentar en cero, en una o en dos unidades, con cada flanco activo de la señal de reloj. La salida Z debe ser 1 cuando el contador arribe al valor máximo. Usar multivibradores tipo J-K. SOLUCIÓN NÚMERO DE ESTADOS NECESARIO Puesto que requerimos un contador de 4 estados (0 a 3), en primera instancia necesitamos dos biestables para producir dichos estados. Pero como necesitamos memorizar el estado anterior de la variable de entrada A, debemos usar un tercer biestable para tal fin, por lo que el número de estados que se usará será de OCHO. La metodología será usar una pareja de estados para cada valor del contador: Un estado para decir que A estaba en BAJO en el flanco activo anterior y otro estado para decir que A estaba en ALTO en dicho instante. NOMBRE DE LOS ESTADOS Para designar de una manera nemotécnica a cada uno de los ocho estados, podemos usar varias opciones. La que usaremos aquí consiste de la letra S seguida de dos subíndices: el primero designa el valor decimal del contador y el segundo designa el estado anterior de la señal de entrada A, por lo que, por ejemplo: S21 es para indicar que el contador vale 2 y A estaba en ALTO en el flanco anterior. El primer paso es determinar la cantidad necesaria de estados y asignarles un nombre.

TABLA DE ESTADO Y SALIDA El segundo paso para el diseño es dibujar el diagrama de estado, en donde se dibuje la transición de cada uno de ellos de acuerdo con el valor de las variables de entrada, o alternativamente, crear una tabla de estado y salida donde se consigne el cambio de estado al ocurrir la señal de reloj. A continuación se presenta dicha tabla:

Tabla de Estado y Salida

Estado presente

AB Salida

00 01 11 10

S00 S00 S10 S21 S11 0

S01 S10 S20 S11 S01 0

S10 S10 S20 S31 S21 0

S11 S20 S30 S21 S11 0

S20 S20 S30 S01 S31 0

S21 S30 S00 S31 S21 0

S30 S30 S00 S11 S01 1

S31 S00 S10 S01 S31 1

Estado siguiente

FIGURA 11.4. Diagrama de estados. Sólo se dibujaron 27 de las 32 transiciones TABLA DE ASIGNACIÓN El tercer paso radica en darle nombre a cada salida de los MVB y elegir una combinación particular para designar a cada uno de los estados. Daremos los nombres Q2, Q1 y Q0 a sus salidas, destinando los dos primeros para llevar el conteo y el último para memorizar el valor anterior de A. Formando la tabla de asignación a partir del enunciado anterior. La idea es resolver el problema sin usar estados redundantes.

Tabla de Asignación

Estado Q2 Q1 Q0

S00 0 0 0

S01 0 0 1

S10 0 1 0

S11 0 1 1

S20 1 0 0

S21 1 0 1

S30 1 1 0

S31 1 1 1

TABLA DE TRANSICIÓN/SALIDA El cuarto paso es formar la tabla de transición/salida, combinando las dos tablas anteriores. Como se puede apreciar dicha tabla consiste de los estados futuros para cada estado actual, según el valor que tengan las entradas A y B. La tabla también muestra en su última columna el valor de la variable de salida.

Tabla de Transición/salida

Estado Q2Q1Q0

AB Salida Z 00 01 11 10

000 000 010 101 011 0

001 010 100 011 001 0

011 100 110 101 011 0

010 010 100 111 101 0

110 110 000 011 001 1

111 000 010 001 111 1

101 110 000 111 101 0

100 100 110 001 111 0

Q*2Q

*1Q

*0

TABLA DE APLICACIÓN PARA MULTIVIBRADORES J-K Esta tabla presenta los valores que deben tener las entradas J y K de un MVB J-K para realizar la transición señalada en su salida. La letra d es la condición no importa, que nos permitirá minimizar mediante mapas de Karnaugh, las compuertas para sintetizar la generación de las entradas J y K de cada biestable. Por ejemplo, si queremos que la salida Q cambie de 1 a 0, se necesita que K sea 1, sin importar el valor de J.

Tabla de Aplicación

Q Q* J K

0 0 0 d

0 1 1 d

1 0 d 1

1 1 d 0

*=después del cambio; d=no importa

TABLA DE EXCITACIÓN El quinto paso consiste en formar la tabla de excitación, que se obtiene usando la tabla de aplicación para el multivibrador J-K, en cada caso de la tabla de transición. Esta tabla es muy útil pues nos permite formar los mapas de Karnaugh, los que a su vez facilitan las ecuaciones o expresiones para las entradas J y K de cada uno de los biestables.

Tabla de Excitación

Estado Q2Q1Q0

AB

00 01 11 10

000 0d,0d,0d 0d,1d,0d 1d,0d,1d 0d,1d,1d

001 0d,1d,d1 1d,0d,d1 0d,1d,d0 0d,0d,d0

011 1d,d1,d1 1d,d0,d1 1d,d1,d0 0d,d0,d0

010 0d,d0,0d 1d,d1,0d 1d,d0,1d 1d,d1,1d

110 d0,d0,0d d1,d1,0d d1,d0,1d d1,d1,1d

111 d1,d1,d1 d1,d0,d1 d1,d1,d0 d0,d0,d0

101 d0,1d,d1 d1,0d,d1 d0,1d,d0 d0,0d,d0

100 d0,0d,0d d0,1d,0d d1,0d,1d d0,1d,1d

J2K2,J1K1,J0K0

MAPAS DE KARNAUGH A partir de la tabla de excitación podemos formar los mapas de Karnaugh, para obtener las funciones mínimas para las entradas J y K de cada biestable. Para J2 y K2:

Las funciones reducidas son: J2=Q1B + Q1Q0A' + Q0A'B + Q1Q'0A + Q'0AB = Q1B + Q1(Q0 OEXC A) + B(Q0 OEXC A) K2=Q1B + Q1Q0A' + Q0A'B + Q1Q'0A + Q'0AB = Q1B + Q1(Q0 OEXC A) + B(Q0 OEXC A) Para J1 y K1:

Las funciones reducidas son: J1=Q0A'B' + Q0AB + Q'0AB' + Q'0A'B=Q0 OEXC (A OEXC B) K1=Q0A'B' + Q0AB + Q'0AB' + Q'0A'B=Q0 OEXC (A OEXC B) Para J0 y K0:

Las funciones reducidas son: J0 = A K0 = A' El logigrama correspondiente es:

FIGURA 11.5. Circuito secuencial que satisface los requerimientos del problema PROCEDIMIENTO Armar el circuito de la Figura 11.3 y corroborar la tabla de estado. Armar el circuito de la Figura 11.6 y corroborar la tabla de estado.

FIGURA 11.6. Realización práctica del circuito de la Figura 11.5. CUESTIONARIO Diseñar un contador cíclico de 2 a 6 usando multivibradores tipo J-K. Dibujar el diagrama de estado para el primer circuito. Completar el diagrama de estado de la Figura 11.4.

Materiales

ítem cantidad referencia parte

1 2 3 4 5 6 7 8

5 2 1 1 2 1 1 1 1

R1,R2,R3,R4,R5 S1,S2 S3 S4 U1 U2 U3 U3 U4

4K7 1P1T 1P2T N. A. 74AHCT74 74AHCT74 74AHCT00 74HCT00 74AHCT02

Máquina de Estados sincronizada con reloj

Materiales

1 2 3 4 5 6 7 8 9 10 11

1 5 1 1 2 1 1 1 1 2 1

L1 R1,R2,R3,R4,R5 R6 S3 S1,S2 S4 U1 U2 U3 U4,U5 U6

LED 4K7 220 1P2T 1P1T N.A. 74HC86 74HC00 74HC10 74HC107 7438 NAND de colector abierto

PROYECTO 3

Nombre de la práctica: Diseño con Memorias de sólo Lectura. Objetivo de la práctica: Realizar dos circuitos aritméticos usando memorias EPROM (Erasable Programmable Read Only Memory, Memoria de Sólo Lectura Programable), a las cuales se les graba su contenido y se les borra para una nueva aplicación. Duración: 2 horas. Material necesario: Una fuente de voltaje de 5V Nueve diodos emisores de luz (LED) Dos interruptores DIP de cuatro elementos Las siguientes resistencias: Diez de 220ohms y ocho de 4.7Kohms 2 tablillas de conexiones (protoboard) Los siguientes circuitos integrados: Una memoria EPROM 2716, dos inversores de colector abierto 7406. Alambre para conexiones. Un desarmador pequeño y pinzas Manual Memory de Motorola INTRODUCCIÓN Una categoría mayor de memoria semiconductora es conocida como memoria de sólo lectura (ROM, por sus siglas en inglés). La memoria de sólo lectura al igual que la memoria de acceso aleatorio (RAM, por sus siglas en inglés), también es de acceso aleatorio, lo que significa que el tiempo para activar cualquiera de sus localidades es esencialmente el mismo. A diferencia de la RAM la ROM no puede ser escrita por el usuario, sino que sólo puede ser leída por él. Al usar una ROM, la programación, o sea su escritura, solamente se puede realizar por el fabricante de la misma, al llevar a cabo su fabricación. La ventaja de la ROM es su no volatilidad; su contenido no se puede, pues no puede ser borrado, incluso cuando se quita el suministro de energía del sistema. En esta práctica usaremos una ROM que sí puede ser programada por el usuario y que además puede borrarse al someterse a luz ultravioleta, llamada memoria de sólo lectura programable borrable (EPROM, por sus siglas en inglés). MEMORIA DE SÓLO LECTURA (ROM) Una ROM es mucho más simple que una RAM, puesto que el elemento de almacenamiento es un simple diodo. La presencia de un diodo representa el 1 lógico y su ausencia es el 0 lógico. La memoria de sólo lectura programable (PROM, por sus siglas en inglés) es una ROM también, pero a diferencia de esta última que es programada en la fábrica, la primera es programada por el usuario en la planta, la escuela o en su casa, en lotes de tamaño modesto. Las PROM brindan al usuario entusiasta la oportunidad de realizar proyectos con memoria no volátil. Una comodidad aún mayor la proporciona la EPROM, pues el usuario no sólo puede programarla, sino que puede borrarla una o más veces, lo que facilita la corrección de errores y la realización de mejoras, de forma económica. Una memoria de sólo lectura es un circuito combinacional, por lo que debemos decir que en realidad no es una memoria. En términos de operación de un circuito puede tratársele como a otro elemento lógico combinacional. En la Figura 12.1, se observa que es un elemento combinacional de n entradas y N salidas. Las entradas se conocen como entradas de dirección

y por tradición se les denomina como A0, A1, ..., An-1. Las salidas se llaman salidas de datos y por tradición se les denomina D0, D1, ..., DN-1. Una ROM almacena la tabla de verdad de una función lógica combinacional de n entradas y N salidas.

FIGURA 12.1. Diagrama a bloques o símbolo de una memoria de sólo lectura. MEMORIA PARA LA MULTIPLICACIÓN BINARIA DE 4 x 4 BITS Un ejemplo excelente de una función que puede construirse con una ROM es el multiplicador binario de 4 bits, sin signo. El contenido de una ROM lo especifica, por regla general, un archivo que contiene una entrada para cada una de sus localidades. Por ejemplo, la Tabla 12.1 presenta el listado de una ROM que multiplica 2 números en binario natural de 4 bits cada uno.

0 1 2 3 4 5 6 7 8 9 A B C D E F

00: 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

10: 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F

20: 00 02 04 06 08 0A 0C 0E 10 12 14 16 18 1A 1C 1E

30: 00 03 06 09 0C 0F 12 15 18 1B 1E 21 24 27 2A 2D

40: 00 04 08 0C 10 14 18 1C 20 24 28 2C 30 34 38 3C

50: 00 05 0A 0F 14 19 1E 23 28 2D 32 37 3C 41 46 4B

60: 00 06 0C 12 18 1E 24 2A 30 36 3C 42 48 4E 54 5A

70: 00 07 0E 15 1C 23 2A 31 38 3F 46 4D 54 5B 62 69

80: 00 08 10 18 20 28 30 38 40 48 50 58 60 68 70 78

90: 00 09 12 1B 24 2D 36 3F 48 51 5A 63 6C 75 7E 87

A0: 00 0A 14 1E 28 32 3C 46 50 5A 64 6E 78 82 8C 96

B0: 00 0B 16 21 2C 37 42 4D 58 63 6E 79 84 8F 9A A5

C0: 00 0C 18 24 30 3C 48 54 60 6C 78 84 90 9C A8 B4

D0: 00 0D 1A 27 34 41 4E 5B 68 75 82 8F 9C A9 B6 C3

E0: 00 0E 1C 2A 38 46 54 62 70 7E 8C 9A A8 B6 C4 D2

F0: 00 0F 1E 2D 3C 4B 5A 69 78 87 96 A5 B4 C3 D2 E1

TABLA 12.1. Archivo con texto hexadecimal que especifica el contenido de una ROM multiplicadora de 4x4

Cada línea da una dirección de inicio en la EPROM y especifica los valores de los datos de 8 bits almacenados en 16 localidades contiguas. Como son 16 líneas, necesitamos emplear 256 localidades. Lo agradable del diseño con memorias no volátiles es que por lo común se escribe un programa simple en BASIC o en otro lenguaje para calcular lo que se almacenará en la EPROM. En particular la Tabla 12.1 se formó usando EXCEL de Microsoft, en menos de 10 minutos de trabajo. La Figura 12.2, muestra la manera de usar la memoria, una vez programada en el grabador de memorias del laboratorio y la indicación mediante LED del resultado. Por facilidad se emplea la memoria 2716 de 2048 localidades aunque el diseño sólo emplea las primeras 256 localidades del dispositivo. Mediante interruptores miniatura se generan los números X y Y de 4 bits cada uno y el resultado R, de 8 bits, se observa en los diodos emisores de luz (LED). Se anexa el circuito en detalle con el paquete OrCAD Express. Las líneas de dirección de A8 a A10 se envían a 0 lógico para seleccionar siempre las 256 localidades iniciales. Las señales para habilitar la memoria y su salida se activan enviándolas a 0 lógico.

FIGURA 12.2. Diagrama esquemático para implementar la memoria multiplicadora de 4 bits MEMORIA PARA ELEVAR AL CUADRADO UN NÚMERO DE 5 BITS El circuito debe aceptar un número binario de 5 bits y generar un número binario de 10 bits que sea igual al cuadrado del número de entrada. El primer paso es construir la tabla de verdad para el circuito combinacional. La Tabla 12.2 es dicha tabla para el circuito combinacional, tomando en cuenta que sólo debemos almacenar los 8 bits más significativos del resultado.

Localidad

Entrada Cuadrado del número de entrada

X4 X3 X2 X1 X0 Salidas de la EPROM

y9 y8 y7 y6 y5 y4 y3 y2 y1 y0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 0 0 0 1 1 0 0 1 1

0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 1 0 1

0 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 0 0

0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0

0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0

0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

TABLA 12.2. Archivo con texto binario que especifica el contenido de una ROM para elevar al cuadrado un número binario de 5 bits. Los dos bits menos significativos del resultado, no se graban en la EPROM Se observa que la salida Y0 es siempre igual a la entrada X0 y que la salida Y1 es siempre 0. Por ello, sólo debemos crear la tabla de verdad con los contenidos de los ocho bits más significativos que se conjugan con los dos ya mencionados, para darnos los 10 bits del resultado. Ver Figura 12.3.

FIGURA 12.3. Memoria para elevar al cuadrado un número de 5 bits El tamaño mínimo de la EPROM debe ser de 32x8 para poder albergar la tabla de verdad; pero como es más fácil obtener una memoria 2716, aquí también emplearemos dicho circuito. Notar que ahora se mandan a 0 lógico las líneas de dirección A5 a A10 para poder elegir a las 32 localidades más bajas del CI (Circuito Integrado) 2716. PROCEDIMIENTO Grabar la memoria 2716 en sus primeras 256 localidades con la Tabla 12.1. Armar el circuito de la Figura 12.2 y corroborar 10 productos. Borrar la memoria y grabar sus primeras 32 localidades, usando la Tabla 12.2. Armar el circuito de la Figura 12.4 y corroborar 10 resultados.

FIGURA 12.4. Diagrama esquemático para elevar al cuadrado un número binario de 5 bits CUESTIONARIO Diseñar un contador cíclico de 0, 1, 2, 2, 4, 6, 7, 8, 9, 5, 10, 11, 12, 14, 15, 15, 0, 1, 2, 2 ..... Usar un 555, un 74LS193 y una EPROM 2716. Diseñar un circuito que exhiba secuencialmente "HOLA HOY EL1GES " (Obsérvese que hay un espacio después de la S, para dar 16 caracteres). Usar un 555, un 74LS193, una EPROM 2716, un 7447 y un exhibidor de 7 segmentos. Formar la tabla para multiplicar dos números de 4 bits con signo (en complemento a 2)