TrabCol2 Daniel Carbono
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ACT10. TRABAJO COLABORATIVO 2 APORTE INDIVIDUAL SISTEMAS DIGITALES BASICOS DANIEL FRANCISCO CARBONO DIAZGRANADOS– CÓDIGO 7633953 GRUPO 201417-4 TUTORA DIANA GISSELA VICTORIA DUQUE
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ACT10. TRABAJO COLABORATIVO 2APORTE INDIVIDUAL
SISTEMAS DIGITALES BASICOS
DANIEL FRANCISCO CARBONO DIAZGRANADOS– CÓDIGO 7633953GRUPO 201417-4
TUTORA
DIANA GISSELA VICTORIA DUQUE
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA-UNAD28 DE NOVIEMBRE DEL 2013
DESARROLLO DE LA PRÁCTICA
Realizar la implementación de las actividades 1, 2, 3, 4 y 5 del trabajo colaborativo 1 en VDHL.
Actividad 1
Y=(A*B)(~A*~B*C)(~A+C~)---------------Expresión booleana
La tabla de verdad
ENTRADAS SALIDASA B C Y0 0 0 00 0 1 0
0 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 0
Desarrollo en codificación VHDL
-------------------------------------------------------------------------------
--
-- Title : Actividad1
-- Design : Tcol2
-- Author : Daniel Carbono
-- Company : Sistemas Digitales Basicos
--
-------------------------------------------------------------------------------
--
-- File : Actividad1.vhd
-- Generated : Wed Nov 27 15:11:43 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.22
--
-------------------------------------------------------------------------------
--
-- Description :
--
-------------------------------------------------------------------------------
--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {Actividad1} architecture {Actividad1}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Actividad1 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
Y : out STD_LOGIC
);
end Actividad1;
--}} End of automatically maintained section
architecture Actividad1 of Actividad1 is
begin
Y<= (A AND B)AND(NOT A AND NOT B AND C)AND(A OR C);
end Actividad1;
En este ejercicio, se indican las entradas A, B, C y la salida Y como STD_LOGIC en la entidad. En la arquitectura se expresa la ecuación de salida resultante como expresión booleana Y=(A*B)(~A*~B*C)(~A+C~).
En la siguiente imagen podemos observar el compilado de la actividad:
# Compile...
# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.
# File: c:\My_Designs\Tcol2\Tcol2\src\Actividad1.vhd
# Compile Entity "Actividad1"
# Compile Architecture "Actividad1" of Entity "Actividad1"
# Compile success 0 Errors 0 Warnings Analysis time : 2.0 [s]
En la siguiente imagen podremos observar la simulación de la actividad:
Actividad 2:
ENTRADAS SALIDASC B A Y0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 11 0 1 11 1 0 01 1 1 0
Y= (~B*C)+(B*~C) ---------------Expresión booleana La tabla de verdad
Desarrollo en codificación VHDL
-------------------------------------------------------------------------------
--
-- Title : Actividad2
-- Design : Tcol2
-- Author : Daniel Carbono
-- Company : Sistemas Digitales Basicos
--
-------------------------------------------------------------------------------
--
-- File : Actividad2.vhd
-- Generated : Wed Nov 27 20:03:23 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.22
--
-------------------------------------------------------------------------------
--
-- Description :
--
-------------------------------------------------------------------------------
--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {Actividad2} architecture {Actividad2}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Actividad2 is
port(
B : in STD_LOGIC;
C : in STD_LOGIC;
Y : out STD_LOGIC
);
end Actividad2;
--}} End of automatically maintained section
architecture Actividad2 of Actividad2 is
begin
Y<=(NOT B AND C) OR (B AND NOT C);
end Actividad2;
En este ejercicio, se indican las entradas A, B, C y la salida Y como STD_LOGIC en la entidad. En la arquitectura se expresa la ecuación de salida resultante como expresión booleana Y= (~B*C)+(B*~C).
En la siguiente imagen podemos observar el compilado de la actividad:
# Compile...
# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.
# File: c:\My_Designs\Tcol2\Tcol2\src\Actividad2.vhd
# Compile Entity "Actividad2"
# Compile Architecture "Actividad2" of Entity "Actividad2"
# Compile success 0 Errors 0 Warnings Analysis time : 0.1 [s]
En la siguiente imagen podemos observar la simulación de la actividad:
Actividad 3:
Y= ~A(~C*B)*A---------------Expresión booleana La tabla de verdad
ENTRADAS SALIDASA B C Y0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 0
Desarrollo en codificación VHDL
-------------------------------------------------------------------------------
--
-- Title : Actividad3
-- Design : Tcol2
-- Author : Daniel Carbono
-- Company : Sistemas Digitales Basicos
--
-------------------------------------------------------------------------------
--
-- File : Actividad3.vhd
-- Generated : Wed Nov 27 21:44:24 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.22
--
-------------------------------------------------------------------------------
--
-- Description :
--
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--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {Actividad3} architecture {Actividad3}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Actividad3 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
Y : out STD_LOGIC
);
end Actividad3;
--}} End of automatically maintained section
architecture Actividad3 of Actividad3 is
begin
Y<=((B AND NOT C)AND A) AND A;
end Actividad3;
En este ejercicio, se indican las entradas A, B, C y la salida Y como STD_LOGIC en la entidad. En la arquitectura se expresa la ecuación de salida resultante como expresión booleana Y= ~A(~C*B)*A
En la siguiente imagen podemos observar el compilado de la actividad:
# Compile...
# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.
# File: c:\My_Designs\Tcol2\Tcol2\src\Actividad3.vhd
# Compile Entity "Actividad3"
# Compile Architecture "Actividad3" of Entity "Actividad3"
# Compile success 0 Errors 0 Warnings Analysis time : 0.1 [s]
En la siguiente imagen podemos observar la simulación de la actividad:
Actividad 4:
Y=(A*B~C)+~A+~B+(A*C) ---------------Expresión booleana La tabla de verdad
ENTRADAS SALIDASA B C Y0 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 01 1 1 1
Desarrollo en codificación VHDL
-------------------------------------------------------------------------------
--
-- Title : Actividad4
-- Design : Tcol2
-- Author : Daniel Carbono
-- Company : Sistemas Digitales Basicos
--
-------------------------------------------------------------------------------
--
-- File : Actividad4.vhd
-- Generated : Wed Nov 27 22:20:33 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.22
--
-------------------------------------------------------------------------------
--
-- Description :
--
-------------------------------------------------------------------------------
--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {Actividad4} architecture {Actividad4}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Actividad4 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
Y : out STD_LOGIC
);
end Actividad4;
--}} End of automatically maintained section
architecture Actividad4 of Actividad4 is
begin
Y<=(A AND B AND NOT C) OR NOT A OR NOT B OR (A AND C);
end Actividad4;
En este ejercicio, se indican las entradas A, B, C y la salida Y como STD_LOGIC en la entidad. En la arquitectura se expresa la ecuación de salida resultante como expresión booleana Y=(A*B~C)+~A+~B+(A*C).
En la siguiente imagen podemos observar el compilado de la actividad:
# Compile...
# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.
# File: c:\My_Designs\Tcol2\Tcol2\src\Actividad4.vhd
# Compile Entity "Actividad4"
# Compile Architecture "Actividad4" of Entity "Actividad4"
# Compile success 0 Errors 0 Warnings Analysis time : 0.1 [s]
En la siguiente imagen podemos observar la simulación de la actividad:
Actividad 5:
Y= (~B*~C*~D)+(~A*~D*~B)+(B*C*D)+(A*C*D)---------Expresión booleana La tabla de verdad
ENTRADAS SALIDASA B C D Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 01 1 0 1 11 1 1 0 01 1 1 1 1
Desarrollo en codificación VHDL
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--
-- Title : Actividad5
-- Design : Tcol2
-- Author : Daniel Carbono
-- Company : Sistemas Digitales Basicos
--
-------------------------------------------------------------------------------
--
-- File : Actividad5.vhd
-- Generated : Wed Nov 27 22:33:41 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.22
--
-------------------------------------------------------------------------------
--
-- Description :
--
-------------------------------------------------------------------------------
--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {Actividad5} architecture {Actividad5}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Actividad5 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
D : in STD_LOGIC;
Y : out STD_LOGIC
);
end Actividad5;
--}} End of automatically maintained section
architecture Actividad5 of Actividad5 is
begin
Y<= (NOT B AND NOT C AND NOT D) OR (NOT A AND NOT B AND NOT D) OR (B AND C AND D) OR (A AND C AND NOT D);
end Actividad5;
En este ejercicio, se indican las entradas A, B, C, D y la salida Y como STD_LOGIC en la entidad. En la arquitectura se expresa la ecuación de salida resultante como expresión booleana:
Y= (~B*~C*~D)+(~A*~D*~B)+(B*C*D)+(A*C*D)
En la siguiente imagen podemos observar el compilado de la actividad:
# Compile...
# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.
# File: c:\My_Designs\Tcol2\Tcol2\src\Actividad5.vhd
# Compile Entity "Actividad5"
# Compile Architecture "Actividad5" of Entity "Actividad5"
# Compile success 0 Errors 0 Warnings Analysis time : 0.1 [s]
En la siguiente imagen podemos observar la simulación de la actividad:
.
