Tarjeta entrenadora para FPGA, basada en hardware abierto

Juan González, Pablo Haya, Sergio López-Buedo, Eduardo BoemoEscuela Politécnica Superior

Universidad Autónoma de Madrid

Laboratorio B-209, Tlf: 913482268

juan@iearobotics.com, Pablo.Haya@ii.uam.es,

Sergio.López-Buedo@ii.uam.es, Eduardo.Boemo@ii.uam.es

Resumen

En este artículo se presenta la placa JPS, una tarjeta entre-nadora para FPGAs de Xilinx, diseñada con una licenciaabierta que permite a cualquiera disponer de los esquemasy planos relativos al PCB, modificarlos y/o distribuirlos,así como fabricar la placa. La tarjeta permite realizar dise-ños autónomos sobre algunos modelos de FPGAs Spartan yXC4000. Éstos se pueden cargar desde una EEPROM serieincluida en la placa, o trabajar en modo entrenador, cargan-do los diseños desde el PC.

1. Introducción

La existencia de lenguajes de descripción hardware (HDL)tales como VHDL, Verilog, Handel-C, etc hace que los di-seños sean ficheros de texto, que contienen el “código fuen-te” del circuito. Así, el proceso de diseño de hardware cadavez se parece más al de software. Esto ha conducido a queel hardware se convierta en algo que se puede compartir,al estilo de lo que sucede con licencias abiertas tales comoGPL[1]. Por ejemplo, han aparecido iniciativas como la deOpen Cores[2], donde se publican diseños complejos bajouna licencia abierta que permite ser compartidos por el restode las llamadas “comunidades de desarrollo”.

Dentro del contexto del hardware libre, parece necesariocontar con una placa sobre la que probar los circuitos, y queésta a su vez sea libre, pudiéndose compartir los esquemas,PCBs y ficheros de fabricación de manera que cualquiera lapueda fabricar, usar, modificar, y redistribuir las modifica-ciones.

Para aplicaciones de robótica, se utilizan placas microcon-troladores, de 8 bits, tales como la GP-BOT[6, 5] basadaen el microcontrolador 68hc08 o la CT6811[3], que usa el68hc11. La tarjeta JPS también está orientada a la robóticay ha sido diseñada para que se puede utilizar junto las tar-jetas mencionadas arriba, complementándolas o en su casosustituyéndolas.

2. Introducción a las FPGAs

A la hora de implementar un sistema electrónico digital, eldiseñador dispone de un conjunto amplio de tecnologías.Una de las más populares actualmente son los dispositi-vos de lógica programable (PALs, PLDs, FPGAs,...). Losdispositivos de lógica programable más versátiles son lasFPGA[10, 11] (Field Programmable Gate Array). Interna-mente, una FPGA esta compuesta por un conjunto de blo-ques iguales (CLBs) dispuesto de forma regular. Cada blo-que contiene pequeñas memorias RAM y flips-flops que sepueden configurar para realizar todo tipo de circuitos com-binacionales y secuenciales de pequeña escala. Los blo-ques se pueden interconectar entre sí mediante conexio-nes también configurables. La configuración de la FPGAse realiza mediante una comunicación serie denominadabitstream, que puede estar almacenado en una memoria ex-terna (PROM, EEPROM, RAM...) o provenir de otro siste-ma (PC, microcontrolador, otra FPGA...).

La tecnología FPGA permite realizar diseños a medida, debajo coste de desarrollo, incluso para la producción de po-cas unidades. Estas características la hacen muy interesan-te para realizar prototipado rápido. Especialmente tiene ungran interés dentro del campo docente. En el caso de la tar-jeta JPS, el estudiante puede definir su propio microcon-trolador (arquitectura y juego de instrucciones) específica-mente orientado a aplicaciones de Robótica. En unas po-cas semanas puede tener su prototipo funcionando e inte-ractuando con los motores, sensores, etc. Adicionalmente,puede utilizar la JPS para construir periféricos complejoscomo medidores de distancia por ultrasonido, conversoresserie paralelo, unidades de PWM, bloques de transmisiónde datos, etc. Sobre FPGAs, la mayoría de estas aplicacio-nes funcionan cerca un orden de magnitud más rápido queen un microcontrolador.

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3. Características de la tarjeta

La tarjeta JPS-XP84[4] (ver foto en la figura 1) es una tar-jeta entrenadora para FPGAs, de propósito general, aunqueestá pensada para ser utilizada fundamentalmente en robóti-ca. Sus dimensiones son reducidas (99x73mm) y dispone deconectores de expansión de 10 vías, compatibles con cablesplanos.

Figura 1: La tarjeta JPS, situada al lado de un disquete de 3y 1/2”

Las FPGAs de la empresa Xilinx[7]que soporta la JPS semuestran en la tabla 1. Todas ellas tienen el encapsuladoPLCC84, elegido por ser el de menor coste. Adicionalmen-te, es uno de los pocos encapsulados actuales que puedenser soldados sin herramientas especiales para SMD.

Device Logic cells Total CLBs Total FF

XC4003E 238 100 360XC4005E 466 196 616XC4010E 950 400 1120

XCS05 238 100 360XCS10 466 196 616

Cuadro 1: FPGAs soportadas por la tarjeta JPS

Las características de la tarjeta son:

6 puertos de expansión (48 pines), que dan acceso a laspatas genéricas de entrada/salida de la FPGA.

Zócalo para la inserción de un oscilador que genere laseñal de reloj para los diseños síncronos.

Led y pulsador de pruebas, conectados a unos termina-les fijos de la FPGA, para hacer pruebas de funciona-miento, sin tener que conectar ningún circuito externo.

Led de programación, conectado al terminal done, queindica si la FPGA está correctamente programada.

Tres switches de configuración genéricos, conectados atres terminales fijos, para ser utilizados como entradasde configuración en los diseños realizados.

Configuración del modo de carga de la FPGA: maes-tro o esclavo. El modo maestro permite cargar la FPGAdesde la memoria EEPROM integrada en la propia tar-jeta. El modo esclavo se utiliza para cargarla desde unsistema externo (PC o un microcontrolador)

Programación in circuit de la EEPROM.

Pulsador para hacer reset de la FPGA.

Conector para usar el cable de descarga (download)estándar de Xilinx

4. Modos de funcionamiento

La tarjeta puede trabajar en dos modos de funcionamiento:modo entrenador y modo autónomo. En el modo entrena-dor, la tarjeta se conecta a un PC desde el que se reconfigurala FPGA, usando el cable de descarga de Xilinx o bien unoconstruido por el propio desarrollador. Una vez que la simu-lación del diseño cumple con las especificaciones, y el cir-cuito se ha sintetizado correctamente , se conecta la placa yse descarga el bitstream, permitiendo comprobar físicamen-te su funcionamiento (realización de mediciones, conexiónde otros dispositivos, etc).

Para su utilización en robótica, es muy útil el modo autóno-mo, en el que el diseño se graba en una memoria EEPROMserie y la FPGA se configura automáticamente cada vez quese conecta la tarjeta o se pulsa el botón de reset. Usandouna FPGA del tipo XC10, el tiempo de reconfiguración esde 200ms.

Otra opción es configurar la tarjeta en modo entrenador(FPGA en modo esclavo) pero realizando la carga desdeun sistema microcontrolador, en vez de desde la EEPROMserie. Esto abre la posibilidad de trabajar con sistemas re-configurables o adaptables, que descarguen un determinadocircuito según las necesidades concretas.

5. Diagrama de bloques

El diagrama de bloques se muestra en la figura 2. El blo-que principal lo constituye la FPGA, a la que se añade unacircuitería adicional, dividida en los siguientes bloques:

Circuito de reloj, para la realización de diseños sín-cronos. La frecuencia del oscilador empleado dependede la aplicación de usuario.

Circuito de programación interno, constituido porla memoria EEPROM serie y un multiplexor para que

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los pines de la EEPROM sean accesibles bien desde laFPGA, para su carga, o bien desde los pines del puertode control para su programación in circuit.

Circuito de programación externa, que permite des-cargar bitstreams desde el PC o desde un sistema ex-terno.

Circuito de configuración: jumper y switch para laconfiguración de los diferentes modos de trabajo. Me-diante el jumper se pueden configurar el modo de tra-bajo: entrenador o autónomo. Mediante un conmuta-dor se selecciona si la memoria EEPROM se conecta ala FPGA o al puerto de control para programarla desdeun sistema externo, sin tener que sacarla del zócalo.

Circuito de pruebas, constituido por un led y un pul-sador conectados a los pines P68 y P69 de la FPGA,que permiten probar el correcto funcionamiento de laplaca, configurando la FPGA con un diseño de prue-bas que los use, como por ejemplo un puerta inversoraentre ellos.

Puertos de expansión. La placa incorpora 6 puertosde expansión, con 8 bits de datos, configurables paraentrada o salida, y dos pines para la alimentación, deforma que los circuitos externos conectados se puedanalimentar directamente a través de los cables de bus.Están diseñados para ser compatibles con los conecto-res de la tarjeta GP-BOT[5] y CT6811[3].

DE EXPANSIONPUERTOS

SISTEMAEXTERNO

FPGACTO. PROGINTERNO

CTO DE PROGEXTERNO

CONFIGURACIONCIRCUITOSPRUEBAS

CONMUTADORESGENERICOS

CIRCUITODE RELOJ

PC

Figura 2: Diagrama de bloques de la tarjeta JPS

Todos los detalles se pueden ver en el esquema de la figura3

6. Campos de aplicación

La tarjeta JPS se puede emplear para múltiples aplicacio-nes. Sin embargo, resulta especialmente útil en los siguien-tes campos:

Docencia, en el campo de la electrónica y los lenguajesde descripción hardware (HDL). Los alumnos diseñan,simulan, sintetizan y finalmente descargan el diseñoen la tarjeta entrenadora, pudiendo comprobar física-mente el correcto funcionamiento, tomando medidasy conectando circuitos externos. Por ser una placa li-bre y estar disponibles todos los esquemas y planos defabricación, los alumnos también pueden ampliar sufuncionalidad, diseñándose placas a su medida (reali-zación de prácticas especiales, proyectos fin de carre-ra, trabajos de doctorado,etc). De la misma manera losprofesores la pueden adaptar a las necesidades de unaasignatura concreta.

En el laboratorio de Estructura y Diseño de CircuitosDigitales[8] de la Universidad Autónoma de Madrid seestán empleando 12 placas JPS para que los alumnospuedan sintetizar sus diseños en ellas y no se quedensólo en la fase de la simulación.

Conexión con microcontroladores. Puesto que pue-de funcionar en modo autónomo, resulta muy útil parael desarrollo de periféricos para microcontroladores:controladores de sensores, coprocesadores para hacerciertas operaciones más rápidamente, etc. Además esposible realizar la carga del bitstream desde el propiosistema microcontrolador, posibilitando el desarrollode sistemas de hardware reconfigurables.

Robótica. Posibilidad de diseñar CPUs específicas pa-ra aplicaciones de robótica así como controladores pa-ra periféricos: unidades de PWM para mover servos,temporizadores, controladores para sensores de ultra-sonidos, de distancia, etc.

7. Hardware abierto

El software libre o de fuente abierta (Free Software, OpenSource) se caracteriza porque permite a cualquiera copiar,modificar y distribuir las aplicaciones, siempre acompaña-das de todos los ficheros fuentes (por ejemplo la licenciaGPL[1]).

El hardware libre o abierto toma las mismas ideas del soft-ware, pero aplicadas a este campo. El que la placa JPS seahardware abierto significa que se distribuye junto con to-dos sus esquemas y ficheros necesarios para su fabricacióny se otorga permiso explícito para que cualquiera copie losesquemas, los modifique o fabrique la placa, manteniendosiempre esta libertad en cualquier diseño derivado.

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Sergio Lopez BuedoPablo HayaJuan Gonzalez

Tarjeta entrenadora para FPGA

1.0-pro

Version PRO

1 2 3 4

ON

IO-S

GC

K1

-A1

51

0

IO-A

14

9

IO-A

13

8

IO-A

12

7

IO-A

11

6

IO-A

10

5

IO-A

94

IO-A

83

VC

C2

GN

D1

IO-A

78

4

IO-A

68

3

IO-A

58

2

IO-A

48

1

IO-A

38

0

IO-A

27

9

IO-P

GC

K4

-A1

78

IO-A

07

7

GN

D7

6

TD

O-O

75

VC

C1

1

VCC 74GND12

IO-PCGK1-A1613

IO-A1714

IO-TDI15

IO-TCK16

IO-TMS17

IO18

IO19

IO20

GND21

VCC22

IO23

IO24

IO25

IO26

IO27

IO28

IO-SGCK229

O-M130

GND31

I-M032

CCLK 73

IO-SGCK4-DOUT 72

IO-D0-DIN 71

IO-RCLK 70

IO-D1 69

IO 68

IO-D2 67

IO 66

IO-D3 65

GND 64

VCC 63

IO 62

IO-D4 61

IO 60

IO-D5 59

IO-D6 58

IO-PGCK3 57

IO-D7 56

PROGRAM 55

VCC 54

VC

C3

3

I-M

23

4

IO-P

GC

K2

35

IO-H

DC

36

IO-L

DC

37

IO3

8

IO3

9

IO4

0

IO-I

NIT

41

VC

C4

2

GN

D4

3

IO4

4

IO4

5

IO4

6

IO4

7

IO4

8

IO4

9

IO5

0

IO-S

GC

K3

51

GN

D5

2

DO

NE

53

U1

234567891

0 1

CT1

2345678910

1CT2

2 3 4 5 6 7 8 9 10

1

CT3

JP1

2 3 4 5 6 7 8 9 10

1

CT4

2 3 4 5 6 7 8 9 10

1

CT5

234567891

0 1

CT6

DATA1

CLK2

RESET/#OE3

CE#4

VCC 8

#SER_EN 7

#CEO 6

GND 5

U2

D1

R2

C1 C2 C3 C4 C5 C6 C7 C8

13 4

2

S2

R1

D2

13 4

2

S1

23456789

10

1CT7

2345678

1

CT8

R3

R4

C9

56781 2 3 4

S3

R5

C10

321

2

1

CLEMA1

S1

1A2

1B31Y 4

2A5

2B62Y 7

3Y 9

3B103A11

4Y 12

4B134A14

E15

VCC 16

GND 8

OSC8 VCC 14

GND 7

OSC1

D3

R6

P1

0P

8

P9

P4

GN

D

GND

GN

D

GN

D

GN

D

GN

D

GND

GND

VC

C

VCC

VC

C

VC

C

VC

C

VC

C

VCC

VCC

P3

P5

P7

P6

P13

P14

P18

P19

P20

P25P23

P24

INIT

INIT

INIT

P4

5

P4

6

P4

7

P4

8

P4

9P

50

P5

1

P5

6

P5

7

P5

8

P5

9

P6

0

P6

1

P6

2

P6

5

CONFIG_0

CONFIG_0

CONFIG_1

CONFIG_1

P8

4

P8

3P

82

P8

1

P8

0

P7

9

P7

8

P7

7

DONE

DONE

DONE

DONE

PROGPROG

PROG

P2

6

P2

7

P2

8

P2

9

P3

5

P3

8P

39

P4

0

P4

4

CONFIG_2

CONFIG_2TEST_INTEST_OUT

CCLK

CCLK

CCLK

CCLK

DATA

DATA

DATA

DATA

RST

CARGA/#GRABACION

RELOJ

RELOJ

CE#

RESET#/OE

SCLKXC4000EPC84"

AT17C128

680

vcc

100nF 100nF 100nF 100nF 100nF 100nF 100nF 100nF

vcc

VCC

680

vcc

VCC

VCC

vcc

4K7

4K7

VCC

100nF

4k7

vccvcc

100nF

74157"

OSCILADOR"

VCC

680

Configuracion delmodo de carga

ON: EEPROMOFF: PC

XILINXALIMENTACION

PUERTO A PUERTO F

PU

ER

TO

B

PUERTO CPUERTO D PUERTO E

Do

wn

loa

d c

ab

leC

ON

TR

OL

+5V

Jack Hembra

+5vGND

Numeracion de losConectores de los

puertos

+

-

123456 7 8 9 10

XCS10XCS05

Condensadores de desacoplo

S1: Pulsador de programacionS2: Pulsador de TESTD1: Led de programacionD2: Led de TEST

Led dePower ON

Figura3:E

squema

dela

placaJPS

4/6

Figura 4: Robot de docencia, que lleva una CPU diseñadaen VHDL y sintetizada en la placa JPS

8. Un ejemplo de uso: robot de do-cencia

En el laboratorio de Arquitectura e Ingeniería de Compu-tadores los alumnos trabajan en el estudio y diseño de unaCPU de docencia, de tipo RISC, de 16 bits, con una arqui-tectura Harvard y un total de 8 instrucciones. Esta CPU hasido implementada en VHDL y sintetizada en una FPGA detipo Spartan I (XCS10).

Una de las aplicaciones realizadas ha sido el robot de do-cencia, mostrado en la figura 4, programado para seguir unalínea negra sobre un fondo blanco. Los resultados de sinte-tizar la CPU junto con la memoria que contiene el programase muestran en la tabla 2.

Número de CLBs 147 (75 %)Máxima frecuencia 12MHZ

Cuadro 2: Resultados de la síntesis de la CPU del robot dedocencia

El programa del robot sigue líneas ocupa en total 56 bytes yla FPGA se encuentra al 75 % de ocupación. Otros ejemplosde aplicaciones se muestra en la tabla 3.

9. Ventajas e inconvenientes

Las ventajas de la tarjeta JPS frente a los tradicionales sis-temas basados en microcontroladores son las que se derivande la utilización de las FPGAs:

Hardware a la medida. El diseñador no tiene que bus-car los productos del mercado que mejor se adaptena sus diseños, sino que se los diseña a la medida de

Diseño CLBs ocupadosAlgoritmo de criptografía RSAClave de 8 bits 96 (49 %)Clave de 16 bits 164 (84 %)Algoritmo de compresión LZ 122 (82 %)Reloj digital 113 (58 %)

Cuadro 3: Otros diseños sintetizados

sus necesidades, o reutiliza o modifica los diseños yaexistentes. En robótica, es muy común emplear un mi-crocontrolador u otro en función de los periféricos quetraiga integrados, y es muy común que sólo se utili-cen unos pocos de ellos. En un sistema que incorpo-ren FPGAs, es el diseñador el que implemente sólo loscontroladores necesarios. Se abren nuevas posibilida-des de diseño, como por ejemplo el crear una CPU es-pecífica para una aplicación determinada junto con suspropios controladores de periféricos.

Acortamiento del ciclo de diseño. El modelo de di-seño hardware basado en HDL contiene muchas de lasventajas del diseño software. El circuito es ahora unfichero de texto, que se puede editar, simular, modifi-car y finalmente sintetizar. Se pueden crear reposito-rios hardware, con colecciones de diseños ya proba-dos: controladores de VGA, UARTs, temporizadores,CPUs, etc. El diseñador puede crear prototipos muyrápidamente, probarlos, medirlos y modificarlos.

Flexibilidad. Con el mismo hardware físico, consegui-mos tener hardware con comportamientos diferentes.En la misma placa JPS, ahora podemos tener sinteti-zada una CPU, y más adelante podemos probar unaUART.

Posibilidad de pasar algoritmos al hardware: En losdiseños mixtos microcontrolador/FPGA se puede op-tar por implementar una solución hardware frente auno puramente software, consiguiéndose una mayorvelocidad. Por ejemplo la implementación de algorit-mos de cifrado. En un microcontrolador de 8 bits estosería un proceso lento, pero se convierte en viable si seañade un hardware que haga el cifrado.

Diseños hardware libres. Posibilidad de realizar di-seños hardware libres que se compartan dentro de lacomunidad hardware y que cualquier diseñador pue-da utilizarlos, modificarlos y distribuir las modifica-ciones. Esto es especialmente útil en el campo de ladocencia y la investigación. Esto se potencia si el hard-ware físico en el que se prueban los diseños es tambiénlibre, como es el caso de la placa JPS. Desaparece ladependencia con el fabricante de la placa y cada Uni-versidad o diseñador puede fabricarse las placas queconsidere necesarias.

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Este tipo de arquitecturas presenta también una serie de in-convenientes:

Mayor precio. Una FPGA en comparación con unmicrocontrolador es mucho más cara. En concreto, laFPGA utilizada en el robot de docencia cuesta 24 eurosfrente a los 5 euros (precios en el 2003) que costaría tí-picamente un microcontrolador de 8 bits en el que sepuede implementar fácilmente el mismo algoritmo deseguir la línea.

Entornos de desarrollo propietarios, con licenciasaltas. Para realizar la síntesis del hardware hay queutilizar las herramientas del fabricante de las FPGA,que son caras y al día de hoy no existen alternativaslibres.

10. Conclusiones

Se ha diseñado una placa pequeña, sencilla y libre, paraque los estudiantes puedan construir prototipos utilizandoFPGA’s. En la Universidad Autónoma de Madrid se es-tá empleando en el laboratorio de Estructura y Diseño deCircuitos Digitales y en el de Arquitectura e Ingeniería deComputadores. Con esta placa se ha construido un prototipode un robot seguidor de línea (robot de docencia) que en vezde un microcontrolador clásico utiliza una CPU diseñada enVHDL y sintetizada en una FPGA.

Referencias

[1] Licencia pública GNU. Traducción al castellano.http://gugs.sindominio.net/gnu-gpl/gples.html

[2] OpenCores. Repositorio de diseños hardware, descri-tos en lenguajes HDL, para ser sintetizados en FPGAs.http://www.opencores.org.

[3] Tarjeta CT6811, basada en el microcontrolador68hc11.http://www.iearobotics.com/proyectos/ct6811/ct6811.html

[4] Tarjeta JPS.http://www.iearobotics.com/personal/juan/doctorado/jps-xpc84/jps-xpc84.html

[5] Tarjeta GP-BOT, basada en el microcontrolador68hc908GP32.http://www.ii.uam.es/~gdrivera/robotica/gp_bot/gp_bot.htm

[6] G. González de Rivera, S. López-Buedo, I. González,C. Venegas, J. Garrido y E. Boemo, “GP_BOT: Pla-taforma Hardware para la enseñanza de Robótica enIngeniería Informática".TAEE’02. Pp 67-70. Univer-sidad de las Palmas de Gran Canaria, España. Febrerode 2002.

[7] Empresa Xilinx, fabricante de FPGAs.http://www.xilinx.com

[8] Estructura y Diseño de Circuitos Digitales.www.ii.uam.es/~ivan/temario.htm

[9] Sven E. Wahlstrom. Programmable Logic Arrays –Cheaper by the Millions Electronics, 40(25), pp. 90-95, December 11, 1967.

[10] Oldfield J. and Dorf R. , "Field-Programmable GateArrays. Reconfigurable Logic for Rapid Prototypingand Implementation of Digital Sistems", John Wiley& Son. 1995.

[11] Trimberger S., "Field-Programmable Gate ArraysTechnology", ", Boston: Kluwer AcademicPublishers, 1995.

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