Sistemas Digitales Secuenciales 2010 B

5/7/2018 Sistemas Digitales Secuenciales 2010 B - slidepdf.com

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SISTEMAS DIGITALES SECUENCIALES

GEORFFREY ACEVEDO GONZÁLEZ

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA - UNAD

FACULTAD DE CIENCIAS BÁSICAS E INGENIERÍAPROGRAMA DE INGENIERÍA ELECTRÓNICA

MEDELLÍN 2008

Actualización del 26 de febrero de 2008

Para recibir actualizaciones y anexos de este material se debe dirigir la solicitud al [email protected]

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA – UNAD

ESCUELA DE CIENCIAS BÁSICAS, TECNOLOGÍA E INGENIERÍA

CONTENIDO DIDÁCTICO DEL CURSO: 90178 – SISTEMAS DIGITALES SECUENCIALES

mailto:[email protected]

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MÓDULO

SI S T E MA S DIGIT AL E S S E C U E N C I AL E SPRIMERA EDICIÓN

Ed itor d e tex to Open Off i ce 2 .3.1

© Copyright

Universidad Nacional Abierta y a Distancia

ISBN

2008

Medellín, Colombia


ESCUELA DE CIENCIAS BÁSICAS, TECNOLOGÍA E INGENIERÍA

CONTENIDO DIDÁCTICO DEL CURSO: 90178 – SISTEMAS DIGITALES SECUENCIALES



¡OH dicha de entender,mayor que la de imaginar o lade sentir! Borges.

El curso de Sistemas Digitales Secuenciales, es un curso introductorio en el aapasionante tema de la electrónica Digital Secuencial. Ha sido diseñado para ser uncurso de tercer nivel en los programas de Ingeniería o Tecnología Electrónica.

Para leer el módulo se necesitan los conceptos básicos de la teoría conjuntos,la lógica proposicional, álgebra Booleana, las técnicas de simplificación de Mapas deKarnaugh y analítica al igual que los conceptos básicos de electrónica digitalcombinacional, como lo son los diferentes tipos de compuertas y el diseño de circuitosde aplicación.

La intención es que el estudiante pueda aprender de este módulo por sí mismo,en este sentido es un texto escrito más para los estudiantes que para el profesor ytiene la pretensión de motivar la generación de preguntas antes de comenzar aofrecer cualquier información.

Los sistemas digitales secuenciales introducen el concepto de memoria a loscircuitos combinacionales, lo que nos permitirá dar solución a nuevos y apasionantesproblemas.

La posibilidad de recordar el estado actual y “tomar una decisión” para

entregar luego una salida abre el abanico de las posibilidades en el diseño dedispositivos digitales electrónicos, tanto en el control de procesos industriales como enla electrónica de consumo.

El área del conocimiento que corresponde este curso académico es cienciasbásicas e ingeniería, específicamente el campo de formación profesional específico,adquiriendo importancia, pues es el encargado de fundamentar el estudio de lossistemas digitales que conservan la “memoria” de sus estados anteriores, condiciónque permite el diseño de circuitos que pueden establecer secuencias.

Tiene como propósito que el estudiante domine los conceptos básicos sobre

almacenamiento y procesamiento de información digital; así, el estudiante estará encapacidad de realizar diseños básicos usando temporizadores, comprenderá lassecuencias y protocolos para el almacenamiento y lectura en memoria, diseñarácontadores y estará en capacidad de seguir un proceso adecuado en el diseño decircuitos secuenciales.

Algunos aspectos esenciales, que resalta el curso son:


ESCUELA DE CIENCIAS BÁSICAS, TECNOLOGÍA E INGENIERÍACONTENIDO DIDÁCTICO DEL CURSO: 90178 – SISTEMAS DIGITALES SECUENCIALES



Aplicar las etapas del diseño de circuitos digitales secuenciales para la soluciónde problemas propios del campo de aplicación de la Electrónica Digital a nivel deIngeniería y de Tecnología.

Conocer las diferentes herramientas del diseño que sirven como componentesbásicos para el desarrollo de dispositivos electrónicos digitales.

Mediante el desarrollo de las unidades didácticas se pretende ubicar alestudiante en un ambiente ideal para la apropiación de conceptos y destrezasindispensables para la comprensión y diseño de sistemas digitales secuenciales y susaplicaciones en la solución de problemas prácticos. Este desarrollo de habilidades ycompetencias propias del área digital tendrá aplicables en otros campos de suformación que permitirán proyectar el curso como herramienta vital en el campo de lainvestigación.

Que estas páginas os brinden muchas horas de diversión.

Agradezco a todos los estudiante y tutores su valiosa colaboración.

Georffrey Acevedo G.





CONTENIDO

Unidad 1

INTRODUCCIÓN A LAS UNIDADES DIGITALES BÁSICAS DE ALMACENAMIENTO

capítulo 1 Conceptos previos

Álgebra de variables lógicasTablas de verdadFunción de variables lógicasFunciones de dos variablesCompuertas lógicasTecnología TTL y CMOSTeoremas para dos variablesMInterms y MaxtermsDiseño de un Multiplexor en VHDL

capítulo 2 Almacenamiento en registros

LATCH-compuerta ORLATCH setLATCH resetLATCH set-reset

-diseño-símbolo-tabla de verdad-diagrama de estados

LATCH sr con línea de controlLATCH tipo data

-vhdl latch tipo dataLATCH d con señal de controlLATCH tipo jkLATCH tipo jk con señal de controlLATCH tipo toggleLATCH tipo t con señal de control

capítulo 3 Aplicaciones al diseño de Multivibradores

Circuitos Multi-vibradotesCircuitos de tiempo

-Módulo temporizador de precisión 555-555 como astable:





- Frecuencia de oscilación-555 como monoestable

Unidad 2 FLIP-FLOPS y DISEÑO DE MAQUINAS DE ESTADO

capítulo 1 Flip-Flops

Flip-Flop activos por flanco positivo y flanco negativo-Flip-Flop activo por flanco Positivo-Flip-Flop activo por flanco Negativo

Circuitos generadores de FlancoDiseño de Sistemas Síncronos en VHDLVHDL Flip-Flop Data con circuito detector de FlancoCircuitos generadores de FlancoDiseño de circuitos generadores de flanco

-Señal de reloj a la salida del circuito detector de flancos de bajada

-Señal de reloj a la salida del circuito detector de flancos de subida-Circuito detector de Flanco de Subida-Circuito detector de Flanco de Bajada

VHDL Flip-Flop Data SícronoCircuitos de PRESET y RESET asíncronos:VHDL F-F tipo D con puesta a cero y a uno asíncronas:

capítulo 2 Aplicaciones de los Flip-Flop

Almacenamiento paralelo de datosDivisión de frecuencia

ContadoresContadores AsíncronosVHDL Circuito Contador Ascendente O Descendente

VHDL Definición de paquetes

Capítulo 3 Sistemas Secuenciales

-Modelo de un circuito secuencial-Etapas del diseño de circuitos-Etapa lógica-Etapa de memoria

-Circuito secuencial sincronizado-Diagrama de estados-Tabla de estados-Tabla de estado futuro

Circuitos Moore y MeeleyEtapas del diseño

-Diagrama de estados-Identificación del Número de estados-Tabla de estados





-Asignación de estados-Tabla de transición

Memorias-Bus de dirección-Bus de datos

-Señales de control

Anexos

Anexo A – Instalacón de Xilinx 7.1iAnexo B – Cómo crear un proyecto esquemático en Xilinx 7.1i





Unidad 11Introducción a las unidades digitales básicas de

almacenamiento





OBJETIVO GENERAL

Estudiar, analizar y profundizar los conceptos fundamentales de la teoría del diseño y manejo de dmediante cerrojos, y el almacenamiento en Latches, Latch S-R, Latch D, Flip flops disparados por f(Flip- Flop Maestro esclavo, Flip-Flop tipo JK, Flip-flop tipo Toggle, Flip-flop tipo Data, con aplicaccon Monoestables, astables, y por último en cada capítulo se aplicará al diseño en FPGA y programen VHDL.

OBJETIVOS ESPECÍFICOS

1.Identificar los dispositivos de almacenamiento básicos.2.Distinguir las diferentes clases Latch.3.Representar una función usando diagramas de tiempos.4.Realizar diseños usando LATCH.5.Aplicar los diagramas de tiempo para el análisis de un circuito secuencial.





Capítulo 11:

• Fase de reconocimiento

• Lección 1

En esta lección reforzaremos algunos conceptos de Sistemas Digitales Básicos y VHDL que se d

tener para poder hacer la lectura significativa del curso:Álgebra de variables lógicas:

Características de las variables lógicas:

La variable lógica debe ser excluyentes:Debemos poder determinar su valor de verdad, definiéndola como verdadera o falasa.

La variable lógica debe ser diferenciable:Debeos poder decir con claridad si son o no son verdaderas o falsas. (Que la variable exprese sente

claras). Por ejemplo:P = La temperatura es de 250C.

Esta es una variable de la cual podemos afirmar con claridad que sea verdadera o falsa.

Los valores de verdad podemos representarlos así:

Verdadera = ON = VERDE = 1

Falasa= OFF = ROJO = 0

Como los valores de verdad son mutuamente excluyentes podemos usar la siguiente representación

_____

Verdadero = Falso





_________

Falso = VerdaderoAquí la línea horizontal representa la negación del valor que tiene debajo.

Representación de las variables lógicas:Para representar las variables lógicas usamos las últimas letras del alfabeto como p, q, r, s, t. v. x. y

Si usamos como variable lógica la p, ésta podrá tomar uno sólo de los valores de verdad del conjunto{verdadero, falso}.

Es decir que p puede ser verdadera o falsa pero no tener los dos valores de verdad al mismo tiemp

acuerdo a la propiedad de ser excluyente.

• Lección 2.

Tablas de verdad:Una tabla de verdad esta constituida por los posibles valores de la variable lógica y las posibles funcde la variable.

Variables Función

Posibles

Valores de

Verdad de la

variable

Posibles

Valores de

Verdad de la

función

Función de las variables lógicas:La función de dichas variables lógicas la representamos comúnmente por la letra F. Y está determpor su tabla de verdad.

Función de una variable lógica:F(p) = se lee “efe de P”. Y será la función de la variable lógica p. F(p) al igual que p también tomvalor de verdad del conjunto:

{verdadero, falso}.

Pero dicho valor de verdad siempre estará determinada por el valor de verdad de la variable p. En palabras F(p) depende del valor de p.





F( p) = Verdadero.

F( p) = Falso.

Observemos como en la siguiente tabla de la función, las posibles funciones de la variable son en tot

Este número de posibilidades podemos calcularlo como 22.

Posibles Variable. Posibles funciones de la variablep F1( p) F2( p) F3( p) F4( p)F F V F VV F F V V

En términos de la variable p, estas funciones podemos definirlas como sigue:

F1( p) = F__

F2( p) = p

F3( p) = p

F4( p) = V

Funciones de dos variables p y s:

Las posibles funciones de las variables son en total 16. Este número de posibilidades podemos calccomo 24, en donde el cuatro son el número de posibles combinaciones verdadero y falso paravariables es así:

(Dos valores de verdad)22 (dos variables)

p s F1(p,s) F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F15 F16

F F F V F V F V F V F V F V F V F V

F V F F V V F F V V F F V V F F V V

V F F F F F V V V V F F F F V V V V

V V F F F F F F F F V V V V V V V VEn términos de la variable p y de s, estas funciones podemos definirlas como sigue:

F1(p,s) = F

F2(p,s) = p NOR s

F3(p,s) = (p EXOR s). s

F4(p,s) = No p





F5(p,s) = (p EXOR s). p

F6(p,s) = NO sF7(p,s) = p EXOR sF8(p,s) = p NAND s

F9(p,s) = p AND sF10(p,s) = p EXNOR s

F11(p,s) = s

F12(p,s) = NO[(p EXOR s). p]

F13(p,s) = p

F14(p,s) = NO[(p EXOR s). s]

F15(p,s) = p OR sF16(p,s) = V

Las funcione subrayadas corresponden a las funciones más utilizadas, las cuales especifica

continuación:

P S NO P P AND S P OR S P EXOR SF F V F F F

F V V F V V

V F F F V V

V V F V V F

Nemotécnicamente podemos definirlas así:

AND: Verdadero-verdadero para ser verdadero...... x

OR : Falso-falso para ser falso.............. +

EXOR : Iguales para ser falso. .......... ⊕





Funciones de más de dos variables lógicas:

Son las funciones que para establecer su valor de verdad dependen de más de dos variables lógicas

Ejemplo:

Representación de una función de tres variables lógicas:

Primero debemos determinar el número de las posibles combinaciones de valores de verdad para lavariables, que en este caso denominaremos A, B y C. Y los valores de vedad los representaremos para Verdadero y 0 para falso.

Como se trata de combinara 3 variables lógicas diferentes, y los valores de verdad posibles sonVerdadero y Falso, son necesarias:

23 = 8 Ocho combinaciones posibles.

Ahora sí podemos construir la tabla de verdad para la función:

A B C F(A,B,C) = Z0 0 0 0

0 0 1 10 1 0 0

0 1 1 11 0 0 0

1 0 1 11 1 0 0

1 1 1 1

Z, está definida por todos aquellos valores que la afirman. Es decir únicamente por los valoresobservamos resaltados en la tabla de verdad.

Representación gráfica de las funciones lógicas:

Por comodidad usaremos las letras A y B para representar las variables:

La representación gráfica de las funciones coincide con la representación en diagrama de bloque d

sistema:

1-Función Inversora. (Invierte el valor de verdad de las funciones lógicas)

COMPUERTASeñales de

entrada

Función

OUT

A Ā





2-Función AND.Es equivalente a decir: A and B = A . B = AB

3-Función OR.Es equivalente a decir: A or B = A + B

3-Función XOR.Es equivalente a decir: A xor B = A B

4-Función BUFFER.Mantiene la señal.

5-Función NAND.

6-Función NOR.

AB

A and B

A + BBA

AB A B

A Ā

A

BA and B





7-Función EXNOR.

A + BB

A

AB A B





◦ Lección 3

Tecnología TTL y CMOS:

TTL:Significa tecnología de transistor a transistor y maneja los siguientes umbrales de voltaje para determel 1 o el 0 lógico en sus entradas:

CMOS:Significa tecnología metal oxido semiconductor y maneja los siguientes umbrales de voltaje determinar el 1 o el 0 lógico en sus entradas:

La notación de los valores de verdad tendrá entonces la siguiente representación:

1 para el VERDADERO0 para el FALSO

Haciendo uso de estas representaciones y de esta notación, podemos representar la función Z devariable lógica así:

Margen de

seguridad.

5V Hmáx

2V Hmín

0.8V Lmín

1 lógico

0 lógico

Margen de

seguridad.

5V Hmáx

3.5V Hmín

1.5V Lmín

1 lógico

0 lógico





1. Definimos la función Z por su tabla de verdad,La función Z como vimos, está definida arbitrariamente. Pero dependerá de los valores de verdalas variables A; B y C tal y como lo determine la tabla de verdad siguiente:

AB C F(A,B,C) = Z

0 0 0 0

0 0 1 10 1 0 0

0 1 1 11 0 0 0

1 0 1 11 1 0 0

1 1 1 1

2. Recordemos que Z, está definida por todos aquellos valores que la afirman. Es decir únicampor los valores que observamos resaltados en la tabla de verdad.

La función Z es: Z = A’B’C + A’BC + AB’C + ABC

El circuito lógico de la variable Z es como sigue:

BA ZC B’A’ C’





Representación en diagramas de bloques:

Técnicas De Simplificación

Teoremas del álgebra Booleana:

I- Teoremas para una variable:

A = A

A + 0 = A

A + 1 = 1

A+ A = A

A + A' = 1

Teoremas Duales:

A . 0 = 0

A . 1 = A

A . A = A

A . A' = 0

A manera de nemotectnia, observemos como las operaciones de suma y producto coinciden parfunciones OR y AND:

0 + 0 = 0

0 + 1 = 1

1 + 1 = 1

0. 0 = 0

0 . 1 = 0

1 . 1 = 1

CIRCUITOLOGICO





◦ Lección 4

Teoremas para dos variables:

1) A + AB = ADemostración: A(1 + B) = A(1) = A

2) A + AB = A + BDemostración: A + AB +AB = A + B(A + A) = A + B(Aplicando el criterio anterior).

3) AC + AB + BC = AC + AB

4) AC + AB = (A + B)(A + C)

Teoremas DUALES para dos variables:

1) A(A + B) = A

2) A(A + B) = AB

3) (A + C)(A + B)(B + C) = (A + C)(A + B)

4) (A + C)(A + B) = AB + AC

Observemos que el truco para obtener estas funciones consiste en cambiar + por * y * por +. Estgracias al teorema de Morgan.

Teorema de Morgan:

A.B.C = A + B + C

Igualmente podemos expresar el teorema en su dualidad:

A + B + C = A. B. C

Formas estándar de las funciones lógicas:





Las funciones lógicas se pueden expresar como suma de productos o productos de sumas lógicas. productos son llamados estándar, es decir, involucran todas las variables. Ejemplo:

A B C F(A,B,C) = Z0 0 0 10 0 1 1

0 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

Como suma de productos:Z estará dada por los valores de Z que la hacen verdadera (1)

La función Z es: Z = A’B’C’ + A’B’C + A’BC + AB’C + ABC’ + ABC

Como producto de sumas:Z estará dada por los valores de Z que la hacen falsa (0). Pero al contrario de del caso anteriovariables se complementan donde están afirmadas y no se complementan donde están negadas.

La función Z es: Z =(A + B’ + C) (A + B’ + C’)

Las representaciones anteriores de Z reciben el nombre de Minterms y Maxterms:

Z como Minterms mi: Z = Σ(m0 , m1 , m3 , m5 , m6 , m7 )

Z como Maxterms mi: Z = ΠM(2,4)

Niveles de integración de los circuitos digitales básicosSegún el número de puertas lógicas los circuitos integrados se clasifican como:Nombre Significado Compuertas lógicasSSI Small-scale-integrated <12MSI Medium-scale-integrated 12 - 100LSI Large-scale-integrated 100 - 1000

VLSI Very-large-scale-integrated

Un ejemplo de SSI es la 7408, de MSI un multiplexor y de LSI una memoria.





DECODIFICADOR PARA DISPLAY

Display de 7 segmentos:

Internamente, se trata de siete diodos dispuestos de la siguiente manera respectivamente:

◦ Lección 5

Diseño de un Multiplexor en VHDL:

Ánodocomún

7447

Cátodocomún

7448

a

b

c

d

e

f g

a

b

c

d

e

f g

IntegradoaUsar

R

E

S

Vcc

R

E

S





En esta lección haremos un reconocimiento de los conocimientos adquiridos en sistemas digitalesbásicos sobre VHDL, para lograr nuestro objetivo diseñaremos un multiplexor dos a 1 en VHDL,retomando y analizando las etapas del programa:

Recordemos que un circuito multiplexor 2 a 1 permite seleccionar entre dos canales de entrada cua

el canal que podrá salir por la única línea de salida:

MULTIPLEXOR 2 a 1

Este es un circuito de multiplexión en el tiempo (TDM) muy común en telecomunicaciones; imaginque Venn y Aristóteles desean comunicarse de Natunga a Macondo pero entre los dos destinosexiste un único canal de comunicaciones. ¿Cómo usar este único canal para que las dos perspuedan estar en comunicación con Macondo al mismo tiempo? ....La solución es muy simple: permitque Aristóteles se comunique por unas fracciones de segundo y que en la siguiente fracción de seglo haga Venn, pero debemos hacerlo a una velocidad tal que los usuarios no se percaten del asunto. La tarea de conectar y desconectar rápidamente los canales A y B (usuarios de Natunga) de la única señal de sal

realizada por el circuito multiplexor.

Veamos la tabla de estados:

Tabla de estados:

Caso A B Control C Salida

0 0 0 0 0

1 0 0 1 0

Canal A

Canal B

Selecciona la salida( Es la señal de control)

Selecciona elcanal A con 0 y el

Canal B con 1

Salida unúnico canal





2 0 1 0 0

3 0 1 1 1

4 1 0 0 1

5 1 0 1 0

6 1 1 0 1

7 1 1 1 1

Obtengamos la función lógica:(Puedes repasar estos conceptos en el captítulo de Álgebra Booleana del módulo de Lógica Matemácomplementarlos con el Módulo de Sistemas Digitales Básicos)

f(A,B,Control) = A'BC + AB'C' + ABC' + ABCSimplificación:

f(A,B,Control) = (A'BC + ABC) + (AB'C' + ABC')f(A,B,Control) = BC(A' + A) + AC'(B' + B)f(A,B,Control) = BC(1) + AC'(1)f(A,B,Control) = BC + AC'

Recordimos que el algoritmo en VHDL consta de básicamente tres etapas:

1. Definición de las librerías

2. Declaración de las variables de entrada y salida

3. Arquitectura, donde se describe el comportamiento lógico del sistema.

A continuación hacemos la descripción detallada de éstas etapas.. (No olvides retomar todos éstosconceptos en el módulo de Sistemas Digitales Básicos).





Agoritmo en VHDL:

library ieee;use ieee.std_logic_1164.all;

entity MUX2a1_a is port(A, B: in std_logic;C: in std_logic;Y: out std_logic);end MUX2a1_a;

architecture funcionamiento of MUX2a1_a isbeginY<= ( B and C ) or ( A and not(C) );

end funcionamiento;

Otra forma de resolverlo es:

library ieee;

use ieee.std_logic_1164.all;

entity mux2a1 is port(entrada: in std_logic_vector(3 downto 0); --Definimos las entradas A, y Bcontrol: in std_logic; --Definimos las señales ce dontrol C1y: out std_logic);

end mux2a1;

architecture archmux2a1 of mux2a1 isbegin

p1: process (entrada,control)

Entidad

Donde se definen las señales de entrada y salida del sistema:

Arquitectura

Donde se define la función del circuito

Funición del sistema:

f(A, B, C) = Y = B*C + A*~C

SISTEMA

f(A, B, C)

A

B Y

Sel

Definiciones:

Librerías y paquetetes a utilizar

ieee. : Librería a utilizar std_logic_1164.all: Paquete a utilizar; más completo que el tipo

bit, al incluir los estados de alta impedancia y de no importa.

IN OUT





begin case control is when "0" => y<=entrada(0); when "1" => y<=entrada(1); when others => y<=entrada(0);

end case;end process;end archmux2a1;





Capítulo 22:

Almacenamiento en Registros

SistemaCombinacional

Sistema de

Retroalimentación

Sistema Secuencial





◦ Lección 6

En esta lección aprenderemos a diseñar una unidad básica de almacenamiento a partir dconocimientos adquiridos en el curso de sistemas digitales básicos.

1.1.1 LATCH

Un LATCH es la unidad de almacenamiento básico es y la unidad fundamental para construir losdiferentes tipos de FLIP-FLOP que estudiaremos más adelante.

Partamos de considerar un LATCH como un sistema con una variable de entrada y una variable desalida, tal y como se muestra en la siguiente figura:

Figura 1

Estamos buscando diseñar un circuito que permita el almacenamiento de la mínima unidad lógica, esdecir, de un bit. Esto es, pretendemos diseñar un circuito que nos permita almacenar un uno lógico ocero lógico. En otras palabras, queremos almacenar o retener 5Voltios ó 0Voltios en un puntoespecífico de un circuito hasta que lo deseemos.

La pregunta ahora es, ¿qué utilidad práctica podría tener dicho circuito digital?, ¿De qué puede servialmacenar un dígito?

Dejemos volar la imaginación y propongamos una aplicación a nuestro primer circuito digital dealmacenamiento de un bit:

Resulta que nuestro amigo Boole ha puesto en la jaula de su hermoso canario un nuevo columpio pepasado horas sin lograr determinar si su canario hace o no uso del nuevo juguete. ¿Cómo podemosayudar a Boole con ésta fatigante tarea?

Figura 2

Muy bien, ya tenemos nuestro primer problema por resolver, ahora procederemos a diseñar un sistemtal que una luz permanezca encendida una vez que nuestro canario halla hecho uso del columpio.

LATCHEntradaIN SalidaOUT

Señal de entrada

Circuito

Señal de salida





Necesitamos entonces que la luz no se apague hasta que Boole la observe. ¿Cómo podemos hacer de la electrónica digital para crear nuestra primera unidad de almacenamiento de información? Para dar inicio al proceso de diseño debemos hacer un repaso de algunos de los conceptos aprendiden el curso de Sistemas Digitales Básicos y lógica Matemática. El primer concepto que repasaremos

de las compuertas OR.

Repaso: COMPUERTA OR:Recordemos los posibles valores de verdad para la compuerta OR, nuestra unidad fundamental en ediseño de un LATCH:

Las señales de entrada a la compuerta lógica OR son respectivamente P y Q. La salida dependestado lógico de la entrada, ésta será cero cuando ambas entradas sean cero, es decir, basta conuna de las entradas se active, P ó Q para que la salida también esté activa:

Figura 3

P Q P ν Q

0 0 00 1 11 0 11 1 1

1.1.1.1 LATCH SET

LATCH que tiene una señal de entrada que obliga a la salida a tomar el valor de uno (1). Esta diseñacon una compuerta OR, aunque también puede ser diseñado por compuertas AND. Lo que hacemoscontinuación es introducir un laso de retroalimentación de la señal de salida Q a la señal de entrada Pla compuerta OR, tal y como se muestra en la figura 4:

Figura 4

P ν QP

Q

Compuerta OR

TABLA DEVERDAD

QS

LATCH SET

0

0

0 Estado Inicial,todo en Cero





El estado inicial de la compuerta OR es el de todas sus señales de entrada y salida en cero lógico.

De acuerdo con la tabla de verdad para la OR cualquier uno en las entradas obligará un uno en la seste uno de la salida Q será retroalimentado hacia la entrada como se muestra en la figura 5:

Figura 5

Observamos que poner S =1 obligó a que la salida Q se convirtiera en 1Suponiendo que la señal de entrada S se pone en alto cuando el canario se posa en el nuevo columpio, logramosla salida Q correspondiente a la bombilla se ponga también en alto (encienda), ahora necesitamos que este estad

de la bombilla se conserve hasta que nuestro amigo Boole así lo determine.

Para verificar que el sistema conserva el estado alto en la salida (Bombilla encendida) supongamos qel canario se retira del columpio produciéndose una señal de cero en la entrada S del sistema.¿Continuará la bombilla encendida? Veamos:

QS

LATCH SET

1

1

1El uno de la salida Qse retroalimenta a laentrada





Finalmente llevemos la entrada S a cero observemos lo que pasa:

Figura 6

Logramos memorizar un 1 en la salida Q del circuito, ya que ésta salida no cambiará, es decir, la bom

no se apagará aunque el canario se retire del columpio o se vuelva a posar en él.Veamos como queda el sistema:

Una vez questado lógicoqueda almace

en el circuito es imposible apagar la bombilla por medio de un cambio en nuestra única señal de enS, Boole deberá desenergizar el circuito digital, es decir, deberá interrumpir el suministro de energíaVoltios.

Boole ha encontrado que el canario tiene miedo de usar el balancín, para obligar a usarlo, Boole deseahora que el sistema funcione al contrario, es decir, que la bombilla permanezca encendida hasta quecanario se pose en el columpio. Dado que al canario no le gusta la presencia de la luz, Boole espera el canario aprenda a apagarla parándose en el columpio. Igual que en el sistema anterior la bombilla permanecer apagada a pesar de que el canario se retire del columpio.

Para dar solución a este nuevo reto, procedemos a diseñar el Latch Reset:

LATCH SET

QS 1

1

0

El uno quepermanece en laentrada, obliga ununo en la salida Q,sin importar elnuevo estado de S

5V

115VAC

Señal de entrada

Circuito

Señal de salida

Esta vez la

bombilla

iniciaencendida

Circu

ito deacopl

e de

potencia.

Al posarse el ave la entrada S sedesconecta de tierra produciendo un 1lógico en la entrada de la compuerta

TTL

Señal de entrada

Etapa de acople de

potencia conOptoacoplador y

Triac

SQ

Figura 7¿Qué deberá hacer Boole para apagar el LED y la Bombilla?.





1.1.1. 2 LATCH RESET

LATCH que tiene una señal de entrada que obliga a la salida a tomar el valor de cero (0).

Para el diseño de este nuevo LATCH es necesario que recordemos la función lógica de la compuertaNOT:

Figura 8

Para este diseño, partimos del LATCH SET en su estado inicial:

Figura 9

Adicionamos dos inversoras, lo que no producirá ninguna alteración en la salida:

Figura 10Ahora convertiremos la señal intermedia ~Q en la nueva señal de salida:

Figura 11

Ahora cambiemos el estado de R (de Cero a Uno ) y veamos que pasa:

P ~P

0 11 0

QS

LATCH SET

0

0

0 Estado Inicial,todo en Cero

P P’

Compuerta NOT

TABLA DE

VERDAD

R 0

0

0

Q~Q

Q

1

S 0

0

0

Q ~QQ





}

Figura 12Como en el caso del LATCH SET, al cambiar nuevamente el estado de R observaremos que el 1 a laentrada de la OR no permitirá el cambio en el estado de la salida de ésta, permaneciendo ~Q en 0, yestado se mantendrá hasta que el circuito sea desenergizado.

Redibujemos el LATCH RESET:

Dibujando nuevamente todo el sistema tendremos que al posarse el ave en el nuevo columpio se apagará la bombilla y ade que el ave se retire, la bombilla no volverá a encender:

LATCH RESET

R 1

1

1

Q~Q

Q

0

Etapa de acople de

potencia con

Optoacoplador yTriac

Q

5V

115VAC

Al posarse el ave la entrada S se

desconecta de tierra produciendo un 1lógico en la entrada de la compuerta

TTL

Señal de entrada

R

Circuito de

acopl

e de poten

cia.

QR

LATCH RESET





¿Qué debe hacer Boole ahora para activar nuevamente el sistema, es decir de apagar la bombilla caso de usar un LATCH SET o de encender nuevamente la bombilla en el caso de usar un LARESET si no desea interrumpir el suministro de corriente del circuito digital?

Como te habrás dado cuenta, el hecho de tener que desenergizar “desconectar” el circuito para retor

a su estado original, puede resultar en un inconveniente. Para solucionar esto, hagamos un nuevo diEl Latch Set-Reset, un circuito tal que permita el cambio de estado de la salida sin necesidainterrumpir el suministro de energía al circuito digital:

◦ Lección 7

1.1.1. 3 LATCH SET- RESET

Es el LATCH que tiene dos entradas, una entrada que obliga a la salida a tomar el valor de cero (0) yentrada que obliga a la salida a tomar el valor de uno (1).

Para su diseño, partimos del LATCH SET:

Figura 14

Recordemos que por medio de una compuerta OR podemos diseñar una compuerta inversora:

Figura 15

Reemplacemos una inversora por una OR:

Figura 16

S 0

0

0

Q ~Q Q

= P P’

S 0

0

0

Q ~Q

Q





Ahora procedemos a separar una de las entradas de la compuerta NOR a manera de señal de coseñal que denominaremos R(RESET):

Figura 17

A continuación procedemos a analizar las salidas Q y ~Q al variar los estados de las entradas S y R

1) Si S = R = 0

1.1) Si Q estaba en 0 y hacemos S = R = 0, observaremos que Q continúa siendo cero:

Figura 18

1.2) Si Q estaba en 1 y hacemos S = R = 0, observaremos que Q continúa siendo uno:

Figura 19

S

~QQ

R

0

0

1

0

S

~QQ

R

0

0

0

1

S

~Q Q

R





Luego, podemos concluir que con S y R en cero se conserva el estado anterior. NO hay cambios.

2) Si S = 0 y R = 12.1) Si Q estaba en 0 y hacemos S = 0 y R = 1, observaremos que el estado de la salida Q se conser

Figura 20

2.2) Si Q estaba en 1 y hacemos S = 0 y R = 1, observaremos que Q se vuelve cero:

Figura 21

Luego, podemos concluir que con R en uno se resetea el estado de la salida, es decir, la salida se vcero.

3) Si S =1 y R = 03.1) Si Q estaba en 0 y hacemos S = 1 y R = 0, observaremos que Q se vuelve uno:

Figura 22

3.2) Si Q estaba en 1 y hacemos S = 1 y R = 0, observaremos que el estado de la salda Q se conigual:

S

~QQ

R

0

1

0

1 0

S

~Q

Q

R

1

0

0

1 1

S

~QQ

R

1

0

1 0

0 1

S

~QQ

R

0

1

1

0





Figura 23

Luego, podemos concluir que con S en uno se pone en estado de SET , es decir, la salida se vUNO.

4) Si S =1 y R = 1

4.1) Si Q estaba en 0 y ~Q en 1 hacemos S = 1 y R = 1, observamos que:

4.1) Si Q estaba en 0 y ~Q en 0 hacemos S = 1 y R = 1, observamos que:

Observa como en estos dos casos Q y ~Q toman valores iguales, lo que nos representa un estaddeseado: (Se trata de no dar las ordenes de Reseteo y de Set al mismo tiempo.

S

~QQ

R

1

1

1 0

0 0

S

~QQ

R

1

1

0

1 0





Reorganicemos la el diagrama y construyamos con la información anterior una tabla que comprtodos los cuatro casos vistos:

TABLA DE ESTADOS LATCH SET - RESET

LATCHSR

~Q

QS

R

DIAGRAMA DE BLOQUE

S ~Q

R

0

Q

LATCH SET - RESET

Entrada deexcitación

SET RESET Estado actual Estado siguiente

S R Q ~Q Q ~QFunción

00

00

01

10

01

10

PERMANECE(Q no cambia)

00

11

01

10

00

11

RESET

11

00

01

10

11

00

SET

1

1

1

1

0

1

1

0

X

X

X

X

ESTADOPROHIBIDO(No Válido)





Circuito de aplicación:

Cómo podemos ver la aplicación útil de este sistema sobre el circuito detector que venimos diseñandpara el canario de nuestro amigo Boole?

Ahora disponemos de un circuito que tiene dos señales de entrada, una entrada S ó SET que permiteencender nuevamente la bombilla si ésta se ha apagado antes usando la entrada R ó RESET. Es deingresamos un 1 en SET y la bombilla está apagada, ésta se encenderá y únicamente podrá apagarsmediante un 1 en la señal de RESET.

Si la bombilla está apagada e ingresamos un 1 por la entrada de RESET, la bombilla se apagará y nopodrá encenderse tornando a 0 la señal de RESET. Únicamente se puede encender mediante un 1 eseñal de SET.

Pero el sistema tiene una falencia, debemos cuidar de no enviar las señales de SET y RESET al mistiempo ya que la respuesta del sistema será impredecible, es por esto que en la tabla de estados

marcamos ésta condición como estado prohibido.





Con éste circuito Boole tiene los dos LATCH, SET y RESET, en uno sólo y podrá poner a funcionar esistema como desee:

1.Si desea que la bombilla se encienda cuando el ave se pose en el columpio, entonces deberáconectar la señal del columpio a la entrada SET. Y así, él podrá apagar la bombilla mediante una señen la entrada RESET, sin necesidad de desconectar el circuito de las baterías.

2.Si desea que la bombilla se apague cuando el ave se pose en el columpio, entonces deberá conela señal del columpio a la entrada RESET. Y así, él podrá encender nuevamente la bombilla cuando desee mediante una señal en la entrada SET, sin necesidad de desconectar el circuito de las batería

5V

115VAC

Circuito deacopl

e de

potencia.

5V

pulsador

Q

S

R

Señal de entrada





◦ Lección 8

Latch SR con NAND

Representación del LATCH SR usando compuertas NAND:

Ahora, vamos a suprimir las compuertas inversoras; En este caso, decimos que las entradas S y

son activas en bajo:

LATCH SET – RESETCON NAND

S ~Q

R

0

Q

LATCH SET – RESETCON NAND y ENTRADAS ACTIVASEN BAJO.

SÍMBOLO DELLATCH SET – RESETCON ENTRADAS ACTIVAS ENBAJO.

LATCHSR





Función Lógica del LATCH SET-RESET:

De la tabla de estados del LATCH SET – RESET, tomando como variables de entrada a S y R y comfunción de salida el estado actual Q* . Con estos datos obtendremos la función lógica para el LATCH

SET-RESET:

1) Observa como esta tabla de estcorresponde a la siguiente tabla

verdad:

SET RESET EstadoActual

Estadosiguiente

S R QQ

*

00

00

01

01

00

11

01

00

11

00

01

11

11

11

01

XX





2) De la tabla de verdad obtenemos la siguiente función lógica:

f (S, R, Q) = Q* = S' R’ Q + S R' Q' + S R' Q

3) Simplifiquemos usando Mapas de Karnaugh:

La función simplificada es:

f (S, R, Q) = Q* = S + R’ Q

Ejercicio 1

Asigna a S, y R los valores posibles y observa el valor así obtenido para la función, lcompáralos con los valores de la tabla de estado.





Diagrama de Estados.

Diagrama de ESTADOS para el LATCH SR:

0 10X

10

SR Si el estado actual es un

CERO en la salida;

Cuando S=1 y R=0

podemos pasar al estado en

que la salida es 1, la flecha( )indica este cambio de

estado.

X0

01 Si el estado actual es un UNO en lasalida, Con, ningún valor de S

producirá un cambio de estado. Solo

cuando S=0 y R= 1 podemos pasar

al estado en que la salida es 0, la

flecha ( ) indica este cambio de

estado.





Hemos aprendido que el LATCH-SR tiene un estado prohibido, en el cual S y R toman el valor dproduciendo cambios indeseados en las salidas Q y ~Q del Latch.

¿Cómo podemos evitar el estado prohibido?

Recordemos que con una compuerta AND, sólo se obtendrá un uno (1) a la salida siempre y cuambas entradas estén también en uno (1), luego, si tomamos una de las entradas como entradcontrol. Mientras esta entrada esté en cero, la salida también será cero.

1.1.1.4 LATCH SR CON LÍNEA DE CONTROL:

Aplicando la compuerta NAND, podemos bloquear las ambas entradas (SR); esto es, habildeshabilitar el LATCH.

Símbolo para el LATCH-SR con señal de control:

Salida = Entrada Solo cuandoControl ≠ 0

En otro caso es = 0

Entrada

Control

Compuerta AND

LATCHSR

C

LATCH SET – RESET

CON SEÑAL DE CONTROL.

SÍMBOLO DELLATCH SET – RESETCON SEÑAL DE CONTROL.

LATCHSR conControl

C





Ejercicio 2

1. Construye una tabla de verdad para la función Q * . Recuerda que ahora esta nueva fun

depende del estado de las variables: CSRQ2. Luego obtén la función sin simplificar.3. Usando los mapas de Karnaugh encuentra una función simplificada.4. Verifica que tu función cumpla la tabla de verdad.5. Consulta y grafica Integrados comerciales que contengan el LATCH SR6. Consulta que es un circuito antirrobote.7. Consulta como usar el LATCH SR para eliminar los rebotes.





1.1.1.5 LATCH TIPO DATA:

Existe otra forma de evitar que las entradas S y R tomen el valor de 1 al mismo tiempo, y es usand

compuerta inversora entre las dos señales, así, cuando S sea Uno (1), R será (0), y cuando SCero(0), R será UNO (1):

De esta manera, un 1 en S da la orden de SET que pone la salida Q en alto (1) y un 0 en S da la ordRESET que pone la salida Q en bajo (0).

Tabla de verdad LATCH D:

Ejercicio 3

1.Elabora un diagrama de estados para el LATH DATA. 2.Consulta y grafica Integrados comerciales que contengan el LATCH DATA.

LATCH

SR

S

R

LATCH DATA

Q Q

0

1

D

Un cero en S se

transforma en 1

para R

Q Q





VHDL flip-flop tipo data:

library ieee;


Definición de la entidad:

En la entidad definimos el nombre de la unidad funcional que estamos creando (entidad), definimoseñales de entrada, que en este caso serán la señal de entrada de datos (data) representada en lad, y finalmente definimos la señal de salida q, recordemos que para definir estas variables como enty salidas usamos las palabras clave in y out respectivamente.

entity biestD is port(

d: in std_logic;

q: out std_logic);

end entity ;

Observemos que también se definió el tipo de variable como std logic .

Definición de la arquitectura:

En la arquitectura definimos la función lógica que determinará el comportamiento del sistema como uflip-flop tipo data; dado que en un flip-flop data la señal de salida Q sigue a la entrada D, éste queda brepresentado por la instrucción:

q <= d

Equivalente a d llévele q, a la salida llévele la entrada.

Definidas éstas características el flip-flop data, queda completamente definido así:

architecture archbiestD of biestD is

begin

p: process(d)

begin

q<=d;

end process;

end;





1.1.1.6.1 LATCH D CON SEÑAL DE CONTROL:

Como ya habrás deducido, es poco práctico que la salida Q siga a la entrada D frente a cualquier camYa que si se produce una señal indeseada en D, esta pasará inmediatamente a la salida S. Para tencontrol sobre la salida, podemos adicionar una señal de control o habilitación del LATCH:

Adicionemos una línea de habilitación partiendo del LATCH SR con señal de control:

Diagrama de ESTADOS para el LATCH DATA CON LÍNEA DE CONTROL:

0 10X Ó

100X Ó 11

10

11

CD

LATCH DATA CON SEÑAL DE CONTROL.

Q LATCHSR conControlC Q

QS

R

C

D

Q





Ejercicio 41.Elabora una tabla de verdad y halla la función lógica para el LATH DATA. 2.Simplifica la función lógica obtenida y verifica los datos que ésta entrega.3.Elabora un diagrama de tiempos para le LATH DATA.





◦ Lección 9

1.1.1.7 LATCH TIPO JK:

Al juntar las señales S y R del LATCH SR mediante una inversora, no solo eliminamos el esprohibido, sino, que también eliminamos el interesante estado de permanencia.

¿Cómo podemos eliminar el estado prohibido, sin eliminar el estado de permanencia?

Para lograrlo, partiremos del LATCH Data:

De acuerdo a la tabla de verdad del LATCH DATA, podemos interpretar éste como un seguidor entrada, tengamos esto en cuenta para nuestro diseño:

Observa también que para el siguiente circuito retroalimentado, si la salida es inicialmente cero,continuará siendo cero a pesar de los cambios de estado que se produzcan en la señal de entrada:

Igualmente, si el estado de la salida es inicialmente un 1, éste se conservará sólo mientras la entradaun 0. Una vez que la entrada asuma el valor de 1 la salida será cero y el circuito quedará enclavadsalida cero.

Ahora, analicemos el mismo circuito pero con las señales de entrada invertidas:

D

Q

Q

11

10

1

01

0 1 0

00

0 1 0





Tendremos el efecto inverso: Si la salida es inicialmente un 1, ésta seguirá siendo uno, sin imporestado de la señal de entrada.

Igualmente, si el estado de la salida es inicialmente un 0, éste se conservará sólo mientras la entradun 0. Una vez que la entrada asuma el valor de 1 la salida será uno y el circuito quedará enclavadsalida uno.

Conclusión:

Si procedemos a juntar los dos circuitos tendremos:

Observa como en las condiciones de la gráfica, solo la entrada J podrá cambiar el estado de la stomando el valor de 1. Pero una vez en este estado, solo K podrá cambiar el estado de la salida.

Resumen Latch Tipo D

---La Clave:----Como en un LATCH TIPO DATA, la salida es transparente a la entrada, podemos adicionar el LATsin afectar nuestro diseño, lo que nos permitirá generar ~Q y CONSERVAR EL ESTADO almacesiempre y cuando le adicionemos luego una señal de control C, de lo contrario, no tendrá seadicionar el LATCH TIPO DATA:

0

0

Circuito para enclavar un cero

1

01

Circuito para enclavar un uno

J

K 0

00

0

10

0





Ahora que logramos llegar tan deliciosamente (mediante un proceso analítico) a un diseño interescomo lo es el de un LATCH JK, usaremos las herramientas que aprendimos en lógica matemásistemas digitales básicos, tales como tablas de verdad y simplificación de funciones lógicas, para al mismo diseño, si bien mecánicamente, no de una manera menos divertida:

Partimos de la tabla de verdad de la función lógica deseada:

Función lógica deseada:

Q* = J’K’Q + JK’Q’ + JK’Q + JKQ’

Simplificación usando mapas de K:

J

K

LATCH JK

Q LATCHDATAD

Q

Q





Función lógica deseada:

Q* = JQ’ + K’Q

Circuito lógico correspondiente a la función lógica simplificada:

Llegamos a obtener el mismo circuito, pero, ¿recuerdas que justifica la presencia del LATCH DA...Busca la respuesta en la siguiente página...

J

K

LATCH JK

Q

0

LATCHDATA

D

Q

K’

K’Q

JQ’

Q





1.1.1.7.1 LATCH TIPO JK CON SEÑAL DE CONTROL:

Resumen

Recordemos, que el LATCH SR nos dio la posibilidad de desenclavar sin desenergizar pero usando

señales de entrada diferentes (S y R), luego el LATCH D nos otorgó la misma posibilidad con unaseñal de entrada a cambio de esto, desapareció el estado de permanencia y el estado prohiPosteriormente, adicionamos una señal de control al LATCH D para no perder el dato almacenLuego, el LATCH JK nos permitió adicionar la propiedad de permanencia perdida con el LATCHeliminó el estado prohibido convirtiéndolo en el estado complementario.

Ahora, con el objeto de conservar el dato de la salida, adicionemos una señal de control:

J

K

LATCH JK

Q

0

Q

Q

DQ K’

K’Q

JQ’

CC

Línea de Control

LATCHDATA





◦ Lección 10

1.1.1.8 LATCH TIPO TOGGLE:

Este latch también es conocido como latch tipo T.

Toggle significa cambiar alternadamente el estado de la salida cuando se genere un cambio de flancla entrada T.

Observemos que dsiguiente tabla estados para el latcpodemos obtenerfunción desrestringiendo el la tala función de ecomplementario ypermanenciaúnicamente:

Como J y K tienemismo valor,

pueden unirse en una nueva función que llamaremos togglie T

En conclusión, el latch tipo T siempre estará cambiando el estado de la salida por cambio en el estadla señal de entrada.

Entrada de excitación

TOGGLE SET RESET

Estadoactual

EstadosiguienteFuncióndeseada

T J K Q Q*

Nombre de laFunción

000

00

01

01

PERMANECEQ no cambia

111

11

01

10

ESTADOCOMPLEMENTA

RIO

T

LATCH T

Q

0

LATCHJK

J

QK

Q





1.1.1.8.1 LATCH TIPO T CON SEÑAL DE CONTROL:

Para controlar el latch, introducimos la señal de control:

T

LATCH TCon señal de control

Q

0

J D

QK C

C

Línea de Control





Capítulo 33:

Aplicación al diseño de Multivibradores





◦ Lección 11

Multi-vibradores

1.8 Circuitos de aplicación

1.8.1 Multi-vibradores

Monoestable o One-shot:

•Son circuitos de almacenamiento digital con un único estado estable.

•Se pueden llevar temporalmente a un estado transitorio mediante un cambio de estado, es mediante una transición de 0 a 1 o 1 a 0 en su entrada:

Con uno de los dos flancos se produce un cambio de estado en la salida.

One-Shot

IN

0

1

Flanco de subida

One-ShotIN

0

1

Flanco de bajada

Tiempo controlado por

la red RC externa.





•El One-Shot conservará su salida en el nuevo estado durante el tiempo especificado por una reque se conecta en sus pines.

Los One-Shot puedenser:

1.Redisparables:Si se produce una transición en su entrada, éste vuelve a comenzar el ciclo de tieprogramado, descartando el tiempo ya contado.Ej: SN74122 y SN74123.

2.No Redisparables:Si ya se ha iniciado un ciclo de tiempo, cualquier cambio producido en las entradaignorado hasta que finalice el ciclo de tiempo programado.Ej: SN74121.





◦ Lección 12

1.8. 2 CIRCUITOS DE TIEMPO1.8.2.1 MÓDULO TEMPORIZADOR DE PRECISIÓN 555:

Es un dispositivo de memoria que se utiliza para muchas aplicaciones, pues puede configurarse parutilizado como monoestable o one-shot y como un multivibrador astable o reloj.

La siguiente lista es un resumen de las funciones de los pines:

Vcc: Voltaje entre 4.5V y 8V DC.

CONT: Control. Normalmente conectada a tierra por medio de un condensador de 0.01μel fin de obtener mejor estabilidad en la frecuencia de salida del sistema.

RESET: Pin de poner a cero activo en bajo.

DISCH: Descarga. (Discharge)

Vcc

Cont

DISCH

RESET

THRES

Out

TRIG

1

5

8

3

4

7

6

2

R1

Q

R R

R

R

AO2

AO1

Q1

Pin 0304 = →= Pin





Si la salida Q del latch se pone en uno, este pin 7 será conectado internametierra por medio del transistor de descarga Q1, ya que un nivel alto en la bastransistor lo llevará a la región de saturación o estado de ON.

Por el contrario, si la salida Q del latch se pone en uno, este pin 7 estará aisladoestado de alta impedancia, ya que un nivel bajo bajo en la base del transistllevará a la región de corte o estado de OFF.

Los pines Threshold y Trigger son las entradas que controlan las salidas de los compara

analógicos AO1 y AO2. La salida de cualquier comparador es 1 lógico si su entrada superior tienvoltaje mayor que su entrada inferior.

Los voltajes de referencia para las comparaciones son de 2/3 Vcc para AO1 y 1/3 Vcc para AO2. voltajes se obtienen mediante el divisor de tensión formado por las tres resistencias iguales R.

THRES: Límite superior, Umbral (threshold) o entrada del comparador superior AO1.

Si el voltaje en este pin 6 es mayor que dos tercios de Vcc (2/3 Vcc), será aplicad

1 lógico a la entrada R del latch borrándolo, lo que podrá en cero la salida 3, yeste pin esta conectado internamente a la salida negada del latch –Q conectainversor. Ver nota 1.

03Pin3

2= → >

VccThreshold

GNDPin 703 = → = Pin

3 1 Pin 7 Z Pin= → = ↑





TRIG: Disparador o Trigger.Si esta entrada 2, es inferior a 1/3 de Vcc, se aplica un 1 lógico a la entradalatch (estableciéndolo), lo que pone un 1 lógico en el pin 3 del integrado. Ver nota

Disparo: Definimos el disparo como una transición de alto a bajo en el pin 2.

Nota:Se debe tener cuidado de no producir el estado prohibido del latch: S = R = 1.

En conclusión podemos resumir las funciones de los pines como sigue:

RESET Desactivar

DISCHARGE A tierra odescarga.Altaimpedanciao Carga.

THRESHOLD Comparador

del nivelsuperior.

TRIGGER

Comocomparador de nivelinferior.

Comodisparo.

Aprovechando estas propiedades del 555 podemos configurarlo como:

13Pin3

= → <Vcc

Trigger

13Pin0a 1de = → Trigger

03Pin3

2 = → > VccThreshold

13Pin3

= → <Vcc

Trigger

13Pin0a 1de = → Trigger

0Pin 30Pin 4 = → = Pin 70Pin 3 = → =

ZPin 713Pin ↑= → =





◦ Lección 13

555 como astable:

C = Condensador de fijación de tiempo.RA = Resistencia de Carga.RB = Resistencia de Carga y descarga.RL = Resistencia de Carga. Load. (Carga aquí tiene el sentido de peso

o trabajo).

Funcionamiento:

Básicamente para que en el sistema se comporte como un astable, sin necesidad de entradasfuncionar, hacemos que el 555 se dispare a sí mismo, activando y desactivando las entrada

disparo y de límite mediante un circuito RC.

Señal cuadrada

Vcc

RESET

DISCH

THRES Out

TRIG Cont

8

4

2

0.01μf

R A

R B

C

R L

Sensores de nivel





I) Carga y Descarga:

3Cuando el pin 7 este en estado de alta impedancia el condensador de fijación de tiempo ecargándose por medio de las resistencias RA y RB, Lo que se dará mientras la salida 3 estélógico.

En conclusión, si denominamos Tc el tiempo de carga, podemos calcularlo como:

C)R (R 0.693Tc BA ×+×=

4Cuando el pin 7 este conectado a tierra el condensador de fijación de tiempo estará descargánpor medio de la resistencia RB, Lo que se dará mientras la salida 3 esté en 0 lógico.

Esto nos permite calcular el tiempo de descarga Td como:

Como el tiempo de carga Tc coincide con un 1 lógico en la salida, podemos llamar a este

tiempo el tiempo de ON o TON. Igualmente Td puede ser denominado tiempo de OFF o TOF

que durante este la salida permanece en 0 lógico.

II) Ciclo repetitivo:

1.Inicialmente el condensador de fijación de tiempo está descargado.2.El comparador inferior leerá que su entrada superior(Directa) es mayor que la inferior(Invergenerando un 1 lógico en el pin SET del latch, esta acción pondrá en 1 lógico la salida 3.3.Un 1 lógico en la salida dará inicio al proceso de carga a través de las resistencias RA

hasta que el voltaje en los pines Disparador y Límite sea lo suficientemente alto como para geun cambio de estado en el latch SR interno. Tal que R=1 y S=0.4.Cuando el pin 6 de límite llegue a un voltaje mayor que 2/3 de Vcc el comparador supgenerará un 1 lógico en el pin R del latche, esta acción pondrá en 0 lógico la salida 3 conecinternamente a tierra el pin 6 para permitir la descarga del condensador C por medio resistencia RB, hasta que el voltaje sea lo suficientemente bajo como para poducir R=0 y S=1.5.Una vez producido el estado R=0 y S=1 estaremos en el paso inicial de condensador descargenerándose un ciclo que se repetirá indefinidamente.

Notas:a)Obsérvese que con esta conexión estamos evitando el estado prohibido del latch R=1 y S=1.

b)Por los pines 6 de Umbral y 2 de disparo no circula corriente hacia el circuito integrado, es decirno existen para el condensador. Esto se debe a que las entradas de comparadores son de muyimpedancia.c)El pin de RESET permanecerá desactivado para que el latch funcione.

Observaciones:Aplicando la ley distributiva para la ecuación de Tc obtenemos:

CR 0.693 CR 0.693Tc BA ××+××=Como se ve, en esta ecuación esta presente el tiempo de descarga Td, luego:

CR 0.693Td B ××=





Td CR 0.693Tc A +××=Luego el tiempo de carga siempre será mayor que el tiempo de descarga en una cantidad ig0.693RAC gráficamente podemos darle la siguiente representación:

Por esta razón siempre que necesitemos calcular RA y RB dados los tiempos de carga y descarg

necesario comenzar por la ecuación que contiene el tiempo de descarga.Teniendo en cuenta lo anterior, si fijamos el valor del condensador de tiempo, podemos obtenevalores de RA y RB usando las siguientes ecuaciones:

C0.693

Td R B

×=

Td TcconC0.693

Td - Tc R

A>

×

=

◦ Lección 14

1.8.2.1 FRECUENCIA DE OSCILACIÓN:

Recordemos algunos conceptos:

Periodo:Es el tiempo que emplea la señal para repetirse y esta dado en segundos:

.

Frecuencia:

T

TSon dos formas de

medir el período de la

señal

Td

Td0.693R

AC

TO N

= Tc TO FF

2/3 Vcc

1/3 Vcc

Vcc





Es el número de veces que se repite la señal por unidad de tiempo y está dada en 1/s es deHertz Hz

Conociendo el periodo podemos hallar la frecuencia y conociendo la frecuencia podemos haperiodo.

La frecuencia f de oscilación puede determinarse como el inverso del periodo T. Así:

T f

1=





Cálculo de la Frecuencia de oscilación:

La frecuencia de oscilación depende del valor de las resistencias RA , RB y del capacitDividiendo la señal de salida en dos componentes de tiempo que llamaremos TON y TOFF, podcalcular el periodo de la señal como la suma de dichos tiempos y con ellos calcular la frecuenc

oscilación:

Periodo de la señal:

Frecuencia de oscilación:

Observemos que en la última ecuación hay tres incógnitas, por lo tanto para obtenerfrecuencia en particular es necesario suponer el valor de dos componentes (parámetros)calcular luego el faltante.

Si los parámetros conocidos son C y RA podemos usar la siguiente fórmula para calcuparámetro desconocido RB:

T

TON TOFF

( )

( )

( ) B A

B A

B A

D A

D D A

DC

OFF ON

R RC T

R RC T

C RC RT

T C RT

T T C RT

T T T

T T T

2 693.0

2 693.0

693.02 693.0

2 693.0

693.0

+=

×+××=

×××+××=

+××=

++××=

+=

+=

( )

( ) B A

B A

OFF ON

R RC f

R RC f

T T f

2 44,1

2 693.0

1

1

+

=

+

=

+

=





Cf 2

CR 1,44

R

2

441

A

B

A

××

××−

=

−××

=

f

RC f

, R B

Si los parámetros conocidos son C y RB podemos usar la siguiente fórmula para calcular elparámetro desconocido RA:

Cf CR 2 1,44 R

2441

BA

B

××××−=

×−×

=

f

RC f

, R A





• Lección 15

1.555 como monoestable, one-shot, timer o temporizador:

RC = Es la resistencia de carga.

RS = Es la resistencia del Switch para reestablecer Vcc.

Funcionamiento:Cuando se produzca el disparo la salida saltará a 1 lógico cambiando la salida, de modo qestado regresa en forma automática a su valor predefinido después de cierto tiempo de cargcondensador T calculado por la red de carga RC como:

CR 1.1T C ××=

Este será el tiempo estimado para que el condensador llegue al nivel de Threshold. Unasuperado este nivel el comparador superior pondrá la salida en 0 lógico, descargandoinstantáneamente el condensador.

En este caso la descarga del condensador no afecta la entrada de disparo, la cual e“esperando” siempre la señal externa del pulsador.

Pulso de

duración T

Vcc

RESET

DISCH

THRES Out

TRIG Cont

GND

1

3

8

5

4

6

2

Vcc

0.01μf

R CR

S

C

R L

Censor de nivelDisparo





El tiempo T es también llamado período de temporización. Este monoestable es No Redisparable:Si producimos un disparo mientras la salida está en ON, el condensador continuará su c

normal, en otras palabras no le “hará caso” al nuevo disparo.





Unidad 22Flip-flops y diseño de

máquinas de estado.





Capítulo 4: ◦ Lección 16

Flip-Flops.

Los Flip-Flops no son mas que latch con señal de control. A diferencia de los Latch sin señal de coéstos se pueden habilitar o deshabilitar a discreción.

Esta línea de control, recibirá ahora el nombre de señal de Reloj o CLK (Clock).

Recordemos que cuando la señal de reloj tienen una línea superior, ésta hace referencia al complemque se estudió en Lógica Matemática. Es decir, la línea es habilitada en bajo:

CLOCK

En este caso, si se desea mantener deshabilitado el Flip-Flop, debes mantener en 1 la señal de Reloj

Si la línea de CLOK no tiene ninguna raya superior, el Flip-flop se deshabilita con un cero (0).





A continuación se representa gráficamente una señal de reloj, el cambio del nivel alto al nivel bajo rel nombre de flanco de Bajada y el cambio de nivel bajo a nivel alto recibe el nombre de flanco de sub

Los Flop activaun f

determinado de la señal de reloj, ya sea el flanco de subida o el flanco de bajada. Para represel tipo de flanco en que es activado el Flip-Flop, usamos la siguiente representación:

La señal introducida por el pin de flanco, también se denomina señal de control o señal de Para indicar esto, usamos la palabra CLK (por el nombre en inglés para reloj CLOCK)

2.1 Flip-Flop activo por Flanco Positivo y Flanco Negativo:

2.1.1 Flip-Flop activo por flanco Positivo:

2.1.2 Flip-Flop activo por flanco Negativo:

Nivel Bajo

Nivel alto

Flanco de

Bajada

Flanco de

Subida

Flip Flop Tipo Data Activo Por Flanco Negativo

Q

0

LATCHJK

D

Q

Señal de reloj

Flip Flop Tipo Data Activo Por Flanco Positivo

Q

0

LATCHJK

D

QSeñal de reloj





◦ Lección 17

Circuitos generadores de Flanco.

2.1.3Circuitos generadores de Flanco:

Observemos la siguiente situación:

En un Flip-Flop tipo Data activo por Flanco Positivo, mientras la señal de reloj está aindeseablemente, es decir en 1 lógico, cualquier pequeño cambio que se halla producido en los nide la señal de entrada Data (D) podrá generar cambios en la salida, éstas señales así generadas reel nombre de transcientes indeseables o ruido. Con el ánimo de evitar este ruido, proponemcontinuación un circuito detector de flancos, tal que un flanco de subida generado en la señal de genera únicamente un pequeño pulso en la nueva señal de reloj de salida, siempre y cuando se tratcircuito diseñado para detectar flancos de subida, igualmente debe ocurrir con el circuito diseñaddetectar los flancos de bajada; se debe generar un pequeño pulso, únicamente cuando en la señreloj se produzca un flanco de bajada.





Señal de reloj original:

Señal de reloj a la salida del circuito detector de flancos de bajada:

Señal de reloj a la salida del circuito detector de flancos de subida:

Nivel Bajo

Nivel alto

Flanco de

Flanco de

Nivel Bajo

Nivel alto

Nivel Bajo

Nivel alto





◦ Lección 18

Diseño de Sistemas síncronos en VHDL:Recordemos que lo que diferencia a un sistema síncrono de un sistema asíncrono es la presencia deseñal de reloj que normalmente se está representada por las letras CLK.

En un flip-flop síncrono los datos de las señales de entrada se transfieren a las salidas del flip-flop sócon el flanco de disparo del impulso del reloj. Por esto decimos que decimos que los datos se transfiesincronizados con la señal de reloj.

Para definir un sistema síncrono en VHDL, simplemente debemos generar un proceso que involucre ciclo de espera relacionado con la variable de entrada de la señal del reloj clk como condición paraejecutar el proceso.

Diagrama de flujo para detectar un cambio de flanco en la señal de reloj:

En VHDL es más fácil, dado que existe una función que evalúa tanto un cambio en el estado de la sede reloj como la espera del tipo de flanco par tomar una acción:

¿CLK =

CLK = 0

NO

Se ha generado un

flanco de subida.

¿CLK =

Se ha generado un

flanco de bajada.

NO





La instrucción VHDL es la siguiente:

if clk'event and clk='1' then

Aquí van las instrucciones a ejecutar luego de la señal de reloj.

end if ;

En este algoritmo, la función de la palabra clk'event es la de detectar los cambios en la señal de reloy la función de de la clk='1' es la de detectar el flanco de subida del reloj.

Las instrucciones en VHDL para detectar el flanco de bajada de reloj es la siguiente:


Aquí van las instrucciones a ejecutar luego de la señal de reloj.

end if ;





◦ Lección 19

Flip Flop Tipo Data con circuito detector de Flanco:

Diseño de los circuitos generadores de flanco:

Circuito generador de flanco de subida:

Circuito generador de flanco de bajada:

Ejercicio 51.Se propone al estudiante demostrar la operabilidad del diseño, se recomienda diagramas de tiempos y funciones lógicas para construir la tabla de excitación.

CLK Nueva señal de reloj

CLK

Nueva señal de reloj

Flip Flop Tipo Data con circuito detector de Flanco

Q

0

LATCHJK

D

Q

Nueva señal de

reloj

Cto detector deFlanco





VHDL Flip-flop Data síncrono.

Recordemos que en un flip-flop síncrono los datos de las señales de entrada se transfieren a las saliddel flip-flop sólo con el flanco de disparo del impulso del reloj.

En otras palabras, decimos que los datos se transfieren sincronizados con la señal de reloj.

Recordemos la tabla de estados del flip-flop tipo Data asíncrono:

D Qn Qn+10 0 00 1 01 0 11 1 1

Recordemos la tabla de estados del flip-flop tipo Data síncrono:

Clock D Qn Qn+1010 0 0 0010 0 1 0010 1 0 1010 1 1 1

library ieee;use ieee.std_logic_1164.all;

Definición de la entidad:En la entidad definimos el nombre de la unidad funcional que estamos creando (entidad), definimoseñales de entrada, que en este caso serán la señal de reloj clk y la señal data representada en lad, y finalmente definimos la señal de salida q, recordemos que para definir estas variables como enty salidas usamos las palabras clave in y out respectivamente.

entity biestD is port(clk,d: in std_logic;

q: out std_logic);

end entity ;

Observemos que también se definió el tipo de variable como std logic .





Definición de la arquitectura:

En la arquitectura definimos la función lógica que determinará el comportamiento del sistema como uflip-flop tipo data; dado que en un flip-flop data la señal de salida Q sigue a la entrada D, éste queda brepresentado por la instrucción:

q<=d

Equivalente a d llévele q, a la salida llévele la entrada.Como se trata del diseño de un sistema síncrono en VHDL debe determinarse si el flip-flop será activpor flanco de subida o por flanco de bajada. Para éste flip-flop usaremos el flanco de bajada, luego lainstrucción de detección de flanco deberá ser clk='0'

Definidas éstas características el flip-flop data síncrono, activo por flanco de bajada quedacompletamente definido así:

architecture archbiestD of biestD is

begin

p: process(clk,d) begin


q<=d;

end if ;

end process;

end;





◦ Lección 20

Circuitos de PRESET y RESET asíncronos:

Actividad:Consultar el circuito integrado 74LS74, 74LS175

Ejercicio:

Diseñe el circuito requerido para almacenar el número de personas que ingresan al ascensor utilizanun flip-flop tipo data con las nuevas señales de PRESET y RESET.

PRESET

RESET

R

SQ

~Q





VHDL F-F tipo D con puesta a cero y a uno asíncronas:

La mayoría de los circuitos integrados flip-flop aparte de las entradas síncronas, también pueden teneentradas asíncronas. Estas entradas no dependen de la señal de reloj para cambiar el estado de lasseñales de salida del flip-flop.

Estas señales reciben el nombre de inicialización o preset (PRE)y señal de borrado ó clear (CLR).

La señal de preset permite poner en estado de SET el flip-flop y la señal de CLR pone en estado deRESET el flip-flop.

Normalmente estas señales son activas en bajo, luego estas señales deben mantenerse en alto parael dispositivo pueda funcionar.

library ieee;


Definición de la entidad:Para el proceso de declaración de variables es necesario definir aparte de las señales clk, d y q, declas señales de entrada set y reset:

entity biestD is port(

clk,d: in std_logic;set,reset: in std_logic;

q: out std_logic);

end entity ;

Definición de la arquitectura:Para lograr que las señales de SET y de RESET no estén afectadas por la señal de reloj es necesari

que en el cicloarchitecture archbiestD of biestD is

begin

p: process(clk,d,set,reset)

begin

if reset='1' then q<='0';elsif set='1' then q<='1';

elsif clk'event and clk='1' then

q<=d;

end if ;

end process;

end ;

Donde se

verifican los

estados de

RESET Y SET

Flip-flpo Dat a

síncrono activo

por flanco de

subida.





Capítulo

5 5 :

Aplicaciones de los Flip-flop





◦ Lección 21

Aplicaciones de los Flip-Flop:Dispositivos de almacenamientoLa unidad más elemental de memoria es el FLIP.FLOP, la cual nos permite almacenar 1 bit. En estalección veremos como un arreglo de bits nos permite diseñar un registro o vector de almacenamiento

Los arreglos de registros constituyen lo que llamamos una MEMORIA.

Almacenamiento paralelo de datos

D0

Q D

Q

Q0Q

D1

Q D

Q

Q1Q

D2

Q D

Q

Q2Q

D3

Q D

Q

Q3Q

CLK





Divisor de frecuencia:

Al conectar dos flip-flops se obtiene un divisor de frecuencia por 2Al conectar dos flip-flops se obtiene un divisor de frecuencia por 4

¿Cuantos flip-flops se deben conectar para obtener una frecuencia de 3 Khz a partir de una frecuenc24KHz?

Una forma de deducir la función que permita resolver el problema es partir del diagramas de tiempos.

J

K

CFrecuenciade entrada

Q1J

K

C

Q2

Vcc

f/2f/4

f





◦ Lección 22

Contadores:

“En la puerta de un ascensor hay un contador de personas que va de 0 a 15 . Se requiere almacennúmero de personas que ingresaron al ascensor a las 8:00AM como parte de un conjunto de estadísque requiere la administración.”

Para proceder al diseño del contador, debemos partir de determinar el número de bits requeridosrepresentar un número decimal de 0 a 15 y éstos son cuatro bits, es decir un nible.

Con un sistema binario se requieren cuatro bits, ya que 2 4 = 16 , luego so

combinaciones diferentes para 16 números decimales..

El número 16 es conocido como el módulo del contador, es decir el número máximo de la cuenta.

El siguiente diagrama de tiempos nos muestra la secuencia que deben seguir las salidas Q1, Q2, Q4 para poder seguir la secuencia.

Estos son los números equivalentes en decimal con la respectiva tabla de verdad veamos la tabla comprenderlo mejor; observa cómo en la tabla se resalta el mismo dígito que el diagrama de tiempos

CLK

Q0

Q1

Q2

Q3

1

0

0

0

0

0

0

0

0

1

0

0

1

1

0

0

0

0

1

0

1

0

1

0

0

1

1

0

1

1

1

0

10 2 3 4 5 6 7

0

0

0

1

8

Números decimales equivalentes





Q3 Q2 Q1 Q0 Decimal equivalente0 0 0 0 0

0 0 0 0 1

0 0 1 0 20 0 1 1 30 1 0 0 4

0 1 0 1 50 1 1 0 6

0 1 1 1 71 0 0 0 8

1 0 0 0 9

1 0 1 0 10

1 0 1 1 11

1 1 0 0 12

1 1 0 1 13

1 1 1 0 14

1 1 1 1 15

Una manera de diseñar este contador es usando varios flip-flop JK enclavados en el estadconmutación:

Vcc

0 Q0J

K

O

Vcc

0

Q1J

K

O

Vcc

0

Q2J

K

O

Vcc

0

Q3J

K

O





La administración ahora requiere que el número de personas que ingresa al ascensor a las 8:00Asume al número 1.

Para dar solución a este nuevo requerimiento, es necesario garantizar que el contador inicie en 1 7:30AM, y continúe el conteo. En este caso se requiere controlar el estado de las salidas Q0, Q1,

Q3 sin importar que haya iniciado o no la secuencia de reloj.

Este nuevo estado lo denominamos PRESET o SET asíncrono, ya que debe permitir cargar un dato ide conteo independientemente del estado de la señal de reloj.

Igulamente, cuando el estado a almacenar en las salidas Q0 a Q3 es un cero, la señal recibe el node CLEAR (CLR) o RESET asíncrono.

Contadores AsíncronosPara dar continuidad al diseño del circuito contador de personas en el ascensor, procedemos ahodiseñar el circuito contador de eventos, en este caso los eventos son los pulsos generados cada quepersona cruza el ascensor para ingresar en éste.

Con el conteo es de máximo 15 personas, el contador debe ser módulo 16; un contador que genere lsecuencia de cero a 15, para lo cual se requieren únicamente cuatro bits.

Ejercicio1.. Siga la secuencia del diagrama de tiempos e identifique a Q0,Q1, Q2 y Q3 en el esquemcontador.2.2. Consulte los siguientes circuitos integrados: 74160, 74163, 74176, 74177, 74191 y 74293





◦ Lección 23

VHDL Contadores:Contador ascendente-descendente con carga paralela síncrona y reset asíncrono:

Up = 1 indica conteo ascendenteLoad = 1 carga los datos de entrada en la salida luego de un flanco de subida en

la señal de relojReset = pone todas las señales de salida en bajoClk = Señal de reloj

Definición de paquetes:Antes de iniciar el programa es necesario hacer algunas aclaraciones sobre los paquetes a usar . En

palabras de Medrano C.(2005):

“std_logic_arithDefine el tipo unsigned y la operación suma "+" de unsigned con enteros

std_logic_unsignedEste paquete puede tratar en ciertas situaciones un std_logic_vector como un unsigned (ysumarlo a un entero por ejemplo).

buffer Permite usar variables de salida a la derecha de ecuaciones.

Sobre vectores:Es importante recordar que en la definición de un vector como 3 downto 0, el bit 0 es el menosignificativo.

Un vector definido como x"00" es un vector hexadecimal que equivale a 8 ceros binarios.”

library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;

Contador

Datos de

precarga

Vector d

Up Load Reset

Salida

Vector q

Clk





use ieee.std_logic_unsigned .all;

entity contador is port(

clk,load,up,reset: in std_logic;

d: in std_logic_vector(7 downto 0);q: buffer std_logic_vector(7 downto 0));

end entity ;

Diagrama de flujo del algoritmo desarrollado en la arquitectura:

CLK = 0

NO

¿ NO

SIQ = 0¿Reset =

SI

Q = D¿ Load=

SI

¿ up = 1?

Q= Q - 1

Q= Q + 1





◦ Lección 24

Algoritmo en VHDL equivalente:

architecture archcontador of contador is

begin

p: process(clk,d,q,load,up,reset)

begin

if reset='1' then q<=x"00";

elsif clk'event and clk='1' then

if load='1' then q<=d;

elsif up='1' then q <=q+1;

else q<=q-1;end if ;

end if ;

end process;

end architecture;

Reset

asíncrono

Precarga

síncrona





Capítulo 6 6 :

Sistemas Secuenciales

◦ Lección 26

Modelo de un circuito Secuencial:

Un circuito secuencial es en realidad una Máquina de estados ó máquina generadora de estadetapas ó secuencias. Por ejemplo: en un circuito que genera los estados o secuencias 1 – 2 – 3 – 13 – 1 – 2 – 3, llamamos a cada momento de la secuencia un estado.

Etapas de un circuito secuencial:

Un circuito secuencial está conformado por dos etapas: una etapa lógica y una etapa de memoria.

Etapa lógica:

Es la etapa conformada por circuitos combinacionales. A esta etapa ingresan tanto las entradas (I0, Im) como las variables de estado (Q0,Q1,…Qx), para generar las entradas (Y0,Y1, …,Yp) de excitacla etapa de memoria.

Etapa de memoria:

Es la etapa que está conformada por las unidades de memoria ó flip-flops. Esta etapa permite al sisavanzar de un estado denominado estado actual a un estado futuro (Q0,Q1,…Qn) también denomestado siguiente está determinado por las líneas de excitación (Y0,Y1, …,Yp) y el estado actual dvariables de estado (Q0,Q1,…Qx)

Circuito secuencial sincronizado:

Es el circuito secuencial que tienen una entrada de reloj en la etapa de memoria. Un impulso depermite el avance entre el estado actual y el estado siguiente o futuro.

1. Diagrama de estados:

Este diagrama permite mostrar la progresión de los diferentes estados por los que va avanzansistema.

El diagrama de estados o circuito secuencial más básico es el de un contador, el cual no poseeseñales de entrada que la señal de reloj.





A continuación se presenta un diagrama de estados de un contador de 0 a 7:

Como se trata de diseñar un sistema digital, debemos construir el diagrama de estados en binario:

0

1

3

2

4

5

7

6

000

001

011

010

100

101

111

110





Tabla de estados:La tabla de estados consiste en la representación del diagrama de estados mediante una tabla en lacada fila corresponde a un estado:

Veamos la tabla de estados equivalente al diagrama propuesto:

Secuencia deseada Q2 Q1 Q00 0 0 01 0 0 13 0 1 12 0 1 04 1 0 05 1 0 17 1 1 16 1 1 0

2. Tabla del estado futuro

La tabla del estado futuro muestra cada estado actual del contador con su correspondiente estado fues decir, con el estado al cual pasa el contador desde su correspondiente estado actual:

Estado actual Estado futuroSecuencia deseada Q2 Q1 Q0 Q2 Q1 Q0

0 0 0 0 0 0 1 11 0 0 1 0 1 1 33 0 1 1 0 1 0 22 0 1 0 1 0 0 44 1 0 0 1 0 1 55 1 0 1 1 1 1 77 1 1 1 1 1 0 66 1 1 0 0 0 0 0





◦ Lección 27

3. Tabla de los filp-flops a usar:Es una tabla en la cual se muestran todas las posibles transiciones de salida, indicando el cambio salida Q del flip-flop al pasar éste de cada estado actual al estado futuro.

Qn es el estado actual del flip-flop

Qn+1 es el estado futuro del flip-flop

X indica los estados indiferentes del flip-flop.

Para el flip-flop JK las entradas son precisamente J y K

Estadoactual

Salidade cadaestado

Estado Siguiente

Qn Qn+1 J K0 0 0 X0 1 1 X1 0 X 11 1 X 0

Recordemos que esta tabla nos está indicando tres cosas:

1. Que si el estado actual es 0, el estado futuro se tornará 1 cuando J sea 1 2. Que si el estado actual es 1, el estado futuro se tornará 0 cuando K sea 1 3. En cualquier otra condición el estado actual se conserva en el futuro.

¿Cuantos flip-fliop se requiere usar?

Como se deben generar tres salidas Q0, Q1 y Q2. Se requiere de tres flip-flop para generar cada u

ellas.

Lo que debemos lograr ahora es generar las señales de entrada J y K para cada uno de los flip-floque se generen las transiciones de estado que se plantean en la tabla de estados.

Es decir, necesitamos generar los estados futuros Q0, Q1 y Q2 de los estados actuales dados, ¿deberán ser entonces J0K0, J1K1 y J2K2 para que éstos cambios de estado se generen?





Como las salidas de los flip-flop Q0, Q1 y Q2 no son sistemas aislados, es decir, deben interactuar juntos, los estados de las variables J y K de cada flip-flop deberán armonizar con los estados de Q0Q2.

Analicemos el caso de Q0:

Tomemos los valores de Q0 de la tabla de estado y veamos que valores deben tomar J0 y K0generar las transiciones de Q0 de acuerdo con la tabla del flip-flop JK:

Qn Qn+1Secuencia deseada Q0 Q0

J0 K0

0 0 1 1 X1 1 1 X 03 1 0 X 1

2 0 0 0 X4 0 1 1 X5 1 1 X 07 1 0 X 16 0 0 0 X

Para obtener las funciones de J0 y K0 debemos realizar el mapa de Karnaugh de J0 y K0 el cual, ya lo habíamos analizado debe depender de Q0, Q1 y Q2.

Secuencia

deseadaQ2 Q1 Q0 J0 Q2 Q1 Q0 K0

0 0 0 0 1 0 0 1 X1 0 0 1 X 0 1 1 03 0 1 1 X 0 1 0 12 0 1 0 0 1 0 0 X4 1 0 0 1 1 0 1 X5 1 0 1 X 1 1 1 07 1 1 1 X 1 1 0 16 1 1 0 0 0 0 0 X

La

correspondencia

con el flip-flop

debe buscarsehorizontalmente





◦ Lección 28

Mapas de Karnaugh:Mapa de Karnaugh para J0:

Función lógica de J0:

J0 = Q1’ + Q0Mapa de Karnaugh para K0:

Función lógica de K0:

K0 = Q1 + Q0’

Ahora que hemos aprendido a obtener las funciones podemos diseñar una única tabla de estados qucontenga a todas:

Estado actual Estado futuro para Q2 para Q1 Para Q0

Q2 Q1 Q0 Q2 Q1 Q0 J0 K0 J1 K1 J2 K20 0 0 0 0 0 1 1 1 X 0 X 0 X

1 0 0 1 0 1 1 3 X 0 1 X 0 X3 0 1 1 0 1 0 2 X 1 x 0 0 X2 0 1 0 1 0 0 4 0 X x 1 1 X4 1 0 0 1 0 1 5 1 X 0 X X 05 1 0 1 1 1 1 7 X 0 1 X X 07 1 1 1 1 1 0 6 X 1 x 0 X 06 1 1 0 0 0 0 0 0 X x 1 X 1

Q1’Q0’00

Q1’Q001

Q1Q011

Q1Q0’10

Q2’ = 0 1 x x 0Q2 = 1 1 x x 0

Q1’Q0’00

Q1’Q001

Q1Q011

Q1Q0’10

Q2’ = 0 x 0 1 xQ2 = 1 X 0 1 x





Mapa de Karnaugh para J1:

Función lógica de J1:J1 = Q1 + Q0

Mapa de Karnaugh para K1:

Función lógica de K1:K1 = Q1’ + Q0’

Mapa de Karnaugh para J2:

Función lógica de J2:J2 = Q2 + Q1Q0’

Mapa de Karnaugh para K2:

Función lógica de K2:

K2 = Q2’ + Q1Q0’

Q1’Q0’00

Q1’Q001

Q1Q011

Q1Q0’10

Q2’ = 0 0 1 x x

Q2 = 1 0 1 x x

Q1’Q0’00 Q1’Q001 Q1Q011 Q1Q0’10Q2’ = 0 x x 0 1Q2 = 1 X x 0 1

Q1’Q0’00

Q1’Q001

Q1Q011

Q1Q0’10

Q2’ = 0 0 0 0 1Q2 = 1 X x x x

Q1’Q0’

00

Q1’Q0

01

Q1Q0

11

Q1Q0’

10Q2’ = 0 x X X xQ2 = 1 0 0 0 1





Las funciones Jk de los flip-flop quedan:

J0 = Q1’ + Q0K0 = Q1 + Q0’J1 = Q1 + Q0

K1 = Q1’ + Q0’J2 = Q2 + Q1Q0’K2 = Q2’ + Q1Q0’

A manera de ejercicio, se deja al estudiante la tarea de construir y verificar el circuito.

Podemos resumir el diseño de circuitos secuenciales en las siguientes etapas:

Establecer secuencia

Identificar números de estados

Asignación de estados

Tabla de transición

Ecuaciones excitación

Ecuaciones de la salida

Circuito

Básicamente existen dos técnicas para el diseño de circuitos secuenciales conocidas como circMoore y circuitos Mealy.

Cada etapa de un circuito secuencial recibe el nombre de estado. Así, un contador de 0 a 5 tendráestados: los estados 0 - 1 - 2 - 3 - 4 -5, en cada uno de éstos estados se almacena un recuerdo historia o estados anteriores del circuito, lo que permite determinar el estado futuro, en otras palapara que un circuito contador pase del estado 3 al 4, debe saber que su estado anterior es 3 para ppasar al estado 4.





Circuitos Moore y Mealey

◦ Lección 29

Circuitos Moore y Mealey

Circuitos Moore:

En éstos circuitos, las salidas únicamente son función del estado.

Circuitos Mealy:

En éstos circuitos, las salidas son función del estado y de las entradas.

Veamos mediante un diagrama la diferencia entre los circuitos Moore y los Mealy:

MOORE MEALY

Variable de entrada

Estado

Salida

(... 1... , 1...., ) Z f X XI Q Qi=

Salida(Z)

Estado

(Q)

Transición deacuerdo con

el valor de lavariable deentrada (X)

0 1( ... ) Z F Q Q=

La salida sólo dependedel estado Q, es por esto que la salida Z se

introduce dentro delestado

La salida Z depende delestado y del valor de lavariable de entrada.





Desarrollemos el concepto partiendo de un ejemplo:En este ejercicio se diseñará un sistema en el cual la salida Z del circuito sea 1 cuando ingresenunos seguidos, es decir, un circuito secuencial que identifica la secuencia 1-1-1.

Diagrama de bloques del sistema:

Diagrama de tiempos

Señal de relojCLK

Señal de entradaX

Señal de salidaMOOREZ

Señal de salidaMELYZCircuito secuencial Mealy.

zx

CLK

X 0 0 1 1 1 0 0 1 1 1 1 0 1 0 1 1 1 0

Z (Moore) 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1Z (Mealy) 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 0





DE OTRA

FORMA Mealy:

MOORE:

A

C

F

D

B

1/1

0/0

1/0

0/00/0

0/0

1/0

1/0

0/01/1

A

C

F

B

1/1

0/0

1/0

1/01/1

0/0

0/0

0/0





Del ejemplo propuesto podemos concluir que existen diferentes formas de establecer la secuencia de

estados para un mismo comportamiento circuital, a continuación analicemos otro par de ejemplos en que partimos de un estado inicial en ceros:

◦ Lección 30

A continuación veamos dos ejemplos de sistema Moore con entradas en ceros:

Partimos de definir el estado A como el estado que tomará el sistema en un ciclo de reloj si en el estaanterior la entrada X=0.

Una vez que nos encontramos en el estado A y X toma el valor de 0 nuevamente, ¿es necesario quesistema cambie de estado?, la respuesta es no, mientras la entrada continúe siendo 0, el sistema depermanecer en el mismo estado A, esperando a que ingrese un 1.

A/1

1

B/0

C/0 D/0

1

0

0

0

0

1

1





Si estando en el estado A ocurre que X = 1, este evento debe memorizarse, lo cual se lograevolucionando a otro estado (el estado B), en este estado, la salida continuará siendo cero, ya que sóse ha detectado un 1.

Si estando en el estado B ocurre que X=0, el sistema debe regresar al estado A para eliminar el 1 quhabía memorizado.

Pero si estando en el estado B, ocurre un 1, éste también debe memorizarse haciendo que el sistemapase al estado C y la salida del sistema debe ser un 0, ya que sólo han ocurrido dos unos.

Si estando en el estado C ocurre que X=0, el sistema debe regresar al estado A para eliminar los dosque se habían memorizado.

Pero si estando en el estado C, ocurre un 1, éste también debe memorizarse haciendo que el sistemapase al estado D y la salida del sistema debe ser un 1, indicando que han ocurrido tres unos seguido

Si estando en el estado D ocurre que X=0, el sistema debe regresar al estado A para eliminar la histode tres 1’s que se había memorizado.

Pero si estando en el estado D, ocurre un 1, éste también debe memorizarse haciendo que el sistema

permanezca en el estado D y la salida del sistema debe ser un 1, indicando que han ocurrido nuevamtres unos consecutivos.

Modelado del sistema mediante un sistema Mealy:

En el circuito Mealy el valor de la salida Z no se conoce por el hecho de conocer el estado, es necesaque la variable de entrada X sea especificado para poder conocer el valor de la salida Z.

Es por esta razón que en los circuitos Mealy en valor de la salida no viene especificado en la entrada

X = 1

A/0

X = 1

X = 0

X = 0

X = 1

B/0

C/0

D/1

X = 0

X = 0





Así, en el siguiente diagrama observamos como el valor de la salida Z en un estado específico puedetener dos valores de salida diferente: /0 ó /1 dependiendo del valor de la entrada X, luego la parejaentrada / salida (X/Z) toma valores como 0/1 y 1/0.

Si estando en el estado A, X toma el valor de 1, la salida será cero y el sistema pasará al estado B.

Si estando en el estado B, X toma el valor de 1, la salida será cero y el sistema pasará al estado C.Si estando en el estado C, X toma el valor de 1, la salida será uno y el sistema continuará en el estad

En cualquiera de los estados, cuando X tome el valor de 0, la salida será cero y el estado siguiente sel estado A.

Encontramos entonces que dependiendo de la secuencia asumida aparece un circuito diferente, en lapráctica al activar un sistema asumimos el estado CLEAR como el primer dato, en este caso nosconviene partir de un diseño con entradas en cero. En otras palabras, partimos del estado que nosconvenga.

Segunda etapa del diseño: Identificación del número de estados:

En el circuito Moore de estado inicial en unos, contamos sólo cuatro estados, A, B, C y D mientras qen el circuito Mealy fueron necesarios tres estados, esta reducción de estados puede redundar en unreducción o simplificación del circuito pero dada la naturaleza del sistema Mealy, identificar o seguir useñal es a la vez más complejo, lo que dificulta la detección futura de errores.

Tabla de estados equivalente al diagrama de estados Moore:

Var

iable de entrada

Estado

Salida

A

1/0X = 0

1/1

C

0/0

X = 0

1/0 = X/Z

B





Estadoactual

Salidade cada

estado Estado SiguienteEA Z X=0 X=1A 1 B AB 0 B CC 0 B DD 0 B A

Tabla de estados equivalente al diagrama de estados

Estos cuatro estados indican que para el diseño del circuito serán necesarios dos slip-flop con saliday Q2.

Si estando

en el estado

A la entrada

X es 1, el

estado

siguiente

continúa

siendo A





Tercera etapa del diseño: Asignación de estados:

Es el proceso de asignar las combinaciones de los diferentes valores de las salidas de los dos fip-flopy Q2 a los estados A, B, C, D.

1 0Q QA = 0 0B = 0 1C = 1 0D = 1 1

Tabla de transición:Reemplazando la asignación de estados, la tabla de transición se transforma en:

Estado actual Salida

Actual

Estado siguiente

X = 0 X = 1

1Q 0Q Z A 0 0 1 0 1 (B) 0 0 (A)B 0 1 0 0 1 (B) 1 0 (C)C 1 0 0 0 1 (B) 1 1 (D)D 1 1 0 0 1 (B) 0 0 (A)

Tabla de transición

Ahora se debe determinar el tipo de flip-flop a usar para terminar el circuito.





Memorias

La memoria fabricada con materiales semiconductores o semiconductora se clasifica en memorias RAROM, PROM, EPROM y EEPROM.

Disposición de los registros y celdas en una memoria:Para acceder a las diferentes celdas y registros es necesario definir una nomenclatura al igual que loacemos para encontrar direcciones en una ciudad, ésta convención nos permitirá almacenar, recuperborrar el contenido de las celdas.

Normalmente, los registros o vectores se representan en celdas horizontales y los bits de cada registson indicados por las columnas:

1 0 1 0

0 0 0 0

0 0 0 00 0 0 0

0 0 0 0

1 1 1 1

1 1 1 1

0 0 1 0

Tabla 1: MemoriaEn la tabla 1 vemos representada una memoria de ocho registros cada uno de cuatro bits.¿Cuantos bits podemos almacenar en esta memoria?

Operación de escritura en memoria:

Bus de direcciones:Para localizar una posición de memoria, es necesario contar con las señales para ubicar la celdaespecífica, éstas líneas recibirán el nombre de líneas de direccionamiento, que en su conjunto sondenominadas bus de direcciones.

Bus de datos:La información a extraer de la memoria debe estar presente en el momento de lectura en pines diferea los que indican la dirección. Este conjunto de señales reciben el nombre de bus de datos.

Señales de control:

Para indicarle a la memoria que los datos presentes en el bus de datos deben ser almacenados en laposición indicada por el bus de direcciones, la memoria debe contar con unos pines especiales:

1.Un pin para habilitar la memoria en su conjunto2.Un pin para indicar que la tarea a realizar es de escritura3.Un pin para indicar que la tarea es de lectura

Registros





¿Cuantas líneas de direccionamiento de memoria se requieren para direccionar completamentuna memoria de ocho registros de cuatro bits?

En el momento de almacenar la información en la memoria, únicamente es necesario direccionar cad

registro, las señales del bus de datos deberán seguir un orden específico para el almacenamiento debits en la celda correcta, luego, no es necesario direccional las celdas como tal, únicamente el registr

0 0 0 0

1 0 1 0

0 0 0 0

0 0 0 0

0 0 0 0

1 1 1 1

1 1 1 1

0 0 1 0

¿Para qué se utiliza la memoria RAM en un computador?

La memoria RAM normalmente se divide en dos secciones denomidadas RAM de propósito general RAM de propósito específico. En la RAM de propósito general, el programador puede almacenar datoque son denominados Variables del sistema, mientras que en la RAM de propósito específico, cada ctiene un función dada por el diseñador del procesador o microprocesador; en éste caso el programad

no puede utilizar éstos espacios de la RAM para definir y almacenar variables.

Registros

Datosde

entrada

Este es el bit cero,

o bit de menor

peso

A2 A1 A0

Bus de direcciones

Dirección a ingresar: 2 = 0 0 1 0

R/W E/D

Señales de control

Input/Outp1

Input/Outp2

Input/Outp3

Input/Outp4





ANEXO A

INSTALACIÓN DE XILINX 7.1i

Ver documentos anexos.Proceso de instalación del software Xilinx 7.1i La instalación completa de Xilinx requiere de aproximadamente 500 Megas de espacio disponible e

disco duro, y toma aproximadamente una hora para completarse.

BIBLIOGRAFÍA

•Echavarría Cifuentes, Rubén Darío. Circuitos Digitales I. Universidad de Antioquia. Colombia 200

•GOMEZ, Carlos, GOMEZ, German, BOTERO, William. Matemática Digital. Mc Graw Hill. B1998.

1. Ejecuta el archivo stup.exe





Ejercicios propuestos

Queridos jóvenes,

¡Sean ustedes bienvenidos a este curso! Inicia el periodo académico e inicia también la primera activ

que tenemos programada para nuestro curso de Sistemas Digitales Secuenciales. La Actividad 01 esconjunto de actividades que solicitamos

1. Luego de observar las unidades del módulo y de haber leído la introducción del mismo ¿Cuál pienusted que es la diferencia entre el curso de sistemas digitales básicos y el de sistemas digitalessecuenciales?

2. ¿Crees que para desplegar en una pantalla la secuencia 1 2 3 4, se requiera de alguna formaelemental de memoria? Explica y debate con tus compañeros.

3. Si requiere diseñar un sistema de seguridad en el cual para que se abra una puerta se debe digitauna clave con la condición de que si se ingresar la clave equivocadamente tres veces suene una

alarma. ¿Podrá usted hacer este diseño con los conocimientos de electrónica digital básica?4.Cuando Juan intenta cruzar la calle, mira y ubica los vehículos en la distancia, lo que le permitecalcular la velocidad y trayectoria de éstos, para luego calcular la trayectoria y velocidad propias. Alobservar que el vehículo acelera, Juan actualiza su velocidad y trayectorias, sin dejar de observar evehículo. Este proceso, define un sistema retroalimentado, el cual está capturando informaciónconstantemente, discute con tus compañeros cuales son las variables que se retroalimentan y cuál eel procesamiento que sufren. Luego realiza un diagrama de flujo que representen la situaciónplanteada.

5. Recordando conocimientos del curso Sistemas Digitales Básicos. Diseñe y ensamble un circuitodigital para la función F(MAX)= F(0,2,3,5,7,11,14) previamente simplificada usando mapas deKarnaugh.

6. Investigue qué es un sistema y qué lo caracteriza



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