6.16. El enlace USB (Universal Serial Bus) requiere un circuito que produzca la secuencia 00000001. Debe disear un circuito secuencial sncrono que comience produciendo esta secuencia para la entrada E=1. Una vez que se comience la secuencia se debe completar. Si E=1 durante la ltima salida de la secuencia, se repite la secuencia. Si no, si E=0, la salida permanece constante a 1.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura1. Maquina De Estados Para El Ejercicio 6.16

b) Encuentre la tabla de estados y realice una asignacin de estados.

ENTRADASSALIDAS

ESTADO PRESENTEESESTADO FUTURO

S101S1

10S2

S200S3

10S3

S300S4

10S4

S400S5

10S5

S500S6

10S6

S600S7

10S7

S700S8

10S8

S801S1

11S1

Tabla 1 Descripcin del diagrama de estados para la secuencia (00000001).

Circuitos Digitales 2Mquinas De Estado Ejercicio (Morris Mano)Esteban Florido Vega

La entrada habilitadora se describe como E (enable) y S (salida) ser la variable que me generara la secuencia.

c) Disee el circuito usando flip-flop D y las puertas lgicas necesarias.

Inicialmente realizamos una tabla de transicin para los flip-flops tipo D

ENTRADASSALIDAS

ESTADO PRESENTEESTADO FUTUR0

Q2Q1Q0ESD2D1D0

(S1)00001(S1)000

10(S2)001

(S2)00100(S3)010

10(S3)010

(S3)01000(S4)011

10(S4)011

(S4)01100(S5)100

10(S5)100

(S5)10000(S6)101

10(S6)101

(S6)10100(S7)110

10(S7)110

(S7)11000(S8)111

10(S8)111

(S8)11101(S1)000

11(S1)000

Tabla.2. Descripcin de entradas y salidas para los flip-flop tipo D

Ahora procedemos a realizar la respectiva reduccin por el mtodo de mapas de karnaugh.

Reduccin para S

E Q200011110

Q1 q0

001000

010010

110010

100000

S= Q0Q1'Q2E Q0Q1Q2

Reduccin para D0

E Q200011110

Q1 Q0

000001

011001

111001

101001

D0 = Q0Q1Q2 +Q0E + Q0Q1

Reduccin para D1

E Q200011110

Q1 Q0

000101

010101

110101

100101

D1=Q0Q1 +Q0'q1

Reduccin para D2

E Q200011110

Q1 Q0

000010

011101

111101

100010

D2=Q1Q2 +Q0Q2+Q0q1q2

Posteriormente procedemos a realizar la implementacin en un software que nos permita hacer la representacin de nuestras mquinas de estados.(QUARTUS)

6-17. Repita el Problema 6-16 para la secuencia 01111110 que se utiliza en un determinado protocolo de comunicaciones de red.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura2. Mquina De Estados Para El Ejercicio 6.17

b) Encuentre la tabla de estados y realice una asignacin de estados.

ENTRADASSALIDAS

ESTADO PRESENTEESESTADO FUTURO

S101S1

10S2

S201S3

11S3

S301S4

11S4

S401S5

11S5

S501S6

11S6

S601S7

11S7

S701S8

11S8

S800S1

10S1

Tabla 3 Descripcin del diagrama de estados para la secuencia.

Circuitos Digitales 2Mquinas De Estado Ejercicio (Morris Mano)Esteban Florido Vega

La entrada habilitadora se describe como E (enable) y S (salida) ser la variable que me generara la secuencia.

c) Disee el circuito usando flip-flop D y las puertas lgicas necesarias.

ENTRADASSALIDAS

ESTADO PRESENTEESTADO FUTUR0

Q2Q1Q0ESD2D1D0

(S1)00001(S1)000

10(S2)001

(S2)00101(S3)010

11(S3)010

(S3)01001(S4)011

11(S4)011

(S4)01101(S5)100

11(S5)100

(S5)10001(S6)101

11(S6)101

(S6)10101(S7)110

11(S7)110

(S7)11001(S8)111

11(S8)111

(S8)11100(S1)000

10(S1)000

Tabla.4. Descripcin de entradas y salidas para los flip-flop tipo D

Ahora procedemos a realizar la respectiva reduccin por el mtodo de mapas de karnaugh.

Reduccin para S

E Q200011110

Q1 Q0

001111

011101

111101

100111

S= EQ2 + Q1Q2+Q0q2+Q0Q1

Reduccin para D0

E Q200011110

Q1 Q0

000001

011001

111001

101001

D0 = Q0Q1Q2 +Q0E + Q0Q1

Reduccin para D1

E Q200011110

Q1 Q0

000101

010101

110101

100101

D1=Q0Q1 +Q0Q1

Reduccin para D2

E Q200011110

Q1 Q0

000010

011101

111101

100010

D2=Q1Q2 +Q0Q2+Q0Q1Q2

Posteriormente procedemos a realizar la implementacin en un software que nos permita hacer la representacin de nuestras mquinas de estados.(QUARTUS)

618. La secuencia del problema 6-17 es un flag empleado en las comunicaciones de red y representa el principio de un mensaje. Este flag ha de ser nico. Por consiguiente, deben aparecer menos de cinco 1 en cualquier otro lugar dentro del mensaje. Puesto que esto no es realista en mensajes normales, se recurre a un truco denominado insercin de ceros.El mensaje normal, que puede contener secuencias de ms de cinco 1s, se introduce en la entrada X de un circuito secuencial de insercin de 0s. El circuito tiene dos salidas Z y S. Cuando aparece el quinto 1 en X, se inserta un 0 en la secuencia de salida que aparece en Z al tiempo que la salida S=1 indica que el circuito de insercin de ceros est funcionando y que el circuito de entrada debe detenerse, no generando una nueva entrada durante un ciclo de reloj. Esto es necesario puesto que la insercin de 0 en la secuencia de salida la hace ser ms larga que la secuencia de entrada sin la parada. Se ilustra la insercin de ceros mediante las siguientes secuencias de ejemplo:

Secuencia en X sin parada: 01111100111111100001011110101Secuencia en X con las paradas: 0111111001111111100001011110101Secuencia en Z: 0111110001111101100001011110101Secuencia en S:0000001000000010000000000000000

a) Encuentre el diagrama de estados para el circuito.

Figura.3. Diagrama De Bloque Ejercicio 618

A continuacin haremos la representacin por medio de el diagrama de estado para el sub bloque detector de secuencia del ejercicio 618.

Figura4. Mquina De Estados Para El Ejercicio 6.18

(b) Encuentre la tabla de estados para el circuito y realice una asignacin de estados.(c) Encuentre una implementacin del circuito usando flip-flop D y puertas lgicas.

REFERENCIAS

[1]M. Morris Mano (2005), Fundamentos de diseo lgico y de computadoras. Pearson Prentice hall

[2]Pedroni, V. A. (2008). Digital Electonics and Design with VHDL. Morgan Kaufmann.

[3] http://personales.unican.es/manzanom/Planantiguo/EDigitalI/REGG4.pdfS1

S2

S3

S8

S4

S5

S7

S6

0/1

1/0

X/0

X/0

X/0

X/0

X/0

X/0

PARA ESTE CASO SE DESCRIBE COMO X= E|~E

X/1

E/S

ENTRADA/SALIDA

S1

S2

S3

S8

S4

S5

S7

S6

PARA ESTE CASO SE DEFINE A X=E|~E

1/0

X/1

X/1

X/1

X/1

X/1

X/1

0/0

X/0

ENTRADA/SALIDA

EncabezadoMultiplexorS1S2DCHAB.Diagrama de bloque ejercicio 618Detector de secuencia (11111)

A

B

C

D

E

G

F

1/10

E

0/00

1/10

1/10

1/10

1/10

1/10

1/01

0/00

0/00

0/00

0/00

0/00

0/00

0/00

E/ZS