manual de cpu

8/14/2019 manual de cpu

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CONTENIDO

INTRODUCCIN .............................................................................................................................................. 3

ALGUNOS CONCEPTOS FUNDAMENTALES............................................................................................... 4

TRADA DE UNA PALABRA A PARTIR DE LA MEMORIA ........................................................................................... 6ALMACENAMIENTO DE UNA PALABRA EN LA MEMORIA......................................................................................... 7TRANSFERENCIAS ENTRE REGISTROS ............................................................................................................... 8REALIZACIN DE UNA OPERACIN ARITMTICA O LGICA ................................................................................... 8MANEJO DE REGISTROS POR COMPUERTA Y TEMPORIZACIN DE TRANSFERENCIAS DE DATOS ............................. 9ORGANIZACIN DE BUS MLTIPLE................................................................................................................... 12

EJECUCIN DE UNA INSTRUCCIN COMPLETA..................................................................................... 16

RAMIFICACIN............................................................................................................................................... 17

SECUENCIAMIENTO DE SEALES DE CONTROL.................................................................................... 18

CONTROLADORES FIJOS ................................................................................................................................ 18CONTROL MICROPROGRAMADO...................................................................................................................... 26

CONCLUSIONES ........................................................................................................................................... 30

BIBLIOGRAFIA .............................................................................................................................................. 31

ANEXOS ......................................................................................................................................................... 32

EN ESTA SECCIN AGRUPAREMOS A LAS MAYORES CASAS DISEADORAS DE CPU'S; AS COMO A SUS PRODUCTOSMAS ACTUALES Y CONOCIDOS EN EL MUNDO DE LOS MICROPROCESADORES ..................................................... 32INTEL ..........................................................................................................................................................33

Pentium Classic: ..................................................................................................................................... 33Pentium MMX: ....................................................................................................................................... 34

Pentium Pro:......................................................................................................................................... 35Pentium II:............................................................................................................................................. 36CELERON.............................................................................................................................................. 37Xeon....................................................................................................................................................... 38

AMD ............................................................................................................................................................ 39K5:.......................................................................................................................................................... 39K6:.......................................................................................................................................................... 40K6-2:....................................................................................................................................................... 41

CYRIX ......................................................................................................................................................... 426x86:....................................................................................................................................................... 426x86MX:................................................................................................................................................. 44


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MII:.......................................................................................................................................................... 45Winchip C6:........................................................................................................................................... 46


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Introduccin

En su forma ms simple, un sistema de computadora cuenta con una unidad que ejecutainstrucciones de programas. Esta unidad se comunica con otros subsistemas dentro de lacomputadora, y a menudo controla su operacin. Debido al papel central de tal unidad seconoce como unidad central de procesamiento, o CPU (Central processing unit). Dentrode muchas computadoras, un subsistema como una unidad de entrada, o un dispositivode almacenamiento masivo, puede incorporar una unidad de procesamiento propia. Talunidad de procesamiento, aunque es central para su propio subsistema, resulta claro queno es "central" para el sistema de computadora en su conjunto. Sin embargo, losprincipios del diseo y operacin de una CPU son independientes de su posicin en unsistema de computadora. Este trabajo estar dedicado a la organizacin del hardware

que permite a una CPU realizar su funcin principal: traer instrucciones desde la memoriay ejecutarlas.

El algoritmo de solucin de cualquier problema consiste en varios pasos que debenrealizarse en una secuencia especfica. Para implantar tal algoritmo en una computadora,estos pasos se descomponen en pasos ms pequeos, cada uno de los cualesrepresenta una instruccin de mquina. La secuencia de instrucciones resultante es unprograma en lenguaje de mquina que representa al algoritmo en cuestin. El mismoenfoque general se utiliza para permitir a la computadora realizar funciones especificadaspor instrucciones individuales de mquina. Esto es, cada una de estas instrucciones seejecuta realizando una secuencia de operaciones ms rudimentarias. Estas operaciones,

y los medios por los cuales se generan, sern el tema principal de anlisis en estetrabajo.


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ALGUNOS CONCEPTOS FUNDAMENTALES

Las instrucciones que constituyen un programa que debe ejecutar una computadora se

cargan en localizaciones secuenciales de su memoria principal. Para ejecutar esteprograma la CPU trae una instruccin por vez y realiza las funciones especificadas. Lasinstrucciones se traen por medio de localizaciones efectivas de la memoria hasta laejecucin de una ramificacin o de una instruccin de salto. La CPU lleva un control de ladireccin de la localizacin de la memoria de la siguiente instruccin, por medio delempleo de un registro de la CPU especial al que se denomina contador de programa(PC). Despus de traer una instruccin, el contenido del PC se actualiza para apuntar a lasiguiente instruccin de la secuencia.

Considrese, para simplificar, que cada instruccin ocupa una palabra de la memoria. Porlo tanto, la ejecucin de una instruccin requiere que la CPU realice los siguientes tres

pasos:1 . Traer el contenido de la localizacin de la memoria a la que apunte el PC. Interpretarel contenido de esta localizacin como una instruccin que debe ejecutarse. Por lo tanto,almacenarla en el registro de instruccin (IR: Instruction Register). En forma simblicaesto puede escribirse como:

IR [[PL]]

2. Incrementar el contenido del PC en l.

PC [PC] + I

3. Realizar las acciones especificadas por la instruccin almacenada en el IR.

Obsrvese que en aquellos casos en que una instruccin ocupa ms de una palabra, lospasos 1 y 2 pueden repetirse tantas veces como sea necesario para traer la instruccincompleta. Por lo general a estos dos pasos se les conoce como fase de trada, mientrasque el paso 3 constituye la fase de ejecucin.

La estructura de las rutas principales de datos dentro de la CPU: Los bloques de la CPU.Estos bloques pueden organizarse e interconectarse de varias formas. Una de tales

organizaciones se muestra en la siguiente figura. En este caso, la unidad aritmtica ylgica (ALU) y todos los registros de la CPU estn conectados a travs de un bus comn.Desde luego, este bus es interno y no debe confundirse con el bus externo, o buses, queconectan a la CPU con la memoria y los dispositivos de E/S. El bus externo de memoriase muestra en la siguiente figura conectado con la CPU por medio de los registros dedatos y de direccin MDR y MAR. El nmero y funciones de los registros del RO al R(n -1) varan mucho de una mquina a otra. Pueden ser para que el programador los empleeen operaciones generales, pero algunos de ellos pueden ser registros de aplicacinespecial, tales como registros ndice o apuntadores de pila.


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Figura 1.: Organizacin de bus nico para la ruta de datos dentro de la CPU

Dos de los registros de la figura, los registros YZ, no se han mencionado. Estosregistros son invisibles para el programador; esto es, no necesita preocuparse de suexistencia, ya que nunca son referenciados en forma directa por instruccin alguna. Slo

Direccin deloperando ydecodificador de

instruccin

IR

PC

MAR

MDR

R0

R(n-1)

Y

ALU

Z

Lineas decontrol de

la ALU

SumaResta

Lneas dedireccin

Lneas dedatos

Bus dememoria

Bus Internode la CPU


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son utilizados por CPU para almacenamiento temporal durante la ejecucin de ciertasinstrucciones. Sin embargo, nunca se utilizan para almacenar datos generados por unainstruccin para que luego los utilice otra instruccin.

Con pocas instrucciones, la mayor parte de las operaciones de los pasos 1 al 3mencionados antes pueden llevarse a cabo con una o ms de las siguientes funciones,en alguna secuencia previamente especificada:

1. Traer el contenido de una localizacin dada de la memoria y cargarlo en un registro dela CPU.

2. Almacenar una palabra de datos proveniente de un registro de la CPU en unalocalizacin de la memoria dada.

3. Transferir una palabra de datos de un registro de la CPU a otro o a la ALU.

4. Efectuar una operacin aritmtica o lgica, y almacenar el resultado en un registro dela CPU.

Ahora se examinar con cierto detalle la forma en que cada una de las funcionesanteriores se implanta en una computadora comn.

Trada de una palabra a partir de la memoria

En una memoria de acceso aleatorio, la informacin est almacenada en localizaciones

identificadas por sus direcciones. Para traer una palabra de informacin de la memoria, laCPU tiene que especificar la direccin de la localizacin de la memoria en donde estainformacin est almacenada y solicitar una operacin de Leer. Esto se aplica si lainformacin que se va a localizar es una instruccin de un programa o una palabra dedatos (operando) especificada por una instruccin. Entonces, para realizar la trada desdela memoria, la CPU transfiere la direccin de la palabra de informacin requerida alregistro de direccin en la memoria (MAR: memory address register). Segn se muestraen la figura anterior, el MAR est conectado a las lneas de direccin del bus dememoria. Por lo tanto, la direccin de la palabra requerida se transfiere a la memoriaprincipal. Mientras tanto, la CPU utiliza las lneas de control de bus de memoria paraindicar que se requiere una operacin de Leer. Lo normal es que despus de emitir estasolicitud, la CPU espere hasta que reciba una respuesta de la memoria, que le informeque la funcin solicitada se ha concluido. Esto se logra por medio del uso de otra seal decontrol del bus de memoria, a la cual se denominar Funcin de Memoria Completada(MFC). La memoria pone esta seal en 1 para indicar que el contenido de la localizacinespecificada de la memoria se ha ledo y est disponible en las lneas de datos del bus dememoria. Se considerar que en cuanto la seal MFC sea igual a 1, la informacin queest en las lneas de datos est cargada en el MDR y por lo tanto est disponible para suuso dentro de la CPU. Esto completa la operacin de trada desde la memoria. Comoejemplo, considrese que la direccin de la localizacin de la memoria a la que se vaya a


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efectuar el acceso est en el registro RI y que los datos de la memoria deben cargarse enel registro R2. Esto se logra por medio de la siguiente secuencia de operaciones:

1. MAR [R1]

2. Leer3. Esperar la seal MFC4. R2 [MDR]

La duracin del paso tres depende de la velocidad de la memoria utilizada. Por lo general,el tiempo necesario para leer una palabra de la memoria es ms prolongado que eltiempo requerido para realizar cualquier operacin nica dentro de la CPU. Por lo tanto, eltiempo general de la ejecucin de una instruccin puede disminuir si la secuencia deoperaciones est organizada de manera tal que otra funcin til se realice dentro de laCPU mientras espera que la memoria responda. Resulta obvio que slo las funciones queno requieran del empleo del MDR o del MAR podrn realizarse durante este tiempo. Tal

situacin se presenta durante la fase de trada desde la memoria. Como pronto se ver,el PC puede incrementarse mientras se espera que se complete la operacin de Leer. Enel anlisis anterior se ha presentado un ejemplo de la forma en que la transferencia dedatos entre dos dispositivos puede tener lugar, en este caso la CPU y la memoriaprincipal. El mecanismo de transferencia en que un dispositivo inicia la transferencia(solicitud de Leer) y espera hasta que el otro dispositivo responda (seal MFC) sedenomina transferencia asncrona. Puede verse con facilidad que este mecanismopermite transferir datos entre dos dispositivos independientes que tengan velocidadesdiferentes de operacin. Un esquema opcional que se encuentra en algunascomputadoras utiliza transferencias sncronas. En este caso, una de las lneas de controldel bus transporta los pulsos de un reloj que funciona continuamente con una frecuencia

fija. Estos pulsos proporcionan seales de temporizacin a la CPU y a la memoriaprincipal. En cada ciclo del reloj se completa una operacin de la memoria. Adems losinstantes en que la direccin se coloca en las lneas de direccin y los datos se cargan enel MDR son fijos en relacin con los pulsos del reloj. El esquema de bus sncrono lleva aun implante ms simple. Sin embargo, no puede aceptar dispositivos de velocidades muyvariadas, si no se reduce la velocidad de todos los dispositivos a la del ms lento. En elresto del anlisis de la operacin de la CPU, se considerar que se emplea un bus dememoria asncrono.

Almacenamiento de una palabra en la memoria

El procedimiento para escribir una palabra en una localizacin dada de la memoria essemejante al empleado para leer de la memoria. La nica excepcin es que la palabra dedatos que se va a escribir se carga en el MDR antes de que se emita el comando Escribir.Si se considera que la palabra de datos que se va a almacenar en la memoria est en R2,y que la direccin de la memoria est en R1, la operacin de Escribir requiere la siguientesecuencia:

1. MAR [R1]


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2. MDR [R2]3. Escribir4. Esperar la seal MFC

Es interesante observar que los pasos 1 y 2 son independientes. Por lo tanto, puedenllevarse a cabo en cualquier orden. En realidad, pueden efectuarse de manerasimultnea, si la arquitectura de la computadora lo permite, esto es, si las dostransferencias no utilizan la misma ruta de datos. Desde luego, esto no sera posible en laorganizacin de bus nico de la figura anterior. Obsrvese tambin que, como en el casode la operacin de Leer, el periodo de espera del paso 4 puede encimarse con otrasoperaciones, siempre y cuando tales operaciones no utilicen los registros MDR o MAR.

Transferencias entre registros

Para permitir la transferencia de datos entre varios bloques conectados al bus comn dela figura anterior, debe haber manejo de entrada y salida por compuerta. Esto estrepresentado de manera simblica en la figura siguiente (2). Las compuertas de entrada ysalida del registro Ri estn controladas por las seales Rientrada y Risalida, respectivamente.Entonces, cuando el registro Rientrada es igual a 1, los datos disponibles en el bus comnse cargan en Ri. De manera semejante, cuando Risalida es igual a l, el contenido delregistro Ri se coloca en el bus. Mientras el Risalida es igual a 0, el bus puede utilizarse paratransferir datos de otros registros.

Ahora se examinar la transferencia de datos entre dos registros. Por ejemplo, paratransferir el contenido del registro Rl al registro R4, se necesitan las siguientes acciones:

! Habilitar la compuerta de salida del registro R1 poniendo R1salida en 1 . Esto coloca elcontenido de R1 en el bus de la CPU.

! Habilitar la compuerta de entrada del registro R4 poniendo R4entrada en 1. Esto cargalos datos provenientes del bus de la CPU en el registro R4.

Esta transferencia de datos puede representarse en forma simblica

R1salida, R4entrada

Realizacin de una operacin aritmtica o lgica

Al realizar una operacin aritmtica o lgica, debe recordarse que la ALU es en s mismaun circuito combinatorio que no tiene almacenamiento interno. Por lo tanto, para realizaruna adicin, por ejemplo, los dos nmeros que se van a sumar deben estar listos en lasdos entradas de la ALU simultneamente. Se proporciona con este fin el registro Y de lafigura anterior (1) que se utiliza para contener uno de los dos nmeros, mientras que elotro es manejado por compuerta hacia el bus. El resultado se almacena en formatemporal en el registro Z. Por lo tanto, la secuencia de operaciones para sumar el


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contenido del registro R1 con el del registro R2 y almacenar el resultado en el registro R3debe ser la siguiente:

PASO ACCIN

1 R1salida ,Yentrada2 R2salida , Add , Zentrada3 Zsalida , R3entrada

En el paso 2 de esta secuencia el contenido del registro R2 se maneja por compuertahacia el bus; de all, a la entrada B de la ALU que est conectada directamente con elbus. El contenido del registro Y siempre est disponible en la entrada A. La funcinrealizada por la ALU depende de las seales aplicadas a las lneas de control de la ALU.En este caso, la lnea Suma se iguala a 1, provocando que la salida de la ALU sea lasuma de los dos nmeros en A y B. Esta suma se carga en el registro Z ya que sucompuerta de entrada est abierta (Zentrada). En el tercer paso, el contenido del registro Z

se transfiere al registro destino R3. Es obvio que esta ltima transferencia no puederealizarse durante el segundo paso, ya que slo una salida de registro puede conectarseen forma significativa al bus en cualquier momento dado.

Manejo de registros por compuerta y temporizacin de transferencias de datos

Antes de proceder a analizar la ejecucin de instrucciones de mquina, es necesariodetenerse brevemente para presentar algunos de los detalles necesarios del implantepara el manejo de datos por compuerta hacia y desde el bus comn de la figura 1.Tambin se presentar una breve panormica de la temporizacin requerida para el

control de seales que estn involucradas en la transferencia de datos entre registros.Supngase que cada bit de los registros de las figuras 1 y 2 consiste en el seguro simplemostrado en la figura 3. Se considera que el elemento de almacenamiento mostrado esuno de los bits del registro Z. Mientras que el control de entrada Zentrada es igual a 1, el


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estado del seguro cambia para que corresponda con los datos del bus. Siguiendo elcambio de 1 a 0 en la entrada Zentrada, los datos almacenados en el seguroinmediatamente antes de este cambio se aseguran hasta que Zentrada sea de nuevo igual a1. Entonces, las dos compuertas de entrada del seguro implantan la funcin de interruptor

de control de entrada de la figura 2.Figura 2.: Manejo por compuerta de entrada y salida para los registros de la figura 1

Si se examinan los interruptores de salida de la figura 2 se muestra que, en el caso ideal,deben ser interruptores mecnicos de ENCENDIDO/APAGADO. Cuando un interruptordado est ENCENDIDO, transfiere el contenido de su registro correspondiente al bus.Cuando se encuentra APAGADO, est desconectado elctricamente del bus. Esto es, nopone al bus en estado especfico alguno, permitiendo as que otro registro coloque datosen el bus. Por lo tanto, la salida de la combinacin del registro con el interruptor puedeser en uno de los tres estados: 1,0 circuito abierto.

En los implantes reales, los interruptores mecnicos resultan incompatibles con latecnologa electrnica empleada en computadoras en trminos de velocidad de operaciny de otras caractersticas. En su lugar la compuerta de salida de un registro que transfiereel contenido de ese registro al bus comn se disea para que se comporte de la mismaforma que un interruptor mecnico. Esto es, es capaz de estar elctricamente

desconectada del bus.


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Figura 3.: Entrada y salida manejadas por compuerta para un bit de registro

Es capaz de colocar ya sea un cero o un uno en el bus cuando sea necesario. Debido aestas tres posibilidades, se dice que tal compuerta tiene una salida de tres estados. Seutiliza una entrada separada de control, tanto para habilitar la salida por compuerta, comopara ponerla en un estado de alta impedancia (desconectada elctricamente). Este ltimoestado corresponde al de circuito abierto de un interruptor mecnico.

Debe observarse que ni los circuitos de compuerta lgica TTL, ni los CMOS sonadecuados para la conexin directa con un bus. Conectar las salidas de dos de talescircuitos en paralelo provoca un corto circuito, lo que provocara operacin inadecuada oaun dao a las compuertas involucradas.

Un diseo optativo para el bus comn de la figura 2 que no requiere de los interruptoresde salida, utilizara compuertas de colector abierto (para bipolar) o de drenaje abierto(para MOS). La salida de tal compuerta es equivalente a un interruptor a tierra. Elinterruptor est abierto cuando la salida de compuerta se encuentra en el estado 1 , ycerrado cuando se encuentra en 0. La estructura de un bus de colector abierto estrepresentada simblicamente en la figura 4. Cuando no est trabajando, el bus semantiene en uno debido al resistor de "jaln hacia arriba" mostrado. Entonces, siempre ycuando todos los interruptores de salida de compuerta estn abiertos, esto es, todas lassalidas estn en el estado 1, el bus tambin. Si cualquier salida de compuerta cambia a 0,el interruptor correspondiente de salida se cierra y el bus es "empujado hacia abajo" alestado 0. En otras palabras, el bus realiza una funcin AND en todas las salidas decompuerta conectadas con l. Algunas veces a esto se le conoce como conexin de"AND - cableado". Si se utiliza este arreglo de manejo por compuerta, la compuerta de

salida de tres estados de la figura 3 puede reemplazarse por una compuerta de colectorabierto NAND, segn se muestra. Cuando Zsalida est alto (1), el bit almacenado en elseguro se alimenta al bus. Cuando Zsalida est bajo (0), el bus se deja en el estado 1ocioso, permitiendo que los datos provenientes de otros registros se transfieran al bus.

En general, el diseo de tres estados permite transferencias de datos ms veloces encomparacin con el enfoque de colector abierto de drenaje abierto. Por esta razn su usoen el diseo de buses es mucho ms comn. La principal caracterstica distintiva de unbus de colector abierto es su capacidad de AND - cableado, por lo tanto el arreglo decolector abierto se utiliza principalmente para lneas de buses en donde se requiera estacapacidad. Por ejemplo, a menudo se emplea en lneas de solicitud de interrupcin.

Ahora se analizarn algunos aspectos de la temporizacin de transferencias de datosdentro de la CPU.


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Figura 4.: estructura de bus de colector abierto

Por ejemplo, considrese la operacin de adicin del paso 2 del almacenamiento de unapalabra en la memoria. A partir del momento en que la seal R2salida es igual a 1, hay unretraso temporal para que la compuerta se abra y para que despus los datos viajen atravs del bus hasta la entrada de la ALU. Los circuitos sumadores de la ALU provocanun retraso ms. Para que el resultado se almacene en la forma adecuada en el registro Z,los datos deben mantenerse en el bus durante un periodo adicional igual al tiempo de

preparacin y de espera de este registro. Esta situacin se muestra en el diagrama detemporizacin de la figura 5. La suma de los cinco tiempos de retraso define la duracinmnima de la seal R2salida

Organizacin de bus mltiple

La organizacin de bus nico de la figura 1 representa slo una de las posibilidades parainterconectar distintos bloques de la CPU. Un arreglo alternativo es la estructura de dosbuses mostrada en la figura 6. Todas las salidas de los registros estn conectadas al busA y todas las entradas de los registros estn conectadas al bus B. Los dos buses estnconectados a travs del enlace de buses G, el cual, al habilitarse, transfiere los datos

contenidos en el bus A al bus B. Cuando se deshabilita G, los dos buses estnelctricamente aislados. Obsrvese que el registro de almacenamiento temporal Z de lafigura 1 no es necesario en esta organizacin debido a que, con el enlace de businhabilitado, la salida de la ALU puede transferirse en forma directa al registro destino.Por ejemplo, la operacin de adicin analizada antes (R3 [R1] + [R2]) ahora puedeefectuarse de la siguiente forma:

PASO ACCION1 R1salida , Gcapacitado , Yentrada


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2 R2salida , Add , ALUsalida , R3entrada

Figura 5.: Temporizacin de las seales de control durante el paso de Suma

Es importante observar que si los registros son seguros simples como el de la figura 4.3,el registro destino de la secuencia anterior debe ser diferente de R2, debido a que las dosoperaciones R2entrada y R2salida no pueden realizarse al mismo tiempo. Esto se debe a quela ALU es una red combinatoria. Por lo tanto, carece de almacenamiento interno. Sinembargo, an as es posible realizar la operacin R2 [R1] + [R2], intercambiandoR1salida y R2salida y reemplazando R3entrada por R2entrada en el paso 2. La restriccin de queR2salida y R2entrada no puedan realizarse en el mismo paso puede atemperarse con elempleo de flip-flops disparados por flanco. Si hay uso de flip flops disparados por flanco,la temporizacin de una transferencia de registros que involucre a R2 permaneceesencialmente igual que la de la figura 5, con Zentrada reemplazado por R2entrada. En estecaso R2entrada representa la entrada de reloj al registro, la cual se considera comodisparada por flanco negativa. La salida de R2 permanece sin cambio hasta t2, momentoen el que los datos disponibles en el bus de entrada se cargan en R2.


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Figura 6.: Estructura de dos buses


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Considrese un ejemplo ms de organizacin de la CPU. En la figura 7 se muestra unaarquitectura de tres buses, con cada bus conectado slo a una salida y a varias entradas.Al eliminar la necesidad de conectar ms de una salida al mismo bus se lograntransferencias ms rpidas de bus en forma simple. Se proporciona un multiplexor en la

entrada de cada uno de los dos registros de trabajo A y 13, lo cual permite que se

carguen ya sea del bus de datos de entrada o del bus de datos de registro.

Figura 7.: Estructura de tres buses

Los registros de aplicacin general de la CPU de la figura 7 se muestran como un solobloque. Se considera que estn implantados utilizando una unidad de memoria de accesoaleatorio (RAM: Random-access memory). Debe enfatizarse que en este contexto eltrmino RAM simplemente se refiere al tipo de hardware utilizado para implantar losregistros y no debe confundirse con la RAM que constituye la memoria principal de lacomputadora. Esta ltima est conectada al bus externo.


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EJECUCIN DE UNA INSTRUCCIN COMPLETA

Ahora se intentar conjuntar la secuencia de operaciones elementales necesarias para

ejecutar una instruccin. Considrese la instruccin "Sumar el contenido de la localizacinNUM de la memoria al registro R1". Para simplificar las cosas, la direccin NUM se da enforma explcita en el campo de direccin de la instruccin. Entonces, la localizacin NUMse especifica en el modo directo de memoria. La ejecucin de esta instruccin requiere delas siguientes acciones.

1. Traer la instruccin2. Traer el primer operando (el contenido de la localizacin de la memoria a la que

seala el campo de direccin de la instruccin).3. Realizar la adicin4. Cargar el resultado en RI.

PASO ACCION1 PCsalida, MARentrada, Leer, Borrar Y, Fijar el acarreo de la ALU, Suma, Zentrada2 Zsalida, PCentrada, Espera a MFC3 MDRsalida, IRsalida4 Campo de direccin de IRsalida, MARentrada, Leer5 R1salida, Yentrada, Espera a MFC6 MDRsalida, Suma, Zentrada7 Zsalida, R1entrada8 Fin

Figura 8.: Secuencia de control para la ejecucin de la instruccin "Sumar el contenido de la localizacin direccionadade la memoria en el modo directo de la memoria al registro R1".

En la figura 8 se da la secuencia de pasos de control necesarios para implantar lasoperaciones anteriores en la estructura de bus nico de la figura 1. Entonces, la ejecucinde instruccin sucede de la siguiente forma. En el paso 1 la operacin de trada de lainstruccin se inicia cargando el contenido del PC en el MAR y enviando una solicitud deLeer a la memoria. A1 mismo tiempo se incrementa el PC en 1 a travs del uso de laALU. Esto se logra poniendo una de las entradas a la ALU (registro Y) en 0 y la otraentrada (bus de la CPU) en el valor presente que contenga el PC. Al mismo tiempo elacarreo a la ALU se iguala a 1 y se especifica una operacin de Sumar.

El valor actualizado se regresa del registro Z al PC durante el paso dos. Obsrvese que el

paso dos se inicia inmediatamente despus de emitir la solicitud de Leer de a memoria,sin necesidad de esperar la conclusin de la funcin de la memoria. Sin embargo, el paso3 tiene que retardarse hasta que se reciba el MFC. En el paso 3, a palabra trada de lamemoria se carga en el IR (registro de instruccin: instruction register). Los pasos del 1 al3 constituyen la fase de trada de instruccin de la secuencia de control. Desde luego,esta parte es la misma para todas las instrucciones.

En cuanto el IR est cargado, el circuito de decodificacin de instruccin interpreta sucontenido. Esto permite a la circuitera de control elegir las seales adecuadas para la


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parte restante de la secuencia de control, pasos 4 a 8, a los que se considera como lafase de ejecucin. En el paso 4, el campo de direccin del IR que contiene la direccinNUM, es manejado por compuerta y se lleva al MAR y se inicia una operacin de Leer dela memoria. Despus el contenido de la memoria R1 se transfiere al registro Y. Cuando

se completa la operacin de Leer, el operando de la memoria est disponible en elregistro MDR. La operacin de adicin se realiza en el paso 6 y el resultado se transfierea R1 en el paso 7. La seal de Fin, paso 8, indica la conclusin de la ejecucin de lapresente instruccin y provoca que se inicie un nuevo ciclo de trada regresando denuevo al paso 1.

Ramificacin

Las ramificaciones se logran reemplazando el contenido actual del PC por la direccin deramificacin, esto es, la direccin de la instruccin a la cual se refiere una ramificacin.Por lo comn, la direccin de ramificacin se obtiene sumando al valor actual del PC, un

valor X de compensacin, el cual est dado en el campo de direccin de la instruccin deramificacin. En la figura 9 se proporciona una secuencia de control que permite laramificacin de control incondicional utilizando la organizacin de bus nico de la figura 1.Como de costumbre, la ejecucin se empieza con la fase de trada y termina cuando lainstruccin se carga en el IR en el paso 3. Para ejecutar la instruccin de ramificacin, elcontenido del PC se transfiere al registro Y en el paso 4. Despus el valor decompensacin X se enva por compuerta al bus y se realiza la operacin de adicin. Elresultado, que representa la direccin de ramificacin, se carga en el PC en el paso 6.

PASO ACCION1 PCsalida, MARentrada, Leer, Borrar Y, Fijar el acarreo de la ALU, Suma, Zentrada

2 Zsalida, PCentrada, Espera a MFC3 MDRsalida, IRsalida4 PCsalida, Yentrada5 Campo de direccin de IRsalida, Suma, Zentrada6 Zsalida, PCentrada7 Fin

Figura 9.: Secuencia de control para la ejecucin de una instruccin de ramificacin incondicional.

Es importante observar que en este ejemplo el PC se incrementa durante la fase detrada, sin importar el tipo de instruccin que se est ejecutando. As, en el momento enque el valor de compensacin X se suma al contenido del PC, pasos 4 y 5 de la figura 9,este contenido ya se ha actualizado para que apunte a la instruccin que sigue en elprograma a la instruccin de Ramificacin. Por lo tanto, el valor de compensacin Xdebera ser la diferencia entre la direccin de ramificacin y la direccin que sigue deinmediato a la instruccin de Ramificacin. Por ejemplo, si la instruccin de Ramificacinest en la localizacin 1000 y se requiere ramificar a la localizacin 1050, el valor de Xdebera ser de 49.

Considrese ahora 1 caso de una ramificacin condicional, en vez de una ramificacinincondicional. La nica diferencia entre este caso y el de la figura 9 es el de la necesidadde verificar el estado de los cdigos de condicin entre los pasos 3 y 4.Por ejemplo, si la


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circuitera de decodificacin de instruccin interpreta el contenido del IR como unainstruccin de Ramificacin en caso negativo (BRN: Branch on Negative), la unidad decontrol opera de la siguiente forma: primero, se verifica el registro de cdigo de condicin.Si el bit N (negativo) es igual a 1, la unidad de control procede a los pasos del 4 al 7 como

en la figura 9. Por otra parte, si N es igual a 0 se emite una seal de Fin. En realidad, estoconcluye la ejecucin de la instruccin de Ramificacin y provoca que la instruccininmediata del programa se traiga, cuando se realice una nueva operacin de traer. Por lotanto, la secuencia de control para la secuencia de Ramificacin condicional BRN puedeobtenerse a partir de la figura 4.9 reemplazando el paso 4 por:

4 If N then EndIf N then PCsalida, Yentrada

SECUENCIAMIENTO DE SEALES DE CONTROL

Para ejecutar instrucciones, la CPU debe disponer de algn medio para generar en lasecuencia adecuada las seales de control analizadas antes. Los diseadores decomputadoras han utilizado una amplia variedad de tcnicas para resolver este problema.Sin embargo, la mayora de estas tcnicas caen en una de las dos categoras:

1. Control fijo2. Control microprogramado

En esta seccin se analiza el control fijo (cableado permanente), seguido por una breveintroduccin al control microprogramado. Este ltimo se analizar en detalle en el captulocinco.

Controladores fijos

Considrese la secuencia de seales de control dada en la figura 8. Resulta obvio que serequieren ocho lapsos que no se encimen para la ejecucin adecuada de la instruccinrepresentada por esta secuencia. Cada lapso debe tener una duracin suficiente almenos para que sucedan las funciones especificadas en el paso correspondiente. Por elmomento, considrese que todos los lapsos son de igual duracin. Por lo tanto, esposible implantar el control necesario con el empleo de un contador manejado por unreloj, segn se muestra en la figura 10. Cada estado o cuenta de este contador

corresponde a uno de los pasos de las figuras 8 y 9. Por lo tanto, las seales de controlnecesarias estn determinadas en forma nica por la siguiente informacin:

! Contenido del contador de control! Contenido del registro de instruccin! Contenido del cdigo de condicin y de otras banderas de condicin


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El trmino banderas de condicin indica aquellas seales que representan el estado delas diferentes secciones de la CPU y de las distintas lneas de control conectadas conella, tales como la seal de condicin del MFC de la figura 8.

A fin de lograr cierto conocimiento de la estructura interna de la unidad de control seempezar dando una visin simplificada del hardware relacionado con ella.

El bloque decodificador-codificador de la figura 10 es simplemente un circuitocombinatorio que genera las salidas de control necesarias, dependiendo del estado detodas sus entradas. Al separar las funciones de decodificacin y codificacin se obtiene eldiagrama de bloque ms detallado de la figura 11. El paso decodificador proporciona unalnea separada de seal para cada paso, o lapso, en la secuencia de control. De manerasemejante, la salida del decodificador de instruccin consiste en una lnea separada paracada instruccin de mquina. Esto es, para cada instruccin cargada en el IR, una de laslneas de salida de la INSl a INSm, se iguala a 1 y todas las otras lneas a 0.

Todas las seales de entrada al bloque de codificacin de la figura 11 deben combinarsepara que generen las seales individuales de control Yentrada, PCsalida, Suma, Fin, etc. Laestructura del codificador est ejemplificada por el circuito dado en la figura 12. Estecircuito es un implante de la funcin lgica

Zentrada = T1 + T2 ADD + T5 BR + ...

Esto es, la seal de control Zentrada, que habilita la entrada al registro Z, se enciende, ON,durante el lapso T1 sin importar la instruccin, durante T6 para una instruccin ADD, y assucesivamente. Esta parte de la funcin Zentrada ha sido compilada a partir de lassecuencias de control de las figuras 8 y 9. El trmino T, es comn a todas lasinstrucciones ya que ocurre durante la fase de trada. De manera semejante, la seal decontrol Fin, figura 13, se genera a partir de la funcin lgica

Fin = T8 ADD + T7 BR + (T7 N + T4 N ) BRN + ...

En la figura 11 se muestra la forma en que es posible utilizar la seal Fin para iniciar unnuevo ciclo de trada de instruccin, poniendo el contador de paso de control en su valorinicial.


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Figura 10.: Organizacin de la unidad de control

Figura 11.: Separacin de las funciones de decodificacin y codificacin


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Figura 12.: Generacin de la seal de control Zentrada

Las seales MFC y WMFC (Wait for, MFC: espera a MFC) requieren de algunasconsideraciones especiales. La seal misma WMFC puede generarse de la misma formaque las otras seales de control, utilizando la ecuacin lgica.

WMFC = T2 + T5 ADD + ...

Figura 13.: Generacin de la seal de control Fin


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El efecto que se desea con esta seal es retrasar el inicio del siguiente paso de controlhasta que no se reciba la seal MFC de la memoria principal. Esto puede lograrseinhibiendo el avance del contador de paso de control durante el periodo requerido.Considrese que el contador de paso de control est regido por una seal llamada RUN.

(Corrida)

Figura 14.: Control de la temporizacin de la CPU

El contador avanza un paso en cada pulso de reloj slo si la seal RUN es igual a 1 . Elcircuito de la figura 14a lograr el control deseado. En cuanto la seal WMFC se genera,RUN se vuelve igual a 0. Entonces, el conteo se inhibe y ningn cambio de seal tienelugar. La CPU permanece en este estado de espera hasta que la seal MFC se activa yel contador de paso de control se habilita de nuevo. E1 siguiente pulso de relojincrementa el contador, lo cual da como resultado que la seal WMFC se iguale de nuevoa cero.


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El circuito simple de la figura 14a origina un importante problema. La seal MFC esgenerada por la memoria principal, cuya operacin es independiente del reloj de la CPU.Por lo tanto, MFC es una seal asncrona que puede llegar en cualquier momento a esereloj. Sin embargo, el funcionamiento adecuado de la circuitera de la CPU, incluyendo el

contador de paso de control, requiere que todas las seales de control tengan tiempos depreparacin y de espera con relacin al reloj, segn se ilustr en la figura 5. Por lo tanto,la seal MFC debe estar sincronizada con el reloj de la CPU antes de ser utilizada paraproducir la seal RUN. Para este fin puede utilizarse un flip-flop, segn se muestra en lafigura 14b. La salida de este flip-flop que se considera como disparada por flanconegativo, cambia en el extremo descendente de CLK. Esto deja suficiente tiempo paraque la seal RUN se ponga antes del siguiente flanco ascendente del CLK el cual avanzaal contador. Un diagrama de temporizacin para una operacin de trada de instruccinse da en la figura 15. En esta figura, se ha considerado que la memoria principal tendralta la seal MFC hasta que descienda la seal de Leer, indicando que la CPU harecibido los datos.

Figura 15.: Temporizacin de las seales de control durante la trada de instrucciones

El anlisis anterior ha presentado una visin simplificada de la forma en la cual puedegenerarse la secuencia de seales de control necesaria para traer y ejecutarinstrucciones. La organizacin general representada en las figuras 10 y 11, junto con losdiagramas de circuito de las figuras de la 12 a la 14, representa un enfoque que permitela implantacin de un conjunto arbitrario de instrucciones. Ahora se considerarn algunosaspectos prcticos de la realizacin de tal circuitera.


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Por necesidad, el enfoque empleado en un sistema digital debe tener en cuenta lascapacidades y limitaciones de la tecnologa del implante elegido. Los circuitos de lasfiguras 12 y 13 son fciles de comprender y de disear. Sin embargo, es fcil apreciar

que el nmero de compuertas lgicas necesarias para ello y la complejidad del cableadohacen que este enfoque directo resulte poco prctico. El implante de las computadorasmodernas se basa en el empleo de la tecnologa VLSI. En VLSI, estructuras que abarcanpatrones regulares de interconexin resultan mucho ms fciles de implantar que lasconexiones aleatorias empleadas en los circuitos anteriores. Tales estructuras sonarreglos lgicos programables (PLA: Programable logic array). Segn se describe en elapndice A, un PLA consiste en un arreglo de compuertas AND seguido por un arreglo decompuertas OR. Puede utilizarse para implantar funciones lgicas combinatorias devarias variables. Todo el bloque de codificador - decodificador de la figura 10 puedeimplantarse bajo la forma de un solo PLA. Entonces, la seccin de control de una CPU, opara este caso, de cualquier sistema digital puede organizarse segn se muestra en la

figura 16.

Figura 16.: Implante de un controlador de secuencia en un chip VLSI

Antes de concluir el anlisis de los controladores fijos, resulta conveniente hacer unoscuantos comentarios. Hasta ahora se ha supuesto que todos los pasos de controlsuceden en lapsos iguales. Esto lleva a implantar un contador de condicin manejado por

un reloj. Resulta fcil apreciar que este enfoque no es muy eficiente en lo referente al usode la CPU, ya que no todas las operaciones requieren del mismo tiempo. Por ejemplo,por lo general una transferencia simple de registro es mucho ms rpida que unaoperacin que incluya adicin o sustraccin. Es posible, al menos en teora, construir unaunidad de control asncrona por completo. En este caso, el reloj estara reemplazado porun circuito que hara avanzar el contador de paso en cuanto se concluya cada paso. Ental enfoque el problema principal es la incorporacin de algunos medios confiables dedetectar la conclusin de varias operaciones. Segn resulta el retraso de propagacin en


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muchos casos es una funcin, no slo de las compuertas utilizadas, sino tambin de losdatos especficos que se estn procesando.

Sin embargo, es posible efectuar algunos arreglos. Por ejemplo, puede establecerse una

retraso mximo para cada operacin y las seales de temporizacin pueden generarsecon esa base. Tambin es posible utilizar relojes separados para subseccionesindividuales de un circuito. La comunicacin entre varias subsecciones puede entoncesrealizarse en forma asncrona, de una manera muy parecida a la de las transferencias dedatos entre la CPU y la memoria principal.


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Control microprogramado

Todas las seales de control requeridas dentro de la CPU pueden generarse utilizando un

contador de estado y un circuito PLA. Se analizar un enfoque alternativo que se utilizamucho en el diseo de computadoras. Primero se presentarn algunos trminosutilizados con frecuencia.

Se empezar por definir palabra de control (CW: control word) como una palabra cuyosbits individuales representan las diferentes seales de control de la figura 11. Por lo tanto,cada uno de los pasos de control de la secuencia de control de una instruccin define unacombinacin nica de unos y ceros en la CW. Por ejemplo, las CW correspondientes alos pasos 5, 6 y 7 de la figura 8 son como se muestran en la figura 17. Una secuencia deCW correspondientes a la secuencia de control de una instruccin de mquina constituyeel microprograma para esa instruccin. Las palabras individuales de control en este

microprograma por lo general se denominan microinstrucciones.

Figura 17.: Ejemplo de microinstrucciones para la Figura 8

Considrese que los microprogramas correspondientes al conjunto de instrucciones deuna computadora estn almacenados en una memoria especial a la que se denomina lamemoria de microprograma. La unidad de control puede generar las seales de controlpara cualquier instruccin, leyendo en forma secuencial las CW del microprograma

correspondiente en la memoria de microprograma. Esto sugiere organizar la unidad decontrol segn se muestra en la figura 18. Para leer en forma secuencial las palabras decontrol a partir de la memoria de microprograma se emplea un contador demicroprograma ( PC). El bloque etiquetado "generacin de direccin inicial" esresponsable de la carga de la direccin inicial del microprograma en el PC cada vez quese carga una nueva instruccin en el IR. Despus, el PC es incrementado en formaautomtica por el reloj, provocando que se lean microinstrucciones sucesivas de lamemoria. Por lo tanto, las seales de control sern entregadas a las diferentes partes dela CPU en la secuencia correcta.


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Hasta el momento no se ha analizado una importante funcin de la unidad de control y,en realidad, no se la puede implantar por medio de la organizacin simple de la figura 18.Esta es la situacin que surge cuando se requiere que la unidad de control verifique el

estado de los cdigos de condicin o banderas de condicin, a fin de elegir entre cursosalternativos de accin. Se ha visto que en el caso de control fijo, esta situacin se manejaincluyendo una funcin lgica adecuada, como en la ecuacin "Fin = T8 ADD + T7 BR+ (T7 N + T4 N ) BRN + ...", en la circuitera de codificacin. Otro enfoque diferenteque se utiliza con frecuencia con el control microprogramado se basa en la introduccindel concepto de ramificacin condicional en el microprograma. Esto puede lograrseampliando el conjunto de microinstrucciones a fin de incluir algunas de ramificacincondicional. Adems de la direccin de ramificacin, estas microinstrucciones pueden

especificar cul de las banderas de instruccin, cdigos de condicin o tal vez bits delregistro de instruccin deben verificarse como condicin para que tenga lugar laramificacin.


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Figura 18.: Organizacin bsica de una unidad de control microprogramado

Ahora es posible implantar la instruccin de Ramificacin en Negativo por medio de unmicroprograma como el que se muestra en la figura 19. Se considera que elmicroprograma para esta instruccin empieza en la localizacin 25. Por lo tanto, unamicroinstruccin de Ramificacin, al final de la parte de trada de instruccin delmicroprograma, transfiere el control a la localizacin 25. Debe observarse que la direccinde ramificacin de esta instruccin de Ramificacin es en realidad la salida del bloque de"generacin de direccin inicial". En la localizacin 25, una microinstruccin deramificacin condicional prueba el bit N de los cdigos de condicin y provoca unaramificacin a Fin, si este bit es igual a 0.

Figura 19.: Microprograma para la instruccin Ramificar en Negativo

Para apoyar la ramificacin de microprogramas, la organizacin de la unidad de controldebe modificarse segn se muestra en la figura 20.


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Figura 20.: Organizacin de la unidad de control para permitir ramificacin condicional en el programa

Los bits de la palabra de microinstruccin que especifican las condiciones y direccin deramificacin se alimentan al bloque "generador de direccin inicial y ramificacin". Estebloque realiza la funcin de cargar una nueva direccin en el PC cuando as se le indica,por medio de una microinstruccin. Para habilitar el implante de una ramificacincondicional, las entradas a este bloque consisten en banderas de condicin y cdigos,tanto de condicin, como del contenido del registro de instruccin. Por lo tanto, el ~ PCsiempre se incrementa cada vez que se trae una nueva microinstruccin a partir de lamemoria de microprograma, excepto en las siguientes situaciones:

1. Cuando se encuentra una microinstruccin a Fin, el UPC se carga con la direccin dela primera CW del microprograma para el ciclo de trada de instruccin (direccin = 0en la figura 19).

2. Cuando se carga una nueva instruccin en el IR, el PC se carga con la direccininicial del microprograma para esa instruccin.

3. Cuando se encuentra una microinstruccin de Ramificacin, y la condicin deramificacin se satisface, el PC se carga con la direccin de ramificacin.

Organizaciones semejantes a la de la figura 20 se han implantado en muchas mquinas.Sin embargo, tambin se han desarrollado algunos enfoques alternativos que se hanimplantado en la prctica.

En conclusin, deben observarse algunos puntos importantes en lo referente a lasmquinas microprogramadas, los cuales son:

1. Los microprogamas definen el conjunto de instrucciones de la computadora. Por lotanto, es posible modificar el conjunto de instrucciones con cambiar el contenido de lamemoria de microprograma. Esto ofrece considerable flexibilidad tanto al diseadorcomo al usuario de la computadora.

2. Ya que el contenido de la memoria de microprograma se cambia con muy pocafrecuencia, si es que se llega a hacer, por lo general se llega a utilizar en una memoriade tipo slo de lectura (ROM: Read Only Memory,).

3. La ejecucin de cualquier instruccin de mquina involucra varias tradas de la

memoria de microprograma. Por lo tanto, la velocidad de esta memoria desempea unpapel importante para determinar la velocidad general de la computadora.


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CONCLUSIONES

En este trabajo se present un panorama general de la organizacin de la unidad central

de procesamiento de una computadora. Muchas variaciones de las organizaciones aqupresentadas se encuentran en las mquinas disponibles en el comercio. La eleccin deuna organizacin especfica implica tener que equilibrar velocidad de ejecucin y costo deimplante. Tambin se ve afectada por otros factores, tales como la tecnologa que seemplee, la flexibilidad de modificacin, o el deseo de proporcionar algunas capacidadesespeciales en el conjunto de instrucciones de la computadora.

Se presentaron dos enfoques en lo relativo al implante de la unidad de control de unaCPU: control fijo y control microprogramado. El control microprogramado proporcionaconsiderable flexibilidad en el implante de conjuntos de instrucciones. Tambin facilita laadicin de nuevas instrucciones a mquinas ya existentes.

Cuando se present por primera vez el control microprogramado, resultaba mucho mslento que el control fijo, debido a la baja velocidad del almacenamiento ROM. Sinembargo, los avances en la tecnologa ROM han reducido las diferencias de velocidad.Como resultado, ahora el uso del control microprogramado es mucho ms frecuentedebido a su flexibilidad.


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BIBLIOGRAFIA

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HERNNDEZ CABALLERO, S. Enciclopedia Temtica de Informtica. Tomo 1. 1990.Maveco de Ediciones S.A. Espaa.

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ANEXOS

En esta seccin agruparemos a las mayores casas diseadoras de CPU's; as como asus productos mas actuales y conocidos en el mundo de los microprocesadores


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INTEL

Pentium Classic:

Las primeras series, funcionaban a 60 y a 66 Mhz., y debido a que trabajaban a 5V.tenan problemas de sobrecalentamiento. Adems trabajaban a la misma velocidad que elpropio bus. Estos modelos se pueden actualizar mediante el Overdrive de Intel a 120 a133, que duplica la velocidad del bs, e incorpora un reductor de 5V a 3,3V.

A partir del modelo de 75 Mhz ya se empieza a trabajar con multiplicadores de frecuenciainternos para que el rendimiento de los procesadores sea mayor que el que el bus y lamemoria permiten. Adems se soluciona el problema de "calentura" rebajando la tensinde funcionamiento de los nuevos modelos a 3,52 voltios, con lo que se consigue unmenor consumo.

De sta serie de microprocesadores poco se puede decir que no se sepa. Fu famoso enellos un "bug" detectado que en unas circunstancias muy concretas provocaba un errorde clculo.

Est optimizado para aplicaciones de 16 bits. Dispone de 8Kb de cach de instrucciones+ 8Kb de cach de datos. Utiliza el zcalo de tipo 5 (socket 5) o el de los MMX (tipo 7).Tambin es conocido por su nombre clave P54C. Est formado por 3,3 millones detransistores

Especificaciones de la gama PentiumProcesador Frecuencia Tecnologa Voltaje Bus Multiplicador SocketP60 60Mhz. 0,8 5v 60Mhz - 4P66 66Mhz 0,8 5v 66Mhz - 4P75 75Mhz 0,6 3,52v 50Mhz 1,5 5 / 7P90 90Mhz 0,6 3,52v 60Mhz 1,5 5 / 7P100 100Mhz 0,6 3,52v 66Mhz 1,5 5 / 7P120 120Mhz 0,35 3,52v 60Mhz 2 5 / 7P133 133Mhz 0,35 3,52v 66Mhz 2 5 / 7

P150 150Mhz 0,35 3,52v 60Mhz 2,5 7P166 166Mhz 0,35 3,52v 66Mhz 2,5 7P200 200Mhz 0,35 3,52v 66Mhz 3 7


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Pentium MMX:

El Pentium MMX es una mejora del Classic al que se le ha incorporado un nuevo juego

de instrucciones (57 para ser exactos) orientado a mejorar el rendimiento en aplicacionesmultimedia, que necesitan mover gran cantidad de datos de tipo entero, como pueden servideos o secuencias musicales o graficos 2D. Al ser un juego de instrucciones nuevo, si elsoftware que utilizamos no lo contempla, no nos sirve para nada, y ni Windows 95, niOffice 97 ni la mayor parte de aplicaciones actuales lo contemplan (Windows 98 si). Sinembargo, aun en el caso de que no utilicemos tales instrucciones, notaremos una mejoradebido a que, entre otras mejoras, dispone de una cach que es el doble de la delPentium "normal", es decir 16 Kb para datos y 16 Kb para instrucciones.

La gama MMX empieza en los 133Mhz, pero slo para portatiles, es decir la versin SL.Para ordenadores de sobremesa la gama empieza en los 166Mhz., luego viene el de 200

y finalmente el de 233 que utiliza un multiplicador de 3,5 y que adems necesita de algoms de corriente que sus compaeros.

Sigue siendo un procesador optimizado para aplicaciones de 16 bits. Requiere zcalo detipo 7 (socket 7). Tambin es conocido como P55C. Trabaja a doble voltaje 3,3/2,8V.Utiliza la misma tecnologa de 0,35 micras. Lleva en su interior 4,5 millones detransistores. Tambien podemos distinguir segn el encapsulado sea plstico o cermico.El mejor y ms moderno es el primero.


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Pentium Pro:

Este es uno de los mejores procesadores que ha sacado Intel, a pesar de su relativaantigedad. Parte de este mrito lo tiene la cach de segundo nivel, que est

implementada en el propio chip, y por tanto se comunica con la CPU a la mismavelocidad que trabaja sta internamente.

El zcalo es especfico para este modelo y es conocido como Tipo 8. No cuenta con eljuego de instrucciones MMX. Est optimizado para aplicaciones de 32 bits. (WindowsNT, Unix, OS/2...) Dispone de una cach L1 de 8KB + 8KB. (instrucciones + datos)Hay una gama de procesadores que posee 256 KB. de cach L2, otra 512, y porltimo un modelo que cuenta con un Mega. Puede cachear hasta 64 GB. de RAM.Est formado por 5,5 millones de transistores.

Especificaciones de la gama Pentium ProProcesador Frecuencia Tecnologa Cach L2 Voltaje Bus MultiplicadorP.Pro150 150Mhz. 0,6 256K 3,1v 60Mhz 2,5P.Pro180 180Mhz 0,35 256K 3,3v 60Mhz 3P.Pro200 200Mhz 0,35 256K 3,3v 66Mhz 3P.Pro166 166Mhz 0,35 512K 3,3v 66Mhz 2,5P.Pro200 200Mhz 0,35 512k 3,3v 66Mhz 3P.Pro200 200Mhz 0,35 1MB 3,3 66Mhz 3


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Pentium II:

Este es el ltimo lanzamiento de Intel. Bsicamente es un Pentium Proal que se hasacado la memoria cach de segundo nivel del chip y se ha colocado todo ello en un

tarjeta de circuito impreso, conectada a la placa a travs de un conector parecido aldel estandar PCI, llamado Slot 1, y que se es utilizado por dos tipos de cartuchos, elS.E.C. y el S.E.P.P (el de los Celeron). Tambin se le ha incorporado el juego deinstrucciones MMX.

Est optimizado para aplicaciones de 32 bits. Se comercializa en versiones que vandesde los 233 hasta los 400 Mhz. Posee 32 Kbytes de cach L1 (de primer nivel)repartidos en 16Kb. para datos y los otros 16 para instrucciones. La cach L2(segundo nivel) es de 512 Kb. y trabaja a la mitad de la frecuencia del procesador. Lavelocidad a la que se comunica con el bus (la placa base) sigue siendo de 66 Mhz,pero en las versiones a partir de los 333 ya pueden trabajan a 100 Mhz. Incorpora 7,5

millones de transistores. Los modelos de 0,35 pueden cachear hasta 512 Mb, los de0,25 hasta 4 Gb. (menos los antiguos modelos a 333)

Especificaciones de la gama Pentium II

Procesador Frecuencia Tecnologa VoltajeCore Voltaje I/O Bus Multiplicador

PII 233 233Mhz. 0,35 2,8 v 3,3 66Mhz 3,50,35 2,8 vPII 266 266Mhz0,25 2,0 v

3,3 66Mhz 4

0,35 2,8 vPII 300 300Mhz 0,25 2,0 v 3,3 66Mhz 4,5

PII 333 333Mhz 0,25 2,0 v 3,3 66Mhz 5PII 350 350Mhz 0,25 2,0 v 3,3 100Mhz 3,5PII 400 400Mhz 0,25 2,0 v 3,3 100Mhz 4
http://pro.htm/http://pro.htm/http://pro.htm/


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CELERON

Este procesador ha tenido una existencia bastante tormentosa debido a los continuoscambios de planes de Intel. Debemos distinguir entre dos empaquetados distintos. El

primero es el S.E.P.P que es compatible con el Slot 1 y que viene a ser parecido alempaquetado tpico de los Pentium II (el S.E.C.) pero sin la carcasa de plstico. Elsegundo y ms moderno es el P.P.G.A. que es el mismo empaquetado que utilizan losPentium y Pentium Pro, pero con distinto zcalo. En este caso se utiliza el Socket 370,incompatible con los anteriores socket 7 y 8 y con los actuales Slot 1. Por suerteexisten unos adaptadores que permiten montar procesadores Socket 370 en placasSlot 1 (aunque no al revs).

Tambin debemos distinguir entre los modelos que llevan cach y los que no, ya quelas diferencias en prestaciones son realmente importantes. Justamente los modelossin cach L2 fueron muy criticados porque ofrecan unas prestaciones que en algunos

casos eran peores que las de los Pentium MMX a 233.Est optimizado para aplicaciones de 32 bits. Se comercializa en versiones que vandesde los 266 hasta los 466 Mhz. La cach L2 trabaja a la misma velocidad que elprocesador (en los modelos en los que la incorpora). Posee 32 Kbytes de cach L1(de primer nivel) repartidos en 16Kb. para datos y los otros 16 para instrucciones. Noposeen cache de nivel 2 los modelos 266-300 y s el resto (128 KB). La velocidad a laque se comunica con el bus (la placa base) sigue siendo de 66 Mhz. Posee el juegode intrucciones MMX. Incorpora 7,5 millones de transistores en los modelos 266-300 y9,1millones a partir del 300A (por la memoria cach integrada).

Especificaciones de la gama Celeron

Procesador Frecuencia

Cach L2 Tecnologa

VoltajeCore

Voltaje I/O Bus Multiplr. Zcalo

Celeron 266 266Mhz. 0 0,25 2,0 v 3,3 66Mhz 4 Slot1Celeron 300 300Mhz 0 0,25 2,0 v 3,3 66Mhz 4,5 Slot1

Celeron 300 300Mhz. 128 KB 0,25 2,0 v 3,3 66Mhz 4,5 Slot1-S.370

Celeron 333 333Mhz 128 KB 0,25 2,0 v 3,3 66Mhz 5 Slot1-S.370

Celeron 366 366Mhz. 128 KB 0,25 2,0 v 3,3 66Mhz 5,5 Slot1-S.370

Celeron 400 400Mhz 128 KB 0,25 2,0 v 3,3 66Mhz 6 Slot1-S.370

Celeron 433 433Mhz. 128 KB 0,25 2,0 v 3,3 66Mhz 6,5 Slot1-S.370Celeron 466 466Mhz 128 KB 0,25 2,0 v 3,3 66Mhz 7 S.370
http://ii.htm/http://ii.htm/http://ii.htm/


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Xeon

Al Xeon le ocurre algo parecido al Celeron, ya que no dejan de ser variantes de unmismo procesador, o mejor dicho, de una misma CPU, ya que las variaciones

principales estn fuera de la CPU.En este caso, se ha buscado un procesador que sea un digno sucesor del PentiumPro, el cual, y a pesar de los aos que hace de su nacimiento, todava no haba sidoigualado en muchas de sus caractersticas, ni por el mismo Pentium II. Esteprocesador est orientado al mismo mercado que el modelo al que pretende sustituir,es decir al de los servidores. En este caso, lo tiene ms fcil, ya que la tecnologa desocket 8 que implementaba el PRO, se haba quedado un tanto estancada por supoca difusin. Por tanto, sus diferencias ms importantes las tenemos en su memoriacache de segundo nivel que puede ir desde los 512 Kb. hasta el mega, aunque losprximos modelos podrn salir ya con 2 MB. Esta memoria adems es ms rpida, y

trabaja a la misma velocidad que la CPU.Otra caracterstica importante es que mediante la electrnica y el chipset adecuado sepueden montar equipos con hasta 8 procesadores.

La carcasa del procesador tambin ha experimentado un crecimiento, sobretodo enaltura, para que la CPU y dems componentes puedan obtener una mayorrefrigeracin.

Resumiendo podemos decir que para usuarios individuales no aporta mejorassustanciales, sobre todo si miramos su precio, pero para plataformas servidoras seconvertir seguramente en el nuevo estndar.

Utiliza el slot 2, que es una variante del slot1, pero incompatible con aquel. Estoptimizado para aplicaciones de 32 bits. Posee 32 KBytes de cach L1 (de primernivel) repartidos en 16KB. para datos y los otros 16 para instrucciones. La cache desegundo nivel puede ser de 512 KB o 1 MB. Para comunicarse con el bus utiliza unavelocidad de 100 Mhz. Incorpora 7,5 millones de transistores. Puede cachear hasta 4Gb. de memoria RAM.

Especificaciones de la gama Xeon

Procesador Frecuencia Tecnologa Cach L2 VoltajeCore

Voltaje I/O Bus Multiplicador

512KBXeon 400 400Mhz. 0,25

1 MB2,0 v 2,5 100Mhz 4
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AMD

K5:

El K5 de AMD fu la primera competencia de Intel en el terreno del Pentium. Aunquehoy en da est ya descatalogado, no podemos dejar de mencionarlo, en cuanto quesu importancia, no a nivel de ventas, pero si en cuanto a rendimientos fu destacada.

Como la comparacin es obligatoria, diremos que maneja peor los datos en puntoflotante, debido a una MFU ms deficiente que la del Pentium (es decir el famosocoprocesador matemtico). Su gama va desde los PR75 hasta los PR166, queidentifican a que tipo de Pentium Classic hacen la competencia, no su velocidad real.Resumiendo podemos decir que ofrece unas prestaciones algo mejores que las del

Pentium Classic en manejo de enteros y una mejor relacin calidad/precio, lo que loconvirtieron en la mejor opcin para tareas de oficina. Lstima que saliera al mercadoalgo tarde.

Optimizado para ejecutar instrucciones de 16 y 32 bits. Utiliza el socket 7. Dispone deuna cach de instrucciones de 16Kb, y 8Kb. para los datos. Trabaja a 3,52 voltios yalgunos a doble voltaje. Estn fabricados con tecnologa de 0,35 micras. Incorpora 4,3millones de transistores.

Especificaciones de la gama K5

VoltajeProcesador Frecuencia Tecnologa Core I/O Bus Multiplicador

PR75 75Mhz. 0,35 3,52v 50Mhz 1,5PR90 90Mhz 0,35 3,52v 60Mhz 1,5PR100 100Mhz 0,35 3,52v 66Mhz 1,5PR120ABQ 3,52vPR120AHQ

90Mhz 0,35 2,93 3,3

60Mhz 1,5

PR133ABQ 3,52vPR133AHQ

100Mhz 0,35 2,93 3,3

66Mhz 1,5

PR166ABQ 3,52v

PR166AHQ 116,66Mhz 0,35 2,93 3,3 66Mhz 1,75*

La posicin en la placa base debe coincidir con la de x2,5.


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K6:

Con el K6, AMD no slo consigui hacerle la competencia a Intel en el terreno de losMMX, sino adems amargarle la vida, ofreciendo un procesador que casi se pone a la

altura del mismsimo Pentium II.En cuanto a potencia bruta, si comparamos sus prestaciones en la ejecucin desoftware de 16 bits, vemos que la diferencia es escasa entre todos los procesadores,quedando como nico descolgado el Pentium Pro.

Si pasamos a los programas de 32 bits, aqu es al revs, y el que se lleva la palma esel Pentium Pro (El Pentium II puede vencerle slo si lo comparamos con versiones amayor velocidad), quedando el K6 algo por debajo del Pentium II, pero muy porencima del MMX e incluso del Cyrix 6x86MX.

Y ya para terminar en clculos en punto flotante, el K6 tambin queda por debajo del

Pentium II, pero por encima del MMX y del Pro, y aqu el que se queda msdescolgado como siempre es el Cyrix.

Cuenta con una gama que va desde los 166 hasta los 300 Mhz y con el juego deinstrucciones MMX, que ya se han convertido en estandar. Optimizado para ejecutarinstrucciones tanto de 16 como 32 bits. Utiliza socket 7. Funciona a 66 Mhz, aunquesuele tolerar frecuencias de bus de 100 Mhz. sin demasiados problemas en losmodelos superiores (sobretodo el 300). La memoria cach esta compuesta por 32 Kbpara instrucciones y 32 para datos. Posee 8,8 millones de transistores.

Especificaciones de la gama K6Procesador Frecuencia Tecnologa Voltaje Core Voltaje I/O Multiplicador

K6-166 166Mhz 0,35 2,9 3,3 2,5K6-200 200Mhz 0,35 2,9/2,2 3,3 3K6-233 233Mhz 0,35 3,2 / 3,3/2,2 3,3 3,5K6-266 266Mhz 0,25 2,2 3,3 4K6-300 300Mhz 0,25 2,2 3,45 4,5


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K6-2:

Este procesador es una mejora del K6, al que se le ha aadido un nuevo juego deinstrucciones llamado 3D-Now, que acelera las operaciones en 3D, es decir, las

operaciones realizadas con grandes cantidades de datos en punto flotante. Una de lasventajas de sta tecnologa es que tiene mecanismos para que la CPU no se quedeinactiva mientras se ejecutan los clculos, como ocurre con el coprocesador.

Al igual que ocurre con las extensiones MMX, para poder aprovecharse de ellas hacefalta que el software lo contemple. Una buena noticia para AMD es que Microsoft darsoporte a esta tecnologa en sus DirectX 6, aunque su total aprovechamiento slo esposible con programas que hagan uso directamente del nuevo juego de instrucciones.

Se puede decir tranquilamente que con el software adecuado (software quepracticamente no existe), este procesador supera al Pentium II en todo. Otra cosa esque con el MMX2 al llegar (algo parecido al 3DNow), Intel le de la vuelta a la tortilla, yms teniendo en cuenta que el zcalo del futuro seguramente acabar siendo el Slot2.

Da soporte al bus de 100 Mhz. Hay que tener en cuenta que la norma Super 7 marcaque aunque el bus trabaje a 100Mhz, los zcalos PCI y AGP siguen funcionando a susvelocidades nominales, con lo que los problemas apuntados en las placas con soportea 75 y 83 Mhz. que suelen utilizar los 6x86MX, aqu ya no tienen sentido.

Soporta zcalos tipo 7 a 66 Mhz y tipo Super 7 a 100 Mhz. Dispone de 64 Kb. decach L1. Fabricado con 8,8 millones de transistores.

Especificaciones de la gama K6-2Procesador Frecuencia Voltaje Core Voltaje I/O Bus Multiplicador

100Mhz 2,5K6-2/266 266Mhz 2,2 3,366Mhz 4100Mhz 3K6-2/300 300Mhz 2,2 3,366Mhz 4,5

K6-2/333 333Mhz 2,2 3,3 95Mhz 3,5


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CYRIX

6x86:

Cyrix siempre ha sido el tercero en discordia entre los fabricantes de procesadores Intel -compatibles. Sus procesadores se han caracterizado por tener una unidad de puntoflotante bastante "floja" por lo que es una mala opcin para los que utilicen programasCAD, 3D, e incluso juegos. Adems de sto, se ha caracterizado tambin por sus diseosavanzados y "originales" lo que le ha provocado ms de un dolor de cabeza por falta decompatibilidad. Decir que ha adolecido de ciertos problemas de diseo, y decompatibilidad, que han puesto en entredicho la imagen de su fabricante. Sus primeraversiones tuvieron serios problemas debido a su alto consumo, que generaba un

calentamiento excesivo en los reguladores de tensin de las placas base. Primeramentetrabajaban a 3,52v., pero ms tarde fueron sustituidos por otras versiones a 3,3v, y porltimo, para evitar problemas, sacaron un modelo que poda trabajar automticamentecon cualquiera de esos voltajes.

Pero los problemas no terminaron hasta que en la revisin 2.7 consiguieron reducir sussed de amperios hasta niveles "normales". Adems tena un problema con Windows NT4,ya que dicho sistema operativo desactivaba la cach del procesador, y por tanto ste seejecutaba a paso de tortuga. Ya por ltimo sacaron un nuevo modelo llamado 6x86L (L de"Low Voltage"), que utilizaba el mismo doble voltaje que los procesadores Pentium MMX,y que solventaba todos los problemas, pero ya era demasiado tarde, ya que su tecnologa

haba quedado algo obsoleta por la salida de dichos procesadores de Intel.

Utiliza el socket 7. Lleva implementado un multiplicador de x2 y otro de x3, para lasplacas que no admitan un voltaje de 75 Mhz. Posee una cach unificada para datos einstrucciones de 16Kb. Est formado por 3 millones de transistores.

Especificaciones de la gama 6x86 y 6x86LVoltajeProcesador Frecuencia Tecnologa

Core I/OBus Multiplicador

PR90+ 80 0,65 3,52 v 40Mhz* 2

PR120+ 100Mhz. 0,65 3,3 o 3,52v 50Mhz 2PR133+ 110Mhz 0,65 3,3 o 3,52v 55Mhz* 2PR150+ 0,65 3,3 o 3,52vPR150+(L)

120Mhz0,5 / 0,35 2,8v 3,3v

60Mhz 2

PR166+ 0,65 3,3 o 3,52vPR166+(L)

133Mhz0,5 / 0,35 2,8v 3,3v

66Mhz 2

PR200+ 0,65 3,3 o 3,52vPR200+(L)

150Mhz0,44 / 0,35 2,8v 3,3v

75Mhz* 2


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* No todas las placas soportan esta frecuencia.


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6x86MX:

Este es el primer micro de Cyrix que lleva implementado el juego de instruccionesMMX. No adolece de ninguno de los problemas que poblaron las versiones ms

antiguas del modelo al que sustituye. Las pegas de siempre son el psimorendimiento de su coprocesador matemtico, y la originalidad que conlleva que por lomenos dos de sus procesadores trabajen con una velocidad de bus de 75 y 83 Mhz. Ydecimos "pega" porque esta velocidad, que aumenta las prestaciones de nuestramquina puede causar algn problema, al no estar preparadas ni las memorias EDOni algunas placas PCI que, trabajando a la velocidad ms alta deben funcionar a 42Mhz. en lugar de los 33, que es la velocidad para la que han sido fabricados.

De todas formas, para compensar este posible problema, y despus de aprender delmodelo anterior que llevaba el multiplicador fijo, Cyrix ha implementadomultiplicadores de x2, x2,5, x3 y x3,5, con lo que siempre podremos trabajar con una

frecuencia de bus ms normal y ajustar el multiplicador para que la CPU trabaje a unafrecuencia parecida a la autorizada. Aunque mediante sta tcnica, pierde parte de lasvirtudes que a priori tiene. Tambien hay que notar que no todas las placas soportandichas frecuencias. Es un buen procesador para tareas ofimticas, si lo encontramosa buen precio.

Utiliza el socket 7. Lo fabrica IBM, quien tambin lo comercializa con su nombre (dicenque con mejor control de calidad). Dispone de 64Kb de cach unificada (la mismapara instrucciones y datos). Est formado por 6,5 millones de transistores.

Especificaciones de la gama 6x86MXProcesador Frecuencia Tecnologa VoltajeCore Voltaje I/O BUS Multiplicador

50 360 2,5PR166 150Mhz 0,35 2,8 / 2,9 3,375* 255* 366 2,5PR200 166Mhz 0,35 2,8 / 2,9 3,383* 2

PR233 188Mhz 0,35 2,8 / 2,9 3,3 75* 2,5

PR266 208Mhz 0,25 2,7 3,3 83* 2,5* No todas las placas soportan esta frecuencia.


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MII:

Si el 6x86MX se hizo con la intencin de plantarle cara a los MMX, el MII pretendepelearse codo a codo con los Pentium II, tal como su nombre nos quiere insinuar. La

verdad es que suponemos que se han ajustado sus "ratios" para que no se alejendemasiado del modelo con el que pretenden competir (los famosos PRxxx, o"Performance ratio")

Su diseo es identico al del 6x86MX, y slo consigue imponerse a aquel por la mayorvelocidad de sus nuevos modelos.

El problema de este procesador es el eterno de esta casa, de hacer procesadores conuna FPU poco potente. Este problema se agrava, porque con los actuales juegos 3D yunas cada vez mayores necesidades de este tipo de clculos, se va a quedarrelegado a entornos ofimticos, aunque, claro est, con una buena tarjeta 3D muchascosas se pueden hacer.

Una de las ventajas es que funciona con cualquier placa preparada para MMX, nonecesita de placas de ltima generacin con voltajes ms bajos de 2,9. Lo que nospermite actualizar a nuestra mquina a 300 Mhz. sin necesidad de cambiar de placa.

Al igual que el modelo al que sustituye, es un buen procesador para tareas ofimticaspor su bajo precio y buenas prestaciones para tales tareas.

Utiliza el socket 7 y super 7. Dispone de 64Kb de cach unificada (la misma parainstrucciones y datos). El modelo PR300 funciona a 66 Mhz de velocidad de placa,mientras que el PR333 ya puede ir a velocidades de 100 Mhz. Incorpora

multiplicadores por 2, 2,5, 3 y 3,5. Trabajan a doble voltaje 2,9/3,3 Estn hechos contecnologa de 0,30 micras y 6 millones de transistores.

Especificaciones de la gama MII

Procesador Frecuencia Tecnologa VoltajeCore Voltaje I/O BUS Multiplicador

233 Mhz 66 3,5PR300225 Mhz

0,30 2,9 v 3,375* 3

PR333 250 Mhz 0,30 2,9 v 3,3 100 2,5


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Winchip C6:

Es el penltimo contendiente en la batalla de los Pentium compatibles.

Se trata de un procesador moderno, pero de diseo muy sencillo y limpio, que lepermite no tener rival en el campo del consumo, al tener una CPU muy pequea, ypese a trabajar a 3,52 v. como los antiguos Pentium Classic.

Tambien posee el juego de instrucciones MMX.

No necesita ningn tipo de radiador o ventilador adicional

En terminos de prestaciones, podemos decir que el modelo a 200 Mhz tiene unasprestaciones muy parecidas a las de un Cyrix 6x86MX PR166, incluso en lo que serefiere a clculos en punto flotante.

Otra de las grandes virtudes de este procesador es que por su voltaje, va a permitir alas antiguas placas base basadas en Pentium, que carecen del bivoltaje necesariopara actualizarse a la gama Pentium MMX, poder cambiar a un procesador moderno,con un rendimiento y un precio mucho mejor que el del Overdrive de Intel.

Evidentemente, lo ideal sera que nuestra BIOS soportara dicho modelo, pero en lamayora de ocasiones, aunque no sea as, y obtengamos en el proceso de arranquevalores extraos, una vez en marcha, no debera de haber problemas.

Poder actualizar nuestro antiguo Pentium a 75 Mhz por un flamante 240MMX, sincambiar de placa, era algo que hasta ahora no se poda hacer...

Utiliza el socket 7. Posee 32 Kb de cache para datos + 32 Kb para instrucciones. Esthecho con 5,4 millones de transistores.

Especificaciones de la gama C6Procesador Frecuencia Tecnologa Voltaje Bus Multiplicador

180 180Mhz. 0,35 3,52v / 3,3v 60Mhz 3

200 200Mhz 0,35 3,52v / 3,3v 66Mhz 3

225 225Mhz 0,35 3,52v / 3,3v 75Mhz 3

240 240Mhz 0,35 3,52v / 3,3v 60Mhz 4

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