Tema 2 LÓGICA COMBINACIONAL (I): FUNCIONES ARITMÉTICO- LÓGICAS (Tema 5 del libro)
Lógica Combinacional
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LógicaLógicaCombinacionalCombinacional
Concepção de Circuitos IntegradosConcepção de Circuitos Integrados
Lógica CombinacionalLógica CombinacionalOs sinais de saída de um circuito são resultados de uma combinação lógica dos sinais de entrada atuais.
Lógica EstáticaAs saídas só mudam de valores a partir da
mudança dos valores de entrada.
Lógica DinâmicaAs saídas representam o resultado da combinaçãológica durante um tempo pré-determinado.
Lógica CombinacionalLógica Combinacional
Lógica CombinacionalLógica CombinacionalCMOS Estático ConvencionalCMOS Estático Convencional
• • Exceto durante o período de transição, a saída de uma Exceto durante o período de transição, a saída de uma porta CMOS estáticaporta CMOS estáticaestá ligada a está ligada a VDDVDD ou ou VSS VSS (Massa) através de um caminho com baixa (Massa) através de um caminho com baixa resistividade.resistividade.OBS: Isto faz com que uma porta CMOS estática consuma muito menos OBS: Isto faz com que uma porta CMOS estática consuma muito menos que uma porta NMOS.que uma porta NMOS.
• • A saída de uma porta CMOS assume sempre o valor da função booleana A saída de uma porta CMOS assume sempre o valor da função booleana implementada pelo circuito (ignorando novamente os efeitos de transição implementada pelo circuito (ignorando novamente os efeitos de transição durante o período de chaveamento).durante o período de chaveamento).
• • O colocado acima difere da classe de circuitos O colocado acima difere da classe de circuitos dinâmicosdinâmicos, que baseia-se , que baseia-se no armazenamento temporário de valores de sinais em capacitâncias de no armazenamento temporário de valores de sinais em capacitâncias de nodos do circuito com alta impedância.nodos do circuito com alta impedância.
Lógica CombinacionalLógica Combinacional
E1E1E2E2E3E3
E1E1E2E2E3E3
VDD
VSSVSS
S = f (E1,E2,E3)S = f (E1,E2,E3)
Somente Somente PMOSPMOS
Somente Somente NMOSNMOS
pull uppull up
pull downpull down
As redes PUP (pull up) e PDN (pull down) são duais.As redes PUP (pull up) e PDN (pull down) são duais.
CMOS Estático ConvencionalCMOS Estático Convencional
Lógica CombinacionalLógica Combinacional
Fast Complex Gate - Design Techniques (1/2)
• Transistor Sizing: As long as Fan-out Capacitance dominates
• Progressive Sizing:
CL
In1
InN
In3
In2
Out
C1
C2
C3
M1 > M2 > M3 > MN
M1
M2
M3
MN
Distributed RC-line
Can Reduce Delay with more than 30%!
CMOS Estático ConvencionalCMOS Estático Convencional
Lógica CombinacionalLógica Combinacional
In1
In3
In2
C1
C2
CL
M1
M2
M3
In3
In1
In2
C3
C2
CL
M3
M2
M1
(a) (b)
• Transistor Ordering
critical pathcritical path
Fast Complex Gate - Design Techniques (2/2)CMOS Estático ConvencionalCMOS Estático Convencional
Ratioed LogicLógica CombinacionalLógica Combinacional
VDD
VSS
PDNIn1In2In3
F
RLLoad
VDD
VSS
In1In2In3
F
VDD
VSS
PDNIn1In2In3
F
VSS
PDN
Resistive DepletionLoad
PMOSLoad
(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS
VT < 0
Goal: to reduce the number of devices over complementary CMOS
Lógica CombinacionalLógica CombinacionalRatioed Logic
VDD
VSS
PDN
In1
In2
In3
F
RLLoad
ResistiveN transistors + Load
• VOH = VDD
• VOL = RPN
RPN + RL
• Assymetrical response
• Static power consumption
•
• tpL= 0.69 RLCL
.VDD
Passive Loads
Lógica CombinacionalLógica Combinacional
Active LoadsVDD
VSS
In1In2In3
F
VDD
VSS
PDN
In1In2In3
F
VSS
PDN
Depletion
LoadPMOSLoad
depletion load NMOS pseudo-NMOS
VT < 0
Ratioed Logic
Lógica CombinacionalLógica Combinacional
Pseudo-NMOS
Ratioed Logic
= = 3,97 3,97 oo = 3,5 . 10= 3,5 . 10-13-13 F/cm F/cm
(permissividade do óxido)(permissividade do óxido) oxox
Onde:
Pseudo-nMOS NOR GateVDD
A B C D
FCL
VOH = VDD (similar to complementary CMOS)
kn VDD VTn– VOL
VOL2
2-------------–
kp
2------ VDD VTp– 2=
VOL VDD VT– 1 1kpkn------–– (assuming that VT VTn VTp )= = =
SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!!
Lógica CombinacionalLógica Combinacional
Pseudo-nMOS NAND Gate
Ratioed Logic
Lógica CombinacionalLógica CombinacionalRatioed Logic
Outro exemplo de Pseudo-nMOS Gate …
Lógica CombinacionalLógica Combinacional
A B C D
F
CL
M1M2 M1 >> M2Enable
VDD
Adaptive Load
Ratioed LogicPseudo-nMOS Improved Load
NOR-4 Gate
Lógica CombinacionalLógica Combinacional
Conventional Dynamic CMOS Logic
Lógica CombinacionalLógica Combinacional
Example ofConventional Dynamic CMOS Gates …
Cascaded Dynamic Gates
Problem!
Lógica CombinacionalLógica Combinacional
Cascaded Conventional Dynamic CMOS Gates4-phase Logic – Type A
Lógica CombinacionalLógica CombinacionalExample of
Cascaded Conventional Dynamic CMOS Gates 4-phase Logic – Type A
Allowable gate connections
Lógica CombinacionalLógica Combinacional
CMOS Domino Logic
CMOS Domino Logic: (a) Basic Gate; (b) Static Version (low frequency); (c) Latching Version.
Lógica CombinacionalLógica Combinacional
Fig. 5.11 pag. 170
Cascode Voltage Switch Logic (CVSL)
Lógica CombinacionalLógica Combinacional
Dual Cascode Voltage Switch Logic (DCVSL)
VDD
VSS
PDN1
Out
VDD
VSS
PDN2
Out
AABB
M1 M2
Dual Cascode Voltage Switch Logic (DCVSL)