Informe Final de Contadores

UNIVERSIDAD NACIONAL DEL CALLAOFACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICAESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

CONTADORES (DISEÑOS CON FF´S)

INFORME FINAL DE CONTADORES (DISEÑOS CON FF´S)

I. Implementar el contador asíncrono “UP” modulo 16 mostrado en la Figura 23. Analice su funcionamiento, desarrolle la Tabla de estados y construir el diagrama de tiempo; (Sugerencia Usar IC 74LS76).

Funcionamiento con IC 74LS76: Este contador se encuentra constituido por flip-flop JK en modo de conmutación al mantener presente en las entradas J y K un 1 lógico y conectados entre sí de forma asíncrona, es decir, que la salida del flip-flop 1 está conectada de forma directa a la entrada de reloj del siguiente flip-flop 2 . Los indicadores de salida dan una señal binaria, donde el indicador Q1 es el LSB (Bit Menos Significativo), el indicador (Q4) es el MSB (Bit Más Significativo).

El circulito en la entrada de reloj de los flip-flops (IC 74LS76), nos indica que trabajan o conmutan con lógica negativa, es decir, que se activan en la transición de ALTA a BAJA (flanco posterior) del pulso de reloj y la salida del flip-flop 1 (Q1) va del nivel BAJO al ALTO dando como resultado la cuenta binaria 0001. En el pulso 2, en la transición del nivel ALTO a BAJO, flip-flop 1 se desactiva pasando su salida del nivel ALTO a BAJO, activando el flip-flop 2, conmutando la salida del nivel BAJO a ALTO generando la cuenta 0010, en el pulso 3 del reloj se activa flip-flop 1 generando la salida 0011, porque flip-flop 2 se encuentra en mantenimiento teniendo su salida (Q2) activada, en el siguiente pulso se incrementa la cuenta a 0100, según se observa en el diagrama de tiempo.

Página 1



TABLA DE ESTADOS:

ESTADOS Q4n Q3n Q2n Q1n

0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1

10 1 0 1 011 1 0 1 112 1 1 0 013 1 1 0 114 1 1 1 015 1 1 1 1

DIAGRAMA DE ESTADOS

Página 2



II. Al circuito contador asíncrono “UP” modulo 16 de la Figura 1, modificar para que pueda realizar la función de: a) Contador “UP” modulo 13 b) Contador “UP” modulo 10 c) Contador “UP” modulo 7

Implementando el circuito en proteus:

Página 3



Este circuito puede operar como un Contador “UP” modulo 7, Contador “UP” modulo 10 ó Contador “UP” modulo 13 solo debemos de seleccionar en el DIP-SWITCH el modulo deseado.

III. Al circuito contador asíncrono “UP” de la Figura 1, configurar para que realice la función de divisor de frecuencia entre:a) Divisor entre 15b) Divisor entre 12c) Divisor entre 10El contaje de pulsos se encuentra asociado directamente a la división de la frecuencia de los mismos: los biestables de un contador «completo» (módulo n potencia entera de 2) proporcionan en sus salidas ondas digitales cuyas frecuencias son, respectivamente, la mitad (1/2), la cuarta parte (1/4), la octava parte (1/8),… (1/2i)…, de la frecuencia de los pulsos de entrada. En el caso de un contador «parcial» (módulo n, siendo n un número cualquiera), tomando como salida la de su biestable de valor más significativo, se obtiene la división por n de la frecuencia de los pulsos que recibe, es decir, produce un pulso en su salida por cada n pulsos en su entrada. En el siguiente circuito se ha configurado la figura 1 para obtener divisores de frecuencias de 10, 12 y 15 según se seleccione en el DIP-SWITCH.

Implementando en proteus:

Página 4



Página 5



IV. Implementar el circuito contador síncrono, cuyo diagrama se muestra en la Figura 2, analice su funcionamiento, desarrolle su tabla de estados y graficar el diagrama de tiempos de Qn, Q2n, Q3n y Q4n. (Considere Qn: LSB Q4n: MSB) Para su implementación utilice IC 74LS76.

Implementado en proteus el contador síncrono:

ANÁLISIS DEL FUNCIONAMIENTO:Al simularlo observamos que se trata de un circuito contador del tipo escalador. Los valores arrojados en la secuencia son: 15, 10, 5, 13, 4, 11,6, 1, 12, 0.A partir de ello y empleador el simulador Proteus, elaboramos la siguiente tabla de estado, tomando como ayuda también a la tabla de habilitación del FF tipo JK:

TABLA DE HABILITACION DEL FF JK

TABLA DE ESTADOS DEL CIRCUITO SINCRONO:

Página 6



De la tabla anterior obtenemos las fórmulas que conforman al contador síncrono escalador, estas fórmulas constituyen circuitos combinacionales que se emplean en las entradas de los FF’s JK:

J1=Q2nQ4n+Q4n⨁Q3nK1=Q3n⨁ Q2n+Q4nJ2=QnQ3n+Q4nK2=QnQ3n+Q4nJ3=Qn+Q2n⨁Q4nK3=Q2n+QnQ3nJ4=Q3nQn+Q2nK4=Q3n+Q2n

DIAGRAMA DE TIEMPOS:

Página 7



V.

Implementar un circuito contador síncrono UP/DOWN módulo 10, utilizando el diseño del informe previo del presente laboratorio. Utilice Flip Flops JK.

TABLA DE HABILITACION DEL FF JK

TABLA DE ESTADOS DEL CONTADOR UP MODULO 10 CON FF’s JK

Página 8

Qn Qn + 1 J K

0 0 0 X0 1 1 X

1 0 X 11 1 X 0

EST.

Q4n Q3n

Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 0 X 0 X 0 X 1 X1 0 0 0 1 0 X 0 X 1 X X 12 0 0 1 0 0 X 0 X X 0 1 X3 0 0 1 1 0 X 1 X X 1 X 14 0 1 0 0 0 X X 0 0 X 1 X5 0 1 0 1 0 X X 0 1 X X 16 0 1 1 0 0 X X 0 X 0 1 X7 0 1 1 1 1 X X 1 X 1 X 18 1 0 0 0 X 0 0 X 0 X 1 X9 1 0 0 1 X 1 0 X 0 X X 1



Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin embargo a simple observación notamos que: J1=1 y K1=1. Las demás fórmulas son:

Página 9



Ahora realizaremos el circuito DOWN implementándolo acorde a la siguiente tabla de estados:

TABLA DE ESTADOS DEL CONTADOR DOWN MODULO 10 CON FF’s JK

EST.

Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

9 1 0 0 1 X 0 0 X 0 X X 18 1 0 0 0 X 1 1 X 1 X 1 X7 0 1 1 1 0 X X 0 X 0 X 16 0 1 1 0 0 X X 0 X 1 1 X5 0 1 0 1 0 X X 0 0 X X 14 0 1 0 0 0 X X 1 1 X 1 X3 0 0 1 1 0 X 0 X X 0 X 12 0 0 1 0 0 X 0 X X 1 1 X1 0 0 0 1 0 X 0 X 0 X X 10 0 0 0 0 1 X 0 X 0 X 1 X

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin embargo a simple observación notamos que: J1=1 y K=1. Las demás fórmulas son:

Página 10



El siguiente paso es unificar ambos circuitos. Para esta instancia se opta por tomar una señalo de control C, la cual nos permitirá elegir si deseamos obtener el Contador UP

Página 11



(C=1) y DOWN (C=0) los cuales serán representados por C cuando es UP y C ̅ cuando es DOWN.

Esto precisamente nos dará como resultado nuevas fórmulas:

Implementando en proteus el circuito UP/DOWN de módulo 10:

Página 12



VI. Implementar el circuito de un contador síncrono, descrito por las funciones Lógicas de los Flip Flops; analice su funcionamiento, desarrolle su tabla de estados y su diagrama de tiempos. (Para su implementación. Sugerencia Utilice IC 74LS76). Considere Q4n : MSB Qn : LSB.

J4 = (Qn)´ + Q2nK4 = Qn +Q2n +Q3nJ3 = (Qn)´K3 = (Q4n)´J2 = Qn (Q3n)´ + (Qn)´Q3n Q4nK2 = (Qn)´+ Q3nJ1 = (Q2n)´ Q4nK1 = Q2n (Q3n)´+ (Q2n)´(Q4n)´

Implementando en proteus el contador síncrono:

Página 13



TABLA DE ESTADOS

ESTADOS Q4n Q3n Q2n Qn

0 0 0 0 012 1 1 0 07 0 1 1 19 1 0 0 13 0 0 1 1

12 1 1 0 04 0 1 0 08 1 0 0 0

13 1 1 0 15 0 1 0 10 0 0 0 0

Como observamos tiene 10 estados y se trata de un contador escalador.

VII. CONCLUSIONES:

Existen principalmente tres tipos de contadores: asíncronos (la salida de un FF es el clock del otro), síncronos (los FF’s poseen el mismo clock) y los escaladores (no siguen un ascendente o descendente).

Un contador asíncrono sólo podemos utilizarlo para frecuencias bajas de hasta 100 Hz, en caso contrario se suelen emplear los síncronos. Lo que sucede es que al llegar el

Página 14



flanco de cambio de una salida a la respectiva entra transcurre un intervalo de tiempo que puede retardar la salida generando así lo que se conoce como RIZADO.

Para los contadores asíncronos se suele emplear un circuito de Reseteo de acuerdo al número de estados que pretendamos obtener. Ahora hay que tener cuidado al realizar tal circuito combinacional; por ejemplo si pretendemos resetearlo al 5 estado no debemos hacerlo cuando la salida sea el número 4 puesto que el tiempo de propagación entre compuertas ( 10 nanosegundos) no permitirá mostrar la salida, lo que se hace es resetearlo a partir del estado siguiente (numero 5).

VIII. OBSERVACIONES:

Como mencionamos antes para evitar el rizado en los circuitos asíncronos debemos optar por emplear un clock con frecuencia baja.

Al emplear un Clock (en este caso un Timer 555) es recomendable hallar la frecuencia adecuada que permita trabajar al usuario de manera adecuada y visualizar sus experiencias.

La implementación de cables en el protoboard debe realizarse con cuidado porque muchas veces estos son los errores que dificultan la realización del proyecto.

IX. BIBLIOGRAFÍA

X. Alan Marcovitz B. Diseño Digital. 2ª edicion Editorial Mc Graw Hill. Enrique Mandado. Sistemas Electrónicos Digitales. 7ª Edición. Biblioteca UDB. Morris Mano. Diseño Digital. 1ª Edición. Editorial Prentice Hall. Biblioteca UDB. John F. Wakerly. Diseño Digital, principios y prácticas. Editorial Prentice Hall. Louis Nashelsky. Fundamentos de tecnología digital. 1ª Edición. Noriega Editores,Limusa. Ronald J. Tocci. Sistemas digitales, principios y aplicaciones. Biblioteca UDB. http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/060401.htm http://www.etitudela.com/profesores/jmng/digital/downloads/contadores.pdf www.datasheetarchive.com/ www.depeca.uah.es/docencia/ITI-EI/ed/contadores.ps

Página 15



Página 16

Informe Final de Contadores

Documents

Transcript of Informe Final de Contadores