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Vivado Design Suite プロパティリファレンスガイド

UG912 (v2014.2) 2014 年 8 月 5 日

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Vivado プロパティリファレンス japan.xilinx.com 2UG912 (v2014.2) 2014 年 8 月 5 日

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2014 年 8 月 5 日 2014.2 44 ページの「ハードウェアマネージャーオブジェクト」および82 ページの「hw_sysmon」を追加

2014 年 6 月 4 日 2014.2 136 ページの「IP_REPO_PATHS」および146 ページの「KEEP_COMPATIBLE」を追加 current_design を使用するために「POST_CRC_ACTION」の XDC 構文を変更 get_ports を使用するために「PULLUP」および「PULLDOWN」の XDC 構文と例を変更

2014 年 5 月 9 日 2014.1 第 1 章「Vivado の第一級オブジェクト」に26 ページの「ブロックデザインオブジェクト」および44 ページの「ハードウェアマネージャーオブジェクト」を追加第 2 章「主なプロパティの説明」に「BLACK_BOX」、「CLOCK_BUFFER_TYPE」、「CONTAIN_ROUTING」、「EXCLUDE_PLACEMENT」、「IO_BUFFER_TYPE」、「MAX_FANOUT」、「PATH_MODE」および「USE_DSP48」プロパティを追加

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Reference_Guide&docId=UG912&Title=Vivado%20Design%20Suite%20%26%2312503%3B%26%2312525%3B%26%2312497%3B%26%2312486%3B%26%2312451%3B%20%26%2312522%3B%26%2312501%3B%26%2312449%3B%26%2312524%3B%26%2312531%3B%26%2312473%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2014.2&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章 : Vivado の第一級オブジェクト概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第一級オブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

本書から例をコピーする場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

BEL (基本エレメント ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

セル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

ネット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

サイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

ブロックデザインオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

BD_ADDR_SEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

BD_ADDR_SPACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

BD_CELL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

BD_INTF_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

BD_INTF_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

BD_INTF_PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

BD_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

BD_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

BD_PORT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

ハードウェアマネージャーオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44HW_AXI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

HW_BITSTREAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

HW_CFGMEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

HW_DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

HW_ILA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

HW_ILA_DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

HW_PROBE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

HW_SERVER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

HW_SIO_GT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

HW_SIO_GTGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

HW_SIO_IBERT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

HW_SIO_PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

HW_SIO_RX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

HW_SIO_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

hw_sysmon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

HW_TARGET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

HW_VIO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87




第 2章 : 主なプロパティの説明プロパティ情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

BLACK_BOX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

CLOCK_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

CONTAIN_ROUTING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

EXCLUDE_PLACEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

HLUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

INTERNAL_VREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

IP_REPO_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

IO_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

IOBDELAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

KEEP_COMPATIBLE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

KEEP_HIERARCHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

KEEPER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

LOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

LOCK_PINS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

MAX_FANOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

PATH_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173




POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

USE_DSP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

付録 A : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209




第 1章

Vivado の第一級オブジェクト

概要本書では、第一級オブジェクト、ザイリンクス Vivado® Design Suite で使用可能なオブジェクトのプロパティについて説明します。含まれる内容は次のとおりです。

• 第 1 章「Vivado の第一級オブジェクト」 : FPGA デザインデータベースをモデル化するため Vivado Design Suite で使用されるさまざまなデザインおよびデバイスのオブジェクトについて説明します。オブジェクトの定義、関連オブジェクトのリスト、オブジェクトに関連付けられているプロパティのリストがこれに含まれます。

• 第 2 章「主なプロパティの説明」 : Vivado Design Suite プロパティに対し、プロパティの説明、サポートされているアーキテクチャ、適用可能エレメント、値、構文例 (Verilog、 VHDL、 XDC)、影響のあるデザインフローステップ、といった項目に分けて説明があります。

• 付録 A 「その他のリソース」 : http://japan.xilinx.com/support のザイリンクスサポートウェブサイトから入手可能なリソースおよび資料がリストされています。




第 1 章 : Vivado の第一級オブジェクト

第一級オブジェクトVivado Design Suite では、インメモリデザインデータベースで数多くの第一級オブジェクトがサポートされています。これらのオブジェクトは、デザインまたは論理ネットリスト、およびターゲットのザイリンクス FPGA またはデバイスを表します。ネットリストオブジェクトとデバイスオブジェクトとの関係は、デザインをデバイスにマップするのに使用されます。図 1-1 は一部の Vivado 第一級オブジェクトの関連性を示したものです。

図 1-1 に表示されているオブジェクトは、ネットリストオブジェクトまたはデバイスオブジェクトとして定義されています。上の図でピンク色で表示されているネットリストオブジェクトは、 FPGA にプログラムするロジックデザインの一部で、ロジックセル、ピン、ポート、ネットが含まれます。青色で表示されているデバイスオブジェクトは、実際の物理的な FPGA デバイスの一部で、クロック領域、タイル、サイト、 BEL (基本エレメント ) などのリソースが含まれます。また、図 1-1 のデバイスオブジェクトには、緑色で表示されるパッケージピンおよび I/O バンク、紫色で表示されているノード、ワイヤ、 PIP などの配線リソースも含まれています。

オブジェクト間の関連性は、オブジェクト同士を結ぶ矢印で示されています。矢印が両方のオブジェクトを指している場合は、クエリーをどちらの方向からも指定できる関係であることを示しています。たとえば、特定ネットに接続

X-Ref Target - Figure 1-1

図 1‐1 : Vivado の第一級オブジェクト





されているセル (get_cells -of_objects [get_nets]) をクエリー処理したり、特定セルに接続されているネット (get_nets-of_objects [get_cells]) をクエリー処理することができます。

矢印が一方のみを指している場合は、その矢印の方向にのみクエリーを指定できる関係であることを示しています。たとえば、 7 ページの図 1-1 の例を使用して説明すると、特定クロック領域にある基本エレメントは取得できますが(get_bels -of_objects [get_clock_regions])、特定の基本エレメントに関連付けられたクロック領域を取得することはできません。また、特定基本エレメントをタイルに関連付けることはできますが (get_tiles -of_objects [get_bels])、タイルを基本エレメントに関連付けることはできません。

この図は説明用のものであり、Vivado 第一級オブジェクトすべてを網羅したものではなく、またその関連性をすべて説明しているわけではありません。

第一級オブジェクトの説明、ほかのオブジェクトとの関係、オブジェクトで定義されているプロパティについては、この章の後で説明します。

Vivado Design Suite には、タイミングオブジェクトなど、オブジェクトに関するカテゴリがほかにもあります。タイミングオブジェクトは暫定的なタイミングレポートを作成するためネットリストデザインにまとめられています。ネットリストおよびデバイスオブジェクトに関連付けられているタイミングオブジェクトを利用することで、インプリメントされたデザインのタイミング解析を完全に行うことができます。タイミングオブジェクトには、クロック、タイミングパス、遅延オブジェクトがあります。

本書から例をコピーする場合

注意 : 本書からコードに構文またはコード例をコピーする前に、このセクションを注意してお読みください。

本書には、構文およびコード例が多く含まれ、コードにプロパティを挿入できるようになっています。これらのコピーを PDF から直接コードにコピーする場合、次のような問題があります。

• PDF から Vivado Tcl コンソール、 Tcl スクリプト、 XDC ファイルへコード例をコピーして貼り付ける場合、ダッシュ (-) がエヌダッシュまたはエムダッシュに置き換えられる可能性があります。

• PDF 資料の改行マークが例に挿入されてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。

• 次のページにまたがるような例をコピーすると、PDF のヘッダーおよびフッター情報も一緒にコピーされてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。

これらの問題を回避するには、 ASCII テキストエディターでコード例にある不必要なマーカーや情報を削除してから、コード、 Vivado Design Suite の Tcl シェル、または Tcl コンソールに貼り付けるようにしてください。





BEL (基本エレメント )

説明

BEL または基本エレメントは、デザインのネットリストビューのリーフセルに該当するもので、ターゲットザイリンクス FPGA のデバイスオブジェクトで、フリップフロップ、 LUT、キャリーロジックなどの基本ネットリストオブジェクトをデバイスに配置またはマップするためのものです。

BEL はデバイス上でスライスや I/O ブロック (IOB) などの「サイト」オブジェクトにまとめられています。 1 つのサイトには BEL が 1 つまたは複数存在します。この BEL を使用して、デザインネットリストをターゲットデバイスの特定のロケーションやデバイスリソースにロジックを割り当てます。

ザイリンクス FPGA ごとにさまざまな異なる BEL タイプがあります。次は、 Kintex-7 パーツ、 XC7K325TFFG900 のBEL のタイプです。 BEL には、次のようにさまざまなタイプがあります。

BSCAN_BSCAN BUFFER BUFGCTRL_BUFGCTRL BUFHCE_BUFHCE BUFIO_BUFIO BUFMRCE_BUFMRCE BUFR_BUFR CAPTURE_CAPTURE CARRY4 DCIRESET_DCIRESET DNA_PORT_DNA_PORT DSP48E1_DSP48E1 EFUSE_USR_EFUSE_USR FF_INIT FIFO18E1_FIFO18E1 FRAME_ECC_FRAME_ECC GTXE2_CHANNEL_GTXE2_CHANNEL GTXE2_COMMON_GTXE2_COMMON HARD0 HARD1 IBUFDS_GTE2_IBUFDS_GTE2 ICAP_ICAP IDELAYCTRL_IDELAYCTRL IDELAYE2_FINEDELAY_IDELAYE2_FINEDELAY IDELAYE2_IDELAYE2 ILOGICE2_IFF ILOGICE3_IFF ILOGICE3_ZHOLD_DELAY INVERTER IN_FIFO_IN_FIFO IOB18M_INBUF_DCIEN IOB18M_OUTBUF_DCIEN IOB18M_TERM_OVERRIDE IOB18S_INBUF_DCIEN IOB18S_OUTBUF_DCIEN IOB18S_TERM_OVERRIDE IOB18_INBUF_DCIEN IOB18_OUTBUF_DCIEN IOB18_TERM_OVERRIDE IOB33M_INBUF_EN IOB33M_OUTBUF IOB33M_TERM_OVERRIDE IOB33S_INBUF_EN IOB33S_OUTBUF IOB33S_TERM_OVERRIDE IOB33_INBUF_EN IOB33_OUTBUF IOB33_TERM_OVERRIDE LUT5 LUT6 LUT_OR_MEM5 LUT_OR_MEM6 MMCME2_ADV_MMCME2_ADV ODELAYE2_ODELAYE2 OLOGICE2_MISR OLOGICE2_OUTFF OLOGICE2_TFF OLOGICE3_MISR OLOGICE3_OUTFF OLOGICE3_TFF OUT_FIFO_OUT_FIFO PAD PCIE_2_1_PCIE_2_1 PHASER_IN_PHY_PHASER_IN_PHY PHASER_OUT_PHY_PHASER_OUT_PHY PHASER_REF_PHASER_REF PHY_CONTROL_PHY_CONTROL PLLE2_ADV_PLLE2_ADV PMV2_PMV2 PULL_OR_KEEP1 RAMB18E1_RAMB18E1 RAMBFIFO36E1_RAMBFIFO36E1





REG_INIT SELMUX2_1 SLICEL_CARRY4_AMUX SLICEL_CARRY4_AXOR SLICEL_CARRY4_BMUX SLICEL_CARRY4_BXOR SLICEL_CARRY4_CMUX SLICEL_CARRY4_CXOR SLICEL_CARRY4_DMUX SLICEL_CARRY4_DXOR SLICEM_CARRY4_AMUX SLICEM_CARRY4_AXOR SLICEM_CARRY4_BMUX SLICEM_CARRY4_BXOR SLICEM_CARRY4_CMUX SLICEM_CARRY4_CXOR SLICEM_CARRY4_DMUX SLICEM_CARRY4_DXOR STARTUP_STARTUP USR_ACCESS_USR_ACCESS XADC_XADC

関連オブジェクト

図 1-2 にあるように、ネットリストデザインのリーフセルはターゲットパーツの BEL にマップすることができます。BEL はターゲットザイリンクス FPGA のサイトにまとめられ、 BEL とサイトの両方がクロック領域とタイルにまとめられます。各 BEL にはセルのピンにマップする BEL ピンがあり、また BEL がネットリストオブジェクトであるネットへの接続点になります。


図 1‐2 : BEL オブジェクト





サイト、セル、クロック領域、ネットオブジェクトの BEL は取得できます。次は、その例です。

get_bels -of [get_clock_regions X1Y3]

セル、サイト、タイル、 BEL オブジェクトのBEL ピンも次のように取得できます。

get_cells -of [get_bels SLICE_X104Y100/B6LUT]

プロパティ

BEL オブジェクトに割り当てられるプロパティはタイプによって異なります。次は、 BEL の BUFIO タイプに割り当てられたプロパティとその値の例を示しています。

BUFIO_X0Y25/BUFIO のプロパティProperty Type Read-only Visible ValueCLASS string true true belCONFIG.DELAY_BYPASS.VALUES string true true FALSE, TRUEIS_RESERVED bool true true 0IS_TEST bool true true 0IS_USED bool true true 0NAME string true true BUFIO_X0Y25/BUFIONUM_BIDIR int true true 0NUM_CONFIGS int true true 1NUM_INPUTS int true true 1NUM_OUTPUTS int true true 1NUM_PINS int true true 2PROHIBIT bool false true 0TYPE string true true BUFIO_BUFIO

BEL オブジェクトに割り当てられるプロパティは TYPE によって異なります。上記にリストされている BEL の各タイプのプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_bels -filter {TYPE == <BEL_TYPE>}] 0]

<BEL_TYPE> にはリストされている BEL タイプの 1 つが入ります。次は、その例です。

report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。





セル

説明

セルは、ネットリストロジックオブジェクトのインスタンスで、リーフセルであったり、階層セルであったりします。リーフセルはプリミティブまたはプリミティブマクロで、ネットリストにはロジックの詳細はありません。階層セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、終的にはリーフセルも含みます。


図 1-3 にあるように、セルには外部ネットリストを定義するためネットに接続されているピンがあります。階層セルにはピンに関連付けられているポートも含まれ、階層の内部ネットリストを定義するためネットに内部接続されています。

リーフセルはターゲットのザイリンクス FPGA のデバイスリソースに配置またはマップされます。フリップフロップ、LUT、MUX などの基本ロジックの場合、セルは BEL オブジェクトに配置され、BRAM や DSP などの大型ロジックセルの場合、セルはサイトオブジェクトに配置されます。 BEL はさらに大きなサイトであるスライスにもまとめられるので、セルは BEL およびサイトオブジェクトに関連付けることができるのです。サイトはクロック領域およびタイルにまとめられます。

また、セルはデザインのタイミングパスに関連付けられるので、 DRC 違反にも関連付けることができ、デザインに関する問題をすばやく見つけ出し解決するのに役立ちます。


図 1‐3 : セルオブジェクト





プロパティ

リーフセルオブジェクトには、PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP、PRIMITIVE_TYPE というプロパティで定義されているタイプがあります。たとえば、ザイリンクス UltraScale™ アーキテクチャデバイスの場合のセルのさまざまなグループ、下位グループを次にリストします。

表 1‐1 : UltraScale デバイスの PRIMITIVE_GROUP および PRIMITIVE_SUBGROUP

PRIMITIVE_GROUP PRIMITIVE_SUBGROUP

ADVANCED MAC

GT

INTERLAKEN

PCIE

SYSMON

PROCESSOR

ARITHMETIC DSP

BLOCKRAM FIFO

BRAM

CLB CARRY

LUT

MUXF

SRL

LUTRAM

CLOCK BUFFER

MUX

PLL

CONFIGURATION BSCAN

DNA

EFUSE

ECC

ICAP

MASTER_JTAG

STARTUP

I/O IMPEDANCE

INPUT_BUFFER

WEAK_DRIVER

OUTPUT_BUFFER

BIDIR_BUFFER





すべてのセルに共通のプロパティセットがあるほか、セルの各グループ、サブグループおよびタイプごとにも独自のプロパティがある場合もあります。 PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP または PRIMITIVE_TYPE プロパティの値でフィルターすると、特定タイプのセルオブジェクトのプロパティを確認できます。

次の Tcl コードでは、デザイン中の階層が検索され、デザインのすべてのセルの PRIMITIVE_TYPE プロパティの独自の発生が戻されます。

foreach x [get_cells -hierarchical *] { lappend primTypes [get_property PRIMITIVE_TYPE $x] }join [lsort -unique $primTypes] \n

次のコマンドを使用すると、戻された PRIMITIVE_TYPE プロパティ ($primTypes) のリストから特定のPRIMITIVE_TYPE のすべてのプロパティをレポートできます。

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == <val>}] 0]

<val> は該当する PRIMITIVE_TYPE になります。たとえば、 BLOCKRAM.BRAM.RAM18E2 タイプのセルのプロパティを戻すには、次を使用します。

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == "BLOCKRAM.BRAM.RAMB18E2"}] 0]

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。

次の Tcl コマンドを使用すると、階層セルまたは非リーフセルからプロパティを戻すこともできます。

report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]

DELAY

SERDES

DCI_RESET

BITSLICE

REGISTER SDR

DDR

METASTABILITY

LATCH





ネット

説明

ネットというのは、インターコネクトされたピン、ポートおよびワイヤのセットを指します。どのワイヤにもネット名があり、その名前でワイヤを区別します。2 本以上のワイヤに同じネット名が付いていることがあります。同じネット名が付いているワイヤは、 1 つのネットに含まれていることを示し、こうしたワイヤに接続されているピンまたはポートはすべて電気的に接続されています。

RTL ソースファイルを 1 つのネットリストデザインにエラボレーションまたはコンパイルしているとき、ネットリストデザインにネットオブジェクトが追加されるたびにデフォルトネット名がそのオブジェクトに割り当てられます。手動でネットに名前を付けることもできます。

ネットは 1 つの信号から成るスカラーネットであったり、複数の信号から成るスカラーネットのグループであるバスネットである場合があります。バスを使用すると関連信号を便利にまとめることができ、回路図を簡潔で理解しや


図 1‐4 : ネットオブジェクト





すいものにすることができます。また、主となる回路とブロックシンボルとの接続も明確になります。バスは特に次の場合において便利です。

• 回路図のあるサイドから、もう一方へと多数の信号を配線する場合

• 1 つのブロックシンボルに複数の信号を接続する場合

• 1 つの I/O マーカーに接続することで、階層レベルをまたぐ複数の信号を接続する場合


デザインネットリストで、ネットをセルのピンまたはポートに接続できます。デザインがターゲットのザイリンクスFPGA にマップされると、ネットは、デバイスのワイヤ、ノード、 PIP などの配線リソースにマップされ、 BEL ピンを介して BE:L へ、サイトピンを介してサイトへと接続されます。

また、ポートを介してデザインに供給されるクロックにネットは関連付けられ、デザインのタイミングパスへと接続されます。

デザインに関する問題をすばやく見つけ出し解決できるように、 DRC 違反にネットを関連付けることもできます。

プロパティ

ネットオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異なります。次の表には、 Vivado Design Suite でネットオブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueAREA_GROUP string true true BEL string true true BLKNM string true true BUFFER_TYPE enum false true BUFG enum true true BUS_NAME string true true BUS_START int true true BUS_STOP int true true BUS_WIDTH int true true CLASS string true true netCLOCK_BUFFER_TYPE enum false true CLOCK_DEDICATED_ROUTE enum false true CLOCK_REGION_ASSIGNMENT string false true CLOCK_ROOT string* false true COLLAPSE bool true true COOL_CLK bool true true DATA_GATE bool true true DCI_VALUE int false true DIFF_TERM bool false true 0DONT_TOUCH bool false true DRIVE int true false DRIVER_COUNT int true true 1ESSENTIAL_CLASSIFICATION_VALUE int false true FILE_NAME string true true FIXED_ROUTE string false true FLAT_PIN_COUNT int true true 1FLOAT bool true true GATED_CLOCK bool false true HBLKNM string true true HIERARCHICALNAME string true false CLK_PHU_SET string true false





IBUF_DELAY_VALUE double true true IBUF_LOW_PWR bool false true 1IFD_DELAY_VALUE double true true IN_TERM enum true true IOB enum false true IOBDELAY enum false true IOSTANDARD string true false LVDSIO_BUFFER_TYPE enum false true IS_CONTAIN_ROUTING bool true true 0IS_REUSED bool true true 0IS_ROUTE_FIXED bool false true 0KEEP bool true true KEEPER bool true true LINE_NUMBER int true true LOC string true true MARK_DEBUG bool false true 0MAXDELAY double true true MAXSKEW double true true MAX_FANOUT string false true METHODOLOGY_DRC_VIOS string false true NAME string true true CLK_PNODELAY bool true true NOREDUCE bool true true OUT_TERM enum true true PARENT string true true CLK_PPARENT_CELL string true true PIN_COUNT int true true 1PULLDOWN bool true true PULLUP bool true true PWR_MODE enum true true RAM_STYLE enum false true REUSE_STATUS enum true true RLOC string true true RLOC_ORIGIN string true false RLOC_RANGE string true false ROM_STYLE enum false true ROUTE string false true ROUTE_STATUS enum true true INTRASITERPM_GRID enum true true RTL_KEEP string true false RTL_MAX_FANOUT string true false S bool true true SCHMITT_TRIGGER bool true true SLEW string true true SUSPEND string true true TYPE enum true true SIGNALUSELOWSKEWLINES bool true true USE_DSP48 enum false true U_SET string true false WEIGHT int false true WIREAND bool true true XBLKNM string true true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false

ネットオブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_nets] 0]





ピン

説明

ピンはプリミティブまたは階層セルの論理的な接続点です。セルの内容はピンを介して抽出でき、ロジックは簡単に使用できるように簡易化されます。また、ピンは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスピンとして定義することができます。


ピンはセルに接続されます。またネットによりほかのセルのピンに接続することができます。また、セルのピンはBEL オブジェクトの BEL ピンに関連付けられ、セルがマップされているサイトのサイトピンにも関連付けられています。クロックドメインの一部としてピンはクロックに関連付けられており、パスの起点、終点、中間点として定義されている場合はタイミングパスの一部になります。

また、デザインに関する問題をすばやく見つけ出し解決できるように、DRC 違反にピンを関連付けることもできます。


図 1‐5 : ピンオブジェクト





プロパティ

ピンのプロパティには次のものがあります。

Property Type Read-only Visible ValueBEL string false true BUS_DIRECTION enum true true BUS_NAME string true true BUS_START int true true BUS_STOP int true true BUS_WIDTH int true true CLASS string true true pinCLOCK_DEDICATED_ROUTE enum false true DCI_VALUE int false true DIRECTION enum true true INESSENTIAL_CLASSIFICATION_VALUE int false true FB_ACTIVE bool false true HD.ASSIGNED_PPLOCS string* true true HD.CLK_SRC string false true HD.LOC_FIXED bool false false 0HD.PARTPIN_LOCS string* false true HD.PARTPIN_RANGE string* false true HIERARCHICALNAME string true false sinegen.DONT_EAT_reg.CHOLD_DETOUR int false true HOLD_SLACK double true true needs timing update***IS_CLEAR bool true true 0IS_CLOCK bool true true 1IS_CONNECTED bool true true 1IS_ENABLE bool true true 0IS_INVERTED bool false true 0IS_LEAF bool true true 1IS_PRESET bool true true 0IS_RESET bool true true 0IS_REUSED bool true true 0IS_SETRESET bool true true 0LOGIC_VALUE string true true needs timing update***NAME string true true DONT_EAT_reg/CPARENT_CELL cell true true DONT_EAT_regREF_NAME string true true FDREREF_PIN_NAME string true true CSETUP_SLACK double true true needs timing update***TARGET_SITE_PINS string* false true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false

次のコマンドを使用してピンのプロパティは確認できます。

report_property -all [lindex [get_pins] 0 ]





ポート

説明

ポートは特殊タイプの階層ピンで、階層デザインの上位で外部との接続点となり、また階層セルのピンに内部ロジックを接続するため、階層セルやブロックモジュールの内部接続点となります。また、ポートは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスポートとして定義することができます。


図 1‐6 :ポートオブジェクト






デザインの上位にあるポートは、 IOSTANDARD が指定された状態で、デバイスパッケージのパッケージピンを介して、デバイスの IOBANK を介して FPGA 外部へ接続します。

また、ポートはシステムまたはボードからデザインにクロック定義をマップすることができ、 set_input_delay またはset_output_delay 制約を使用してタイミングパスに割り当てる必要があります。制約の詳細は、『Vivado Design Suiteユーザーガイド : 制約の使用』 (UG903) を参照してください。

階層セル内部では、ポートはセルに割り当てられ、セル内のネットに接続します。

プロパティ

次は、ポートオブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueBOARD_PART_PIN string false true BOARD_PIN string false false BUFFER_TYPE enum false true BUS_DIRECTION enum true true BUS_NAME string true true BUS_START int true true BUS_STOP int true true BUS_WIDTH int true true CLASS string true true portCLOCK_BUFFER_TYPE enum false true DIFFTERMTYPE bool false false 0DIFF_PAIR_PORT port true true CLK_PDIFF_PAIR_TYPE enum true true NDIFF_TERM bool false true 0DIFF_TERM_ADV enum false true DIRECTION enum false true INDQS_BIAS enum false true DRIVE enum false true 0DRIVE_ADV enum false false DRIVE_STRENGTH enum false false 0EQUALIZATION enum false true ESSENTIAL_CLASSIFICATION_VALUE int false true HD.ASSIGNED_PPLOCS string* true true HD.CLK_SRC string false true HD.LOC_FIXED bool false false 0HD.PARTPIN_LOCS string* false true HD.PARTPIN_RANGE string* false true HOLD_SLACK double true true needs timing update***IBUF_LOW_PWR bool false true 1INTERFACE string false true INTERMTYPE enum false false NONEIN_TERM enum false true NONEIOB enum false true IOBANK int true true 33IOSTANDARD enum false true LVDSIOSTD enum false false LVDSIO_BUFFER_TYPE enum false true IS_BEL_FIXED bool false false 1IS_FIXED bool false false 1IS_GT_TERM bool true true 0IS_LOC_FIXED bool false true 1IS_REUSED bool true true





KEEPER bool false false 0LOAD double false true LOC site false true IOB_X1Y75LOGIC_VALUE string true true needs timing update***LVDS_PRE_EMPHASIS enum false true NAME string false true CLK_NODT enum false true OFFCHIP_TERM string false true NONEOFFSET_CNTRL enum false true OUTPUT_IMPEDANCE enum false true OUT_TERM enum false true PACKAGE_PIN package_pin false true AD11PIN_TYPE enum true false PIO_DIRECTION enum false true PRE_EMPHASIS enum false true PULLDOWN bool false false 0PULLTYPE string false true PULLUP bool false false 0SETUP_SLACK double true true needs timing update***SITE site false false IOB_X1Y75SLEW enum false true SLEWTYPE enum false false SLEW_ADV enum false false UNCONNECTED bool true true 0USE_INTERNAL_VREF enum false true VCCAUX_IO enum false true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false 139264X_IFC_LOGICAL_NAME string true true CLKx_interface_info string false true

次のコマンドを使用してポートのプロパティは確認できます。

report_property -all [lindex [get_ports] 0]





サイト

説明

サイトは、ターゲットのザイリンクス FPGA で使用可能なさまざまなタイプのロジックリソースの 1 つを表すデバイスオブジェクトです。

ルックアップテーブル (LUT)、フリップフロップ、マルチプレクサ、キャリーロジックリソースなどの基本エレメント (BEL) の集合体であるスライスがサイトに含まれており、スライスからスライスを垂直方向に結ぶ専用キャリーチェーンを使用して、高速な加算、減算、比較演算をインプリメントするために使用されます。 2 つのスライスが 7シリーズ FPGA の 1 つのコンフィギャブルロジックブロック (CLB) にまとめられますが、これはデバイスのタイルオブジェクトの 1 タイプです。

SLICEM は分散 RAM としてコンフィギュレーション可能です。分散メモリは一部の LUT のコンフィギュレーション機能で、小型の 64 ビットメモリとして動作します。 SLICEL LUT はロジックとしてのみ機能し、メモリとしては機能しません。

サイトには、ブロック RAM、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなオブジェクトも含まれています。

Vivado 合成を使用して HDL ソースから推論したり、 FPGA ライブラリからプリミティブやマクロをインスタンシエートしたり、 Vivado IP カタログから IP コアを使用して、スライスリソースを利用することができます。『ライブラリガイド』には、インスタンシエート可能なプリミティブのリストがあります。

使用可能な SITE タイプは、使用されるザイリンクス FPGA によって変わります。使用可能な SITE タイプには、次が含まれます。


図 1‐7 :サイトオブジェクト





AMS_ADC AMS_DAC BSCAN BSCAN_JTAG_MONE2 BUFG BUFGCTRL BUFG_LB BUFHCE BUFIO BUFMRCE BUFR CAPTURE DCIRESET DNA_PORT DRP_AMS_ADC DRP_AMS_DAC DSP48E1 EFUSE_USR FIFO18E1 FIFO36E1 FRAME_ECC GLOBALSIG GTHE2_CHANNEL GTHE2_COMMON GTPE2_CHANNEL GTPE2_COMMON GTXE2_CHANNEL GTXE2_COMMON GTZE2_OCTAL IBUFDS_GTE2 ICAP IDELAYCTRL IDELAYE2 IDELAYE2_FINEDELAY ILOGICE2 ILOGICE3 IN_FIFO IOB IOB18 IOB18M IOB18S IOB33 IOB33M IOB33S IOBM IOBS IPAD ISERDESE2 KEY_CLEAR MMCME2_ADV ODELAYE2 ODELAYE2_FINEDELAY OLOGICE2 OLOGICE3 OPAD OSERDESE2 OUT_FIFO PCIE_2_1 PCIE_3_0 PHASER_IN PHASER_IN_ADV PHASER_IN_PHY PHASER_OUT PHASER_OUT_ADV PHASER_OUT_PHY PHASER_REF PHY_CONTROL PLLE2_ADV PMV2 RAMB18E1 RAMB36E1 RAMBFIFO36E1 SLICEL SLICEM STARTUP TIEOFF USR_ACCESS XADC


23 ページの図 1-7にあるように、サイトはさまざまなネットリストおよびデバイスオブジェクトに関連付けられています。リーフセルのフリップフロップおよびラッチは、スライスなどのサイトにマップされている BEL にマップされているか、 BRAM や DSP などのサイトに直接マップされています。 BEL およびサイトはタイルにまとめられ、デバイスのクロック領域に割り当てられます。

ポート、ピン、 I/O バンク、パッケージピンは I/O ブロック (IOB) に関連していますが、この IOB もサイトです。さらに、サイトにはピンまたはサイトピンがあり、これらはノード、ピン、ネットにマップされます。





プロパティ

ザイリンクス FPGA には 80 種類を越えるサイトがありますが、すべて次のプロパティを共有しています。値の例も示します。

Property Type Read-only Visible ValueALTERNATE_SITE_TYPES string true true IOB33S IOB33M CLASS string true true siteCLOCK_REGION string true true X0Y6IS_BONDED bool true true 1IS_CLOCK_BUFFER bool true true 0IS_CLOCK_PAD bool true true 0IS_GLOBAL_CLOCK_BUFFER bool true true 0IS_GLOBAL_CLOCK_PAD bool true true 0IS_PAD bool true true 1IS_REGIONAL_CLOCK_BUFFER bool true true 0IS_REGIONAL_CLOCK_PAD bool true true 0IS_RESERVED bool true true 0IS_TEST bool true true 0IS_USED bool true true 0MANUAL_ROUTING string false true NAME string true true IOB_X0Y349NUM_ARCS int true true 9NUM_BELS int true true 7NUM_INPUTS int true true 12NUM_OUTPUTS int true true 5NUM_PINS int true true 17PRIMITIVE_COUNT int true true 0PROHIBIT bool false true 0PROHIBIT_FROM_PERSIST bool true true 0RPM_X int true true 1RPM_Y int true true 698SITE_PIPS string false true SITE_TYPE enum true true IOB33

サイトオブジェクトに割り当てられているプロパティはどのサイトタイプでも同じです。24 ページの表にリストされているサイトタイプのプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE>}] 0]

<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次は、その例です。

report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]





ブロックデザインオブジェクトブロックデザインは、インターコネクトされた IP コアから成り立つ複雑なサブシステムデザインで、スタンドアロンデザインとして使用できるほか、その他のデザインに統合することもできます。ブロックデザインまたはダイアグラムは、 Vivado Design Suite の IP インテグレーター機能を使用して作成できます。これらは、 Vivado Design SuiteIDE の IP インテグレーターのキャンバス、または Tcl コマンドを使用してインタラクティブに作成できます。

ブロックデザインダイアグラムオブジェクトは、前に説明したネットリストオブジェクトに構造的にかなり類似しています。図 1-8 は、ブロックデザインまたはダイアグラムを構成する異なるデザインオブジェクト間の関係を示しています。

次の図に示すように、ブロックダイアグラムオブジェクトには次が含まれます。

「DIAGRAM」

「BD_ADDR_SEG」

「BD_ADDR_SPACE」

「BD_CELL」

「BD_INTF_NET」

「BD_INTF_PIN」


図 1‐8 : ブロックデザインオブジェクト





「BD_INTF_PORT」

「BD_NET」

「BD_PIN」

「BD_PORT」





DIAGRAM

説明

ブロックデザイン (.bd) は、 Vivado Design Suite の IP インテグレーター機能で作成されたインターコネクトされた IPコアの複雑なシステムです。 Vivado IP インテグレーター機能を使用すると、 Vivado IP カタログからの IP をインスタンシエートおよびインターコネクトして、複雑なデザインを作成できます。ブロックデザインは、ディスク上のファイル (.bd) に書き込むことのできる階層デザインですが、 Vivado ツールメモリ内で diagram オブジェクトとして格納されます。

ブロックデザインは、通常インターフェイスレベルで構築されて生産性が増すようになっていますが、ポートまたはピンレベルで編集することでより詳細に制御することもできます。 Vivado プロジェクトにはさまざまなデザイン階層レベルで複数のダイアグラムが含まれることがあるほか、上位デザインとして 1 つのダイアグラムだけを含むこともあります。


26 ページの図 1-8 に示すように、 diagram オブジェクトには bd_cells、 bd_nets、および bd_ports など、その他の IP インテグレーターブロックデザイン (bd) オブジェクトが含まれます。これらのオブジェクト間の関係は、セル、ピン、ネットなどの標準的なネットリストオブジェクト間の関係と類似しています。ユーザーは、指定したダイアグラムオブジェクトからセル、アドレス空間、アドレスセグメント、ネット、ピン、ポート、インターフェイスネット、インターフェイスピンおよびインターフェイスポートなどのブロックデザインの各オブジェクトを取得できます。

たとえば、ブロックデザインのネットを取得するには、次の Tcl コマンドを使用します。

get_bd_nets -of_objects [current_bd_design]

プロパティ

次の表には、 Vivado Design Suite でダイアグラムオブジェクトに割り当てられたプロパティをその値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true diagramCOLOR string false true FILE_NAME string true true design_1.bdNAME string true true design_1USE_IP_SHARED_DIR bool false true 1

ダイアグラムオブジェクトのプロパティは、次のコマンドを使用して確認できます。

report_property -all [get_bd_designs]

または、 Vivado Design Suite に複数のブロックデザインがある場合は、次を使用します。

report_property -all [lindex [get_bd_designs] 0]





BD_ADDR_SEG

説明

ブロックデザインアドレスセグメント (bd_addr_seg オブジェクト ) は、それの含まれるブロックデザインのアドレス空間にエリアのロケーションおよびサイズを示します。アドレスセグメントは、指定したアドレスオフセットで開始され、該当する範囲で続行されるアドレス空間の一部を示しています。

さまざまなメモリマップされたマスターおよびスレーブインターフェイスの場合、 IP インテグレーターは業界標準の IP-XACT データフォーマットに従って、エンドポイントのマスターおよびスレーブのメモリ要件および機能をキャプチャします。スレーブインターフェイスには、スレーブをそれに関連するマスターのアドレス空間にマップするために、メモリマップという address_space コンテナーが含まれます。これらのメモリマップには、たとえば S_AXIのように、通常スレーブインターフェイスピンに従って名前がつけられます (必須ではありません)。

各スレーブインターフェイスピンのメモリマップには、アドレスセグメント (bd_addr_seg オブジェクト ) が含まれます。アドレスセグメントは、create_bd_addr_seg コマンドを使用してアドレス空間に割り当てることができます。これらのアドレスセグメントは、AXI スレーブのアドレスデコードウィンドウに該当します。たとえば、通常 AXI4-Liteスレーブにはアドレス範囲を示すアドレスセグメントが 1 つだけ含まれますが、ブリッジのように、スレーブの中には複数のアドレスセグメントが含まれたり、各アドレスデコードウィンドウのアドレス範囲が含まれるものがあります。


ブロックデザインのアドレスセグメントオブジェクトの bd_addr_seg は、ブロックデザインまたはダイアグラムで見つかった AXI マスターブロックデザインセルのアドレス空間に関連付けられます。アドレス空間は、セル上のインターフェイスピン (bd_intf_pin) に、外部 AXI マスターの場合はインターフェイスポート (bd_intf_port) に関連付けられます。アドレス空間は、マップされたスレーブインターフェイスのメモリ空間である bd_addr_segs にセグメント分けされます。これらの関連オブジェクトの bd_addr_space オブジェクトは取得できます。

get_bd_addr_segs -of_objects [get_bd_addr_spaces /mdm_1/S_AXI]


図 1‐9 : ブロックデザインのアドレス空間およびアドレスセグメント





次を使用すると、ブロックデザインのアドレスセグメントに関連するオブジェクトを取得することもできます。

get_bd_intf_pin -of [get_bd_addr_segs /microblaze*]

プロパティ

次に、ブロックデザインのアドレスセグメントオブジェクト (bd_addr_seg) のプロパティと値の例を示します。

Property Type Read-only Visible ValueACCESS string true true read-writeCLASS string true true bd_addr_segNAME string false true RegOFFSET string false true PATH string true true RANGE string false true 65536USAGE string true true register

bd_addr_seg オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tclシェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_addr_segs ] 0]





BD_ADDR_SPACE

説明

アドレス空間 (bd_addr_space オブジェクト ) は、マスターインターフェイス、またはブロックデザイン外部の AXI マスターへ接続された AXI インターフェイスポート、またはダイアグラムで論理的にアドレス指定可能なメモリ空間です。

Vivado Design Suite の IP インテグレーターは、業界標準の IP-XACT データフォーマットに従って、メモリ要件および機能をキャプチャします。ブロックの中には複数のマスターインターフェイスに関連するアドレス空間が 1 つ含まれるものがあります。たとえば、システムバスおよび高速メモリバスの付いたプロセッサなどです。その他のコンポーネントには、複数のマスターインターフェイス (命令用 1 つ、データ用 1 つ) に関連するアドレス空間が複数含まれるものがあります。

マスターインターフェイスには、アドレス空間 (bd_addr_space オブジェクト ) が含まれます。スレーブがマスターアドレス空間にマップされる場合、アドレスセグメントオブジェクト (bd_addr_seg) が作成され、スレーブのアドレスセグメントがマスターへマップされます。


29 ページの図 1-9 に示すように、ブロックデザインのアドレス空間セグメント (bd_addr_seg) は、ブロックデザインまたはダイアグラムで見つかった AXI マスターインターフェイスのアドレス空間に関連付けられます。アドレス空間は、セル上のインターフェイスピン (bd_intf_pin) に、外部 AXI マスターの場合はインターフェイスポート(bd_intf_port) に関連付けられます。アドレス空間は、マップされたスレーブインターフェイスのメモリ空間であるbd_addr_segs にセグメント分けされます。これらの関連オブジェクトの bd_addr_space オブジェクトは、次を使用すると取得できます。

get_bd_addr_spaces -of_objects [get_bd_cells /microblaze_0]

次を使用すると、ブロックデザインのアドレス空間に関連するオブジェクトを取得することもできます。

get_bd_intf_pins -of_objects [get_bd_addr_spaces *SLMB]

プロパティ

次に、ブロックデザインのアドレス空間オブジェクト (bd_addr_space) のプロパティと値の例を示します。

Property Type Read-only Visible ValueCLASS string true true bd_addr_spaceNAME string false true S_AXI_CTRLOFFSET string false true PATH string true true /microblaze_0_local_memory/dlmb_bram_if_cntlr/S_AXI_CTRLRANGE string false true 4096TYPE string false true

bd_addr_space オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tclシェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_addr_spaces] 0]





BD_CELL

説明

ブロックデザインセル (bd_cell オブジェクト ) は、 IP インテグレーターの IP コアオブジェクトのインスタンス、または階層ブロックデザインセルです。リーフセルは、 IP カタログからのコアです。階層セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、リーフセルも含みます。

bd_cell オブジェクトの TYPE プロパティでは、ブロックデザインセルが IP カタログからのリーフセルとして (TYPE== IP)、または追加ロジックを含む階層モジュールとして (TYPE == HIER) 識別されます。


図 1-10 に示すように、ブロックデザインセル (bd_cell) はブロックデザインまたはダイアグラムオブジェクトに含まれます。セルには、ブロックデザインピン (bd_pin) とインターフェイスピン (bd_intf_pin) が含まれます。階層的にはブロックデザインポート (bd_port) およびインターフェイスポート (bd_intf_port) を含めることができます。これらは、ネット (bd_net) およびインターフェイスネット (bd_intf_net) により接続されます。メモリ関連のブロックデザインセルには、アドレス空間 (bd_addr_space) とアドレスセグメント (bd_addr_seg) も含めることができます。たとえば、次を使用すると、これらのオブジェクトに関連するブロックデザインセルを取得できます。

get_bd_cells -of_objects [get_bd_addr_spaces]

次を使用すると、ブロックデザインセルに関連するオブジェクトを取得できます。

get_bd_addr_spaces -of_objects [get_bd_cells]

また、次を使用すると、別のブロックデザインセルの階層的オブジェクトであるブロックデザインセルを取得することもできます。

get_bd_cells -of_objects [get_bd_cells microblaze_0_axi_periph]


図 1‐10 : ブロックデザインセル





プロパティ

ブロックデザインセルオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異なります。次の表には、 Vivado Design Suite で bd_cell オブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_cellCONFIG.C_BRK string false true 0CONFIG.C_DATA_SIZE string false true 32CONFIG.C_DBG_MEM_ACCESS string false true 0CONFIG.C_DBG_REG_ACCESS string false true 0CONFIG.C_INTERCONNECT string false true 2CONFIG.C_JTAG_CHAIN string false true 2CONFIG.C_MB_DBG_PORTS string false true 1CONFIG.C_M_AXI_ADDR_WIDTH string false true 32CONFIG.C_M_AXI_DATA_WIDTH string false true 32CONFIG.C_M_AXI_THREAD_ID_WIDTH string false true 1CONFIG.C_S_AXI_ACLK_FREQ_HZ string false true 100000000CONFIG.C_S_AXI_ADDR_WIDTH string false true 32CONFIG.C_S_AXI_DATA_WIDTH string false true 32CONFIG.C_TRIG_IN_PORTS string false true 1CONFIG.C_TRIG_OUT_PORTS string false true 1CONFIG.C_USE_BSCAN string false true 0CONFIG.C_USE_CONFIG_RESET string false true 0CONFIG.C_USE_CROSS_TRIGGER string false true 0CONFIG.C_USE_UART string false true 1CONFIG.C_XMTC string false true 0CONFIG.Component_Name string false true design_1_mdm_0_0LOCATION string false true 4 1524 450NAME string false true mdm_0PATH string true true /mdm_0SCREENSIZE string false true 220 100TYPE string true true ipVLNV string true true xilinx.com:ip:mdm:3.1

bd_cell オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_cells] 0]

BD_INTF_NET

説明

インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が含まれす。たとえば、AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。これらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェイスが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。

インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivadoインストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、





『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してください。

ブロックデザインのインターフェイスネット (bd_intf_net オブジェクト ) は、ブロックデザインセルのインターフェイスピンをほかのインターフェイスピンまたは外部インターフェイスポートに接続します。 bd_intf_net オブジェクトは、複数レベルのデザイン階層を介して接続され、ブロックデザインセルが接続されます。すべてのインターフェイスネットには、デザインで識別できるような名前が付きます。これらのネットへ接続されるすべてのブロックデザインセル、インターフェイスピン、およびインターフェイスポートは電気的に接続されています。


34 ページの図 1-11 に示すように、ブロックデザインインターフェイスネット (bd_intf_net オブジェクト ) はブロックデザインまたはダイアグラムで発生し、インターフェイスポート (bd_intf_port) に接続され、インターフェイスピン (bd_intf_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラムのbd_intf_nets、 bd_cell、 bd_intf_pin、および bd_intf_port オブジェクトは次のように取得できます。

get_bd_intf_nets -of_objects [get_bd_ports]

また、特定の bd_intf_net に接続されるブロックデザインセル (bd_cell)、 bd_intf_pins、または bd_intf_port オブジェクトは次のように取得できます。

get_bd_cells -of_objects [get_bd_intf_nets /INTERRUPT_1_1]

プロパティ

bd_intf_net オブジェクトのプロパティには、次が含まれます。

Property Type Read-only Visible ValueCLASS string true true bd_intf_netNAME string false true microblaze_0_axi_periph_to_s00_couplersPATH string true true /microblaze_0_axi_periph/microblaze_0_axi_periph_to_s00_couplers


図 1‐11 : ブロックデザインインターフェイスネット





bd_intf_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_intf_nets] 0]

BD_INTF_PIN

説明


インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivadoインストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してください。

ブロックデザインインターフェイスピン (bd_intf_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイントです。インターフェイスピンでは、セルの内部は取り除いて、使用しやすいように簡素化されます。インターフェイスピンは、階層ブロックデザインセルまたはリーフレベルセルに使用されます。


ブロックデザインインターフェイスピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインまたはダイアグラムのインターフェイスネット (bd_intf_net) を使用することで、その他のインターフェイスピン(bd_intf_pin) またはインターフェイスポート (bd_intf_port) に接続できます。


図 1‐12 : ブロックデザインインターフェイスピン





bd_addr_space、 bd_addr_seg、 bd_cell、および bd_intf_net オブジェクトの bd_intf_pins は、次のように取得できます。

get_bd_intf_pins -of_objects [get_bd_cells clk_wiz_1]

また、次を使用すると、特定の bd_intf ピンの bd_addr_spaces、 bd_addr_segs, bd_cells、および bd_intf_nets を取得することもできます。

get_bd_addr_spaces -of_objects [get_bd_intf_pins microblaze_0/*]

プロパティ

ブロックデザインインターフェイスピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わることがあります。次の表には、マスター AXI インターフェイスのピンオブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueBRIDGES string false false CLASS string true true bd_intf_pinCONFIG.ADDR_WIDTH string true true 32CONFIG.ARUSER_WIDTH string true true 0CONFIG.AWUSER_WIDTH string true true 0CONFIG.BUSER_WIDTH string true true 0CONFIG.CLK_DOMAIN string true true CONFIG.DATA_WIDTH string true true 32CONFIG.FREQ_HZ string true true 100000000CONFIG.ID_WIDTH string true true 0CONFIG.MAX_BURST_LENGTH string true true 1CONFIG.NUM_READ_OUTSTANDING string true true 1CONFIG.NUM_WRITE_OUTSTANDING string true true 1CONFIG.PHASE string true true 0.000CONFIG.PROTOCOL string true true AXI4LITECONFIG.READ_WRITE_MODE string true true READ_WRITECONFIG.RUSER_WIDTH string true true 0CONFIG.SUPPORTS_NARROW_BURST string true true 0CONFIG.WUSER_WIDTH string true true 0LOCATION string false true MODE string true true MasterNAME string false true M_AXI_DPPATH string true true /microblaze_0/M_AXI_DPTYPE string true true ipVLNV string true true xilinx.com:interface:aximm_rtl:1.0

bd_intf_pin オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_intf_pins */*] 0]

または、次の Tcl スクリプトを使用すると、各ブロックデザインセルの bd_intf_pin オブジェクトそれぞれのプロパティがレポートされます。

foreach x [get_bd_intf_pins -of_objects [get_bd_cells]] {puts "Next Interface Pin starts here

..............................................."report_property -all $x

}





BD_INTF_PORT

説明


インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivadoインストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してください。

ブロックデザインインターフェイスポートは、特別なタイプの階層ピン (ブロックダイアグラムの上位のピン) です。ブロックデザインでは、ポートおよびインターフェイスが FPGA デザイン全体またはシステムレベルデザイン内外のブロックデザインまたはダイアグラムと外部接続との通信に使用される主なポートになります。


ブロックデザインインターフェイスポート (bd_intf_port オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ブロックデザインインターフェイスネット (bd_intf_net) によってブロックデザインセル (bd_cell) のピンまでに接続されます。ダイアグラムの bd_intf_ports、またはブロックデザインインターフェイスネットへ接続されるものは、次のように取得できます。

get_bd_intf_ports -of_objects [get_bd_intf_nets]

次を使用すると、 bd_intf_port に接続されるインターフェイスネットを取得することもできます。


図 1‐13 : ブロックデザインインターフェイスポート





get_bd_intf_nets -of_objects [get_bd_intf_ports CLK*]

プロパティ

ブロックデザインインターフェイスポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わることがあります。次の表には、クロックの bd_intf_port オブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_intf_portCONFIG.FREQ_HZ string false true 100000000LOCATION string false true 130 460MODE string true true SlaveNAME string false true CLK_IN1_DPATH string true true /CLK_IN1_DVLNV string true true xilinx.com:interface:diff_clock_rtl:1.0

bd_intf_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tclシェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_ports] 0]

BD_NET

説明

ブロックデザインネット (bd_net オブジェクト ) は、 IP インテグレーターブロックデザインセルのピンをその他のピンまたは外部ポートに接続します。 bd_net オブジェクトは、複数レベルのデザイン階層を介して接続され、ブロックデザインセルが接続されます。すべてのネットには、デザインで識別できるような名前が付きます。これらのネットへ接続されるすべてのブロックデザインセル、ピン、およびポートは電気的に接続されています。






ブロックデザインネット (bd_net オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ポート (bd_port)に接続され、ピン (bd_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラムの bd_nets、 bd_cell、 bd_pin、および bd_port オブジェクトは次のように取得できます。

get_bd_nets -of_objects [get_bd_ports]

また、特定の bd_net に接続される bd_cells、 bd_pins、または bd_port オブジェクトは次のように取得できます。

get_bd_cells -of_objects [get_bd_nets clk_wiz*]

プロパティ

bd_net オブジェクトのプロパティには、次が含まれます。

Property Type Read-only Visible ValueCLASS string true true bd_netNAME string false true clk_wiz_1_lockedPATH string true true /clk_wiz_1_locked

bd_pin オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_nets] 0]


図 1‐14 : ブロックデザインネット





BD_PIN

説明

ブロックデザインピン (bd_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイントです。ブロックデザインピンを使用すると、セルの内部ロジックを取り除いて、使用しやすいように簡素化できます。ピンは、スカラーまたはバスピンで、階層ブロックデザインセルまたはリーフレベルセルで使用できます。


図 1-15 に示すように、ブロックデザインピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインまたはダイアグラムのネット (bd_net) を使用することで、その他のピン (bd_pin) またはポート (bd_port) に接続できます。

bd_cell および bd_net オブジェクトの bd_pins は、次のように取得できます。

get_bd_pins -of_objects [get_bd_cells clk_wiz_1]

また、次を使用すると、特定の bd_pin の bd_cell または bd_net を取得することもできます。

get_bd_cells -of [get_bd_pins */Reset]


図 1‐15 : ブロックデザインピン





プロパティ

ブロックデザインピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わることがあります。次の表には、 Vivado Design Suite で CLK タイプの bd_pin オブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_pinCONFIG.ASSOCIATED_BUSIF string true true CONFIG.ASSOCIATED_RESET string true true CONFIG.CLK_DOMAIN string true true design_1_clk_wiz_1_0_clk_out1CONFIG.FREQ_HZ string true true 100000000CONFIG.PHASE string true true 0.0DIR string true true OINTF string true true FALSELEFT string true true LOCATION string false true NAME string false true clk_out1PATH string true true /clk_wiz_1/clk_out1RIGHT string true true TYPE string true true clk

bd_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_pins */*] 0]





BD_PORT

説明

ブロックデザインポートは、特別なタイプの階層ピン (ダイアグラムの上位のピン) です。ブロックデザインでは、ポートは、 FPGA デザイン全体またはシステムレベルデザイン内外のブロックデザインまたはダイアグラムとの外部接続との通信に使用される主なポートです。


ブロックデザインポート (bd_port オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ブロックデザインネット (bd_net) によって、ダイアグラムのブロックデザインセル (bd_cell) のピン (bd_pin) まで接続されます。ダイアグラムの bd_ports、またはブロックデザインネットへ接続されるものは、次のように取得できます。

get_bd_ports -of_objects [get_bd_nets]

次を使用すると、 bd_port オブジェクトに接続されるインターフェイスネットを取得できます。

get_bd_nets -of_objects [get_bd_ports aux_reset_in]


図 1‐16 : ブロックデザインピン





プロパティ

ブロックデザインポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わることがあります。次の表には、 Vivado Design Suite で RESET タイプの bd_port オブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_portCONFIG.POLARITY string false true ACTIVE_LOWDIR string true true IINTF string true true FALSELEFT string false true LOCATION string false true 130 560NAME string false true aux_reset_inPATH string true true /aux_reset_inRIGHT string false true TYPE string true true rst

bd_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_ports] 0]





ハードウェアマネージャーオブジェクトハードウェアマネージャーは Vivado Design Suite の機能で、デバイスプログラマーまたはデバッグボードへ接続したり、プログラムされたハードウェアデバイスを実行したりできます。ハードウェアマネージャーを使用すると、デバイス上のデバッグロジックを実行して、現在の値を設定または取り出す信号にアクセスできるようになります。プログラムされたデバイスのデバッグコアには、「HW_ILA」, 「HW_VIO」、「HW_AXI」, 「hw_sysmon」、「HW_SIO_IBERT」コアなどがあります (図 1-17)。

デバッグコアは、ザイリンクス IP カタログを使用して RTL デザインにインスタンシエートできます。 ILA の場合は、ネットリストベースのデバッグフローを使用して合成済みネットリストに挿入できます。詳細は、『Vivado DesignSuite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 16] を参照してください。


図 1‐17 :ハードウェアマネージャーオブジェクト





HW_AXI

説明

JTAG-to-AXI Master コア (ハードウェア AXI オブジェクト ) は、AXI トランザクションを駆動し、ザイリンクス FPGAデバイス (ハードウェアデバイスオブジェクト ) 上の AXI 信号を駆動する AXI マスターとして機能するカスタマイズ可能な IP コアです。 AXI Master コアは、 AXI4 インターフェイスおよび AXI-Lite プロトコルをサポートします。AXI データバスの幅は設定可能です。 AXI コアでは、 AXI4 インターコネクトを介してメモリにマップされたAXI4-Lite または AXI4 スレーブを駆動できます。このコアは、マスターとしてインターコネクトに接続することも可能です。

JTAG to AXI Master コアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。JTAG-to-AXI コアの詳細は、『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174) [参照 20] を参照してください。


AXI マスターコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。 AXI コアは、get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite のハードウェアマネージャーで検索される AXI マスターコアオブジェクト (hw_axi) ではありませんが、関連はしています。

hw_axi コアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに含まれます。 hw_device の hw_axi は次のように取得できます。

get_hw_axis -of [get_hw_devices]


図 1‐18 :ハードウェア AXI オブジェクト





また、 hw_axi コアには関連する AXI トランザクションも含まれ、次のように取得できます。

get_hw_axi_txns -of [get_hw_axis]

プロパティ

report_property コマンドを使用すると、 hw_axi コアに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は hw_axi オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_axiHW_CORE string true false core_8NAME string true true hw_axi_1PROTOCOL string true true AXI4_FullSTATUS.AXI_READ_BUSY bool true true 0STATUS.AXI_READ_DONE bool true true 0STATUS.AXI_WRITE_BUSY bool true true 0STATUS.AXI_WRITE_DONE bool true true 0STATUS.BRESP string true true OKAYSTATUS.RRESP string true true OKAY

特定の hw_axi のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたはTcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_axis] 0]





HW_BITSTREAM

説明

ハードウェアビットストリームオブジェクト (hw_bitstream) は、ビットストリームファイルから作成され、 VivadoDesign Suite のハードウェアマネージャー機能でハードウェアデバイスオブジェクト (hw_device) に関連付けられます。

ビットストリームファイルは、 write_bitstream コマンドを使用して配置配線済みデザインから作成されます。ハードウェアビットストリームオブジェクトは、 create_hw_bitstream コマンドを使用するとビットストリームファイルから手動で作成されます。ハードウェアデバイスが program_hw_device コマンドでプログラムされる場合は、自動で作成されます。

ハードウェアビットストリームオブジェクトは、デバイスの PROGRAM.HW_BITSTREAM プロパティを使用して指定のハードウェアデバイスに関連付けられます。このプロパティは、 create_hw_bitstream コマンドにより自動的に設定されます。 PROGRAM.FILE プロパティには、指定のビットストリームファイルのファイルパスも含まれます。


hw_bitstream オブジェクトは PROGRAM.BITSTREAM プロパティを使用して hardware_device に関連付けられます。次のように get_property コマンドを使用して hw_bitstream オブジェクトをクエリーすると、プロパティにオブジェクトを戻すことができます。

get_property PROGRAM.HW_BITSTREAM [current_hw_device]


図 1‐19 :ハードウェアビットストリームオブジェクト





プロパティ

report_property コマンドを使用すると、ハードウェアビットストリームオブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。 hw_bitsream オブジェクトには次のようなプロパティが含まれます。

Property Type Read-only Visible ValueCLASS string true true hw_bitstreamDESIGN string true true ks_counter2DEVICE string true true xc7k325tNAME string true true C:/Data/ks_counter2_k7/project_1/project_1.runs/impl_1/ks_counter2.bitPART string true true xc7k325tffg900-3SIZE string true true 11443612USERCODE string true true 0XFFFFFFFF

hw_bitsream オブジェクトのプロパティをレポートするには、Vivado ロジック解析で get_property コマンドを使用してhw_device の PROGRAM.HW_BITSTREAM プロパティで定義されたオブジェクトが戻されるようにします。次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_property PROGRAM.HW_BITSTREAM [current_hw_device]]

HW_CFGMEM

説明

ザイリンクス FPGA をコンフィギュレーションするには、ハードウェアデバイスの内部メモリにデザイン特定のコンフィギュレーションデータをビットストリームファイルの形で読み込みます。 hw_cfgmem では、 Vivado DesignSuite のハードウェアマネージャー機能でザイリンクス FPGA デバイスをコンフィギュレーションおよびブートするために使用されるフラッシュメモリデバイスが定義されます。

hw_cfgmem オブジェクトをプログラムするには、 create_hw_cfgmem コマンドを使用します。 create_hw_cfgmem オブジェクトを作成し、ハードウェアデバイスに関連付けたら、 program_hw_cfgmem コマンドを使用してコンフィギュレーションメモリをビットストリームおよびその他のデータでプログラムできます。

関連オブジェクト X-Ref Target - Figure 1-20

図 1‐20 :ハードウェア CFGMEM オブジェクト





hw_cfgmem オブジェクトは、デバイスオブジェクトの PROGRAM.HW_CFGMEM プロパティを使用して指定のハードウェアデバイスオブジェクトに関連付けられます。 hw_cfgmem オブジェクトを操作するには、 get_property コマンドを使用してハードウェアデバイスからオブジェクトを取得します。

get_property PROGRAM.HW_CFGMEM [current_hw_device]

プロパティ

report_property コマンドを使用すると、hw_cfgmem オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。hw_cfgmemオブジェクトには次のようなプロパティが含まれます。

Property Type Read-only Visible ValueCFGMEM_NAME string true true 28f00ap30t-bpi-x16_0CFGMEM_PART cfgmem_part false true 28f00ap30t-bpi-x16CLASS string true true hw_cfgmemNAME string false true 28f00ap30t-bpi-x16_0PROGRAM.ADDRESS_RANGE string false true use_filePROGRAM.BIN_OFFSET int false true 0PROGRAM.BLANK_CHECK bool false true 0PROGRAM.BPI_RS_PINS string false true NONEPROGRAM.CFG_PROGRAM bool false true 0PROGRAM.ERASE bool false true 1PROGRAM.FILE string false true C:/Data/Vivado_Debug/kc705_8led.mcsPROGRAM.FILE_1 string false true C:/Data/Vivado_Debug/kc705_8led.mcsPROGRAM.FILE_2 string false true PROGRAM.VERIFY bool false true 0PROGRAM.ZYNQ_FSBL string false true

hw_cfgmem オブジェクトのプロパティをレポートするには、ハードウェアマネージャー機能が開いているときに、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_property PROGRAM.HW_CFGMEM [current_hw_device] ]





HW_DEVICE

説明

Vivado Design Suite のハードウェアマネージャー機能内では、各ハードウェアターゲットにプログラムまたはデバッグ目的で使用するザイリンクス FPGA デバイスを 1 つまたは複数含めることができます。hw_device オブジェクトは、開いたハードウェアターゲットの物理的パーツです。 current_hw_device コマンドでは、現在のデバイスが指定されるか、戻されます。


ハードウェアデバイスはハードウェアターゲットに関連付けられており、次のように hw_target オブジェクトのオブジェクトとして取得できます。

get_hw_devices -of [get_hw_targets]

次を使用すると、ハードウェアデバイスオブジェクトにプログラムされるデバッグコアを取得できます。

get_hw_ilas -of [current_hw_device]

プロパティ

hw_device オブジェクトのプロパティは、選択したターゲットパーツによって変わります。 report_property コマンドを使用すると、hw_device オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『VivadoDesign Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

次は hw_device オブジェクトに割り当てられるプロパティとその値の例を示しています。


図 1‐21 :ハードウェアデバイスオブジェクト

プロパティタイプ

CLASS string

DID string





IDCODE string

INDEX int

IR_LENGTH int

IS_SYSMON_SUPPORTED bool

MASK int

NAME string

PART string

PROBES.FILE string

PROGRAM.FILE string

PROGRAM.HW_BITSTREAM hw_bitstream

PROGRAM.HW_CFGMEM hw_cfgmem

PROGRAM.HW_CFGMEM_BITFILE string

PROGRAM.HW_CFGMEM_TYPE string

PROGRAM.IS_SUPPORTED bool

PROGRAM.OPTIONS string

REGISTER.BOOT_STATUS string

REGISTER.BOOT_STATUS.BIT00_0_STATUS_VALID string

REGISTER.BOOT_STATUS.BIT01_0_FALLBACK string

REGISTER.BOOT_STATUS.BIT02_0_INTERNAL_PROG string

REGISTER.BOOT_STATUS.BIT03_0_WATCHDOG_TIMEOUT_ERROR string

REGISTER.BOOT_STATUS.BIT04_0_ID_ERROR string

REGISTER.BOOT_STATUS.BIT05_0_CRC_ERROR string

REGISTER.BOOT_STATUS.BIT06_0_WRAP_ERROR string

REGISTER.BOOT_STATUS.BIT07_RESERVED string

REGISTER.BOOT_STATUS.BIT08_1_STATUS_VALID string

REGISTER.BOOT_STATUS.BIT09_1_FALLBACK string

REGISTER.BOOT_STATUS.BIT10_1_INTERNAL_PROG string

REGISTER.BOOT_STATUS.BIT11_1_WATCHDOG_TIMEOUT_ERROR string

REGISTER.BOOT_STATUS.BIT12_1_ID_ERROR string

REGISTER.BOOT_STATUS.BIT13_1_CRC_ERROR string

REGISTER.BOOT_STATUS.BIT14_1_WRAP_ERROR string

REGISTER.BOOT_STATUS.BIT15_RESERVED string

REGISTER.CONFIG_STATUS string

REGISTER.CONFIG_STATUS.BIT00_CRC_ERROR string

REGISTER.CONFIG_STATUS.BIT01_DECRYPTOR_ENABLE string

REGISTER.CONFIG_STATUS.BIT02_PLL_LOCK_STATUS string

REGISTER.CONFIG_STATUS.BIT03_DCI_MATCH_STATUS string

REGISTER.CONFIG_STATUS.BIT04_END_OF_STARTUP_(EOS)_STATUS string

REGISTER.CONFIG_STATUS.BIT05_GTS_CFG_B_STATUS string

REGISTER.CONFIG_STATUS.BIT06_GWE_STATUS string

REGISTER.CONFIG_STATUS.BIT07_GHIGH_STATUS string

REGISTER.CONFIG_STATUS.BIT08_MODE_PIN_M[0] string



REGISTER.CONFIG_STATUS.BIT11_INIT_B_INTERNAL_SIGNAL_STATUS string





hw_device のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tclコンソールに貼り付けます。

report_property -all [lindex [get_hw_devices] 0]

REGISTER.CONFIG_STATUS.BIT12_INIT_B_PIN string

REGISTER.CONFIG_STATUS.BIT13_DONE_INTERNAL_SIGNAL_STATUS string

REGISTER.CONFIG_STATUS.BIT14_DONE_PIN string

REGISTER.CONFIG_STATUS.BIT15_IDCODE_ERROR string

REGISTER.CONFIG_STATUS.BIT16_SECURITY_ERROR string

REGISTER.CONFIG_STATUS.BIT17_SYSTEM_MONITOR_OVER-TEMP_ALARM_STATUS

string

REGISTER.CONFIG_STATUS.BIT18_CFG_STARTUP_STATE_MACHINE_PHASE string

REGISTER.CONFIG_STATUS.BIT21_RESERVED string

REGISTER.CONFIG_STATUS.BIT25_CFG_BUS_WIDTH_DETECTION string

REGISTER.CONFIG_STATUS.BIT27_HMAC_ERROR string

REGISTER.CONFIG_STATUS.BIT28_PUDC_B_PIN string

REGISTER.CONFIG_STATUS.BIT29_BAD_PACKET_ERROR string

REGISTER.CONFIG_STATUS.BIT30_CFGBVS_PIN string

REGISTER.CONFIG_STATUS.BIT31_RESERVED string

REGISTER.IR string

REGISTER.IR.BIT0_ALWAYS_ONE string

REGISTER.IR.BIT1_ALWAYS_ZERO string

REGISTER.IR.BIT2_ISC_DONE string

REGISTER.IR.BIT3_ISC_ENABLED string

REGISTER.IR.BIT4_INIT_COMPLETE string

REGISTER.IR.BIT5_DONE string

REGISTER.USERCODE string

SET_UNKNOWN_DEVICE bool

USER_CHAIN_COUNT string





HW_ILA

説明

Integrated Logic Analyzer (ILA) デバッグコアを使用すると、コアのデバッグプローブを介してインプリメントされたデザインの信号のインシステムモニタリングを実行できます。 ILA コアは、特定のハードウェアイベントがリアルタイムでトリガーされて、システム速度でプローブのデータがキャプチャされるようにコンフィギュレーションできます。

ILA デバッグコアをデザインに追加するには、 IP カタログから ILA コアを RTL デザインにインスタンシエートするか、 create_debug_core コマンドを使用して合成済みネットリストに ILA コアを追加します。 ILA デバッグコアのデザインへの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してください。

デザインからビットストリームを生成し、 program_hw_devices コマンドを使用してデバイスをプログラムすると、get_hw_ilas コマンドを使用してハードウェアマネージャーからデザインに含まれる ILA デバッグコアにアクセスできます。デザインの ILA デバッグコアに割り当てられているデバッグプローブは、 get_hw_probes コマンドを使用して取得できます。


ILA デバッグコアは、 RTL ソースファイルまたは create_debug_core コマンドでデザインに追加できます。デバッグコアは、get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design


図 1‐22 :ハードウェア ILA オブジェクト





Suite のハードウェアマネージャーに含まれる ILA デバッグオブジェクト (hw_ila) ではありませんが、関連はしています。

ハードウェア ILA デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに含まれます。 hw_device の hw_ila は次のように取得できます。

get_hw_ilas -of [current_hw_device]

ハードウェアプローブのようなハードウェア ILA デバッグコアと関連するオブジェクトとコアからキャプチャされたデータサンプルもあります。 ILA デバッグコアに関連するオブジェクトは、次のように取得できます。

get_hw_ila_datas -of_objects [get_hw_ilas hw_ila_2]

プロパティ

report_property コマンドを使用すると、特定の hw_ila に割り当てられた実際のプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

次は hw_ila オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_ilaCONTROL.CAPTURE_CONDITION enum false true ANDCONTROL.CAPTURE_MODE enum false true ALWAYSCONTROL.DATA_DEPTH int false true 1024CONTROL.IS_ILA_TO_DRIVE_TRIG_OUT_ENABLED bool true true 0CONTROL.IS_TRIG_IN_TO_DRIVE_TRIG_OUT_ENABLED bool true true 0CONTROL.IS_TRIG_IN_TO_ILA_ENABLED bool true true 0CONTROL.TRIGGER_CONDITION string false true ANDCONTROL.TRIGGER_MODE enum false true BASIC_ONLYCONTROL.TRIGGER_POSITION int false true 0CONTROL.TRIG_OUT_MODE enum true true DISABLEDCONTROL.TSM_FILE string false true CONTROL.WINDOW_COUNT int false true 1CORE_REFRESH_RATE_MS int false true 500HW_CORE string true false core_1INSTANCE_NAME string true true u_ila_0NAME string true true hw_ila_1STATIC.IS_ADVANCED_TRIGGER_MODE_SUPPORTED bool true true 1STATIC.IS_BASIC_CAPTURE_MODE_SUPPORTED bool true true 1STATIC.IS_TRIG_IN_SUPPORTED bool true true 0STATIC.IS_TRIG_OUT_SUPPORTED bool true true 0STATIC.MAX_DATA_DEPTH int true true 1024STATIC.TSM_COUNTER_0_WIDTH int true true 15STATIC.TSM_COUNTER_1_WIDTH int true true 15STATIC.TSM_COUNTER_2_WIDTH int true true 15STATIC.TSM_COUNTER_3_WIDTH int true true 15STATUS.CORE_STATUS string true true IDLESTATUS.DATA_DEPTH int true true 2147483647STATUS.IS_TRIGGER_AT_STARTUP bool true true 0STATUS.SAMPLE_COUNT int true true 0STATUS.TRIGGER_POSITION int true true 2147483647STATUS.TSM_FLAG0 bool true true 1STATUS.TSM_FLAG1 bool true true 1STATUS.TSM_FLAG2 bool true true 1STATUS.TSM_FLAG3 bool true true 1STATUS.TSM_STATE int true true 0STATUS.WINDOW_COUNT int true true 2147483647TRIGGER_START_TIME_SECONDS string true true





TRIGGER_STOP_TIME_SECONDS string true true

特定の HW_ILA のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_ilas] 0]

HW_ILA_DATA

説明

ハードウェア ILA データオブジェクトは、現在のハードウェアデバイスにプログラムされた ILA デバッグコアでキャプチャされたデータリポジトリです。 hw_ila_data オブジェクトは、 upload_hw_ila_data コマンドによる FPGA デバイス (hw_device）上の ILA デバッグコア (hw_ila) からのデータをキャプチャするプロセスで作成されます。

また、 read_hw_ila_data コマンドでディスクから ILA データファイルを読み込んだときにも作成されます。

hw_ila_data オブジェクトは、display_hw_ila_data コマンドを使用して Vivado ロジック解析機能の波形ウィンドウに表示でき、 write_hw_ila_data コマンドを使用してディスクに保存できます。


53 ページの図 1-22 に示すように、ハードウェア ILA データオブジェクトはハードウェアデバイスにプログラムされた ILA デバッグコアに関連しています。データオブジェクトは次のように取得できます。

get_hw_ila_datas -of_objects [get_hw_ilas]

プロパティ

report_property コマンドを使用すると、 hw_ila_data オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。プロパティは、次のとおりです。

Property Type Read-only Visible ValueCLASS string true true hw_ila_dataHW_ILA string true true hw_ila_1NAME string true true hw_ila_data_1TIMESTAMP string true true Sat Mar 08 11:05:49 2014

hw_ila_data オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tclシェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_ila_datas] 0]





HW_PROBE

説明

ハードウェアプローブオブジェクト (hw_probe) は、デザイン内の信号へのアクセスに使用され、信号の値を監視および駆動し、 FPGA デバイスのハードウェアイベントをトラックします。ハードウェアプローブは、 ILA および VIOデバッグコアの両方に追加できます。

デバッグプローブは、コアと一緒に RTL デザインソースの ILA デバッグコアに追加するか、合成済みネットリストデザインの ILA コアに追加でき (create_debug_probe コマンドを使用)、その後 connect_debug_probe コマンドを使用してデザインの信号に接続できます。

RTL デザインで VIO デバッグコアにプローブを追加できるのは、IP カタログから IP コアをカスタマイズまたは再カスタマイズする際に信号がそのコアに接続されている場合のみです。デザインへの ILA および VIO デバッグコアと信号プローブの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してください。

デバッグコアとプローブは write_debug_probes コマンドを使用してプローブファイル (.ltx) に記述し、ハードウェアデバイスオブジェクトの PROBES.FILE および PROGRAM.FILE プロパティを使用してビットストリームファイルと共にハードウェアデバイスに関連付けます。ハードウェアデバイスにこの情報をプログラムするには、program_hw_devices コマンドを使用します。


ハードウェアプローブオブジェクトは、開いたハードウェアターゲットでハードウェアデバイスにプログラムされた ILA および VIO デバッグコアに関連付けられています。これらのデバッグコアオブジェクトに関連する hw_probeオブジェクトは、次のように取得できます。

get_hw_probes -of [get_hw_ilas hw_ila_2]get_hw_probes -of [get_hw_vios]


図 1‐23 :ハードウェアプローブオブジェクト





プロパティ

デバッグプローブには、 ILA、 VIO_INPUT、および VIO_OUTPUT の 3 つのタイプがあります。 hw_probe オブジェクトに割り当てられるプロパティは、プローブのタイプによって異なります。 report_property コマンドを使用すると、hw_probe オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835) を参照してください。次は、 ILA タイプの hw_probe オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCAPTURE_COMPARE_VALUE string false true eq2'hXCLASS string true true hw_probeCOMPARATOR_COUNT int true true 4COMPARE_VALUE.0 string false false eq2'hXCORE_LOCATION string true false 1:0DISPLAY_HINT string false false DISPLAY_VISIBILITY string false false HW_ILA string true true hw_ila_1NAME string true true GPIO_BUTTONS_dlyPROBE_PORT int true true 3PROBE_PORT_BITS int true true 0PROBE_PORT_BIT_COUNT int true true 2TRIGGER_COMPARE_VALUE string false true eq2'hXTYPE string true true ila

特定の hw_probe オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite のTcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_probes -filter {TYPE == ila}] 0]report_property -all [lindex [get_hw_probes -filter {TYPE == vio_input}] 0]report_property -all [lindex [get_hw_probes -filter {TYPE == vio_output}] 0]

HW_SERVER

説明

ハードウェアサーバーは、FPGA デザインをプログラムおよびデバッグするために使用する 1 つまたは複数のザイリンクス FPGA デバイスで構成された JTAG チェーンを含むハードウェアボードハードウェアターゲットへの接続を制御します。

open_hw コマンドでハードウェアマネージャーを開いたら、 connect_hw_server コマンドを使用してハードウェアサーバーにローカルまたはリモートのいずれかで接続できます。これにより、 hw_server アプリケーションが起動され、 hw_server オブジェクトが作成されます。


44 ページの図 1-17 に示すように、ハードウェアサーバーは、ハードウェアマネージャーの先端のオブジェクトで、ハードウェアターゲットへの接続を管理します。 hw_server に関するオブジェクトは、次のように取得できます。

get_hw_targets -of [get_hw_servers]





プロパティ

report_property コマンドを使用すると、 hw_server オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_targetオブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_serverHOST string true true localhostNAME string true true localhostPASSWORD string true true PORT string true true 60001SID string true true TCP:xcoatslab-1:3121VERSION string true true 20

hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tclコンソールに貼り付けます。

report_property -all [get_hw_servers]

HW_SIO_GT

説明

カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビットトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および適化できるようにします。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガイド』 (PG132) を参照してください。

IBERT デバッグコアを使用すると、 GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP)ポートを介して GT トランスミッターとレシーバーを設定および調整できます。これにより、 GT のプロパティ設定を変更したり、ポート上の値を制御するレジスタを変更できます。






hw_sio_gt オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、hw_sio_rx、または hw_sio_link オブジェクトに接続されます。これらのオブジェクトに関連付けられた GT オブジェクトは、次のように取得できます。

get_hw_sio_gts -of_objects [get_hw_sio_links]

次を使用すると、 hw_sio_gt オブジェクトに関連付けられたオブジェクトを取得することもできます。

get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]

プロパティ

report_property コマンドを使用すると、特定の hw_sio_gt に割り当てられた実際のプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

次は hw_sio_gt オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_sio_gtCPLLREFCLKSEL enum false true GTREFCLK0CPLL_FBDIV enum false true 1CPLL_FBDIV_45 enum false true 4CPLL_REFCLK_DIV enum false true 1DISPLAY_NAME string true true MGT_X0Y8DRP.ALIGN_COMMA_DOUBLE string false true 0DRP.ALIGN_COMMA_ENABLE string false true 07FDRP.ALIGN_COMMA_WORD string false true 1DRP.ALIGN_MCOMMA_DET string false true 1DRP.ALIGN_MCOMMA_VALUE string false true 283DRP.ALIGN_PCOMMA_DET string false true 1DRP.ALIGN_PCOMMA_VALUE string false true 17CDRP.CBCC_DATA_SOURCE_SEL string false true 1DRP.CHAN_BOND_KEEP_ALIGN string false true 0


図 1‐24 : hw_sio_gt オブジェクト





DRP.CHAN_BOND_MAX_SKEW string false true 7DRP.CHAN_BOND_SEQ_1_1 string false true 17CDRP.CHAN_BOND_SEQ_1_2 string false true 100DRP.CHAN_BOND_SEQ_1_3 string false true 100DRP.CHAN_BOND_SEQ_1_4 string false true 100DRP.CHAN_BOND_SEQ_1_ENABLE string false true FDRP.CHAN_BOND_SEQ_2_1 string false true 100DRP.CHAN_BOND_SEQ_2_2 string false true 100DRP.CHAN_BOND_SEQ_2_3 string false true 100DRP.CHAN_BOND_SEQ_2_4 string false true 100DRP.CHAN_BOND_SEQ_2_ENABLE string false true FDRP.CHAN_BOND_SEQ_2_USE string false true 0DRP.CHAN_BOND_SEQ_LEN string false true 0DRP.CLK_CORRECT_USE string false true 0DRP.CLK_COR_KEEP_IDLE string false true 0DRP.CLK_COR_MAX_LAT string false true 13DRP.CLK_COR_MIN_LAT string false true 0FDRP.CLK_COR_PRECEDENCE string false true 1DRP.CLK_COR_REPEAT_WAIT string false true 00DRP.CLK_COR_SEQ_1_1 string false true 11CDRP.CLK_COR_SEQ_1_2 string false true 100DRP.CLK_COR_SEQ_1_3 string false true 100DRP.CLK_COR_SEQ_1_4 string false true 100DRP.CLK_COR_SEQ_1_ENABLE string false true FDRP.CLK_COR_SEQ_2_1 string false true 100DRP.CLK_COR_SEQ_2_2 string false true 100DRP.CLK_COR_SEQ_2_3 string false true 100DRP.CLK_COR_SEQ_2_4 string false true 100DRP.CLK_COR_SEQ_2_ENABLE string false true FDRP.CLK_COR_SEQ_2_USE string false true 0DRP.CLK_COR_SEQ_LEN string false true 0DRP.CPLL_CFG string false true BC07DCDRP.CPLL_FBDIV string false true 10DRP.CPLL_FBDIV_45 string false true 0DRP.CPLL_INIT_CFG string false true 00001EDRP.CPLL_LOCK_CFG string false true 01C0DRP.CPLL_REFCLK_DIV string false true 10DRP.DEC_MCOMMA_DETECT string false true 0DRP.DEC_PCOMMA_DETECT string false true 0DRP.DEC_VALID_COMMA_ONLY string false true 0DRP.DMONITOR_CFG string false true 000A01DRP.ES_CONTROL string false true 00DRP.ES_CONTROL_STATUS string false true 0DRP.ES_ERRDET_EN string false true 0DRP.ES_ERROR_COUNT string false true 0000DRP.ES_EYE_SCAN_EN string false true 1DRP.ES_HORZ_OFFSET string false true 000DRP.ES_PMA_CFG string false true 000DRP.ES_PRESCALE string false true 00DRP.ES_QUALIFIER string false true 00000000000000000000DRP.ES_QUAL_MASK string false true 00000000000000000000DRP.ES_RDATA string false true 00000000000000000000DRP.ES_SAMPLE_COUNT string false true 0000DRP.ES_SDATA string false true 00000000000000000000DRP.ES_SDATA_MASK string false true 00000000000000000000DRP.ES_UT_SIGN string false true 0DRP.ES_VERT_OFFSET string false true 000DRP.FTS_DESKEW_SEQ_ENABLE string false true FDRP.FTS_LANE_DESKEW_CFG string false true F





DRP.FTS_LANE_DESKEW_EN string false true 0DRP.GEARBOX_MODE string false true 0DRP.OUTREFCLK_SEL_INV string false true 3DRP.PCS_PCIE_EN string false true 0DRP.PCS_RSVD_ATTR string false true 000000000000DRP.PD_TRANS_TIME_FROM_P2 string false true 03CDRP.PD_TRANS_TIME_NONE_P2 string false true 3CDRP.PD_TRANS_TIME_TO_P2 string false true 64DRP.PMA_RSV string false true 001E7080DRP.PMA_RSV2 string false true 2070DRP.PMA_RSV2_BIT4 string false true 1DRP.PMA_RSV3 string false true 0DRP.PMA_RSV4 string false true 00000000DRP.RXBUFRESET_TIME string false true 01DRP.RXBUF_ADDR_MODE string false true 1DRP.RXBUF_EIDLE_HI_CNT string false true 8DRP.RXBUF_EIDLE_LO_CNT string false true 0DRP.RXBUF_EN string false true 1DRP.RXBUF_RESET_ON_CB_CHANGE string false true 1DRP.RXBUF_RESET_ON_COMMAALIGN string false true 0DRP.RXBUF_RESET_ON_EIDLE string false true 0DRP.RXBUF_RESET_ON_RATE_CHANGE string false true 1DRP.RXBUF_THRESH_OVFLW string false true 3DDRP.RXBUF_THRESH_OVRD string false true 0DRP.RXBUF_THRESH_UNDFLW string false true 04DRP.RXCDRFREQRESET_TIME string false true 01DRP.RXCDRPHRESET_TIME string false true 01DRP.RXCDR_CFG string false true 0B800023FF10200020DRP.RXCDR_FR_RESET_ON_EIDLE string false true 0DRP.RXCDR_HOLD_DURING_EIDLE string false true 0DRP.RXCDR_LOCK_CFG string false true 15DRP.RXCDR_PH_RESET_ON_EIDLE string false true 0DRP.RXDFELPMRESET_TIME string false true 0FDRP.RXDLY_CFG string false true 001FDRP.RXDLY_LCFG string false true 030DRP.RXDLY_TAP_CFG string false true 0000DRP.RXGEARBOX_EN string false true 0DRP.RXISCANRESET_TIME string false true 01DRP.RXLPM_HF_CFG string false true 00F0DRP.RXLPM_LF_CFG string false true 00F0DRP.RXOOB_CFG string false true 06DRP.RXOUT_DIV string false true 0DRP.RXPCSRESET_TIME string false true 01DRP.RXPHDLY_CFG string false true 084020DRP.RXPH_CFG string false true 000000DRP.RXPH_MONITOR_SEL string false true 00DRP.RXPMARESET_TIME string false true 03DRP.RXPRBS_ERR_LOOPBACK string false true 0DRP.RXSLIDE_AUTO_WAIT string false true 7DRP.RXSLIDE_MODE string false true 0DRP.RX_BIAS_CFG string false true 004DRP.RX_BUFFER_CFG string false true 00DRP.RX_CLK25_DIV string false true 04DRP.RX_CLKMUX_PD string false true 1DRP.RX_CM_SEL string false true 3DRP.RX_CM_TRIM string false true 4DRP.RX_DATA_WIDTH string false true 5DRP.RX_DDI_SEL string false true 00DRP.RX_DEBUG_CFG string false true 000





DRP.RX_DEFER_RESET_BUF_EN string false true 1DRP.RX_DFE_CTLE_STAGE1 string false true 8DRP.RX_DFE_CTLE_STAGE2 string false true 3DRP.RX_DFE_CTLE_STAGE3 string false true 0DRP.RX_DFE_GAIN_CFG string false true 020FEADRP.RX_DFE_H2_CFG string false true 000DRP.RX_DFE_H3_CFG string false true 040DRP.RX_DFE_H4_CFG string false true 0F0DRP.RX_DFE_H5_CFG string false true 0E0DRP.RX_DFE_KL_CFG string false true 00FEDRP.RX_DFE_KL_CFG2 string false true 3010D90CDRP.RX_DFE_LPM_CFG string false true 0954DRP.RX_DFE_LPM_HOLD_DURING_EIDLE string false true 0DRP.RX_DFE_UT_CFG string false true 11E00DRP.RX_DFE_VP_CFG string false true 03F03DRP.RX_DFE_XYD_CFG string false true 0000DRP.RX_DISPERR_SEQ_MATCH string false true 1DRP.RX_INT_DATAWIDTH string false true 1DRP.RX_OS_CFG string false true 0080DRP.RX_SIG_VALID_DLY string false true 09DRP.RX_XCLK_SEL string false true 0DRP.SAS_MAX_COM string false true 40DRP.SAS_MIN_COM string false true 24DRP.SATA_BURST_SEQ_LEN string false true FDRP.SATA_BURST_VAL string false true 4DRP.SATA_CPLL_CFG string false true 0DRP.SATA_EIDLE_VAL string false true 4DRP.SATA_MAX_BURST string false true 08DRP.SATA_MAX_INIT string false true 15DRP.SATA_MAX_WAKE string false true 07DRP.SATA_MIN_BURST string false true 04DRP.SATA_MIN_INIT string false true 0CDRP.SATA_MIN_WAKE string false true 04DRP.SHOW_REALIGN_COMMA string false true 1DRP.TERM_RCAL_CFG string false true 10DRP.TERM_RCAL_OVRD string false true 0DRP.TRANS_TIME_RATE string false true 0EDRP.TST_RSV string false true 00000000DRP.TXBUF_EN string false true 1DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXDLY_CFG string false true 001FDRP.TXDLY_LCFG string false true 030DRP.TXDLY_TAP_CFG string false true 0000DRP.TXGEARBOX_EN string false true 0DRP.TXOUT_DIV string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPHDLY_CFG string false true 084020DRP.TXPH_CFG string false true 0780DRP.TXPH_MONITOR_SEL string false true 00DRP.TXPMARESET_TIME string false true 01DRP.TX_CLK25_DIV string false true 04DRP.TX_CLKMUX_PD string false true 1DRP.TX_DATA_WIDTH string false true 5DRP.TX_DEEMPH0 string false true 00DRP.TX_DEEMPH1 string false true 00DRP.TX_DRIVE_MODE string false true 00DRP.TX_EIDLE_ASSERT_DELAY string false true 6DRP.TX_EIDLE_DEASSERT_DELAY string false true 4DRP.TX_INT_DATAWIDTH string false true 1





DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_MAINCURSOR_SEL string false true 0DRP.TX_MARGIN_FULL_0 string false true 4EDRP.TX_MARGIN_FULL_1 string false true 49DRP.TX_MARGIN_FULL_2 string false true 45DRP.TX_MARGIN_FULL_3 string false true 42DRP.TX_MARGIN_FULL_4 string false true 40DRP.TX_MARGIN_LOW_0 string false true 46DRP.TX_MARGIN_LOW_1 string false true 44DRP.TX_MARGIN_LOW_2 string false true 42DRP.TX_MARGIN_LOW_3 string false true 40DRP.TX_MARGIN_LOW_4 string false true 40DRP.TX_PREDRIVER_MODE string false true 0DRP.TX_QPI_STATUS_EN string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4DRP.TX_XCLK_SEL string false true 0DRP.UCODEER_CLR string false true 0ES_HORZ_MIN_MAX string false true 32GT_TYPE string true true 7 Series GTXLINE_RATE string false true 0.000LOGIC.DEBUG_CLOCKS string false true 0LOGIC.ERRBIT_COUNT string false true 000000000000LOGIC.ERR_INJECT_CTRL string false true 0LOGIC.FRAME_LEN string false true 0000LOGIC.GT_SOURCES_SYSCLK string false true 0LOGIC.IDLE_DETECTED string false true 0LOGIC.IFG_LEN string false true 00LOGIC.LINK string false true 0LOGIC.MAX_LINERATE string false true 0001DCD65000LOGIC.MAX_REFCLK_FREQ string false true 07735940LOGIC.MGT_COORDINATE string false true 0008LOGIC.MGT_ERRCNT_RESET_CTRL string false true 0LOGIC.MGT_ERRCNT_RESET_STAT string false true 0LOGIC.MGT_NUMBER string false true 0075LOGIC.MGT_RESET_CTRL string false true 0LOGIC.MGT_RESET_STAT string false true 0LOGIC.PROTOCOL_ENUM string false true 0000LOGIC.RXPAT_ID string false true 1LOGIC.RXRECCLK_FREQ_CNT string false true 0000LOGIC.RXRECCLK_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK2_FREQ_CNT string false true 0000LOGIC.RXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK_FREQ_CNT string false true 0000LOGIC.RXUSRCLK_FREQ_TUNE string false true 4000LOGIC.RXWORD_COUNT string false true 000000000000LOGIC.RX_DCM_LOCK string false true 1LOGIC.RX_DCM_RESET_CTRL string false true 0LOGIC.RX_DCM_RESET_STAT string false true 0LOGIC.RX_FRAMED string false true 0LOGIC.SILICON_VERSION string false true 0300LOGIC.TIMER string false true 009736E7B9BCLOGIC.TXOUTCLK_FREQ_CNT string false true 0000LOGIC.TXOUTCLK_FREQ_TUNE string false true 4000LOGIC.TXPAT_ID string false true 1LOGIC.TXUSRCLK2_FREQ_CNT string false true 0000LOGIC.TXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.TXUSRCLK_FREQ_CNT string false true 0000LOGIC.TXUSRCLK_FREQ_TUNE string false true 4000





LOGIC.TX_DCM_LOCK string false true 1LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOGIC.TX_FRAMED string false true 0LOOPBACK enum false true NoneNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERTPLL_STATUS string false true LOCKEDPORT.CFGRESET string false true 0PORT.CLKRSVD string false true 0PORT.CPLLFBCLKLOST string false true 0PORT.CPLLLOCK string false true 1PORT.CPLLLOCKDETCLK string false true 0PORT.CPLLLOCKEN string false true 1PORT.CPLLPD string false true 0PORT.CPLLREFCLKLOST string false true 0PORT.CPLLREFCLKSEL string false true 1PORT.CPLLRESET string false true 0PORT.DMONITOROUT string false true 1FPORT.EYESCANDATAERROR string false true 0PORT.EYESCANMODE string false true 0PORT.EYESCANRESET string false true 0PORT.EYESCANTRIGGER string false true 0PORT.GTREFCLKMONITOR string false true 1PORT.GTRESETSEL string false true 0PORT.GTRSVD string false true 0000PORT.GTRXRESET string false true 0PORT.GTTXRESET string false true 0PORT.LOOPBACK string false true 0PORT.PCSRSVDIN string false true 0000PORT.PCSRSVDIN2 string false true 00PORT.PCSRSVDOUT string false true 01F3PORT.PHYSTATUS string false true 1PORT.PMARSVDIN string false true 00PORT.PMARSVDIN2 string false true 00PORT.RESETOVRD string false true 0PORT.RX8B10BEN string false true 0PORT.RXBUFRESET string false true 0PORT.RXBUFSTATUS string false true 0PORT.RXBYTEISALIGNED string false true 0PORT.RXBYTEREALIGN string false true 0PORT.RXCDRFREQRESET string false true 0PORT.RXCDRHOLD string false true 0PORT.RXCDRLOCK string false true 0PORT.RXCDROVRDEN string false true 0PORT.RXCDRRESET string false true 0PORT.RXCDRRESETRSV string false true 0PORT.RXCHANBONDSEQ string false true 0PORT.RXCHANISALIGNED string false true 0PORT.RXCHANREALIGN string false true 0PORT.RXCHARISCOMMA string false true 00PORT.RXCHARISK string false true 00PORT.RXCHBONDEN string false true 0PORT.RXCHBONDI string false true 10PORT.RXCHBONDLEVEL string false true 0PORT.RXCHBONDMASTER string false true 0PORT.RXCHBONDO string false true 00





PORT.RXCHBONDSLAVE string false true 0PORT.RXCLKCORCNT string false true 0PORT.RXCOMINITDET string false true 0PORT.RXCOMMADET string false true 0PORT.RXCOMMADETEN string false true 0PORT.RXCOMSASDET string false true 0PORT.RXCOMWAKEDET string false true 0PORT.RXDATAVALID string false true 0PORT.RXDDIEN string false true 0PORT.RXDFEAGCHOLD string false true 0PORT.RXDFEAGCOVRDEN string false true 0PORT.RXDFECM1EN string false true 0PORT.RXDFELFHOLD string false true 0PORT.RXDFELFOVRDEN string false true 0PORT.RXDFELPMRESET string false true 0PORT.RXDFETAP2HOLD string false true 0PORT.RXDFETAP2OVRDEN string false true 0PORT.RXDFETAP3HOLD string false true 0PORT.RXDFETAP3OVRDEN string false true 0PORT.RXDFETAP4HOLD string false true 0PORT.RXDFETAP4OVRDEN string false true 0PORT.RXDFETAP5HOLD string false true 0PORT.RXDFETAP5OVRDEN string false true 0PORT.RXDFEUTHOLD string false true 0PORT.RXDFEUTOVRDEN string false true 0PORT.RXDFEVPHOLD string false true 0PORT.RXDFEVPOVRDEN string false true 0PORT.RXDFEVSEN string false true 0PORT.RXDFEXYDEN string false true 0PORT.RXDFEXYDHOLD string false true 0PORT.RXDFEXYDOVRDEN string false true 0PORT.RXDISPERR string false true 00PORT.RXDLYBYPASS string false true 1PORT.RXDLYEN string false true 0PORT.RXDLYOVRDEN string false true 0PORT.RXDLYSRESET string false true 0PORT.RXDLYSRESETDONE string false true 0PORT.RXELECIDLE string false true 1PORT.RXELECIDLEMODE string false true 0PORT.RXGEARBOXSLIP string false true 0PORT.RXHEADER string false true 0PORT.RXHEADERVALID string false true 0PORT.RXLPMEN string false true 0PORT.RXLPMHFHOLD string false true 0PORT.RXLPMHFOVRDEN string false true 0PORT.RXLPMLFHOLD string false true 0PORT.RXLPMLFKLOVRDEN string false true 0PORT.RXMCOMMAALIGNEN string false true 0PORT.RXMONITOROUT string false true 7FPORT.RXMONITORSEL string false true 0PORT.RXNOTINTABLE string false true FFPORT.RXOOBRESET string false true 0PORT.RXOSHOLD string false true 0PORT.RXOSOVRDEN string false true 0PORT.RXOUTCLKFABRIC string false true 0PORT.RXOUTCLKPCS string false true 0PORT.RXOUTCLKSEL string false true 1PORT.RXPCOMMAALIGNEN string false true 0PORT.RXPCSRESET string false true 0





PORT.RXPD string false true 0PORT.RXPHALIGN string false true 0PORT.RXPHALIGNDONE string false true 0PORT.RXPHALIGNEN string false true 0PORT.RXPHDLYPD string false true 0PORT.RXPHDLYRESET string false true 0PORT.RXPHMONITOR string false true 00PORT.RXPHOVRDEN string false true 0PORT.RXPHSLIPMONITOR string false true 04PORT.RXPMARESET string false true 0PORT.RXPOLARITY string false true 0PORT.RXPRBSCNTRESET string false true 0PORT.RXPRBSERR string false true 0PORT.RXPRBSSEL string false true 0PORT.RXQPIEN string false true 0PORT.RXQPISENN string false true 0PORT.RXQPISENP string false true 0PORT.RXRATE string false true 0PORT.RXRATEDONE string false true 0PORT.RXRESETDONE string false true 0PORT.RXSLIDE string false true 0PORT.RXSTARTOFSEQ string false true 0PORT.RXSTATUS string false true 0PORT.RXSYSCLKSEL string false true 3PORT.RXUSERRDY string false true 1PORT.RXVALID string false true 0PORT.SETERRSTATUS string false true 0PORT.TSTIN string false true FFFFFPORT.TSTOUT string false true 000PORT.TX8B10BBYPASS string false true FFPORT.TX8B10BEN string false true 0PORT.TXBUFDIFFCTRL string false true 4PORT.TXBUFSTATUS string false true 0PORT.TXCHARDISPMODE string false true 00PORT.TXCHARDISPVAL string false true 00PORT.TXCHARISK string false true 00PORT.TXCOMFINISH string false true 0PORT.TXCOMINIT string false true 0PORT.TXCOMSAS string false true 0PORT.TXCOMWAKE string false true 0PORT.TXDEEMPH string false true 0PORT.TXDETECTRX string false true 0PORT.TXDIFFCTRL string false true CPORT.TXDIFFPD string false true 0PORT.TXDLYBYPASS string false true 1PORT.TXDLYEN string false true 0PORT.TXDLYHOLD string false true 0PORT.TXDLYOVRDEN string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXDLYUPDOWN string false true 0PORT.TXELECIDLE string false true 0PORT.TXGEARBOXREADY string false true 0PORT.TXHEADER string false true 0PORT.TXINHIBIT string false true 0PORT.TXMAINCURSOR string false true 00PORT.TXMARGIN string false true 0PORT.TXOUTCLKFABRIC string false true 1PORT.TXOUTCLKPCS string false true 0





PORT.TXOUTCLKSEL string false true 2PORT.TXPCSRESET string false true 0PORT.TXPD string false true 0PORT.TXPDELECIDLEMODE string false true 0PORT.TXPHALIGN string false true 0PORT.TXPHALIGNDONE string false true 0PORT.TXPHALIGNEN string false true 0PORT.TXPHDLYPD string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPHDLYTSTCLK string false true 0PORT.TXPHINIT string false true 0PORT.TXPHINITDONE string false true 0PORT.TXPHOVRDEN string false true 0PORT.TXPISOPD string false true 0PORT.TXPMARESET string false true 0PORT.TXPOLARITY string false true 0PORT.TXPOSTCURSOR string false true 03PORT.TXPOSTCURSORINV string false true 0PORT.TXPRBSFORCEERR string false true 0PORT.TXPRBSSEL string false true 0PORT.TXPRECURSOR string false true 07PORT.TXPRECURSORINV string false true 0PORT.TXQPIBIASEN string false true 0PORT.TXQPISENN string false true 0PORT.TXQPISENP string false true 0PORT.TXQPISTRONGPDOWN string false true 0PORT.TXQPIWEAKPUP string false true 0PORT.TXRATE string false true 0PORT.TXRATEDONE string false true 0PORT.TXRESETDONE string false true 0PORT.TXSEQUENCE string false true 00PORT.TXSTARTSEQ string false true 0PORT.TXSWING string false true 0PORT.TXSYSCLKSEL string false true 3PORT.TXUSERRDY string false true 1RXDFEENABLED enum false true 1RXOUTCLKSEL enum false true RXOUTCLKPCSRXOUT_DIV enum false true 1RXPLL enum false true QPLLRXRATE enum false true Use RX_OUT_DIVRXTERM enum false true 900 mVRXTERMMODE enum false true ProgrammableRXUSRCLK2_FREQ string false true 0.048828RXUSRCLK_FREQ string false true 0.048828RX_BER string false true infRX_DATA_WIDTH enum false true 40RX_DFE_CTLE enum false true RX_INTERNAL_DATAPATH enum false true 4-byteRX_PATTERN enum false true PRBS 7-bitRX_RECEIVED_BIT_COUNT string false true 0STATUS string false true NO LINKSYSCLK_FREQ string false true 100.000000TXDIFFSWING enum false true 1.018 V (1100)TXOUTCLKSEL enum false true TXOUTCLKPMATXOUT_DIV enum false true 1TXPLL enum false true QPLLTXPOST enum false true 0.68 dB (00011)TXPRE enum false true 1.67 dB (00111)TXRATE enum false true Use TXOUT_DIV





TXUSRCLK2_FREQ string false true 0.048828TXUSRCLK_FREQ string false true 0.048828TX_DATA_WIDTH enum false true 40TX_INTERNAL_DATAPATH enum false true 4-byteTX_PATTERN enum false true PRBS 7-bit

hw_sio_gt オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_gts] 0]

HW_SIO_GTGROUP

説明

GT グループはハードウェアデバイス上の GT IO バンクに関連しているので、使用可能な GT ピンおよびバンクはターゲットのザイリンクス FPGA によって決まります。たとえば、Kintex-7 XC7K325 パーツには 4 つのグループがあり、それぞれに 4 つの差動 GT ピンのペアが含まれます。各 GT ピンには、独自のレシーバー (hw_sio_rx) とトランスミッター (hw_sio_tx) が含まれます。 GT グループには、区画ごとに共有 PLL (クワッド PLL) も 1 つ含まれます。 GTグループは IBERT デバッグコアで定義されており、 IBERT を RTL デザインに追加するときに多数の設定を使用してカスタマイズできます。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0製品ガイド』 (PG132) を参照してください。


GT グループは、 hw_device、 hw_sio_ibert、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、およびhw_sio_link オブジェクトに接続されます。

これらのグループに接続された GT オブジェクトは、次のように取得できます。

get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]

プロパティ

report_property コマンドを使用すると、hw_sio_gtgroup オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次はhw_sio_gtgroup オブジェクトに割り当てられたプロパティとその値の例です。

プロパティタイプ読み出し専用表示可能値CLASS string true true hw_sio_gtgroupDISPLAY_NAME string true true Quad_117GT_TYPE string true true 7 Series GTXNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT

特定の hw_sio_gtgroup のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_gtgroups] 0]





HW_SIO_IBERT

説明

カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビットトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および適化できるようにします。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガイド』 (PG132) を参照してください。

IBERT デバッグコアを使用すると、次のようなデバイスの主な GT 機能を設定および制御できます。

• TX プリエンファシスおよびポストエンファシス

• TX 差動振幅

• RX イコライゼーション

• 判定帰還等化 (DFE)

• 位相ロックループ (PLL) の分周設定

IBERT コアは、単純なクロックや接続の問題から複雑なマージン解析およびチャネル適化の問題まで、さまざまなインシステムデバッグおよび検証の問題を解決するために使用できます。


70 ページの図 1-25 に示すように、 SIO IBERT デバッグコアは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、または hw_sio_link オブジェクトに接続されます。

接続されたオブジェクトの IBERT デバッグコアは、次のように取得できます。

get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]

次を使用すると、特定の IBERT コアに接続されたオブジェクトも取得できます。

get_hw_sio_commons -of [get_hw_sio_iberts]





プロパティ

report_property コマンドを使用すると、特定の hw_sio_ibert に割り当てられた実際のプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

次は hw_sio_ibert オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_sio_ibertCORE_REFRESH_RATE_MS int false true 0DISPLAY_NAME string true true IBERTNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERTUSER_REGISTER int true true 1

特定の hw_sio_ibert のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_iberts] 0]


図 1‐25 : hw_sio_ibert オブジェクト





HW_SIO_PLL

説明

ギガビットトランシーバー (GT) を含むザイリンクスデバイスの場合、シリアルトランシーバーチャネルそれぞれに Channel PLL (CPLL) というリング PLL (位相ロックループ) が含まれます。ザイリンクス UltraScale および 7 シリーズ FPGA では、 GTX の各区画にクワッド PLL (QPLL) と呼ばれる追加の共有 PLL があります。この QPLL は、高速、高パフォーマンス、低消費電力のマルチレーンアプリケーションをサポートするための共有 LC PLL です。


hw_sio_pll オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_common に接続されます。

接続されたオブジェクトの PLL は次のように取得できます。

get_hw_sio_plls -of [get_hw_sio_commons]

次を使用すると、 PLL に接続されたオブジェクトも取得できます。

get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]

プロパティ

report_property コマンドを使用すると、特定の hw_sio_pll に割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、 QPLL タイプの hw_sio_pll オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_pllDISPLAY_NAME string true true COMMON_X0Y2/QPLL_0DRP.QPLL_CFG string false true 06801C1DRP.QPLL_CLKOUT_CFG string false true 0DRP.QPLL_COARSE_FREQ_OVRD string false true 10DRP.QPLL_COARSE_FREQ_OVRD_EN string false true 0DRP.QPLL_CP string false true 01FDRP.QPLL_CP_MONITOR_EN string false true 0DRP.QPLL_DMONITOR_SEL string false true 0DRP.QPLL_FBDIV string false true 0E0DRP.QPLL_FBDIV_MONITOR_EN string false true 1DRP.QPLL_FBDIV_RATIO string false true 1DRP.QPLL_INIT_CFG string false true 000028DRP.QPLL_LOCK_CFG string false true 21E8DRP.QPLL_LOWER_BAND string false true 1DRP.QPLL_LPF string false true FDRP.QPLL_REFCLK_DIV string false true 10LOGIC.QPLLRESET_CTRL string false true 0LOGIC.QPLLRESET_STAT string false true 0LOGIC.QPLL_LOCK string false true 0NAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2PORT.QPLLDMONITOR string false true EC





PORT.QPLLFBCLKLOST string false true 0PORT.QPLLLOCK string false true 1PORT.QPLLLOCKEN string false true 1PORT.QPLLOUTRESET string false true 0PORT.QPLLPD string false true 0PORT.QPLLREFCLKLOST string false true 0PORT.QPLLREFCLKSEL string false true 1PORT.QPLLRESET string false true 0PORT.QPLLRSVD1 string false true 0000PORT.QPLLRSVD2 string false true 1FQPLLREFCLKSEL enum false true GTREFCLK0QPLL_N_DIVIDER enum false true 64QPLL_REFCLK_DIV enum false true 1STATUS string false true LOCKED

hw_sio_pll オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_gts] 0]





HW_SIO_RX

説明

ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したレシーバー (hw_sio_rx) が含まれます。高速シリアルデータは、ボード上のトレースから GTX/GTH トランシーバー RX の PMA、 PCS、そして後にFPGA ロジックに送信されます。


hw_sio_rx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続されます。

接続されたオブジェクトの hw_sio_rx オブジェクトは、次のように取得できます。

get_hw_sio_rxs -of [get_hw_sio_gts]

次を使用すると、特定の hw_sio_rx に接続されたオブジェクトも取得できます。

get_hw_sio_links -of [get_hw_sio_rxs]


図 1‐26 :ハードウェア SIO RX および TX オブジェクト





プロパティ

report_property コマンドを使用すると、特定の hw_sio_rx オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_sio_rx オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_rxDISPLAY_NAME string true true MGT_X0Y8/RXDRP.ES_CONTROL string false true 00DRP.ES_CONTROL_STATUS string false true 0DRP.ES_ERRDET_EN string false true 0DRP.ES_ERROR_COUNT string false true 0000DRP.ES_EYE_SCAN_EN string false true 1DRP.ES_HORZ_OFFSET string false true 000DRP.ES_PMA_CFG string false true 000DRP.ES_PRESCALE string false true 00DRP.ES_QUALIFIER string false true 00000000000000000000DRP.ES_QUAL_MASK string false true 00000000000000000000DRP.ES_RDATA string false true 00000000000000000000DRP.ES_SAMPLE_COUNT string false true 0000DRP.ES_SDATA string false true 00000000000000000000DRP.ES_SDATA_MASK string false true 00000000000000000000DRP.ES_UT_SIGN string false true 0DRP.ES_VERT_OFFSET string false true 000DRP.FTS_DESKEW_SEQ_ENABLE string false true FDRP.FTS_LANE_DESKEW_CFG string false true FDRP.FTS_LANE_DESKEW_EN string false true 0DRP.RXBUFRESET_TIME string false true 01DRP.RXBUF_ADDR_MODE string false true 1DRP.RXBUF_EIDLE_HI_CNT string false true 8DRP.RXBUF_EIDLE_LO_CNT string false true 0DRP.RXBUF_EN string false true 1DRP.RXBUF_RESET_ON_CB_CHANGE string false true 1DRP.RXBUF_RESET_ON_COMMAALIGN string false true 0DRP.RXBUF_RESET_ON_EIDLE string false true 0DRP.RXBUF_RESET_ON_RATE_CHANGE string false true 1DRP.RXBUF_THRESH_OVFLW string false true 3DDRP.RXBUF_THRESH_OVRD string false true 0DRP.RXBUF_THRESH_UNDFLW string false true 04DRP.RXCDRFREQRESET_TIME string false true 01DRP.RXCDRPHRESET_TIME string false true 01DRP.RXCDR_CFG string false true 0B800023FF10200020DRP.RXCDR_FR_RESET_ON_EIDLE string false true 0DRP.RXCDR_HOLD_DURING_EIDLE string false true 0DRP.RXCDR_LOCK_CFG string false true 15DRP.RXCDR_PH_RESET_ON_EIDLE string false true 0DRP.RXDFELPMRESET_TIME string false true 0FDRP.RXDLY_CFG string false true 001FDRP.RXDLY_LCFG string false true 030DRP.RXDLY_TAP_CFG string false true 0000DRP.RXGEARBOX_EN string false true 0DRP.RXISCANRESET_TIME string false true 01DRP.RXLPM_HF_CFG string false true 00F0DRP.RXLPM_LF_CFG string false true 00F0DRP.RXOOB_CFG string false true 06DRP.RXOUT_DIV string false true 0DRP.RXPCSRESET_TIME string false true 01





DRP.RXPHDLY_CFG string false true 084020DRP.RXPH_CFG string false true 000000DRP.RXPH_MONITOR_SEL string false true 00DRP.RXPMARESET_TIME string false true 03DRP.RXPRBS_ERR_LOOPBACK string false true 0DRP.RXSLIDE_AUTO_WAIT string false true 7DRP.RXSLIDE_MODE string false true 0DRP.RX_BIAS_CFG string false true 004DRP.RX_BUFFER_CFG string false true 00DRP.RX_CLK25_DIV string false true 04DRP.RX_CLKMUX_PD string false true 1DRP.RX_CM_SEL string false true 3DRP.RX_CM_TRIM string false true 4DRP.RX_DATA_WIDTH string false true 5DRP.RX_DDI_SEL string false true 00DRP.RX_DEBUG_CFG string false true 000DRP.RX_DEFER_RESET_BUF_EN string false true 1DRP.RX_DFE_CTLE_STAGE1 string false true 8DRP.RX_DFE_CTLE_STAGE2 string false true 3DRP.RX_DFE_CTLE_STAGE3 string false true 0DRP.RX_DFE_GAIN_CFG string false true 020FEADRP.RX_DFE_H2_CFG string false true 000DRP.RX_DFE_H3_CFG string false true 040DRP.RX_DFE_H4_CFG string false true 0F0DRP.RX_DFE_H5_CFG string false true 0E0DRP.RX_DFE_KL_CFG2 string false true 3010D90CDRP.RX_DFE_KL_CFG string false true 00FEDRP.RX_DFE_LPM_CFG string false true 0954DRP.RX_DFE_LPM_HOLD_DURING_EIDLE string false true 0DRP.RX_DFE_UT_CFG string false true 11E00DRP.RX_DFE_VP_CFG string false true 03F03DRP.RX_DFE_XYD_CFG string false true 0000DRP.RX_DISPERR_SEQ_MATCH string false true 1DRP.RX_INT_DATAWIDTH string false true 1DRP.RX_OS_CFG string false true 0080DRP.RX_SIG_VALID_DLY string false true 09DRP.RX_XCLK_SEL string false true 0DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPMARESET_TIME string false true 01DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4ES_HORZ_MIN_MAX string false true 32LINE_RATE string false true 0.000LOGIC.ERRBIT_COUNT string false true 000000000000LOGIC.GT_SOURCES_SYSCLK string false true 0LOGIC.LINK string false true 0LOGIC.MGT_ERRCNT_RESET_CTRL string false true 0LOGIC.MGT_ERRCNT_RESET_STAT string false true 0LOGIC.MGT_RESET_CTRL string false true 0LOGIC.MGT_RESET_STAT string false true 0LOGIC.RXPAT_ID string false true 1LOGIC.RXRECCLK_FREQ_CNT string false true 0000LOGIC.RXRECCLK_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK2_FREQ_CNT string false true 0000LOGIC.RXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK_FREQ_CNT string false true 0000LOGIC.RXUSRCLK_FREQ_TUNE string false true 4000





LOGIC.RXWORD_COUNT string false true 000000000000LOGIC.RX_DCM_LOCK string false true 1LOGIC.RX_DCM_RESET_CTRL string false true 0LOGIC.RX_DCM_RESET_STAT string false true 0LOGIC.RX_FRAMED string false true 0LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOOPBACK enum false true Near-End PCSNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8/RXPARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PORT.CFGRESET string false true 0PORT.CPLLRESET string false true 0PORT.EYESCANDATAERROR string false true 0PORT.EYESCANMODE string false true 0PORT.EYESCANRESET string false true 0PORT.EYESCANTRIGGER string false true 0PORT.GTRESETSEL string false true 0PORT.GTRXRESET string false true 0PORT.GTTXRESET string false true 0PORT.LOOPBACK string false true 1PORT.RESETOVRD string false true 0PORT.RX8B10BEN string false true 0PORT.RXBUFRESET string false true 0PORT.RXBUFSTATUS string false true 0PORT.RXBYTEISALIGNED string false true 0PORT.RXBYTEREALIGN string false true 0PORT.RXCDRFREQRESET string false true 0PORT.RXCDRHOLD string false true 0PORT.RXCDRLOCK string false true 0PORT.RXCDROVRDEN string false true 0PORT.RXCDRRESET string false true 0PORT.RXCDRRESETRSV string false true 0PORT.RXCHANBONDSEQ string false true 0PORT.RXCHANISALIGNED string false true 0PORT.RXCHANREALIGN string false true 0PORT.RXCHARISCOMMA string false true 00PORT.RXCHARISK string false true 00PORT.RXCHBONDEN string false true 0PORT.RXCHBONDI string false true 10PORT.RXCHBONDLEVEL string false true 0PORT.RXCHBONDMASTER string false true 0PORT.RXCHBONDO string false true 00PORT.RXCHBONDSLAVE string false true 0PORT.RXCLKCORCNT string false true 0PORT.RXCOMINITDET string false true 0PORT.RXCOMMADET string false true 0PORT.RXCOMMADETEN string false true 0PORT.RXCOMSASDET string false true 0PORT.RXCOMWAKEDET string false true 0PORT.RXDATAVALID string false true 0PORT.RXDDIEN string false true 0PORT.RXDFEAGCHOLD string false true 0PORT.RXDFEAGCOVRDEN string false true 0PORT.RXDFECM1EN string false true 0PORT.RXDFELFHOLD string false true 0PORT.RXDFELFOVRDEN string false true 0PORT.RXDFELPMRESET string false true 0





PORT.RXDFETAP2HOLD string false true 0PORT.RXDFETAP2OVRDEN string false true 0PORT.RXDFETAP3HOLD string false true 0PORT.RXDFETAP3OVRDEN string false true 0PORT.RXDFETAP4HOLD string false true 0PORT.RXDFETAP4OVRDEN string false true 0PORT.RXDFETAP5HOLD string false true 0PORT.RXDFETAP5OVRDEN string false true 0PORT.RXDFEUTHOLD string false true 0PORT.RXDFEUTOVRDEN string false true 0PORT.RXDFEVPHOLD string false true 0PORT.RXDFEVPOVRDEN string false true 0PORT.RXDFEVSEN string false true 0PORT.RXDFEXYDEN string false true 0PORT.RXDFEXYDHOLD string false true 0PORT.RXDFEXYDOVRDEN string false true 0PORT.RXDISPERR string false true 00PORT.RXDLYBYPASS string false true 1PORT.RXDLYEN string false true 0PORT.RXDLYOVRDEN string false true 0PORT.RXDLYSRESET string false true 0PORT.RXDLYSRESETDONE string false true 0PORT.RXELECIDLE string false true 1PORT.RXELECIDLEMODE string false true 0PORT.RXGEARBOXSLIP string false true 0PORT.RXHEADER string false true 0PORT.RXHEADERVALID string false true 0PORT.RXLPMEN string false true 0PORT.RXLPMHFHOLD string false true 0PORT.RXLPMHFOVRDEN string false true 0PORT.RXLPMLFHOLD string false true 0PORT.RXLPMLFKLOVRDEN string false true 0PORT.RXMCOMMAALIGNEN string false true 0PORT.RXMONITOROUT string false true 7FPORT.RXMONITORSEL string false true 0PORT.RXNOTINTABLE string false true FFPORT.RXOOBRESET string false true 0PORT.RXOSHOLD string false true 0PORT.RXOSOVRDEN string false true 0PORT.RXOUTCLKFABRIC string false true 1PORT.RXOUTCLKPCS string false true 0PORT.RXOUTCLKSEL string false true 1PORT.RXPCOMMAALIGNEN string false true 0PORT.RXPCSRESET string false true 0PORT.RXPD string false true 0PORT.RXPHALIGN string false true 0PORT.RXPHALIGNDONE string false true 0PORT.RXPHALIGNEN string false true 0PORT.RXPHDLYPD string false true 0PORT.RXPHDLYRESET string false true 0PORT.RXPHMONITOR string false true 00PORT.RXPHOVRDEN string false true 0PORT.RXPHSLIPMONITOR string false true 04PORT.RXPMARESET string false true 0PORT.RXPOLARITY string false true 0PORT.RXPRBSCNTRESET string false true 0PORT.RXPRBSERR string false true 0PORT.RXPRBSSEL string false true 0PORT.RXQPIEN string false true 0





PORT.RXQPISENN string false true 0PORT.RXQPISENP string false true 0PORT.RXRATE string false true 0PORT.RXRATEDONE string false true 0PORT.RXRESETDONE string false true 0PORT.RXSLIDE string false true 0PORT.RXSTARTOFSEQ string false true 0PORT.RXSTATUS string false true 0PORT.RXSYSCLKSEL string false true 3PORT.RXUSERRDY string false true 1PORT.RXVALID string false true 0PORT.TXDETECTRX string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXPCSRESET string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPMARESET string false true 0PORT.TXRESETDONE string false true 0RXDFEENABLED enum false true 1RXOUTCLKSEL enum false true RXOUTCLKPCSRXOUT_DIV enum false true 1RXPLL enum false true QPLLRXRATE enum false true Use RX_OUT_DIVRXTERM enum false true 900 mVRXTERMMODE enum false true ProgrammableRXUSRCLK2_FREQ string false true 0.048828RXUSRCLK_FREQ string false true 0.048828RX_BER string false true infRX_DATA_WIDTH enum false true 40RX_DFE_CTLE enum false true RX_INTERNAL_DATAPATH enum false true 4-byteRX_PATTERN enum false true PRBS 7-bitRX_PLL string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0RX_RECEIVED_BIT_COUNT string false true 0STATUS string false true NO LINK

hw_sio_rx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_rxs] 0]





HW_SIO_TX

説明

ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したトランスミッター (hw_sio_tx) が含まれます。パラレルデータは、デバイスロジックから FPGA TX インターフェイスに送信され、 PCS および PMA を介して TX ドライバーから高速シリアルデータとして出力されます。


73 ページの図 1-26 は、 hw_sio_tx オブジェクトとその他のハードウェアオブジェクトの関係を示しています。hw_sio_tx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続されます。

接続されたオブジェクトの hw_sio_tx オブジェクトは、次のように取得できます。

get_hw_sio_txs -of [get_hw_sio_gts]

次を使用すると、特定の hw_sio_tx に接続されたオブジェクトも取得できます。

get_hw_sio_links -of [get_hw_sio_txs]

プロパティ

report_property コマンドを使用すると、特定の hw_sio_tx オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_sio_tx オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_txDISPLAY_NAME string true true MGT_X0Y8/TXDRP.TXBUF_EN string false true 1DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXDLY_CFG string false true 001FDRP.TXDLY_LCFG string false true 030DRP.TXDLY_TAP_CFG string false true 0000DRP.TXGEARBOX_EN string false true 0DRP.TXOUT_DIV string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPHDLY_CFG string false true 084020DRP.TXPH_CFG string false true 0780DRP.TXPH_MONITOR_SEL string false true 00DRP.TXPMARESET_TIME string false true 01DRP.TX_CLK25_DIV string false true 04DRP.TX_CLKMUX_PD string false true 1DRP.TX_DATA_WIDTH string false true 5DRP.TX_DEEMPH0 string false true 00DRP.TX_DEEMPH1 string false true 00DRP.TX_DRIVE_MODE string false true 00DRP.TX_EIDLE_ASSERT_DELAY string false true 6DRP.TX_EIDLE_DEASSERT_DELAY string false true 4DRP.TX_INT_DATAWIDTH string false true 1DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_MAINCURSOR_SEL string false true 0





DRP.TX_MARGIN_FULL_0 string false true 4EDRP.TX_MARGIN_FULL_1 string false true 49DRP.TX_MARGIN_FULL_2 string false true 45DRP.TX_MARGIN_FULL_3 string false true 42DRP.TX_MARGIN_FULL_4 string false true 40DRP.TX_MARGIN_LOW_0 string false true 46DRP.TX_MARGIN_LOW_1 string false true 44DRP.TX_MARGIN_LOW_2 string false true 42DRP.TX_MARGIN_LOW_3 string false true 40DRP.TX_MARGIN_LOW_4 string false true 40DRP.TX_PREDRIVER_MODE string false true 0DRP.TX_QPI_STATUS_EN string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4DRP.TX_XCLK_SEL string false true 0LOGIC.ERR_INJECT_CTRL string false true 0LOGIC.TXOUTCLK_FREQ_CNT string false true 0000LOGIC.TXOUTCLK_FREQ_TUNE string false true 4000LOGIC.TXPAT_ID string false true 1LOGIC.TXUSRCLK2_FREQ_CNT string false true 0000LOGIC.TXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.TXUSRCLK_FREQ_CNT string false true 0000LOGIC.TXUSRCLK_FREQ_TUNE string false true 4000LOGIC.TX_DCM_LOCK string false true 1LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOGIC.TX_FRAMED string false true 0NAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8/TXPARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PORT.GTTXRESET string false true 0PORT.TX8B10BBYPASS string false true FFPORT.TX8B10BEN string false true 0PORT.TXBUFDIFFCTRL string false true 4PORT.TXBUFSTATUS string false true 0PORT.TXCHARDISPMODE string false true 00PORT.TXCHARDISPVAL string false true 00PORT.TXCHARISK string false true 00PORT.TXCOMFINISH string false true 0PORT.TXCOMINIT string false true 0PORT.TXCOMSAS string false true 0PORT.TXCOMWAKE string false true 0PORT.TXDEEMPH string false true 0PORT.TXDETECTRX string false true 0PORT.TXDIFFCTRL string false true CPORT.TXDIFFPD string false true 0PORT.TXDLYBYPASS string false true 1PORT.TXDLYEN string false true 0PORT.TXDLYHOLD string false true 0PORT.TXDLYOVRDEN string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXDLYUPDOWN string false true 0PORT.TXELECIDLE string false true 0PORT.TXGEARBOXREADY string false true 0PORT.TXHEADER string false true 0PORT.TXINHIBIT string false true 0PORT.TXMAINCURSOR string false true 00





PORT.TXMARGIN string false true 0PORT.TXOUTCLKFABRIC string false true 1PORT.TXOUTCLKPCS string false true 0PORT.TXOUTCLKSEL string false true 2PORT.TXPCSRESET string false true 0PORT.TXPD string false true 0PORT.TXPDELECIDLEMODE string false true 0PORT.TXPHALIGN string false true 0PORT.TXPHALIGNDONE string false true 0PORT.TXPHALIGNEN string false true 0PORT.TXPHDLYPD string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPHDLYTSTCLK string false true 0PORT.TXPHINIT string false true 0PORT.TXPHINITDONE string false true 0PORT.TXPHOVRDEN string false true 0PORT.TXPISOPD string false true 0PORT.TXPMARESET string false true 0PORT.TXPOLARITY string false true 0PORT.TXPOSTCURSOR string false true 03PORT.TXPOSTCURSORINV string false true 0PORT.TXPRBSFORCEERR string false true 0PORT.TXPRBSSEL string false true 0PORT.TXPRECURSOR string false true 07PORT.TXPRECURSORINV string false true 0PORT.TXQPIBIASEN string false true 0PORT.TXQPISENN string false true 0PORT.TXQPISENP string false true 0PORT.TXQPISTRONGPDOWN string false true 0PORT.TXQPIWEAKPUP string false true 0PORT.TXRATE string false true 0PORT.TXRATEDONE string false true 0PORT.TXRESETDONE string false true 0PORT.TXSEQUENCE string false true 00PORT.TXSTARTSEQ string false true 0PORT.TXSWING string false true 0PORT.TXSYSCLKSEL string false true 3PORT.TXUSERRDY string false true 1TXDIFFSWING enum false true 1.018 V (1100)TXOUTCLKSEL enum false true TXOUTCLKPMATXOUT_DIV enum false true 1TXPLL enum false true QPLLTXPOST enum false true 0.68 dB (00011)TXPRE enum false true 1.67 dB (00111)TXRATE enum false true Use TXOUT_DIVTXUSRCLK2_FREQ string false true 0.048828TXUSRCLK_FREQ string false true 0.048828TX_DATA_WIDTH enum false true 40TX_INTERNAL_DATAPATH enum false true 4-byteTX_PATTERN enum false true PRBS 7-bitTX_PLL string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0

hw_sio_tx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_txs] 0]





hw_sysmon

説明

システムモニター (hw_sysmon) は、ザイリンクスデバイス上の Analog-to-Digital Converter (ADC) 回路で、温度および電圧などの動作状況を測定するために使用されます。 hw_sysmon は、オンチップ温度および供給センサーを使用して物理的な環境を監視します。 ADC は、広範囲のアプリケーションに高精度のアナログインターフェイスを提供します。 ADC は大で 17 の外部アナログ入力チャネルにアクセスできます。

hw_sysmon には、データレジスタ (hw_sysmon_reg オブジェクト ) が含まれ、温度および電圧の現在の値が格納されます。現在の hw_device でのこれらのレジスタの値には、ハードウェアサーバーとターゲットに接続される場合、VivadoDesign Suite のハードウェアマネージャー機能を使用してアクセスできます。 hw_sysmon は、 Virtex-7 と UltraScale で異なります。 XADC の専用レジスタおよびそれらの読み出し方法の詳細は、『UltraScale アークテクチャクロッキングリソース Advance 仕様ユーザーガイド』 (UG580)[参照 8] または『7 シリーズ FPGA の XADC 12 ビット 1MSPS デュアルアナログ-デジタルコンバーターユーザーガイド』 (UG480)[参照 4] を参照してください。


hw_sysmon オブジェクトは、現在のhw_target および hw_server にプログラムされた hw_device のハードウェアマネージャーに含まれます。 hw_device の hw_sysmon は次のように取得できます。

get_hw_sysmons -of [get_hw_devices]


図 1‐27 : hw_sysmon オブジェクト





また、hw_sysmon には複数のステータスレジスタ (hw_sysmon_reg オブジェクト ) が含まれ、それぞれでデバイスの動作温度および電源レールが監視されます。これらのレジスタに格納された値は、次のように hw_sysmon オブジェクトでレジスタを読み出すと戻すことができます。

get_hw_sysmon_reg [get_hw_sysmons] 00

プロパティ

report_property コマンドを使用すると、 hw_sysmon オブジェクトに割り当てられた実際のプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

hw_sysmon のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tclコンソールに貼り付けます。

report_property -all [lindex [get_hw_sysmons] 0]Property Type Read-only Visible ValueADC_A_GAIN hex true true 0000ADC_A_OFFSET hex true true 007eADC_B_GAIN hex true true 0000ADC_B_OFFSET hex true true ffbbCLASS string true true hw_sysmonCONFIG_REG.ACQ binary false true 0CONFIG_REG.ALM0 binary false true 0CONFIG_REG.ALM1 binary false true 0CONFIG_REG.ALM2 binary false true 0CONFIG_REG.ALM3 binary false true 0CONFIG_REG.ALM4 binary false true 0CONFIG_REG.ALM5 binary false true 0CONFIG_REG.ALM6 binary false true 0CONFIG_REG.AVG binary false true 00CONFIG_REG.BU binary false true 0CONFIG_REG.CAL0 binary false true 0CONFIG_REG.CAL1 binary false true 0CONFIG_REG.CAL2 binary false true 0CONFIG_REG.CAL3 binary false true 0CONFIG_REG.CAVG binary false true 0CONFIG_REG.CD binary false true 00000000CONFIG_REG.CH binary false true 00000CONFIG_REG.EC binary false true 0CONFIG_REG.MUX binary false true 0CONFIG_REG.OT binary false true 0CONFIG_REG.PD binary false true 00CONFIG_REG.SEQ binary false true 0000DESCRIPTION string true true XADCFLAG.ALM0 binary true true 0FLAG.ALM1 binary true true 0FLAG.ALM2 binary true true 0FLAG.ALM3 binary true true 0FLAG.ALM4 binary true true 0FLAG.ALM5 binary true true 0FLAG.ALM6 binary true true 0FLAG.JTGD binary true true 0FLAG.JTGR binary true true 0FLAG.OT binary true true 0FLAG.REF binary true true 0LOWER_TEMPERATURE string false true -273.1LOWER_TEMPERATURE_SCALE enum false true CELSIUSLOWER_VCCAUX string false true 0.000





LOWER_VCCBRAM string false true 0.000LOWER_VCCINT string false true 0.000LOWER_VCCO_DDR string false true 0.000LOWER_VCCPAUX string false true 0.000LOWER_VCCPINT string false true 0.000MAX_TEMPERATURE string true true 41.7MAX_TEMPERATURE_SCALE enum false true CELSIUSMAX_VCCAUX string true true 1.805MAX_VCCBRAM string true true 0.997MAX_VCCINT string true true 1.000MAX_VCCO_DDR string true true 0.000MAX_VCCPAUX string true true 0.000MAX_VCCPINT string true true 0.000MIN_TEMPERATURE string true true 37.3MIN_TEMPERATURE_SCALE enum false true CELSIUSMIN_VCCAUX string true true 1.800MIN_VCCBRAM string true true 0.993MIN_VCCINT string true true 0.997MIN_VCCO_DDR string true true 2.999MIN_VCCPAUX string true true 2.999MIN_VCCPINT string true true 2.999NAME string true true localhost/xilinx_tcf/Digilent/210203336599A/xc7k325t_0/SYSMONSUPPLY_A_OFFSET hex true true 006bSUPPLY_B_OFFSET hex true true ffa9SYSMON_REFRESH_RATE_MS int false true 0TEMPERATURE string true true 37.8TEMPERATURE_SCALE enum false true CELSIUSUPPER_TEMPERATURE string false true -273.1UPPER_TEMPERATURE_SCALE enum false true CELSIUSUPPER_VCCAUX string false true 0.000UPPER_VCCBRAM string false true 0.000UPPER_VCCINT string false true 0.000UPPER_VCCO_DDR string false true 0.000UPPER_VCCPAUX string false true 0.000UPPER_VCCPINT string false true 0.000VAUXP0_VAUXN0 string true true 0.000VAUXP1_VAUXN1 string true true 0.000VAUXP2_VAUXN2 string true true 0.000VAUXP3_VAUXN3 string true true 0.000VAUXP4_VAUXN4 string true true 0.000VAUXP5_VAUXN5 string true true 0.000VAUXP6_VAUXN6 string true true 0.000VAUXP7_VAUXN7 string true true 0.000VAUXP8_VAUXN8 string true true 0.000VAUXP9_VAUXN9 string true true 0.000VAUXP10_VAUXN10 string true true 0.000VAUXP11_VAUXN11 string true true 0.000VAUXP12_VAUXN12 string true true 0.000VAUXP13_VAUXN13 string true true 0.000VAUXP14_VAUXN14 string true true 0.000VAUXP15_VAUXN15 string true true 0.000VCCAUX string true true 1.802VCCBRAM string true true 0.995VCCINT string true true 0.999VCCO_DDR string true true 0.000VCCPAUX string true true 0.000VCCPINT string true true 0.000VP_VN string true true 0.000





VREFN string true true 0.000VREFP string true true 0.000

HW_TARGET

説明

ハードウェアターゲット (hw_target) とは、ビットストリームファイルを使用してプログラム、またはデザインをデバッグするために使用する、 1 つ以上のザイリンクス FPGA デバイスから構成される JTAG チェーンを含むシステムボードです。システムボード上のハードウェアターゲットと Vivado Design Suite との接続は、ハードウェアサーバーオブジェクト (hw_server) で制御されます。

使用可能なハードウェアターゲットの 1 つへの接続を開くには、 open_hw_target コマンドを使用します。開いたターゲットは、自動的に現在のハードウェアターゲットとなります。 Vivado のロジック解析では、プログラムおよびデバッグコマンドが hw_server 接続を使用して開いたターゲットの FPGA デバイスオブジェクト (hw_device) に使用されます。

サポートされる JTAG ダウンロードケーブルおよびデバイスのリストは、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してください。


ハードウェアターゲットはハードウェアサーバーに接続されており、次のように hw_server オブジェクトのオブジェクトとして取得できます。

get_hw_target -of [get_hw_servers]

また、次を使用すると、ハードウェアターゲットに接続されたハードウェアデバイスを取得できます。

get_hw_devices -of [current_hw_target]


図 1‐28 :ハードウェアターゲットオブジェクト





プロパティ

report_property コマンドを使用すると、 hw_target オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_targetオブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_targetDEVICE_COUNT int true true 1HW_JTAG hw_jtag true true IS_OPENED bool true true 1NAME string true true localhost/xilinx_tcf/Digilent/210203327463APARAM.DEVICE string true true jsn-JTAG-SMT1-210203327463APARAM.FREQUENCY enum true true 15000000PARAM.TYPE string true true xilinx_tcfTID string true true jsn-JTAG-SMT1-210203327463AUID string true true Digilent/210203327463A

hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tclコンソールに貼り付けます。

report_property -all [get_hw_targets]





HW_VIO

説明

VIO (Virtual Input/Output) デバッグコア (hw_vio) は、ザイリンクス FPGA デバイスにプログラムされている内部信号をリアルタイムで監視および駆動できます。ターゲットハードウェアへの物理的なアクセスがない場合は、このデバッグ機能を使用して、物理デバイス上の信号を駆動および監視できます。

VIO コアは、ハードウェアプローブオブジェクトを使用してデザインの特定の信号を監視および駆動します。入力プローブは、 VIO コアへの入力として信号を監視します。出力プローブは、 VIO コアから信号を指定の値に駆動します。プローブの値は set_property コマンドで定義され、 commit_hw_vio コマンドでプローブの信号に駆動されます。

VIO デバッグコアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。このため、デザインをデバッグする前にどのネットを監視および駆動するのかわかっておく必要があります。 VIO コアは、IP カタログの [Debug & Verification] → [Debug] カテゴリに含まれます。 VIO コア IP の詳細は、『LogiCORE IP VirtualInput/Output 製品ガイド』 (PG159) を参照してください。


VIO デバッグコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。デバッグコアは、 get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado DesignSuite のハードウェアマネージャーに含まれる VIO デバッグコアオブジェクト (hw_vio) ではありませんが、関連はしています。

ハードウェア VIO デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに含まれます。 hw_device の hw_vio は次のように取得できます。

get_hw_vios -of [current_hw_device]


図 1‐29 : hw_vio オブジェクト





また、 hw_vio デバッグコアには、それに接続されたプローブが含まれており、次のように取得できます。

get_hw_probes -of [get_hw_vios]

プロパティ

report_property コマンドを使用すると、 hw_vio オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。

Property Type Read-only Visible ValueCLASS string true true hw_vioCORE_REFRESH_RATE_MS int false true 500HW_CORE string true false core_1INSTANCE_NAME string true true i_vio_newIS_ACTIVITY_SUPPORTED bool true true 1NAME string true true hw_vio_1

hw_vio オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_vios] 0]




第 2章

主なプロパティの説明

プロパティ情報本章では、ザイリンクス Vivado® Design Suite プロパティについて説明します。各プロパティの説明には、該当する場合は次の情報が含まれます。

• 主な使用方法を含むプロパティの説明

• プロパティをサポートするザイリンクス FPGA デバイスアーキテクチャ (UltraScale™を含む)。例外は注記されています。

• プロパティをサポートするオブジェクトまたはデバイスリソース。

• プロパティに割り当て可能な値

• Verilog、 VHDL、 XDC の構文

• プロパティの影響を受けるデザインフローのステップ

• 関連プロパティへの相互参照

重要 : HDL と XDC の両方でプロパティが定義されている場合は、 XDC のほうが優先され、 HDL プロパティは上書きされます。

Vivado Design Suite でのこれらのプロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』(UG903) を[参照 12]参照してください。




第 2 章 : 主なプロパティの説明

ASYNC_REG

ASYNC_REG 属性は、 Vivado ツールフローのさまざまなプロセスに影響します。 ASYNC_REG では、次が指定されます。

• 非同期データがソースクロックと接続される D 入力ピンでレジスタが受信できる。

または

• レジスタが同期チェーン内の同期レジスタになる。

シミュレーション中にタイミング違反が発生すると、デフォルトではレジスタエレメントから X または未知のステート (1 でも 0 でもない値) が出力されます。この場合、エレメントの駆動するものすべての入力が X と表示され、未知のステートになります。この状態のままにしておくと、デザインの大きなセクションが未知になったり、シミュレータでこのステートから回復できないことがあります。ASYNC_REG では、タイミング違反が発生しても後の既知の値を出力するようにレジスタが変更されます。

Vivado 合成では、この属性は「DONT_TOUCH」属性として処理され、 ASYNC_REG プロパティをネットリストに挿入します。これにより、合成でレジスタまたは周囲のロジックが適化されなくなり、フローの後のほうのツールで適切に処理されるようになります。

ASYNC_REG を指定すると、適化、配置、配線にも影響し、メタステーブルになる可能性のある MTBF (平均故障間隔) が改善されます。 ASYNC_REG が指定されていると、配置ツールで非同期チェーンのフリップフロップ同士が近くに配置され、 MTBF を長にできます。 ASYNC_REG が設定され直接接続されているレジスタに、互換性のある制御セットがあり、またレジスタ数がスライスの使用可能なリソース数を超えない場合は、グループにまとめられて1 つのスライスに一緒に配置されます。

重要 : ASYNC_REG と IOB の両方がレジスタに割り当てられると、 IOB プロパティが ASYNC_REG よりも優先され、レジスタが SLICE ロジックではなく、 ILOGIC ブロックに配置されます。

次は、 90 ページの図 2-1 にあるフリップフロップを 2 つ使用した、または 1 段のシンクロナイザーの Verilog 例です。レジスタは、個別のクロックドメインからの値を同期させます。 ASYNC_REG プロパティの値が TRUE なのでシンクロナイザー段に適用されます。

(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;always @(posedge clk) beginsync_1 <= sync_0;


図 2‐1 : クロックドメインの同期





sync_0 <= en;...

ASYNC_REG プロパティを使用すると、レジスタがグループ化されるので、できるだけ近くに配置することができます。

アーキテクチャサポート

すべてのアーキテクチャ

適用可能なオブジェクト

• ソース RTL で宣言された信号

• インスタンシエートされたレジスタセル (get_cells)

° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)

値

• FALSE (デフォルト ) : レジスタは適化で削除されるか、 SRL、 DSP、または RAMB などのブロックに吸収されます。特殊なシミュレーション、配置、配線規則は適用されません。

• TRUE : レジスタは同期チェーンの一部で、インプリメンテーション中も保持され、チェーンのその他のレジスタの近くに配置されて、 MTBF レポートに使用されます。


図 2‐2 : レジスタのグループ化





構文

Verilog 構文

Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します。

(* ASYNC_REG = "{TRUE|FALSE}" *)

Verilog の構文例

// Designates sync_regs as receiving asynchronous data(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;

VHDL 構文

推論されたロジックに対して次のように VHDL 属性を宣言および指定します。

attribute ASYNC_REG : string;attribute ASYNC_REG of name: signal is "{TRUE}";

または、インスタンシエートされたロジックに対して次のように VHDL 属性を指定します。

attribute ASYNC_REG of name: label is "{TRUE|FALSE}";

name は、次のいずれかになります。

• シンクロナイザーレジスタに推論される宣言済みの信号

• インスタンシエートされたレジスタのインスタンス名

VHDL の構文例

attribute ASYNC_REG : string;signal sync_regs : std_logic_vector(2 downto 1);-- Designates sync_regs as receiving asynchronous data attribute ASYNC_REG of sync_regs: signal is "TRUE";

XDC 構文

set_property ASYNC_REG value [get_cells instance_name]

説明 :

• instance_name はレジスタセルです。

XDC の構文例

# Designates sync_regs as receiving asynchronous dataset_property ASYNC_REG TRUE [get_cells sync_regs*]

影響を受けるステップ

• launch_xsim

• synth_design

• place_design

• route_design





• phys_opt_design

• power_opt_design

• report_drc

• write_verilog

• write_vhdl

関連項目

139 ページの「IOB」

BEL

BEL ではレジスタまたは LUT のスライス内での特定の配置を指定します。通常 LOC プロパティと一緒に使用して、レジスタまたは LUT の正確な配置を指定します。




• セル (get_cells)

° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)

° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)

° SRL (SRL16E、 SRLC32E)

° LUTRAM (RAM32X1S、 RAM64X1S)

値

• BEL = <name>

BEL のロジックコンテンツ次第で、 BEL の名前は変わります。また、 BEL 名には BEL のサイト名を含めることもできます。たとえば、 BSCAN_X0Y0/BSCAN、 IPAD_X0Y54/IPAD、 BUFGCTRL_X0Y16/BUFG、SLICE_X1Y199/A5FF などが有効な BEL 名です。

構文

Verilog 構文

Verilog 属性は LUT またはレジスタのインスタンシエーション直前に配置します。推論されたレジスタの SRL またはLUTRAM の reg 宣言前に配置することもできます。

(* BEL = "site_name" *)






// Designates placed_reg to be placed in FF site A5FF(* BEL = "A5FF" *) reg placed_reg;

VHDL 構文

VHDL 属性は次のように宣言します。

attribute BEL : string;

インスタンシエート済みインスタンスの場合は、次のように指定します。

attribute BEL of instance_name : label is "site_name";

説明 :

• instance_name は LUT、 SRL、 LUTRAM などのインスタンシエート済みレジスタのインスタンス名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : label is "A5FF";

推論済みインスタンスの場合、 VHDL 属性は次のように指定します。

attribute BEL of signal_name : signal is "site_name";

説明 :

• signal_name は LUT、 SRL、 LUTRAM などの推論済みレジスタの信号名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : signal is "A5FF";

XDC 構文

set_property BEL site_name [get_cells instance_name]

説明 :

• instance_name はレジスタ、 LUT、 SRL、または LUTRAM インスタンスです。

XDC の構文例

# Designates placed_reg to be placed in FF site A5FFset_property BEL A5FF [get_cells placed_reg]






• デザインのフロアプラン

• place_design

関連項目

152 ページの「LOC」

BLACK_BOX

BLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラックボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティティに対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されます。この属性はモジュール、エンティティ、コンポーネントに設定できます。

この属性は合成コンパイラに影響するので、 RTL でのみ設定可能です。

ブラックボックスのコーディングスタイルの詳細については、『Vivado Design Suite ユーザーガイド : 合成』 (UG901)[参照 11] を参照してください。


• すべてのアーキテクチャ


• ソース RTL のモジュール、エンティティ、またはコンポーネント

値

• TRUE (または YES) : 合成中にコンポーネントまたはモジュールをブラックボックスとしてマークします。

• FALSE (または NO) : コンポーネントまたはモジュールをブラックボックスとしてマークしません。これがデフォルトです。

構文

Verilog 構文

Verilog の場合、モジュールの BLACK_BOX 属性には値が必要なく、その存在自体でブラックボックスが定義されます。

(* black_box *) module test(in1, in2, clk, out1);





VHDL 構文

attribute black_box : string;attribute black_box of beh : architecture is "yes";

XDC 構文

該当なし


• 合成

BUFFER_TYPE

重要 : BUFFER_TYPE よりも「CLOCK_BUFFER_TYPE」および「IO_BUFFER_TYPE」プロパティを使用した方がバッファーの推論が制御しやすくなります。

デフォルトでは、 Vivado 合成は、クロックポートに対し、入力バッファーとグローバルクロックバッファー(IBUF/BUFG) の組み合わせたものを推論し、入力ポートに対して入力バッファーを、出力ポートに対して出力バッファーを推論しますが、手動で BUFFER_TYPE プロパティを指定し、 Vivado 合成のデフォルト動作を上書きすることもできます。




• BUFFER_TYPE 属性は上位ポート (all_inputs、 all_outputs、 get_ports) に設定できます。

値

• IBUF : デフォルトの IBUF/BUFG ペアが不要なクロックポートにこの値を指定します。この場合はクロックに対して IBUF のみが推論されます。デフォルトで推論されるのは IBUF と OBUF だけなので、これにより、入力または出力ポートが影響を受けることはありません。

• NONE : この値をクロックポート、入力ポート、または出力ポートに指定すると、入力または出力バッファーは推論されなくなります。クロックポートに none を指定すると、バッファーは使用されません。

構文

Verilog 構文

(* buffer_type = "none" *) input in1; //this will result in no buffers(* buffer_type = "ibuf" *) input clk1; //this will result in a clock with no bufg





VHDL 構文

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute buffer_type : string;attribute buffer_type of in1 : signal is "none";end test;

XDC 構文

BUFFER_TYPE プロパティは、 XDC 制約ファイルのポートオブジェクトにも使用できます。

set_property BUFFER_TYPE <value> [get_ports <port_name>]

説明 :

• <value> には、 BUFFER_TYPE の有効な値を指定します。

• <port_name> には、プロパティを設定するポート名を指定します。


• 合成

関連項目

99 ページの「CLOCK_BUFFER_TYPE」

137 ページの「IO_BUFFER_TYPE」

CFGBVS

ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェイスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。

バンク 0 で適切なコンフィギュレーションインターフェイス電圧をサポートするには、 I/O バンクを 3.3V/2.5 または1.8V/1.5V 操作用にコンフィギュレーションするため、CFGBVS (Configuration Bank Voltage Select) ピンを VCC_0 または GND にそれぞれ設定する必要があります。 CFGBVS は、 VCCO_0 と GND を参照するロジック入力ピンです。CFGBVS ピンが VCCO_0 電源に接続されている場合、コンフィギュレーション中、バンク 0 の I/O は 3.3V または 2.5V での操作をサポートします。 CFGBVS ピンが GND に接続されている場合、コンフィギュレーション中、バンク 0の I/O は 1.8V または 1.5V での操作をサポートします。

CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれに該当する「CONFIG_VOLTAGE」プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決まります。

重要 : 1.8V/1.5V I/O 操作の場合に CFGBVS が GND に設定されている場合、ザイリンクス FPGA への損傷を避けるため、バンク 0 への VCCO_0 電源および I/O 信号は 1.8V 以下にする必要があります。





CFGBVS の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 5] を参照してください。

デザインの CONFIG_MODE 設定の互換性を確認するため、 Report DRC コマンドが CFGBVS およびCONFIG_VOLTAGE をチェックします。




• デザイン (current_design、 get_designs)

値

• VCCO : 3.3V/2.5V 操作用に I/O バンク 0 をコンフィギュレーション

• GND : 1.8V/1.5V 操作用に I/O バンク 0 をコンフィギュレーション

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CFGBVS [VCCO | GND] [current_design]

XDC の構文例

# Configure I/O Bank 0 for 3.3V/2.5V operationset_property CFGBVS VCCO [get_designs impl_1]


• I/O 配置

• DRC レポート

• write_bitstream

関連項目

103 ページの「CONFIG_MODE」

104 ページの「CONFIG_VOLTAGE」





CLOCK_BUFFER_TYPE

重要 : クロック入力ポートには、 BUFFER_TYPE ではなく CLOCK_BUFFER_TYPE プロパティを使用してください。

デフォルトでは、 Vivado 合成では、クロックポートに対し入力バッファーとグローバルクロックバッファー(IBUF/BUFG) の組み合わせたものが推論されますが、CLOCK_BUFFER_TYPE プロパティを使用すると、Vivado 合成ツールで IBUF/BUFR ペアまたは IBUF/BUFIO ペアなどの異なるタイプのクロックバッファが推論されるか、バッファーがすべて削除されるかを指定できます。

CLOCK_BUFFER_TYPE は、 RTL でのみ設定できます。 .XDC では現在のところサポートされていません。




• CLOCK_BUFFER_TYPE 属性は上位クロックポートにに設定し、使用するクロックバッファータイプを指定します。

値

• BUFG、 BUFH、 BUFIO、 BUFMR、 BUFR : クロックポートに対して入力バッファーおよび指定したクロックバッファーを組み合わせたものが推論されます。

• NONE : クロックに対してバッファーは推論されません。

構文

Verilog 構文

(* clock_buffer_type = "none" *) input clk1;

VHDL 構文

entity test is port(

in1 : std_logic_vector (8 downto 0);

clk : std_logic;

out1 : std_logic_vector(8 downto 0));

attribute clock_buffer_type : string;

attribute clock_buffer_type of clk: signal is "BUFR";

end test;

XDC 構文

該当なし






• 合成

関連項目

96 ページの「BUFFER_TYPE」

137 ページの「IO_BUFFER_TYPE」

CLOCK_DEDICATED_ROUTE

CLOCK_DEDICATED_ROUTE プロパティは、ターゲットデバイスに対するクロック配置ルールに厳密に従うべきかどうかを設定します。

外部ユーザークロックは、クロック対応入力 (CCIO) と呼ばれる差動クロックピンのペアから FPGA に供給する必要があります。これらの CCIO は、さまざまなクロック供給機能のタイミングを確約するため、内部のグローバルおよびリージョナルクロックリソースへの専用、高速配線を提供します。クロック配置ルールの詳細については、『7 シリーズ FPGA クロッキングユーザーガイド』 (UG472)[参照 3]または『UltraScale アーキテクチャクロッキングユーザーガイド』 (UG572)[参照 7] を参照してください。

通常、ターゲットの FPGA の専用クロックツリーからクロック配線を外したり、標準配線チャネルを使用するといった目的で、クロックコンポーネントを配置する必要が出てきたときに、 CLOCK_DEDICATED_ROUTE プロパティは使用されます。専用配線が使用できない場合は、 CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロックソースがロードクロックバッファーに比べて適ではない位置に配置されているとき、クロック配置 DRC がエラーから警告になります。

注意 : CLOCK_DEDICATED_ROUTE を False にすると、クロック遅延が適ではなくなる可能性があり、タイミングなどの問題が発生することがあります。




• グローバルクロックバッファー (BUFG、BUFGCE、BUFGMUX、BUGCTRL) の入力に接続されたネット (get_nets)

値

• TRUE :クロック配置 DRC 違反がエラーとしてレポートされます (デフォルト )。

• FALSE :クロック配置 DRC 違反が警告に格下げされます。専用高速クロック配線が使用されないようにするため、クロックコンポーネント (BUFG、 MMCM、 PLL など) が配置されるたびにこれを使用する必要があります。

• BACKBONE : 基本的なクロック配置ルールに違反するロケーション制約を割り当てる場合はこの値を使用する必要があることがありますが、通常は推奨されません。 MMCM または PLL がソースの CCIO ピンからかなり離れた位置に配置される場合はこの値を使用します。ワイヤの長さが長くなる分、 CCIO から MMCM までのタイ





ミングパスに遅延が追加されますが、これは MMCM や PLL フィードバックによっては完全には削除されません。遅延が追加されてもデザインのタイミングが満たされる場合は BACKBONE を使用します。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]

説明 :

• net_name は、グローバルクロックバッファーの入力に接続された信号名です。

XDC の構文例

# Designates clk_net to have relaxed clock placement rulesset_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]

影響のある処理

• place_design

• report_drc

CLOCK_ROOT

クロックドライバー、またはルートをターゲットデバイスの特定クロック領域に割り当てるために使用します。

CLOCK_ROOT プロパティはデバイス全体でクロックスキューを管理しやすくすることを目的に使用します。デフォルトでは、すべてのロードに対し、ベストな状態でクロック遅延のバランスを取ることができるよう、クロックルートがクロックネットワークの中央に自動的に配置配線ツールにより割り当てられます。CLOCK_ROOT プロパティを使用すると、このクロックルートを手動で割り当てることができます。

CLOCK_ROOT プロパティは、グローバルネット、またはそれを駆動するセルに設定することができます。階層ネットの場合は、ネットの任意箇所にこのプロパティを割り当てることができますが、プロパティは上位クロックネットに設定されます。この割り当てを知らせるメッセージが表示されます。

CLOCK_ROOT プロパティはクロックリソースの配置中に検証・使用されるため、配置前に割り当てておく必要があります。しかし、配置後に割り当てる場合は、配置を実行してそれをデザインに反映させる必要があります。


UltraScale デバイス






• ネット - グローバルクロックネット (get_nets)

• セル - クロックネットを駆動するグローバルクロックバッファー (get_cells)

° BUFGCE

° BUFGCTRL

° BUFGCE_DIV

° BUFG_GT

値

• <clock_region>

ターゲットデバイスのクロック領域の名前を指定します。または get_clock_regions コマンドにより渡されるクロック領域オブジェクトになります。

• <object>

クロックネットまたはネットセグメント、またはクロックネットを駆動するセル (複数指定可能)

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CLOCK_ROOT <clock_region> <List of clock nets>

または

set_property CLOCK_ROOT <clock_region> <List of cells driving clock nets>

XDC の構文例

set_property CLOCK_ROOT X0Y0 [get_nets {clk1 clk2}]set_property CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]set_property CLOCK_ROOT X0Y0 [get_cells {clk1_BUFGCE}]


• 配置

• 配線





CONFIG_MODE

CONFIG_MODE プロパティは、ピン割り当て、 DRC レポート、ビットストリーム生成に対し、どのデバイスコンフィギュレーションモードを使用するかを定義します。

重要 : COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースで中止となり、この CONFIG_MODE プロパティに置き換えられています。

ザイリンクス FPGA は、特別なコンフィギュレーションピンを使用して、アプリケーション別のコンフィギュレーションデータまたはビットストリームを内部メモリに読み込むことによって、コンフィギュレーションされます。コンフィギュレーションデータパスには一般的に 2 種類あります。必要なデバイスピンの数を小限に抑えるために使用されるシリアルデータパス、より高速なコンフィギュレーション用のパラレルデータパスの 2 つです。CONFIG_MODE プロパティを使用して、デザインに対しどのモードを使用するかを定義します。

デバイスコンフィギュレーションモードの詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 5]を参照してください。




• デザイン (current_design)

値

• S_SERIAL

• M_SERIAL

• S_SELECTMAP

• M_SELECTMAP

• B_SCAN

• S_SELECTMAP+READBACK

• M_SELECTMAP+READBACK

• B_SCAN+READBACK

• S_SELECTMAP32

• S_SELECTMAP32+READBACK

• S_SELECTMAP16

• S_SELECTMAP16+READBACK

• SPIx1

• SPIx2

• SPIx4

• BPI8

• BPI16





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CONFIG_MODE <value> [current_design]

<value> にはコンフィギュレーションモードを指定します。

XDC の構文例

# Specify using Configuration Mode Serial Peripheral Interface, 4-bit widthset_property CONFIG_MODE {SPIx4} [current_design]


• I/O 配置

• place_design

• report_drc

• write_bitstream

CONFIG_VOLTAGE

ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェイスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。 CONFIG_VOLTAGE プロパティや VCCO_0 電圧は 3.3、 2.5、 1.8、または 1.5 に設定できます。

バンク 0 のピンの I/O 電圧サポートを決めるには、 CONFIG_VOLTAGE を正しいコンフィギュレーション電圧に設定する必要があります。コンフィギュレーション電圧の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』(UG570)[参照 5] を参照してください。

CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれに該当する CONFIG_VOLTAGE プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決まります。

デザインで CONFIG_MODE 設定の互換性を確認するため、 Report DRC チェックがバンク 0、 14、 15 (7 シリーズ)、 65(UltraScale アーキテクチャ ) で実行されます。 DRC のメッセージは、そのバンクに対する IOSTANDARD およびCONFIG_VOLTAGE 設定に基づいて表示されます。コンフィギュレーション電圧は、 IBIS モデルをエクスポートする際にも使用されます。








• デザイン (current_design、 get_designs)

値

• 1.5、 1.8、 2.5、または 3.3

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]

XDC の構文例

# Configure I/O Bank 0 for 1.8V operationset_property CONFIG_VOLTAGE 1.8 [get_designs impl_1]


• place_design

• report_drc

• write_bitstream

関連項目

97 ページの「CFGBVS」

103 ページの「CONFIG_MODE」





CONTAIN_ROUTING

CONTAIN_ROUTING プロパティは、 Pblock 内に含まれる信号の配線をその Pblock で定義されるエリア内の配線リソースに制限するために使用します。これにより、Pblock 内の信号が Pblock 外に配線されることはなくなるので、デザインの再利用性が増します。

デフォルトでは、 Pblock の定義により Pblock に割り当てられるロジックの配置が Pblock で定義されたエリア内に制限されます。このプロパティには、配線と同じ効果があります。CONTAIN_ROUTING は Pblock 専用のプロパティで、XDC ファイルで create_pblock コマンドの後に指定する必要があります。

ヒント : CONTAIN_ROUTING は、階層デザインフローの OOC モジュールに関連するすべての Pblock に使用することをお勧めします。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 14] を参照してください。

Pblock でしか使用されない信号のみが Pblock に含まれます。たとえば、 Pblock 内に BUFGMUX リソースがない場合は、 BUFGMUX からのパスまたは BUFGMUX へのパスは含めることができません。




• PBlock (get_pblocks)

値

• TRUE : Pblock 内の信号の配線が Pblock 範囲で定義されたエリアに含まれます。

• FALSE : Pblock 内に信号の配線は含まれません。これがデフォルトです。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property CONTAIN_ROUTING <TRUE | FALSE> [get_pblocks <pblock_name>]

説明 :

• <pblock_name> には、プロパティを設定する Pblock 名を指定します。





XDC の例

set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine0]set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine1]


• 配線

関連項目

118 ページの「EXCLUDE_PLACEMENT」

170 ページの「PBLOCK」

DCI_CASCADE

DCI_CASCADE は、ハイパフォーマンス (HP) I/O バンクのグループ内でのマスター /スレーブ関係を定義します。デ

ジタル制御インピーダンス (DCI) の基準電圧は、マスターの I/O バンクからスレーブの I/O バンクまでチェーン接続

されています。

DCI_CASCADE は、どの隣接バンクが DCI カスケード機能を使用するかを指定するので、基準抵抗器をマスターバンクと共有することになります。同じ I/O バンク列にある複数の I/O バンクが DCI を使用していて、同じ VRN/VRP抵抗値を使用する場合、 1 ペアのピンだけを高精度抵抗器に接続すればよいようにするため、内部 VRN および VRPノードがカスケードされます。 DCI_CASCADE はマスターバンク、およびこの機能に関連付けられているすべてのスレーブバンクを識別します。詳細については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照してください。


• Kintex®-7 デバイス

• Kintex UltraScale デバイス

• Virtex®-7 デバイス

• Virtex UltraScale デバイス

• 大型の Zynq® デバイス


• I/O バンク (get_iobanks)

° High Performance (HP) バンクタイプ

値

有効なハイパフォーマンス (HP) バンク番号





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]

説明 :

• slave_banks はスレーブバンクのバンク番号のリストです。

• master_bank は指定されたマスターバンクのバンク番号です。

XDC の構文例

# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slavesset_property DCI_CASCADE {15 16} [get_iobanks 14]


• I/O 配置

• place_design

• DRC

• write_bitstream

• report_power

DIFF_TERM

差動終端 (DIFF_TERM) プロパティは入力および双方向ポートの差動 I/O 規格をサポートします。ビルトインされた、100オームの差動終端をイネーブル/ディスエーブルするのに使用します。詳細は、『7 Series FPGAs SelectIO リソースユーザーガイド』 (UG471) [参照 2]を参照してください。

DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado ツールがポートにオンチップ終端を追加する必要のあることを示します。


7 シリーズデバイス





推奨 : UltraScale アーキテクチャデバイスの場合は、差動終端をイネーブルにするため、「DIFF_TERM_ADV」を使用する必要があります。


• ポート (get_ports)

° 差動入力バッファーに接続された入力ポートまたは双方向ポート

• 次の I/O 規格のいずれかを使用しているエレメント :

° LVDS

° LVDS_25

° MINI_LVDS_25

° PPDS_25

° RSDS_25

値

• FALSE (デフォルト )

差動終端はディスエーブルになります。

• TRUE

差動終端はイネーブルになります。

構文

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]からのインスタンシエーションテンプレートを使用して、適切な構文を指定してください。

Verilog 構文

DIFF_TERM パラメーターをポート宣言の直前に配置します。

(* DIFF_TERM = "TRUE" *) input PORT


// Enables differential termination on the specified port(* DIFF_TERM = "TRUE" *) input CLK;

VHDL 構文

VHDL 属性は次のように宣言して指定します。

attribute DIFF_TERM : string;attribute DIFF_TERM of port_name : signal is "TRUE";

VHDL の構文例

-- Designates differential termination on the specified port





attribute DIFF_TERM of CLK : signal is "TRUE";

XDC 構文

set_property DIFF_TERM TRUE [get_ports port_name]

説明 :

• set_property DIFF_TERM はポートオブジェクトに割り当てることができます。

• port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。

XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM TRUE [get_ports CLK_p]


• I/O 配置

• report_ssn

• report_power

関連項目

• 110 ページの「DIFF_TERM_ADV」

• 131 ページの「IBUF_LOW_PWR」

• 144 ページの「IOSTANDARD」

DIFF_TERM_ADV

アドバンス差動終端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテクチャでのみ使用するもので、入力または双方向ポートの、ビルトインされた 100 オームの差動終端をイネーブル/ディスエーブルするために使用します。

DIFF_TERM_ADV は入力および双方向ポートにのみ使用でき、また適切な VCCO 電圧でしか使用できません。 100オームの実効差動終端を提供するには、 I/O バンクの VCCO は、HP I/O バンクの場合は 1.8V に接続し、 HR I/O バンクの場合は 2.5V に接続する必要があります。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』(UG571) [参照 6]を参照してください。

ヒント : 7 シリーズデザインを UltraScale アーキテクチャに移行するには、「DIFF_TERM」プロパティを使用すると適切な DIFF_TERM_ADV 値に自動的にアップデートされます。

DIFF_TERM_ADV および DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado Design Suite がポートにオンチップ終端を追加する必要のあることを示します。


UltraScale







° 差動入力バッファーに接続された入力ポートまたは双方向ポート

• 次の I/O 規格のいずれかを使用しているオブジェクト :

° LVDS、 LVDS_25、 MINI_LVDS_25、 SUB_LVDS、および SUB_LVDS_25

° LVPECL

° PPDS_25

° RSDS_25

° SLVS_400_25、および SLVS_400_18

値

• TERM_100 - オンチップ差動終端で100 オームを使用する。

• TERM_NONE (デフォルト ) - オンチップ差動終端を使用しない。

注記 : UltraScale デバイスには DIFF_TERM プロパティも使用できます。

° DIFF_TERM = TRUE の場合、 DIFF_TERM_ADV = TERM_100 になります。

° DIFF_TERM = FALSE の場合、 DIFF_TERM_ADV = TERM_NONE になります。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property DIFF_TERM_ADV TERM_100 [get_ports port_name]

説明 :

• set_property DIFF_TERM_ADV は入力または双方向ポートに割り当てることができます。


XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]


• I/O 配置

• report_ssn





• report_power

関連項目

• 108 ページの「DIFF_TERM」


DONT_TOUCH

重要 : KEEP および KEEP_HIERARCHY 属性を DONT_TOUCH に置換します。

DONT_TOUCH は、ユーザー階層またはインスタンシエート済みコンポーネントを適化しないように指定するもので、これにより適化がバウンダリを超えて実行されないようになります。これでフロアプラン、解析、デバッグがしやすくなりますが、適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。

KEEP または KEEP_HIERARCHY の代わりに DONT_TOUCH プロパティを使用してください。DONT_TOUCH プロパティは KEEP または KEEP_HIERARCHY プロパティと同じように機能しますが、KEEP および KEEP_HIERARCHY とは異なり配置配線にフォワードアノテートされるので、インプリメンテーション中にロジック適化で削除されることはありません。

推奨 : DONT_TOUCH が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、合成前に適用するとも効果的です。

注記 : モジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場合は、flatten_hierarchy = “none” 設定を使用するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定します。

推奨 : この属性は RTL で設定することをお勧めします。 XDC ファイルが読み込まれる前に、保持する必要のある信号が適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。

DONT_TOUCH、KEEP、または KEEP_HIERARCHY を使用する場合は注意が必要です。ほかの属性が DONT_TOUCH属性と競合する場合は、 DONT_TOUCH 属性が優先されます。

また、合成およびバックエンドの適化までネットを保持できるようにするため、デバッグ用にネットにDONT_TOUCH を設定することもできます。ネットに設定された DONT_TOUCH はそのネットが保持されることのみを確約し、ドライバーや駆動されているロジックは変更する可能性があります。階層ネットの場合は、DONT_TOUCHが設定されている部分のみが保持されるので、保持する必要のなるセグメントにはすべて DONT_TOUCH を設定する必要があります。




• この属性は信号、モジュール、エンティティ、コンポーネントに設定できます。


• ネット (get_nets)





値

• FALSE : 階層を超えて適化されます。これがデフォルト設定です。

• TRUE : 適化が階層バウンダリを超えないようになり、階層が保持されます。インスタンシエートされたコンポーネントまたはネットが適化により削除されてしまわないよう、保持されます。

構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* DONT_TOUCH = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* DONT_TOUCH = "TRUE" *) reset_sync #( .STAGES(5) ) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

ワイヤの例

(* dont_touch = "true" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;

モジュールの例

(* DONT_TOUCH = "true|yes" *) module example_dt_ver(clk,In1,In2,out1);

インスタンスの例

(* DONT_TOUCH = "true|yes" *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));

VHDL 構文


attribute DONT_TOUCH : string;





VHDL 属性は次のように指定します。

attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";

説明 :

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute DONT_TOUCH : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );

XDC 構文

set_property DONT_TOUCH {TRUE|FALSE} [get_cells <instance_name>]set_property DONT_TOUCH {TRUE|FALSE} [get_nets <net_name>]

説明 :

• instance_name はリーフセルまたは階層セルになります。

• net_name は階層ネットの名前になります。

XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]

# Preserve all segments of the hierarchical net named by the Tcl variablesset_property DONT_TOUCH [get_nets -segments $hier_net]


• synth_design

• opt_design

• phys_opt_design

• floorplanning





DRIVE

プログラマブル出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力バッファーの駆動電流を mA で指定します。





° 出力バッファーに接続された出力または双方向ポート

値

整数値 :

• 2

• 4

• 6

• 8

• 12 (デフォルト )

• 16

• 24 (UltraScale アーキテクチャにはこの値は使用できません)

構文

Verilog 構文

推論されてインスタンシエートされた出力バッファーの場合、適切な Verilog 属性構文を上位出力ポート宣言の前に配置します。

(* DRIVE = "{2|4|6|8|12|16|24}" *)


// Sets the drive strength on the STATUS output port to 2 mA(* DRIVE = "2" *) output STATUS,

VHDL 構文

推論されてインスタンシエートされた出力バッファーの場合、適切な VHDL 属性構文を上位出力ポート宣言の前に配置します。


attribute DRIVE : integer;





attribute DRIVE of port_name : signal is value;

説明 :

• port_name は上位出力ポートです。

VHDL の構文例

STATUS : out std_logic;attribute DRIVE : integer;-- Sets the drive strength on the STATUS output port to 2 mAattribute DRIVE of STATUS : signal is 2;

XDC 構文

set_property DRIVE value [get_ports port_name]

説明 :

• port_name は出力または双方向ポートです。

XDC の構文例

# Sets the drive strength of the port STATUS to 2 mAset_property DRIVE 2 [get_ports STATUS]


• I/O 配置

• ノイズレポート

• 消費電力レポート

関連項目

詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17]または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]を参照してください。

• OBUF

• OBUFT

• IOBUF





EQUALIZATION

EQUALIZATION は伝送ラインでの周波数に依存した減衰をなくすめ、差動レシーバーで使用でき、特定の I/O 規格をインプリメントします。

リニアレシーバーの EQUALIZATION はレシーバーで AC ゲインを提供し、伝送ラインでの高周波ロスを補正します。

ヒント : 全体的なシグナルインテグリティを向上させるため、レシーバーでのイコライゼーションは、トランスミッターでの「PRE_EMPHASIS」と組み合わせることができます。





値

重要 : EQUALIZATION の値は特にキャリブレーションされていません。デザインで使用されている周波数と伝送ラインに合わせたベストな設定を決めるには、シミュレーションを実行することを推奨します。場合によっては、イコライゼーションのレベルが低いほうが高い場合よりもよい結果を生むことがあります。イコライゼーションのレベルを上げ過ぎると、信号の質を改善するよりも悪化させることがあります。

EQUALIZATION 属性に使用できる値は次のとおりです。

• HP I/O バンク

° EQ_LEVEL0

° EQ_LEVEL1

° EQ_LEVEL2

° EQ_LEVEL3

° EQ_LEVEL4

° EQ_NONE (デフォルト )

• HR I/O バンク

° EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS





° EQ_NONE (デフォルト )





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは EQUALIZATION 属性を次のような構文で使用します。

set_property EQUALIZATION value [get_ports port_name]

説明 :

• set_property EQUALIZATION は入力バッファーでのリニアイコライゼーションをイネーブルにします。

• <Value> には指定のポートに対しサポートされている EQUALIZATION 値の 1 つが入ります。


関連項目

• 160 ページの「LVDS_PRE_EMPHASIS」

• 178 ページの「PRE_EMPHASIS」

EXCLUDE_PLACEMENT

EXCLUDE_PLACEMENT は、 Pblock で定義されたエリア内のデバイスリソースを Pblock に含まれるロジックにのみ使用することを示すためのプロパティです。

デフォルトでは、 Vivado 配置ツールで Pblock に割り当てられないロジックを Pblock で予約されたリソース範囲内に配置できます。このプロパティを使用するとそれができなくなり、 Pblock 用にロジックリソースが予約されます。

ヒント : これはＰｂｌｏｃｋのロジックリソースを限定するだけで、外部のロジックでは、 Pblock で定義されたエリア内の配線リソースがまだ使用できます。


すべてのデバイス


• Pblock (get_pblocks)





値

• TRUE : Pblock 内のデバイスロジックリソースを Pblock に割り当てられたロジックで使用されるように予約し、それ以外の外部ロジックには配置されないようにします。

• FALSE : Pblock 内でロジックリソースは予約されません。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property EXCLUDE_PLACEMENT TRUE [get_pblocks test]


• フロアプラン

• 配置

関連項目

106 ページの「CONTAIN_ROUTING」

170 ページの「PBLOCK」

FSM_ENCODING

FSM_ENCODING は、合成中のステートマシンのエンコード方法を指定します。

デフォルトでは、デザインに対しベストなソリューションを決める内部アルゴリズムに基づいて、Vivado 合成ツールがステートマシンのエンコーディングプロトコルを選択します。しかし、 FSM_ENCODING プロパティを使用する場合は、ユーザーがステートマシンのエンコーディングを指定することができます。








• ステートマシンレジスタ

値

• AUTO : FSM_ENCODING を指定しない場合、これがデフォルトです。 Vivado 合成ツールで適なステートマシンエンコーディング方式が決定されるようになります。同じデザインでもステートマシンレジスタが異なると、別のエンコーディングスタイルが使用されることがあります。

• ONE_HOT

• SEQUENTIAL

• JOHNSON

• GRAY

• NONE : Vivado 合成ツール内で指定したステートマシンレジスタのステートマシンエンコーディングがディスエーブルになります。この場合、ステートマシンはロジックとして合成されます。

Verilog 構文

(* fsm_encoding = "one_hot" *) reg [7:0] my_state;

VHDL 構文

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_encoding : string;attribute fsm_encoding of my_state : signal is "sequential";

XDC 構文

該当なし


• 合成

関連項目

• 121 ページの「FSM_SAFE_STATE」





FSM_SAFE_STATE

RTL でのみ設定可能です。 XDC ではサポートされていません。

Vivado 合成は、「FSM_ENCODING」プロパティまたは Vivado 合成の -fsm_extraction コマンドラインオプションで指定されるさまざまなコンフィギュレーションで、有限ステートマシン (FSM) の抽出をサポートしています。詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901)[参照 11] を参照してください。

しかし、ステートマシンは、デザインがエラーになってしまう無効ステート、または到達不可能なステートに遷移することがあります。 FSM_SAFE_STATE 属性は、ステートマシンが不正なステートになったときに次のクロックサイクルで既知のステートにするロジックを、ステートマシンに挿入します。 FSM が無効なステートに遷移した場合、FSM_SAFE_STATE プロパティで FSM が Vivado 合成で合成されるときに使用される回復ステートが定義されます。

ヒント : FSM ステートをセーフリカバリにするだけでなく、合成結果の質にも影響することがあります。通常はエリアが大きくなってパフォーマンスが落ちることがあります。




• ステートマシンレジスタ

値

• reset_state - Vivado 合成で指定されているように RESET ステートまでステートマシンを再実行します。

• power_on_state - Vivado 合成で指定されているように POWER_ON ステートまでステートマシンを再実行します。

• default - Vivado 合成で指定されているようにデフォルトステートまでステートマシンを再実行します。

• auto - Hamming-3 エンコーディングを暗示します。





構文

RTL ソースでのみ設定可能です。 XDC では現在のところサポートされていません。

Verilog 構文

(* fsm_safe_state = "reset_state" *) reg [2:0] state; (* fsm_safe_state = "reset_state" *) reg [7:0] my_state;

VHDL 構文

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_safe_state : string;attribute fsm_safe_state of my_state : signal is "power_on_state";

XDC 構文

該当なし


• 合成

関連項目

• 119 ページの「FSM_ENCODING」

H_SET および HU_SETHDL ソースファイルで定義されているように、デザインの階層に基づいてまとめられたロジックエレメントの集合体が階層セットです。 H_SET、 HU_SET、 U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現われません。これらは、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) を[参照 12]参照してください。

デザインの階層にあるロジックセルに RLOC プロパティが設定されていると、 H_SET は暗示的に使用されます。ある階層ブロック内のロジックエレメントで、RLOC プロパティが設定されているものは、同じ階層セット (H_SET) に自動的に割り当てられます。

モジュールのインスタンス名に基づいて、各階層モジュールに H_SET プロパティが割り当てられます。各階層モジュールに H_SET 名は 1 つしかない場合があり、またその階層内のすべてのロジックエレメントは、その H_SET のエレメントになります。

注記 : HU_SET または U_SET が定義されていないが、 RLOC が定義されている場合は、 H_SET のみが定義されます。

また、デザインの階層に依存しないユーザー定義階層セット (HU_SET) またはユーザー定義セット (U_SET) を手動で作成することができます。

1 つの階層モジュールに対し複数の HU_SET 名を定義し、特定階層のインスタンスを特定 HU_SET に割り当てることができます。これで、 1 つの階層モジュールのロジックエレメントを複数の HU_SET に分けることができます。





重要 : H_SET または HU_SET を使用している場合、合成されたデザインで RPM の階層を保持するには、 Vivado 合成で KEEP_HIERARCHY プロパティも必要になります。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。




次のデザインエレメント、またはそのカテゴリーで HU_SET は使用することができます。詳細は、『Vivado DesignSuite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17]または『UltraScale アーキテクチャライブラリガイド』(UG974) [参照 18]を参照してください。

• レジスタ

• LUT

• マクロインスタンス

• RAMS

• RAMD

• RAMB18/FIFO18

• RAMB36/FIFO36

• DSP48

値

• NAME :HU_SET の名前

構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および HU_SET プロパティを定義する Verilog モジュールです。

module ffs ( input clk, input d, output q );





wire sr_0, sr_0n; wire sr_1, sr_1n; wire sr_2, sr_2n; wire sr_3, sr_3n; wire sr_4, sr_4n; wire sr_5, sr_5n; wire sr_6, sr_6n; wire sr_7, sr_7n; wire inr, inrn, outr;

inv i0 (sr_0, sr_0n); inv i1 (sr_1, sr_1n); inv i2 (sr_2, sr_2n); inv i3 (sr_3, sr_3n); inv i4 (sr_4, sr_4n); inv i5 (sr_5, sr_5n); inv i6 (sr_6, sr_6n); inv i7 (sr_7, sr_7n); inv i8 (inr, inrn);

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", HU_SET = "h0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));

assign q = outr; endmodule // ffs

先ほどの例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、階層を保持し、合成されたデザインで RPM を定義する必要があります。

module top ( input clk, input d, output q );

wire c1, c2;

(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1); (* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2); (* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute HU_SET : string;





VHDL 制約は次のように指定します。

attribute HU_SET of {component_name | entity_name | label_name} :{component|entity|label} is "NAME";

説明 :

• {component_name | entity_name | label_name} にはデザインエレメントを指定します。

• {component|entity|label} は指定したデザインエレメントのインスタンス ID です。

• "NAME" には HU_SET の名前を指定します。

XDC 構文

HU_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されている HU_SET プロパティは、RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパティが設定されます。

ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。



• place_design

• synth_design

関連項目

• 148 ページの「KEEP_HIERARCHY」

• 185 ページの「RLOC」

• 188 ページの「RLOCS」

• 190 ページの「RLOC_ORIGIN」

• 194 ページの「RPM」

• 195 ページの「RPM_GRID」

• 200 ページの「U_SET」





HIODELAY_GROUP

HIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスとともにグループにまとめ、配置および複製が正しく行われるようにするプロパティです。

HIODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ HIODELAY_GROUP プロパティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要 : HIODELAY_GROUP には複数のセルを含めることができますが、1 つのセルに 1 つの HIODELAY_GROUP しか割り当てられません。

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをすべてグループにまとめています。

set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

HIODELAY_GROUP と IODELAY_GROUP の相違点

HIODELAY_GROUP は各階層に 1つしか使用できません。 HIODELAY_GROUP は、次の場合に使用します。

• IDELAYCTRL を含む 1 モジュールのインスタンスが複数ある場合

および

• ほかの論理階層にある IDELAY または ODELAY と、そのインスタンスをまとめるつもりがない場合





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

指定したグループ名

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* HIODELAY_GROUP = "value" *)






// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control// Virtex-7// Xilinx HDL Language Template, version 2014.1// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* HIODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output:Ready output .REFCLK(REFCLK), // 1-bit input:Reference clock input .RST(1’b0) // 1-bit input:Active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute HIODELAY_GROUP : string;


attribute HIODELAY_GROUP of instance_name : label is "group_name";

説明 :

• instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute HIODELAY_GROUP :STRING;attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( RDY => open, -- 1-bit output:Ready output REFCLK => REFCLK, -- 1-bit input:Reference clock input RST => ‘0’ -- 1-bit input:Active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

XDC 構文

set_property HIODELAY_GROUP group_name [get_cells instance_name]

説明 :

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLset_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]






place_design

関連項目

142 ページの「IODELAY_GROUP」


• IDELAYCTRL

• IDELAYE2

• ODELAYE2

HLUTNM

HLUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、SRL16 または LUTRAM コンポーネントが同じ LUT6サイトに配置されます。階層ごとに HLUTNM を使用して、どちらも同じグループ名で互換性のあるインスタンスタイプである必要があります。

HLUTNM と LUTNM の相違点

HLUTNM は各階層に 1 つしか使用できません。

• 複数の LUT コンポーネントを含む 1 モジュールの複数のインスタンスをグループにまとめる場合に HLUTNMを使用します。

• 別の階層にある 2 つの LUT コンポーネントを同じグループにまとめる場合は LUTNM を使用します。





° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)

° SRL (SRL16E)

° LUTRAM (RAM32X1S)

値

一意のグループ名





構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。

Verilog 属性は、同じ論理階層のペアで使用する必要があります。

(* HLUTNM = "group_name" *)


// Designates state0_inst to be placed in same LUT6 as state1_inst // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation

VHDL 構文


attribute HLUTNM : string;


attribute HLUTNM of instance_name : label is "group_name";

説明 :

• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。

VHDL 属性は、同じ論理階層のペアで使用する必要があります。





VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute HLUTNM : string;attribute HLUTNM of state0_inst : label is "LUT_group1";attribute HLUTNM of state1_inst : label is "LUT_group1";begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 state0_inst :LUT5 generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 State1_inst :LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation

XDC 構文

set_property HLUTNM group_name [get_cells instance_name]

説明 :


XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property HLUTNM LUT_group1 [get_cells state0_inst]set_property HLUTNM LUT_group1 [get_cells state1_inst]






• place_design

関連項目

• 157 ページの「LUTNM」

IBUF_LOW_PWR

IBUF_LOW_PWR プロパティは、パフォーマンスと消費電力のトレードオフをオプションで提供します。

IBUF_LOW_PWR プロパティは入力ポートに適用されます。デフォルトでは TRUE に設定され、低電力モードでそのポートに対して入力バッファーがインプリメントされます。 FALSE に設定した場合は、ハイパフォーマンスモードになります。

消費電力の変更は XPE (XPower Estimator) または Vivado Design Suite の report_power コマンドを使用して予測できます。




• SSTL や HSTL などの VREF ベースの I/O 規格、または LVDS や DIFF_HSTL などの差動規格が指定されている入力ポート (get_ports)

値

• TRUE :低電力モードでそのポートに対して入力または双方向バッファーをインプリメントします。これがデフォルト値です。

• FALSE :ハイパフォーマンスモードで入力または双方向バッファーをインプリメントします。

構文

Verilog 構文

推論されてインスタンシエートされた入力バッファーおよび双方向バッファーの場合、適切な Verilog 属性構文を上位出力ポート宣言の前に配置します。

(* IBUF_LOW_PWR = "FALSE" *)


// Sets the input buffer to high performance(* IBUF_LOW_PWR = "FALSE" *) input STATE,





VHDL 構文

推論されてインスタンシエートされた入力バッファーの場合、適切な VHDL 属性構文を上位出力ポート宣言の前に配置します。


attribute IBUF_LOW_PWR : boolean;attribute IBUF_LOW_PWR of port_name : signal is TRUE | FALSE;

説明 :


VHDL の構文例

STATE : in std_logic;attribute IBUF_LOW_PWR : boolean;-- Sets the input buffer to high performanceattribute IBUF_LOW_PWR of STATE : signal is FALSE;

XDC 構文

DIRECTION が IN または INOUT のポートオブジェクトに IBUF_LOW_PWR をプロパティとして割り当てます。

set_property IBUF_LOW_PWR TRUE [get_ports port_name]

説明 :

• set_property IBUF_LOW_PWR はポートオブジェクトに割り当てることができます。

• port_name は入力または双方向ポートです。


• report_power

• report_timing

関連項目






IN_TERM

IN_TERM は、キャリブレートされない入力終端のインピーダンス値を指定し、ハイレンジ (HR) バンク入力でのみサポートされています。ハイパフォーマンス (HP) バンクの入力には、オンチップ終端の DCI (Digital ControlledImpedance) の「IOSTANDARD」を使用します。

重要 : UltraScale アーキテクチャの場合、キャリブレートされない終端を指定するには、 IN_TERM ではなく「ODT」を使用してください。

終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ピンにあります。しかし、キャリブレートされない分割終端オプションと、トライステートの分割終端 DCI との重要な違いは、 DCI の場合は、VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、この機能の場合は、温度、プロセス、電圧の変動を補正するためのキャリブレーションルーチンのない内部抵抗を使用する点です。このオプションには、 40、50、 60オームのテブナン等価抵抗値を指定できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』(UG471) [参照 2] を参照してください。


ハイレンジ (HR) バンク入力でのみ 7 シリーズデバイスはサポートされています。



° 接続された入力ポートまたは双方向ポート

値

• NONE (デフォルト )

• UNTUNED_SPLIT_40



構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を上位入力または双方向ポート宣言の前に配置します。

(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)


// Sets an on-chip input impedance of 50 Ohms to input ACT5(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,

VHDL 構文

この属性を設定するには、適切な VHDL 属性構文を上位入力または双方向ポート宣言の前に配置します。






attribute IN_TERM : string;


attribute IN_TERM of port_name : signal is value;

説明 :

• port_name は上位の入力または双方向ポートです。

VHDL の構文例

ACT5 : in std_logic;attribute IN_TERM : string;-- Sets an on-chip input impedance of 50 Ohms to input ACT5attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;

XDC 構文

set_property IN_TERM value [get_ports port_name]

説明 :

• IN_TERM はポートオブジェクト、およびポートオブジェクトに接続されているネットに割り当てることができます。

• port_name は入力または双方向ポートです。

XDC の構文例

# Sets an on-chip input impedance of 50 Ohms to input ACT5set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]


• I/O 配置



関連項目

• 107 ページの「DCI_CASCADE」

• 108 ページの「DIFF_TERM」





INTERNAL_VREF

INTERNAL_VREF は、バンクの内部レギュレーターの使用を指定して、基準電圧を必要とする規格の基準電圧を供給します。




• I/O バンク (get_iobanks)

値

• 0.60

• 0.675

• 0.75

• 0.90

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property INTERNAL_VREF {value} [get_iobanks bank]

説明 :

• value は基準電圧値です。

XDC の構文例

# Designate Bank 14 to have a reference voltage of 0.75 Voltsset_property INTERNAL_VREF 0.75 [get_iobanks 14]


• I/O 配置

• place_design





• DRC

• report_power

IP_REPO_PATHS

このプロパティを使用すると、 Vivado Design Suite で使用するカスタム IP カタログを作成できます。

IP_REPO_PATHS プロパティは、サードパーティまたはユーザー定義の IP を含む 1 つまたは複数のディレクトリへのパスを定義します。指定したディレクトリおよび下位ディレクトリで IP 定義が検索され、 Vivado Design Suite IP カタログに追加され、デザイン入力や IP インテグレーター機能で使用できるようになります。

このプロパティは、現在のプロジェクトの現在のファイルセットに割り当てられます。

ヒント : IP_REPO_PATHS プロパティが作成時にそれぞれのの新規プロジェクトに割り当てられるように VivadoDesign Suite を設定するには、 Vivado IDE で [Tools] →[Options] → [General] → [IP Catalog] フィールドの [Default IPRepository Search Paths] でパスを指定します。このデフォルトの IP リポジトリ検索パスは、 vivado.ini ファイルに保存され、 IP_REPO_PATHS を使用して新しいプロジェクトに追加されます。

IP_REPO_PATHS は <component>.xml ファイルを検索します。この <component> はカタログに追加する IP の名前です。 XML ファイルでは、 IP を定義するさまざまなファイルが識別されます。 IP_REPO_PATHS プロパティでは、リポジトリの各 IP の XML ファイルを直接指定する必要はありません。 IP カタログが指定した IP リポジトリの下位フォルダーから、カタログに追加する IP が検索されます。

重要 : IP_REPO_PATHS プロパティに IP カタログへ追加される新しい IP リポジトリディレクトリが含まれるように設定したら、 update_ip_catalog コマンドを使用する必要があります。

リポジトリのサードパーティまたはユーザー定義 IP で現在のプロジェクトまたはデザインで使用中のデバイスの製品ファミリがサポートされる場合、その IP はカタログに互換性のある IP として追加されます。 IP の互換性にターゲットパーツが含まれない場合、その IP が現在のプロジェクトまたはデザインと互換性がなく、 IP カタログには表示されないことがあります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 10] を参照してください。




• current_fileset

値

• <dir_name> - ユーザー定義 IP が格納される 1 つまたは複数のディレクトリ名を指定します。ディレクトリ名は、相対的または絶対的に指定でき、別々に指定するか、スペースで区切って指定し、波かっこ { } か二重引用符 " "で囲む必要があります。





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property IP_REPO_PATHS {<ip_directories>} [current_fileset]

説明 :

• <ip_directories> は、サードパーティまたはユーザー定義のパッケージされた IP 定義を含むディレクトリを 1 つまたは複数指定します。

XDC の構文例

set_property IP_REPO_PATHS {c:/Data/Designs C:/myIP} [current_fileset]update_ip_catalog

使用可能な段階

デザイン入力

IO_BUFFER_TYPE

重要 : 入力および出力ポートには、「BUFFER_TYPE」ではなく IO_BUFFER_TYPE プロパティを使用してください。

IO_BUFFER_TYPE は上位ポートに設定し、バッファーを使用するかどうかを指定します。

デフォルトでは、 Vivado 合成で入力ポートには入力バッファーが、出力ポートには出力バッファーが推論されますが、 IO_BUFFER_TYPE プロパティを使用すると、このデフォルトビヘイビアーを無効にできます。

IO_BUFFER_TYPE 属性は上位クロックポートに設定できます。RTL でのみ設定可能で、XDC では現在のところサポートされていません。




• BUFFER_TYPE 属性は上位ポート (all_inputs、 all_outputs、 get_ports) に設定できます。





値

• NONE : この値を入力ポートまたは出力ポートに指定すると、入力または出力バッファーは推論されなくなります。

構文

Verilog 構文

(* io_buffer_type = "none" *) input in1;

VHDL 構文

entity test is port(

in1 : std_logic_vector (8 downto 0);

clk : std_logic;

out1 : std_logic_vector(8 downto 0));

attribute io_buffer_type : string;

attribute io_buffer_type of out1: signal is "none";

end test;

XDC 構文

該当なし


• 合成

関連項目

96 ページの「BUFFER_TYPE」

99 ページの「CLOCK_BUFFER_TYPE」





IOB

IOB を使用すると、Vivado ツールで入力または出力ロジックブロック (I/O ブロックまたは IOB) に接続されたレジスタが配置されるようになり、タイミングが改善されます。この属性は、 I/O バッファーに配置するレジスタに接続されたポートに設定します。





° レジスタに接続されるポートすべて

値


• TRUE

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を上位ポート宣言の前に配置します。

(* IOB = "{TRUE|FALSE}" *)


// Place the register connected to ACK in the input logic site(* IOB = "TRUE" *) input ACK,

VHDL 構文

この属性を設定するには、適切な VHDL 属性構文を上位ポート宣言の前に配置します。


attribute IOB : string;attribute IOB of <port_name>: signal is "{TRUE|FALSE}";

説明 :

• port_name は上位ポートです。

VHDL の構文例

ACK : in std_logic;attribute IOB : string;-- Place the register connected to ACK in the input logic site





attribute IOB of ACK: signal is "TRUE";

XDC 構文

set_property IOB value [get_ports port_name]

説明 :

• value は TRUE または FALSE です。

XDC の構文例

# Place the register connected to ACK in the input logic siteset_property IOB TRUE [get_ports ACK]


• place_design

IOBDELAY

IOBDELAY (Input Output Block Delay) プロパティは、システム同期データ入力を取り込むための入力ホールドタイムを緩和するため、 ILOGIC ブロックの遅延の追加・削除を指定します。

ILOGIC ブロックは I/O ブロック (IOB) の隣にあり、 IOB を介して FPGA にデータが入るたびにそのデータを取り込む同期エレメントを含んでいます。7 シリーズデバイスの ILOGIC ブロックは、HP I/O バンクでは ILOGICE2 として、HR I/O バンクでは ILOGICE3 としてコンフィギュレーションすることができます。 ILOGICE2 と ILOGICE3 は機能的には同じですが、 ILOGICE3 には IOBDELAY とともにコンフィギュレーションできるゼロホールド遅延エレメント(ZHOLD) があるのが違いです。 IOBDELAY の使用については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照してください。




• 入力バッファー (get_cells)


値

• NONE :IBUF および入力フリップフロップ (IFD) パスの両方に対し、遅延を OFF に設定します。

• IBUF

° I/O コンポーネント内の任意のレジスタに対し、遅延を OFF に設定します。

° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を ON に設定します。

• IFD

° I/O コンポーネント内の IFF レジスタに対し、遅延を ON に設定します。





° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を OFF に設定します。

• BOTH :IBUF および IFD パスの両方に対し、遅延を ON に設定します。

構文

Verilog 構文

Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。

Verilog 制約は次のように指定します。

(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)

VHDL 構文

VHDL 制約は次のように宣言します。

attribute iobdelay: string;


attribute iobdelay of {component_name |label_name }:{component|label} is “{NONE|BOTH|IBUF|IFD}”;

XDC 構文

set_property IOBDELAY value [get_cells cell_name]

説明 :

• value には、 NONE、 IBUF、 IFD、 BOTH のいずれかが入ります。

XDC の構文例

set_property IOBDELAY "BOTH" [get_nets {data0_I}]


• タイミング

• 配置

• 配線





IODELAY_GROUP

IODELAY_GROUP は IDELAYCTRL セルを関連する IDELAY および ODELAY セルとともにグループにまとめ、配置および複製が正しく行われるようにします。

IODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ IODELAY_GROUP プロパティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要 : IODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの IODELAY_GROUP しか割り当てられません。 .

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをすべてグループにまとめています。

set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

IODELAY_GROUP と HIODELAY_GROUP の相違点

IODELAY_GROUP では階層を越えて複数のエレメントをグループにまとめることができます。階層の異なる I/O 遅延コンポーネントをグループにまとめるには IODELAY_GROUP を使用します。

HIODELAY_GROUP は、同じ階層モジュールにある I/O 遅延コンポーネントをグループにまとめます。





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

指定したグループ名

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* IODELAY_GROUP = "value" *)


// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control





// Virtex-7// Xilinx HDL Language Template, version 2014.1// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* IODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output:Ready output .REFCLK(REFCLK), // 1-bit input:Reference clock input .RST(1’b0) // 1-bit input:Active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute IODELAY_GROUP : string;


attribute IODELAY_GROUP of instance_name : label is "group_name";

説明 :

• instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute IODELAY_GROUP :STRING;attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( RDY => open, -- 1-bit output:Ready output REFCLK => REFCLK, -- 1-bit input:Reference clock input RST => ‘0’ -- 1-bit input:Active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

XDC 構文

set_property IODELAY_GROUP group_name [get_cells instance_name]

説明 :

• group_name はユーザー指定の IODELAY_GROUP 名です。

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLset_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]






• 配置

関連項目

• 126 ページの「HIODELAY_GROUP」

• 詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17]または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]を参照してください。

° IDELAYCTRL

° IDELAYE2

° ODELAYE2

IOSTANDARD

IOSTANDARD は、ターゲットデバイスで入力、出力、または双方向ポートをコンフィギュレーションするのにどのプログラマブル I/O 規格を使用するかを指定します。

重要 : Vivado Design Suite がデザインからビットストリームを生成する前に、 I/O バンクのすべてのポートでIOSTANDARD を定義する必要があります。ただし、 IOSTANDARD は GT または XADC には適用できません。

1 つの I/O バンクに複数の異なる IOSTANDARD を含めることができますが、これらの IOSTANDARD には互換性がなくてはなりません。 1 つの I/O バンクに異なる入力、出力、双方向 I/O 規格を組み合わせる場合は、次のルールに従ってください。

1. 同じ出力 CCO 要件を持つ出力規格は、同じバンクにまとめることができます。

2. 同じ CCO および VREF要件を持つ入力規格は、同じバンクにまとめることができます。

3. 同じ CCO 要件を持つ入力規格および出力規格は、同じバンクにまとめることができます。

4. ほかの規格と双方向 I/O 規格を組み合わせる場合は、双方向規格が初の 3 つのルールに沿っていることを確認してください。





° 任意のポート - I/O ポートの RTL ソースで IOSTANDARD を定義するか、ポートセルの XDC 制約として定義します。

値

ターゲットにするザイリンクス FPGA によって有効な I/O 規格は異なります。デバイス別の IOSTANDARD 値については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2]または『UltraScale アーキテクチャSelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照してください。





構文

Verilog 構文

このパラメーターを設定するには、適切な Verilog 構文を上位ポート宣言の前に配置します。

(* IOSTANDARD = "value" *)


// Sets the I/O Standard on the STATUS output to LVCMOS12(* IOSTANDARD = "LVCMOS12" *) output STATUS,

VHDL 構文

適切な VHDL 属性構文を上位ポート宣言の前に配置します。


attribute IOSTANDARD : string;attribute IOSTANDARD of <port_name>: signal is "<standard>";

説明 :


VHDL の構文例

STATUS : out std_logic;attribute IOSTANDARD : string;-- Sets the I/O Standard on the STATUS output to LVCMOS12attribute IOSTANDARD of STATUS: signal is "LVCMOS12";

XDC 構文

IOSTANDARD は、デザイン内のポートオブジェクトに XDC 制約として定義することもできます。

set_property IOSTANDARD value [get_ports port_name]

説明 :


XDC の構文例

# Sets the I/O Standard on the STATUS output to LVCMOS12set_property IOSTANDARD LVCMOS12 [get_ports STATUS]


• I/O 配置



• DRC レポート

• place_design





関連項目


• OBUF

• OBUFT

• IOBUF

KEEP_COMPATIBLE

FPGA デザインプロセス中に、デバイスをより大きいものや、別のパーツに変更する必要が出てくることがあります。 KEEP_COMPATIBLE プロパティでは、必要に応じてデザインのターゲットデバイスを変更することができるように、現在のデザインと互換性があるはずの 1 つまたは複数のザイリンクス FPGA パーツのリストを定義します。これにより、指定したデバイス間には互換性のない IO または PACKAGE_PINS が使用されないようになり、デザインが現在のパーツまたは互換性のあるパーツにマップできるようになります。

KEEP_COMPATIBLE プロパティを使用すると、 I/O ピン割り当てが指定した互換性のあるデバイスのリスト間で動作するように、デザインフローの早期段階で互換性のある代替デバイスを定義できます。 Vivado Design Suite では、全パーツで共通ではないピンへ I/O ポートが割り当てられないようにパッケージピンに PROHIBIT プロパティが定義されます。




• current_design

値

COMPATIBLE_PART は、現在のターゲットパーツのデバイスとパッケージを組み合わせて定義されます。たとえば、xc7k70tfbg676-2 パーツには、次のようなプロパティがあります。

NAME xc7k325tffg676-2DEVICE xc7k325tPACKAGE ffg676COMPATIBLE_PARTS xc7k160tfbg676 xc7k160tffg676 xc7k325tfbg676

xc7k410tfbg676 xc7k410tffg676 xc7k70tfbg676

パーツオブジェクトの COMPATIBLE_PARTS プロパティでは、さまざまな DEVICE および PACKAGE がリストされます。 SPEED は指定されません。この結果、互換性のあるパーツは次のようになります。

xc7k160tfbg676-1xc7k160tfbg676-2xc7k160tfbg676-2Lxc7k160tfbg676-3xc7k160tffg676-1xc7k160tffg676-2





xc7k160tffg676-2Lxc7k160tffg676-3xc7k325tfbg676-1xc7k325tfbg676-2xc7k325tfbg676-2Lxc7k325tfbg676-3xc7k410tfbg676-1xc7k410tfbg676-2xc7k410tfbg676-2Lxc7k410tfbg676-3xc7k410tffg676-1xc7k410tffg676-2xc7k410tffg676-2Lxc7k410tffg676-3xc7k70tfbg676-1xc7k70tfbg676-2xc7k70tfbg676-2Lxc7k70tfbg676-3

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property KEEP_COMPATIBLE {value1 value2 valueN} [current_design]

{value1 value2 valueN} は、PART オブジェクトに定義される、1 つまたは複数の COMPATIBLE_PARTS になります。現在のデザインのターゲットパーツに対する COMPATIBLE_PART は、次の Tcl コマンドを使用すると取得できます。

get_property COMPATIBLE_PARTS [get_property PART [current_design]]

XDC の構文例

set_property KEEP_COMPATIBLE {xc7k160tfbg676 xc7k410tffg676} [current_design]

使用可能な段階

• I/O 配置

• 配置





KEEP_HIERARCHY

KEEP_HIERARCHY は、適化がバウンダリを越えて実行されないようにするため、ユーザー階層の保持を指示します。これでフロアプラン、解析、デバッグがしやすくなりますが、適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。

推奨 : 悪影響が出ないようにするには、KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、合成前に適用するとも効果的です。

KEEP_HIERARCHY は、階層レベルが変更されないようにするためのプロパティです。Vivado 合成では、RTL で指定されたのと同じ階層が保持されるよう試みられますが、QoR (結果の品質) を改善するために階層がフラットにされたり、変更されることもあります。

インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。

これが QoR に影響を与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述するモジュールには使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、またはインスタンスに指定できます。 RTL でのみ設定可能です。


すべて



° ユーザー定義のインスタンス

値


階層を超えて適化されます。

• TRUE

適化が階層バウンダリを超えないようになり、階層が保持されます。

構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* KEEP_HIERARCHY = "TRUE" *) reset_sync #( .STAGES(5)





) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

モジュールの場合

(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);

インスタンスの場合

(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));

VHDL 構文


attribute KEEP_HIERARCHY : string;


attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";

説明 :

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute KEEP_HIERARCHY : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );

モジュールの場合

attribute keep_hierarchy : string;

attribute keep_hierarchy of beh : architecture is "yes";

インスタンスの場合

attribute keep_hierarchy : string;

attribute keep_hierarchy of u0 : label is "yes";

XDC 構文

set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]

説明 :

• instance_name はレジスタインスタンスです。





XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]



• opt_design

• phys_opt_design

• synth_design

KEEPER

KEEPER は、トライステート出力または双方向ポートにウィークドライバーを適用し、駆動されていないときに値を

保持します。ポートに接続される出力ネットの値が保持されます。

たとえば、指定したポートを介してロジック 1 が駆動される場合、 KEEPER はウィークまたは抵抗 1 をそのポートまで駆動します。その後ネットドライバーがトライステート状態になると、 KEEPER は接続されたポートを介してウィークまたは抵抗 1 をネットに駆動し続け、値を保持します。

入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができます。バッファーに接続されているポートオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用できます。

• PULLUP

• PULLDOWN

• KEEPER


すべて



° 上位ポート

値

• TRUE | YES :指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。

• FALSE | NO :キーパー回路を使用しません。デフォルトです。





構文

Verilog 構文

Verilog 制約をポート宣言の直前に配置します。

Verilog 制約は次のように指定します。

(* KEEPER = " {YES|NO|TRUE|FALSE}" *)

VHDL 構文

VHDL 制約は次のように宣言して指定します。

attribute keeper: string;attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property KEEPER {TRUE|FALSE} [get_ports port_name]

説明 :

• port_name は、入力、出力、入出力ポートの名前です。

XDC の構文例

# Use a keeper circuit to preserve the value on the specified portset_property KEEPER TRUE [get_ports wbWriteOut]


• 論理から物理へのマッピング

関連項目

180 ページの「PULLDOWN」

182 ページの「PULLUP」





LOC

LOC は、ターゲットのザイリンクス FPGA のデバイスリソースにロジックセルを配置します。

推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティを使用します。





° プリミティブセルすべて

値

サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など)

構文

Verilog 構文

Verilog 属性はコンポーネントのインスタンシエーションの直前に配置します。

推論されたレジスタの SRL または LUTRAM の reg を 1 つのデバイスサイトに配置できる場合は、この Verilog 属性はその reg 宣言前にも配置できます。

(* LOC = "site_name" *)// Designates placed_reg to be placed in Slice site SLICE_X0Y0(* LOC = "SLICE_X0Y0" *) reg placed_reg;

VHDL 構文


attribute LOC : string;


attribute LOC of instance_name : label is "site_name";





説明 :

• instance_name はインスタンシエート済みプリミティブのインスタンス名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed-- in Slice site SLICE_X0Y0attribute LOC of placed_reg : label is "SLICE_X0Y0";

推論済みインスタンスの場合、 VHDL 属性は次のように指定します。

attribute LOC of signal_name : signal is "site_name";

説明 :

• signal_name は 1 つのサイトに配置可能な推論済みプリミティブの信号名です。

VHDL の構文例

-- Designates inferred register placed_reg to be placed in Slice site SLICE_X0Y0attribute LOC of placed_reg : signal is "SLICE_X0Y0";

XDC 構文

set_property LOC site_name [get_cells instance_name]

説明 :

• instance_name はプリミティブインスタンスです。

XDC の構文例

# Designates placed_reg to be placed in Slice site SLICE_X0Y0set_property LOC SLICE_X0Y0 [get_cells placed_reg]



• place_design

関連項目

• 93 ページの「BEL」

• 167 ページの「PACKAGE_PIN」

• 170 ページの「PBLOCK」





LOCK_PINS

LOCK_PINS はセルプロパティで、ザイリンクス FPGA デバイスリソースの物理 LUT 入力 (A6、 A5、 A4...) への論理LUT 入力 (I0、 I1、 I2...) のマッピングを指定します。タイミングクリティカルな LUT 入力を、高速の A6 および A5の物理 LUT 入力にマップするために使用するのが一般的です。

デフォルトでは、LUT ピンは番号の大きいものから小さいものへ順番にマップされます。大番号の論理ピンは大番号の物理ピンにマップされます。

• A6LUT に配置された LUT6 のデフォルトのピンマッピングは次のようになります。

I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1


I5:A5 I4:A4 I3:A3 I2:A2 I1:A1


I1:A6 I0:A5

LOCK_PINS プロパティは Vivado 配線で使用されますが、タイミングを改善できるような場合でも、ロックされている LUT でのピンマッピングは変更されません。 LOCK_PINS は指定配線でも重要です。指定配線により接続されているピンが別のピンとスワップされる場合、指定配線はその LUT の接続と一致しなくなり、エラーになります。指定配線ネットにより駆動される LUT セルすべてのピンは、 LOCK_PINS を使用してロックしておく必要があります。指定配線の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 13]を参照してください。

注記 : DONT_TOUCH は LOCK_PINS を暗示しません。

「phys_opt_design -critical_pin_opt」というコマンドで適化を実行する場合、 LOCK_PINS プロパティが設定されているセルは適化されず、 LOCK_PINS で指定されているピンマッピングは保持されます。phys_opt_design コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。

LOCK_PINS プロパティがセルから削除されると、ピンマッピングは消去され、ピンを自由にスワップできるようになります。しかし、現行のピン割り当てはすぐに変更にはなりません。




• LUT セル (get_cells)

値

• LOCK_PINS {I0:A6 I1:A5} :1 つまたは複数のピンマッピングペア。論理ピンと物理ピンのペアを使用して、LUT 論理ピンが LUT 物理ピンに割り当てられます。

° LOCK_PINS の値にはピンマッピングを順不同にリストでき、 HDL の場合はカンマで、 XDC の場合はホワイトスペースで区切ります。

° インスタンスピンの範囲は LUT1 の場合は I0、 LUT6 の場合は I0 から I5 までになります。物理ピンの範囲は、 LUT6 の場合は A6 ( 速) から A1 まで、 LUT5 の場合は A5 ( 速) から A1 までになります。





ヒント : ISE でサポートされている ALL の値、または ALL を暗示する値なしは、 Vivado Design Suite ではサポートされていません。すべてのピンをロックするには、各ピンを明示的に指定する必要があります。リストされていない論理ピンは、デフォルトのマッピングで物理ピンにマップされます。

構文

Verilog 構文

LOCK_PINS の値は Verilog 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当てることができます。

次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置しています。

(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (...

Verilog 例

module top ( i0, i1, i2, i3, i4, i5, o0); input i0; input i1; input i2; input i3; input i4; input i5; output o0;

(* LOCK_PINS = "I1:A5,I2:A6" *) LUT6 #( .INIT(64'h0000000000000001)) LUT_inst_0 (.I0(i0), .I1(i1), .I2(i2), .I3(i3), .I4(i4), .I5(i5), .O(o0));endmodule

VHDL 構文

LOCK_PINS の値は VHDL 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当てることができます。

次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置しています。

attribute LOCK_PINS : string;





attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";...

VHDL の例

entity top is port ( i0, i1, i2, i3, i4, i5 : in std_logic; o0 : out std_logic);end entity top;

architecture struct of top is

attribute lock_pins : string; attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";

begin LUT_inst_0 :LUT6 generic map ( INIT => "1" ) port map ( I0 => i0, I1 => i1, I2 => i2, I3 => i3, I4 => i4, I5 => i5, O => o0 );end architecture struct;

XDC 構文

Vivado Design Suite で set_property という Tcl コマンドを使用し、LUT セルに LOCK_PINS プロパティを設定できます。

set_property LOCK_PINS {pin pairs} [get_cells instance_name]

説明 :

• instance_name には LUT セルが 1 つまたは複数入ります。

重要 : XDC の場合は Tcl リスト構文に合わせるため、ピンペアをホワイトスペースで区切る必要がありますが、HDL構文の場合はカンマで値を区切る必要があります。

XDC の構文例

% set myLUT2 [get_cells u0/u1/i_365]% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2% get_property LOCK_PINS $myLUT2I0:A5 I1:A6% reset_property LOCK_PINS $myLUT2% set myLUT6 [get_cells u0/u1/i_768]% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares


• phys_opt_design





• route_design

関連項目

• 93 ページの「BEL」

• 112 ページの「DONT_TOUCH」

• 152 ページの「LOC」

LUTNM

LUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、 SRL16 または LUTRAM コンポーネントが同じ LUT6サイトに配置されます。 LUTNM はペアで指定する必要があり、どちらも同じグループ名で互換性のあるインスタンスタイプである必要があります。

LUTNM と HLUTNM の相違点

HLUTNM は、別のユーザー階層にある 2 つの LUT コンポーネントを統合するために使用できます。同じユーザー階層にある 2 つの LUT コンポーネントを一緒のグループにする場合は LUTNM を使用します。





° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)

° SRL (SRL16E)

° LUTRAM (RAM32X1S)

値

一意のグループ名

構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必要があります。

(* LUTNM = "group_name" *)


// Designates state0_inst to be placed in same LUT6 as state1_inst





// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)(* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general outpu .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation

VHDL 構文


attribute LUTNM : string;


attribute LUTNM of instance_name : label is "group_name";

説明 :


VHDL 属性は、同じ論理階層のペアで使用する必要があります。

VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute LUTNM : string;attribute LUTNM of state0_inst : label is "LUT_group1";attribute LUTNM of state1_inst : label is "LUT_group1";begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)state0_inst :LUT5

generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input





I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 State1_inst :LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation

XDC 構文

set_property LUTNM group_name [get_cells instance_name]

説明 :


XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property LUTNM LUT_group1 [get_cells U1/state0_inst]set_property LUTNM LUT_group1 [get_cells U2/state1_inst]


• place_design

関連項目

• 「HLUTNM」





LVDS_PRE_EMPHASIS

UltraScale では、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、LVDS_PRE_EMPHASIS プロパティが使用されます。

ある I/O 規格をインプリメントするドライバーでの伝送ラインロスを補うため、 LVDS トランスミッターのプリエンファシスは信号遷移で電圧をブーストします。DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプリエンファシスは、シンボル間の干渉を低減し、伝送ラインロスの影響を低限に抑えるために使用できます。

ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシーバーでの「EQUALIZATION」と組み合わせることができます。

トランスミッターのプリエンファシスは、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッジレートを高め、それは周辺信号のクロストークも高めます。

プリエンファシスの影響は伝送ライン特性に依存しているため、影響が小限のものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性があります。





値

• TRUE - 差動入力および双方向バッファーのプリエンファシスをイネーブルにし、 LVDS I/O をインプリメントします。

• FALSE (デフォルト ) - プリエンファシスをイネーブルにしません。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは LVDS_PRE_EMPHASIS 属性を次のような構文で使用します。

set_property LVDS_PRE_EMPHASIS <TRUE|FALSE> [get_ports port_name]

説明 :





• set_property LVDS_PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。

関連項目

• 117 ページの「EQUALIZATION」

• 178 ページの「PRE_EMPHASIS」

MARK_DEBUG

Vivado ツールのハードウェアマネージャー機能を使用して、デバッグ用に保持する必要があるネットを指定します。これにより、適化で指定した信号が削除されなくなります。 MARK_DEBUG は、信号を保持して、 FPGA 操作中にその信号の値を簡単に観察できるようにするためのプロパティです。





° 内部配列にアクセス可能なネットすべて

注記 :一部のネットには専用コネクティビティなどがあり、デバッグのときに表示されなくなるようなものがあります。

値

• TRUE

• FALSE

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を上位出力ポート宣言の前に配置します。

(* MARK_DEBUG = "{TRUE|FALSE}" *)


// Marks an internal wire for ChipScope debug(* MARK_DEBUG = "TRUE" *) wire debug_wire,

VHDL 構文

この属性を設定するには、適切な VHDL 属性構文を上位出力ポート宣言の前に配置します。






attribute MARK_DEBUG : string;


attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;

説明 :

• signal_name は内部信号です。

VHDL の構文例

signal debug_wire : std_logic;attribute MARK_DEBUG : string;-- Marks an internal wire for ChipScope debugattribute MARK_DEBUG of debug_wire : signal is “TRUE”;

XDC 構文

set_property MARK_DEBUG value [get_nets net_name]

説明 :

• net_name は信号名です。

XDC の構文例

# Marks an internal wire for ChipScope debugset_property MARK_DEBUG TRUE [get_nets debug_wire]


• place_design

• ChipScope

関連項目

• 「DONT_TOUCH」

MAX_FANOUT

MAX_FANOUT は、レジスタおよび信号のファンアウトの制限を設定します。整数値を指定します。

MAX_FANOUT は、合成のグローバルオプション -fanout_limit のデフォルト値よりも優先されます。デザイン全体のデフォルト値は、 [Project Settings] ダイアログボックスの [Synthesis] ページまたは synth_design コマンドの-fanout_limit オプションを使用して設定します。

重要 : MAX_FANOUT 属性は強制的に適用されますが、 -fanout_limit はガイドラインとして使用され、強制されません。ファンアウトを厳密に制御する必要がある場合は、 MAX_FANOUT を使用してください。また、 -fanout_limit オプションとは異なり、 MAX_FANOUT は制御信号にも適用されます。 -fanout_limit オプションは制御信号 (セット、リ





セット、クロックイネーブルなど) には適用されないので、これらの信号を複製する必要がある場合は MAX_FANOUTを使用してください。

この属性は、レジスタおよび組み合わせ信号にのみ使用できます。ファンアウトの制限に従うため、レジスタまたは組み合わせ信号を駆動する信号が複製されます。この属性は RTL または XDC で設定できます。

アーキテクチャ


適用可能エレメント

• レジスタおよび組み合わせ信号

値

• <Integer> : 信号を分配するために、ドライバーを複製する回数の大値を指定します。

構文

Verilog 構文

信号

(* max_fanout = 50 *) reg sig1;

VHDL 構文

signal sig1 : std_logic;

attribute max_fanout : integer;

attribute max_fanout : signal is 50;

XDC 構文

set_property MAX_FANOUT <number> [get_nets -hier <net_name>]


• 合成

• 適化





ODT

ODT (On-Die Termination) プロパティは、サポートされている I/O 規格の DCI (digitally controlled impedance) および非DCI バージョンの両方に対し、 ODT の値を定義するのに使用します。外部抵抗ではなく ODT を使用する利点は、レシーバー側のスタブを完全に除去することでシグナルインテグリティが改善される点です。

ODT は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートしています。 I/Oバンクの VCCO は、予期どおりの動作を得るため、 ODT 属性に合わせた電圧レベルに接続しておく必要があります。I/O 規格に必要な VCCO レベルの詳細については、『UltraScale SelectIO ユーザーガイド』 (UG571) [参照 6]を参照してください。

パラレル終端をサポートする I/O 規格の場合は、 DCI は VCCO /2 の電圧レベルのテブナン等価抵抗または分割終端抵抗を作成します。 POD および HSUL 規格の場合は、 DCI は VCCO 電圧レベルのシングル終端をサポートしています。終端抵抗の正確な値は ODT の値によって決まります。分割抵抗の DCI に使用可能な ODT 値は、 RTT_40、 RTT_48、RTT_60、 RTT_NONE です。

注記 : DCI はハイパフォーマンス (HP) I/O バンクでのみ使用可能です。ハイレンジ (HR) I/O バンクでは DCI はサポートされていません。

HR および HP の I/O バンクの両方に、オプションのキャリブレーションなしのオンチップ分割終端機能があり、これは、 HSTL および SSTL 規格に対し、ターゲット抵抗値の 2 倍の抵抗を付加する 2 つの内部抵抗器を使用してテブナン等価回路を作成します。 POD および HSUL の I/O 規格の場合は、キャリブレーションなしのオンチップシングル終端機能があります。終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ポートにあります。

DCI ベースの I/O 規格を使用することにより、デザインで DCI またはキャリブレートなしの終端のどちらが使用されるかが決まります。DCI とキャリブレートなしの両方の I/O 規格で、終端抵抗の値は ODT 属性によって決まります。

しかし、キャリブレートなしのオプションと DCI との重要な違いは、 DCI の場合は、 VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、キャリブレートなしの入力終端機能の場合は、温度、プロセス、電圧の変動を補正するためのキャリブレーションルーチンのない、ODT 属性によって決定される内部抵抗を使用する点です。





° 入力および双方向バッファーに接続されているもの

値

• RTT_40

• RTT_48

• RTT_60

• RTT_120

• RTT_240

• RTT_NONE

注記 :使用可能な I/O 規格およびコンフィギュレーションすべてに対し、すべての値が使用できるわけではありません。





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは ODT 属性を次のような構文で使用します。

set_property ODT <VALUE> [get_ports port_name]

説明 :

• set_property ODT は ODT をイネーブルにします。

• <Value> には指定の IOSTANDARD に対しサポートされている ODT 値の 1 つが入ります。


関連項目


OFFSET_CNTRL

レシーバーオフセット制御である OFFSET_CNTRL は、プロセス変動を補正するため、 UltraScale デバイスで一部のI/O 規格に対し使用できます。 OFFSET_CNTRL はハイパフォーマンス (HP) I/O にのみ割り当てることができます。

I/O 規格のサブセットの場合、HP I/O バンクで、±35 mV までのプロセス変動が原因で発生する入力バッファーのオフセットをキャンセルするオプションが UltraScale アーキテクチャにはあります。

この機能は入力および双方向バッファープリミティブに対し使用できます。

オフセットキャリブレーションでは、ユーザーのインターコネクトロジックデザインに制御ロジックを構築することが求められます。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』 (UG571) [参照 6]を参照してください。




• 入力または双方向バッファー (get_cells) :

° IBUFE3





° IBUFDSE3

° IOBUFE3

° IOBUFDSE3

値

OFFSET_CNTRL 属性に使用できる値は次のとおりです。

• CNTRL_NONE (デフォルト ) - オフセットキャンセルをイネーブルにしません。

• FABRIC - 任意の I/O バンクでオフセットキャンセルを実行します。

重要 : オフセットキャンセルを実行するには、デバイスにオフセット制御回路が必要です。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは OFFSET_CNTRL 属性を次のような構文で使用します。

set_property OFFSET_CNTRL value [get_ports port_name]

説明 :

• set_property OFFSET_CNTRL はオフセットキャンセル機能をイネーブルにします。

• <Value> には有効な OFFSET_CNTRL 値のいずれかが入ります。

• port_name は接続されている入力または双方向ポートです。


• 配置

• 配線





PACKAGE_PIN

PACKAGE_PIN では、デバイスの物理的なパッケージピンへの論理デザインの上位ポートの割り当てまたは配置を定義ます。

推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティを使用します。ターゲットザイリンクス FPGA のデバイスリソースにロジックセルを割り当てるには、 LOC プロパティを使用します。





° 上位ポート

値

パッケージピン名

構文

Verilog 構文

Verilog 属性をポート宣言の直前に配置します。

(* PACKAGE_PIN = "pin_name" *)


// Designates port CLK to be placed on pin B26(* PACKAGE_PIN = "B26" *) input CLK;

VHDL 構文


attribute PACKAGE_PIN : string;


attribute PACKAGE_PIN of port_name : signal is "pin_name";

VHDL の構文例

-- Designates CLK to be placed on pin B26attribute PACKAGE_PIN of CLK : signal is "B26";





XDC 構文

set_property PACKAGE_PIN pin_name [get_ports port_name]

XDC の構文例

# Designates CLK to be placed on pin B26set_property PACKAGE_PIN B26 [get_ports CLK]


• ピン配置

• place_design

関連項目

「LOC」

PATH_MODE

PATH_MODE は、ファイルを探す際またはパスベースの制約またはプロパティを読み出す際に Vivado Design Suite でパスがどのように処理されるかを決定するプロパティです。

Vivado Design Suite では、プロジェクトのすべてのファイル、およびファイルとディレクトリを参照するほとんどのプロパティに対して、そのファイルまたはディレクトリへの相対パスと絶対パスの両方を格納および維持しようとされます。プロジェクトを開くと、そのファイルおよびディレクトリを探すためにこれらのパスが使用されます。デフォルトでは、 Vivado Design Suite はこれらのパスの検索に [RelativeFirst] が使用されるので、初に相対パスが、その後に絶対パスが検索されます。PATH_MODE プロパティを使用すると、Vivado ツールでの指定したオブジェクトのファイルパスまたはプロパティの処理方法を変更できます。

ヒント : 一部のパスでは、特に Windows でパスのドライブが異なる場合、 Vivado では相対パスが維持できません。これらの場合、絶対パスのみが格納されます。

[RelativeFirst] または [AbsoluteFirst] 設定が使用されると、オブジェクトを見つけるのに代替パスまたは 2 つ目のパスを使用する必要がある場合、 Vivado ツールで警告が表示されます。




• ソースファイル (get_files)





値

• RelativeFirst : プロジェクトまでの相対パスを使用してファイルを見つけます。このパスを使用してファイルを見つけることができない場合は、絶対パスを使用します。これは、デフォルトの値で、ほとんどの場合に適した方法です。

• AbsoluteFirst : 絶対パスを使用してファイルを見つけます。ファイルを見つけることができない場合は、相対パスを使用します。 [AbsoluteFirst] または [AbsoluteOnly] は、ファイルが決まったリポジトリに格納されている場合(たとえば、デザイングループまたは企業内全員で使用される標準的なファイル) や IP のライブラリに向いています。

• RelativeOnly : 相対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、それを示すメッセージが表示され、ファイルが存在しないものとして処理されます。 [RelativeOnly] または[AbsoluteOnly] 設定は、同じファイル名のファイルが複数あり、正しいファイルを必ず見つける必要のある場合に向いています。

• AbsoluteOnly : 絶対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、それを示すメッセージが表示され、ファイルが存在しないものとして処理されます。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property PATH_MODE AbsoluteFirst [get_files *IP/*]


• プロジェクト管理およびファイルの位置





PBLOCK

PBLOCK は Vivado Design Suite で Pblock に割り当てられるセルに設定する読み出し専用のプロパティです。

Pblock とはセルの集合体で、 1 つまたは複数の長方形のエリア/領域を指し、このエリアで Pblock に含められるデバイスリソースを指定します。 Pblock は、関連ロジックをグループにまとめて、ターゲットデバイスのある領域にそれを割り当てるため、フロアプランニング中に使用されます。デザインのフロアプランニングでの Pblock の使用については、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 15] を参照してください。

Pblock は create_pblock Tcl コマンドを使用して作成し、 add_cells_to_pblock コマンドを使用してセルに追加します。次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}

1 行目は Pblock を作成し、それに名前を指定します。

2 行目は Pblock にロジックセルを割り当てます。この場合、指定の階層モジュールにあるセルがすべて Pblock に割り当てられます。特定の Pblock に割り当てられたセルには PBLOCK プロパティが割り当てられます。

後続のコマンド resize_pblock は、 Pblock 内に含まれるデバイスリソースの範囲を指定して、 Pblock のサイズを定義します。 Pblock には、 SLICE、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイスリソースタイプのグリッドに分かれています。これらのタイプに当てはまらないロジックは、デバイスの任意位置に配置することができます。特定の階層レベルにブロック RAM のみを制約するには、それ以外の Pblock グリッドをディスエーブルにします (または単に定義しない)。

上記の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。





値

• <NAME> : セルが割り当てられる Pblock の名前です。この Pblock 名は、 create_pblock コマンドで Pblock を作成するときに定義します。

構文

Verilog 構文

該当なし





VHDL 構文

該当なし

XDC 構文

Pblock は次の Tcl コマンドを使用して、 XDC ファイルあるいは直接デザインで定義することができます。

create_pblock <pblock_name>

XDC の例

次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}



• place_design

関連項目

93 ページの「BEL」

106 ページの「CONTAIN_ROUTING」

152 ページの「LOC」

118 ページの「EXCLUDE_PLACEMENT」





POST_CRC

POST_CRC は、コンフィギュレーションロジックの巡回冗長検査 (CRC) というエラー検出機能のオン/オフを設定し、コンフィギュレーションメモリへの変更があれば通知されるようにします。

POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットから CRC 値を計算します。コンフィギュレーションデータフレームの読み込みが終了すると、コンフィギュレーションビットストリームはデバイスに対し Check CRC 命令を出力し、それに続いてあらかじめ計算された CRC 値が出力されます。デバイスにより計算された CRC 値がビットストリームの期待 CRC 値に一致しないと、デバイスは INIT_Bを Low にし、コンフィギュレーションを中止します。詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』(UG570) [参照 5] を参照してください。

CRC がディスエーブルの場合、 CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC 値は算出されません。





° 現在のインプリメント済みのデザイン

値

• DISABLE :Post CRC チェック機能をディスエーブルにします (デフォルト )。

• ENABLE :Post CRC チェック機能をイエーブルにします。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC ENABLE | DISABLE [current_design]

XDC の構文例

set_property POST_CRC Enable [current_design]






• write_bitstream

• launch_runs

関連項目

• 173 ページの「POST_CRC_ACTION」

• 174 ページの「POST_CRC_FREQ」

• 176 ページの「POST_CRC_INIT_FLAG」

• 177 ページの「POST_CRC_SOURCE」

POST_CRC_ACTION

POST_CRC_ACTION はコンフィギュレーションロジック CRC エラー検出モードに使用されます。このプロパティは、 CRC の不一致が検出されたときのデバイスの対処方法を決めるもので、その対処方法には、エラー訂正、操作実行、コンフィギュレーション停止があります。

リードバック中、シンドロームビットは毎フレーム計算されます。シングルビットエラーが検出されると、リードバックはすぐに中止されます。 POST_CRC_ACTION プロパティにより訂正が行われる場合、リードバック CRC ロジックがシングルビットエラーの訂正を実行します。エラーが出ているフレームは再度リードバックされ、シンドロームの情報を使用して、エラーになっているビットは修正されてフレームに書き戻されます。POST_CRC_ACTIONが Correct_And_Continue に設定されている場合は、リードバックロジックが初のアドレスから再開始します。Correct_And_Halt に設定されている場合は、リードバックロジックは訂正後に停止します。詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 5] を参照してください。

「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。






値

• HALT :CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、そしてあらかじめ計算された CRC との比較が中止になります。

• CONTINUE :CRC の比較により CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。

• CORRECT_AND_CONTINUE :CRC の比較により CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。





• CORRECT_AND_HALT :CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は中止になります。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_ACTION <VALUE> [current_design]

説明 :

• <VALUE> には POST_CRC_ACTION プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_ACTION correct_and_continue [current_design]


• write_bitstream

• launch_runs

関連項目

• 172 ページの「POST_CRC」




POST_CRC_FREQ

POST_CRC_FREQ は、現在のデザインに対し、コンフィギュレーション CRC チェックが実行される周波数を設定します。

「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。 POST_CRC プロパティをイネーブルにすると、ビットストリームの予め計算されている値と、コンフィギュレーションメモリセルをリードバックすることで計算される内部 CRC 値を周期的に比較できるようになります。

POST_CRC_FREQ は、リードバックの周波数を MHz で定義し、デフォルト値は 1MHz です。










値

• MHz で周波数を定数で指定します。使用できる値は次のとおりです。

° 1 2 3 4 6 7 8 10 12 13 16 17 22 25 26 27 33 40 44 50 66 100

° デフォルト = 1 MHz

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_FREQ <VALUE> [current_design]

説明 :

• <VALUE> には POST_CRC_FREQ プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_FREQ 50 [current_design]


• write_bitstream

• launch_runs

関連項目









POST_CRC_INIT_FLAG

POST_CRC_INIT_FLAG は、SEU (Single Event Upset) エラー信号の出力として INIT_B ピンをイネーブルにするかどうかを決定します。

エラーコンディションは常に FRAME_ECC サイトから出力されます。しかし、 POST_CRC_INIT_FLAG がイネーブルになっている場合 (デフォルト )、 CRC エラーが発生すると INIT_B ピンもそれをフラグします。







値

• DISABLE :INIT_B ピンを使用せず、 FRAME_ECC サイトが CRC エラー信号のソースになります。

• ENABLE :INIT_B ピンはイネーブルになり、これが CRC エラー信号のソースになります。これがデフォルト設定です。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]

XDC の構文例

set_property POST_CRC_INIT_FLAG Enable [current_design]


• write_bitstream

• launch_runs





関連項目





POST_CRC_SOURCE

POST_CRC_SOURCE は、コンフィギュレーションメモリへの変更通知用にコンフィギュレーションロジック CRCのエラー検出機能が使用されるときの、 CRC 値のソースを指定します。


POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットから CRC 値を計算します。POST_CRC_SOURCE プロパティは、期待 CRC 値が予め計算された値からくるものなのか、または初のリードバックのコンフィギュレーションデータから得られるものなのかを定義します。






値

• PRE_COMPUTED :ビットストリームから期待 CRC 値を決定します。これがデフォルト設定です。

• FIRST_READBACK :この後繰り返されるリードバックでの比較用に、初のリードバックから実際の CRC 値を取得します。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]





XDC の構文例

set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]


• write_bitstream

• launch_runs

関連項目





PRE_EMPHASIS

伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、 PRE_EMPHASIS プロパティが使用されます。トランスミッタープリエンファシス (PRE_EMPHASIS) 機能により、ある I/O 規格の信号ドライバーにプリエンファシスを使用できるようになります。

ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシーバーでの「EQUALIZATION」と組み合わせることができます。

理想的な信号は、周波数のシンボル間隔内でロジック遷移を実行します。しかしロスの多い伝送ラインではシンボル間隔が長くなる可能性があります。伝送ラインロスを踏まえ、プリエンファシスは遷移で電圧ゲインを提供します。周波数ドメインでは、プリエンファシスによりデータストリームの各遷移で高周波が引き上げられます。

プリエンファシスの選択は、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッジレートを高め、それは周辺信号のクロストークも高めます。

プリエンファシスのクロストークおよび信号不連続性の影響は伝送ライン特性に依存しているため、影響が小限のものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性があります。


UltraScale







値

PRE_EMPHASIS 属性に使用できる値は次のとおりです。

• RDRV_NONE (デフォルト ) - トランスミッターのプリエンファシスをイネーブルにしません。

• RDRV_240 - プリエンファシスをイネーブルにします。

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC ファイルでは PRE_EMPHASIS 属性を次のような構文で使用します。

set_property PRE_EMPHASIS value [get_ports port_name]

説明 :

• set_property PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。

関連項目

• 117 ページの「EQUALIZATION」

• 160 ページの「LVDS_PRE_EMPHASIS」

PROHIBIT

PROHIBIT では、配置に使用できないピンまたはサイトを指定します。




• サイト (get_sites)

• BEL (get_bels)





値

1

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property PROHIBIT 1 [get_sites site]

XDC の構文例

# Prohibit the use of package pin Y32set_property prohibit 1 [get_sites Y32]


• I/O 配置

• place_design

PULLDOWN

PULLDOWN はトライステート出力または双方向ポートにウィーク Low を適用し、フローティングしないようにし、

トライステートネットが駆動されていないときにフローティングしないよう、ロジック Low に確約します。

入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができます。バッファーに接続されているネットオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用できます。

• PULLUP

• PULLDOWN

• KEEPER










° 上位ポート

値

• TRUE | YES :駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。

• FALSE | NO :プルダウン回路を使用しません。デフォルトです。

構文

Verilog 構文

Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。

(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)

VHDL 構文


attribute pulldown: string;


attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property PULLDOWN {TRUE|FALSE} [get_ports port_name]

説明 :


XDC の構文例

# Use a pulldown circuitset_property PULLDOWN TRUE [get_ports wbWriteOut]



関連項目

• 150 ページの「KEEPER」

• 182 ページの「PULLUP」





PULLUP

PULLUP はトライステート出力または双方向ポートにウィーク High を適用し、フローティングしないようにします。トライステートネットが駆動されていないときにフローティングしないよう、ロジック High に確約します。

入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができます。バッファーに接続されているネットオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用できます。

• PULLUP

• PULLDOWN

• KEEPER






° 上位ポート

値

• TRUE | YES :駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。

• FALSE | NO :プルアップ回路を使用しません。デフォルトです。

構文

Verilog 構文


(* PULLUP = " {YES|NO|TRUE|FALSE}" *)

VHDL 構文


attribute pullup: string;


attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;





XDC 構文

set_property PULLUP {TRUE|FALSE} [get_ports port_name]

説明 :


XDC の構文例

set_property PULLUP TRUE [get_ports wbWriteOut]



関連項目

• 150 ページの「KEEPER」

• 180 ページの「PULLDOWN」

REF_NAME

これはデザインのセルに設定する読み出し専用のプロパティで、セルを識別する論理セル名を指定します。

この REF_NAME プロパティは Vivado Design Suite により自動的に定義され、 HDL や XDC でユーザーが変更することはできません。参照用に使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルターおよび Vivado Tcl コマンドクエリーを定義するのに非常に便利です。

たとえば、 RAM セルのクロックピンを選択するには、セルの REF_NAME プロパティに基づいてピンオブジェクトをフィルターにかけます。

get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}





値

該当なし





構文

該当なし


なし

REF_PIN_NAME

これはデザインのピンに設定する読み出し専用のプロパティで、ピンを識別する論理セル名を指定します。

REF_PIN_NAME は、ピンの NAME または HIERARCHICAL NAME から自動的に定義され、HDL や XDC でユーザーが変更することはできません。参照用に使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルターおよび Vivado Tcl コマンドクエリーを定義するのに非常に便利です。




• ピン (get_pins)

値

該当なし

構文

該当なし


なし





RLOC

H_SET、 HU_SET、 U_SET などのセットに割り当てられているロジックエレメントの相対的な配置を RLOC 制約は定義します。

RLOC が RTL ソースファイルにある場合、 H_SET、 HU_SET、 U_SET プロパティは、合成後のネットリストでセルの読み出し専用に RPM プロパティに変換されます。 RLOC プロパティは保持されますが、合成後には読み出し専用プロパティになります。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]を参照してください。

ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセット内のエレメントの配置を定義できます。たとえば、 RLOC 制約が 1 列にまとめられた 8 個のフリップフロップから成るグループに適用されている場合、マッププログラムはその列を維持し、 1 つのユニットとしてフリップフロップのグループ全体を移動します。それとは対照的に、 LOC 制約は、ほかのデザインエレメントへの参照なしに、ターゲットデバイスにデザインエレメントの絶対ロケーションを定義します。




• RTL ソースファイルのインスタンスまたはモジュール

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC=XmYn

説明 :

• m は X 軸の値を示す整数です。

• n は Y 軸の値を示す整数です。

ヒント : RLOC 制約の X および Y の値はデザインエレメント間の順序および関連性を定義し、ターゲットデバイスでの絶対ロケーションを定義するものではないため、これらの値は負の値になる場合があります。

構文

Verilog 構文

RLOC プロパティは、 RTL ソースファイル内で H_SET、 HU_SET、または U_SET で指定されるセット内のデザインエレメントの相対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));





Verilog 例

これは、 ffs 階層モジュールでシフトレジスタフリップフロップの RLOC プロパティを定義する Verilog モジュールです。

module inv (input a, output z);

LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));

endmodule // inv




(* RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));

assign q = outr; endmodule // ffs

ヒント : 先の例では、RLOC プロパティがあるので、ffs 階層モジュールの FD インスタンスに H_SET プロパティが使用されていることが暗示されています。





先の例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、合成されたデザインで階層を保持し、 RPM を定義する必要があります。


wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC: string;


attribute RLOC of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;

説明 :



• XmYn は指定されたデザインエレメントの RLOC 値を定義します。

XDC 構文

RLOC プロパティは XDC 制約を使用しては定義できません。 RLOC プロパティは相対的に配置されたマクロ (RPM)のオブジェクトの相対ロケーションを定義し、また合成されたデザインのネットリストでは読み出し専用の RPM および RLOC プロパティになります。




• place_design

• synth_design

関連項目

• 122 ページの「H_SET および HU_SET」











RLOCS

RLOCS は、Vivado Design Suite の create_macro Tcl コマンドにより作成された XDC マクロオブジェクトに割り当てられる読み出し専用のプロパティです。RLOCS が update_macro コマンドでアップデートされるとマクロに割り当てられます。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9]を参照してください。

RPM と同様に、 XDC マクロはセルグループを相対的に配置します。マクロは多くの点で RPM の類似していますが、大きな違いもあります。

• RLOC プロパティと、 H_SET、 HU_SET、または U_SET プロパティの組み合わせで RTL ソースファイルで RPMは定義されます。

• RPM は合成後のデザインでは変更できません。

• マクロは、相対配置制約によりグループ化されたリーフセルから作成され、合成後に変更できます。

• RPM を自動的にマクロに変換することはできません。

• RPM はデザインオブジェクトではなく、 XDC マクロコマンドを RPM に使用することはできません。

rlocs 引数にあるように、 update_macro コマンドでRLOCS プロパティの相対配置の値を指定します。

"cell0 rloc0 cell1 rloc1 … cellN rlocN"

XDC マクロオブジェクトの割り当てられている RLOCS プロパティを変更するには、 update_macro コマンドを使用します。

RLOCS プロパティは XDC マクロの一部である個々のセルそれぞれに対し RLOC プロパティに変換されます。この後、RLOC プロパティは、マクロのセルの相対配置を定義することにより、RPM に対するのと同じように機能します。





値

• Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3...:マクロのセルの名前と、その相対ロケーションがペアになっています。





構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

XDC マクロが作成され、セルおよび相対ロケーションが自動入力されるとき、 RLOCS プロパティが間接的に定義されます。

XDC の例

create_macro macro1update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}

report_property -all [get_macros macro1]Property Type Read-only Visible ValueABSOLUTE_GRID bool true true 0CLASS string true true macroNAME string true true macro1RLOCS string* true true u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5



• place_design

• synth_design

関連項目











RLOC_ORIGIN

RTL デザインで相対配置マクロ (RPM) の絶対ロケーション、または LOC を決めるのが RLOC_ORIGIN プロパティです。 RPM の定義および RLOC_ORIGIN プロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]を参照してください。

RPM は、 RTL デザインで H_SET、 HU_SET、または U_SET プロパティを使用して、セットにデザインエレメントを割り当てることで定義されます。この後、 RLOC プロパティを使用して、相互相対的にデザインエレメントの配置が割り当てられます。ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセット内のエレメントの配置を定義できます。

RPM のエレメント、その相対的配置を定義し終えると、RLOC_ORIGIN プロパティで、ターゲットデバイスへの RPMの絶対配置を定義できます。 RLOC_ORIGIN プロパティは、合成中に LOC 制約に変換されます。

Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の左下を定義します。これは、 RLOC_ORIGIN プロパティが X0Y0 のデザインエレメントであることが一般的です。 RPM の残りのセルは、グループの原点を基準とした相対ロケーション (RLOC) を使用して配置されます。




• RTL ソースファイル内のインスタンス

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC_ORIGIN=XmYn

説明 :

• m は整数の値で、 RPM の左下、ターゲットデバイスの X 軸の絶対値を表します。

• n は整数の値で、 RPM の左下、ターゲットデバイスの Y 軸の絶対値を表します。

構文

Verilog 構文

RLOC_ORIGIN プロパティは、ターゲットデバイスでの RPM の絶対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

次の上位 Verilog モジュールは、デザインの ffs モジュールの RLOC_ORIGIN プロパティを定義しています。

module top (





input clk, input d, output q );

wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

次の例は初の例と非常に類似していますが、RLOC_ORIGIN は初の ffs モジュール u0 だけに割り当てられていて、残りは相対配置用に RLOC プロパティで定義されている点が異なります。


wire c1, c2;

// what would happen if the origin places the RPM outside // device?

(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1); (* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2); (* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC_ORIGIN: string;


attribute RLOC_ORIGIN of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;

説明 :



• XmYn は指定されたデザインエレメントの RLOC_ORIGIN 値を定義します。

XDC 構文

RLOC_ORIGIN プロパティは合成されたデザインで LOC プロパティに変換されます。ターゲットデバイスに RPM のエレメントの 1 つを配置することで、 RPM の LOC プロパティは指定できます。 RPM のほかにエレメントは、このロケーションに相対的に配置され、 LOC プロパティに割り当てられます。







• place_design

• synth_design

関連項目







ROUTE_STATUS

ROUTE_STATUS は読み出し専用のプロパティで、ネット配線の新情報を反映させるため、 Vivado 配線プログラムでネットに割り当てます。

このプロパティは、 get_property または report_property コマンドを使用して、個々のネット別またはネットのグループ別に検索できます。

デザイン全体の ROUTE_STATUS を確認するには、 report_route_status コマンドを使用します。





値

• ROUTED :ネットが完全に配置配線されています。

• PARTIAL :ネットのすべてのピンおよびポートが配置され、ネットの一部は配線されていますが、配線されていない部分があるので route_design を実行する必要があります。

• UNPLACED :配置されていないピンやポートがあり、配置を完了させるため place_design を実行する必要があります。

• UNROUTED :ネットのすべてのピンおよびポートが配置されていますが、ネットに配線データがないため、配線を完了させるのに route_design 実行する必要があります。

• INTRASITE :ターゲットデバイスの同じサイト内で配線全体が完了していて、接続を完了させるのに配線リソースは不要です。これはエラーではありません。

• NOLOADS :配線に論理ロードがないか、配線可能なロードピンがないので、配線は不要です。これはエラーではありません。





• NODRIVER :配線に論理ドライバーがないか、配線可能なドライバーがないので、配線は不要です。これはデザインエラーです。

• HIERPORT :配線可能なロードまたはドライバーのない上位階層ポートに配線が接続されています。これはエラーではありません。

• ANTENNAS :配線に低 1 つのアンテナがある (アンテナとはサイトピンに接続する枝葉を指すが、そのサイトピンがこの論理ネットに接続されていることを表していない)、または配線に少なくとも 1 つの島がある (島とは論理ネットに関連付けられているサイトピンのいずれにも接続されていない配線の一部を指す)。これは配線エラーです。

• CONFLICTS :配線プログラムに次の配線エラーが 1 つ以上見られます。

° 配線の競合 :この配線のノードが 1 つ以上、ほかの配線、または同じ配線の別の分岐でも使用されています。

° サイトピンの競合 :サイト内のサイトピンに接続されている論理ピンと、サイト外に配線を介して接続されている論理ネットが異なります。

° 無効サイトの競合 :サイトのプログラミングが無効な状態であるサイトのサイトのサイトピンに配線が接続されていて、サイト内の配線が正しく接続されているか判断できない状態です。

• ERROR :配線ステータスを判断するにあたって内部エラーが発生した状態です。

• NONET :配線ステータス用に指定されているネットオブジェクトが存在しないか、または入力したようには検出されません。

• NOROUTE :エラーのため、指定のネットに対し配線オブジェクトを検出できません。

• NOROUTESTORAGE :エラーのため、このデバイスに対しては配線ストレージオブジェクトは使用できません。

• UNKNOWN :エラーのため、配線ステートは計算できません。

構文

ROUTE_STATUS プロパティの値は、先に説明した値の 1 つになります。また、 Vivado 配線により割り当てられる読み出し専用プロパティで、直接変更はできません。


• デザインの配線





RPM

RTL ソースファイルで H_SET、 HU_SET、または U_SET プロパティを使用して定義されたセットのロジックエレメントに RPM は割り当てられ、読み出し専用になっています。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) を[参照 12]参照してください。




• 合成されたデザインのセル (get_cells)

値

• NAME :RTL ソースファイルに H_SET、 HU_SET、または U_SET プロパティとともに RLOC がある場合のセット定義からくる RPM の名前です。

構文

RPM を定義するための H_SET、 HU_SET、または U_SET と RLOC がある RTL デザインを合成すると RPM プロパティは派生し、読み出し専用です。 RPM プロパティを直接定義したり変更することはできません。

関連項目











RPM_GRID

RPM_GRID プロパティは RLOC グリッドを相対座標ではなく絶対座標で定義します。 RPM_GRID システムは、セルが異なるサイトタイプ (スライス、ブロック RAM、 DSP などの組み合わせ) に属す RPM に使用されます。セルはさまざまなサイズのサイトに配置される可能性があるので、ターゲットデバイスに直接配置できる RPM_GRID システムでは絶対座標の RPM_GRID を使用します。

RPM_GRID 値は、 Vivado IDE でサイトを選択すると、 [Site Properties] ビューに表示されます。座標は、 RPM_X および RPM_Y サイトプロパティを使用して Tcl コマンドで検索することもできます。RPM_GRID プロパティの使用、絶対座標を使用した RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]を参照してください。





値

• ”GRID” :指定のRLOC が、通常 RLOC で指定される相対座標ではなく、ターゲットデバイスからの絶対座標であることを Vivado Design Suite に知らせるため、 RPM_GRID プロパティと GRID キーワードを組み合わせます。

構文

Verilog 構文


(* RPM_GRID = "GRID" *)

Verilog 例

module iddr_regs ( input clk, d, output y, z );

(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2)); defparam ireg.DDR_CLK_EDGE = "SAME_EDGE"; (* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y)); (* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z)); endmodule // iddr_regs

VHDL 構文

RPM_GRID システムを使用するには、まず属性を定義し、それをデザインエレメントの 1 つに追加します。





attribute RPM_GRID of ram0 : label is "GRID";


attribute RPM_GRID : string;


attribute RPM_GRID of {component_name | entity_name} : {component|entity} is “GRID”;

XDC 構文

RPM_GRID プロパティは RTL ソースファイルで割り当てられ、XDC ファイルや Tcl コマンドでは定義することはできません。しかし、XDC マクロの場合は、update_macros コマンドに -absolute_grid オプションを使用します。



• place_design

• synth_design

関連項目











SLEW

SLEW は、プログラム可能な出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力バッファーのスルーレートを指定します。





° 接続された出力ポートまたは双方向ポート


° 出力バッファー (すべての OBUF)

値

• SLOW (デフォルト )

• MEDIUM - UltraScale アーキテクチャの場合は、ハイパフォーマンス (HP) I/O でのみ使用できます。

• FAST

構文

Verilog 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を上位出力ポート宣言の前に配置します。

(* DRIVE = "{SLOW|FAST}" *)


// Sets the Slew rate to be FAST(* SLEW = "FAST" *) output FAST_DATA,

その他の Verilog の構文例

出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた出力バッファーに SLEW パラメーターを割り当てます。

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]、または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]からのインスタンシエーションテンプレートを使用して、正しい構文を指定してください。

次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。

// OBUF:Single-ended Output Buffer // Virtex-7





// Xilinx HDL Language Template, version 2014.1OBUF #( .DRIVE(12), // Specify the output drive strength .IOSTANDARD("DEFAULT"), // Specify the output I/O standard .SLEW("FAST") // Specify the output slew rate ) fast_data_obuf ( .O(FAST_DATA), // Buffer output (connect directly to top-level port) .I(fast_data_int) // Buffer input );// End of fast_data_obuf instantiation

VHDL 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な VHDL 属性構文を上位出力ポート宣言の前に配置します。


attribute SLEW : string;


attribute SLEW of port_name : signal is value;

説明 :


VHDL の構文例

FAST_DATA : out std_logic;attribute SLEW : string;-- Sets the Slew rate to be FASTattribute SLEW of STATUS : signal is “FAST”;

その他の VHDL の構文例

出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた出力バッファーに SLEW ジェネリックを割り当てます。

推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]、または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]からのインスタンシエーションテンプレートを使用して、正しい構文を指定してください。

次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。

-- OBUF:Single-ended Output Buffer -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1Fast_data_obuf :OBUF generic map ( DRIVE => 12, IOSTANDARD => "DEFAULT", SLEW => "FAST") port map ( O => FAST_DATA, -- Buffer output (connect directly to top-level port) I => fast_data_int -- Buffer input );-- End of fast_data_obuf instantiation





XDC 構文

set_property SLEW value [get_ports port_name]

説明 :

• port_name は出力または双方向ポートです。

XDC の構文例

# Sets the Slew rate to be FASTset_property SLEW FAST [get_ports FAST_DATA]


• I/O 配置



関連項目


• OBUF

• OBUFT

• IOBUF

• IOBUF_DCIEN

• IOBUF_INTERMDISABLE





U_SET

RLOC 制約を使用して、デザイン階層をまたいで分散しているデザインエレメントを 1 つのセットにまとめます。

U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現われません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]を参照してください。

H_SET または HU_SET はデザイン階層に基づいてロジックエレメントのセットを定義するのに使用されますが、U_SET を使用すると、ユーザー定義のロジックエレメントを手動で作成でき、このセットはデザインの階層には依存しません。

RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセルに対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。

重要 : 階層モジュールに U_SET 制約を設定すると、それ以下の階層にある RLOC 制約が設定されたすべてのプリミティブシンボルに U_SET 制約が適用されます。




次のデザインエレメント、またはそのカテゴリーで U_SET は使用することができます。詳細は、『Vivado Design Suite7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテクチャライブラリガイド』(UG974) [参照 18] を参照してください。

• レジスタ

• FMAP

• マクロインスタンス

• ROM

• RAMS

• RAMD

• MULT18X18S

• RAMB4_Sm_Sn

• RAMB4_Sn

• RAMB16_Sm_Sn

• RAMB16_Sn

• RAMB16

• DSP48





値

• NAME :U_SET の名前

構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および U_SET プロパティを定義する Verilog モジュールです。




(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));

assign q = outr;





endmodule // ffs

定義されている特定の階層に設定する HU_SET プロパティとは異なり、 U_SET プロパティは階層全体に設定できます。この例では、上位モジュールにより ffs モジュールのインスタンスが 3 つ定義されていますが、U_SET は Uset_0および Uset_1 の 2 つしか作成されていません。この 2 つのセットに次に定義されている 3 つの ffs モジュールインスタンスからのフリップフロップが含まれています。


wire c1, c2;

ffs u0 (clk, d, c1);ffs u1 (clk, c1, c2);ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute U_SET : string;


attribute U_SET of {component_name | entity_name | label_name} :{component|entity|label} is "NAME";

説明 :



• "NAME" には U_SET の名前を指定します。

XDC 構文

U_SET プロパティは XDC 制約を使用しては定義できません。RLOC とともにロジックエレメントに設定されているU_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパティが設定されます。




• place_design

• synth_design





関連項目

• 148 ページの「KEEP_HIERARCHY」



USE_DSP48

USE_DSP48 プロパティを使用すると、 Vivado Design Suite で数学モジュールがターゲットデバイスで DSP48 ブロックに合成されるようになります。

デフォルトでは、乗算器、乗加算器、乗減算器、乗累算器タイプの構造が DSP48 ブロックに割り当てられます。USE_DSP48 プロパティを指定しない場合、 Vivado 合成ではロジックが自動的に正しく推論されます。加算器、減算器、アキュムレータもこれらのブロックに含めることはできますが、デフォルトでは DSP48 ブロックではなくロジックを使用してインプリメントされます。 USE_DSP48 属性を使用すると、このデフォルト動作が変更され、デバイスで DSP48 ブロックを使用してこれらの構造が定義されるようにもなります。

DSP48 は、カウンター、マルチプレクサー、およびシフトレジスタなど、数学以外のその他多くのロジックファンクションをインプリメントされるためにも使用できます。ただし、マルチプレクサーなどの複雑なモジュールの場合は、手動で DSP48 を手動でインスタンシエートする必要があります。

このプロパティは、次のように RTL で信号上の属性として設定できます。

(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);

USE_DSP48 は RTL ソースでモジュールに適用できますが、それが指定されたモジュールにのみ適用されます。下位モジュールには個別に指定するか、指定しないでください。これは、デザインの階層セルに XDC 制約として適用することもできます。




この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。優先順位は次のとおりです。

1. 信号

2. アーキテクチャおよびコンポーネント

3. モジュールおよびエンティティ

値

• YES : DSP48 ブロックを使用して数学ファンクションをインプリメントします。

• NO : Vivado 合成のデフォルトビヘイビアーは変更されません。





構文

Verilog 構文

(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);

VHDL 構文

attribute use_dsp48 : string;

attribute use_dsp48 of P_reg : signal is "no"

XDC 構文

set_property use_dsp48 yes [get_cells -hier ….]


• 合成

USED_IN

USED_IN プロパティは Vivado Design Suite のデザインファイル (v、 vhd、 xdc、 tcl) に設定し、これらのファイルがFPGA デザインのどの段階で使用されるかを指定します。

たとえば、インプリメンテーションではなく、 Vivado 合成で XDC ファイルを使用するよう、 USED_IN プロパティで指定できます。また、合成ではなくシミュレーションで HDL ソースファイル (v または vhd) を使用するよう指定することもできます。

ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プロパティに関連付けられており、ツールにより自動的に USED_IN ({synthesis, simulation, implementation} に変換されます。

また、 Tcl ファイルを単にインプリメンテーションで使用する設定するのではなく、 USED_IN opt_design またはplace_design で使用するように細かく設定することもできます。




• ファイル

値

• synthesis

• implementation





• simulation

• out_of_context

• opt_design

• power_opt_design

• place_design

• phys_opt_design

• route_design

• write_bitstream

• post_write_bitstream

• synth_blackbox_stub

• testbench

• board

• single_language

構文

Verilog 構文

該当なし

VHDL 構文

該当なし

XDC 構文

set_property USED_IN {<value>} [get_files <files>]

説明 :

• <value> には有効な USED_IN 値が 1 つまたは複数入ります。

• <files> には USED_IN プロパティを設定するファイル名が入ります。

XDC の構文例

# Designates the specified files as used in simulationset_property USED_IN {synthesis simulation} [get_files *.vhdl]


• 合成

• シミュレーション

• インプリメンテーション

• ビットストリーム生成





VCCAUX_IO

VCCAUX_IO は、指定した I/O の VCCAUX_IO レールの動作電圧を指定します。

VCCAUX_IO プロパティの割り当てが正しいことをチェックする DRC があります。

• VCCAUXIOBT (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HP バンクのみに配置されていることを確認します。

• VCCAUXIOSTD (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HR バンクでのみサポートされている IOSTANDARD を使用していないことを確認します。

• VCCAUXIO (エラー ) : VCCAUX_IO の値が NORMAL になっているポートが、VCCAUX_IO の値が HIGH になっているポートとして同じバンクに制約/配置されていないことを確認します。


7 シリーズおよび Zynq デバイス (High Performance (HP) バンクの I/O のみ)




° I/O バッファー

値

• DONTCARE (デフォルト )

• NORMAL

• HIGH

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を上位出力ポート宣言の前に配置します。

(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)


// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O(* VCCAUX_IO = "HIGH" *) input ACT3,

VHDL 構文

この属性を設定するには、適切な VHDL 属性構文を上位出力ポート宣言の前に配置します。


attribute VCCAUX_IO : string;






attribute VCCAUX_IO of port_name : signal is value;

説明 :


VHDL の構文例

ACT3 : in std_logic;attribute VCCAUX_IO : string;-- Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/Oattribute VCCAUX_IO of ACT3 : signal is “HIGH”;

XDC 構文

set_property VCCAUX_IO value [get_ports port_name]

説明 :


XDC の構文例

# Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/Oset_property VCCAUX_IO HIGH [get_ports ACT3]


• I/O 配置

• place_design





付録 A

その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

ザイリンクスで使用される技術用語については、ザイリンクス用語集を参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

参考資料このガイドの補足情報は、次の資料を参照してください。

1. 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)

2. 『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)

3. 『7 シリーズ FPGA クロックリソースユーザーガイド』 (UG472)

4. 『7 シリーズ FPGA の XADC 12 ビット 1MSPS デュアルアナログ-デジタルコンバーターユーザーガイド』(UG480)

5. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)

6. 『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571)

7. 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572)

8. 『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580)

9. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

10. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

11. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

12. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

13. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

14. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)

15. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906)



http://japan.xilinx.com/support/

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=glossary

http://japan.xilinx.com/support/solcenters.htm

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=7%20Series

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug471_7Series_SelectIO.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug480_7Series_XADC.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug570-ultrascale-configuration.pdf

http://www.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug571-ultrascale-selectio.pdf

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http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=UltraScale

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug901-vivado-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug905-vivado-hierarchical-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug906-vivado-design-analysis.pdf


16. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

17. 『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953)

18. 『UltraScale アーキテクチャライブラリガイド』 (UG974)

19. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG995)

20. 『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174)

21. Vivado Design Suite ビデオチュートリアル

22. Vivado Design Suite の資料

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug995-vivado-ip-subsystems-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.2;d=ug906-vivado-design-analysis.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/index.htm

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