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インテル® Arria® 10 トランシーバー PHYユーザーガイド

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UG-01143 | 2017.04.20

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mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

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目次

1. Arria® 10 トランシーバー PHY の概要.................................................................................... 81.1. デバイスのトランシーバーのレイアウト........................................................................... 10

1.1.1. Arria 10 GX デバイス・トランシーバーのレイアウト...............................................101.1.2. Arria 10 GT デバイス・トランシーバーのレイアウト...............................................151.1.3. Arria 10 GX および GT デバイスのパッケージの詳細............................................171.1.4. Arria 10 SX デバイス・トランシーバーのレイアウト...............................................181.1.5. Arria 10 SX デバイスのパッケージの詳細......................................................... 19

1.2. トランシーバー PHY アーキテクチャーの概要................................................................... 201.2.1. トランシーバー・バンクのアーキテクチャー........................................................... 201.2.2. PHY 層のトランシーバー・コンポーネント............................................................ 251.2.3. トランシーバーのフェーズ・ロック・ループ.............................................................271.2.4. クロック生成ブロック (CGB) ......................................................................... 28

1.3. キャリブレーション...................................................................................................29

2. Arria 10 トランシーバーへのプロトコルの実装...........................................................................302.1. トランシーバー・デザインの IP ブロック.......................................................................... 302.2. トランシーバー・デザインフロー....................................................................................31

2.2.1. PHY IP コアの選択とインスタンス化................................................................. 312.2.2. PHY IP コアの設定......................................................................................332.2.3. PHY IP コアの生成......................................................................................342.2.4. PLL IP コアの選択...................................................................................... 352.2.5. PLL IP コアの設定...................................................................................... 362.2.6. PLL IP コアの生成...................................................................................... 372.2.7. リセット・コントローラー................................................................................ 372.2.8. リコンフィグレーション・ロジックの作成...............................................................372.2.9. PLL IP コアとリセット・コントローラーへの PHY IP の接続....................................... 382.2.10. データパスの接続...................................................................................... 382.2.11. アナログ・パラメーターの設定........................................................................ 382.2.12. デザインのコンパイル................................................................................. 392.2.13. デザインの機能性の検証.............................................................................. 39

2.3. Arria 10 トランシーバーのプロトコルと PHY IP のサポート................................................ 392.4. Arria 10 トランシーバー・ネイティブ PHY IP コアの使用.................................................... 44

2.4.1. プリセット.................................................................................................462.4.2. General パラメーターと Datapath パラメーター..................................................462.4.3. PMA パラメーター.......................................................................................492.4.4. Enhanced PCS パラメーター.........................................................................532.4.5. Standard PCS パラメーター......................................................................... 602.4.6. PCS Direct.............................................................................................. 652.4.7. Dynamic Reconfiguration パラメーター..........................................................652.4.8. PMA ポート...............................................................................................702.4.9. エンハンスト PCS ポート...............................................................................742.4.10. 標準 PCS ポート....................................................................................... 852.4.11. IP コアファイルの保存場所...........................................................................902.4.12. 未使用のトランシーバー RX チャネル...............................................................91

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2.4.13. サポートされない機能................................................................................. 922.5. Interlaken...........................................................................................................92

2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード.............................932.5.2. Interlaken コンフィグレーションのクロックとボンディング.......................................952.5.3. Arria 10 トランシーバーへの Interlaken の実装方法...........................................1012.5.4. デザイン例.............................................................................................. 1042.5.5. Interlaken 向けネイティブ PHY IP のパラメーター設定........................................ 105

2.6. イーサネット........................................................................................................ 1092.6.1. ギガビット・イーサネット (GbE) および IEEE 1588v2 に準拠した GbE...................... 1102.6.2. 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-

R バリアント............................................................................................1222.6.3. 10GBASE-KR PHY IP コア.........................................................................1342.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア................................ 1642.6.5. 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア................................... 2002.6.6. XAUI PHY IP コア.................................................................................... 2152.6.7. 頭字語................................................................................................... 229

2.7. PCI Express (PIPE) ........................................................................................... 2302.7.1. PIPE 向けトランシーバー・チャネルのデータパス..................................................2322.7.2. サポートされている PIPE 機能.......................................................................2322.7.3. PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法..................................... 2422.7.4. Arria 10 トランシーバーでの PCI Express (PIPE) の実装方法...............................2482.7.5. PIPE 向けネイティブ PHY IP のパラメーター設定................................................ 2502.7.6. fPLL IP コアの PIPE 向けパラメーター設定.......................................................2552.7.7. ATX PLL IP コアの PIPE 向けパラメーター設定................................................. 2572.7.8. PIPE 向けネイティブ PHY IP のポート............................................................. 2592.7.9. PIPE 向け fPLL ポート................................................................................2662.7.10. PIPE 向け ATX PLL のポート...................................................................... 2672.7.11. TX ディエンファシスのプリセットマッピング..................................................... 2692.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法....................................... 2692.7.13. Gen3 データレートでの PCIe (PIPE) 向け PHY IP コアのリンク・イコライゼーション.... 2762.7.14. Arria 10 PCIe デザイン (ハード IP (HIP) および PIPE) を手動で調整するための

TTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ) ..............................................................280

2.8. CPRI................................................................................................................2812.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック..................................... 2822.8.2. CPRI 向けにサポートされる機能.................................................................... 2832.8.3. CPRI 向けのマニュアルモードのワードアライナー................................................ 2852.8.4. Arria 10 トランシーバーへの CPRI の実装方法................................................. 2862.8.5. CPRI 向けネイティブ PHY IP のパラメーター設定................................................288

2.9. その他のプロトコル................................................................................................2912.9.1. エンハンスト PCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフ

ィグレーションの使用..................................................................................2912.9.2. 標準 PCS の Basic/Custom、およびレートマッチを伴う Basic/Custom のコンフィグ

レーションを使用する..................................................................................3022.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項..............................................3212.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法.........................326

2.10. トランシーバー・ネイティブ PHY IP コアのシミュレーション............................................... 3272.10.1. NativeLink シミュレーション・フロー............................................................. 328

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2.10.2. IP シミュレーションのスクリプティング........................................................... 3332.10.3. カスタム・シミュレーション・フロー................................................................. 334

3. PLL およびクロック・ネットワーク.......................................................................................... 3383.1. PLL.................................................................................................................. 340

3.1.1. ATX PLL および fPLL を使用する場合における送信 PLL の間隔ガイドライン................ 3403.1.2. ATX PLL................................................................................................ 3413.1.3. fPLL......................................................................................................3503.1.4. CMU PLL............................................................................................... 358

3.2. 入力リファレンス・クロックソース................................................................................ 3633.2.1. 専用のリファレンス・クロックピン.................................................................... 3643.2.2. レシーバー入力ピン................................................................................... 3653.2.3. 入力リファレンス・クロックソースとしての PLL カスケード接続..................................3653.2.4. リファレンス・クロック・ネットワーク..................................................................3663.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック.................... 366

3.3. トランスミッタ・クロック・ネットワーク...........................................................................3663.3.1. x1 クロックライン..................................................................................... 3673.3.2. x6 クロックライン..................................................................................... 3683.3.3. xN クロックライン..................................................................................... 3693.3.4. GT クロックライン..................................................................................... 371

3.4. クロック生成ブロック..............................................................................................3733.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング...................................... 3743.6. トランスミッタ・データパス・インターフェイスのクロッキング................................................. 3763.7. レシーバー・データパス・インターフェイスのクロッキング..................................................... 3773.8. 未使用/アイドルのクロックラインの要件....................................................................... 3793.9. チャネル・ボンディング.............................................................................................379

3.9.1. PMA ボンディング..................................................................................... 3793.9.2. PMA ボンディングと PCS ボンディング.............................................................3813.9.3. チャネルの結合方法の選択........................................................................... 3823.9.4. スキューの計算方法................................................................................... 383

3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク............................................... 3833.11. PLL およびクロック・ネットワークの使用...................................................................... 388

3.11.1. 非ボンディング・コンフィグレーション..............................................................3883.11.2. 結合コンフィグレーション........................................................................... 3933.11.3. PLL カスケード接続の実装......................................................................... 3983.11.4. ミックスとマッチデザインの例...................................................................... 4003.11.5. タイミング収束に関する推奨事項..................................................................402

4. トランシーバー・チャネルのリセット.........................................................................................4034.1. リセットが必要なのはいつですか？...............................................................................4034.2. トランシーバー PHY の実装......................................................................................4044.3. どのようにしてリセットしますか？................................................................................ 405

4.3.1. モデル 1：Default Model............................................................................ 4054.3.2. モデル 2：Acknowledgment Model...............................................................4134.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック............... 418

4.4. トランシーバー PHY リセット・コントローラーの使用......................................................... 4194.4.1. トランシーバーの PHY リセット・コントローラー IP のパラメーター化......................... 4214.4.2. Transceiver PHY Reset Controller Parameters............................................. 4224.4.3. トランシーバー PHY リセット・コントローラーのインターフェイス............................... 424

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4.4.4. トランシーバーの PHY リセット・コントローラーのリソース使用率..............................4274.5. ユーザーコード化されたリセット・コントローラーの使用......................................................428

4.5.1. ユーザーコード化されたリセット・コントローラーの信号.......................................... 4284.6. ステータス信号または PLL ロック信号の合成 .................................................................4294.7. ボンディングした PCS および PMA チャネルのタイミング制約..............................................430

5. Arria 10 トランシーバー PHY のアーキテクチャー....................................................................4325.1. Arria 10 PMA アーキテクチャー...............................................................................432

5.1.1. トランスミッタ..........................................................................................4325.1.2. レシーバー.............................................................................................. 4355.1.3. ループバック............................................................................................445

5.2. Arria 10 エンハンスト PCS のアーキテクチャー..............................................................4475.2.1. トランスミッタ・データパス............................................................................4485.2.2. レシーバーデータパス................................................................................. 457

5.3. Arria 10 標準 PCS のアーキテクチャー.......................................................................4655.3.1. トランスミッタ・データパス............................................................................4665.3.2. レシーバーデータパス................................................................................. 471

5.4. Arria 10 PCI Express Gen3 PCS のアーキテクチャー.................................................... 4805.4.1. トランスミッタ・データパス............................................................................4815.4.2. レシーバーデータパス................................................................................. 4825.4.3. PIPE インターフェイス................................................................................ 483

6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション ..................................4856.1. チャネルおよび PLL ブロックのリコンフィグレーション....................................................... 4866.2. リコンフィグレーション・インターフェイスとの相互作用....................................................... 486

6.2.1. リコンフィグレーション・インターフェイスからの読み出し......................................... 4886.2.2. リコンフィグレーション・インターフェイスへの書き込み........................................... 488

6.3. コンフィグレーション・ファイル................................................................................... 4896.4. 複数のリコンフィグレーション・プロファイル....................................................................4926.5. エンベデッド・リコンフィグレーション・ストリーマー............................................................4936.6. アービトレーション................................................................................................ 4966.7. ダイナミック・リコンフィグレーションにおける推奨事項.......................................................4986.8. ダイナミック・リコンフィグレーション実行の手順.............................................................. 4996.9. ダイレクト・リコンフィグレーション・フロー......................................................................5026.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローと PLL IP コア・ガイド・リコンフィグ

レーション・フロー............................................................................................... 5026.11. 特殊なケースでのリコンフィグレーション・フロー............................................................ 504

6.11.1. トランスミッタ PLL の切り替え.....................................................................5046.11.2. リファレンス・クロックの切り替え...................................................................506

6.12. PMA アナログ・パラメーターの変更........................................................................... 5096.12.1. ダイレクト・リコンフィグレーション・フローを使用した VOD、プリエンファシスの変更.......5126.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでの CTLE 設

定の変更 ................................................................................................5136.12.3. トリガーされる Adaptation Mode の CTLE 設定.............................................. 5146.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブ

ルとディスエーブル.................................................................................... 5156.13. ポートとパラメーター............................................................................................5186.14. 複数の IP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス..... 525

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6.15. エンベデッド・デバッグ機能......................................................................................5276.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME).......................................... 5276.15.2. Optional Reconfiguration Logic............................................................... 528

6.16. データパターン・ジェネレーターおよびチェッカーの使用.................................................... 5336.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用................................ 5336.16.2. 擬似ランダムパターン・テストモードの使用.......................................................542

6.17. タイミング収束に関する推奨事項..............................................................................5446.18. サポートされない機能........................................................................................... 5466.19. Arria 10 トランシーバー・レジスターマップ.................................................................547

7. キャリブレーション............................................................................................................ 5487.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアー

ビトレーション...................................................................................................5487.2. キャリブレーション・レジスター................................................................................... 550

7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター..................................5507.2.2. トランシーバー・チャネル・キャリブレーション・レジスター.........................................5517.2.3. フラクショナル PLL キャリブレーション・レジスター............................................... 5517.2.4. ATX PLL キャリブレーション・レジスター........................................................... 5527.2.5. ケーパビリティー・レジスター......................................................................... 5527.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)............................554

7.3. パワーアップ・キャリブレーション................................................................................ 5557.4. ユーザー・リキャリブレーション...................................................................................5577.5. キャリブレーション例.............................................................................................. 559

7.5.1. ATX PLL リキャリブレーション.......................................................................5597.5.2. フラクショナル PLL (fPLL) リキャリブレーション................................................. 5607.5.3. CDR/CMU PLL リキャリブレーション.............................................................. 5607.5.4. PMA リキャリブレーション............................................................................5607.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリ

キャリブレーション.....................................................................................561

8. アナログ・パラメーター設定.................................................................................................. 5648.1. Assignment Editor を使用したアナログ・パラメーター設定................................................5648.2. 既知のアサインメントを使用した Quartus Settings File の更新..........................................5648.3. アナログ・パラメーター設定リスト............................................................................... 5658.4. レシーバーの一般的なアナログ設定.............................................................................567

8.4.1. XCVR_A10_RX_LINK...............................................................................5678.4.2. XCVR_A10_RX_TERM_SEL.......................................................................5688.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX............................................................568

8.5. レシーバーのアナログ・イコライゼーション設定................................................................ 5698.5.1. CTLE の設定........................................................................................... 5698.5.2. VGA の設定............................................................................................ 5728.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定.......................................... 573

8.6. トランスミッタの一般的なアナログ設定........................................................................ 5758.6.1. XCVR_A10_TX_LINK...............................................................................5758.6.2. XCVR_A10_TX_TERM_SEL.......................................................................5768.6.3. XCVR_A10_TX_COMPENSATION_EN......................................................... 5768.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX............................................................ 5778.6.5. XCVR_A10_TX_SLEW_RATE_CTRL............................................................ 578

8.7. トランスミッタ・プリエンファシスのアナログ設定.............................................................. 579

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8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T.............................................5798.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T.............................................5798.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP.........................................5808.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP........................................ 5808.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T.......................... 5818.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T.......................... 5818.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP...................... 5828.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP......................583

8.8. トランスミッタ VOD の設定......................................................................................5838.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL..............................................583

8.9. 専用リファレンス・クロックの設定................................................................................5848.9.1. XCVR_A10_REFCLK_TERM_TRISTATE........................................................5848.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE................................................585

8.10. 未使用のトランシーバー RX チャネルの設定.................................................................585

9. 現行リリースの資料改訂履歴................................................................................................ 5869.1. 以前のリリースの資料改訂履歴.................................................................................. 587

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1. Arria® 10 トランシーバー PHY の概要

このユーザーガイドは、 Arria® 10 トランシーバー物理 (PHY) 層のアーキテクチャー、PLL、クロック・ネットワーク、およびトランシーバー PHY IP についての詳しい説明を提供します。また、プロトコル実装の詳細および、トランシーバー・リセットや、トランシーバー・チャネルと PLL のダイナミック・リコンフィグレーションといった機能についての説明も提供します。

インテル® Arria 10 FPGA は、大で 96 GX のトランシーバー・チャネルを、統合された先端の高速アナログ信号調整ならびにクロック・データ・リカバリー手法とともに、チップ間に、チップとモジュール間に、およびパックプレーン・アプリケーション向けに提供します。

Arria 10 の GX デバイスと SX デバイスは、チップ間アプリケーション向けに大 17.4 Gbps のデータレートを、バックプレーン・アプリケーション向けに 12.5 Gbps のデータレートをサポートする、GXトランシーバー・チャネルを備えています。

Arria 10 GT デバイスは、短距離のチップ間アプリケーション、およびチップとモジュール間のアプリケーション向けに、大 25.8 Gbps のデータレートをサポートする大 6 の GT トランシーバー・チャネルを備えています。また、GT デバイスは、チップ間アプリケーション向けに大 17.4 Gbps のデータレートと、バックプレーン・アプリケーション向けに大 12.5 Gbps のデータレートをサポートする GXトランシーバー・チャネルも備えています。6 の GT チャネル全てが GT モードで使用されている場合でも、GT デバイスは大 54 の GX トランシーバー・チャネルを備えています。

Arria 10 トランシーバーは、クリティカル・パワー・センシティブ・デザイン向けに大データレート11.3 Gbps (チップ間) の省電力モードをサポートしています。デバイスの両側にトランシーバーを備える GX デバイスでは、各側を個別に標準または省電力モードで動作させることができます。オーバーサンプリングでは、1.0 Gbps 以下の送受信データレートが実現可能です。

表 1. GX トランシーバー・チャネル・タイプでサポートされるデータレート

デバイスバリアント標準電力モード (1) 、 (2) 省電力モード (1) 、 (2)

チップ間バックプレーンチップ間

SX (3) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

GX(3) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

GT (4) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

(1) 標準および省電力モードで GX トランシーバー・チャネルを指定されたデータレートで動作させるには、対応するコアとペリフェリー電源を用います。詳しくは Arria 10 デバイス・データシートを参照してください。

(2) トランスミッタおよびレシーバーの小動作データレートは 1.0 Gbps です。1.0 Gbps 以下のトランスミッタ・データレートでは、トランスミッタにオーバーサンプリングを適用する必要があります。また、1.0 Gbps 以下のレシーバー・データレートでは、レシーバーにオーバーサンプリングを適用する必要があります。

(3) デバイスバリアント SX と GX では、大トランシーバー・データレートは速 (-1) のトランシーバー・スピードグレードに指定されています。

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ISO9001:2015登録済


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



表 2. GT トランシーバー・チャネル・タイプでサポートされるデータレート

デバイスバリアント(4) データレート(5) 、 (2)

チップ間バックプレーン

GT 1.0 Gbps ～ 25.8 Gbps 1.0 Gbps ～ 12.5 Gbps

注意: デバイスのデータレートはデバイスのスピードグレードによって異なります。使用できるスピードグレードとサポートされるデータレートについて詳しくはインテル Arria 10 Device Datasheet を参照してください。

関連情報• インテル Arria 10 Device Datasheet

• インテル Arria 10 Device Overview

(4) デバイスバリアント GT では、大トランシーバー・データレートは (-1) のトランシーバー・スピードグレードに指定されています。

(5) GT トランシーバー・チャネルは大性能を発揮するために設計されているため、省電力モードの動作は有しません。

1. Arria® 10 トランシーバー PHY の概要UG-01143 | 2017.04.20


9

https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340

https://www.altera.com/documentation/sam1403480274650.html#sam1403480009265


1.1. デバイスのトランシーバーのレイアウト

図 -1: Arria 10 FPGA アーキテクチャーのブロック図ほとんどの Arria 10 デバイスでは、トランシーバー・チャネルは左側の外周部に配置されています。大型の Arria 10 デバイスでは、これに加えて右側外周部にもトランシーバー・チャネルが追加されています。

Core

Logic

Fabr

ic

M20

K Int

erna

l Mem

ory B

locks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS

, Enh

ance

d PCS

PCI E

xpre

ss Ge

n3 H

ard I

P PL

Ls

M20

K Int

erna

l Mem

ory B

locks

PCI E

xpre

ss Ge

n3 H

ard I

P

Varia

ble Pr

ecisi

on D

SP Bl

ocks

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Core

Logic

Fabr

ic

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Trans

ceive

r Cha

nnels

PCI E

xpre

ss Ge

n3 H

ard I

PPC

I Exp

ress

Gen3

Har

d IP

PLLs

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS,

Enha

nced

PCS

1.1.1. Arria 10 GX デバイス・トランシーバーのレイアウト

も大きな Arria 10 GX デバイスは、96 のトランシーバー・チャネルを備えています。デバイスの左側と右側の外周部にある 8 つのトランシーバー・バンクのアレイの列を以下の図に示します。各トランシーバー・バンクは 6 つのトランシーバー・チャネルを備えています。一部のデバイスは、3 チャネルだけを有するトランシーバー・バンクを備えています。3 チャネルだけのトランシーバー・バンクは、トランシーバー・バンクの一番上に配置されています。また、 Arria 10 デバイスは PCI Express* ハード IP ブロックも備えています。

以下の図に Arria 10 GX デバイスバリアントのさまざまなトランシーバー・バンクのレイアウトを示します。

PCIe* ハード IP トランシーバーの配置について、詳しくはこの項の後部の関連情報を参照してください。



10


図 -2: 96 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1J

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

TransceiverBank

GXBL1F

TransceiverBank

TransceiverBank

GXBL1D

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1G

TransceiverBank

TransceiverBank

GXBL1E

TransceiverBank

TransceiverBank

GXBL1C

GXBR4J

TransceiverBank

GXBR4I

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

TransceiverBank

GXBR4D

TransceiverBank

GXBR4C

PCIeGen1 - Gen3

Hard IP

CH5CH4CH3CH2CH1CH0

TransceiverBank

注：(1) 左列下側のトランシーバー・バンクの名称の末尾は常に「C」です。(2) 右列下側のトランシーバー・バンクの名称の末尾は常に「C」、「D」、または「E」です。

(1) (2)

Legend:

PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.

PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.

GX 115 UF45GX 090 UF45

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

Arria 10 GX device with 96 transceiver channels and four PCIe Hard IP blocks.



11


図 -3: 72 あるいは 48 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria10 GX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1H

GXBL1G

GXBL1F

GXBL1E

GXBL1D

GXBL1C

GXBR4H

GXBR4G

GXBR4F

GXBR4E

GXBR4D

GXBR4C(1) (2)


GX 115 SF45GX 090 SF45

GX 115 NF45GX 090 NF45

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

Legend:





　　　　　　　　　　　　　



12



TransceiverBank

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBank

GXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBR4J

TransceiverBank

GXBR4I

TransceiverBank

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

CH5CH4CH3CH2CH1CH0

TransceiverBank

GX 115 RF40GX 090 RF40

CH2CH1CH0

TransceiverBank

(1) (2)


PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

Legend:



Arria 10 GX device with 66 transceiver channels and three PCIe Hard IP blocks.



13


図 -5: 48、36 あるいは 24 のトランシーバー・チャネルと 2 つの PCIe ハード IP ブロックを備えるArria 10 GX デバイス

TransceiverBank

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBankGXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GX 115 NF40GX 090 NF40GX 066 NF40GX 057 NF40

GX 066 KF35GX 057 KF35GX 048 KF35

GX 115 HF34GX 090 HF34GX 066 HF34GX 057 HF34GX 048 HF34GX 032 HF35GX 032 HF34GX 027 HF35GX 027 HF34

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1J

注：(1) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

GX 066 KF40GX 057 KF40

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

Legend:



Arria 10 GX device with 48 transceiver channels and two PCIe Hard IP blocks.





14



BankGXBL1D

BankGXBL1C

TransceiverBank

TransceiverBank

GX 048 EF29GX 032 EF29GX 027 EF29GX 032 EF27GX 027 EF27GX 022 EF29GX 022 EF27GX 016 EF29GX 016 EF27

CH5CH4CH3CH2CH1CH0

TransceiverBank

注:(1) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

Legend:


Arria 10 GX device with 12 transceiver channels and one PCIe Hard IP block.

PCIeGen1 - Gen3

Hard IP(with CvP)


TransceiverBank

GXBL1C Transceiver Bank

PCIe Hard IP GX 022 CU19GX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

注：

(2) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

Legend:

PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.

Arria 10 GX device with six transceiver channels and one PCIe Hard IP block.

(1)

(1) CvP 機能を備えるPCIe ハードIP ブロックは、CH5 とCH4 でのみサポートされます。

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関連情報• インテル Arria 10 Avalon-ST Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-MM Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-MM DMA Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-ST Interface with SR-IOV PCIe Solutions User Guide

1.1.2. Arria 10 GT デバイス・トランシーバーのレイアウト

Arria 10 GT デバイスは、72 のトランシーバー・チャネルと 4 つの PCI Express ハード IP ブロックを備えています。GT デバイスは、大 25.8 Gbps のデータレートをサポートする GT トランシーバー・チャネルを合計で 6 チャネル備えています。

GT デバイスでは、トランシーバー・バンク GXBL1E、GXBL1G、および GXBL1H がそれぞれ 2 つのGT トランシーバー・チャネルを備えています。トランシーバー・バンク GXBL1E と GXBL1H のチャネル 3 と 4 は、GT または GX トランシーバー・チャネルとして使用することができます。トランシーバー・バンク GXBL1G のチャネル 0 と 1 は、GT または GX トランシーバー・チャネルとして使用することが



15

https://www.altera.com/documentation/lbl1414599283601.html#nik1410905278518





できます。GT 対応チャネル全てが GT トランシーバー・チャネルとして使用されない場合には、バンク内のトランシーバー・チャネル全体を GX トランシーバー・チャネルにリコンフィグレーションすることができます。ただし、トランシーバー・バンク GXBL1E、GXBL1G、および GXBL1H 内の GT 対応チャネルのいずれかが GT トランシーバー・チャネルとして使用される時、他の GT 対応チャネルを除き、トランシーバー・バンク内の残りのチャネルは使用できません。

バンク GXBL1E の GT トランシーバーを使用している場合、隣接する PCIe ハード IP ブロックは使用できません。

図 -8: 72 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GT デバイス

Bank

Bank

Bank

Bank

Bank

Bank

Transceiver Bank

TransceiverBank

GT 115 SF45GT 090 SF45

GT ChannelsCapable of ShortReach 25.8 Gbps

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBR4C

GXBR4D

GXBR4E

GXBR4F

GXBR4G

GXBR4H

注：(1) 左列下側のトランシーバー・バンクの名称の末尾は常に「C」です。(2) 右列下側のトランシーバー・バンクの名称の末尾は常に「C」、「D」、または「E」です。(3) トランシーバー・バンクGXBL1E でのGT チャネルが使用される場合、GXBL1F およびGXBL1E に隣接するPCIe ハードIPは使用不可です。

(1) (2)

GX or RestrictedGT or GXGT or GXGX or Restricted

CH5CH4CH3CH2CH1CH0 PCIe

Gen1 - Gen3Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

Legend:

GX transceiver channels (channel 2 and 5) with usage restrictions.

GT transceiver channels (channel 0, 1, 3, and 4).



GX transceiver channels without usage restrictions.

GX or Restricted

GX or RestrictedGT or GXGT or GX

CH5CH4CH3CH2CH1CH0

GX or RestrictedGX or Restricted

GX or RestrictedGX or Restricted

Transceiver Bank

Transceiver Bank

Transceiver Bank (3)

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

GT デバイスは 72 のトランシーバー・チャネルを備えており、このうち 6 の GT トランシーバー・チャネルが 17.4 Gbps を超えるデータレートをサポートします。6 の GT トランシーバー・チャネル全てを GTモードで使用した場合、チップ間を大 17.4 Gbps のデータレートで駆動でき、バックプレーンを大12.5 Gbps のデータレートで駆動できる 54 の GX トランシーバー・チャネルと、使用不可の 12 のGX チャネルがあります。

GT デバイスでは、右側の GX トランシーバー・チャネルを標準または省電力モードで使用することができます。GT デバイスで GT チャネルを 17.4 Gbps 以上の GT データレートで動作させない場合には、右側あるいは左側のトランシーバー・チャネルを標準または省電力モードの GX チャネルとして使用することができます。






16






1.1.3. Arria 10 GX および GT デバイスのパッケージの詳細

以下の表に Arria 10 GX および GT デバイスの、パッケージサイズ、使用可能なトランシーバー・チャネルおよび PCI Express ハード IP ブロックを示します。

表 3. トランシーバーとハード IP ブロックがデバイスの左側の外周部に配置された GX デバイスのパッケージの詳細• U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。

• U27 パッケージは 27mm x 27mm の 672 ピン・パッケージです。


• F34、F35 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。

• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。K は 36 のトランシーバー・チャネルを有し、N は 48のトランシーバー・チャネルを有します。

デバイス U19 F27 F29 F34 F35 K F40 N F40

トランシーバー数、PCIe ハード IP ブロック数

GX 016 6、1 12、1 12、1

GX 022 6、1 12、1 12、1

GX 027 12、1 12、1 24、2 24、2

GX 032 12、1 12、1 24、2 24、2

GX 048 12、1 24、2 36、2

GX 057 24、2 36、2 36、2 48、2

GX 066 24、2 36、2 36、2 48、2

GX 090 24、2 48、2

GX 115 24、2 48、2

表 4. トランシーバーとハード IP ブロックがデバイスの左側と右側の外周部に配置された GX および GTデバイスのパッケージの詳細• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。R は 66 のトランシーバー・チャネルを有します。

• F45 パッケージは 45mm x 45mm の 1932 ピン・パッケージです。N は 48 のトランシーバー・チャネルを、S は 72 のトランシーバー・チャネルを、U は 96 のトランシーバー・チャネルを有します。

• バンク GXBL1E の GT トランシーバーを使用している場合、隣接する PCIe ハード IP ブロックは使用できません。

デバイス R F40 N F45 S F45 U F45


GX 090 66、3 48、4 72、4 96、4

GX 115 66、3 48、4 72、4 96、4

GT 090 72、4

GT 115 72、4



17



1.1.4. Arria 10 SX デバイス・トランシーバーのレイアウト

も大きな SX デバイスは 48 のトランシーバー・チャネルを備えています。全ての SX デバイスに GXトランシーバー・チャネル・タイプが含まれます。SX デバイスのトランシーバー・バンクはデバイス左側の外周部に配置されています。

PCIe ハード IP トランシーバーの配置について、詳しくはこの項の後部の関連情報を参照してください。

図 -9: 48、36 あるいは 24 のトランシーバー・チャネルと 2 つのハード IP ブロックを備える Arria 10SX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

Bank

Bank

Bank

Bank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

Bank

TransceiverBank

Bank

Bank

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 066 NF40SX 057 NF40

SX 066 KF35

SX 057 KF35SX 048 KF35

SX 066 HF34SX 057 HF34SX 048 HF34SX 032 HF35SX 032 HF34SX 027 HF35

SX 027 HF34

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBL1I

GXBL1J


Legend:

PCIe Gen1- Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.


PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

Arria 10 SX device with 24 transceiver channels and two PCIe Hard IP blocks.



SX 066 KF40

SX 057 KF40

Transceiver

Transceiver

Transceiver



18


図 -10: 12 のトランシーバー・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス

Bank

Bank

Transceiver Bank

PCIeGen1 - Gen3

Hard IP(with CvP)

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 022 EF29SX 022 EF27SX 016 EF29SX 016 EF27

SX 048 EF29SX 032 EF29SX 032 EF27SX 027 EF29SX 027 EF27

GXBL1D

GXBL1C


Legend:


Arria 10 SX device with 12 transceiver channels and one Hard IP block.

Transceiver Bank

図 -11: 6 のトランシーバー・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス

BankGXBL1C Transceiver

Bank

PCIe Hard IP (1) SX 022 CU19SX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

Legend:PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.

Arria 10 SX device with six transceiver channels and one PCIe Hard IP block.

注：

(2) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。(1) CvP 機能を備えるPCIe ハードIP ブロックは、CH5 とCH4 でのみサポートされます。





1.1.5. Arria 10 SX デバイスのパッケージの詳細

以下の表に Arria 10 SX デバイスの、パッケージサイズ、使用可能なトランシーバー・チャネルおよびPCI Express ハード IP ブロックを示します。



19






表 5. トランシーバーとハード IP ブロックがデバイスの左側の外周部に配置された SX デバイスのパッケージの詳細• U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。



• F34、F35 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。

• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。K は 36 のトランシーバー・チャネルを有し、N は 48のトランシーバー・チャネルを有します。

デバイス U19 F27 F29 F34 F35 K F40 N F40


SX 016 6、1 12、1 12、1

SX 022 6、1 12、1 12、1

SX 027 12、1 12、1 24、2 24、2

SX 032 12、1 12、1 24、2 24、2

SX 048 12、1 24、2 36、2

SX 057 24、2 36、2 36、2 48、2

SX 066 24、2 36、2 36、2 48、2

1.2. トランシーバー PHY アーキテクチャーの概要

1 つのリンクは 1 つのエンティティの通信ポートとして定義されています。リンクは 1 つ以上のトランシーバー・チャネルを有することができます。トランシーバー・チャネルとは、トランシーバー・レーンの同義語です。

たとえば、10GBASE-R リンクは 10.3125 Gbps のデータレートの 1 つのトランシーバー・チャネル、つまりレーンを有します。40GBASE-R リンクは 4 つのトランシーバー・チャネルを有します。各トランシーバー・チャネルが 10.3125 Gbps のレーン・データレートで動作します。4 つのトランシーバー・チャネルにより 41.25 Gbps (64B/66B のフィジカル・コーディング・サブレイヤ (PCS) がエンコードされる前およびデコードされた後は 40 Gbps) の合計リンク帯域幅が得られます。

1.2.1. トランシーバー・バンクのアーキテクチャー

トランシーバー・バンクは、デバイスの高速シリアル・トランシーバーに関連する全ての機能ブロックが含まれる基本的なユニットです。

トランシーバー・チャネル数が 66 のデバイスを除くすべてのデバイスで、各トランシーバー・バンクは 6つのトランシーバー・チャネルを備えています。トランシーバー・チャネル数が 66 のデバイスは、6 チャネルと 3 チャネルのトランシーバー・バンクを有します。このデバイスの右側と左側で一番上に配置されているトランシーバー・バンクが 3 チャネルのトランシーバー・バンクです。その他のすべてのデバイスは 6チャネルのトランシーバー・バンクを有します。

以下の図にトランシーバー・バンクのアーキテクチャーと、各バンクで使用可能なフェーズ・ロック・ループ (PLL) とクロック生成ブロック (CGB) リソースを示します。



20


図 -12: 3 チャネルの GX トランシーバー・バンク・アーキテクチャー

PMAChannel PLL(CDR Only)

PCS

Local CGB2

CH2

PMAChannel PLL(CMU/CDR)

PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

Three-Channel GX Transceiver Bank

MasterCGB0

fPLL0

ATXPLL0

ClockDistribution

Network

注意: この図はトランシーバー・バンク・アーキテクチャーの概要です。使用可能なクロック・ネットワークについて詳しくは、PLL およびクロック・ネットワークの章を参照してください。



21


図 -13: 6 チャネルの GX トランシーバー・バンク・アーキテクチャー


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

NetworkSix-Channel GX Transceiver Bank

fPLL1

MasterCGB1

MasterCGB0

ATXPLL0

ATXPLL1

fPLL0


図 -14: GT トランシーバー・バンク・アーキテクチャー



22


CH1


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

NetworkSix-Channel GT Transceiver Bank GXBL1G

fPLL1

MasterCGB1

MasterCGB0

ATXPLL1

ATXPLL0

fPLL0

GX ChannelGT/GX Channel

Legend




23


図 -15: バンク GXBL1E および GXBL1H の GT トランシーバー・バンク・アーキテクチャー

CH1


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

Network

Six-Channel GTTransceiver Banks GXBL1E and GXBL1H

fPLL1

MasterCGB1

MasterCGB0

ATXPLL1

ATXPLL0

fPLL0

GX ChannelGT/GX Channel

Legend


トランシーバー・チャネルは、FPGA ファブリックと物理メディアとの間で必要な PHY 層の機能をすべて処理します。トランシーバー・チャネルが必要とする高速クロックは、トランシーバー PLL によって生成されます。マスターまたはローカルクロック生成ブロック (CGB) は、必要な高速シリアルおよび低速パラレルクロックを提供し、トランシーバー・バンクでノン・ボンディングならびにボンディングのチャネルを駆動します。



24


関連情報• PLL およびクロック・ネットワーク (338 ページ)

• Transceiver Basicsトランシーバーのオンライン・トレーニング・コースです。

1.2.2. PHY 層のトランシーバー・コンポーネント

Arria 10 デバイスのトランシーバーは物理 (PHY) 層で物理メディア・アタッチメント (PMA) ならびにフィジカル・コーディング・サブレイヤ (PCS) の両方の機能をサポートしています。

PMA は物理メディアに対するトランシーバーの電気的インターフェイスです。トランシーバー PMA は以下に示すような標準的なブロックで構成されています。

• シリアライザー/デシリアライザー (SERDES)

• クロックとデータリカバリー PLL

• アナログ・フロント・エンド送信ドライバー

• アナログ・フロント・エンド受信バッファー

PCS ダイレクト・コンフィグレーションで PCS をバイパスすることができます。PMA および PCS ブロックは、どちらも高性能 PLL によって駆動される複数のクロック・ネットワークによって信号を供給されます。PCS ダイレクト・コンフィグレーションでは、データフローは PCS ブロックを介しますが、すべてのPCS 内部ブロックがバイパスされます。このモードでは PCS 機能は FPGA ファブリックに実装されます。

1.2.2.1. GX トランシーバー・チャネル

図 -16: 全二重モードでの GX トランシーバー・チャネル

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

Hard IP(Optional)

Soft PIPE(Optional)

FPGA FabricTransmitter PCSTransmitter PMA

Serializer

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

Receiver PCSReceiver PMA

DeserializerCDR

注：(1) FPGA ファブリック-PCS およびPCS-PMA のインターフェイス幅はコンフィグレーション可能です。

(1)

(1)

(1)

(1)

Arria 10 GX トランシーバー・チャネルは、1.0 Gbps から 17.4 Gbps までの間の連続データレートをサポートする 3 種類の PCS ブロックを有します。



25

https://www.altera.com/support/training/course.html?courseCode=OSIIGX1115


表 6. GX トランシーバー・チャネルでサポートされる PCS タイプ

PCS タイプデータレート

標準 PCS 1.0 Gbps ～ 12 Gbps

エンハンスト PCS 1.0 Gbps(6) ～ 17.4 Gbps

PCIe Gen3 PCS 8 Gbps

注意: 1. GX チャネルは、1.0 Gbps から 17.4 Gbps までのデータレートの PCS ダイレクト・コンフィグレーションでも動作します。PCS ダイレクトで指定されたデータレートで GX トランシーバー・チャネルを動作させるには、電源、スピードグレード、およびトランシーバー構成要件の詳細について、インテル Arria 10 デバイス・データシートを参照してください。

2. トランスミッタおよびレシーバーの小動作データレートは 1.0 Gbps です。1.0 Gbps 以下のトランスミッタ・データレートでは、トランスミッタにオーバーサンプリングを適用する必要があります。また、1.0 Gbps 以下のレシーバー・データレートでは、レシーバーにオーバーサンプリングを適用する必要があります。

3. 指定されたデータレートで PCS を使用して GX トランシーバー・チャネルを動作させるには、電源、スピードグレード、およびトランシーバー構成要件の詳細について、インテル Arria 10 デバイス・データシートを参照してください。

関連情報インテル Arria 10 デバイス・データシート

1.2.2.2. GT トランシーバー・チャネル

17.4 Gbps から 25.8 Gbps までのデータレートをサポートするには GT トランシーバー・チャネルを使用します。17.4 Gbps から 25.8 Gbps の GT データレートをサポートするために使用する基本的なコンフィグレーションは、すべての PCS ブロックをバイパスする PCS ダイレクトデータパスです。あるいは、17.4 Gbps から 25.8 Gbps の GT データレートをサポートするために、エンハンスト PCS をBasic 低レイテンシー・コンフィグレーションで使用することもできます。GT トランシーバー・チャネルは、GX トランシーバー・チャネルとしてコンフィグレーションすることもできます。GT トランシーバー・チャネルが GX トランシーバー・チャネルとしてコンフィグレーションされると、標準 PCS、エンハンストPCS と、PCIe Gen3 PCS を使用でき、これらは 1.0 Gbps から 17.4 Gbps までのデータレートをサポートします。

図 -17: 17.4 Gbps から 25.8 Gbps の間で動作する全二重モードでの GT トランシーバー・チャネル

表 7. GT チャネル・コンフィグレーションでサポートされている PCS タイプとデータレート

GT チャネル・コンフィグレーション PCS タイプサポートされるデータレート

GT 標準 PCS GT コンフィグレーションでは使用できません

エンハンスト PCS 17.4 Gbps ～ 25.8 Gbps(7)

PCIe Gen3 PCS GT コンフィグレーションでは使用できません

continued...

(6) 省電力モードで動作する場合に適用されます。標準電力モードでは、エンハンスト PCS の小データレートは1600 Mbps です。

(7) 17.4 Gbps から 25.8 Gbps のデータレート範囲をサポートするには、エンハンスト PCS を Basic 低レイテンシー・モードでコンフィグレーションする必要があります。



26



GT チャネル・コンフィグレーション PCS タイプサポートされるデータレート

GX 標準 PCS 1.0 Gbps ～ 12 Gbps

エンハンスト PCS 1.0 Gbps(8) ～ 17.4 Gbps

PCIe Gen3 PCS 8 Gbps

注意: 1. GT チャネルは、1.0 Gbps から 25.8 Gbps までのデータレートの PCS ダイレクト・コンフィグレーションでも動作します。17.4 Gbps から 25.8 Gbps の GT データレートをサポートするために使用する基本的なコンフィグレーションは、すべての PCS ブロックをバイパスする PCS ダイレクトデータパスです。PCS ダイレクトで指定されたデータレートで GX と GT トランシーバー・チャネルを動作させるには、電源、スピードグレード、およびトランシーバー構成要件の詳細について、インテル Arria 10 デバイス・データシートを参照してください。

2. トランスミッタおよびレシーバーの小動作データレートは 1.0 Gbps です。1.0 Gbps 以下のトランスミッタ・データレートでは、トランスミッタにオーバーサンプリングを適用する必要があります。また、1.0 Gbps 以下のレシーバー・データレートでは、レシーバーにオーバーサンプリングを適用する必要があります。

3. 指定されたデータレートで PCS を使用して GX と GT トランシーバー・チャネルを動作させるには、電源、スピードグレード、およびトランシーバー構成要件の詳細について、インテル Arria 10デバイス・データシートを参照してください。

関連情報インテル Arria 10 デバイス・データシート

1.2.3. トランシーバーのフェーズ・ロック・ループ

Arria 10 デバイスの各トランシーバー・チャネルは、以下の 3 種類の高性能 PLL に直接アクセスすることができます。

• ATX (Advanced Transmit) PLL

• フラクショナル PLL (fPLL)

• チャネル PLL/クロック・マルチプライヤ・ユニット (CMU) PLL

これらのトランシーバー PLL はマスターまたはローカルクロック生成ブロック (CGB) とともにトランシーバー・チャネルを駆動します。

関連情報PLL (340 ページ)

Arria 10 デバイスのトランシーバー PLL についての詳細を提供します。

1.2.3.1. ATX (Advanced Transmit) PLL

ATX (Advanced Transmit) PLL は高性能 PLL です。整数周波数合成と、周波数分解能の低いフラクショナル周波数合成の両方をサポートしています。ATX PLL はトランシーバー・チャネルの基本的な送信 PLL です。高データレートのアプリケーションに必要な、サポートされるデータレートの全範囲にわたって動作することができます。




27



関連情報• ATX PLL (341 ページ)

ATX PLL についての詳細を提供します。

• ATX PLL IP コア (345 ページ)ATX PLL IP の実装についての詳細を提供します。

1.2.3.2. フラクショナル PLL (fPLL)

フラクショナル PLL (fPLL) は、12.5 Gbps とその以下のデータレートのアプリケーション向けに低いクロック周波数を生成するために使用される、もうひとつの送信 PLL です。fPLL は整数周波数合成と周波数分解能の高いフラクショナル周波数合成の両方をサポートしています。ATX PLL とは異なり、fPLLは FPGA ファブリックのクロック・ネットワークを介してコアを駆動できる周波数の合成に使用することができます。

関連情報• fPLL (350 ページ)

fPLL についての詳細を提供します。

• fPLL IP コア (353 ページ)fPLL IP の実装についての詳細を提供します。

1.2.3.3. チャネル PLL (CMU/CDR PLL)

チャネル PLL は各トランシーバー・チャネルに存在します。主な機能として、PLL がクロック・データ・リカバリー (CDR) モードで使用される際のトランシーバー・チャネルでのクロックとデータのリカバリーがあります。また、チャネル PLL のチャネル 1 と 4 は、クロック・マルチプライヤ・ユニット (CMU) モードでコンフィグレーションした際に送信 PLL として使用できます。チャネル PLL のチャネル 0、2、3、5 はCMU モードでコンフィグレーションできないので、送信 PLL としては使用できません。

関連情報• CMU PLL (358 ページ)

CMU PLL についての詳細を提供します。

• CMU PLL IP コア (361 ページ)CMU PLL IP の実装についての詳細を提供します。

1.2.4. クロック生成ブロック (CGB)

Arria 10 デバイスには以下の 2 種類のクロック生成ブロック (CGB) があります。

• マスター CGB

• ローカル CGB

トランシーバー・チャネルが 6 チャネルのトランシーバー・バンクには 2 つのマスター CGB があります。マスター CGB1 はトランシーバー・バンクの上部にあります。マスター CGB0 はトランシーバー・バンクの下部にあります。トランシーバー・チャネルが 3 チャネルのトランシーバー・バンクにあるマスターCGB は 1 つのみです。マスター CGB はボンディング・チャネル・グループのためにボンディング・クロックを分周し分配します。また、x6 や xN クロック・ネットワークを介してノン・ボンディング・チャネルにノン・ボンディング・クロックを分配します。

各トランシーバー・チャネルはローカル CGB を備えています。ローカル CGB は自身のチャネルの PCSおよび PMA ブロックにノン・ボンディング・クロックを分周し分配するために使用されます。



28


関連情報クロック生成ブロック (373 ページ)

クロック生成ブロックについての詳細を提供します。

1.3. キャリブレーション

Arria 10 FPGA は、プロセスのばらつきを補償するために専用のキャリブレーション・エンジンを含んでいます。キャリブレーション・エンジンは、トランスミッタとレシーバーの両方が適な性能で動作できるようにトランシーバーのアナログ部分を校正します。

CLKUSR ピンがキャリブレーション・エンジンをクロック駆動します。すべてのトランシーバーのリファレンス・クロックと CLKUSR クロックは、キャリブレーション・プロセスを正常に完了し、トランシーバーの性能を適にするために、FPGA コンフィグレーションの開始時にフリーランニングで、かつ安定している必要があります。

注意: CLKUSR の電気的特性について詳しくは、インテル Arria 10 デバイス・データシートを参照してください。CLKUSR を FPGA コンフィグレーション・クロックとして使用することもできます。CLKUSR ピン向けのコンフィグレーション要件について詳しくは、 Arria 10 のコア・ファブリックおよび汎用 I/O ハンドブックで Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレードの章を参照してください。キャリブレーションについて詳しくは、キャリブレーションの章を参照してください。CLKUSR ピンの要件について詳しくは、Intel Arria 10 GX, GT, and SXDevice Family Pin Connection Guidelines を参照してください。

関連情報• インテル Arria 10 デバイス・データシート

• Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード

• Intel Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines



29

https://www.altera.com/content/altera-www/global/ja_jp/index/documentation/mcn1413182292568.html

https://www.altera.com/content/altera-www/global/ja_jp/index/documentation/sam1403483633377.html#sam1403482889098

https://www.altera.com/content/altera-www/global/ja_jp/index/documentation/sam1403483633377.html#sam1403482889098

https://www.altera.com/documentation/wtw1404286459773.html#wtw1404287756279


2. Arria 10 トランシーバーへのプロトコルの実装

2.1. トランシーバー・デザインの IP ブロック

図 -18: Arria 10 トランシーバー・デザインの基本的なビルディング・ブロック

Transceiver PLL IP Core

Master/LocalClock

GenerationBlock

Avalon-MM Master

Reset Ports

Analog and DigitalReset Bus

ReconfigurationRegisters

Avalon-MMInterface

Non-Bonded andBonded Clocks Transceiver PHY IP Core (1)

注：

Transceiver PHYReset Controller (2)

Legend:

Intel generated IP block

User created IP block

MAC IP Core / Data Generator /

Data Analyzer

Parallel Data Bus

Avalon マスターにより、Avalon Memory Mappedインターフェイスを介して Avalon-MMリコンフィグレーション・レジスターへのアクセスが可能です。これにより、 PCS、PMA ならびにPLL のリコンフィグレーションが可能になります。リコンフィグレーション・レジスターにアクセスするために、Avalon マスターをFPGA ファブリックに実装します。Avalon-MM インターフェイスを介したリードおよびライトを行うことによってリコンフィグレーションが容易になります。

トランシーバーPLL IP コアは、トランシーバー・チャネルを駆動するクロック・ネットワークにクロックソースを提供します。Arria 10 デバイスでは、PLL IP コアはトランシーバーPHY IPコアと別れています。

トランシーバー・チャネルのリセットにリセット・コントローラーを使用します。

このブロックは、MAC IP コア、フレーム・ジェネレーター/アナライザー、またはデータ・ジェネレーター/アナライザーのいずれかにすることができます。

トランシーバーPHY IP コアは、全ての通信プロトコル向けにPCS およびPMA コンフィグレーション、ならびにトランシーバー・チャネル機能を制御します。

（1）トランシーバーPHY IP コアは、サポートされるPHY IP コアのいずれかにできます（例：ネイティブPHY IP コア、XAUI PHY IP コアなど）。（2）ユーザー設計のリセット・コントローラー、またはトランシーバーPHY リセット・コントローラーのどちらも使用できます。

UG-01143 | 2017.04.20








2.2. トランシーバー・デザインフロー

図 -19: トランシーバー・デザインフロー

注意: インテル FPGA wiki ページのデザイン例は、デザイン開発のための実用的なガイダンスを提供します。ただし、インテル FPGA wikiページの内容はインテルが保証するものではありません。

PHY IP コアを生成する

トランシーバー・データパスをMAC IP コアまたはデータ・ジェネレーター/アナライザーと接続する

PLL IP コアを選択するトランシーバーPHY リセット・コントローラーを生成するか、ユーザーが独自にコード化したリセット・コントローラーを作成する

デザインをコンパイルする

デザインの機能性を検証する

PLL IP コアを生成する

PHY IP コアを設定する

PHY IP コアを選択する

PLL IP コアを設定する

PHY IP コアをPLL IP コア、リセット・コントローラーと接続し、リコンフィグレーション・ロジックをAvalon-MM インターフェイスを介して接続する

リコンフィグレーション・ロジックを作成する　　(必要な場合）

Assignment Editor の使用またはQuartus Prime Settings File の更新によりI/O ピンのアナログ・パラメーターを設定する

関連情報http://www.alterawiki.com

2.2.1. PHY IP コアの選択とインスタンス化

プロトコルを実装するために適切な PHY IP コアを選択します。

Arria 10 のトランシーバー・プロトコルと PHY IP のサポートの項を参照し、プロトコル実装向けに選択する PHY IP を決定してください。

2. Arria 10 トランシーバーへのプロトコルの実装UG-01143 | 2017.04.20


31

http://www.alterawiki.com


また、先に Quartus® Prime プロジェクトを作成してから、デザインに必要な様々な IP をインスタンス化することもできます。その場合には IP HDL ファイルを保存する位置を指定します。現在のバージョンの PHY IP にはスピードグレードを設定するオプションがありません。デバイスファミリーとスピードグレードは Quartus Prime プロジェクトの作成時に指定します。

あるいは、PHY IP を直接インスタンス化してさまざまな機能を評価することもできます。

PHY IP をインスタンス化するには以下のステップを実行します。

1. Quartus Prime ソフトウェアを開きます。

2. Tools > IP Catalog の順にクリックします。

3. IP Catalog ウィンドウの上部で Arria 10 デバイスファミリーを選択します。

4. IP Catalog の Library > Interface Protocols の下で目的の PHY IP を選択し、Add をクリックします。

5. New IP Instance Dialog Box で IP のインスタンス名を設定します。

6. Arria 10 デバイスファミリーを選択します。

7. 使用するデバイスを選択して OK をクリックします。

PHY IP のパラメーター・エディター・ウィンドウが開きます。



32


図 -20: Arria 10 トランシーバーの PHY タイプ

関連情報Arria 10 トランシーバーのプロトコルと PHY IP のサポート (39 ページ)

2.2.2. PHY IP コアの設定

デザイン向けに有効なパラメーターでの選択をすることにより、PHY IP コアを設定します。有効なパラメーター設定はプロトコルごとに異なります。各プロトコル向けに有効なパラメーターの選択については、該当するプロトコルの項を参照してください。

関連情報• Arria 10 トランシーバー・ネイティブ PHY IP コアの使用 (44 ページ)

ネイティブ PHY IP についての詳細を提供します。



33


• Interlaken (92 ページ)

• ギガビット・イーサネット (GbE) および IEEE 1588v2 に準拠した GbE (110 ページ)

• 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリアント (122 ページ)

• 10GBASE-KR PHY IP コア (134 ページ)

• 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア (164 ページ)

• PCI Express (PIPE) (230 ページ)

• CPRI (281 ページ)

• エンハンスト PCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 (291 ページ)

• 標準 PCS の Basic/Custom、およびレートマッチを伴う Basic/Custom のコンフィグレーションを使用する (302 ページ)

• Arria 10 GT チャネルの実装用のデザイン検討事項 (321 ページ)

2.2.3. PHY IP コアの生成

PHY IP を生成するには、PHY IP の設定後に以下のステップを実行します。

1. Parameter Editor ウィンドウで Generate HDL ボタンをクリックします。Generation ダイアログボックスが開きます。

2. Synthesis オプションの Create HDL design for synthesis の下で Verilog またはVHDL を選択します。

3. Synthesis オプションで選択したハードウェア記述言語に応じて、適切な Simulation オプションを選択します。

4. これまでに生成した IP ファイルを選択した出力ディレクトリーから消去する必要がある場合には、Output Directory の Clear output directories for selected generationtargets を選択します。

5. Generate をクリックします。

Quartus Prime ソフトウェアは<phy ip instance name> フォルダー、<phy ip instancename>_sim フォルダー、<phy ip instance name>.qip ファイル、<phy ip instancename>.qsys ファイル、<phy ip instance name>.v ファイルまたは、<phy ip instancename>.vhd ファイルを生成します。この<phy ip instance name>.v ファイルが PHY IP のトップレベル・デザインであり、これは<phy ip instance name>/synth フォルダーの下に配置されます。他のフォルダーは、シュミレーションとコンパイルで使用する下層レベルのデザインファイルを格納します。

関連情報IP コアファイルの保存場所 (90 ページ)

IP コアファイルのストラクチャーについて詳しい情報を提供します。



34


2.2.4. PLL IP コアの選択

Arria 10 デバイスは以下の 3 種類の PLL IP コアを有しています。

• ATX (Advanced Transmit) PLL IP コア

• フラクショナル PLL (fPLL) IP コア

• チャネル PLL/クロック・マルチプライヤ・ユニット (CMU) PLL IP コア

デザインに適した PLL IP を選択します。使用可能な PLL とクロック・ネットワークの詳細についてはPLL およびクロック・ネットワークの章を参照してください。

PLL IP をインスタンス化するには以下のステップを実行します。

1. Quartus Prime ソフトウェアを開きます。


3. IP Catalog ウィンドウの上部で Arria 10 デバイスファミリーを選択します。

4. IP Catalog の Library > Basic Functions > Clocks, PLLs, and Resets > PLL の下でデザインに含める PLL IP ( Arria 10 fPLL、 Arria 10 Transceiver ATX PLL、またはArria 10 Transceiver CMU PLL) を選択し、Add をクリックします。

5. New IP Instance Dialog Box で IP のインスタンス名を設定します。



PLL IP の GUI ウィンドウが開きます。



35


図 -21: Arria 10 トランシーバーの PLL タイプ

関連情報PLL (340 ページ)

2.2.5. PLL IP コアの設定

使用可能な PLL、クロック・ネットワーク、ならびにサポートされているクロックの設定を把握している必要があります。デザインに対して十分なデータレートを実現できるように PLL IP を設定します。



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関連情報• ATX PLL IP コア (345 ページ)

• fPLL IP コア (353 ページ)

• CMU PLL IP コア (361 ページ)

• PLL およびクロック・ネットワークの使用 (388 ページ)

2.2.6. PLL IP コアの生成

PLL IP コアの設定後に、以下のステップを実行して PLL IP コアを生成します。

1. Parameter Editor ウィンドウで Generate HDL ボタンをクリックします。Generation ダイアログボックスが開きます。

2. Synthesis オプションの Create HDL design for synthesis の下で Verilog またはVHDL を選択します。

3. Synthesis オプションで選択したハードウェア記述言語に応じて、適切な Simulation オプションを選択します。

4. これまでに生成した IP ファイルを選択した出力ディレクトリーから消去する必要がある場合には、Output Directory の Clear output directories for selected generationtargets を選択します。

5. Generate をクリックします。

Quartus Prime ソフトウェアは<pll ip core instance name>フォルダー、pll ip core instancename>_sim フォルダー、<pll ip core instance name>.qip ファイル、pll ip core instancename>.qsys と、pll ip core instance name>.v ファイルまたは、pll ip core instancename>.vhd ファイルを生成します。この<pll ip core instance name>.v ファイルが PLL IP コアのトップレベル・デザインであり、これは<pll ip core instance name>/ synth フォルダーの下に配置されます。他のフォルダーは、シュミレーションとコンパイルで使用する下層レベルのデザインファイルを格納します。

関連情報IP コアファイルの保存場所 (90 ページ)

IP コアファイルのストラクチャーについて詳しい情報を提供します。

2.2.7. リセット・コントローラー

Arria 10 デバイスでトランシーバーをリセットするには、以下の 2 通りの方法があります。

• トランシーバー PHY リセット・コントローラーを使用する

• 推奨されるリセットシーケンスで動作するユーザー設計のリセット・コントローラーを作成する

関連情報トランシーバー・チャネルのリセット (403 ページ)

2.2.8. リコンフィグレーション・ロジックの作成

ダイナミック・リコンフィグレーションにより、デバイスの動作中にトランシーバー・チャネルや PLL の設定を動的に変更することができます。ダイナミック・リコンフィグレーションをサポートするには、デザインに、Avalon-MM インターフェイスを使用するダイナミック・リコンフィグレーション・レジスターにアクセスすることができる Avalon マスターを含める必要があります。



37


Avalon-MM マスターにより、PLL とチャネルのリコンフィグレーションが可能になります。また、Vod(Differential Output Voltage Swing) やプリエンファシス設定といった PMA パラメーターを動的に調整できます。この調整は、デザインで生成した Avalon-MM マスターを介した Avalon-MM リコンフィグレーション・レジスターへの書き込みによって行います。

ダイナミック・リコンフィグレーションについて詳しくは、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。

関連情報リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション (485 ページ)

2.2.9. PLL IP コアとリセット・コントローラーへの PHY IP の接続

PHY IP、PLL IP コアとリセット・コントローラーを接続します。すべての IP ブロックを接続するために、トップレベルのモジュールを記述します。

各 IP の I/O ポートはすべて、<phy instance name>.v ファイルまたは<phy instancename>.vhd、および<phy_instance_name>_bb.v ファイルで確認できます。

ポートの説明について詳しくは、PLL タイプ、トランシーバーのネイティブ PHY IP コアの使用と、トランシーバー・チャネルのリセットの章のポートの表を確認してください。

関連情報• エンハンスト PCS ポート (74 ページ)

• 標準 PCS ポート (85 ページ)

• トランシーバー・チャネルのリセット (403 ページ)

• Arria 10 トランシーバー・ネイティブ PHY IP コアの使用 (44 ページ)

• PLL およびクロック・ネットワーク (338 ページ)

2.2.10. データパスの接続

トランシーバー PHY 層デザインを MAC (Media Access Controller) IP コア、またはデータ・ジェネレーターとデータ・アナライザー、あるいはフレーム・ジェネレーターとフレーム・アナライザーに接続します。

2.2.11. アナログ・パラメーターの設定

I/O ピンへのアナログ・パラメーターを設定するには、Assignment Editor を使用するか、QuartusPrime Settings File を更新します。

デザインの機能性を検証した後で、トランシーバー・ピンにピン・アサインメントと PMA アナログ・パラメーターの設定を行います。

1. FPGA ピンを、すべてのトランシーバー I/O ピンおよびリファレンス・クロック I/O ピンに割り当てます。詳しくは Arria 10 Pin Connection Guidelines を参照してください。

2. Assignment Editor を使用して、トランスミッタ、レシーバーとリファレンス・クロックピンのアナログ・パラメーターを設定します。Pin Planner と Assignment Editor を使用したピン・アサインメントとアナログ・パラメーター設定はすべて<top_level_project_name>.qsf ファイルに保存されます。また、.qsf(Quartus Settings File) を直接変更することにより PMA アナログ・パラメーターを設定することもできます。



38


関連情報• アナログ・パラメーター設定 (564 ページ)

• Arria 10 Pin Connection Guidelines

2.2.12. デザインのコンパイル

トランシーバー・デザインをコンパイルするには、Quartus Prime プロジェクト・ライブラリーで IP カタログを使用して生成された IP ブロック全ての<phy_instancename>.qip ファイルを追加します。あるいは、IP コアの.qsys や.qip バリアントを追加することもできます。

注意: Quartus Prime プロジェクトに.qsys ファイルと.qip ファイルの両方を追加すると、Quartus ソフトウェアでエラーが生じます。

関連情報Quartus Prime Incremental Compilation for Hierarchical and Team-Based Design

コンパイルについて詳しい情報を提供します。

2.2.13. デザインの機能性の検証

デザインの機能を検証するためにデザインをシミュレーションします。詳しくはトランシーバー・ネイティブ PHY IP コアのシミュレーションの項を参照してください。

関連情報• トランシーバー・ネイティブ PHY IP コアのシミュレーション (327 ページ)

• Quartus Prime Handbook - Volume 3: Verificationデザインのシミュレーションと検証に関する情報を提供します。

2.3. Arria 10 トランシーバーのプロトコルと PHY IP のサポート

表 8. Arria 10 トランシーバーのプロトコルと PHY IP のサポート

プロトコルトランシーバー PHY IPコア

PCS のサポートトランシーバー・コンフィグレーション・ルール(9)

プロトコルプリセット(10)

PCIe Gen3 x1、x2、x4、x8

ネイティブ PHY IP コア(PIPE) /PCI Express ハ

ード IP (11)

標準および Gen3 Gen3 PIPE PCIe PIPE Gen3 x1PCIe PIPE Gen3 x8


ネイティブ PHY IP(PIPE) コア/PCI

Express ハード IP(11)

標準 Gen2 PIPE PCIe PIPE Gen2 x1PCIe PIPE Gen2 x8

continued...

(9) トランシーバー・コンフィグレーション・ルールについて詳しくは、 Arria 10 トランシーバー・ネイティブ PHY IPコアの使用の項を参照してください。

(10) プロトコルプリセットについて詳しくは、 Arria 10 トランシーバー・ネイティブ PHY IP コアの使用の項を参照してください。

(11) PCI Express ハード IP は個別の IP コアとしても使用可能です。



39

http://www.altera.com/literature/dp/arria-10/PCG-01017.pdf

https://www.altera.com/documentation/mwh1409960181641.html#mwh1409958382198

http://www.altera.com/literature/hb/qts/qts_qii5v3.pdf






ネイティブ PHY IP(PIPE) コア/PCI

Express ハード IP(11)

標準 Gen1 PIPE ユーザー設計

1000BASE-X ギガビット・イーサネット

ネイティブ PHY IP コア標準 GbE GIGE - 1.25 Gbps

1588 規格 1000BASE-Xギガビット・イーサネット

ネイティブ PHY IP コア標準 GbE 1588 GIGE - 1.25 Gbps1588

10GBASE-R ネイティブ PHY IP コアエンハンスト 10GBASE-R 10GBASE-R 低レイテンシー

10GBASE-R 1588 ネイティブ PHY IP コアエンハンスト 10GBASE-R 1588 10GBASE-R 1588

KR FEC 付き 10GBASE-R

ネイティブ PHY IP コアエンハンスト 10GBASE-R w/KR FEC 10GBASE-R w/KR FEC

10GBASE-KR と1000BASE-X

1G/10GbE および10GBASE-KR PHY

IP(12)

標準とエンハンスト適用されません BackPlane_wo_1588LineSide (オプティカル)LineSide (オプティカル)

_1588

40GBASE-R ネイティブ PHY IP コアエンハンスト Basic (Enhanced PCS) 低レイテンシー・エンハンスト PCS(13)

FEC 付き 40GBASE-R/40GBASE-KR4 (14)

ネイティブ PHY IP コアエンハンスト Basic w/KR FEC ユーザー設計

CAUI-4/CPPI-4/BP および CEI-25G 経由100GBASE-R

ネイティブ PHY IP コアエンハンストと PCS ダイレクト

Basic (EnhancedPCS) / PCS Direct

低レイテンシー GT(15)

CAUI 経由 100GBASE-R ネイティブ PHY IP コアエンハンスト Basic (Enhanced PCS) 低レイテンシー・エンハンスト PCS(16)

continued...



(12) 1G/10GbE および 10GBASE-KR PHY IP コアには、リンク・トレーニング、自動速度ネゴシエーションとシーケンサー機能に必要なソフト IP が含まれています。

(13) 低レイテンシー・エンハンスト PCS プリセットを使用して 40GBASE-R を実装するには、データチャネルの数を4 に変更し、適切な PCS-FPGA ファブリックおよび PCS-PMA 幅を選択します。

(14) ネイティブ PHY IP には、リンク・トレーニング、自動速度ネゴシエーションおよびシーケンサー機能が含まれません。ユーザーはネイティブ PHY IP を使用する場合、これらの機能を実装するためにソフトロジックを作成する必要があります。

(15) CAUI-4/CPPI-4/BP-4 および CEI-25G を実装するためには、低レイテンシー GT プロトコルプリセットに若干の調整が必要です。

(16) 低レイテンシー・エンハンスト PCS プリセットを使用する CAUI 経由の 100GBASE-R を実装するには、データチャネルの数を 10 に変更し、適切な PCS-FPGA ファブリックと PCS-PMA 幅を選択します。



40





FEC 付き CAUI 経由100GBASE-R

ネイティブ PHY IP コアエンハンスト Basic w/KR FEC ユーザー設計

XAUI XAUI PHY IP コアソフト PCS 適用されません適用されません

SPAUI ネイティブ PHY IP コア標準とエンハンスト Basic/Custom (標準PCS)

Basic (Enhanced PCS)

ユーザー設計

DDR XAUI ネイティブ PHY IP コア標準とエンハンスト Basic/Custom (標準PCS)

Basic (Enhanced PCS)

ユーザー設計

Interlaken (CEI-6G/11G) (17)

ネイティブ PHY IP コアエンハンスト Interlaken Interlaken10x12.5Gbps

Interlaken6x10.3GbpsInterlaken

1x6.25Gbps

OTL4.10/OIF SFI-S 経由 OTU-4 (100G)

ネイティブ PHY IP コアエンハンスト Basic (Enhanced PCS) SFI-S 64:64 4x11.3Gbps(18)

OTL3.4/OIF SFI-5.2/SFI-5.1 経由 OTU-3

(40G)

ネイティブ PHY IP コアエンハンスト Basic (Enhanced PCS) ユーザー設計

SFP+/SFF-8431/CEI-11G 経由 OTU-2

(10G)


OIF SFI-5.1s 経由OTU-2 (10G)


OTU-1 (2.7G) ネイティブ PHY IP コア標準 Basic/Custom (標準PCS)

ユーザー設計

OIF SFI-5.2/STL256.4経由 SONET/SDH

STS-768/STM-256(40G)


OIF SFI-5.1 経由SONET/SDH STS-768/

STM-256 (40G)

ネイティブ PHY IP コアエンハンスト Basic (エンハンストPCS)

ユーザー設計

continued...



(17) マルチ・レーン・ボンディングのコンフィグレーションに必要な送信 PCS ソフト・ボンディング・ロジックを、デザイン例で提供しています。

(18) SFI-S 64:64 4x11.3Gbps プリセットで OTL4.10/OIF SFI-S 経由の OTU-4 (100G) を実装するために、OTL4.10 に対してデータチャネルの数を 10 に変更し、または SFI-S に実装したユーザー設定のチャネル数およびデータレートを変更します。



41





SFP+/SFF-8431/CEI-11G 経由

SONET/SDH STS-192/STM-64 (10G)


OIF SFI-5.1s/SxI-5/SFI-4.2 経由

SONET/SDH STS-192/STM-64 (10G)


OIF SFI-5.1s 経由SONET STS-96 (5G)

ネイティブ PHY IP コアエンハンスト Basic/Custom (標準PCS)

SONET/SDH OC-96

SFP/TFI-5.1 経由SONET/SDH STS-48/

STM-16 (2.5G)

ネイティブ PHY IP コア標準 Basic/Custom (標準PCS)

SONET/SDH OC-48

SFP/TFI-5.1 経由SONET/SDH STS-12/

STM-4 (0.622G)

ネイティブ PHY IP コア(19)

標準 Basic/Custom (標準PCS)

SONET/SDH OC-12

インテル QPI 1.1/2.0 ネイティブ PHY IP コア PCS ダイレクト PCS ダイレクトユーザー設計

SD-SDI/HD-SDI/3G-SDI


3G/HD SDI NTSC3G/HD SDI PAL

Vx1 ネイティブ PHY IP コア標準 Basic/Custom (標準PCS)

ユーザー設計

DisplayPort (20) ネイティブ PHY IP コア標準 Basic/Custom (標準PCS)

ユーザー設計

1.25G/ 2.5G10G GPON/EPON


2.5G/1.25G GPON/EPON


ユーザー設計

16G/10G FibreChannel


8G/4G/2G/1G FibreChannel


ユーザー設計

EDR Infiniband x1、x4 ネイティブ PHY IP コアエンハンスト (低レイテンシー・モード)

Basic (Enhanced PCS)PCS ダイレクト

ユーザー設計

continued...



(19) トランスミッタおよびレシーバーの小動作データレートは 1.0 Gbps です。1.0 Gbps 以下のトランスミッタ・データレートでは、トランスミッタにオーバーサンプリングを適用する必要があります。また、1.0 Gbps 以下のレシーバー・データレートでは、レシーバーにオーバーサンプリングを適用する必要があります。

(20) VESA DisplayPort 規格バージョン 1.3 および VESA DisplayPort PHY 準拠仕様バージョン 1.2b のDisplayPort TX 電気的完全準拠を満たすには、VCCT_GXB と VCCR_GXB が 1.03 V またはその以上である必要があります。詳細については、AN745: Design Guidelines for DisplayPort ANd HDMI Interfaces を参照してください。



42





PCS ダイレクト

FDR/FDR-10 Infinibandx1、x4、x12


SDR/DDR/QDRInfiniband x1、x4、x12


ユーザー設計

CPRI v6.1 12.16512/CPRI v6.0 10.1376 Gbps

ネイティブ PHY IP コアエンハンスト 10GBASE-R 158810GBASE-R

ユーザー設計

CPRI 4.2/OBSAI RP3v4.2

ネイティブ PHY IP コア標準 CPRI (自動) /CPRI (マニュアル)

CPRI 9.8Gbps 自動モード

CPRI 9.8 Gbps マニュアルモード

SRIO 2.2/1.3 ネイティブ PHY IP コア標準レートマッチを伴うBasic/Custom (標準

PCS)

Serial Rapid IO 1.25Gbps

SAS 3.0 ネイティブ PHY IP コアエンハンスト Basic (Enhanced PCS) ユーザー設計

SATA 3.0/2.0/1.0 とSAS 2.0/1.1/1.0


SAS Gen2/Gen1.1/Gen1

SATA Gen3/Gen2/Gen1

HiGig/HiGig+/HiGig2/HiGig2+


ユーザー設計

JESD204A/JESD204B ネイティブ PHY IP コア標準とエンハンスト Basic/Custom (標準PCS) Basic (Enhanced

PCS) (21)

ユーザー設計

ASI ネイティブ PHY IP コア標準 Basic/Custom (標準PCS)

ユーザー設計

SPI-5 (100G) /SPI-5(50G)


Custom とその他のプロトコル

ネイティブ PHY IP コア標準とエンハンストPCS ダイレクト

Basis/Custom (標準PCS)

Basic (Enhanced PCS)レートマッチを伴う

Basic/Custom (標準PCS)

PCS ダイレクト

ユーザー設計


• AN745: Design Guidelines for DisplayPort and HDMI Interfaces



(21) JESD204B では、データレートが 12.0 Gbps を超えた場合にエンハンスト PCS が使用されます。



43

https://www.altera.com/documentation/vgo1432534488941.html#vgo1432535777361


2.4. Arria 10 トランシーバー・ネイティブ PHY IP コアの使用

この項では、インテルが提供する Arria 10 トランシーバー・ネイティブ PHY IP コアの使用について説明します。このネイティブ PHY IP コアは、 Arria 10 のトランシーバー PHY 機能への直接的なアクセスを提供します。

ネイティブ PHY IP コアを使用して、必要なプロトコルの実装向けにトランシーバー PHY をコンフィグレーションします。この IP をインスタンス化するには、Tools > IP Catalog をクリックして IP コアの種類を選択します。次に、プロトコル実装のために、Parameter Editor を用いて IP パラメーターを指定して、PHY IP を設定します。短時間で PHY IP を設定するには、出発点として、実装するプロトコルの設定に近いプリセットを選択します。プリセットは、多様なプロトコルに対応する PHY IP コンフィグレーション設定であり、IP の Parameter Editor から利用できます。プリセットについて詳しくは、以下に続くプリセットの項で説明しています。

適切な Transceiver Configuration Rule を選択することによっても、PHY IP を設定できます。トランシーバー・コンフィグレーション・ルールは、トランシーバー PHY 層での PCS ブロックと PMA ブロックの有効な組み合わせを確認し、無効な設定についてはエラーまたは警告をレポートします。

ネイティブ PHY IP コアを使用して、以下の PCS オプションをインスタンス化します。

• 標準 PCS

• エンハンスト PCS

• PCIe Gen3 PCS

• PCS ダイレクト

選択した Transceiver Configuration Rule に基づき、PHY IP コアが適切な PCS を選択します。PCS を別の PCS へと動的にリコンフィグレーションする必要がある場合には、PHY IP コアが全てのPCS ブロックを選択可能にします。ダイナミック・リコンフィグレーション向けに PCS ブロックを有効にする方法について、詳しくは General パラメーターと Datapath パラメーターの項を参照してください。Gen3 対応の PCI Express インターフェイスを備えるアクティブバンクの隣でのトランシーバー・チャネルの配置における制限について、PIPE コンフィグレーションにおけるチャネルの配置方法の項を、または PCIE ソリューションズのガイドを参照してください。

Parameter Editor での PHY IP コアの設定後には、Generate HDL をクリックして IP インスタンスを生成します。IP インスタンスとともに生成されるトップレベル・ファイルには、そのコンフィグレーションで有効なすべてのポートが含まれています。これらのポートを使用して、PHY IP コアを、PLL IPコア、リセット・コントローラー IP コア、およびデザイン内のその他の IP コアに接続します。



44


図 -22: ネイティブ PHY IP コアのポートと機能ブロック

Reconfiguration Registers

Enhanced PCS

Transmit and Receive Clocks

Standard PCS

PCIe Gen3 PCS

TransmitPMA

ReceivePMA

Reset Signals

Transmit Parallel Data

Reconfiguration Interface

Transmit Serial Data

Receive Serial Data

Receive Parallel Data

PCS-Direct

Nios IICalibration Calibration Signals

図 -23: ネイティブ PHY IP コアのパラメーター・エディター

Documentation

Presets

GeneralOptions

CommonPMA Options

DatapathOptions

PMA/PCS, Dynamic Reconfiguration, Optional Analog PMA Settings, and General Options

注意: Quartus Prime ソフトウェアは適用性チェックを提供しています。ただし、PCS インターフェイス幅に対してサポートされる FPGA ファブリック、ならびにサポートされるデータレートの特性評価は、現在評価中です。

関連情報• PHY IP コアの設定 (33 ページ)


• ギガビット・イーサネット (GbE) および IEEE 1588v2 に準拠した GbE (110 ページ)



• 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア (164 ページ)

• PCI Express (PIPE) (230 ページ)



45


• CPRI (281 ページ)


• 標準 PCS の Basic/Custom、およびレートマッチを伴う Basic/Custom のコンフィグレーションを使用する (302 ページ)

• Arria 10 GT チャネルの実装用のデザイン検討事項 (321 ページ)

• PMA パラメーター (49 ページ)

• プリセット (46 ページ)

• General パラメーターと Datapath パラメーター (46 ページ)

• エンハンスト PCS ポート (74 ページ)

• 標準 PCS ポート (85 ページ)

• PMA ポート (70 ページ)

• PIPE コンフィグレーションにおけるチャネルの配置方法 (269 ページ)

2.4.1. プリセット

ネイティブ PHY IP コアに、各プロトコル向けに定義されたプリセット設定を選択できます。プロトコルやアプリケーションのパラメーターを指定する出発点としてプリセットを使用します。

ネイティブ PHY IP コアにプリセットを適用するには、プリセット名をダブルクリックします。プリセットを適用すると、ネイティブ PHY IP コアの現在のインスタンス上で、関連する全てのオプションとパラメーターが設定されます。たとえば Interlaken のプリセットを選択すると、Interlaken プロトコルに必要な全てのパラメーターとポートがイネーブルになります。

プリセットの選択は、デザイン要件を満たすためのパラメーター変更の妨げにはなりません。変更した部分は、プリセットではなく、指定したトランシーバー・コンフィグレーション・ルールのデザインルールにより有効にされます。

注意: プリセットを選択すると、それまでのユーザーによる設定はクリアされます。

2.4.2. General パラメーターと Datapath パラメーター

パラメーター値を指定することにより、ネイティブ PHY IP コアのインスタンスをカスタマイズすることができます。Parameter Editor では、パラメーターは各機能ブロックおよび特性向けに以下のセクションにまとめられています。

• General、Common PMA Options、および Datapath Options

• TX PMA

• RX PMA

• 標準 PCS

• エンハンスト PCS

• PCS Direct Datapath

• Dynamic Reconfiguration

• Analog PMA Settings (オプション)

• Generation Options



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表 9. General、Common PMA Options、および Datapath Options

パラメーター値説明

Message level for ruleviolations

errorwarning

パラメーター・ルール違反のメッセージング・レベルを指定します。error を選択すると、いずれのルール違反によっても IP の生成ができなくなります。warning を選択すると全てのルール違反が警告としてメッセージウィンドウに表示されますが、IP は違反にかかわらず生成されます。(22)

VCCR_GXB andVCCT_GXB supply voltagefor the Transceiver

0_9V、1_0 V、1_1V VCCR_GXB and VCCT_GXB supply voltage for the Transceiver を選択します。注意:

このオプションは、GUI ルール検証にのみ使用されます。スタティック・デザインにこのパラメーターをセットするには、Quartus PrimeSetting File (.qsf) アサインメントを使用します。

Transceiver Link Type sr、lr トランシーバー・リンクの種類を選択します。sr は Short Reach (チップ間通信) であり、lr は Long Reach (バックプレーン通信) です。

注意:

このオプションは、GUI ルール検証にのみ使用されます。スタティック・デザインにこのパラメーターをセットするには、Quartus PrimeSetting File (.qsf) アサインメントを使用します。

Transceiverconfiguration rules

ユーザー選択トランシーバー向けに選択可能なコンフィグレーション・ルールを指定します。このパラメーターは、特定のプロトコル向けに Parameter Editor が PMAおよび PCS パラメーター設定をチェックするためのコンフィグレーション・ルールを指定します。選択されたトランシーバー・コンフィグレーション・ルールに応じて、Parameter Editor は選択されたパラメーターとオプションを検証し、すべての無効な設定にエラーメッセージまたは警告を出します。プロトコル向けに選択するトランシーバー・コンフィグレーション・ルールを決定するために、各トランシーバー・コンフィグレーション・ルールの詳細について、表8 (39 ページ)Arria 10 トランシーバーのプロトコルと PHY IP のサポートを参照してください。このパラメーターは、ルールチェックのために使用されます。また、これはプリセットではありません。プロトコルの実装向けに全てのパラメーターをセットする必要があります。

PMA configurationrules

BasicSATA/SASQPIGPON

PMA のコンフィグレーション・ルールを指定します。SATA、GPON と QPI を除くすべてのプロトコルモード向けに、Basic を選択します。SATA (Serial ATA) は Transceiver configuration rule が Basic/Custom (Standard PCS) に設定されている場合にのみ使用できます。GPON は Transceiver configuration rule が Basic (EnhancedPCS) に設定されている場合にのみ使用できます。QPI は Transceiver configuration rule が PCS Direct に設定されている場合にのみ使用できます。

Transceiver mode TX/RX DuplexTX SimplexRX Simplex

トランシーバーの動作モードを指定します。• TX/RX Duplex：送信と受信どちらもサポートするシングルチャネルを指

定する• TX Simplex：送信のみをサポートするシングルチャネルを指定する• RX Simplex：受信のみをサポートするシングルチャネルを指定するデフォルトは TX/RX Duplex です。

Number of datachannels

1～<n> 実装されるトランシーバー・チャネルの数を指定します。使用可能なチャネルの大数は、選択したパッケージに応じた (<n>) です。

デフォルト値は 1 です。

Data rate <有効なトランシーバーのデータレート>

Mbps (megabits per second) でデータレートを指定します。

continued...

(22) ただし、警告を伴いながら PHY を生成できますが、その PHY を Quartus Prime でコンパイルすることができません。



47



Enable datapath andinterfacereconfiguration

On/Off このオプションをオンにすると、事前のコンフィグレーションが可能であり、かつ、標準 PCS、エンハンスト PCS、PCS ダイレクトデータパス間での動的な切り替えが可能です。デフォルト値は Off です。

Enable simplified datainterface

On/Off デフォルトでは、128 ビットすべてが有効な tx_parallel_data バスとrx_parallel_data バスのポートです。ユーザーはインターフェイス内のデータおよびコントロール信号のマッピングについて把握している必要があります。データおよびコントロール信号のマッピングについて詳しくはエンハンスト PCS の TX および RX コントロール・ポートを参照してください。このオプションをオンにすると、ネイティブ PHY IP コアは FPGA ファブリックとトランシーバーの間に単純化されたデータ・インターフェイスとコントロール・インターフェイスを提供します。128 ビットのうち FPGA ファブリック幅に対してアクティブになっているビットのみがポートとなります。デフォルト値は Off です。(23)

Provide separateinterface for eachchannel

On/Off 選択すると、ネイティブ PHY IP コアは広いバスではなく各チャネルに個別のデータ、リセット、およびクロック・インターフェイスを提供します。

表 10. Transceiver Configuration Rule パラメーター

トランシーバー・コンフィグレーション設定説明

Basic/Custom (Standard PCS) 標準 PCS で、ルールの標準的なセットを適用します。標準 PCS 内にブロックを必要とするカスタムプロトコル、または他のコンフィグレーション・ルールでカバーされていないプロトコルを実装するために、これらのルールを選択します。

Basic/Custom w /Rate Match(Standard PCS)

標準 PCS で、レートマッチ FIFO 用のルールを含むルールの標準的なセットを適用します。標準PCS 内にブロックを必要とするカスタムプロトコル、または他のコンフィグレーション・ルールでカバーされていないプロトコルでを実装するために、これらのルールを選択します。

CPRI (Auto) CPRI プロトコルが必要とするルールを適用します。レシーバーのワードアライナー・モードがAuto に設定されます。Auto モードでは、ワードアライナーは確定的レイテンシーに設定されます。

CPRI (Manual) CPRI プロトコルが必要とするルールを適用します。レシーバーのワードアライナー・モードがManual に設定されます。Manual モードでは、FPGA ファブリックのロジックがワードアライナーを制御します。

GbE 1 Gbps イーサネット (1 GbE) プロトコルに必要なルールを適用します。

GbE 1588 IEEE 1588 規格で定義されている PTP (Precision Time Protocol) をサポートする 1 GbEプロトコルのルールを適用します。

Gen1 PIPE ソフト MAC やデータリンク層に接続できる Gen1 PCIe ® PIPE インターフェイスのルールを適用します。

Gen2 PIPE ソフト MAC やデータリンク層に接続できる Gen2 PCIe PIPE インターフェイスのルールを適用します。

Gen3 PIPE ソフト MAC やデータリンク層に接続できる Gen3 PCIe PIPE インターフェイスのルールを適用します。

Basic (Enhanced PCS) エンハンスト PCS で、ルールの標準的なセットを適用します。エンハンスト PCS 内に、ブロックを必要とするプロトコル、または他のコンフィグレーション・ルールでカバーされていないプロトコルを実装するために、これらのルールを選択します。

Interlaken Interlaken プロトコルに必要なルールを適用します。

10GBASE-R 10GBASE-R プロトコルに必要なルールを適用します。

continued...

(23) このオプションは、PCS データパス間を動的にリコンフィグレーションする、またはトランシーバーのインターフェイスをリコンフィグレーションする場合には使用できません。



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トランシーバー・コンフィグレーション設定説明

10GBASE-R 1588 1588 が有効にされた 10GBASE-R プロトコルに必要なルールを適用します。

10GBASE-R w/KR FEC KR FEC ブロックが有効にされた 10GBASE-R プロトコルに必要なルールを適用します。

40GBASE-R w/KR FEC KR FEC ブロックが有効にされた 40GBASE-R プロトコルに必要なルールを適用します。

Basic w/KR FEC KR FEC ブロックを有効にした際にエンハンスト PCS が必要とするルールを適用します。このルールは、エンハンスト PCS 内に、ブロックを必要とするカスタムプロトコル、または他のコンフィグレーション・ルールでカバーされていないプロトコルを実装するために選択します。

PCS Direct PCS Direct モードに必要なルールを適用します。このコンフィグレーションではデータは PCSチャネルを流れますが、すべての内部 PCS ブロックはバイパスされます。必要であれば、PCS 機能を FPGA ファブリックに実装することができます。

関連情報• デバイスのトランシーバーのレイアウト (10 ページ)

• エンハンスト PCS の TX および RX コントロール・ポート (81 ページ)

2.4.3. PMA パラメーター

以下の種類の PMA パラメーターに値を指定することができます。

TX PMA

• TX Bonding Options

• TX PLL Options

• TX PMA Optional Ports

RX PMA

• RX CDR Options

• Equalization

• RX PMA Optional Ports

表 11. TX Bonding Options


TX channel bondingmode

Not bondedPMA only bondingPMA and PCS bonding

指定したチャネルで使用するボンディング・モードを選択します。ボンディング・チャネルは、単独の TX PLL を使用して複数のチャネルを駆動するクロックを生成し、これによりチャネル間のスキューを削減します。以下のオプションが使用可能です。Not bonded：ノン・ボンディング・コンフィグレーションでは、TX PLL からネイティブ PHY IP コアまで高速シリアルクロックのみが接続されることが想定されています。低速パラレルクロックは、トランシーバー・チャネルにあるローカルクロック生成ブロック (CGB) によって生成されます。ノン・ボンディング・コンフィグレーションではチャネルが互いに関連しておらず、また、フィードバック・パスが PLL に対してローカルであるために、チャネル間のスキューを計算することができません。PMA only bonding：PMA ボンディングでは、高速シリアルクロックがトランスミッタ PLL からマスター CGB に接続されます。マスター CGB が高速クロックと低速パラレルクロックを生成し、各チャネルのローカル CGB はバイパスされます。詳しくはチャネル・ボンディングの項を参照してください。PMA and PCS bonding：PMA および PCS ボンディングのコンフィグレーションでは、各チャネルのローカル CGB はバイパスされ、マスター CGB によって生成されたパラレルクロックがネットワークのクロック駆動に使用されます。

continued...



49



マスター CGB は高速と低速どちらのクロックも生成します。マスターチャネルは PCS コントロール信号を生成し、コントロール・プレーン・ブロックを介して他のチャネルに分配します。デフォルト値は Not bonded です。詳しくは PLL およびクロック・ネットワークの章でチャネル・ボンディングの項を参照してください。

PCS TX channelbonding master

Auto、0～<チャネル数> -1 PCS ボンディング・コンフィグレーションのマスター PCS チャネルを指定します。ボンディングでコンフィグレーションされた各ネイティブ PHY IP コアのインスタンスにボンディング・マスターを指定する必要があります。Auto を選択した場合、推奨されるチャネルをネイティブ PHY IP コアが自動的に選択します。デフォルト値は Auto です。TX チャネル・ボンディング・マスターについては詳しくは、PLL およびクロック・ネットワークの章を参照してください。

Actual PCS TX channelbonding master

0～<チャネル数> -1 このパラメーターは PCS TX channel bonding master パラメーターの選択に基づいて自動的に選択されます。PCS ボンディング・コンフィグレーション向けに選択されたマスター PCS チャネルを示します。

表 12. TX PLL Options


TX local clock divisionfactor

1、2、4、8 パラレルクロックとシリアルクロックに正しい周波数を生成するために、トランシーバー・チャネルで使用できる分周器の値を指定し、TX PLL 出力クロックを分周します。

Number of TX PLLclock inputs perchannel

1、2、3、4 チャネル毎の TX PLL クロック入力の数を指定します。TX PLL クロックソースを動的に切り替える設計をする場合にこのパラメーターを使用します。大で 4つの入力ソースに対応できます。

Initial TX PLL clockinput selection

0～<TX PLL クロック入力数> -1

初に選択される TX PLL クロック入力を指定します。複数の TX PLL クロック入力を切り替える設計をする場合にこのパラメーターが必要です。

表 13. TX PMA Optional Ports


Enabletx_pma_analog_reset_ackport

On/Off オプショナルの tx_pma_analog_reset_ack 出力ポートをイネーブルします。このポートはレジスターモードのデータ転送には使用できません。

Enable tx_pma_clkout port On/Off オプショナルの tx_pma_clkout 出力クロックをイネーブルします。このクロックは TX PMA からの低速パラレルクロックであり、このクロックのソースはシリアライザーです。PCS/PMA インターフェイス・ブロックによって駆動されます。(24)

Enable tx_pma_div_clkoutport

On/Off オプショナルの tx_pma_div_clkout 出力クロックをイネーブルします。このクロックはシリアライザーによって生成されます。このクロックは、コアロジックの駆動や、FPGA-トランシーバー・インターフェイスの駆動に使用できます。tx_pma_div_clkout division factor に 1 または 2 を選択した場合、このクロック出力は PMA パラレルクロックから供給されます。tx_pma_div_clkout division factor に 33、40、または 66 を選択した場合、このクロックは PMA High シリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、TX FIFO へのインターフェイスが PMA パラレルクロック周波数とは異なるレートで動作する場合に使用されます。

continued...

(24) このクロックは FPGA-トランシーバー・インターフェイスの駆動には使用しません。このクロックは外部クロッククリーナーへのリファレンス・クロックとして使用します。



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tx_pma_div_clkout divisionfactor

Disabled、1、2、33、40、66

tx_pma_div_clkout ポートがイネーブルされた際に、この出力クロックの分周係数を選択します。(25)

Enabletx_pma_iqtxrx_clkout port

On/Off オプショナルの tx_pma_iqtxrx_clkout 出力クロックをイネーブルします。このクロックは、TX PMA 出力クロックから PLL の入力までをカスケード接続するために使用します。

Enable tx_pma_elecidleport

On/Off tx_pma_elecidle ポートをイネーブルします。このポートをアサートすると、トランスミッタは強制的に電気的アイドル状態になります。トランシーバーが PCI Express 用にコンフィグレーションされた場合には、このポートは無効です。

Enable tx_pma_qpipullupport (QPI)

On/Off tx_pma_qpipullup コントロール入力ポートをイネーブルします。このポートは QPI (Quick Path Interconnect) アプリケーションにのみ使用します。

Enable tx_pma_qpipulldnport (QPI)

On/Off tx_pma_qpipulldn コントロール入力ポートをイネーブルします。このポートは QPI アプリケーションにのみ使用します。

Enable tx_pma_txdetectrxport (QPI)

On/Off tx_pma_txdetectrx コントロール入力ポートをイネーブルします。TXPMA のレシーバー検出ブロックは、チャネルのもう一方の端にレシーバーが存在するかを検出します。tx_pma_txdetectrx 要求を受信すると、レシーバー検出ブロックが検出処理を開始します。このポートは QPI アプリケーションでのみ使用します。

Enable tx_pma_rxfoundport (QPI)

On/Off tx_pma_rxfound ステータス出力ポートをイネーブルします。TX PMA のレシーバー検出ブロックは、もう一方の端にレシーバーが存在するかをtx_pma_txdetectrx 入力を使用して検出します。tx_pma_rxfoundポートは検出処理の状況をレポートします。このポートは QPI アプリケーションでのみ使用します。

Enable rx_seriallpbken port On/Off オプショナルの rx_seriallpbken コントロール入力ポートをイネーブルします。この信号のアサートにより、トランシーバー内の TX から RX へのシリアル・ループバック・パスがイネーブルされます。この信号は非同期入力信号です。

表 14. RX CDR Options


Number of CDRreference clocks

1 ～ 5 CDR リファレンス・クロックの数を指定します。大で 5 つのソースに対応できます。デフォルト値は 1 です。CDR リファレンス・クロックソースを動的にリコンフィグレーションする必要がある場合にこの機能を使用します。

Selected CDRreference clock

0～<CDR リファレンス・クロック数> -1

初の CDR リファレンス・クロックを指定します。このパラメーターで使用可能な CDR リファレンス・クロックを決定します。デフォルト値は 0 です。

Selected CDRreference clockfrequency

<データレートにより異なる> CDR リファレンス・クロックの周波数を指定します。この値は、指定されたデータレートに応じて異なります。

PPM detectorthreshold

1003005001000

CDR の PPM しきい値を指定します。受信シリアルデータと CDR リファレンス・クロックの間の PPM がこのしきい値を超過すると、CDR のロックが外れます。デフォルト値は 1000 です。

(25) デフォルト値は Disabled です。



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表 15. Equalization


CTLE adaptation mode Manual 連続時間リニア・イコライゼーション (CTLE) の動作モードを指定します。マニュアルモードでは、Assignment Editor を使用して、または QuartusSettings File (.qsf) の変更により、もしくは Avalon Memory-Mapped(Avalon-MM) インターフェイスを使用してリコンフィグレーション・レジスターに書き込みをすることにより、CTLE オプションを設定します。CTLE のアーキテクチャーについて詳しくは、 Arria 10 トランシーバーのアーキテクチャーの章で、連続時間リニア・イコライゼーション (CTLE) (437 ページ)の項を参照してください。サポートされる適応モードについて詳しくはCTLE と DFE のイネーブル方法 (441 ページ) を参照してください。

DFE adaptation mode Adaptation enabled、Manual、Disabled

RX PMA のデシジョン・フィードバック・イコライゼーション (DFE) ブロックの動作モードを指定します。デフォルトの値は Disabled です。マニュアルモードでは、Assignment Editor を使用して、または QuartusSettings File (.qsf) の変更により、もしくは Avalon-MM インターフェイスを使用してリコンフィグレーション・レジスターに書き込みをすることにより、DFE オプションを設定します。DFE について詳しくは、 Arria 10 トランシーバー PHY のアーキテクチャーの章で、デシジョン・フィードバック・イコライゼーション (DFE) (439 ページ)の項を参照してください。サポートされる適応モードについて詳しくは CTLE とDFE のイネーブル方法 (441 ページ)を参照してください。

Number of fixed DFEtaps

3、7、11 固定 DFE タップの数を指定します。タップの数は、送信チャネルでのロスと、必要なイコライゼーションの種類に基づいて選択します。

表 16. RX PMA Optional Ports


Enablerx_analog_reset_ackport

On/Off オプショナルの rx_analog_reset_ack 出力をイネーブルします。このポートはレジスターモードのデータ転送には使用できません。

Enable rx_pma_clkoutport

On/Off オプショナルの rx_pma_clkout 出力クロックをイネーブルします。このポートは RX クロック・データ・リカバリー (CDR) からのリカバリー・パラレルクロックです。(26)

Enablerx_pma_div_clkoutport

On/Off オプショナルの rx_pma_div_clkout 出力クロックをイネーブルします。デシリアライザーがこのクロックを生成します。このクロックは、コアロジックを駆動するため、RX PCS-FPGA ファブリック・インターフェイスを駆動するため、またはその両方のために使用します。rx_pma_div_clkout division factor に 1 または 2 を選択した場合、このクロック出力は PMA パラレルクロックから供給されます。rx_pma_div_clkout division factor に 33、40、または 66 を選択した場合、このクロックは PMA シリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、RX FIFO へのインターフェイスがPMA パラレルクロック周波数とは異なるレートで動作する場合に使用されます。

rx_pma_div_clkoutdivision factor

Disabled、1、2、33、40、66 rx_pma_div_clkout ポートがイネーブルされた際に、この出力クロックの分周係数を選択します。(27)

continued...

(26) このクロックは FPGA-トランシーバー・インターフェイスの駆動には使用しません。このクロックは外部クロッククリーナーへのリファレンス・クロックとして使用します。

(27) デフォルト値は Disabled です。



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Enablerx_pma_iqtxrx_clkoutport

On/Off オプショナルの rx_pma_iqtxrx_clkout 出力クロックをイネーブルします。このクロックは、RX PMA 出力クロックから PLL の入力までをカスケード接続するために使用します。

Enable rx_pma_clkslipport

On/Off オプショナルの rx_pma_clkslip コントロール入力ポートをイネーブルします。この信号の立ち上がりエッジで RX シリアライザーは 1 クロックサイクル、あるいは 2 ユニット・インターバル (UI) でシリアルデータをスリップします。

Enablerx_pma_qpipulldn port(QPI)

On/Off rx_pma_qpipulldn コントロール入力ポートをイネーブルします。このポートは QPI アプリケーションにのみ使用します。

Enablerx_is_lockedtodataport

On/Off オプショナルの rx_is_lockedtodata ステータス出力ポートをイネーブルします。この信号は、RX CDR がデータモードにロックされている、または、受信データストリームにロックされようとしていることを示します。この信号は非同期出力信号です。

Enablerx_is_lockedtoref port

On/Off オプショナルの rx_is_lockedtoref ステータス出力ポートをイネーブルします。この信号は、RX CDR が CDR リファレンス・クロックにロックされていることを示します。この信号は非同期出力信号です。

Enablerx_set_lockedtodataport andrx_set_lockedtorefports

On/Off オプショナルの rx_set_lockedtodata およびrx_set_lockedtoref コントロール入力ポートをイネーブルします。これらのコントロール・ポートを使用して、RX CDR のロックモードを手動で制御します。これらの信号は非同期入力信号です。

Enable rx_seriallpbkenport

On/Off オプショナルの rx_seriallpbken コントロール入力ポートをイネーブルします。この信号のアサートにより、トランシーバー内の TX から RX へのシリアル・ループバック・パスがイネーブルされます。この信号は非同期入力信号です。

Enable PRBS (PseudoRandom Bit Sequence)verifier control andstatus port

On/Off オプショナルの rx_prbs_err、rx_prbs_clr、および rx_prbs_doneコントロール・ポートをイネーブルします。これらのポートは内部 PRBS ベリファイアーを制御し、内部 PRBS ベリファイアーからステータスを収集します。

関連情報• PLL およびクロック・ネットワーク (338 ページ)

• チャネル・ボンディング (379 ページ)

• 連続時間リニア・イコライゼーション (CTLE) (437 ページ)

• デシジョン・フィードバック・イコライゼーション (DFE) (439 ページ)

• アナログ・パラメーター設定 (564 ページ)

• CTLE と DFE のイネーブル方法 (441 ページ)

2.4.4. Enhanced PCS パラメーター

この項では、エンハンスト PCS の個々のブロックをカスタマイズするためにネイティブ PHY IP コアのGUI で使用できるパラメーターを定義します。

以下の表に、使用できるパラメーターを示します。選択した Transceiver Configuration Rule に基づいて、指定した設定が標準プロトコルに違反する場合には、ネイティブ PHY IP コアのParameter Editor でエラーまたは警告メッセージが表示されます。

注意: イネーブルもしくはディスエーブルにできるオプショナルのポートについて詳しくは、エンハンスト PCSポートの項を参照してください。



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表 17. Enhanced PCS パラメーター

パラメーター範囲説明

Enhanced PCS / PMAinterface width

32、40、64 エンハンスト PCS と PMA との間のインターフェイス幅を指定します。

FPGA fabric /EnhancedPCS interface width

32、40、64、 66、67 エンハンスト PCS と FPGA ファブリックとの間のインターフェイス幅を指定します。66 ビットの FPGA ファブリックから PCS へのインターフェイス幅では、TX やRX のパラレルデータに 64 ビットを使用します。ブロック・シンクロナイザーは、コントロール・バスからの下位 2 ビットを含む 66 ビット・ワードのブロック境界を決定します。67 ビットの FPGA ファブリックから PCS へのインターフェイス幅は、TX や RXのパラレルデータに 64 ビットを使用します。ブロック・シンクロナイザーは、コントロール・バスからの下位 3 ビットを含む 67 ビット・ワードのブロック境界を決定します。

Enable Enhanced PCSlow latency mode

On/Off エンハンスト PCS の低レイテンシー・パスを有効にします。このオプションをオンにすると、PMA からエンハンスト PCS までも低いレイテンシー・パスを提供するために、エンハンスト PCS の個々の機能ブロックがバイパスされます。イネーブルにした際に、このモードは GX デバイスに適用可能です。インテルは、GT デバイスを使用する際にはこれを有効にしないことを推奨します。

Enable RX/TX FIFOdouble width mode

On/Off RX FIFO と TX FIFO の double width モードを有効にします。double widthモードを使用すると、FPGA ファブリックを PCS の半分の周波数で動作させることができます。

表 18. Enhanced PCS TX FIFO パラメーター


TX FIFO Mode Phase-CompensationRegisterInterlakenBasicFast Register

以下のいずれかのモードを指定します。• Phase Compensation：TX FIFO が読み出しクロック rx_clkout と

書き込みクロック tx_coreclkin または tx_clkout の間のクロックの位相差を補償します。tx_enh_data_valid を 1’b1 に固定できます。

• Register：TX FIFO はバイパスされます。tx_parallel_data、tx_control と tx_enh_data_valid は FIFO 出力で一度レジスターに格納されます。tx_enh_data_valid ポートを常に 1’b1 にアサートしておきます。ユーザーは書き込みクロック tx_coreclkin を読み出しクロック tx_clkout に接続する必要があります。

• Interlaken：TX FIFO がエラスティック・バッファーとして機能します。このモードでは、FIFO へのデータフローを制御するための追加的な信号があります。そのため、FIFO 書き込みクロック周波数は、読み出しクロック周波数と同一である必要はありません。tx_enh_data_valid を用いて FIFO への書き込みを制御することができます。FIFO フラグをモニターリングすることで、FIFO フル状態と空の状態を回避できます。Interlaken フレーム・ジェネレーターは読み出しを制御します。

• Basic：TX FIFO はエラスティック・バッファーとして機能します。このモードでは、FIFO の書き込み側と読み出し側を異なるクロック周波数で駆動することができます。tx_coreclkin または rx_coreclkin は、66 で分周されたレーン・データレートを小周波数とします。tx_coreclkin または rx_coreclkin の周波数の範囲は、 (データレート/32) ～ (データレート/66) です。良の結果を得るために、インテルは tx_coreclkinまたは rx_coreclkin を (データレート/32) にすることを推奨します。FIFO フラグをモニターリングし、書き込みおよび読み出し動作を制御します。詳しくは、エンハンスト PCS FIFO の動作 (299 ページ)の項を参照してください。

• Fast Register：TX FIFO は、より高いレイテンシーを負担しながら、FPGA ファブリックと TX PCS との間により高い大周波数 (fMAX) を可能にします。

TX FIFO partially fullthreshold

10、 11、 12、 13 Enhanced PCS TX FIFO の部分的にフルのしきい値を指定します。TX FIFOが部分的にフルのステータスをフラグする必要がある値を入力します。

continued...



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TX FIFO partiallyempty threshold

2、 3、 4、 5 Enhanced PCS TX FIFO の部分的に空のしきい値を指定します。TX FIFO が部分的に空のステータスをフラグする必要がある値を入力します。

Enable tx_enh_fifo_fullport

On/Off tx_enh_fifo_full port をイネーブルします。この信号は、TX FIFO がフルになったことを示します。この信号は tx_coreclkin と同期しています。

Enabletx_enh_fifo_pfull port

On/Off tx_enh_fifo_pfull port をイネーブルします。この信号は、TX FIFO が指定された部分的にフルのしきい値に達したことを示します。この信号はtx_coreclkin と同期しています。

Enabletx_enh_fifo_emptyport

On/Off tx_enh_fifo_empty port をイネーブルします。この信号は、TX FIFO が空になったことを示します。この信号は tx_coreclkin と同期しています。

Enabletx_enh_fifo_pemptyport

On/Off tx_enh_fifo_pempty port をイネーブルします。この信号は、TX FIFO が指定された部分的に空のしきい値に達したことを示します。この信号はtx_coreclkin と同期しています。

表 19. Enhanced PCS RX FIFO パラメーター


RX FIFO Mode Phase-CompensationRegisterInterlaken10GBASE-RBasic

Enhanced PCS RX FIFO に以下のモードのいずれかを指定します。• Phase Compensation：このモードでは、読み出しクロック

rx_coreclkin または tx_clkout と書き込みクロックrx_clkout の間のクロックの位相差を補償します。

• Register：RX FIFO がバイパスされます。rx_parallel_data、rx_control と rx_enh_data_valid は FIFO 出力で一度レジスターに格納されます。FIFO の読み出しクロック rx_coreclkin と書き込みクロック rx_clkout は一緒に接続されています。

• Interlaken：Interlaken プロトコル向けにこのモードを選択します。デスキュープロセスを実装するには、FIFO フラグに基づいて FIFO 動作を制御する FSM の実装が必要です。このモードでは FIFO はエラスティック・バッファーとして機能します。

• 10GBASE-R：このモードでは、ブロックがロックされた後にデータがFIFO を通過します。オーダーセット (OS) は削除され、大パケット長64000 バイトで+/- 100 ppm のファブリック・クロックと RX PMA クロックとの間のクロック差を補償するためにアイドルが挿入されます。

• Basic：このモードでは、RX FIFO はエラスティック・バッファーとして機能します。このモードでは、FIFO の書き込み側と読み出し側を異なるクロック周波数で駆動することができます。tx_coreclkin またはrx_coreclkin は、66 で分周されたレーン・データレートを小周波数とします。tx_coreclkin または rx_coreclkin の周波数の範囲は、 (データレート/32) ～ (データレート/66) です。ギアボックスのデータ有効フラグは FIFO の読み出しイネーブルを制御します。FIFO から読み出すかどうかを判断するために rx_enh_fifo_pfull フラグとrx_enh_fifo_empty フラグをモニターリングします。詳しくは、エンハンスト PCS FIFO の動作 (299 ページ)の項を参照してください。

注意: フラグは Interlaken および Basic モードでのみ使用します。他の全ての場合では、これらを無視します。

RX FIFO partially fullthreshold

18 ～ 29 Enhanced PCS RX FIFO の部分的にフルのしきい値を指定します。デフォルト値は 23 です。

RX FIFO partiallyempty threshold

2 ～ 10 Enhanced PCS RX FIFO の部分的に空のしきい値を指定します。デフォルト値は 2 です。

Enable RX FIFOalignment worddeletion (Interlaken)

On/Off このオプションをオンにすると、フレーム同期後に、初の同期ワードを含むすべてのアライメント・ワード (同期ワード) が削除されます。このオプションを有効にする場合は、control word deletion もまた有効にする必要があります。

continued...



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Enable RX FIFO controlword deletion(Interlaken)

On/Off このオプションをオンにすると、Interlaken の control word removal が有効になります。Enhanced PCS RX FIFO が Interlaken モードでコンフィグレーションされた際にこのモードを有効にしていると、フレーム同期後にすべてのコントロール・ワードが削除されます。このオプションを有効にする場合は、alignment word deletion もまた有効にする必要があります。

Enablerx_enh_data_valid port

On/Off rx_enh_data_valid port をイネーブルします。この信号は RX FIFO からの RX データが有効になったことを示します。この信号は rx_coreclkinと同期しています。

Enable rx_enh_fifo_fullport

On/Off rx_enh_fifo_full port をイネーブルします。この信号は、RX FIFO がフルになったことを示します。この信号は非同期信号です。

Enablerx_enh_fifo_pfull port

On/Off rx_enh_fifo_pfull port をイネーブルします。この信号は、RX FIFO が指定された部分的にフルのしきい値に達したことを示します。この信号は非同期信号です。

Enablerx_enh_fifo_emptyport

On/Off rx_enh_fifo_empty port をイネーブルします。この信号は、RX FIFO が空になったことを示します。この信号は rx_coreclkin と同期しています。

Enablerx_enh_fifo_pemptyport

On/Off rx_enh_fifo_pempty port をイネーブルします。この信号は、RX FIFOが指定された部分的に空のしきい値に達したことを示します。この信号はrx_coreclkin と同期しています。

Enable rx_enh_fifo_delport (10GBASE-R)

On/Off オプショナルの rx_enh_fifo_del status output port をイネーブルします。この信号はレートマッチ FIFO からワードが削除されたことを示します。この信号は 10GBASE-R のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号は非同期信号です。

Enablerx_enh_fifo_insert port(10GBASE-R)

On/Off rx_enh_fifo_insert port をイネーブルします。この信号はレートマッチFIFO にワードが挿入されたことを示します。この信号は 10GBASE-R のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号はrx_coreclkin と同期しています。

Enablerx_enh_fifo_rd_en port

On/Off rx_enh_fifo_rd_en input port をイネーブルします。この信号は RXFIFO からワードを読み出すためにイネーブルされます。この信号はrx_coreclkin と同期しています。

Enablerx_enh_fifo_align_valport (Interlaken)

On/Off rx_enh_fifo_align_val status output port をイネーブルします。Interlaken のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号は rx_clkout と同期しています。

Enablerx_enh_fifo_align_clrport　 (Interlaken)

On/Off rx_enh_fifo_align_clr input port をイネーブルします。Interlakenにのみ使用されます。この信号は rx_clkout と同期しています。

表 20. Interlaken Frame Generator パラメーター


Enable Interlakenframe generator

On/Off エンハンスト PCS のフレーム・ジェネレーター・ブロックをイネーブルします。

Frame generatormetaframe length

5 ～ 8192 フレーム・ジェネレーターのメタフレーム長を指定します。このメタフレーム長は、フレーム・ジェネレーターが作成する 4 つのフレーミング・コントロール・ワードを含みます。

Enable framegenerator burstcontrol

On/Off フレーム・ジェネレーター・バーストをイネーブルします。これにより、フレーム・ジェネレーターが tx_enh_frame_burst_en ポートの入力に基づいて TXFIFO からデータを読み出すかどうかを決定します。

continued...



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Enable tx_enh_frameport

On/Off tx_enh_frame ステータス出力ポートをイネーブルします。Interlaken フレーム・ジェネレーターを有効にした際に、この信号が新しいメタフレームの開始を示します。この信号は非同期信号です。

Enabletx_enh_frame_diag_status port

On/Off 2 ビットの tx_enh_frame_diag_status 入力ポートをイネーブルします。Interlaken フレーム・ジェネレーターを有効にした際に、この信号の値はフレーミング・レイヤ診断ワードからのステータスメッセージを含みます。この信号は tx_clkout と同期しています。

Enabletx_enh_frame_burst_en port

On/Off tx_enh_frame_burst_en 入力ポートをイネーブルします。Interlakenフレーム・ジェネレーターのバースト・コントロールを有効にした際に、TX FIFOから読み出すフレーム・ジェネレーターのデータを制御するためにこの信号がアサートされます。この信号は tx_clkout と同期しています。

表 21. Interlaken Frame Synchronizer パラメーター


Enable Interlakenframe synchronizer

On/Off このオプションをオンにすると、エンハンスト PCS フレーム・シンクロナイザーがイネーブルされます。

Frame synchronizermetaframe length

5 ～ 8192 フレーム・シンクロナイザーのメタフレーム長を指定します。

Enable rx_enh_frameport

On/Off rx_enh_frame status output port をイネーブルします。Interlakenフレーム・シンクロナイザーを有効にした際に、この信号が新しいメタフレームの開始を示します。この信号は非同期信号です。

Enablerx_enh_frame_lockport

On/Off rx_enh_frame_lock output port をイネーブルします。Interlaken フレーム・シンクロナイザーを有効にした際に、この信号はフレーム・シンクロナイザーがメタフレームの境界を検出したことを示すためにアサートされます。この信号は非同期出力信号です。

Enablerx_enh_frame_diag_status port

On/Off rx_enh_frame_diag_status output port をイネーブルします。Interlaken フレーム・シンクロナイザーを有効にした際に、この信号に、フレーミング・レイヤ診断ワード ([33:32]ビット) の値が含まれます。この信号はレーンあたり 2 ビットの出力信号です。有効な診断ワードが受信されるとラッチされます。この信号は非同期信号です。

表 22. Interlaken CRC32 Generator and Checker パラメーター


Enable Interlaken TXCRC-32 Generator

On/Off このオプションをオンにすると、TX エンハンスト PCS データパスで CRC32 ジェネレーター機能が有効になります。CRC32 は診断ツールとして使用できます。CRC は診断ワードを含む全体のメタフレームを含んでいます。

Enable Interlaken TXCRC-32 generatorerror insertion

On/Off このオプションをオンにすると、Interlaken CRC-32 ジェネレーターのエラー挿入が有効になります。エラー挿入はサイクル精度です。この機能をイネーブルすると、tx_control[8] または tx_err_ins 信号のアサートにより、ワードが不正に反転されている状態で CRC 演算が行われ、これによりメタフレームが不正であるという CRC が作成されます。

Enable Interlaken RXCRC-32 checker

On/Off CRC-32 チェッカー機能を有効にします。

Enablerx_enh_crc32_err port

On/Off このオプションをオンにすると、エンハンスト PCS が rx_enh_crc32_errport をイネーブルします。この信号は、CRC チェッカーが現在のメタフレームでエラーを発見したことを示すためにアサートされます。この信号は非同期信号です。



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表 23. 10GBASE-R BER Checker パラメーター


Enablerx_enh_highber port(10GBASE-R)

On/Off rx_enh_highber port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、ビット・エラー・レートが10 -4 より高いことを示すためにアサートされます。これは、10GBASE-R の仕様にそって、125 us 以内に少なくとも 16 のエラーがある場合に生じます。この信号は非同期信号です。

Enablerx_enh_highber_clr_cnt port (10GBASE-R)

On/Off rx_enh_highber_clr_cnt input port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、内部カウンターをクリアするためにアサートされます。カウンターは、BER ステートマシンが「BER_BAD_SH」ステートに入った回数を示します。この信号は非同期信号です。

Enablerx_enh_clr_errblk_count port (10GBASE-R)

On/Off rx_enh_clr_errblk_count input port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、内部カウンターをクリアするためにアサートされます。カウンターは、RX ステートマシンが RX_E ステートに入った回数を示します。FEC ブロックが有効にされたプロトコルでは、この信号は RX FEC ブロックのステータスカウンターをリセットするためにアサートされます。この信号は非同期信号です。

表 24. 64b/66b Encoder and Decoder パラメーター


Enable TX 64b/66bencoder (10GBASE-R)

On/Off このオプションをオンにすると、エンハンスト PCS が TX 64b/66b エンコーダーをイネーブルします。

Enable RX 64b/66bdecoder (10GBASE-R)

On/Off このオプションをオンにすると、エンハンスト PCS が RX 64b/66b デコーダーをイネーブルします。

Enable TX sync headererror insertion

On/Off このオプションをオンにすると、エンハンスト PCS で、レシーバーで行われるエラー状態テストを補佐するためのサイクル精度エラーの作成が可能になります。エラー挿入がイネーブルされ、エラーフラグがセットされると、現在のワード用のエンコーディング同期ヘッダーが不正な形で生成されます。正しい同期ヘッダーが 2'b01 (コントロール・タイプ) であれば、2'b00 がエンコードされます。正しい同期ヘッダーが 2'b10 (データタイプ) であれば、2'b11 がエンコードされます。

表 25. Scrambler and Descrambler パラメーター


Enable TX scrambler(10GBASE-R/Interlaken)

On/Off スクランブラ機能をイネーブルします。このオプションは、Basic (EnhancedPCS) モード、Interlaken と、10GBASE-R のプロトコルで使用可能です。ブロック・シンクロナイザーがイネーブルされ、ギアボックス比が 66:32、66:40、または 66:64 である際の、Basic (Enhanced PCS) モードでスクランブラをイネーブルにできます。

TX scrambler seed(10GBASE-R/Interlaken)

ユーザー指定の 58 ビットの値

Interlaken プロトコル用にゼロ以外のシードを用意する必要があります。マルチレーンの Interlaken トランシーバー・ネイティブ PHY IP では、初のレーンのスクランブラがこのシードを有します。他のレーンのスクランブラは、このシードにレーンあたり 1 を増加させたシードを有します。10GBASE-R の初のシードは 0x03FFFFFFFFFFFFFF です。このパラメーターは 10GBASE-R とInterlaken のプロトコルに必要です。

Enable RX descrambler(10GBASE-R/Interlaken)

On/Off デスクランブラ機能をイネーブルします。このオプションは、Basic (EnhancedPCS) モード、Interlaken と、10GBASE-R のプロトコルで使用できます。ブロック・シンクロナイザーがイネーブルされ、ギアボックス比が 66:32、66:40、または 66:64 の Basic (Enhanced PCS) モードでデスクランブラをイネーブルにできます。



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表 26. Interlaken Disparity Generator and Checker パラメーター


Enable Interlaken TXdisparity generator

On/Off このオプションをオンにすると、エンハンスト PCS はディスパリティー・ジェネレーターをイネーブルします。このオプションは Interlaken プロトコルで使用可能です。

Enable Interlaken RXdisparity checker

On/Off このオプションをオンにすると、エンハンスト PCS がディスパリティー・チェッカーをイネーブルします。このオプションは Interlaken プロトコルで使用可能です。

Enable Interlaken TXrandom disparity bit

On/Off Interlaken ランダム・ディスパリティー・ビットをイネーブルします。イネーブルすると、レイテンシーを 1 サイクル削減するディスパリティー・ビットとして乱数が使用されます。

表 27. Block Synchronizer パラメーター


Enable RX blocksynchronizer

On/Off このオプションをオンにすると、エンハンスト PCS は RX ブロック・シンクロナイザーをイネーブルします。このオプションは Basic (Enhanced PCS) モード、Interlaken と 10GBASE-R のプロトコルで使用可能です。

Enablerx_enh_blk_lock port

On/Off rx_enh_blk_lock ポートをイネーブルします。ブロック・シンクロナイザーをイネーブルした際に、この信号はブロックが境界を検出したことを示すためにアサートされます。

表 28. Gearbox パラメーター


Enable TX data bitslip On/Off このオプションをオンにすると、TX ギアボックスは、ビットスリップ・モードで動作します。tx_enh_bitslip port は、TX パラレルデータが PMA に行く前にスリップするビット数を制御します。

Enable TX data polarityinversion

On/Off このオプションをオンにすると、TX データの極性が反転されます。これによりPCB 上の誤った配置配線を修正することができます。

Enable RX data bitslip On/Off このオプションをオンにすると、エンハンスト PCS RX ブロック・シンクロナイザーがビットスリップ・モードで動作します。イネーブルすると、PMA からの RX パラレルデータを PCS に渡す前で 1 ビットスリップさせるために、rx_bitslipport が立ち上がりエッジでアサートされます。

Enable RX datapolarity inversion

On/Off このオプションをオンにすると、RX データの極性が反転されます。これによりPCB 上の誤った配置配線を修正することができます。

Enable tx_enh_bitslipport

On/Off tx_enh_bitslip ポートをイネーブルします。TX ビットスリップをイネーブルした際に、この信号は、TX パラレルデータが PMA に行く前にスリップするビット数を制御します。

Enable rx_bitslip port On/Off rx_bitslip port をイネーブルします。RX ビットスリップをイネーブルした際に、PMA からの RX パラレルデータを PCS に渡す前で 1 ビットスリップさせるために、rx_bitslip 信号が立ち上がりエッジでアサートされます。このポートは標準 PCS とエンハンスト PCS とで共有されています。

表 29. KR-FEC パラメーター


Enable RX KR-FECerror marking

On/Off このオプションをオンにすると、デコーダーは訂正不可能なエラーを検出した際に両方の同期ビット (2'b11) をアサートします。この機能は KR-FEC デコーダーを通過するレイテンシーを増加させます。

Error marking type 10G、40G エラー・マーキング・タイプを指定します (10G または 40G)

continued...



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Enable KR-FEC TXerror insertion

On/Off KR-FEC エンコーダーのエラー挿入機能をイネーブルします。この機能を使用して、現在のワードのビット 0 で始まるデータを破損させることにより、エラーを挿入することができます。

KR-FEC TX errorinsertion spacing

User Input (1 ビット～15 ビット)

KR-FEC の TX エラー挿入の間隔を指定します。

Enable tx_enh_frameport

On/Off tx_enh_frame port をイネーブルします。

Enable rx_enh_frameport

On/Off rx_enh_frame port をイネーブルします。

Enablerx_enh_frame_diag_status port

On/Off rx_enh_frame_diag_status port をイネーブルします。

関連情報• Arria 10 エンハンスト PCS のアーキテクチャー (447 ページ)




• エンハンスト PCS ポート (74 ページ)


2.4.5. Standard PCS パラメーター

この項では、標準 PCS をカスタマイズするために指定できるパラメーターについて説明します。

プロトコル向けの標準 PCS のコンフィグレーションについての具体的な情報は、このユーザーガイドでこれらのプロトコルのサポートについて説明している項を参照してください。

表 30. Standard PCS パラメーター

注意: イネーブルもしくはディスエーブルにできるオプショナルのポートについて詳しくは、標準 PCS ポート (85 ページ)の項を参照してください。


Standard PCS/PMAinterface width

8、 10、 16、 20 標準 PCS とトランシーバー PMA の間のデータ・インターフェイス幅を指定します。

FPGA fabric / StandardTX PCS interface width

8、10、16、20、32、40 FPGA ファブリックから TX PCS へのインターフェイス幅を示します。この値は、標準 TX PCS データパス内のそれぞれのブロックの現在のコンフィグレーションによって決定します。

FPGA fabric / StandardRX PCS interface width

8、10、16、20、32、40 FPGA ファブリックから RX PCS へのインターフェイス幅を示します。この値は、標準 RX PCS データパス内のそれぞれのブロックの現在のコンフィグレーションによって決定します。

Enable Standard PCSlow latency mode

On / Off 標準 PCS 向けに低レイテンシー・パスをイネーブルします。標準 PCS 内の一部の機能ブロックは、小のレイテンシーを提供するためにバイパスされます。Transceiver configuration rules に Basic/Custom w/RateMatch (Standard PCS) を指定している際には、このパラメーターをオンにできません。



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表 31. Standard PCS FIFO パラメーター


TX FIFO mode low_latencyregister_fifofast_register

標準 PCS の TX FIFO モードを指定します。以下のモードが使用可能です。• low_latency：このモードは、TX データパスに 2～3 サイクルのレイテン

シーを追加します。• register_fifo：このモードでは、PCS を通過するレイテンシーを削減する

ために FIFO はレジスターに置き換えられます。このモードは、CPRI のような確定的レイテンシーを必要とするプロトコル向けに使用します。

• fast_register：このモードは、より高いレイテンシーを負担しながら、FPGA ファブリックと TX PCS との間により高い大周波数 (fMAX) を可能にします。

RX FIFO mode low_latencyregister_fifo

以下のモードが使用可能です。• low_latency：このモードは、RX データパスに 2～3 サイクルのレイテン

シーを追加します。• register_fifo：このモードでは、PCS を通過するレイテンシーを削減する

ために FIFO はレジスターに置き換えられます。このモードは、CPRI や1588 といった、確定的レイテンシーを必要とするプロトコル向けに使用します。

Enabletx_std_pcfifo_full port

On/Off tx_std_pcfifo_full ポートをイネーブルします。この信号は、標準 TX位相補償 FIFO がフルになったことを示します。この信号は tx_coreclkinと同期しています。

Enabletx_std_pcfifo_emptyport

On/Off tx_std_pcfifo_empty ポートをイネーブルします。この信号は、標準 TX位相補償 FIFO が空になったことを示します。この信号は tx_coreclkin と同期しています。

Enablerx_std_pcfifo_full port

On/Off rx_std_pcfifo_full ポートをイネーブルします。この信号は、標準 RX位相補償 FIFO がフルになったことを示します。この信号は rx_coreclkinと同期しています。

Enablerx_std_pcfifo_emptyport

On/Off rx_std_pcfifo_empty ポートをイネーブルします。この信号は、標準 RX位相補償 FIFO が空になったことを示します。この信号は rx_coreclkin と同期しています。

表 32. Byte Serializer and Deserializer パラメーター


Enable TX byteserializer

DisabledSerialize x2Serialize x4

標準 PCS の TX バイト・シリアライザー・モードを指定します。トランシーバー・アーキテクチャーでは、標準 PCS は PMA シリアライザーのデータ幅の 2 倍または 4 倍で動作することができます。バイト・シリアライザーを使用することにより、PCS はより広い FPGA インターフェイス幅に対応するためにより低い内部クロック周波数で動作可能になります。Serialize x4 は PCIe プロトコル実装にのみ適用できます。

Enable RX bytedeserializer

DisabledDeserialize x2Deserialize x4

標準 PCS の RX バイト・デシリアライザーのモードを指定します。トランシーバー・アーキテクチャーでは、標準 PCS は PMA デシリアライザーのデータ幅の 2倍または 4 倍で動作することができます。バイト・デシリアライザーを使用することにより、PCS はより広い FPGA インターフェイス幅に対応するためにより低い内部クロック周波数で動作可能になります。Deserialize x4 は PCIe プロトコル実装にのみ適用できます。



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表 33. 8B/10B Encoder and Decoder パラメーター


Enable TX 8B/10Bencoder

On/Off このオプションをオンにすると、標準 PCS が TX 8B/10B エンコーダーをイネーブルします。

Enable TX 8B/10Bdisparity control

On/Off このオプションをオンにすると、標準 PCS に 8B/10B エンコーダーのディスパリティー・コントロールが含まれます。tx_forcedisp コントロール信号を使用して、8B/10B エンコーダーのディスパリティーを強制することができます。

Enable RX 8B/10Bdecoder

On/Off このオプションをオンにすると、標準 PCS に 8B/10B デコーダーが含まれます。

表 34. Rate Match FIFO パラメーター


RX rate match FIFO mode DisabledBasic 10-bit PMA

widthBasic 20-bit PMA

widthGbEPIPE

PIPE 0 ppm

標準 PCS の RX レートマッチ FIFO の動作を指定します。Basic (Single Width) モードでのレートマッチ FIFO (309 ページ)

Basic (Double Width) モードでのレートマッチ FIFO (310 ページ)

GbE のレートマッチ FIFO (115 ページ)

PIPE 向けトランシーバー・チャネルのデータパス (232 ページ)

RX rate match insert/delete -ve pattern (hex)

ユーザー指定の 20 ビット・パターン

RX レートマッチ FIFO に-ve (負) ディスパリティー値を 16 進数の文字列で指定します。

RX rate match insert/delete +ve pattern (hex)

ユーザー指定の 20 ビット・パターン

RX レートマッチ FIFO に+ve (正) ディスパリティー値を 16 進数の文字列で指定します。

Enable rx_std_rmfifo_fullport

On / Off オプショナルの rx_std_rmfifo_full ポートをイネーブルします。

Enablerx_std_rmfifo_empty port

On / Off rx_std_rmfifo_empty ポートをイネーブルします。

PCI Express* Gen3 ratematch FIFO mode

Bypass0 ppm

600 ppm

PCI Express Gen3 のレートマッチ FIFO に PPM 許容値を指定します。

表 35. Word Aligner and Bitslip パラメーター


Enable TX bitslip On / Off このオプションをオンにすると、PCS はビットスリップ機能を含みます。発振される TX データを、tx_std_bitslipboundarysel コントロール信号によって指定したビット数だけスリップさせることができます。

Enable tx_std_bitslipboundaryselport

On / Off tx_std_bitslipboundarysel コントロール信号をイネーブルします。

RX word aligner mode bitslipmanual (PLDcontrolled)

synchronous statemachine

deterministiclatency

標準 PCS のための RX ワードアライナー・モードを指定します。ワード整列幅は PCS および PMA 幅に依存し、また 8B/10B がイネーブルされるかどうかに依存しています。詳細については、「ワードアライナー」を参照してください。

RX word aligner pattern length 7、8、10、16、20、32、40

ワードアライナーがアライメントに使用するパターンの長さを指定します。

continued...



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「ワードアライナー」の「RX ワードアライナー・パターン長」の表を参照してください。この表は、使用可能なワードアライナー・モードで指定可能な「RX ワードアライナー・パターン長」の値を示しています。

RX word aligner pattern (hex) ユーザー指定ワード・アライメント・パターンを 16 進数で指定します。

Number of word alignmentpatterns to achieve sync

0 ～ 255 ワードアライナーが同期をロックする前に受信する必要がある、有効なワード・アライメント・パターンの数を指定します。デフォルトは 3 です。

Number of invalid words to losesync

0 ～ 63 ワードアライナーが同期を失う前に受信する必要がある、無効なデータコードまたはディスパリティー・エラーの数を指定します。デフォルトは 3です。

Number of valid data words todecrement error count

0 ～ 255 エラーカウンターをデクリメントするために受信する必要がある有効なデータコードの数を指定します。ワードアライナーがエラーカウントを 0までデクリメントするのに十分な、有効なデータコードを受信すると、ワードアライナーは、同期のロックに戻ります。

Enable fast sync status reportingfor deterministic Latency SM

On / Off イネーブルすると、デシリアライザーがワードをアライメントするためにビットスリップを完了した直後に、rx_syncstatus が High にアサートします。これが選択されていなければ、サイクルスリップ動作が完了し、ワード・アライメント・パターンが PCS によって検出された (たとえばrx_patterndetect がアサートされた) 後に rx_syncstatusがアサートします。このパラメーターは、CPRI (Auto) プロトコルが選択された際にのみ適用されます。

Enable rx_std_wa_patternalignport

On / Off rx_std_wa_patternalign ポートをイネーブルします。ワードアライナーがマニュアルモードでコンフィグレーションされ、この信号がイネーブルされている場合に、ワードアライナーは次に受信するワード・アライメント・パターンにアライメントします。

Enable rx_std_wa_a1a2size port On / Off オプショナルの rx_std_wa_a1a2size コントロール入力ポートをイネーブルします。

Enablerx_std_bitslipboundarysel port

On / Off オプショナルの rx_std_bitslipboundarysel ステータス出力ポートをイネーブルします。

Enable rx_bitslip port On / Off rx_bitslip ポートをイネーブルします。このポートは、標準 PCS とエンハンスト PCS とで共有されています。

表 36. Bit Reversal and Polarity Inversion


Enable TX bit reversal On / Off このオプションをオンにすると、8B/10B エンコーダーは TX パラレルデータをシリアル化するために、PMA に送信する前に逆転させます。送信される TXデータビットの順序は逆転されます。通常の順序は LSB から MSB です。逆転された順序は MSB から LSB です。回路の動作中に、この設定をダイナミック・リコンフィグレーションによって変更することができます。

Enable TX byte reversal On / Off このオプションをオンにすると、8B/10B エンコーダーはデータを送信する前にバイトの順序を逆転させます。この機能を使用すると、誤った形に入れ替わったバイトの順序を逆転させることができます。PCS は、PCS から PMA へのインターフェイス幅が 16 ビット、または 20 ビットである際の、8 ビット・ワード、または 10 ビット・ワードの、どちらの順序も入れ替えることができます。このオプションは一部の Transceiver configuration rules では有効ではありません。

Enable TX polarityinversion

On / Off このオプションをオンにすると、tx_std_polinv ポートは PMA への TXパラレルデータの極性反転を制御します。このパラメーターをオンにする場合には、Enable tx_polinv port もオンにする必要があります。

Enable tx_polinv port On / Off このオプションをオンにすると、tx_polinv 入力コントロール・ポートがイネーブルされます。ボードレイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合に、正と負の信号を入れ替えるためにこのコントロール・ポートを使用します。

continued...



63



Enable RX bit reversal On / Off このオプションをオンにすると、ワードアライナーが RX パラレルデータを反転させます。受信する RX データビットの順番は逆転されます。通常の順序はLSB から MSB です。逆転された順序は MSB から LSB です。この設定はダイナミック・リコンフィグレーションによって変更することができます。Enable RX bit reversal をイネーブルする際には Enablerx_std_bitrev_ena port もイネーブルする必要があります。

Enable rx_std_bitrev_enaport

On / Off このオプションをオンして、rx_std_bitrev_ena コントロール・ポートをアサートすると、RX データの順序が逆転されます。通常の順序は LSB からMSB です。逆転された順序は MSB から LSB です。

Enable RX byte reversal On / Off このオプションをオンにすると、ワードアライナーは RX FIFO にデータを格納する前にバイトの順序を逆転させます。この機能を使用すると、誤った形に入れ替わったバイトの順序を逆転させることができます。PCS は、PCS-PMA のインターフェイス幅が 16 ビット、または 20 ビットである際の、8 ビット・ワード、または 10 ビット・ワードの、どちらの順序も入れ替えることができます。このオプションは一部の Transceiver configuration rules では有効ではありません。Enable RX byte reversal をイネーブルする際には Enablerx_std_byterev_ena port も選択する必要があります。

Enablerx_std_byterev_ena port

On / Off このオプションをオンにして、rx_std_byterev_ena 入力コントロール・ポートをアサートすると、PMA から受信した 8 ビットまたは 10 ビット・ワードそれぞれの順番が入れ替えられます。

Enable RX polarityinversion

On / Off このオプションをオンにすると、rx_std_polinv ポートは RX パラレルデータの極性を反転します。このパラメーターをオンにする場合には、Enablerx_polinv port もイネーブルにする必要があります。

Enable rx_polinv port On / Off このオプションをオンにすると、rx_polinv 入力がイネーブルされます。ボードレイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合に、正と負の信号を入れ替えるためにこのコントロール・ポートを使用します。

Enable rx_std_signaldetectport

On / Off このオプションをオンにすると、オプショナルの rx_std_signaldetect出力ポートがイネーブルされます。この信号は PCI Express プロトコルに必要です。イネーブルすると、信号しきい値の検出回路が、RX 入力バッファーの信号レベルが指定された信号検出しきい値電圧を超えているかどうかを検出します。信号検出しきい値は、Quartus Prime Assignment Editor を使用するか、Quartus Settings File (.qsf) を修正することにより指定できます。

表 37. PCIe Ports


Enable PCIe dynamicdatarate switch ports

On/Off このオプションをオンにすると、pipe_rate、pipe_sw、およびpipe_sw_done ポートがイネーブルされます。これらのポートをマルチレーンの PCIe Gen2 および Gen3 コンフィグレーションの PLL IP コア・インスタンスに接続します。pipe_sw ポートと pipe_sw_done ポートは、マルチレーン・ボンディング・コンフィグレーションでのみ使用可能です。

Enable PCIepipe_hclk_in andpipe_hclk_out ports

On/Off このオプションをオンにすると、pipe_hclk_in ポートとpipe_hclk_out ポートがイネーブルされます。これらのポートは PCIExpress コンフィグレーションの PLL IP コア・インスタンスに接続する必要があります。

continued...



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Enable PCIe Gen3analog control ports

On/Off このオプションをオンにすると、pipe_g3_txdeemph ポートとpipe_g3_rxpresenthint ポートがイネーブルされます。これらのポートは Gen3 コンフィグレーションのイコライゼーションに使用します。

Enable PCIe electricalidle control and statusports

On/Off このオプションをオンにすると、pipe_rx_eidleinfersel ポートとpipe_rx_elecidle ポートがイネーブルされます。これらのポートは PCIExpress コンフィグレーションに使用します。

Enable PCIepipe_rx_polarity port

On/Off このオプションをオンにすると、pipe_rx_polarity 入力コントロール・ポートがイネーブルされます。このオプションは、PCI Express コンフィグレーションのチャネル信号極性の制御に使用します。標準 PCS が PCIe 向けにコンフィグレーションされた場合に、この信号のアサートにより RX ビットの極性が反転されます。他の Transceiver configuration rules では、オプショナルの rx_polinv ポートが RX ビットストリームの極性を反転させます。

関連情報• 標準 PCS ポート (85 ページ)

• ワードアライナー (471 ページ)

2.4.6. PCS Direct

表 38. PCS Direct Datapath パラメーター


PCS Direct interface width 8、10、16、20、32、40、64 PLD とトランシーバー PMA の間のデータ・インターフェイス幅を指定します。

2.4.7. Dynamic Reconfiguration パラメーター

ダイナミック・リコンフィグレーションにより、トランシーバー・チャネルや PLL の動作をデバイスの電源を切らずに変更することができます。各トランシーバー・チャネルと PLL はリコンフィグレーション用にAvalon-MM スレーブ・インターフェイスを含みます。このインターフェイスが各チャネルと PLL のプログラマブルなアドレス空間への直接的なアクセスを提供します。各チャネルと PLL が専用の Avalon-MM スレーブ・インターフェイスを含むことにより、チャネルを同時処理で、あるいは連続的に、動的に変更することができます。システムが同時処理のリコンフィグレーションを必要としない場合には、トランシーバー・ネイティブ PHY IP が単独のリコンフィグレーション・インターフェイスを共有するように、パラメーター化をすることができます。

ダイナミック・リコンフィグレーションは、トランシーバー・チャネルと PLL の多くの機能や特性を変更するために使用することができます。たとえば、TX PLL へのリファレンス・クロック入力を変更できます。また、データパスを標準とエンハンストとの間で変更することもできます。

表 39. Dynamic Reconfiguration


Enable dynamicreconfiguration

On/Off このオプションをオンにすると、ダイナミック・リコンフィグレーションのインターフェイスがイネーブルされます。

Share reconfigurationinterface

On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP は、すべてのチャネルにダイナミック・リコンフィグレーション用の単独の Avalon-MM スレーブ・インターフェイスを提供します。このコンフィグレーションでは、リコンフィグレーション・アドレスバスの上位[n-1:10]アドレスビットがチャネルを指定

continued...



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します。チャネル番号は 2 進数でエンコードされます。アドレスビット[9:0]は、チャネルごとのリコンフィグレーション空間にレジスター・オフセット・アドレスを提供します。

Enable Altera DebugMaster Endpoint

On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP は、ダイナミック・リコンフィグレーション用に Avalon-MM スレーブ・インターフェイスに内部的に接続する、エンベデッドのアルテラ・デバッグ・マスター・エンドポイント(ADME) を含みます。ADME はトランシーバーのリコンフィグレーション空間にアクセスできます。また、システムコンソールを使用して JTAG 経由でテストやデバッグ機能を実行できます。1 チャネル以上を使用するコンフィグレーションでは、このオプションは Share reconfiguration interface オプションのイネーブルを必要とします。

Separatereconfig_waitrequestfrom the status ofAVMM arbitration withPreSICE

On/Off イネーブルすると、reconfig_waitrequest は、PreSICE との AVMMアービトレーションのステータスを表示しません。AVMM アービトレーション・ステータスは、ソフト・ステータス・レジスタービットに反映されます。この機能を使用するには、「Optional Reconfiguration Logic」の下の「Enable controland status registers」機能を有効にする必要があります。

表 40. Optional Reconfiguration Logic


Enable capabilityregisters

On/Off トランシーバー・チャネルのコンフィグレーションについての概略情報を提供するケーパビリティー・レジスターをイネーブルします。

Set user-defined IPidentifier

ユーザー定義ケーパビリティー・レジスターがイネーブルされると user_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。

Enable control andstatus registers

On/Off エンベデッド・デバッグを介して PHY インターフェイスにステータス信号の読み出しとコントロール信号の書き込みをするために、ソフトレジスターをイネーブルします。

Enable PRBS (PseudoRandom BinarySequence) softaccumulators

On/Off ハード PRBS ジェネレーターとチェッカーが使用されている場合に、PRBS ビットとエラーの蓄積を処理するためにソフトロジックをイネーブルします。

表 41. Configuration Files


Configuration fileprefix

<プリフィックス> 生成されたコンフィグレーション・ファイルに使用するためのファイル・プレフィックスを指定します。トランシーバー・ネイティブ PHY IP の各バリアントでコンフィグレーション・ファイルに固有のプリフィックスを使用する必要があります。

GenerateSystemVerilogpackage file

On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP は、SystemVerilog パッケージファイルである、reconfig_parameters.sv を生成します。このファイルにはリコンフィグレーションに必要な属性値で定義されたパラメーターが入っています。

Generate C header file On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP は、C ヘッダーファイルである、reconfig_parameters.h を生成します。このファイルにはリコンフィグレーションに必要な属性値で定義されたマクロが入っています。

Generate MIF (MemoryInitialization File)

On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP は、MIF である、reconfig_parameters.mif を生成します。このファイルにはデータ･フォーマットでのリコンフィグレーションに必要な属性値が入っています。

Include PMA analogsettings inconfiguration files

On/Off イネーブルすると、Analog PMA settings (Optional) タブで選択した PMAアナログ設定を IP にコンフィグレーションできるようになります。これらの設定は、生成されるコンフィグレーション・ファイルに含まれます。

continued...



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注意:

この設定をイネーブルした場合でも、Quartus の Quartus PrimeSetting File (.qsf) アサインメントを使用して現在のコンフィグレーションにアナログ設定を指定する必要があります。このオプションは、デザインのアナログ設定への Quartus Prime Setting File (.qsf) アサインメントの指定を不要するものではありません。 QSF アサインメントの使用について、詳しくは Arria 10 トランシーバー PHY ユーザーガイドのアナログ・パラメーター設定の章を参照してください。

表 42. Configuration Profiles


Enablemultiplereconfiguration profiles

On/Off イネーブルすると、複数のコンフィグレーションを格納するために GUI を使用できます。この情報は、タイミング・ドリブン・コンパイル時にすべてのコンフィグレーションに必要なタイミングアークを含めるために、Quartus によって使用されます。ネイティブ PHY は、格納されたすべてのプロファイル向けにリコンフィグレーション・ファイルを生成します。また、ネイティブ PHY は、複数のリコンフィグレーション・プロファイル間でリコンフィグレーションができることを確認するために、これらに矛盾がないかどうかをチェックします。特にこれは、各コンフィグレーション向けに同一のポートが使用されていることをチェックします。(28)

Enableembeddedreconfiguration streamer

On/Off エンベデット・リコンフィグレーション・ストリーマーをイネーブルし、これは、複数の定義済みコンフィグレーション・プロファイル間でのダイナミック・リコンフィグレーション・プロセスを自動化します。これはオプションであり、また、ロジック使用率を増加させます。PHY は、あらかじめコンフィグレーションされたプロファイル間で動的にリコンフィグレーションするために必要なすべてのロジックとデータを含みます。

Generatereducedreconfiguration files

On/Off イネーブルすると、ネイティブ PHY が、複数のコンフィグレーション・プロファイルで異なる、属性またはRAM データのみを含むリコンフィグレーション・レポート・ファイルを生成します。削減された.mif ファイルを使用することにより、コンフィグレーション時間が減少します。

Number ofreconfiguration profiles

1 ～ 8 複数のリコンフィグレーション・プロファイルをイネーブルした場合にサポートするリコンフィグレーション・プロファイルの数を指定します。

Selectedreconfiguration profile

0 ～ 7 選択したプロファイル向けに該当するボタンをクリックした際に、どのリコンフィグレーション・プロファイルを store / load / clear / refresh するかを選択します。

Storeconfigurationto selectedprofile

- このボタンをクリックすると、現在のネイティブ PHY パラメーター設定を、Selectedreconfiguration profile パラメーターで指定されたプロファイルにセーブつまり格納します。

Loadconfigurationfrom selectedprofile

- このボタンをクリックすると、現在のネイティブ PHY に、Selected reconfiguration profile パラメーターで指定されたプロファイルからパラメーター設定をロードします。

Clear selectedprofile

- このボタンをクリックすると、Selected reconfiguration profile パラメーターで指定されたプロファイルに格納されているネイティブ PHY パラメーター設定をクリアつまり消去します。空のプロファイルではネイティブ PHY の現在のパラメーター設定がデフォルト値となります。

Clear allprofiles

- このボタンをクリックすると、すべてのプロファイルのネイティブ PHY パラメーター設定をクリアします。

Refreshselectedprofile

- このボタンのクリックは、Load configuration from selected profile ボタンと Storeconfiguration to selected profile ボタンを順にクリックすることに相当します。この操作はSelected reconfiguration profile パラメーターで指定されたプロファイルから格納されているネイティブ PHY パラメーター設定をロードし、続いて、そのプロファイルにそのパラメーターを格納つまりセーブします。

(28) タイミング収束について詳しくは、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。



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表 43. ダイナミック・リコンフィグレーション向け Analog PMA Settings (Optional)


TX Analog PMA Settings

Analog モード (インテル推奨のデフォルト設定をロードします)

Cei_11100_lr ～ xfp_9950 TX ピン振幅の設定 (VOD、プリエンファシス、およびスルーレート) を事前設定するための、アナログ・プロトコルモードを選択します。事前設定した値の GUI へのロード後に振幅設定の変更が必要な TX ピンがある場合には、設定を個別に調整するために、Override Intel-recommended Analog Mode Default settings オプションをイネーブルします。

Override Intel-recommended AnalogMode Default settings

On/Off ひとつ、あるいは複数の TX アナログ・パラメーターに対し、選択したTX Analog モードに向けたインテルが推奨する設定を上書きするオプションをイネーブルします。

Output Swing Level(VOD)

0 ～ 31 トランスミッタのプログラマブル出力差動電圧振幅を選択します。

Pre-Emphasis FirstPre-Tap Polarit

Fir_pre_1t_neg

Fir_pre_1t_pos

プリエンファシス向けに初のプリタップの極性を選択します。

Pre-Emphasis FirstPre-Tap Magnitude

0 ～ 16 (29) プリエンファシス向けに初のプリタップの振幅を選択します。

Pre-Emphasis SecondPre-Tap Polarity

Fir_pre_2t_neg

Fir_pre_2t_pos

プリエンファシス向けに 2 番目のプリタップの極性を選択します。

Pre-Emphasis SecondPre-Tap Magnitude

0 ～ 7 (30) プリエンファシス向けに 2 番目のプリタップの振幅を選択します。

Pre-Emphasis FirstPost-Tap Polarity

Fir_post_1t_negFir_post_1t_pos

プリエンファシス向けに初のポストタップの極性を選択します。

Pre-Emphasis FirstPost-Tap Magnitude

0 ～ 25 (31) プリエンファシス向けに初のポストタップの振幅を選択します。

Pre-Emphasis SecondPost-Tap Polarity

Fir_post_2t_neg

Fir_post_2t_pos

プリエンファシス向けに 2 番目のポストタップの極性を選択します。

Pre-Emphasis SecondPost-Tap Magnitude

0 ～ 12 (32) プリエンファシス向けに 2 番目のポストタップの振幅を選択します。

Slew Rate Control slew_r0 ～ slew_r5 TX 出力信号のスルーレートを選択します。も低い速度から高速までの範囲の値が選択可能です。

continued...

(29) 詳しくは、アナログ・パラメーター設定の章でXCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T の項の使用可能なオプションの表を参照してください。

(30) 詳しくは、アナログ・パラメーター設定の章でXCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T の項の使用可能なオプションの表を参照してください。

(31) 詳しくは、アナログ・パラメーター設定の章でXCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP の項の使用可能なオプションの表を参照してください。

(32) 詳しくは、アナログ・パラメーター設定の章でXCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP の項の使用可能なオプションの表を参照してください。



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High-SpeedCompensation

イネーブル/ディスエーブル TX ドライバーで電源分配ネットワーク (PDN) が引き起こすシンボル間干渉 (ISI) の補償をイネーブルします。イネーブルすると、PDN が引き起こす ISI ジッターを削減しますが、消費電力が増加します。

On-Chip termination r_r1

r_r2

オンチップ TX 差動終端を選択します。

RX Analog PMA 設定

Override インテル-recommended Defaultsettings

On/Off インテル推奨設定を、1 つまたは複数の RX アナログ・パラメーターで上書きするには、このオプションをイネーブルします。

CTLE (ContinuousTime Linear Equalizer)mode

non_s1_mode

S1_mode

連続時間リニア・イコライザー (CTLE) に、RX 高ゲインモードnon_s1_mode または RX 高データレート・モード s1_mode のいずれかを選択します。

DC gain control ofhigh gain mode CTLE

No_dc_gain ～ stg4_gain7 高ゲインモードでの連続時間リニア・イコライザー (CTLE) の DC ゲインを選択します。

AC Gain Control ofHigh Gain Mode CTLE

radp_ctle_acgain_4s_0 ～radp_ctle_acgain_4s_28

連続時間リニア・イコライザー (CTLE) がマニュアルモードの際の高ゲインモードでの CTLE の AC ゲインを選択します。

AC Gain Control ofHigh Data Rate ModeCTLE

radp_ctle_eqz_1s_sel_0 ～Radp_ctle_eqz_1s_sel_15

連続時間リニア・イコライザー (CTLE) がマニュアルモードの際の高データレート・モードでの CTLE の AC ゲインを選択します。

Variable GainAmplifier (VGA)Voltage Swing Select

radp_vga_sel_0 ～radp_vga_sel_7

CTLE ブロックおよび DFE ブロックの両方がマニュアルモードの際の、可変ゲインアンプ (VGA) 出力電圧振幅を選択します。

Decision FeedbackEqualizer (DFE) FixedTap 1 Co-efficient

radp_dfe_fxtap1_0 ～radp_dfe_fxtap1_127

マニュアルモードで動作する際の、デシジョン・フィードバック・イコライゼーション (DFE) の固定タップ 1 の係数を選択します。

























continued...



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On-Chip termination R_ext0、r_r1、r_r2 オンチップ RX 差動終端を選択します。

表 44. Generation Options


Generate parameterdocumentation file

On/Off このオプションをオンにすると、トランシーバー・ネイティブ PHY IP パラメーターの内容をコンマ区切り値 (.csv) ファイルで出力します。


• XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T (581 ページ)

• XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T (581 ページ)

• XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP (582 ページ)

• XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP (583 ページ)

• リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション (485 ページ)

• トランスミッタ・プリエンファシスの初のプリタップの値 (579 ページ)

• トランスミッタ・プリエンファシスの 2 番目のプリタップの値 (579 ページ)

• トランスミッタ・プリエンファシスの初のポストタップの値 (580 ページ)

• トランスミッタ・プリエンファシスの 2 番目のポストタップの値 (580 ページ)

2.4.8. PMA ポート

この項では、 Arria 10 トランシーバー・ネイティブ PHY IP コアの PMA ポートとキャリブレーション・ポートについて説明します。

以下の表では、変数は次に示すパラメーターを表します。

• <n>：レーン数

• <d>：シリアライゼーション・ファクター

• <s>：シンボルサイズ

• <p>：PLL 数



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表 45. TX PMA ポート

ポート名入力/出力クロックドメイン説明

tx_serial_data[<n>-1:0]

入力 N/A TX PMA のシリアルデータ出力です。

tx_serial_clk0 入力クロック TX PLL からのシリアルクロックです。このクロックの周波数は、データレートならびにクロックの分周係数によって異なります。このクロックはノン・ボンディング・チャネル専用です。ボンディングしたチャネルにはtx_bonding_clocks クロック TX 入力を使用します。

tx_bonding_clocks[<n><6>-1:0]

入力クロックチャネルごとの低速パラレルクロックを伝達する 6 ビット・バスです。これらのクロックはマスター CGB からの出力です。これらのクロックはボンディング・チャネル専用に使用します。

オプショナル・ポート

tx_serial_clk1

tx_serial_clk2

tx_serial_clk3

tx_serial_clk4

入力クロック TX PLL からのシリアルクロックです。これらのクロックの周波数は、データレートならびにクロックの分周係数によって異なります。2 つ以上の TXPLL を指定すると、これらの追加的ポートがイネーブルされます。

tx_analog_reset_ack

出力非同期オプショナルの tx_pma_analog_reset_ack 出力をイネーブルします。このポートはレジスターモードのデータ転送には使用できません。

tx_pma_clkout 出力クロック TX PMA からの低速パラレルクロックです。トランシーバー・ネイティブPHY IP コアの Parameter Editor で Enable tx_pma_clkoutport をオンにすると有効になります。(33)

tx_pma_div_clkout 出力クロック tx_pma_div_clkout division factor を 1 または 2 に指定した場合、このクロック出力は PMA パラレルクロック (低速パラレルクロック) から供給されます。tx_pma_div_clkout divisionfactor を 33、40、または 66 に指定した場合、このクロックは PMAシリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、TX FIFO へのインターフェイスが PMA パラレルクロック周波数とは異なるレートで動作する場合に使用されます。

tx_pma_iqtxrx_clkout

出力クロックこのポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable tx_ pma_iqtxrx_clkout port をオンにすると有効になります。この出力クロックは TX PMA 出力クロックから PLL入力へのカスケードに使用します。

tx_pma_elecidle[<n>-1:0]

入力非同期この信号をアサートすると、トランスミッタを強制的に電気的アイドル状態にします。このポートは、トランシーバーを PCI Express プロトコル向けにコンフィグレーションした際には効力を持ちません。

tx_pma_qpipullup[<n>-1:0]

入力非同期このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable tx_pma_qpipullup port (QPI) をオンにすると有効になります。クイック・パス・インターコネクト (QPI) アプリケーション用にのみ使用します。

tx_pma_qpipulldn[<n>-1:0]

入力非同期このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable tx_pma_qpipulldn port (QPI) をオンにすると有効になります。クイック・パス・インターコネクト (QPI) アプリケーション用にのみ使用します。

tx_pma_txdetectrx[<n>-1:0]

入力非同期このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable tx_pma_txdetectrx port (QPI) をオンにすると有効になります。アサートされると、TX PMA のレシーバー検出ブロックは、チャネルのもう一方の端にレシーバーが存在するかを検出しま

continued...

(33) このクロックは FPGA-トランシーバー・インターフェイスの駆動用ではありません。このクロックは外部クロッククリーナーへのリファレンス・クロックとして使用します。



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す。tx_pma_txdetectrx 要求を受信すると、レシーバー検出ブロックは検出処理を開始します。このポートはクイック・パス・インターコネクト(QPI) アプリケーションにのみ使用します。

tx_pma_rxfound[<n>-1:0]

出力コンフィグレーションに応じてrx_coreclkin または rx_clkout と同期

このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable tx_rxfound_pma port (QPI) をオンにすると有効になります。アサートされると、TX PMA のレシーバー検出ブロックがチャネルのもう一方の端にレシーバーを検出したことを示します。このポートはクイック・パス・インターコネクト (QPI) アプリケーションにのみ使用します。

rx_seriallpbken[<n>-1:0]

入力非同期このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable rx_seriallpbken port をオンにすると有効になります。この信号のアサートにより、トランシーバー内で TX から RX へのシリアル・ループバック・パスが有効になります。この信号を、双方向または単方向モードでイネーブルします。単方向モードでイネーブルした場合には、TX と RX 両方のインスタンスで同じソースからの信号を駆動する必要があります。それ以外の場合にはコンパイルが成功しません。

表 46. RX PMA ポート


rx_serial_data[<n>-1:0]

入力 N/A RX PMA へのシリアルデータ入力を指定します。

rx_cdr_refclk0 入力クロック RX クロック・データ・リカバリー (CDR) 回路へのリファレンス・クロック入力を指定します。

オプショナル・ポート

rx_cdr_refclk1 ～rx_cdr_refclk4

入力クロック RX クロック・データ・リカバリー (CDR) 回路へのリファレンス・クロック入力を指定します。

rx_analog_reset_ack

出力非同期オプショナルの rx_pma_analog_reset_ack 出力をイネーブルします。このポートはレジスターモードのデータ転送には使用できません。

rx_pma_clkout 出力クロックこのクロックは RX CDR 回路からのリカバリー・パラレルクロックです。

rx_pma_div_clkout 出力クロックデシリアライザーがこのクロックを生成します。このクロックは、コアロジックか、PCS から FPGA ファブリック・インターフェイス、またはその両方を駆動するために使用します。rx_pma_div_clkout division factor を1 または 2 に指定した場合、このクロック出力は PMA パラレルクロック(低速パラレルクロック) から供給されます。rx_pma_div_clkoutdivision factor を 33、40、または 66 に指定した場合、このクロックはPMA シリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、RX FIFO へのインターフェイスが PMA パラレルクロック (低速パラレルクロック) の周波数とは異なるレートで動作する場合に使用されます。

rx_pma_iqtxrx_clkout

出力クロックこのポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable rx_ pma_iqtxrx_clkout port をオンにすると有効になります。この出力クロックは RX PMA 出力クロックから PLL 入力へのカスケードに使用します。

rx_pma_clkslip 出力クロックアサートされると、ワード・アライメントをするために、デシリアライザーがシリアルビットを 1 つスキップした、もしくはシリアルクロックを 1 サイクルの間ポーズしたことを示します。その結果として、クロックスリップ動作時には、パラレルクロックの周期が 1 ユニット・インターバル (UI) 延長されます。

rx_pma_qpipulldn[<n>-1:0]

入力非同期このポートは、クイック・パス・インターコネクト (QPI) アプリケーション専用に使用されます。

continued...



72



rx_is_lockedtodata[<n>-1:0]

出力 rx_clkout アサートされると、CDR PLL が受信データ rx_serial_data にロックされたことを示します。

rx_is_lockedtoref[<n>-1:0]

出力 rx_clkout アサートされると、CDR PLL が入力リファレンス・クロックにロックされたことを示します。

rx_set_locktodata[<n>-1:0]

入力非同期このポートは、RX CDR 回路のマニュアル・コントロールを可能にします。

rx_set_locktoref[<n>-1:0]

入力非同期このポートは、RX CDR 回路のマニュアル・コントロールを可能にします。

rx_seriallpbken[<n>-1:0]

入力非同期このポートは、トランシーバー・ネイティブ PHY IP コアの ParameterEditor で Enable rx_seriallpbken port をオンにすると有効になります。この信号のアサートにより、トランシーバー内で TX から RX へのシリアル・ループバック・パスが有効になります。この信号を、双方向または単方向モードでイネーブルします。単方向モードでイネーブルした場合には、TXと RX 両方のインスタンスで同じソースからの信号を駆動する必要があります。それ以外の場合にはコンパイルが成功しません。

rx_prbs_done[<n>-1:0]

出力 rx_coreclkinまたはrx_clkout

アサートされると、ベリファイアーが連続した PRBS パターンのアライメントとキャプチャーをしたこと、ならびに多項式の初の過程が完了したことを示します。

rx_prbs_err[<n>-1:0]

出力 rx_coreclkinまたはrx_clkout

rx_prbs_done 信号がアサートされた後にのみ、アサートされるとエラーを示します。この信号は、エラーが生じるごとに 3 パラレル・クロック・サイクルの間アサートされます。エラーはワードごとに 1 度のみ生じることができます。

rx_prbs_err_clr[<n>-1:0]

入力 rx_coreclkinまたはrx_clkout

アサートされると PRBS パターンをクリアし、rx_prbs_done 信号をデアサートします。

表 47. キャリブレーション・ステータス・ポート


tx_cal_busy[<n>-1:0] 出力非同期アサートされると、初の TX キャリブレーションが進行中であることを示します。初のキャリブレーションまたはマニュアル・キャリブレーションでは、この信号はキャリブレーション時にアサートされ、キャリブレーションの完了後にデアサートされます。キャリブレーションが完了するまで、チャネルをリセット状態に保つ必要があります。

rx_cal_busy[<n>-1:0] 出力非同期アサートされると、初の RX キャリブレーションが進行中であることを示します。初のキャリブレーションまたはマニュアル・キャリブレーションでは、この信号はキャリブレーション時にアサートされ、キャリブレーションの完了後にデアサートされます。



73


表 48. リセットポート

ポート名入力/出力クロックドメイン(34) 説明

tx_analogreset[<n>-1:0]

入力非同期トランシーバー PHY のアナログ TX 部分をリセットします。

tx_digitalreset[<n>-1:0]

入力非同期トランシーバー PHY のデジタル TX 部分をリセットします。

rx_analogreset[<n>-1:0]

入力非同期トランシーバー PHY のアナログ RX 部分をリセットします。

rx_digitalreset[<n>-1:0]

入力非同期トランシーバー PHY のデジタル RX 部分をリセットします。

2.4.9. エンハンスト PCS ポート

図 -24: エンハンスト PCS インターフェイスPMA と PCS のモジュールへのラベルされた入力や出力は、個別の信号ではなくバスを表します。

reconfig_resetreconfig_clkreconfig_avmm

TX Parallel Data, Control, ClocksEnhanced PCS TX FIFOInterlaken Frame Generator


TX Enhanced PCS

RX Enhanced PCS

Nios HardCalibration IP

TX PMA

Serializer

RX PMA

DeserializerCDR

tx_cal_busyrx_cal_busy

Serial DataOptional Ports

CDR ControlQPI

Serial Data

ClockGeneration

Block

tx_serial_clk0(from TX PLL) tx_analog_reset

RX Parallel Data, Control, ClocksEnhanced PCS RX FIFOInterlaken Frame Synchronizer10GBASE-R BER CheckerBitslip

Bitslip

rx_analog_reset

ClocksPRBS

Optional Ports

ClocksQPI

Arria 10 Transceiver Native PHY





• <p>：PLL 数

(34) リセットポートがどのクロックドメインとも同期していないとしても、インテルは、リセットポートをシステムクロックと同期させることを推奨します。



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表 49. エンハンスト TX PCS のパラレルデータ、コントロール、クロック


tx_parallel_data[<n>128-1:0]

入力 FIFO の書き込み側を駆動するクロック(tx_coreclkinまたはtx_clkout) に同期

FPGA ファブリックから TX PCS への TX パラレルデータ入力です。トランシーバー・ネイティブ PHY IP の Parameter Editor で Enablesimplified interface を選択すると、tx_parallel_data は、指定したコンフィグレーションに必要なビットだけを含みます。アクティブではないデータピンをグランドと接続する必要があります。singlewidth コンフィグレーションでは、以下のビットがアクティブです。• FPGA ファブリックから PCS への 32 ビットのインターフェイス幅：

tx_parallel_data[31:0]。[127:32]はグランドと接続• FPGA ファブリックから PCS への 40 ビットのインターフェイス幅：

tx_parallel_data[39:0]。[127:40]はグランドと接続• FPGA ファブリックから PCS への 64 ビットのインターフェイス幅：

tx_parallel_data[63:0]。[127:64]はグランドと接続double width コンフィグレーションでは、以下のビットがアクティブです。• FPGA ファブリックから PCS への 40 ビットのインターフェイス幅：

data[103:64]、[39:0]。[127:104]、[63:40]はグランドと接続• FPGA ファブリックから PCS への 64 ビットのインターフェイス幅：

data[127:64]、[63:0]double-width モードは、32 ビット、50 ビット、および 67 ビットの FPGAファブリックから PCS へのインターフェイス幅ではサポートされません。

unused_tx_parallel_data

入力 tx_clkout Enable simplified data interface をイネーブルするとポートがイネーブルされます。これらのビットすべてを 0 に接続します。Enablesimplified data interface をディスエーブルすると、未使用ビットはtx_parallel_data の一部になります。グランドに接続する必要があるビットを特定するには tx_parallel_data を参照します。

tx_control[<n><3>-1:0] またはtx_control[<n><18>-1:0]


tx_control ビットは、選択したトランシーバー・コンフィグレーション・ルールに応じてさまざまな機能を有します。Simplified data interface をイネーブルすると、未使用ビットは unused_tx_control ポートの一部として示され、このバスのビット数が変化します。詳細は、エンハンスト PCS の TX および RX コントロール・ポート (81 ページ)の項を参照してください。

unused_tx_control[<n> <15>-1:0]


Enable simplified data interface をイネーブルするとポートがイネーブルされます。これらのビットすべてを 0 に接続します。Enablesimplified data interface をディスエーブルすると、未使用ビットはtx_control の一部になります。グランドに接続する必要があるビットを特定するには tx_control を参照します。

tx_err_ins 入力 tx_coreclkin Interlaken プロトコルで Enable simplified data interface をオンにした場合、このビットを使用して同期ヘッダーエラーと CRC32 エラーを挿入します。アサートされると、サイクルワード用の同期ヘッダーが破損させたものと置き換えられます。Enable Interlaken TX CRC-32 generatorerror insertion がオンであれば CRC32 エラーも挿入されます。破損させた同期ヘッダーは、コントロール・ワードでは 2'b00、データワードでは2'b11 です。CRC32 エラーの挿入では、ワードはサイクルが不正に反転されている CRC 演算に使用され、メタフレームの診断ワードでの不正なCRC32 をもたらします。Framing Control Word は TX PCS に組み込まれたフレーム・ジェネレーターで作成されるため、同期ヘッダーエラーと CRC32 エラーは FramingControl Word 用には作成できないことに注意してください。同期ヘッダー

continued...



75



エラーと CRC32 エラーはどちらもトランシーバー・ネイティブ PHY IP のGUI で CRC-32 エラー挿入機能がイネーブルされている場合に挿入されます。

tx_coreclkin 入力クロック FPGA ファブリックのクロックです。TX FIFO の書き込み側を駆動します。Interlaken プロトコルではこのクロックの周波数を、データレート/67～データレート/32 にします。この範囲よりも低い周波数を使用すると、TX FIFOがアンダーフローし、データが破損する原因となります。

tx_clkout 出力クロックノン・ボンディング・コンフィグレーションではローカル CGB により生成され、ボンディング・コンフィグレーションではマスター CGB により生成されるパラレルクロックです。このクロックが TX エンハンスト PCS のクロックになります。このクロックの周波数は、データレートを PCS/PMA インターフェイスの幅で割ったものと等しくなります。

表 50. エンハンスト RX PCS のパラレルデータ、コントロール、クロック


rx_parallel_data[<n>128-1:0]

出力 FIFO の読み出し側を駆動するクロック(rx_coreclkin またはrx_clkout)に同期

RX PCS から FPGA ファブリックへの RX パラレルデータです。トランシーバー・ネイティブ PHY IP の GUI で Enable simplified datainterface を選択すると、rx_parallel_data は、指定したコンフィグレーションに必要なビットだけを含みます。それ以外の場合には、インターフェイスは 128 ビット幅です。FPGA ファブリックから PCS へのインターフェイス幅が 64 ビットの場合、128 ビット未満のインターフェイスで次のビットがアクティブです。未使用ビットはフローティングまたは未接続のままにしておくことができます。• FPGA ファブリックから PCS への 32 ビット幅：data[31:0]• FPGA ファブリックから PCS への 40 ビット幅：data[39:0]• FPGA ファブリックから PCS への 64 ビット幅：data[63:0]FPGA ファブリックから PCS へのインターフェイス幅が 128 ビットの場合には、以下に示すビットがアクティブです。• FPGA ファブリックから PCS への 40 ビット幅：data[103:64]、

[39:0]• FPGA ファブリックから PCS への 64 ビット幅：data[127:0]

unused_rx_parallel_data

出力 rx_clkout Enable simplified data interface をオンにした場合に、この信号は未使用データを指定します。Enable simplified data interface がセットされない場合には、未使用ビットは rx_parallel_data の一部になります。未使用のデータ出力はフローティングまたは未接続のままにしておくことができます。

rx_control[<n><20>-1:0]


rx_parallel_data バスがコントロールまたはデータのどちらであるかを示します。詳細は、エンハンスト PCS の TX および RX コントロール・ポート (81ページ)の項を参照してください。

unused_rx_control[<n>10-1:0]

出力 FIFO の読み出し側を駆動するクロック(rx_coreclk

この信号は、Enable simplified data interface をオンにした場合にのみ存在します。Enable simplified data interface がセットされない場合には、未使用ビットは rx_control の一部になります。これらの出力はフローティングのままにしておくことができます。

continued...



76



in またはrx_clkout)に同期

rx_coreclkin 入力クロック FPGA ファブリックのクロックです。RX FIFO の読み出し側を駆動します。Interlaken プロトコルではこのクロックの周波数を、データレート/67～データレート/32 にします。

rx_clkout 出力クロックトランシーバー RX PMA で回復された低速パラレルクロックであり、これが RX エンハンスト PCS のクロックになります。このクロックの周波数は、データレートを PCS/PMA インターフェイスの幅で割ったものと等しくなります。

表 51. エンハンスト PCS TX FIFO


tx_enh_data_valid[<n>-1:0]


この信号のアサートは、TX データが有効であることを示します。1588 に準拠しない 10GBASE-R では、1'b1 にこの信号を接続します。1588 に準拠する 10GBASE-R では、この信号をギアボックス比に基づいて制御する必要があります。Basic と Interlaken では、TX FIFO がアンダーフローまたはオーバーフローしないように、FIFO フラグに基づいてこのポートを制御する必要があります。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

tx_enh_fifo_full[<n>-1:0]

出力 FIFO の書き込み側を駆動するクロック(tx_coreclkinまたはtx_clkout) に同期

この信号のアサートは、TX FIFO がフルであることを示します。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

tx_enh_fifo_pfull[<n>-1:0]

出力 FIFO の書き込み側を駆動するクロックtx_coreclkinまたはtx_clkout に同期

この信号は、TX FIFO が部分的にフルのしきい値に達した際にアサートされます。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

tx_enh_fifo_empty[<n>-1:0]


アサートされると TX FIFO が空であることを示します。この信号は、2～3 クロックサイクルの間アサートされます。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

tx_enh_fifo_pempty[<n>-1:0]


アサートされると、TX FIFO が指定された部分的に空のしきい値に達したことを示します。このオプションをオンにすると、エンハンストPCS は非同期の tx_enh_fifo_pempty ポートをイネーブルします。この信号は、2～3 クロックサイクルの間アサートされます。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。



77


表 52. エンハンスト PCS RX FIFO


rx_enh_data_valid[<n>-1:0]

出力 FIFO の読み出し側を駆動するクロックrx_coreclkinまたは rx_clkoutに同期

アサートされると、rx_parallel_data が有効であることを示します。rx_enh_data_valid が Low であれば、無効なRX パラレルデータを廃棄します。このオプションは、以下のパラメーターを選択すると有効になります。• エンハンスト PCS の Transceiver configuration

rules で Interlaken を指定する• エンハンスト PCS の Transceiver configuration

rules で Basic と RX FIFO モードを Phasecompensation に指定する

• エンハンスト PCS の Transceiver configurationrules で Basic と RX FIFO モードを Register に指定する

詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

rx_enh_fifo_full[<n>-1:0]


アサートされると RX FIFO がフルであることを示します。この信号は、2～3 クロックサイクルの間アサートされます。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

rx_enh_fifo_pfull[<n>-1:0]


アサートされると TX FIFO が指定された部分的にフルのしきい値に達したことを示します。この信号は、2～3 クロックサイクルの間アサートされます。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

rx_enh_fifo_empty[<n>-1:0]


アサートされると RX FIFO が空であることを示します。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

rx_enh_fifo_pempty[<n>-1:0]


アサートされると RX FIFO が指定された部分的に空のしきい値に達したことを示します。位相補償モードでは、深度が常に一定であるためこの信号を無視できます。詳細は、エンハンスト PCS FIFO の動作 (299 ページ)を参照してください。

rx_enh_fifo_del[<n>-1:0]


アサートされると、ワードが RX FIFO から削除されたことを示します。この信号は 2～3 クロックサイクルの間アサートされます。この信号は 10GBASE-R プロトコルに使用されます。

rx_enh_fifo_insert[<n>-1:0]


アサートされると、ワードが RX FIFO に挿入されたことを示します。この信号は 10GBASE-R プロトコルに使用されます。

continued...



78



rx_enh_fifo_rd_en[<n>-1:0]


Interlaken でのみ、この信号がアサートされると RX FIFO からワードが読み出されます。RX FIFO がアンダーフローまたはオーバーフローしないように、FIFO フラグに基づいてこの信号を制御する必要があります。

rx_enh_fifo_align_val[<n>-1:0]

入力 FIFO の読み出し側を駆動するクロックrx_coreclkinまたは rx_clkoutに同期

アサートされると、ワード・アライメント・パターンが検出されたことを示します。この信号は Interlaken プロトコルに対してのみ有効です。

rx_enh_fifo_align_clr[<n>-1:0]

入力 FIFO の読み出し側を駆動するクロックrx_coreclkinまたは rx_clkoutに同期

アサートされると FIFO はリセットされ、新たなアライメント・パターンの検索を開始します。この信号は Interlaken プロトコルに対してのみ有効です。この信号は少なくとも 4 サイクルの間アサートします。

表 53. Interlaken フレーム・ジェネレーター、シンクロナイザー、CRC32


tx_enh_frame[<n>-1:0] 出力 tx_clkout 新しいメタフレームの始まりを示すために、2 または 3 パラレルクロック・サイクルの間アサートされます。

tx_enh_frame_diag_status[<n>2-1:0]

入力 tx_clkout フレーミング・レイヤ診断ワード (ビット[33:32]) に含まれるレーン・ステータスメッセージを駆動します。このメッセージは、次にフレーム・ジェネレーター・ブロックで生成される診断ワードに挿入されます。このバスは tx_enh_frame パルスの前後で、一定して 5 クロックサイクルに保たれる必要があります。以下のエンコーディングが定義されています。• ビット[1]：1 であれば、レーンが動作可能であることを示す。0 であ

れば、レーンが動作不可であることを示す• ビット[0]：1 であれば、リンクが動作可能であることを示す。0 であ

れば、リンクが動作不可であることを示す

tx_enh_frame_burst_en[<n>-1:0]

入力 tx_clkout Enable frame burst がイネーブルされると、このポートは TXFIFO からフレーム・ジェネレーターへのフレーム・ジェネレーター・データ読み出しを制御します。これは各メタフレームの先頭で一度ラッチされます。tx_enh_frame_burst_en の値が 0 であれば、フレーム・ジェネレーターは現在のメタフレーム用の TX FIFO からのデータ読み出しを行いません。そのかわりにフレーム・ジェネレーターは SKIP ワードをメタフレームのペイロードとして挿入します。tx_enh_frame_burst_en が 1 であれば、フレーム・ジェネレーターは現在のメタフレーム用に TX FIFO からのデータ読み出しを行います。このポートは tx_enh_frame パルスの前後で、一定して 5 クロックサイクルに保たれる必要があります。

rx_enh_frame[<n>-1:0] 出力 rx_clkout アサートされると、新たな受信メタフレームの始まりを示します。この信号はパルスストレッチされています。

continued...



79



rx_enh_frame_lock[<n>-1:0]

出力 rx_clkout アサートされると、フレーム・シンクロナイザー・ステートマシンがメタフレーム境界を検出したことを示します。この信号はパルスストレッチされています。

rx_enh_frame_diag_status[2 <n>-1:0]

出力 rx_clkout フレーミング・レイヤ診断ワード (ビット[33:32]) に含まれるレーン・ステータスメッセージを駆動します。フレームがロックされている間に、メタフレームの末尾で有効な診断ワードが受信されると、この信号がラッチされます。以下のエンコーディングが定義されています。• ビット[1]：1 であれば、レーンが動作可能であることを示す。0 であ

れば、レーンが動作不可であることを示す• ビット[0]：1 であれば、リンクが動作可能であることを示す。0 であ

れば、リンクが動作不可であることを示す

rx_enh_crc32_err[<n>-1:0]

出力 rx_clkout アサートされると、現在のメタフレームの CRC エラーを示します。現在のメタフレームの末尾でアサートされます。この信号は、2～3 クロックサイクルの間アサートされます。

表 54. 10GBASE-R BER チェッカー


rx_enh_highber[<n>-1:0]

出力 rx_clkout アサートされると、10 -4 よりも大きいビット・エラー・レートを示します。10GBASE-R プロトコルでは、125μs 以内に少なくとも 16 のエラーがある場合に BER レートが発生します。この信号は、2～3 クロックサイクルの間アサートされます。

rx_enh_highber_clr_cnt[<n>-1:0]

入力 rx_clkout アサートされると、BER ステートマシンが BER_BAD_SH ステートに入った回数を示す内部カウンターをクリアします。

rx_enh_clr_errblk_count[<n>-1:0] (10GBASE-R とFEC)

入力 rx_clkout アサートされると、エラー・ブロック・カウンターを 0 にリセットします。この信号のアサートにより、RX ステートマシンが RX_E ステートに入った回数をカウントする内部カウンターをクリアします。FEC ブロックがイネーブルされたモードでは、この信号のアサートにより、RX FEC ブロックのステータスカウンターをリセットします。

表 55. ブロック・シンクロナイザー


rx_enh_blk_lock[<n>-1:0]

出力 rx_clkout アサートされると、ブロック・シンクロナイザーがブロック境界を検出したことを示します。この信号は 10GBASE-R と Interlaken に使用されます。

表 56. ギアボックス


rx_bitslip[<n>-1:0] 入力 rx_clkout rx_parallel_data が、rx_bitslip 入力のポジティブエッジごとに 1 ビットをスリップします。rx_bitslip パルス間の小間隔を少なくとも 20 サイクルに保ちます。大シフトは<PCS 幅 -1>ビットなので、PCS が 64 ビット幅であれば 0～63 ビットをシフトすることができます。

tx_enh_bitslip[<n>-1:0]

入力 rx_clkout この信号の値は、PMA に渡す前に tx_parallel_data をスリップさせるためのビットの数を制御します。



80


表 57. KR-FEC


tx_enh_frame[<n>-1:0] 出力 tx_clkout 生成された KR FEC フレームの開始位置を示す、TX KR-FEC の非同期ステータスフラグ出力です。

rx_enh_frame[<n>-1:0] 出力 rx_clkout 受信した KR FEC フレームの開始位置を示す、RX KR-FEC の非同期ステータスフラグ出力です。

rx_enh_frame_diag_status

出力 rx_clkout 現在の受信フレームの状態を示す、RX KR-FEC の非同期ステータスフラグ出力です。• 00：エラーなし• 01：修正可能なエラー• 10：修正不可能なエラー• 11：リセット状態またはロック前の状態




• ポートとパラメーター (518 ページ)

• トランシーバー PHY リセット・コントローラーのインターフェイス (424 ページ)

2.4.9.1. エンハンスト PCS の TX および RX コントロール・ポート

この項では、さまざまなプロトコルのコンフィグレーションのための、tx_control ビットとrx_control ビットのエンコーディングについて説明します。

Enable simplified data interface がオンであれば、以下の表に記載されたすべての未使用ポートが個別のポートとして表示されます。たとえば、unused_tx_control/unused_rx_control ポートとして表示されます。

エンハンスト PCS の TX コントロール・ポートのビット・エンコーディング

表 58. Interlaken 向けビット・エンコーディング

ポート名ビット機能説明

tx_control [1:0] 同期ヘッダー 2'b01 の値はデータワードを示します。2'b10 の値はコントロール・ワードを示します。

[2] 反転制御ロジック Low は、エンハンスト PCS の内蔵ディスパリティー・ジェネレーター・ブロックが Interlaken のランニング・ディスパリティーを維持することを示します。

[7:3] 未使用

[8] 同期ヘッダーエラーまたは CRC32 挿入同期ヘッダーエラーまたは CRC32 エラーを挿入するためにこのビットを使用します。この機能は tx_err_ins と類似しています。詳しくは tx_err_ins 信号の説明を参照してください。

[17:9] 未使用



81


表 59. 10GBASE-R、FEC 付き 10GBASE-KR のビット・エンコーディング

ポート名ビット機能

tx_control [0] parallel_data[7:0] の XGMII コントロール信号

[1] parallel_data[15:8] の XGMII コントロール信号







[17:8] 未使用

表 60. Basic single width モードのビット・エンコーディングBasic single width モードでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダーを含む 66 ビットです。



[17:2] 未使用

表 61. Basic double width モードのビット・エンコーディングBasic double width モードでは、合計ワード長は、128 ビットのデータと 4 ビットの同期ヘッダーを含む 66 ビットです。



[8:2] 未使用

[10:9] 同期ヘッダー 2'b01 の値はデータワードを示します。2'b10 の値はコントロール・ワードを示します。

[17:11] 未使用

表 62. Basic モードのビット・エンコーディングこのケースでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダーを含む 67 ビットです。



[2] 反転制御ロジック Low は、エンハンスト PCS の内蔵ディスパリティー・ジェネレーター・ブロックがランニング・ディスパリティーを維持することを示します。



82


エンハンスト PCS の RX コントロール・ポートのビット・エンコーディング

表 63. Interlaken 向けビット・エンコーディング


rx_control [1:0] 同期ヘッダー 2'b01 の値はデータワードを示します。2'b10 の値はコントロール・ワードを示します。

[2] 反転制御ロジック Low は、エンハンスト PCS の内蔵ディスパリティー・ジェネレーター・ブロックが Interlaken のランニング・ディスパリティーを維持することを示します。現在の実装では、このビットは常にロジックLow (1'b0) に接続されています。

[3] ペイロードワードの位置ロジック High (1'b1) は、メタフレーム内のペイロードワードの位置を示します。

[4] 同期ワードの位置ロジック High (1'b1) は、メタフレーム内の同期ワードの位置を示します。

[5] スクランブラ・ステート・ワードの位置ロジック High (1'b1) は、メタフレーム内のスクランブラ・ワードの位置を示します。

[6] SKIP ワードの位置ロジック High (1'b1) は、メタフレーム内の SKIP ワードの位置を示します。

[7] 診断ワードの位置ロジック High (1'b1) は、メタフレーム内の診断ワードの位置を示します。

[8] 同期ヘッダーエラー、メタフレーム・エラー、またはCRC32 エラーステータス

ロジック High (1'b1) は、同期ヘッダーエラー、メタフレーム・エラー、またはCRC32 エラーステータスを示します。

[9] ブロックロックおよびフレーム・ロック・ステータスロジック High (1'b1) は、ブロックロックならびにフレームロックされていることを示します。

[19:10] 未使用

表 64. 10GBASE-R、FEC 付き 10GBASE-KR のビット・エンコーディング

ポート名ビット機能

rx_control [0] parallel_data[7:0] の XGMII コントロール信号








[19:8] 未使用



83


表 65. Basic single width モードのビット・エンコーディングBasic single width モードでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダーを含む 66 ビットです。



[7:2] 未使用

[9:8] 同期ヘッダーエラー・ステータス 2'b01 の値はデータワードを示します。2'b10 の値はコントロール・ワードを示します。

[19:10] 未使用

表 66. Basic double width モードのビット・エンコーディングBasic double width モードでは、合計ワード長は、128 ビットのデータと 4 ビットの同期ヘッダーを含む 66 ビットです。



[7:2] 未使用

[8] 同期ヘッダーエラー・ステータス同期ヘッダーエラーを示すアクティブ High のステータス信号です。

[9] ブロックロック達成ブロックがロックされたことを示すアクティブ High のステータス信号です。

[11:10] 同期ヘッダー 2'b01 の値はデータワードを示します。2'b10 の値はコントロール・ワードを示します。

[17:12] 未使用

[18] 同期ヘッダーエラー・ステータス同期ヘッダーエラーを示すアクティブ High のステータス信号です。

[19] ブロックロック達成ブロックがロックされたことを示すアクティブ High のステータス信号です。

表 67. Basic モードのビット・エンコーディングこのケースでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダーを含む 67 ビットです。



[2] 反転制御ロジック Low は、エンハンスト PCS の内蔵ディスパリティー・ジェネレーター・ブロックがランニング・ディスパリティーを維持することを示します。



84


2.4.10. 標準 PCS ポート

図 -25: 標準 PCS ポートを使用するトランシーバー・チャネル標準 PCS を使用するトランシーバー・コンフィグレーション・モードのいずれかが選択されている場合、あるいは、トランシーバー・コンフィグレーションが標準 PCS を使用するものでなかったとしても、Data Path Reconfiguration が選択されている場合に、標準 PCS ポートが生じます。


Parallel Data, Control, ClocksTX FIFO8B/10B Encoder/Decoder


TX Standard PCS

RX Standard PCS


TX PMA

Serializer

RX PMA

DeserializerCDR


Serial DataOptional Ports

CDR ControlQPI

PCIe

Serial Data

ClockGeneration

Block

tx_serial_clk0(from TX PLL) tx_analog_reset

Parallel Data, Control, ClocksRX FIFORate Match FIFOWord Aligner & BitslipPCIe

rx_analog_reset

ClocksPRBS

Bit & Byte ReversalPolarity Inversion

PCIeOptional Ports

ClocksQPI




• <w>：インターフェイス幅



• <p>：PLL 数

表 68. TX 標準 PCS のデータ、コントロール、クロック


tx_parallel_data[<n>128-1:0]

入力 tx_clkout FPGA ファブリックから TX PCS への TX パラレルデータ入力です。

unused_tx_parallel_data

入力 tx_clkout Enable simplified data interface をオンにした場合に、この信号は未使用データを指定します。Enable simplified data interface がセットされない場合には、未使用ビットは tx_parallel_data の一部

continued...



85



になります。これらのビットをすべて 0 に接続します。未使用データビットを 0 に接続しなければ、ネイティブ PHY IP コアが TX パラレルデータを正しくシリアル化することができません。

tx_coreclkin 入力クロック FPGA ファブリックのクロックです。このクロックは、TX FIFO の書き込みポートを駆動します。

tx_clkout 出力クロックノン・ボンディング・コンフィグレーションではローカル CGB により生成され、ボンディング・コンフィグレーションではマスター CGB により生成されるパラレルクロックです。このクロックは、tx_parallel_dataを FPGA ファブリックから TX PCS へ駆動します。

表 69. RX 標準 PCS のデータ、コントロール、ステータス、クロック


rx_parallel_data[<n>128-1:0]


RX PCS から FPGA ファブリックへの RX パラレルデータです。rx_parallel_data の各 128 ビット・ワードでデータビットは、8B/10B デコーダーがイネーブルされていればrx_parallel_data[7:0] に、8B/10B デコーダーがディスエーブルされていれば rx_parallel_data[9:0] に相当します。

unused_rx_parallel_data


Enable simplified data interface をオンにした場合に、この信号は未使用データを指定します。Enable simplified data interface がセットされない場合には、未使用ビットは rx_parallel_data の一部になります。これらの出力はフローティングのままにしておくことができます。

rx_clkout 出力クロック RX 標準 PCS 内のブロックを駆動するトランシーバー RX PMA によって回復された低速パラレルクロックです。

rx_coreclkin 入力クロック RX FIFO の読み出し側のクロックを駆動する RX パラレルクロックです。

表 70. 標準 PCS FIFO


tx_std_pcfifo_full[<n>-1:0]

出力 FIFO の書き込み側を駆動するクロック(tx_coreclkin またはtx_clkout) に同期

標準 TX FIFO がフルであることを示します。

tx_std_pcfifo_empty[<n>-1:0]

出力 FIFO の書き込み側を駆動するクロック(tx_coreclkin またはtx_clkout) に同期

標準 TX FIFO が空であることを示します。

rx_std_pcfifo_full[<n>-1:0]

出力 FIFO の読み出し側を駆動するクロック(rx_coreclki

標準 RX FIFO がフルであることを示します。

continued...



86



n またはrx_clkout) に同期

rx_std_pcfifo_empty[<n>-1:0]

出力 FIFO の読み出し側を駆動するクロック(rx_coreclkin またはrx_clkout) に同期

標準 RX FIFO が空であることを示します。

表 71. レートマッチ FIFO


rx_std_rmfifo_full[<n>-1:0]

出力非同期レートマッチ FIFO フルのフラグです。アサートされるとレートマッチFIFO はフルです。この信号は同期させる必要があります。このポートはGigE モードにのみ使用されます。

rx_std_rmfifo_empty[<n>-1:0]

出力非同期レートマッチ FIFO 空のフラグです。アサートされるとマッチ FIFO は空です。この信号は同期させる必要があります。このポートは GigE モードにのみ使用されます。

rx_rmfifostatus[<n>-1:0]

出力非同期 FIFO ステータスを示します。以下のエンコーディングが定義されています。• 2'b00：通常動作• 2'b01：削除、rx_std_rmfifo_full = 1• 2'b10：挿入、rx_std_rmfifo_empty = 1• 2’b11：フル、rx_rmfifostatus は rx_parallel_data

の一部。rx_rmfifostatus はrx_parallel_data[14:13] に相当する

表 72. 8B/10B エンコーダーおよびデコーダー


tx_datak 入力 tx_clkout 8B/10B がイネーブルされ、simplified data interface がセットされている場合に tx_datak を使用できます。1 であれば、8B/10B でエンコードされたワードである tx_parallel_data がコントロールであることを示します。0 であれば、8B/10B でエンコードされたワードである tx_parallel_data がデータであることを示します。simplifieddata interface がセットされていない場合には、tx_datak はtx_parallel_data の一部です。

tx_forcedisp[<n>(<w>/<s>-1:0]

入力非同期この信号により 8B/10B エンコーダーのディスパリティーを強制できます。1 であれば、tx_dispval で駆動される値に出力データのディスパリティーを強制します。0 であれば、現在のランニング・ディスパリティーを継続します。tx_forcedisp は tx_parallel_data の一部です。tx_forcedisp は tx_parallel_data[9] に相当します。

tx_dispval[<n> (<w>/<s>-1:0]

入力非同期データのディスパリティーを指定します。0 であれば正のディスパリティーであることを示し、1 であれは負のディスパリティーであることを示します。tx_dispval は tx_parallel_data の一部です。tx_dispval は tx_dispval[10] に相当します。

rx_datak[<n><w>/<s>-1:0]

出力 rx_clkout 8B/10B がイネーブルされ、simplified data interface がセットされている場合に rx_datak を使用できます。1 であれば、8B/10B でデコードされたワードである rx_parallel_data がコントロールであることを示します。0 であれば、8B/10B でデコードされたワードである

continued...



87



rx_parallel_data がデータであることを示します。simplifieddata interface がセットされていない場合には、rx_datak はrx_parallel_data の一部です。

rx_errdetect[<n><w>/<s>-1:0]


アサートされると、受信したコードグループでコードグループ違反が検出されたことを示します。コードグループ違反とディスパリティー・エラーを区別するために、rx_disperr 信号と共に使用されます。rx_errdetect/rx_disperr に以下のエンコーディングが定義されています。• 2'b00：エラーなし• 2'b10：コードグループ違反• 2'b11：ディスパリティー・エラー。rx_errdetect は

rx_parallel_data の一部。各 128 ビット・ワードで、rx_errdetect は rx_parallel_data[9] に相当する

rx_disperr[<n><w>/<s>-1:0]


アサートされると、受信したコードグループでのディスパリティー・エラーを示します。rx_disperr は rx_parallel_data の一部です。各128 ビット・ワードで、rx_disperr はrx_parallel_data[11] に相当します。

rx_runningdisp[<n><w>/<s>-1:0]


High であれば、rx_parallel_data が負のディスパリティーで受信されたことを示します。Low であれば、rx_parallel_data が正のディスパリティーで受信されたことを示します。rx_runningdispは rx_parallel_data の一部です。各 128 ビット・ワードで、rx_runningdisp は rx_parallel_data[15] に相当します。

rx_patterndetect[<n><w>/<s>-1:0]

出力非同期アサートされると、プログラムされたワード・アライメント・パターンが現在のワード境界で検出されたことを示します。rx_patterndetectは rx_parallel_data の一部です。各 128 ビット・ワードで、rx_patterndetect は rx_parallel_data[12] に相当します。

rx_syncstatus[<n><w>/<s>-1:0]

出力非同期アサートされると、同期に必要な条件が満たされたことを示します。rx_syncstatus は rx_parallel_data の一部です。各 128ビット・ワードで、rx_syncstatus は rx_parallel_data[10]に相当します。

表 73. ワードアライナーとビットスリップ


tx_std_bitslipboundarysel[5 <n>-1:0]

入力非同期ビットスリップ境界選択信号です。TX ビットスリッパがスリップする必要があるビットの数を指定します。

rx_std_bitslipboundarysel[5 <n>-1:0]

出力非同期このポートは確定的レイテンシー・ワードアライナー・モードで使用されます。このポートは RX ブロックがスリップしたビット数をレポートします。Deterministic Latency Mode またはワードアライナーのManual Mode のどちらにおけるこのポートの値を考慮に入れる必要があります。

rx_std_wa_patternalign[<n>-1:0]

入力 rx_clkout に同期

ワードアライナーをマニュアルモードにするとアクティブになります。マニュアルモードでは、rx_std_wa_patternalign をアサートすることによってワードをアライメントします。PCS から PMA へのインターフェイス幅が 10 ビットの場合、rx_std_wa_patternalign はレベル・センシティブです。他のすべての PCS から PMA へのインターフェイス幅では、rx_std_wa_patternalign は正のエッジ・センシティブです。

continued...



88



このポートはワードアライナーがマニュアルまたは確定的レイテンシー・モードでコンフィグレーションされた場合にのみ使用できます。ワードアライナーがマニュアルモードであり、PCS から PMA へのインターフェイス幅が 10 ビットであれば、これはレベル・センシティブの信号です。この場合には、ワードアライナーは、ワード・アライメント・パターンのために入力データをモニターリングし、アライメント・パターンを見つけるとワード境界を更新します。その他のすべての PCA から PMA へのインターフェイス幅では、この信号はエッジ・センシティブです。この信号は、PCS パラレルクロックを使用して PCS 内で内部的に同期されており、また、同期を可能にするために少なくとも 2 クロックサイクル・アサートされている必要があります。

rx_std_wa_a1a2size[<n>-1:0]

入力非同期 SONET プロトコルに使用されます。A1 と A2 フレーミング・バイトが検出される必要がある際にアサートします。A1 と A2 は SONET のバックプレーン・バイトであり、PMA のデータ幅が 8 ビットである場合にのみ使用されます。

rx_bitslip[<n>-1:0] 入力非同期ワードアライナーのモードがビットスリップ・モードである場合に使用されます。ワードアライナーが、マニュアル (PLD 制御) 、同期ステートマシン、または確定的レイテンシーのいずれかであるときは、rx_bitslip 信号は無効であり、0 に接続される必要があります。rx_std_bitslip 信号の立ち上がりエッジごとにワード境界は 1ビットでシフトされます。各ビットスリップは、受信したデータからも早く受信したビットを削除します。

表 74. ビット反転と極性反転


rx_std_byterev_ena[<n>-1:0]

入力非同期このコントロール・信号は、PMA 幅が 16 ビットまたは 20 ビットの場合に使用できます。アサートされると、RX インターフェイスでのバイト反転をイネーブルします。送信されたデータの MSB と LSB が誤った形に入れ替えられた場合に使用します。

rx_std_bitrev_ena[<n>-1:0]

入力非同期アサートされると、RX インターフェイスでのビット反転をイネーブルします。外部の送信回路が上位ビットを先頭に送信していれば、ビットの順序は逆転しています。イネーブルすると、受信回路は全てのワードを反転させた順序で受信します。ビット反転回路はワードアライナーの出力で動作します。

tx_polinv[<n>-1:0] 入力非同期アサートされると、TX の極性ビットが反転されます。TX bit polarityinversion がイネーブルされている場合にのみアクティブになります。

rx_polinv[<n>-1:0] 入力非同期アサートされると、RX の極性ビットが反転されます。RX bit polarityinversion がイネーブルされている場合にのみアクティブになります。

rx_std_signaldetect[<n>-1:0]

出力非同期イネーブルすると、信号しきい値の検出回路は、RX 入力バッファーの信号レベルが信号検出しきい値電圧を超えていないかを検出します。信号検出しきい値は Quartus Prime Setting File (.qsf) のアサインメントを使用して指定できます。この信号は PCI Express、SATA、および SAS プロトコルに必要です。




• ポートとパラメーター (518 ページ)

• トランシーバー PHY リセット・コントローラーのインターフェイス (424 ページ)




89


2.4.11. IP コアファイルの保存場所

トランシーバー・ネイティブ PHY IP を生成すると、Quartus Prime ソフトウェアが IP のインスタンスを定義する HDL ファイルを生成します。加えて、Quartus Prime ソフトウェアは ModelSim* シミュレーターでデザインをコンパイルしてシミュレーションするための Tcl スクリプト例も生成します。また、Synopsys* の VCS、Aldec* の Active-HDL、AldeC の Riviera-Pro と、Cadence* の IncisiveEnterprise 用のシミュレーション・スクリプトも生成します。

図 -26: 生成されるファイルのディレクトリー構造

<Project Directory>

<your_ip_or_system_name>.qsys - Top-level IP variation file

<your_ip_or_system_name>.sopcinfo

<your_ip_name> - IP core variation files

<your_ip_name>.cmp - VHDL component declaration file

<your_ip_name>_bb - Verilog HDL black-box EDA synthesis file

<your_ip_name>_inst - IP instantiation template file

<your_ip_name>.ppf - XML I/O pin information file

<your_ip_name>.qip - Lists IP synthesis files

<your_ip_name>.sip - Lists files for simulation

<your_ip_name>.v or .vhd - Greybox timing netlist

synth - IP synthesis files

<your_ip_name>.v or .vhd - Top-level IP synthesis file

sim - IP simulation files

<your_ip_name>.v or .vhd - Top-level simulation file

aldec- Simulator setup scripts

<IP subcore> - IP subcore files

<HDL files>

sim

cadence - Simulator setup scripts

mentor - Simulator setup scripts

synopsys - Simulator setup scripts

<HDL files>

synth

以下の表に、ディレクトリー、ならびにパラメーター化されたトランシーバー・ネイティブ PHY IP コアとシミュレーション環境向けにも重要なファイルについての説明をリストします。これらのファイルはクリアテキストです。



90


表 75. トランシーバー・ネイティブ PHY のファイルとディレクトリー

ファイル名説明

<project_dir> トップレベル・プロジェクトのディレクトリー

<your_ip_name> .v または.vhd トップレベル・デザインファイル

<your_ip_name> .qip Quartus Prime のコンパイルに必要な全てのファイルのリスト

<your_ip_name> .bsf トランシーバー・ネイティブ PHY インスタンスのブロック・シンボル・ファイル (.bsf)

<project_dir>/<your_ip_name>/ トランシーバー・ネイティブ PHY IP を定義する HDL ファイルを格納するディレクトリー

<project_dir>/sim シミュレーション・ディレクトリー

<project_dir>/sim/aldec Riviera-PRO シミュレーション・ツール向けシミュレーション・ファイル

<project_dir>/sim/cadence Cadence シミュレーション・ツール向けシミュレーション・ファイル

<project_dir>/sim/mentor Mentor シミュレーション・ツール向けシミュレーション・ファイル

<project_dir>/sim/synopsys Synopsys シミュレーション・ツール向けシミュレーション・ファイル

<project_dir>/synth 合成に使用されるファイルを格納するディレクトリー

Verilog および VHDL のトランシーバー・ネイティブ PHY IP コアは、以下のシミュレーターでテストされています。

• ModelSim SE

• Synopsys VCS MX

• Cadence NCSim

トランシーバー PHY に VHDL を選択した場合、Quartus Prime ソフトウェアで生成されたラッパーだけが VHDL です。すべての下位層のファイルは、Verilog あるいは SystemVerilog で書かれています。VHDL 専用の ModelSim ライセンスを使用するシミュレーションを可能にするために、トランシーバー・ネイティブ PHY IP の下位層の Verilog と SystemVerilog ファイルは符号化されており、そのためこれらを混合言語シミュレーターを使用せずにトップレベル VHDL ラッパーで使用することができます。

ModelSim を使用するシミュレーションについて詳しくは、Quartus Prime Handbook Volume 3の Mentor Graphics ModelSim and QuestaSim Support の章を参照してください。

トランシーバー・ネイティブ PHY IP コアは、Quartus Prime ソフトウェアで NativeLink 機能をサポートしていません。

関連情報• トランシーバー・ネイティブ PHY IP コアのシミュレーション (327 ページ)

• Mentor Graphics ModelSim and QuestaSim Support

2.4.12. 未使用のトランシーバー RX チャネル

時間経過に伴う未使用のトランシーバー RX チャネルの BTI (Bias Temperature Instability) および性能劣化を防止するために、 Arria 10 デバイスの QSF に以下のアサインメントを追加する必要があります。グローバル・アサインメントまたはピンごとのアサインメントのどちらかを使用することができます。



91



set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ONまたは

set_instance_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON -topin_name

この手順を実行すると、 Quartus Prime ソフトウェアは、未使用の各レシーバーチャネルに対応するCDR (クロック・データ・リカバリー) PLL をインスタンス化します。CDR はリファレンス・クロックとしてCLKUSR を使用し、1 Gbps で動作するように設定されています。CLKUSR をリファレンス・クロックとして使用するには、ピンに 100～125 MHz のクロックをアサインメントする必要があります。これらのアサインメントを実装すると、レシーバーチャネルごとに消費電力が増加します。詳細については、サポートセンターにお問い合わせください。

関連情報未使用/アイドルのクロックラインの要件 (379 ページ)

2.4.13. サポートされない機能

ネイティブ PHY は QXP に含めてはなりません。

2.5. Interlaken

Interlaken は、スケーラブル、チャネル化されたチップ間のインターコネクト・プロトコルです。

Interlaken の主な利点は、SPI 4.2 などの以前のプロトコルと比較した場合、その拡張性と低い I/Oカウントにあります。その他の主な特徴としては、フロー制御、低いオーバーヘッド・フレーミング、および広範な整合性チェックが挙げられます。Interlaken は 64 ビットのデータワードと 3 つのコントロール・ビットで動作し、レーン全域にラウンドロビンでストライピングされます。プロトコルは、256 の論理チャネル上でパケットを受信し、大 65,536 の論理チャネルに対応するよう拡張することが可能です。パケットは、必要に応じてインターリーブすることができる小さなバーストに分割されます。バースト・セマンティクスには整合性チェックと、論理チャネルごとのフロー制御が含まれます。

Arria 10 デバイスで、Interlaken インターフェイスは、レーンあたり高 12.5 Gbps のデータレートで動作する 1～48 のレーンをサポートしています。Interlaken は、エンハンスト PCS を使用して実装されます。エンハンスト PCS は Interlaken の ASSP ベンダーおよびサードパーティー IP サプライヤとの相互運用性が実証されています。

Arria 10 デバイスは、Arria 10 トランシーバー・ネイティブ PHY IP パラメーター・エディターでInterlaken 向けに以下に示す 3 種類のプリセットを提供しています。

• Interlaken 10x12.5 Gbps



エンハンスト PCS は、ラインレートに合わせて 32、40、および 64 ビット幅の PMA-PCS インターフェイスを使用することができます。



92


図 -27: Interlaken 向けトランシーバー・チャネルのデータパスとクロック以下の図では、シリアル・データレートは 12.5 Gbps で、PMA 幅は 40 ビットであると仮定しています。

Transmitter Enhanced PCSTransmitter PMA

Receiver PMA Receiver Enhanced PCS

TXGe

arbo

x

tx_s

erial

_dat

a

Seria

lizer

Inte

rlake

n Di

spar

ity G

ener

ator

Scra

mble

r

PRBSGenerator

PRPGenerator

rx_s

erial

_dat

a

Dese

rializ

er

CDR

Descr

amble

r

Inte

rlake

n Di

spar

ity Ch

ecke

r

Bloc

kSy

nchr

onize

r

Inte

rlake

n Fra

me S

ync

RXGe

arbo

x

PRBSVerifier

Trans

code

Deco

der

KR FE

C RX

Gear

box

KR FE

CDe

code

r

KR FE

CBl

ock S

ync

KR FE

CDe

scram

bler

Parallel Clock (312.5 MHz)


Parallel ClockSerial ClockParallel and Serial Clocks

Clock Divider

Parallel and Serial Clocks

Clock Generation Block (CGB)

Serial Clock

Seria

l Cloc

k (6.2

5 GHz

)

(6.25 GHz) =Data rate/2

Input Reference Clock

64 bits data + 3 bits

control

64 bits data + 3 bits

control

ATX PLLfPLL

CMU PLL

64B/

66B D

ecod

eran

d RX S

M

10GBASE-R BER Checker

PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkout

186.57 MHzto 312.5MHz

186.57 MHzto 312.5MHz

Enha

nced

PCS

TX FI

FOEn

hanc

ed PC

S RX

FIFO

Inte

rlake

n Fra

me G

ener

ator

Inte

rlake

n CR

C32 G

ener

ator

Inte

rlake

n CR

C32 C

heck

er

64B/

66B E

ncod

eran

d TX S

M

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR FE

CTX

Gea

rbox

KR FE

CSc

ram

bler

KR FE

CEn

code

r

Trans

code

Enco

der

Div 40

40

40

関連情報• Interlaken Protocol Definition v1.2

• Interlaken Look-Aside Protocol Definition, v1.1

2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード

エンハンスト PCS は、5～8192 ワードにプログラム可能なメタフレーム長をサポートしています。しかし、安定性とパフォーマンスのために、インテルは、フレーム長を 128 ワード以上に設定することを推奨します。シミュレーションでは、短いメタフレーム長を使用してシミュレーション時間を短縮します。メタフレームのペイロードは、MAC 層からの純粋なデータペイロードとバースト/アイドルのコントロール・ワードです。



93

http://www.interlakenalliance.com/

http://www.interlakenalliance.com/


図 -28: フレーミング層のメタフレーム・フォーマット

Diag

nosti

cSy

nchr

oniza

tion

Scra

mble

r Sta

teSK

P Control andData Words

Diag

nosti

cSy

nchr

oniza

tion

Scra

mble

r Sta

teSK

P

Metaframe Length

フレーミング・コントロール・ワードは以下を含みます。

• 同期 (SYNC) ：フレーム境界の検出とレーン・アライメント (デスキュー) に使用

• スクランブラ・ステート (SCRM) ：スクランブラの同期に使用

• スキップ (SKIP) ：リピーターにおけるクロック補償に使用

• 診断 (DIAG) ：レーンごとのエラーチェックとオプションのステータスメッセージを提供

メタフレームを形成するために、エンハンスト PCS フレーム・ジェネレーターは、フレーミング・コントロール・ワードを挿入し、TX FIFO から読み出したコントロール・ワードとデータワードをメタフレームのペイロードとしてカプセル化します。

図 -29: Interlaken の同期とスクランブラ・ステートのワード・フォーマット

bx10 b011110 h0F678F678F678F6bx10 b001010 Scrambler State

66 63 58 57 0

図 -30: Interlaken のスキップのワード・フォーマット

bx10 b00011166 63 58

h21E57

h1E48

h1E47

h1E40

h1E h1E h1E0

DIAG ワードはステータスフィールドと CRC-32 フィールドで構成されています。2 ビットのステータスは Interlaken の仕様で以下のように定義されています。

• ビット 1 (ビット 33)：レーンの正常さ

— 1：レーンが正常である

— 0：レーンが正常ではない

• ビット 0 (ビット 32)：リンクの正常さ

— 1：リンクが正常である

— 0：リンクが正常ではない



94


FPGA ファブリックからの tx_enh_frame_diag_status[1:0] 入力は、フレーム・ジェネレーターによって DIAG ワードが作成されるたびステータスフィールドに挿入されます。

図 -31: Interlaken の診断ワード

bx10 b01100166 63 58

h00000057 33

Status32 31

CRC32034

2.5.2. Interlaken コンフィグレーションのクロックとボンディング

Arria 10 の Interlaken PHY 層ソリューションは拡張性があり、また柔軟性のあるデータレートを有しています。単独のレーンリンクを実装、あるいは大 48 レーンをボンディングして実装することができます。ユーザーは、GX デバイスに大 17.4 Gbps のレーン・データレートを選択でき、GT デバイスに大 25.8 Gbps を選択できます。また、トランシーバーのクロックとして使用されている PLL に応じて様々なリファレンス・クロック周波数も選択できます。Arria 10 トランシーバーが異なるスピードグレードでサポート可能な小と大のデータレートについて詳しくは、Arria 10 デバイス・データシートを参照してください。

送信チャネルにクロックを供給するために ATX PLL または fPLL を使用することができます。ATX PLLは fPLL に比べて優れたジッター特性を持っています。CMU PLL はノン・ボンディング Interlaken 送信チャネルのクロック駆動のみに使用できます。ただし、CMU PLL を使用した場合には、RX トランシーバー・チャネルを 1 つ失います。

マルチレーン Interlaken インターフェイスでは、TX チャネルは通常、すべてのボンディング・チャネル間の送信スキューを小限に抑えるために互いにボンディングされています。現在、マルチレーンInterlaken の実装をサポートするために、xN ボンディングおよび PLL フィードバック補償のボンディング方式が使用できます。システムがより高いチャネル間スキューを許容する場合は、TX チャネルをボンディングしない選択も可能です。

ボンディングされたマルチチャネルの Interlaken を実装するためには、すべてのチャネルが連続して配置されている必要があります。チャネルは (6 レーン以下であれば) 全て 1 つのバンクに配置することができ、またはいくつかのバンクにまたがることもできます。

関連情報• PLL およびクロック・ネットワークの使用 (388 ページ)

PLL とクロックの実装についての詳細を提供します。

• Arria 10 デバイス・データシート

2.5.2.1. xN クロック・ボンディングのシナリオ

次の図は、10 レーンをサポートする xN のボンディング例を示しています。各レーンは 12.5 Gbps で動作しています。1 つのトランシーバー・バンクに初の 6 つの TX チャネルがあり、隣接するトランシーバー・バンクに他の 4 つの TX チャネルがあります。ATX PLL はマスター CGB にシリアルクロックを提供します。CGB は xN クロック・ネットワークを介して同一のバンクならびに他のバンク内の全てのTX チャネルにパラレルクロックあるいはシリアルクロックを提供します。

TX チャネルが複数のトランシーバー・バンクにまたがる際は、xN クロック・ネットワークのスキューのために、実現可能な大データレートが低下します。



95

http://www.altera.com/literature/hb/arria-10/a10_datasheet.pdf


図 -32: 10X12.5 Gbps の xN ボンディング

Transceiver PLLInstance (6.25 GHz)

ATX PLL

Native PHY Instance(10 Ch Bonded 12.5 Gbps)

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

Transceiver Bank 2

TX Channel

TX Channel

TX Channel

MasterCGB

xNTransceiver Bank 1

関連情報• x6/xN ボンディング・モードの実装 (394 ページ)

xN ボンディングの制限についての詳細を提供します。

• PLL およびクロック・ネットワークの使用 (388 ページ)PLL とクロックの実装についての詳細を提供します。

2.5.2.2. TX マルチレーン・ボンディングおよび RX マルチレーン・デスキュー・アライメント・ステートマシン

Interlaken コンフィグレーションはエンハンスト PCS TX および RX の FIFO を Interlaken エラスティック・バッファー・モードにセットします。この動作モードでは、TX FIFO と RX FIFO のコントロールおよびステータスポート信号が FPGA ファブリックに提供されます。この信号を、プロトコルの要件に沿って MAC 層に接続します。これらの FIFO ステータスおよびコントロール信号に基づいて、トランシーバーの RX FIFO ブロックを制御するためのマルチレーンのデスキュー・アライメント・ステートマシンをFPGA ファブリックに実装します。

注意: トランシーバーの TX FIFO ブロックを制御するための、ソフト・ボンディング・ロジックの実装も必要です。



96


2.5.2.2.1. TX FIFO ソフト・ボンディング

MAC 層ロジックと TX ソフト・ボンディング・ロジックは、TX FIFO への Interlaken ワードの書き込みを、TX FIFO フラグ (tx_fifo_full、tx_fifo_pfull、tx_fifo_empty、tx_fifo_pempty など) のモニターリングに基づいて tx_enh_data_valid (TX FIFO 書き込みイネーブルとして機能する) を使用して制御します。TX FIFO の読み出し側では読み出しイネーブルはフレーム・ジェネレーターによって制御されています。tx_enh_frame_burst_en が High にアサートされると、フレーム・ジェネレーターは TX FIFO からデータを読み出します。

TX チャネル・ソフト・ボンディングを処理するために、TX FIFO プレフィルステージが実装されている必要があります。以下の図にプレフィルプロセスのステートを示します。



97


図 -33: TX ソフト・ボンディング・フロー

tx_digitalresetを終了

全てのレーンのtx_enh_frame_burst_enをデアサート。全てのレーンのtx_enh_data_valid をアサート

全てのレーンのtx_enh_data_validをデアサート

全てのレーンがフル？

no

yes

新しいフレームを送信するレーンはあるか？tx_enh_frame はアサートされたか？

no

yes

no

yes

全てのレーンがフル？

TX FIFOプレフィル完了

tx_coreclkin を16サイクル余分に待機

以下の図に、tx_digitalreset のデアサート後に、TX ソフト・ボンディング・ロジックが TX FIFOのフィルを開始し、すべてのレーンをフルにするまでを示します。



98


図 -34: TX FIFO プレフィル (6 レーン・インターフェイス)

tx_enh_data_valid

tx_digitalreset

tx_enh_fifo_fulltx_enh_fifo_pfull

tx_enh_fifo_emptytx_enh_fifo_pempty

tx_enh_fifo_cnttx_enh_frame

tx_enh_frame_burst_en

3f 00

000000

3f3f0000000000

3f3f

3f

00

00

003f1... 2... 3... 4... 5... 6... 7... 8... 9... a... b... c... d... e... ffffff

tx_digitalreset をデアサート

全てのレーンのburst_en をデアサートし、全てのレーンのFIFO がフルになるまでTX FIFO を満たす

TX FIFO のプレフィルステージが完了すると、送信レーンが同期し、MAC 層はトランシーバーの TXFIFO に有効データの送信を開始します。TX FIFO のオーバーフローやアンダーフローが生じないようにする必要があります。生じた場合にはトランシーバーをリセットし、TX FIFO プレフィルステージを繰り返す必要があります。

1 レーンの Interlaken 実装では、TX FIFO のソフト・ボンディングは必要ありません。tx_digitalreset がデアサートした後に TX FIFO への Interlaken ワードの送信を開始することができます。

以下の図に、プレフィルステージ後にネイティブ PHY に有効データを送信する MAC 層を示します。tx_enh_frame_burst_en がアサートされることにより、フレーム・ジェネレーターが TX FIFOからデータを読み出すことができるようになります。TX MAC 層はこの段階でtx_enh_data_valid を制御でき、FIFO ステータス信号に基づいて TX FIFO にデータを書き込むことができます。

図 -35: 有効データを送信する MAC (6 レーン・インターフェイス)

tx_enh_data_validtx_digitalreset

tx_enh_fifo_fulltx_enh_fifo_pfull

tx_enh_fifo_emptytx_enh_fifo_pempty

tx_enh_fifo_cnttx_enh_frame

tx_enh_frame_burst_en

3f

0000

0000

3f 00

003f

3f

3f

00

0000 3f

ffffff

プレフィルステージ後にburst_en をアサートする。フレーム・ジェネレーターは次のメタフレーム用にTX FIFO からデータをリードする

FIFO ステータスに基づいて、ユーザーロジックがdata_valid をアサートし、TX FIFO へデータを送る

TX FIFO がバックプレッシャーをライトする

2.5.2.2.2. RX マルチレーン FIFO デスキュー・ステートマシン

トランスミッタのリンクパートナー、PCB、メディア、ローカルレシーバー PMA で生じるレーン間のスキューを排除するために、レシーバー側でデスキューロジックを追加します。

マルチレーン・アライメント・デスキュー・ステートマシンを実装し、RX FIFO の有効なステータスフラグとコントロール信号に基づいて RX FIFO の動作を制御します。



99


図 -36: RX FIFO デスキューのステートフロー

rx_digitalresetを終了

全てのレーンのrx_enh_fifo_rd_enをデアサート

全てのレーンのrx_enh_fifo_pemptyはデアサートされたか？

yes

全てのレーンのrx_enh_fifo_pfull

はデアサートされたか？

yes

rx_enh_fifo_align_clr を少なくともrx_coreclkin 4 サイクルの間アサート

no

no

RX FIFO デスキュー完了

RX FIFO デスキューが完了しないうちは各レーンの rx_enh_fifo_rd_en はデアサートされたままにする必要があります。フレームロックになる (これは rx_enh_frame_lock のアサートによって示されます。しかしこの信号は上記のステートフローには記載されていません) と、初のアライメント・ワード (SYNC ワード) がそのチャネルで検出された後に、データは RX FIFO に書き込まれます。それに応じて、そのチャネルの部分的に空のフラグ (rx_enh_fifo_pempty) がアサートされます。ステートマシンは、すべてのチャネルの rx_enh_fifo_pempty と rx_enh_fifo_pfull 信号をモニターリングします。どのチャネルの rx_enh_fifo_pfull もアサートしないうちに全てのチャネルの rx_enh_fifo_pempty 信号がデアサートされると、SYNK ワードがリンクの全てのレーンで検出されたことを意味し、MAC 層は rx_enh_fifo_rd_en を同時にアサートすることにより全ての RX FIFO からの読み出しを開始することができます。もしくは、全てのチャネルでrx_enh_fifo_pempty 信号がデアサートする前にいずれかのチャネルのrx_enh_fifo_pfull 信号が High にアサートした場合には、ステートマシンはrx_enh_fifo_align_clr を 4 サイクル High にアサートすることにより RX FIFO をフラッシュし、ソフト・デスキュー・プロセスを繰り返す必要があります。

以下の図に、RX デスキューの 1 つのシナリオを示します。このシナリオでは、pfull レーンがデアサートされ続けている間にすべての RX FIFO 部分的に空のレーンがデアサートされています。これはデスキューの成功を示し、FPGA ファブリックは RX FIFO からのデータの読み出しを開始します。



100


図 -37: RX FIFO デスキュー

rx_enh_data_valid

rx_enh_fifo_rd_en

rx_enh_fifo_full

rx_enh_fifo_pfull

rx_enh_fifo_empty

rx_enh_fifo_pempty

rx_enh_fifo_align_val

rx_enh_frame_lock

rx_enh_fifo_align_clr

3f

00

00

0000

3f

00

3f

3f

0000

3f

[5]

[4]

[3][2][1][0]

00

21 3f

21 3f3b

1e

001e

各レーンは異なるサイクルでフレームロックされる

デスキューが成功した後、ユーザーロジックが全てのレーンの rd_en をアサートし、RX FIFO からのデータ読み出しを開始する

data_valid のアサートは、RX FIFO が有効なデータを出力していることを示す

どのレーンのpfull もHigh にならないうちに全てのレーンのpempty がデアサートされると、デスキューの完了を意味する

2.5.3. Arria 10 トランシーバーへの Interlaken の実装方法

Interlaken プロトコル PHY 層を実装する前に、Interlaken プロトコル、エンハンスト PCS と PMAのアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

Arria 10 デバイスでは、IP パラメーター・エディターで Interlaken 向けに 3 種類のプリセットを提供しています。




1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。(Installed IP > Library > Interface Protocols > Transceiver PHY > Arria 10Transceiver Native PHY)詳しくは、PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configurationrules のリストから Interlaken を選択します。

3. Interlaken 向けネイティブ PHY IP のパラメーター設定の表のパラメーター値を使用します。またはプリセットで説明しているプロトコルプリセットを使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Generate をクリックして、ネイティブ PHY IP (これは RTL ファイルです) を生成します。



101


図 -38: Interlaken 向けネイティブ PHY IP の信号とポート


tx_digital_resettx_clkouttx_coreclkintx_control[17:0] (1) tx_parallel_data[127:0] (1) tx_enh_data_validtx_enh_frame_burst_entx_enh_frame_diag_status[1:0]tx_enh_frametx_enh_fifo_cnt[3:0]tx_enh_fifo_fulltx_enh_fifo_pfulltx_enh_fifo_emptytx_enh_fifo_pempty


TX Enhanced PCS

rx_clkoutrx_coreclkinrx_parallel_data[127:0] (2)rx_control[19:0] (2)rx_enh_fifo_rd_enrx_enh_data_validrx_enh_fifo_align_valrx_enh_fifo_align_clrrx_enh_framerx_enh_fifo_cnt[3:0]rx_enh_fifo_fullrx_enh_fifo_pfullrx_enh_fifo_emptyrx_enh_fifo_pemptyrx_enh_frame_diag_status[1:0]rx_enh_frame_lockrx_enh_crc32_errrx_enh_blk_lock

RX Enhanced PCS

HardCalibration Block

TX PMA

Serializer

RX PMA

DeserializerCDR


tx_serial_data

rx_serialloopbackrx_serial_datarx_cdr_refclk0

rx_is_lockedtodatarx_is_lockedtoref

tx_serial_clk or tx_bonding_clocks[5:0]

(from TX PLL)

注：(1) tx_parallel_data とtx_control の幅は、simplified interface が有効になっているかどうかで異なります。simplified interface が有効であれば、 tx_parallel_data = 64 ビットでtx_control = 3 ビットです。ここではsimplified interface なしの幅を示しています。(2) rx_parallel_data とrx_control の幅は、simplified interface が有効になっているかどうかで異なります。simplified interface が有効であれば、 rx_parallel_data = 64 ビットでrx_control = 10 ビットです。ここではsimplified interface なしの幅を示しています。

tx_analog_reset

rx_analog_reset

rx_digital_reset


32/40/64

32/40/64

5. PLL を設定し、インスタンス化します。

6. トランシーバー・リセット・コントローラーを作成します。ユーザー設計のリセット・コントローラーの使用、またはトランシーバー PHY リセット・コントローラーの使用が可能です。

7. マルチレーン Interlaken 実装向けに、ファブリックのロジック・リソースを使用して TX ソフト・ボンディング・ロジックと RX マルチレーン・アライメント・デスキュー・ステートマシンを実装します。

8. ネイティブ PHY IP を PLL IP とリセット・コントローラーに接続します。



102


図 -39: Interlaken PHY デザインの接続ガイドライン以下の図に、インテル FPGA Wiki ウェブサイトで入手可能な Interlaken PHY デザイン例でのこれらすべてのブロックの接続を示します。

青いブロックでは、インテルが IP コアを提供しています。灰色のブロックは、デザイン例に含まれている TX ソフト・ボンディング・ロジックを使用します。白いブロックは、ユーザーのテストロジックまたは MAC 層のロジックです。

Reset Controller

PLL IP

PatternGenerator

PatternVerifier

TX SoftBonding

RXDeskew


PLL and CGB Reset

TX/RX Analog/Digital Reset

TX FIFO Status

TX Data Stream

RX Data Stream

TX FIFO ControlControl and Status

Control and Status

RX FIFO Status

RX FIFO Control

TX Clocks

9. デザインをシミュレーションして機能性を検証します。

図 -40: TX 方向の、24 レーンのボンディング Interlaken リンク詳細を示すために、3 つの異なる時間セグメントを同じズームレベルで示しています。

24`h000000

24`h000000

24`... 24`hffffff

24`h000000

24`hffffff24`h000000

24`h000000

24`h00000024`hffffff

24`hffffff

24`hffffff 24`h000000

24`h000000

1536`h0123456789abcdef01234567

72`h249249249249249249

24`h000000

24`hffffff

24`...

24`h000000

24`h000000

24`hffffff

24`hffffff

24`h000000

24`h000...

24`h000000

24`h000000

24`h000000

1536`h0123456789abcdef01234567

72`h249249249249249249

24`h000000

24`h000000

24`h000000

24`hffffff

24`hffffff

24`hffffff

1536`h0123456789abcdef01234567

72`h24924924924924924924`h000000

24`h000000

24`hffffff

24`h000000

24`h000000

24`h000000

24`h000000

1536`hbd212...

pll_lockedtx_analogreset

tx_clkout[0]tx_clkout

tx_digitalresettx_ready[0]

tx_readytx_enh_data_valid[0]

tx_enh_data_validtx_enh_fifo_fulltx_enh_frame[0]

tx_enh_frametx_enh_frame_burst_en[0]

tx_enh_frame_burst_entx_parallel_data

tx_controltx_enh_fifo_empty

tx_enh_fifo_pempty

tx_ready がアサート

プリフィルステージ

プリフィル完了全てのレーンでburst_en

がアサート

FIFO フラグに基づきデータ送信

TX 方向の、24 レーンのボンディング Interlaken リンク



103


図 -41: RX 方向の、24 レーンのボンディング Interlaken リンク詳細を示すために、3 つの異なる時間セグメントを異なるズームレベルで示しています。

rx_clkout[0]rx_digitalreset

rx_readyrx_enh_blk_lock

rx_enh_frame_lockrx_enh_fifo_pfull[0]

rx_enh_fifo_pfullrx_enh_fifo_pemptyrx_enh_fifo_align_clrrx_enh_fifo_align_val

rx_enh_fifi_rd_enrx_enh_data_valid

rx_parallel_datarx_control

24`h00000024`hffffff

24`h000000

24`hffffff

24`h000000

24`h000000

24`h000000

24`h000000

24`h000000

24`h00000024`h000000

1536`h0100009c0100240`h0441104411044

24`hffffff

24`hffffff

24`h00000124`h0...

24`h000000


24`h00...

24`h00000024`h000000

1536`h0100009c0100009c0100009c0100009c0100009c0100009c0100009c01000240`h044110441104404411044110441104411044110441104411044110441104411

24`hfffffe

24`h000001

24`h000000

24`hffffff

24`hffffff

24`h000000

24`hffffff

24`hffffff

24`hffffff

24`h000000


24`hffffff24`h00..

24`h00000024`h000000

1536`h01000...240`h044110...

24`h000000 24`h000000

24`hffffff 24`hffffff24`h00..24`hffffff 24`hffffff24`h00..

1536`h1e...240`h90a... 240`h826...

rx_ready がアサート

24`h00...

24`hff...

全てのレーンのpempty がデアサートされる前にいくつかのレーンのpfull 信号がアサート。RX デスキュー不成功。再アライメントが必要

再アライメントのためalign_clr をアサート

全てのレーンのpfull がLow であり、全てのレーンのpempty がデアサート。RX デスキュー完了

FIFO フラグに基づき読み出し開始

24`h00..


エンハンスト PCS アーキテクチャーについての詳細を提供します。

• Arria 10 PMA アーキテクチャー (432 ページ)PMA アーキテクチャーについての詳細を提供します。


• PLL (340 ページ)PLL アーキテクチャーと実装の詳細

• トランシーバー・チャネルのリセット (403 ページ)リセット・コントローラーの一般情報と実装の詳細

• エンハンスト PCS ポート (74 ページ)Interlaken プロトコルの使用可能なポートについての詳細を提供します。

2.5.4. デザイン例

インテルは、デザイン全体への Interlaken PHY の統合を支援する、PHY 層専用のデザイン例を提供しています。

TX ソフト・ボンディング・ロジックはデザイン例に含まれています。インテルは、このモジュールをデザインに統合することを推奨します。

Interlaken Design Example は、Arria 10 Transceiver PHY Design Examples Wiki のページで入手できます。

注意: Wiki ページのデザイン例は、デザイン開発のための実用的なガイダンスを提供します。ただし、これらはインテルが保証するものではありません。ご使用の際に注意してください。

関連情報Interlaken Design Example



104

http://www.alterawiki.com/wiki/Arria_10_Transceiver_PHY_Design_Examples


2.5.5. Interlaken 向けネイティブ PHY IP のパラメーター設定

この項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、 Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

表 76. General パラメーターと Datapath パラメーター

パラメーター値

Message level for rule violations errorwarning

Transceiver configuration rules Interlaken

PMA configuration rules basic

Transceiver mode TX / RX DuplexTX SimplexRX Simplex

Number of data channels 1 ～ 96

Data rate GX デバイスでは大 17.4 Gbps まで(エンハンスト PCS から PMA へのインターフェイス幅の選択により異なる)

Enable datapath and interface reconfiguration On/Off

Enable simplified data interface On/Off

Provide separate interface for each channel On/Off

表 77. TX PMA パラメーター


TX channel bonding mode Not bondedPMA-only bondingPMA and PCS bonding

PCS TX channel bonding master TX channel bonding mode が PMA and PCS bonding にセットされている場合、Auto、0、1、2、3…[データチャネル数 – 1]

Actual PCS TX channel bonding master TX channel bonding mode が PMA and PCS bonding にセットされている場合、0、1、2、3…[データチャネル数 – 1]

TX local clock division factor TX channel bonding mode が not bonded の場合、1、2、4、8

Number of TX PLL clock inputs per channel TX channel bonding mode が not bonded の場合、1、2、3、4

Initial TX PLL clock input selection 0

Enable tx_pma_clkout port On/Off

Enable tx_pma_div_clkout port On/Off

tx_pma_div_clkout division factor Enable tx_pma_div_clkout port が On の場合、Disabled、1、2、33、40、66

Enable tx_pma_elecidle port On/Off

Enable tx_pma_qpipullup port (QPI) Offcontinued...



105



Enable tx_pma_qpipulldn port (QPI) Off

Enable tx_pma_txdetectrx port (QPI) Off

Enable tx_pma_rxfound port (QPI) Off

Enable rx_seriallpbken port On/Off

表 78. RX PMA パラメーター


Number of CDR reference clocks 1 ～ 5

Selected CDR reference clock 0 ～ 4

Selected CDR reference clock frequency Quartus Prime ソフトウェアが示す有効範囲を選択

PPM detector threshold 100、300、500、1000

CTLE adaptation mode manual

DFE adaptation mode adaptation enabled、manual、disabled

Number of fixed dfe taps 3、7

Enable rx_pma_clkout port On/Off

Enable rx_pma_div_clkout port On/Off

rx_pma_div_clkout division factor Enable rx_pma_div_clkout port が On の場合、Disabled、1、2、33、40、66

Enable rx_pma_clkslip port On/Off

Enable rx_pma_qpipulldn port (QPI) Off

Enable rx_is_lockedtodata port On/Off

Enable rx_is_lockedtoref port On/Off

Enable rx_set_locktodata and rx_set_locktoref ports On/Off


Enable PRBS verifier control and status ports On/Off



Enhanced PCS/PMA interface width 32、40、64

FPGA fabric/Enhanced PCS interface width 67

Enable 'Enhanced PCS' low latency mode PMA インターフェイス幅が 32、かつプリセットがデータレート10.3125 Gbps または 6.25 Gbps の種類であれば選択可能。それ以外の場合には Off

Enable RX/TX FIFO double-width mode Off

TX FIFO mode Interlaken

TX FIFO partially full threshold 8 ～ 15

TX FIFO partially empty threshold 1 ～ 8continued...



106



Enable tx_enh_fifo_full port On/Off

Enable tx_enh_fifo_pfull port On/Off

Enable tx_enh_fifo_empty port On/Off

Enable tx_enh_fifo_pempty port On/Off

RX FIFO mode Interlaken

RX FIFO partially full threshold 10 ～ 29 (pempty_threshold +8 以上)

RX FIFO partially empty threshold 2 ～ 10

Enable RX FIFO alignment word deletion (Interlaken) On/Off

Enable RX FIFO control word deletion (Interlaken) On/Off

Enable rx_enh_data_valid port On/Off

Enable rx_enh_fifo_full port On/Off

Enable rx_enh_fifo_pfull port On/Off

Enable rx_enh_fifo_empty port On/Off

Enable rx_enh_fifo_pempty port On/Off

Enable rx_enh_fifo_del port (10GBASE-R) Off

Enable rx_enh_fifo_insert port (10GBASE-R) Off

Enable rx_enh_fifo_rd_en port On

Enable rx_enh_fifo_align_val port (Interlaken) On/Off

Enable rx_enh_fifo_align_clr port (Interlaken) On

表 80. Interlaken Frame Generator パラメーター


Enable Interlaken frame generator On

Frame generator metaframe length 5 ～ 8192 (インテルは 128 以上のメタフレーム幅を推奨します)

Enable frame generator burst control On

Enable tx_enh_frame port On

Enable tx_enh_frame_diag_status port On

Enable tx_enh_frame_burst_en port On

表 81. Interlaken Frame Synchronizer パラメーター


Enable Interlaken frame synchronizer On

Frame synchronizer metaframe length 5 ～ 8192 (インテルは 128 以上のメタフレーム幅を推奨します)

Enable rx_enh_frame port On

Enable rx_enh_frame_lock port On/Off

Enable rx_enh_frame_diag_status port On/Off



107


表 82. Interlaken CRC-32 Generator and Checker パラメーター


Enable Interlaken TX CRC-32 generator On

Enable Interlaken TX CRC-32 generator errorinsertion

On/Off

Enable Interlaken RX CRC-32 checker On

Enable rx_enh_crc32_err port On/Off



Enable TX scrambler (10GBASE-R / Interlaken) On

TX scrambler seed (10GBASE-R / Interlaken) 0x1～0x3FFFFFFFFFFFFFF

Enable RX descrambler (10GBASE-R / Interlaken) On

表 84. Interlaken Disparity Generator and Checker パラメーター


Enable Interlaken TX disparity generator On

Enable Interlaken RX disparity checker On

Enable Interlaken TX random disparity bit On/Off

表 85. Block Sync パラメーター


Enable RX block synchronizer On

Enable rx_enh_blk_lock port On/Off



Enable TX data bitslip Off

Enable TX data polarity inversion On/Off

Enable RX data bitslip Off

Enable RX data polarity inversion On/Off

Enable tx_enh_bitslip port Off

Enable rx_bitslip port Off

表 87. Dynamic Reconfiguration パラメーター


Enable dynamic reconfiguration On/Off

Share reconfiguration interface On/Off

Enable Altera Debug Master Endpoint On/Offcontinued...



108



Separate reconfig_waitrequest from the status ofAVMM arbitration with PreSICE

On/Off

Enable capability registers On/Off

Set user-defined IP identifier 0 ～ 255

Enable control and status registers On/Off

Enable prbs soft accumulators On/Off

表 88. Configuration Files パラメーター


Configuration file prefix —

Generate SystemVerilog package file On/Off

Generate C header file On/Off

Generate MIF (Memory Initialization File) On/Off

Include PMA analog settings in configuration files On/Off

表 89. Configuration Profiles パラメーター


Enable multiple reconfiguration profiles On/Off

Enable embedded reconfiguration streamer On/Off

Generate reduced reconfiguration files On/Off

Number of reconfiguration profiles 1 ～ 8

Selected reconfiguration profile 1 ～ 7

関連情報Arria 10 トランシーバー・ネイティブ PHY IP コアの使用 (44 ページ)

2.6. イーサネット

イーサネット規格は、信号伝送媒体とデータレートのバリエーションを含む、多くの異なる PHY 規格から構成されています。1G/10GbE と 10GBASE-KR の PHY IP コアは、バックプレーンを介する 1Gbps と 10 Gbps でのイーサネット接続を可能にします。10GBASE-KR PHY IP は、バックプレーン・イーサネット PHY IP としても知られています。これは、IEEE バックプレーン・イーサネット規格をサポートするために、リンク・トレーニングとオート・ネゴシエーションを含んでいます。

データレートトランシーバー・コンフィグレーション・ルールまたは IP

1G • Gigabit Ethernet• Gigabit Ethernet 1588

10G • 10GBASE-R• 10GBASE-R 1588• 10GBASE-R with KR FEC• 10GBASE-KR PHY IP

1G/10G 1G/10G Ethernet PHY IP



109


2.6.1. ギガビット・イーサネット (GbE) および IEEE 1588v2 に準拠した GbE

ギガビット・イーサネット (GbE) は、約 1 Gbps のデータ転送レートを提供する高速ローカル・エリア・ネットワーク・テクノロジーです。GbE はイーサーネット・プロトコル上に構築されますが、その速度はFast Ethernet の 10 倍に向上します。IEEE 802.3 は GbE を、ギガビット・イーサネット・システムでMAC (Media Access Control) と様々な物理メディアとをインターフェイスする中間 (または遷移)層として定義しています。ギガビット・イーサネット PHY は、MAC レイヤを下層にあるメディアの固有の性質からシールドし、また、これは以下の図に示すように 3 つのサブレイヤに分割されています。

図 -42: IEEE 802.3 MAC と RS への GbE PHY の接続

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSIReference

ModelLayers

Higher Layers

LANCSMA/CDLAYERS

LLC (Logical Link Control)or other MAC Client

MAC Control (Optional)

Media Access Control (MAC)

Reconciliation

PHYSublayers

GMII

MDI

PMA

PCS

RECONCILIATION

PMD

Medium

1 Gbps



110


図 -43: トランシーバー・チャネルのデータパスおよび GbE と IEEE 1588v2 に準拠した GbE への 1250Mbps でのクロック駆動

RX

F

IFO

(1)

Byte

Deserializer (4)

8B/10B Decoder

Rate Match FIFO (2)

Receiver PMA

Word A

ligner

Deserializer

CD

R

Receiver Standard PCS

Transmitter Standard PCS Transmitter PMA

Serializer

tx_serial_datarx_serial_data

FPGAFabric

TX

F

IFO

(1)

Byte Serializer (3)

8B/10B Encoder

PRBSGenerator

TX

Bit S

lip

/2

/2

Parallel Clock

Serial Clock

Parallel and Serial Clock Parallel and Serial Clock

Clock Divider

rx_pma_div_clkout

Serial Clock

Clock Generation Block (CGB) (5)ATX PLLCMU PLL

fPLL

tx_coreclkin

rx_coreclkin

rx_clkout ortx_clkout

Parallel Clock(Recovered)

Parallel Clock(From Clock

Divider)

tx_clkout

tx_clkout

tx_clkout

rx_clkout

PRBSVerifier

tx_pma_div_clkout

10

625 MHz

125 MHz

10

625 MHz

125 MHz

8

8

125 MHz

125 MHz

注：1. このブロックはGbE 向けに低レイテンシー・モードに、IEEE 1588v2 準拠のGbE 向けにregister_fifo モードにセットされています。2. IEEE 1588v2 準拠のGbE では、確定的レイテンシーが実現できないためハードPCS のレートマッチFIFO は無効にされています。これは、オート・ネゴシエーション・シーケンスを必要とするトリプルスピード・イーサネット (TSE) コンフィグレーションでも無効にされています。挿入/削除動作は、異なる周波数PPM シナリオのレートマッチを行うことにより、オート・ネゴシエーションの機能を破壊します。ソフト・レートマッチFIFO はGbE SGMII (Serial Gigabit Media Independent Interface) IP コアで構築されています。3. バイト・シリアライザーは有効にも無効にもできます。4. バイト・デシリアライザーは有効にも無効にもできます。5. CGB はネイティブPHY の中にあります。

注意: ネイティブ PHY は、基本的な PCS 機能のみをサポートしています。ネイティブ PHY は、オート・ネゴシエーション・ステートマシン、衝突検出、およびキャリアセンスをサポートしていません。これらの機能が必要な場合には、FPGA ファブリックまたは外部回路に実装する必要があります。

IEEE 1588v2 に準拠した GbE

IEEE 1588v2 に準拠した GbE は、サブマイクロ秒の精度でネットワーク上のデバイスを同期するための標準的な方法を提供します。パフォーマンスを向上するために、プロトコルは、イベントとタイムスタンプがすべてのデバイスで同期されるようにスレーブクロックをマスタークロックに同期させます。プロトコルは、さまざまな固有の精度、分解能、安定性のクロックを含む異種システムをグランドマスター・クロックに同期させることを可能にします。

IEEE 1588v2 に準拠した GbE には、TX FIFO と RX FIFO は register_fifo モードに設定されています。

関連情報Triple-Speed Ethernet IP Function User Guide

GbE PHY と MAC への IEEE 1588v2 の実装、ならびにデザイン例について詳しい情報を提供します。



111

http://www.altera.com.my/literature/ug/ug_ethernet.pdf


2.6.1.1. GbE および IEEE 1588v2 に準拠した GbE の 8B/10B エンコード

8B/10B エンコーダーは、トランスミッタ位相補償 FIFO から 8 ビットのデータと 1 ビットのコントロール識別子をクロック駆動し、10 ビットのエンコードされたデータを生成します。10 ビットのエンコードされたデータは PMA に送られます。

IEEE 802.3 仕様では、GMII (Gigabit Media Independent Interface) がアイドル状態の際にはいつでも GbE が連続的に繰り返しアイドル・オーダー・セット (/I/) を送信することが要求されます。この送信により、送信するアクティブなデータがないときにも常にレシーバーがビットとワードの同期を維持することを保証します。

GbE プロトコルでは、/K28.5/ コンマの後に続く/Dx.y/ であれば、現在のランニング・ディスパリティーに基づき、トランスミッタによって/D5.6/ (/I1/オーダセット) または/D16.2/ (/I2/オーダセット)に置き換えられます。ただし、/K28.5/ の後続データが、/D21.5/ (/C1/オーダセット) または/D2.2/(/C2/) オーダセットの場合はこの限りではありません。/K28.5/ の前のランニング・ディスパリティーが正の場合は、/I1/オーダセットが生成されます。ランニング・ディスパリティーが負の場合は、/I2/オーダセットが生成されます。/I1/ の後のディスパリティーは、/I1/ の初のディスパリティーと反対です。/I2/ の後のディスパリティーは、初のランニング・ディスパリティー (アイドル・コードの直前にあるもの) と同じです。これにより、アイドル・オーダ・セットの後は負のランニング・ディスパリティーになります。/K28.5/ の後に続く/Kx.y/ は置き換えられません。

注意: /D14.3/、/D24.0/ と、/D15.8/ は、/D5.6/ または/D16.2/ (I1 と I2 のオーダーセットとして) に置き換えられます。D21.5 (/C1/) は置き換えされません。

図 -44: アイドル・オーダ・セットの生成例

K 28.5 D 14.3 K 28.5 D 24.0 K 28.5 D 15.8 K 28.5 D 21.5tx_datain

clock

D x.y

D x.y K 28.5 D 5.6 K 28.5 D 16.2 K 28.5 D 16.2 K 28.5tx_dataout

Ordered Set

D 21.5

/I1/ /I2/ /I2/ /C 2/

関連情報8B/10B エンコーダー (468 ページ)

2.6.1.1.1. GbE および IEEE 1588v2 に準拠した GbE での 8B/10B エンコーダーのリセット状態

tx_digitalreset のデアサート後、ユーザーデータを tx_parallel_data ポートに送信する前に、トランスミッタは少なくとも 3 つの/K28.5/ コンマ・コードグループを自動的に送信します。この送信が、レシーバーの同期ステートマシンの動作に影響を与えることがあります。

同期シーケンスをいつ送信開始するかによって、自動的に送信される 3 つの/K28.5/ コードグループの後と、同期シーケンスの初の/K28.5/ コードグループとの間に送信される/Dx.y/ コードグループが偶数または奇数になります。これら 2 つの/K28.5/ コードグループの間で偶数の/Dx.y/ コードグループが受信された場合に、同期シーケンスの初の/K28.5/ コードグループが奇数のコードグループ境界で始まります。同期ステートマシンはこれをエラー状態として扱い、同期ステートを失った状態に入ります。



112


図 -45: リセット状態

clock

tx_parallel_data

tx_digitalreset

K28.5 K28.5 K28.5K28.5xxx Dx.y Dx.y K28.5 K28.5 K28.5Dx.y Dx.y Dx.y

n n + 1 n + 2 n + 3 n + 4

自動的に送信された/K28.5/

ユーザー送信データ

ユーザー送信同期シーケンス

2.6.1.2. GbE および IEEE 1588v2 に準拠した GbE のワード・アライメント

GbE および IEEE 1588v2 に準拠した GbE プロトコル向けのワードアライナーは、自動同期ステートマシン・モードにコンフィグレーションされています。ソフトウェアは、レシーバーが 3 つの連続した同期オーダーセットを受信した際に同期を示すように、自動的に同期ステートマシンをコンフィグレーションします。同期オーダーセットは、/K28.5/ コードグループとそれに続く奇数の有効な/Dx.y/ コードグループです。レシーバーを同期させるも早い方法は、3 つの連続した{/K28.5/, /Dx.y/} オーダーセットを受信することです。

GbE PHY IP コアは、各チャネルの rx_syncstatus ポートにレシーバー同期ステータスの信号を送信します。rx_syncstatus ポートの High は、レーンが同期されていることを示します。rx_syncstatus ポートの Low は、レーンの同期が失われていることを示します。レシーバーは、3つ以下の有効なコードグループによって区切られた 3 つの無効なコードグループを検出した際、またはリセットされた際に同期を失います。

表 90. GbE 向け同期ステートマシンのパラメーター設定

同期ステートマシンのパラメーター設定

Number of word alignment patterns to achieve sync 3

Number of invalid data words to lose sync 3

Number of valid data words to decrement error count 3

以下の図に、3 つの連続したオーダーセットが rx_parallel_data によって送信された際に Highになった rx_syncstatus を示します。



113


図 -46: High の rx_syncstatus

連続した3 つのオーダーセットが受信され同期を達成

c5 bc 50 bcbc 50 8d8c 00 8c 8drx_parallel_data

rx_datak

rx_syncstatus

rx_patterndetect

rx_disperr

rx_errdetect

関連情報ワードアライナー (471 ページ)

2.6.1.3. GbE および IEEE 1588v2 に準拠した GbE の 8B/10B デコード

8B/10B デコーダーはエンコードされた 10 ビットの値を入力として受け入れ、8 ビットのデータ値と 1ビットのコントロール値を出力として生成します。

図 -47: GbE のデコードDx.y (0x8d) 、Dx.y (0xa4) 、K28.5 (0xbc) と、Dx.y (0x50) は、rx_parallel_data で受信されます。/K28.5/ は、ワード・アライメント・パターンとしてセットされています。rx_patterndetect は/K28.5/ (0xbc) を検出すると必ず High になります。rx_datak は bc が受信された際に High になり、デコードされたワードがコントロール・ワードであることを示します。それ以外の場合には、rx_datak は Low です。rx_runningdisp は 0x8d に対して High になり、デコードされたワードが負のディスパリティーを有していること、ならびに 0xa4 が正のディスパリティーを有していることを示します。

8d

rx_datak

rx_parallel_data a4 bc 50 8d a4 bc 50 8d a4 bc 50 508d a4 bc

rx_patterndetect

rx_disperr

rx_errdetect

rx_runningdisp

関連情報8B/10B デコーダー (477 ページ)



114


2.6.1.4. GbE のレートマッチ FIFO

レートマッチ FIFO は、アップストリームのトランスミッタとローカル・レシーバー・リファレンス・クロックとの間の ppm (Part-Per-Million) での周波数の違いを、高 125 MHz ± 100 ppm 差まで補償します。

注意: (125 MHz + 100 ppm) - (125 MHz - 100 ppm) = 200 ppm と計算した場合にのみ合計が200 ppm になります。一方、 (125 MHz + 0 ppm) - (125 MHz - 200 ppm) は仕様に含まれません。

IEEE 802.3-2008 仕様に記載された規則に従って、GbE プロトコルでは、トランスミッタがパケット間ギャップ (IPG) 中にアイドル・オーダ・セット/I1/ (/K28.5/D5.6/) および/I2/ (/K28.5/D16.2/)を送信することが要求されます。

レートマッチ動作は、ワードアライナー内の同期ステートマシンが rx_syncstatus 信号を Highに駆動することによって同期を得られたことを示した後に開始します。レートマッチャは/I2/ オーダーセットのシンボル/K28.5/ と/D16.2/ の両方を動作のペアとして削除または挿入し、レートマッチ FIFOのオーバーフローやアンダーフローを防ぎます。レートマッチ動作では、/I2/ オーダーセットを必要なだけ挿入または削除することができます。

次の図に、3 つのシンボルを削除する必要があるレートマッチの削除動作の例を示します。レートマッチFIFO が削除できるのは/I2/ オーダーセットのみであるため、これは 2 つの/I2/ オーダーセットを削除します (4 つのシンボルが削除されます)。

図 -48: レートマッチ FIFO での削除

Dx.y K28.5datain K28.5 D16.2 K28.5 D16.2 Dx.yD16.2

First /I2/ Ordered Set Second /I2/ Ordered Set Third /I2/ Ordered Set

Dx.y Dx.yK28.5dataout D16.2

/I2/ SKP シンボルが削除される

次の図に、1 つのシンボルを挿入する必要がある場合のレートマッチ FIFO の挿入の例を示します。レートマッチ FIFO が挿入できるのは/I2/ オーダーセットのみであるため、これは 1 つの/I2/ オーダーセットを挿入します (2 つのシンボルが挿入されます)。

図 -49: レートマッチ FIFO での挿入

Dx.y K28.5datain K28.5

K28.5

D16.2 K28.5 D16.2 Dx.yD16.2

Dx.y K28.5dataout D16.2 D16.2

/I2/ SKP シンボルが挿入されるFirst /I2/ Ordered Set Second /I2/ Ordered Set

rx_std_rmfifo_full と rx_std_rmfifo_empty が FPGA ファブリックに送られ、レートマッチ FIFO のフルおよび空の状態を示します。

レートマッチ FIFO は、FIFO フル状態を解消するためのコードグループの削除を行いません。リカバリークロックで少なくとも 2 サイクル rx_std_rmfifo_full フラグをアサートし、レートマッチFIFO フルを示します。次の図に、書き込みポインターが読み出しポインターよりも早い場合の、レートマッチ FIFO がフルの状態を示します。



115


図 -50: レートマッチ FIFO がフルの状態

2D 2E 2F 30 31 32 33 34 35 36 37 38

03

tx_parallel_data

rx_parallel_data 04 05 06 07 08 09 0A 0B 0C 0D 0E

rx_std_rmfifo_full

rx_std_rmfifo_full ステータスフラグがFIFO がこのタイミングでフルであることを示す

レートマッチ FIFO は、FIFO が空である状態を解消するためのコードグループの挿入を行いません。リカバリークロックで少なくとも 2 サイクル rx_std_rmfifo_empty フラグをアサートし、レートマッチ FIFO が空であることを示します。以下の図に、読み出しポインターが書き込みポインターよりも早い場合の、レートマッチ FIFO が空の状態を示します。

図 -51: レートマッチ FIFO が空の状態

1E 1F 20 21 22 23 24 25 26 27 28 29 2A 2B 2C

44

tx_parallel_data

rx_parallel_data 45 46 47 48 49 4A 4B 4C 4D 4E 4F 50 00 01

2D

02

rx_std_rmfifo_empty

rx_std_rmfifo_empty ステータスフラグがFIFO がこのタイミングで空であることを示す

レートマッチ FIFO がフルおよび空の状態の場合には、rx_digitalreset 信号をアサートし、レシーバー PCS ブロックをリセットする必要があります。

関連情報レートマッチ FIFO (476 ページ)

2.6.1.5. GbE および IEEE 1588v2 に準拠した GbE の Arria 10 トランシーバーへの実装方法

GbE プロトコルを実装する前に、標準 PCS と PMA のアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。



116


PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configurationrules のリストから GbE または GbE 1588 を選択します。

3. 起点として、GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメーター設定 (118 ページ)の表のパラメーター値を使用します。または、トランシーバー・ネイティブ PHYプリセットで説明しているプロトコルプリセットを使用することもできます。GbE にはGIGE-1.25 Gbps のプリセットを使用し、GbE 1588 には GIGE-1.25 Gbps 1588 のプリセットを使用します。その後で、具体的な要件に応じて設定を修正します。

4. Generate をクリックして、ネイティブ PHY IP コアのトップレベル RTL ファイルを生成します。

図 -52: GbE または IEEE 1588v2 に準拠した GbE 用にコンフィグレーションされたネイティブ PHY IPの信号とポートIP コアの生成により、パラメーター設定に基づいて信号とポートが作成されます。


NIOSHard Calibration IP

TX PMA


Serializertx_serial_data

tx_serial_clk0(from TX PLL)

rx_cal_busy

tx_cal_busy

rx_serial_data


rx_cdr_refclk0

tx_datak

tx_parallel_data[7:0]

tx_coreclkin

tx_clkout

unused_tx_parallel_data[118:0]

gmii_tx_ctrltx_digitalreset

gmii_tx_d[7:0]

reconfig_clk

reconfig_avmm

reconfig_reset

gmii_tx_clk

tx_clkout

RX PMA

TX Standard PCS

RX Standard PCS

Deserializer

Local ClockGeneration

Block

CDR

rx_datak

rx_parallel_data[7:0]

rx_clkout

rx_coreclkin

rx_errdetect

rx_disperr

rx_runningdisp

rx_patterndetect

rx_syncstatus

rx_rmfifostatus

rx_errdetect

rx_disperr

rx_runningdisp

rx_patterndetect

rx_syncstatus

rx_rmfifostatus (1)

unused_rx_parallel_data[111:0]

gmii_rx_ctrlrx_digitalreset

rx_analogreset

tx_analogreset

gmii_rx_d[7:0]

gmii_rx_clk10

10

注：1. 1588 準拠のGbE コンフィグレーションでは、rx_rmfifostatus は使用できません。

5. PLL をインスタンス化し、設定します。

6. トランシーバー・リセット・コントローラーをインスタンス化します。

ユーザー設計のリセット・コントローラーの使用、またはネイティブ PHY リセット・コントローラーIP コアの使用が可能です。

7. ネイティブ PHY IP を PLL IP とリセット・コントローラーに接続します。以下の図の情報を使用してポートを接続します。



117


図 -53: GbE または IEEE 1588v2 に準拠した GbE PHY デザイン向け接続ガイドライン

resetPattern

Generator

PatternChecker

PLL ResetController

Arria 10Transceiver

NativePHY

tx_parallel_data

tx_datak

tx_clkoutpll_ref_clk

reset

tx_serial_clk

pll_locked

pll_powerdown (2)

rx_ready

tx_ready

clk

reset

tx_digitalreset

tx_analogreset

rx_digitalreset

rx_analogreset

rx_is_lockedtodata

rx_parallel_data

rx_datak

rx_clkout


tx_cal_busy

rx_cal_busy

注：1. CMU PLL を使用する際には、pll_cal_busy 信号は使用できません。2. fPLL を使用する際には、pll_powerdown 信号はユーザー・コントロールのために別途使用できません。リセット・コントローラーはfPLL のPLL リセットを処理します。

pll_cal_busy (1)rx_cdr_refclk


関連情報• Arria 10 標準 PCS のアーキテクチャー (465 ページ)

標準 PCS アーキテクチャーについての詳細を提供します。





• 標準 PCS ポート (85 ページ)トランシーバー・ネイティブ PHY 標準データパスのポート定義

2.6.1.6. GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメーター設定




118


表 91. General および Datapath Optionsネイティブ PHY IP のネイティブ PHY [IP]パラメーター・エディターの初の 2 つのセクションは、トランシーバーをカスタマイズするための汎用オプションとデータパスオプションを提供します。


Message level for rule violationserror

warning

Transceiver configuration rulesGbE (GbE 向け)

GbE 1588 (IEEE 1588v2 に準拠した GbE 向け)

Transceiver modeTX/RX Duplex

TX SimplexRX Simplex


Data rate 1250 Mbps





TX channel bonding mode Not bonded

TX local clock division factor 1、2、4、8

Number of TX PLL clock inputs per channel 1、2、3、4

Initial TX PLL clock input selection 0 ～ 3



tx_pma_div_clkout division factor Disabled、1、2、33、40、66


Enable tx_pma_qpipullup port (QPI) On/Off

Enable tx_pma_qpipulldn port (QPI) On/Off

Enable tx_pma_txdetectrx port (QPI) On/Off

Enable tx_pma_rxfound port (QPI) On/Off








CTLE adaptation mode manualcontinued...



119



DFE adapatation mode disabled

Number of fixed dfe taps N/A



rx_pma_div_clkout division factor Disabled、1、2、33、40、66

Enable rx_pma_iqtxrx_clkout port On/Off










Standard PCS / PMA interface width 10

FPGA fabric / Standard TX PCS interface width 8

FPGA fabric / Standard RX PCS interface width 8

Enable Standard PCS low latency mode Off

TX FIFO modelow latency (GbE 向け)

register_fifo (IEEE 1588v2 に準拠した GbE 向け)

RX FIFO modelow latency (GbE 向け)

register_fifo (IEEE 1588v2 に準拠した GbE 向け)

Enable tx_std_pcfifo_full port On/Off

Enable tx_std_pcfifo_empty port On/Off

Enable rx_std_pcfifo_full port On/Off

Enable rx_std_pcfifo_empty port On/Off

TX byte serializer mode Disabled

RX byte deserializer mode Disabled

Enable TX 8B/10B encoder On

Enable TX 8B/10B disparity control On/Off

Enable RX 8B/10B decoder On

RX rate match FIFO modegige (GbE 向け)

disabled (IEEE 1588v2 に準拠した GbE 向け)

RX rate match insert/delete -ve pattern (hex) 0x000ab683 (/K28.5/D2.2/) (GbE 向け)

continued...



120



0x00000000 (IEEE 1588v2 に準拠した GbE にはディスエーブルされている)

RX rate match insert/delete +ve pattern (hex)0x000a257c (/K28.5/D16.2/) (GbE 向け)

0x00000000 (IEEE 1588v2 に準拠した GbE にはディスエーブルされている)

Enable rx_std_rmfifo_full portOn/Off

(IEEE 1588v2 に準拠した GbE にはオプションがディスエーブルされている)

Enable rx_std_rmfifo_empty portOn/Off

(IEEE 1588v2 に準拠した GbE にはオプションがディスエーブルされている)

PCI Express Gen3 rate match FIFO mode Bypass

Enable TX bit slip Off

Enable tx_std_bitslipboundarysel port On/Off

RX word aligner mode Synchronous state machine

RX word aligner pattern length 7

RX word aligner pattern (hex)0x000000000000007c (コンマ) (7 ビット・アライナー・パターン長向け) 0x000000000000017c (/

K28.5/) (10 ビット・アライナー・パターン長向け)

Number of word alignment patterns to achieve sync 3

Number of invalid data words to lose sync 3

Number of valid data words to decrement error count 3

Enable fast sync status reporting for deterministic latency SM On/Off

Enable rx_std_wa_patternalign port Off

Enable rx_std_wa_a1a2size port Off

Enable rx_std_bitslipboundarysel port Off

Enable rx_bitslip port Off

Enable TX bit reversal Off

Enable TX byte reversal Off

Enable TX polarity inversion On/Off

Enable tx_polinv port On/Off

Enable RX bit reversal Off

Enable rx_std_bitrev_ena port Off

Enable RX byte reversal Off

Enable rx_std_byterev_ena port Off

Enable RX polarity inversion On/Off

Enable rx_polinv port On/Off

Enable rx_std_signaldetect port On/Off

PCIe Ports のすべてのオプション Off



121



2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き10GBASE-R バリアント

10GBASE-R PHY は、IEEE 802.3-2008 仕様の 49 項で定義されているように 10.3125 Gbps のデータレートで動作する、イーサネットに特化した物理層です。Arria 10 トランシーバーは、IEEE1588v2 準拠あるいは FEC (順方向誤り訂正) 付き 10GBASE-R といった 10GBASE-R バリアントを実装できます。

10GBASE-R パラレル・データ・インターフェイスは、MAC (Media Access Control) とインターフェイスする XGMII (10 Gigabit Media Independent Interface) であり、オプションで RS(Reconciliation Sub-layer) を有します。

図 -54: IEEE802.3-2008 オープン・システム・インターコネクション (OSI) を構成する要素としての10GBASE-R PHY

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSI ReferenceModel Layers

Higher Layers

LANCSMA/CDLAYERS

Logical Link Control (LLC) or other MAC Client



Reconciliation

XGMII

10GBASE-R PCS

MDI

10GBASE-RPHY

Medium

10GBASE-R(PCS, FEC, PMA, PMD)

10GBASE-R FEC (Optional)

PMA

PMD

To 10GBASE-R PHY(Point-to-Point Link)

MDI: Medium Dependent InterfacePCS: Physical Coding SublayerPHY: Physical Layer DevicePMA: Physical Medium Attachment

PMD: Physical Medium DependentFEC: Forwarad Error CorrectionXGMII: 10 GB Media Independent Interface

Legend

10GBASE-R は、単独で動作するシングルチャネル・プロトコルです。ネイティブ PHY IP のプリセットを使用してトランシーバーを設定することにより、10GBASE-R PHY 機能を実装することができます。10GBASE-R PHY IP は、10 Gbps イーサネット MAC MegaCore ファンクションと互換しています。PCS と PHY の包括的なソリューションを使用して、サードパーティーの PHY MAC レイヤとインターフェイスすることができます。



122


以下のタイプの 10GBASE-R をプリセットから使用できます。

• 10GBASE-R

• 10GBASE-R Low Latency

• 10GBASE-R Register Mode

• 10GBASE-R w/ KR-FEC

ネイティブ PHY IP コアからコンフィグレーションする場合には、インテルは、プリセットを使用して適切な 10GBASE-R バリアントを直接的に選択することを推奨します。

図 -55: 10GBASE-R 向けトランシーバー・チャネルのデータパスとクロック



TX

Gea

rbox

tx_s

eria

l_da

ta

Ser

iali

zer

Inte

rlake

n D

ispa

rity

Gen

erat

or

Scr

ambl

er(s

elf

sync

) m

ode

Parallel Clock

PRBSGenerator

PRPGenerator

rx_s

eria

l_da

ta

Des

eria

lize

r

CD

R

Des

cram

bler

Inte

rlak

en

Dis

pari

ty C

heck

er

Blo

ckS

ynch

roni

zer

Inte

rlak

en

Fra

me

Syn

c

RX

Gea

rbox

PRBSVerifier

Tra

nsco

deD

ecod

er

KR

FE

C R

XG

earb

ox

KR

FE

CD

ecod

er

KR

FE

CB

lock

Syn

c

KR

FE

CD

escr

ambl

er

Parallel Clock

Parallel Clock

Serial Clock


Clock Divider



Serial Clock


ATX PLLfPLL

CMU PLL

64B

/66B

Dec

oder

and

RX

SM


PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkout

Enh

ance

d P

CS

T

X F

IFO

(3)

Enh

ance

d P

CS

R

X F

IFO

(4)

Inte

rlak

en

Fra

me

Gen

erat

or

Inte

rlak

en

CR

C32

Gen

erat

or

Inte

rlak

en

CR

C32

Che

cker

64B

/66B

Enc

oder

and

TX

SM

TX Data & Control

RX Data & Control

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR

FE

CT

X G

earb

ox

KR

FE

CS

cram

bler

KR

FE

CE

ncod

er

Tra

nsco

deE

ncod

er

10.3125 Gbps

5156

.25

MH

z (d

ata

rate

/2)

(1)

注：1. 値は選択したクロック分周係数に応じて異なります。2. 値は、データレート / PCS-PMA インターフェイス幅として計算されます。3. このブロックは10GBASE-R コンフィグレーションでは位相補償モードで、1588 準拠の10GBASE-R コンフィグレーションではレジスターモードです。4. このブロックは10GBASE-R コンフィグレーションでは10GBASE-R モードで、1588 準拠の10GBASE-R コンフィグレーションではレジスターモードです。

40

66

@ 257.8125 MHz (2)

64 + 8

@ 156.25 MHzfrom XGMII

64 + 8


@ 257.8125 MHz (2)

40

6664

64

IEEE 1588v2 に準拠した 10GBASE-R

IEEE 1588v2 に準拠した 10GBASE-R PHY のモードのプリセットを選択すると、ハード TX FIFO とハード RX FIFO はレジスターモードにセットされます。FPGA ファブリックへの tx_clkout とrx_clkout の出力クロック周波数は、PCS と PMA のインターフェイス幅に基づきます。たとえば、PCS と PMA のインターフェイスが 40 ビットであれば、tx_clkout と rx_clkout は 10.3125Gbps/40 bit ＝ 257.8125 MHz で動作します。

IEEE 1588v2 に準拠した 10GBASE-R PHY は、MAC 層とインターフェイスする有効な XGMII データが 156.25 MHz で動作するように、FPGA コア内にソフト TX 位相補償 FIFO とソフト RX クロック補償 FIFO を生成します。



123


IEEE 1588 PTP (Precision Time Protocol) は、10GBASE-R PHY IP を IEEE-1588v2 モードで設定する Arria 10 トランシーバー・ネイティブ PHY のプリセットによってサポートされています。PTPは以下に示すようなアプリケーションの、クロックの精密な同期のために使用されます。

• 通信における分散システム

• 発電と送電

• 産業オートメーション

• ロボット工学

• データ収集

• 検査装置

• 測定

このプロトコルは、イーサネットを含むローカル・エリア・ネットワークにより通信を行うシステムに適用可能です。プロトコルは、各種特有の精度、分解能、安定性のクロックを備える異種システムがグランドマスター・クロックに同期することを可能にします。

図 -56: IEEE 1588v2 に準拠する 10GBASE-R 向けトランシーバー・チャネルのデータパスとクロックTransmitter Enhanced PCSTransmitter PMA


TX

Gea

rbox

tx_s

eria

l_da

ta

Ser

iali

zer

Inte

rlake

n D

ispa

rity

Gen

erat

or

Scr

ambl

er(s

elf

sync

) m

ode

Parallel Clock

PRBSGenerator

PRPGenerator

rx_s

eria

l_da

ta

Des

eria

lize

r

CD

R

Des

cram

bler

Inte

rlak

en

Dis

pari

ty C

heck

er

Blo

ckS

ynch

roni

zer

Inte

rlak

en

Fra

me

Syn

c

RX

Gea

rbox

PRBSVerifier

Tra

nsco

deD

ecod

er

KR

FE

C R

XG

earb

ox

KR

FE

CD

ecod

er

KR

FE

CB

lock

Syn

c

KR

FE

CD

escr

ambl

er

Parallel Clock

Parallel Clock

Serial Clock


Clock Divider



Serial Clock


ATX PLLfPLL

CMU PLL

64B

/66B

Dec

oder

and

RX

SM


PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkout

Reg

iste

r M

ode

Inte

rlak

en

Fra

me

Gen

erat

or

Inte

rlak

en

CR

C32

Gen

erat

or

Inte

rlak

en

CR

C32

Che

cker

64B

/66B

Enc

oder

and

TX

SM

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR

FE

CT

X G

earb

ox

KR

FE

CS

cram

bler

KR

FE

CE

ncod

er

Tra

nsco

deE

ncod

er

10.3125 Gbps

5156

.25

MH

z (d

ata

rate

/2)

(1)

注：1. 値は選択したクロック分周係数に応じて異なります。2. 値は、データレート / PCS-PMA インターフェイス幅として計算されます。

40

66

@ 257.8125 MHz (2)

TX XGMII@ 156.25 MHz

RX XGMII@ 156.25 MHz

@ 257.8125 MHz (2)

40

6664

64

Soft PhaseCompensation

FIFO

Soft ClockCompensation

FIFO

64 (data) + 8 (control)

Reg

iste

r M

ode

64 (data) + 8 (control)

FEC 付き 10GBASE-R



124


Arria 10 の 10GBASE-R はオプションの FEC バリアントを有しており、これは 10GBASE-KR PHYも対象としています。このオプションは、69 項で定義されている、リンク範囲の向上をもたらすコーディング、ならびに広範なセットのバックプレーン・チャネルでの BER 性能を提供します。これは、生産時や環境上の条件の変動に対応するための付加的なマージンを提供します。追加される TX FEC サブレイヤは以下を行います。

• TX PCS からデータを受信する

• 64b/66b ワードをトランスコードする

• エンコードやフレーミングを行う

• FEC データをスクランブルし、PMA に送る

RX FEC サブレイヤは以下を行います。

• PMA からデータを受信する

• デスクランブルを行う

• FEC フレーミングを同期させる

• 必要かつ可能な場合にデータをデコードし訂正する

• 64b/66b ワードをデコードし、そのデータを PCS に送信する

KR FEC 付き 10GBASE-R プロトコルは、10GBASE-R 物理層の PCS サブレイヤと PMA サブレイヤの間に配置された KR FEC サブレイヤです。

図 -57: KR FEC 付き 10GBASE-R 向けトランシーバー・チャネルのデータパスとクロックTransmitter Enhanced PCSTransmitter PMA


TX

Gea

rbox

tx_s

eria

l_da

ta

Ser

iali

zer

Inte

rlake

n D

ispa

rity

Gen

erat

or

Scr

ambl

er

Parallel Clock (161.1 MHz) (3)tx_pma_clk tx_krfec_clk

PRBSGenerator

PRPGenerator

rx_s

eria

l_da

ta

Des

eria

lize

r

CD

R

Des

cram

bler

Inte

rlak

en

Dis

pari

ty C

heck

er

Blo

ckS

ynch

roni

zer

Inte

rlak

en

Fra

me

Syn

c

RX

Gea

rbox

PRBSVerifier

Tra

nsco

deD

ecod

er

KR

FE

C R

XG

earb

ox

KR

FE

CD

ecod

er

KR

FE

CB

lock

Syn

c

KR

FE

CD

escr

ambl

er

Parallel Clock (161.1 MHz) (3)rx_pma_clk rx_krfec_clk

Parallel Clock

Serial Clock


Clock Divider



Serial Clock

rx_rcvd_clk

tx_hf_clk

tx_serial_clk0(5156.25 MHz) =Data rate/2


ATX PLLfPLL

CMU PLL

64B

/66B

Dec

oder

and

RX

SM

10GBASE-R

注：1. 値は選択したクロック分周係数に応じて異なります。2. 値は、データレート / FPGA ファブリック-PCS インターフェイス幅として計算されます。3. 値は、データレート / PCS-PMA インターフェイス幅として計算されます。4. KR FEC 付きの10GBASE-R では、TX FIFO は位相補償モードです。5. KR FEC 付きの10GBASE-R では、RX FIFO は10GBASE-R モードです。

BER Checker

PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkout

Enh

ance

d P

CS

T

X F

IFO

(4

)

Enh

ance

d P

CS

R

X F

IFO

(5

)

Inte

rlak

en

Fra

me

Gen

erat

or

Inte

rlak

en

CR

C32

Gen

erat

or

Inte

rlak

en

CR

C32

Che

cker

64B

/66B

Enc

oder

and

TX

SM

TX Data & Control

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR

FE

CT

X G

earb

ox

KR

FE

CS

cram

bler

KR

FE

CE

ncod

er

Tra

nsco

deE

ncod

er

KR FEC

KR FEC

6466

64

64



64 + 8

RX Data & Control

64 + 8

5156

.25

MH

z (d

ata

rate

/2)

(1)

CMU PLL または ATX PLL は、TX 高速シリアルクロックを生成します。



125


図 -58: FEC 付き 10GBASE-R サポート対応のクロック生成と分配64 ビットの PCS-PMA インターフェイス幅を使用する例を示します。

TX PLL

64

TX PMATX PCS

TX

64 Bit Data8 Bit Control 10.3125 Gbps

Serial

pll_ref_clk644.53125 MHz

161.13 MHz

64

RX PMARX PCS

RX

64 Bit Data8 Bit Control 10.3125 Gbps

Serial156.25 MHz

fPLLrx_coreclkin

8/33

10GBASE-R Hard IP Transceiver Channel

161.13 MHz

2.6.2.1. 10GBASE-R での XGMII のクロック駆動方式

XGMII インターフェイスは IEEE 802.3-2008 により規定されており、32 ビット・データ、および 4 ビット幅のコントロール・キャラクターを定義しています。これらのキャラクターは、MAC/RS と PCS の間を 156.25 MHz のインターフェイス・クロックの正と負の両方のエッジ (ダブル・データレート—DDR)で駆動されます。

トランシーバーは、MAC/RS への XGMII インターフェイスを IEEE 802.3-2008 仕様で定義されているのと同様にはサポートしていません。その代わりに、MAC/RS と PCS との間で 64 ビット・データと8 ビット・コントロールのシングル・データレート (SDR) インターフェイスをサポートしています。



126


図 -59: 10GBASE-R コンフィグレーションの XGMII インターフェイス (DDR) とトランシーバー・インターフェイス (SDR)

D0TXD/RXD[31:0] D1 D2 D3 D4 D5 D6

C0TXC/RXC[3:0] C1 C2 C3 C4 C5 C6

{D1, D0} {D3, D2} {D5, D4}

{C1, C0}

TXD/RXD[63:0]

Interface Clock (156.25) MHz

Interface Clock (156.25) MHz

Transceiver Interface (SDR)

XGMII Transfer (DDR)

TXC/RXC[7:0] {C3, C2} {C5, C4}

注意: IEEE 802.3-2008 仕様の 46 項は 10GBASE-R PCS とイーサネット MAC/RS との間の XGMII インターフェイスを定義しています。

10GBASE-R PHY のバリアントに入力する専用リファレンス・クロックは、322.265625 MHz または644.53125 MHz のいずれかで動作することができます。

10GBASE-R では、TX 位相補償 FIFO (PCS データ) の読み出しクロックと TX 位相補償 FIFO(FPGA ファブリックの XGMII データ) の書込みクロックとの間を 0 ppm にする必要があります。これは、XGMII クロックをトランシーバーの専用リファレンス・クロック入力、あるいはコア PLL (例えばfPLL) 用のリファレンス・クロック入力と同じリファレンス・クロックを使用して生成することによって実現できます。同一のコア PLL を使用して、RX XGMII データの駆動をすることができます。これは、RXクロック補償 FIFO が、RX リカバリー・クロックによって駆動される RX PCS データ、および RXXGMII データとの間の PPM での周波数差を± 100 ppm で処理することができるためです。

注意: 10GBASE-R は、単独で動作するシングルチャネル・プロトコルです。したがってインテルは、プリセットを使用して適切な 10GBASE-R バリアントを直接選択することを推奨します。ネイティブ PHY IP でこれをコンフィグレーションする場合には、チャネル・ボンディング・オプションを無効にする必要があります。マルチチャネル向けチャネル・ボンディングを有効にすると、TX ジッターアイと RX ジッター許容値においてリンク性能が低下する原因となります。

2.6.2.1.1. TX FIFO と RX FIFO

10GBASE-R のコンフィグレーションでは、TX FIFO は位相補償 FIFO として動作し、RX FIFO はクロック補償 FIFO として動作します。

1588 に準拠した 10GBASE-R のコンフィグレーションでは、TX FIFO と RX FIFO の両方がレジスターモードで使用されます。TX 位相補償 FIFO と RX クロック補償 FIFO は、PHY IP によって FPGAファブリックに自動的に構築されます。

KR FEC 付き 10GBASE-R のコンフィグレーションでは、TX FIFO を位相補償モードで使用し、RXFIFO はクロック補償 FIFO として動作します。



127


関連情報Arria 10 エンハンスト PCS のアーキテクチャー (447 ページ)


2.6.2.2. 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-Rの Arria 10 トランシーバーへの実装方法

10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、または FEC 付き 10GBASE-R のトランシーバー・コンフィグレーション・ルールを実装する前に、10GBASE-R と PMA のアーキテクチャー、PLLアーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

ネイティブ PHY IP を使用する、10GBASE-R、IEEE 1588 に準拠した 10GBASE-R、または KR FEC付き 10GBASE-R のトランシーバー・コンフィグレーション・ルールを実装するために、FPGA にユーザー設計の MAC やその他の層をデザインする必要があります。

1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。詳しくは、PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configurationrule のリストから 10GBASE-R、10GBASE-R 1588、または 10GBASE-R with KRFEC を選択します。

3. 起点として、10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き10GBASE-R 向けネイティブ PHY IP のパラメーター設定の表のパラメーター値を使用します。またはプリセットで説明しているプロトコルプリセットを使用することもできます。IEEE 1588v2 に準拠した 10GBASE-R 向けには 10GBASE-R Register Mode を選択します。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Generate をクリックして、ネイティブ PHY IP コアの RTL ファイルを生成します。



128


図 -60: 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R のネイティブ PHY IP コアの信号とポートIP コアの生成により、パラメーター設定に基づいて信号とポートが作成されます。


tx_digitalresetxgmii_tx_c[7:0] (2)xgmii_tx_d[63:0] (2)xgmii_tx_clk

1’b1 (1)

tx_control[17:0]tx_parallel_data[127:0]

tx_coreclkintx_clkout

tx_enh_data_validtx_fifo_flags


TX Enhanced PCS

rx_clkoutrx_coreclkin

rx_enh_blk_lockrx_enh_highber

rx_fifo_flags

RX Enhanced PCS


TX PMA

Serializer

RX PMA

DeserializerCDR


tx_serial_data

rx_serial_data

rx_parallel_data[127:0]rx_control[19:0]

rx_cdr_refclk0rx_is_lockedtodata

rx_is_lockedtoref

ClockGeneration

Block

tx_serial_clk0 (from TX PLL) tx_analogreset

rx_analogreset

rx_digitalreset

xgmii_rx_clk


注：1. 1588 準拠の10GBASE-R コンフィグレーションでは、この信号はユーザー制御です。2. 1588 準拠の10GBASE-R コンフィグレーションでは、この信号はFPGA ファブリックのTX FIFO の出力から接続されます。


6. トランシーバー・リセット・コントローラーを作成します。ユーザー設計のリセット・コントローラーの使用、または Arria 10 トランシーバー・ネイティブ PHY リセット・コントローラー IP の使用が可能です。

7. Arria 10 トランシーバー・ネイティブ PHY を PLL IP とリセット・コントローラーに接続します。

図 -61: 10GBASE-R または FEC 付き 10GBASE-R の PHY デザイン向け接続ガイドライン

Reset Controller


To MAC/RSthrough XGMII

Interface64d + 8c

PLL IP

Medium



129


図 -62: IEEE 1588v2 に準拠する 10GBASE-R の PHY デザイン向け接続ガイドライン

Reset Controller

To MAC/RSthrough XGMII

Interface

64d + 8c

64d + 8cFIFO in the FPGA core

for TX

FIFO in the FPGA core

for RX

PLL IP

MediumArria 10 Transceiver Native PHY








• エンハンスト PCS ポート (74 ページ)10GBASE-R 1588 プロトコルの使用可能なポートについての詳細を提供します。

2.6.2.3. 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R向けネイティブ PHY IP のパラメーター設定


表 95. General パラメーターと Datapath パラメータートランシーバー・ネイティブ PHY パラメーター・エディターの初の 2 つのセクションは、トランシーバーをカスタマイズするための汎用オプションとデータパスオプションを提供します。

パラメーター範囲

Message level for rule violations error、warning

Transceiver Configuration Rule 10GBASE-R10GBASE-R 158810GBASE-R with KR FEC

Transceiver mode TX/RX Duplex、TX Simplex、RX Simplex

Number of data channels 1 ～ 96continued...



130



Data rate 10312.5 Mbps

Enable datapath and interface reconfiguration Off

Enable simplified data interface OnOff



TX channel bonding mode Not bonded








Selected CDR reference clock frequency 322.265625 MHz および 644.53125 MHz




Number of fixed DFE taps 3、7、11



Enhanced PCS/PMA interface width 32、40、64注意: KR FEC 付き 10GBASE-R では 64 のみ可能

FPGA fabric/Enhanced PCS interface width 66

Enable Enhanced PCS low latency mode OnOff

Enable RX/TX FIFO double-width mode Off

TX FIFO mode • Phase Compensation (10GBASE-R および KR FEC 付き10GBASE-R)

• Register or Fast register (1588 に準拠した 10GBASE-R)

TX FIFO partially full threshold 11

TX FIFO partially empty threshold 2

RX FIFO mode • 10GBASE-R (10GBASE-R および KR FEC 付き 10GBASE-R)

• Register (1588 に準拠した 10GBASE-R)

RX FIFO partially full threshold 23

RX FIFO partially empty threshold 2



131


表 99. 64B/66B Encoder and Decoder パラメーター




Enable TX sync header error insertion OnOff



Enable TX scrambler (10GBASE-R / Interlaken) On

TX scrambler seed (10GBASE-R / Interlaken) 0x03ffffffffffffff

Enable RX descrambler (10GBASE-R / Interlaken) On

表 101. Block Sync パラメーター


Enable RX block synchronizer On

Enable rx_enh_blk_lock port OnOff



Enable TX data polarity inversion OnOff

Enable RX data polarity inversion OnOff



Enable dynamic reconfiguration OnOff

Share reconfiguration interface OnOff

Enable Altera Debug Master Endpoint OnOff

De-couple reconfig_waitrequest from calibration OnOff

表 104. Configuration Files パラメーター


Configuration file prefix —

Generate SystemVerilog package file Oncontinued...



132



Off

Generate C header file OnOff

Generate MIF (Memory Initialization File) OnOff

表 105. Generation Options パラメーター


Generate parameter documentation file OnOff


2.6.2.4. 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R のトランシーバー・コンフィグレーション向けネイティブ PHY IP のポート

図 -63: High BER次の図は、rx_parallel_data 出力にエラーがあると High になる、rx_enh_highber ステータス信号を示しています。

1122334455667788h 1122324455667788h 112233405566F788h 1122334455667788h

00h1122334455667788h

00h0h 1h

tx_parallel_datatx_control


rx_enh_highber

図 -64: ブロックロックのアサート次の図は、レシーバーがブロック境界を検出した際の rx_enh_blk_lock 信号のアサートを示しています。

0707070707070707h

FFh0h 1h

0100009C0100009Ch 0707070707070707h

11h FFh

rx_ready0h 1h

tx_parallel_datatx_control


rx_enh_highber

rx_enh_block_lock

以下の図に、アイドルの挿入と削除を示します。

図 -65: アイドルワードの挿入次の図は、レシーバーのデータストリームでのアイドルワードの挿入を示しています。

アイドルが挿入される

Before Insertion

After InsertionFD000000000004AEh BBBBBB9CDDDDDD9Ch 0707070707070707h 00000000000000FBh

FD000000000004AEh BBBBBB9CDDDDDD9Ch 00000000000000FBh AAAAAAAAAAAAAAAAhrx_parallel_data[79:0]




133


図 -66: アイドルワードの削除次の図は、レシーバーのデータストリームからのアイドルワードの削除を示しています。

00000000000004ADh 00000000000004AEh 0707070707FD0000h 000000FB07070707h

00000000000004ADh 00000000000004AEh 0707070707FD0000h AAAAAAAA000000FBh

アイドルが削除される

Before Deletion

After Deletion



図 -67: OS ワードの削除次の図は、レシーバーのデータストリームでのオーダーセット・ワードの削除を示しています。

OS が削除される

Before Deletion

After DeletionFD000000000004AEh 000000FBDDDDDD9Ch AAAAAAAA00000000h 00000000AAAAAAAAh

FD000000000004AEh DDDDDD9CDDDDDD9Ch 00000000000000FBh AAAAAAAAAAAAAAAAhrx_parallel_data[79:0]


2.6.3. 10GBASE-KR PHY IP コア

10GBASE-KR イーサネット PHY IP コアは、以下のイーサネット規格の機能をサポートしています。

• IEEE 802.3 2008 規格の 73 項で定義されているバックプレーン・イーサネットのオート・ネゴシエーション。10GBASE-KR イーサネット PHY IP ファンクションは、1000BASE-X、1000BASE-KR と FEC 付き 1000BASE-KR 間でのオート・ネゴシエーションが可能

• IEEE 802.3 2008 規格の 72 項で定義されているリンク・トレーニングを備えた 10GBASE-KRイーサネットのプロトコル。この PHY は、72 項で定義されているリンクパートナーの TX チューニングに加えて、ビットエラー (BER) ターゲットが 10-12 未満となるようにローカルデバイスの RXインターフェイスを自動でコンフィグレーションする

• IEEE 802.3 2008 規格の 35 項で定義されている、PHY と MAC (Media Access Control) とを接続する GMII (Gigabit Media Independent Interface)

• IEEE 802.3 2008 規格の 74 項で定義された順方向誤り訂正 (FEC)

バックプレーン・イーサネット 10GBASE-KR PHY IP コアは以下に挙げる新しいモジュールを備えており、バックプレーン上での動作を可能にします。

• リンク・トレーニング (LT) ：LT メカニズムにより、ビット・エラー・レート (BER) をも低くするために、10GBASE-KR PHY がリンクパートナーの TX PMD を自動的にコンフィグレーション可能。LT は IEEE Std 802.3ap-2007 の 72 項で定義されている

• オート・ネゴシエーション (AN) ：10GBASE-KR PHY IP コアは、1000BASE-KX (1 GbE) と10GBASE-KR (10 GbE) の PHY タイプ間でのオート・ネゴシエーションが可能。AN 機能はバックプレーン・イーサネットに必須。IEEE Std 802.3ap-2007 の 73 項で定義されている

• 順方向誤り訂正 (FEC) ：FEC 機能は IEEE 802.3ap-2007 の 74 項で定義されているオプション機能。エラー検出と訂正のメカニズムを提供する

関連情報• IEEE Std 802.3ap-2008 Standard

• Standard for a Precision Clock Synchronization Protocol for NetworkedMeasurement and Control Systems



134

http://www.ieee802.org/3/

http://standards.ieee.org/findstds/standard/61588-2009.html



2.6.3.1. 10GBASE-KR PHY のリリース情報

表 106. 10GBASE-KR PHY のリリース情報

項目内容

バージョン 16.0

リリース時期 2016 年 5 月

製品コード IP-10GBASEKRPHY (IP)IPR-10GBASEKRPHY (リニューアル)

プロダクト ID 0106

ベンダー ID 6AF7

2.6.3.2. 10GBASE-KR PHY のパフォーマンスとリソース使用率

この項は、IP のパフォーマンスとリソース使用率を提供します。

以下の表は、Quartus Prime ソフトウェア v15.1 を使用した Arria 10 デバイスでの各コンフィグレーションの標準的なリソース使用率を示しています。ALM とロジックレジスターの数は、100 単位で切り上げられています。

表 107. 10GBASE-KR PHY のパフォーマンスとリソース使用率

バリアント ALM 数 ALUT 数レジスター数 M20K

10GBASE-KR PHY 2400 3750 3100 1

FEC 付き 10GBASE-KR PHY 2400 3750 3100 1

2.6.3.3. 10GBASE-KR の機能の説明

以下の図に、10GBASE-KR PHY IP コア内部のサポート・コンポーネントを示します。



135


図 -68: 10GBASE-KR PHY IP コアのブロック図

Registers

GbEPCS

1588FIFO

Auto-NegotiationClause 73

Link TrainingClause 72

HSSI ReconfigurationRequests

1588FIFO

GbEPCS

Native PHY

Standard RX PCS

TX PMA

RX PMA

40/32

40/32

rx_pld_clk rx_pma_clk

Standard TX PCS

tx_pld_clk tx_pma_clk

Enhanced TX PCS


Enhanced RX PCS


Divide by 33/1/2

Avalon-MM

8 + 2

64 + 8

TX_GMII_DATA

XGMII_TX_CLK

TX_XGMII_DATA

TX_PMA_CLKOUT

RX_XGMII_DATA64 + 8

8 + 2

XGMII_RX_CLK

RX_GMII_DATA

32

64 + 8

Soft Logic Hard Logic

RegisterAccess

Nios II LT Interface64 + 8

Nios II SequencerInterface

10GBASE-KR PHY IP

Unused

注意: 10GBASE-KR PHY IP コアは、IEEE 1588 高精度時間プロトコル (Precision Time Protocol) を伴うバックプレーン・アプリケーションをサポートしていません。

10GBASE-KR PHY IP コアには以下のコンポーネントが含まれます。

標準およびエンハンスト PCS データパス

ネイティブ PHY 内のエンハンスト PCS と PMA は 10GBASE-R PHY としてコンフィグレーションされます。これらのブロックが 1G、10G プロトコルおよび FEC をサポートする方法について詳しくは、標準 PCS およびエンハンスト PCS のアーキテクチャーの章を参照してください。

オート・ネゴシエーション、IEEE 802.3 の 73 項

オート・ネゴシエーション (AN) は、両サイドのリンクパートナーのリンク・トレーニング開始のタイミングを同期させるために必要とされます。これにより、リンク・トレーニングを要求される時間枠である 500ms 以内に実効的に完了することができます。

リンク・トレーニング (LT) 、IEEE 802.3 の 72 項

Arria 10 デバイスは、IEEE 802.3 の 72 項の標準的トレーニング手順に準拠したリンク・トレーニングのソフト IP を有しています。この IP は以下を含みます。

• 通常の 64b/66b frame_lock とは異なるトレーニング・フレーム・ロック

• トレーニング・フレームの生成

• コントロール・チャネルのコーデック

• ローカルデバイス (LD) 係数の更新

• リンクパートナー (LP) 係数の生成



136


リコンフィグレーション・ブロック

リコンフィグレーション・ブロックは、PCS と PMA どちらのリコンフィグレーションに対しても PHY へのAvalon-MM の書き込みを処理します。Avalon-MM マスターは PMA または PCS コントローラーからの要求を受け取ります。Avalon-MM インターフェイスでの Read-Modify-Write または Write コマンドを処理します。PCS コントローラーはシーケンサーからのレート変換要求を受信し、PMA およびPCS への一連の Read-Modify-Write または Write コマンドに変換します。

8 つのコンパイルタイムのコンフィグレーション・モードがサポートされています。この 8 つのコンフィグレーション・モードとは、322 MHz のリファレンス・クロックを使用する 4 つのモードと、644 MHz のリファレンス・クロックを使用する 4 つのモードです。4 つのモードは、それぞれ FEC サブレイヤ on または off のすべての組み合わせにより構成されています。

図 -69: リコンフィグレーション・ブロックの詳細

PCSController

TX EQ Controller

DFE Controller

CTLE Controller

PMA Controller

rcfg_data

rcfg_data

rcfg_data (1)

rcfg_data

Avalon-MMDecoder

Avalon-MM Bus

Avalon-MM Bus

Avalon-MM Bus

Avalon-MM reconfig_busy Signal

HSSIReconfigurationRequests

MGMT_CLK (2)

PCSReconfiguration

Interface

PMAReconfiguration

Interface

注:1. rcfg = リコンフィグレーション2. MGMT_CLK = マネジメント・クロック


• Arria 10 標準 PCS のアーキテクチャー (465 ページ)

2.6.3.4. 10GBASE-KR PHY のパラメーター化


Arria 10 1G/10GbE and 10GBASE-KR PHY の IP コアでは、Backplane-KR バリアントまたは1Gb/10Gb Ethernet バリアントのどちらかを選択することができます。Backplane-KR バリアントを選択すると、Link Training (LT) と Auto Negotiation (AN) タブが表示されます。1Gb/10Gb Ethernet バリアント (1G/10GbE) では、LT と AN の機能は実装されません。

10GBASE-KR PHY IP コアをパラメーター化するには、パラメーター・エディターで以下のステップを実行します。

1. IP カタログから Arria 10 1G/10GbE and 10GBASE-KR PHY をインスタンス化します。



137



2. Ethernet MegaCore Type の下にある IP variant リストから Backplane-KR を選択します。

3. 10GBASE-R パラメーター (139 ページ)、10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター (140 ページ)、10GBASE-KR オプショナル・パラメーター (140 ページ)の表のパラメーター値を起点として使用します。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Generate HDL をクリックして、10GBASE-KR PHY IP コアのトップレベル HDL ファイルを生成します。

注意: タイミング違反が表示されることがあります。タイミングパスが IP の内側であれば、この違反は無視することができます。これは今後リリースされる Quartus Prime ソフトウェアで修正される予定です。


• 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター (140 ページ)

2.6.3.4.1. General Options

General Options では、10GBASE-KR モードと共通のオプションを指定することができます。

表 108. General Options パラメーター

パラメーター名オプション説明

Enable internal PCSreconfiguration logic

OnOff

このパラメーターは、SYNTH_SEQ = 0 である際のみのオプションです。0にセットした際は、リコンフィグレーション・モジュールを含まず、start_pcs_reconfig または rc_busy ポートを有効にしません。1にセットした際は、1G および 10G モード間のリコンフィグレーションを開始するシンプルなインターフェイスを提供します。

Enable IEEE 1588 PrecisionTime Protocol

OnOff

このパラメーターをオンにすると、1G モードおよび 10G モード向け IEEE1588 Precision Time Protocol ロジックが有効になります。

Enable M20K block ECCprotection

OnOff

このパラメーターをオンにすると、エンベデッド Nios CPU システムで誤り訂正コード (ECC) サポートが有効になります。このパラメーターはバックプレーン・バリアントでのみ有効です。

Enable tx_pma_clkout port OnOff

このパラメーターをオンにすると tx_pma_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable rx_pma_clkout port OnOff

このパラメーターをオンにすると rx_pma_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable tx_divclk port OnOff

このパラメーターをオンにすると tx_divclk ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable rx_divclk port OnOff

このパラメーターをオンにすると rx_divclk ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable tx_clkout port OnOff

このパラメーターをオンにすると tx_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

continued...



138



Enable rx_clkout port OnOff

このパラメーターをオンにすると rx_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable Hard PRBS supportand ADME support

OnOff

このパラメーターをオンにすると、ネイティブ PHY における ADME とハードPRBS データ生成とチェックロジックがイネーブルされます。トランシーバーのツールキット (TTK) は、ネイティブ PHY IP コアでイネーブルされているADME が必要です。

Reference clock frequency 644.53125 MHz322.265625 MHz

入力リファレンス・クロック周波数を指定します。デフォルトは322.265625 MHz です。

Enable additional controland status ports

OnOff

このオプションをオンにすると、コアに rx_block_lock 出力とrx_hi_ber 出力が含まれます。

Include FEC sublayer OnOff

このパラメーターをオンにすると、コアに FEC とソフト 10GBASE-R PCSを実装するためのロジックが含まれます。これは 10G モードにのみ適用できます。

Set FEC_ability bit onpower up and reset

OnOff

このパラメーターをオンにすると、電源投入時とリセット時にコアが FEC 機能のビットである Assert KR FEC Ability ビット (0xB0[16]) をセットし、これにより、コアは FEC 機能をアサートします。このオプションはFEC 機能のために必要です。

Set FEC_Enable bit onpower up and reset

OnOff

このパラメーターをオンにすると、電源投入時とリセット時にコアに KRFEC Request ビット (0xB0[18]) をセットさせ、オート・ネゴシエーション時にコアに FEC 機能を要求させます。このオプションは FEC 機能に必要です。

関連情報クロック・インターフェイスとリセット・インターフェイス (142 ページ)

2.6.3.4.2. 10GBASE-R パラメーター

10GBASE-R パラメーターは、10GBASE-R PCS の基本的な機能を指定します。また、FEC オプションでは FEC 機能も指定できます。

表 109. 10GBASE-R パラメーター


10GbE Reference clockfrequency

644.53125 MHz322.265625 MHz



OnOff

このパラメーターをオンにすると、コアに rx_block_lock ポートとrx_hi_ber ポートが含まれます。

表 110. FEC Options



このパラメーターをオンにすると、コアに FEC とソフト 10GBASE-R PCSを実装するためのロジックが含まれます。



139


2.6.3.4.3. 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター

表 111. Auto Negotiation と Link Training の設定

パラメーター名範囲説明

Enable Auto-Negotiation OnOff

Auto-Negotiation の機能をイネーブルまたはディスエーブルします。

Pause ability-C0 OnOff

MAC に応じて異なります。ローカルデバイス・ポーズ機能 C2:0 ＝ AN ワードのD12:10 です。C0 は PAUSE と同じです。

Pause ability-C1 OnOff

MAC に応じて異なります。ローカルデバイス・ポーズ機能 C2:0 ＝ AN ワードのD12:10 です。C1 は ASM_DIR と同じです。

Enable Link Training OnOff

Link Training の機能をイネーブルまたはディスエーブルします。

Maximum bit error count 15、31、63、127、255、511、1023

リンク・トレーニングの各ステップの中に想定されるエラーカウンターのビットエラーの数を指定します。各ステップでエラーの数がこの数を超えた場合に、コアにエラーが返されます。エラーの数は各ステップに対する時間の量、ならびに物理的なリンクまたはメディアの品質に基づきます。

Number of frames to sendbefore sending actual data

127、255 ローカルレシーバーがトレーニングされ、リモートレシーバーがデータを受信することを検出すると、このタイマーが開始されます。ローカルの PMD (PhysicalMedium Dependent) 層は、リンクパートナーが正しくローカルレシーバーの状態を検出することを確実にするために wait_timer の追加のトレーニング・フレームを提供します。

2.6.3.4.4. 10GBASE-KR オプショナル・パラメーター

表 112. オプショナルのパラメーター以下の表での数値と電圧の正確な対応については、ネイティブ PHY の特性評価中です。

パラメーター名値説明

PHY Management clock(MGMT_CLK) frequency inMHz

100 ～ 162 IEEE 802.3 の 73.10.2 項による Link Fail Inhibit タイマーの値を決定します。• BASE-R では 500 ～ 510 ms• GbE、XAUI では 40 ～ 50 msデフォルト値は 125 です。

VMAXRULE VOD tap MAXRule

0 ～ 31 大 VOD を指定します。デフォルト値は 30 です。

VMINRULE Device VMINRule

0 ～ 31 小 VOD を指定します。デフォルト値は 6 です。

VODMINRULE VOD tapMIN Rule

0 ～ 31 第一タップの小 VOD を指定します。デフォルト値は 14 です。

VPOSTRULE 0 ～ 38 プリエンファシス向けの内部アルゴリズムがポストタップの適な設定を決定するためにテストする大値を指定します。デフォルト値は 25 です。

VPRERULE 0 ～ 31 プリエンファシス向けの内部アルゴリズムがプリタップの適な設定を決定するためにテストする大値を指定します。デフォルト値は 16 です。

PREMAINVAL Preset VODtap Value

0 ～ 31 VOD のプリセット値を指定します。この値は、リンク・トレーニング・プロトコルの72.6.10.2.3.1 項で定義されているリンク・トレーニング・プロトコルのプリセットコマンドによってセットされます。この値はアルゴリズムの開始からの値です。デフォルト値は 30 です。

PREPOSTVAL 0 ～ 31 ポストタップのプリセット値を指定します。デフォルト値は 0 です。

continued...



140



PREPREVAL 0 ～ 15 プリタップのプリセット値を指定します。デフォルト値は 0 です。

INITMAINVAL Init VODtap Value

0 ～ 31 VOD の初期値を指定します。この値は、IEEE Std 802.3ap–2007 の72.6.10.2.3.2 項で定義されているリンク・トレーニング・プロトコルの初期化コマンドによってセットされます。デフォルト値は 25 です。

INITPOSTVAL Init Posttap Value

0 ～ 38 ポストタップの初期値を指定します。デフォルト値は 13 です。

INITPREVAL Init Pre tapValue

0 ～ 15 プリタップの初期値を指定します。デフォルト値は 3 です。

2.6.3.4.5. Speed Detection のパラメーター

速度検出オプションを選択することにより、PHY は、1G/10GbE をサポートしているがオート・ネゴシエーションを無効にされているリンクパートナーを検出できるようになります。オート・ネゴシエーション中、AN がリンクパートナーからの DME (Differential Manchester Encoding) ページを検出できない場合、シーケンサーは、有効な 1G または 10GbE パターンが検出されるまで 1GbE と 10GbE モード (速度およびパラレル検出) へのリコンフィグレーションを続けます。

表 113. Speed Detection


Enable automatic speeddetection

OnOff

このオプションを On にすると、オート・ネゴシエーション・ブロックが AN データを検出できない場合に 1G または 10GbE を検出するためのリコンフィグレーション要求を送信するシーケンサー・ブロックがコアに含まれます。

Avalon-MM clock frequency 100 ～ 162 MHz phy_mgmt_clk のクロック周波数を指定します。

Link fail inhibit time for10Gb Ethernet

504 ms link_status が FAIL または OK にセットされるまでの時間を指定します。link_status が OK にセットされる前にlink_fail_inhibit_time の設定時間に達すると、リンクが失敗します。適正範囲は 500 ～ 510 ms です。詳しくは IEEE Std 802.3ap-2007の 73 項で「Auto Negotiation for Backplane Ethernet」を参照してください。


40 ～ 50 ms link_status が FAIL または OK にセットされるまでの時間を指定します。link_status が OK にセットされる前にlink_fail_inhibit_time の設定時間に達すると、リンクが失敗します。適正範囲は 40 ～ 50 ms です。

Enable PCS-Mode port OnOff

PCS-Mode ポートをイネーブルまたはディスエーブルします。



141


2.6.3.5. 10GBASE-KR PHY インターフェイス

図 -70: 10GBASE-KR トップレベルの信号

xgmii_tx_dc[71:0]xgmii_tx_clkxgmii_rx_dc[71:0]xgmii_rx_clk

mgmt_clkmgmt_clk_resetmgmt_address[10:0]mgmt_writedata[31:0]mgmt_readdata[31:0]mgmt_writemgmt_readmgmt_waitrequest

tx_serial_clk_10grx_cdr_ref_clk_10gtx_pma_clkoutrx_pma_clkouttx_clkoutrx_clkouttx_pma_div_clkoutrx_pma_div_clkouttx_analogresettx_digitalresetrx_analogresetrx_digitalresetusr_seq_reset

10GBASE-KR Top-Level Portsrx_serial_datatx_serial_data

rx_block_lockrx_hi_ber

rx_is_lockedtodatatx_cal_busyrx_cal_busy

rx_syncstatuslcl_rf

rx_clksliprx_latency_adj_10g[11:0]tx_latency_adj_10g[11:0]

rx_data_ready

TransceiverSerial DataXGMII

Interfaces

Avalon-MM PHYManagement

Interface

Clocks andReset

Interface

Status

GUI で表示されるブロック図は、外部ピンとインターフェイス・タイプをラベルし、インターフェイス名をボックス内に配置します。インターフェイス・タイプとインターフェイス名は_hw.tcl ファイルで使用されます。Show signals をオンにすると、block diagram にすべてのトップレベル信号名が表示されます。

関連情報Component Interface Tcl Reference

_hw.tcl ファイルについて詳しい情報を提供します。

2.6.3.5.1. クロック・インターフェイスとリセット・インターフェイス

表 114. クロック信号とリセット信号

信号名入力/出力説明

tx_serial_clk_10g 入力 10G PLL から 10G PHY TX PMA を駆動する高速クロックです。このクロックの周波数は 5.15625 GHz です。

tx_serial_clk_1g 入力 1G PLL から 1G PHY TX PMA を駆動する高速クロックです。GbE を使用しない場合にはこのクロックは必要ありません。このクロックの周波数は 625 MHz です。

rx_cdr_ref_clk_10g 入力 10G PHY RX PLL のリファレンス・クロックです。このクロックの周波数は644.53125 MHz または 322.2656 MHz にできます。

rx_cdr_ref_clk_1g 入力 1G PHY RX PLL のリファレンス・クロックです。周波数は 125 MHz です。このクロックは、1G が有効にされた場合にのみ必要です。

continued...



142

http://www.altera.com/literature/hb/qts/qsys_tcl.pdf



tx_pma_clkout 出力 10G TX PCS および 1G TX PCS パラレルデータの駆動に使用するクロックです。たとえば、ハード PCS を 10G モードで FEC を有効にせずにリコンフィグレーションした場合の周波数は 257.81 MHz です。FEC を有効にした 10G では周波数は 161.13 MHz です。

rx_pma_clkout 出力 10G RX PCS および 1G RX PCS パラレルデータの駆動に使用するクロックです。たとえば、ハード PCS を 10G モードで FEC を有効にせずにリコンフィグレーションした場合の周波数は 257.81 MHz です。FEC を有効にした 10G では周波数は 161.13 MHz です。

tx_clkout 出力 TX パラレル・データ・ソース・インターフェイス用の XGMII/GMII TX クロックです。このクロック周波数は、10G モードでは 257.81 MHz で、FEC を有効にすると 161.13 MHz です。

rx_clkout 出力 RX パラレル・データ・ソース・インターフェイス用の XGMII RX クロックです。このクロック周波数は、10G モードでは 257.81 MHz で、FEC を有効にすると161.13 MHz です。

tx_pma_div_clkout 出力 TX シリアライザーからの 33 分周されたクロックです。このクロックをxgmii_tx_clk または xgmii_rx_clk に使用します。10G での周波数は156.25 MHz です。周波数は、FEC の有効または無効にかかわらず同一です。

rx_pma_div_clkout 出力 CDR リカバリークロックからの 33 分周されたクロックです。10G での周波数は156.25 MHz です。周波数は、FEC の有効または無効にかかわらず同一です。このクロックは、10G RX データパスのクロック駆動には使用されません。

tx_analogreset 入力トランシーバー PHY のアナログ TX 部分をリセットします。mgmt_clk と同期します。

tx_digitalreset 入力トランシーバー PHY のデジタル TX 部分をリセットします。mgmt_clk と同期します。

rx_analogreset 入力トランシーバー PHY のアナログ RX 部分をリセットします。mgmt_clk と同期します。

rx_digitalreset 入力トランシーバー PHY のデジタル RX 部分をリセットします。mgmt_clk と同期します。

usr_seq_reset 入力シーケンサーをリセットします。PCS のリコンフィグレーションを開始し、AN か LTまたはその両方のモードが有効になっている場合には、これらを再開させます。mgmt_clk と同期します。

関連情報• 入力リファレンス・クロックソース (363 ページ)

• PLL (340 ページ)

2.6.3.5.2. データ・インターフェイス

表 115. XGMII 信号MAC は TX XGMII 信号を 10GbE PHY に駆動します。10GbE PHY は RX XGMII 信号を MAC に駆動します。

信号名入力/出力クロックドメイン説明

10GbE XGMII データ・インターフェイス

xgmii_tx_dc[71:0]

入力 xgmii_tx_clkに同期

8 レーンの XGMII データとコントロールです。各レーンは 8 ビットのデータと 1 ビットのコントロールで構成されています。

xgmii_tx_clk 入力クロック信号シングル・データレート (SDR) XGMII TX インターフェイスから MAC へのクロックです。xgmii_rx_clk に接続する必要があります。このクロックは tx_div_clkout に接続することができます。ただしインテルは、ト

continued...



143



リプル・スピード・イーサネット IP ファンクションで使用するために PLL に接続することを推奨します。1G での周波数は 125 MHz で、10G では156.25 MHz です。このクロックは MAC から駆動されます。周波数は、FEC の有効または無効にかかわらず同一です。

xgmii_rx_dc[71:0]

出力 xgmii_rx_clkに同期

8 レーンの RX XGMII データとコントロールです。各レーンは 8 ビットのデータと 1 ビットのコントロールで構成されています。

xgmii_rx_clk 入力クロック信号 SDR XGMII RX インターフェイスから MAC へのクロックです。このクロックは tx_div_clkout に接続することができます。ただしインテルは、トリプル・スピード・イーサネット IP ファンクションで使用するために PLLに接続することを推奨します。1G での周波数は 125 MHz で、10G では156.25 MHz です。このクロックは MAC から駆動されます。周波数は、FEC の有効または無効にかかわらず同一です。

2.6.3.5.3. 標準 SDR XGMII データへの XGMII のマッピング

表 116. 標準 SDR XGMII インターフェイスへの TX XGMII のマッピング72 ビットの TX XGMII データバス・フォーマットは、標準的な SDR XGMII インターフェイスとは異なります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インターフェイスへのマッピングを示します。

信号名 SDR XGMII 信号名説明

xgmii_tx_dc[7:0] xgmii_sdr_data[7:0] Lane 0 データ

xgmii_tx_dc[8] xgmii_sdr_ctrl[0] Lane 0 コントロール

















144


表 117. 標準 SDR XGMII インターフェイスへの RX XGMII のマッピング72 ビットの RX XGMII データバス・フォーマットは、標準的な SDR XGMII インターフェイスとは異なります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インターフェイスへのマッピングを示します。

信号名 XGMII 信号名説明

xgmii_rx_dc[7:0] xgmii_sdr_data[7:0] Lane 0 データ

xgmii_rx_dc[8] xgmii_sdr_ctrl[0] Lane 0 コントロール















2.6.3.5.4. シリアルデータ・インターフェイス

表 118. シリアルデータ信号


rx_serial_data 入力 RX シリアル入力データ

tx_serial_data 出力 TX シリアル出力データ

2.6.3.5.5. コントロールおよびステータス・インターフェイス

表 119. コントロールおよびステータス信号


led_link 出力 tx_clkout に同期アサートされると、リンク同期の成功を示します。

led_disp_err 出力 rx_clkout に同期 10 ビットのランニング・ディスパリティーのエラーを示すディスパリティー・エラー信号です。1 つのディスパリティー・エラーが検出されるとrx_clkout_1g での 1 サイクルの間アサートされます。ランニング・ディスパリティー・エラーは、それまでに受信したデータだけでなく、その時点で受信しているグループにエラーがあることを示しています。

led_an 出力 rx_clkout に同期 37 項のオート・ネゴシエーション・ステータスです。PCS 機能は、オート・ネゴシエーションが完了するとこの信号をアサートします。

continued...



145



led_panel_link 出力 mgmt_clk に同期アサートされると、この信号は、次の動作を示します。

モード動作

1000 Base-X without Auto-negotiation

アサートされると、成功したリンク同期を示しています。

SGMII mode without Auto-negotiation


1000 Base-X with Auto-negotiation

37 項の Auto-negotiation の状態。PCS 機能は、Auto-negotiation が完了した後、この信号をアサートします。

SGMII mode with MACmode Auto-negotiation


rx_block_lock 出力 rx_clkout に同期ブロック・シンクロナイザーが同期を確立したことを示すためにアサートされます。

rx_hi_ber 出力 rx_clkout に同期同期ヘッダーの High ビット・エラー・レートが 10-4 を超過したことを示すために BER モニターブロックによってアサートされます。

rx_is_lockedtodata

出力非同期信号アサートされると、RX チャネルが入力データにロックされたことを示します。

tx_cal_busy 出力 mgmt_clk に同期アサートされると、TX チャネルがキャリブレーションされていることを示します。

rx_cal_busy 出力 mgmt_clk に同期アサートされると、RX チャネルがキャリブレーションされていることを示します。

tx_pcfifo_error_1g

出力 N/A アサートされる場合、標準 PCS の TX 位相補償 FIFO がフル、または空のどちらかであることを示します。

rx_pcfifo_error_1g

出力 N/A アサートされる場合、標準 PCS の RX 位相補償 FIFO がフル、または空のどちらかであることを示します。

lcl_rf 入力 xgmii_tx_clk に同期アサートされると RF (Remote Fault) を示します。MAC はこの障害信号をリンクパートナーに送信します。Auto NegotiationAdvanced Remote Fault レジスター (0xC2) の D13 ビットが、このエラーを記録します。

rx_clkslip 入力非同期信号アサートされると、ワード・アライメントをするために、デシリアライザーがシリアルビットを 1 つスキップした、もしくはシリアルクロックを1 サイクルの間ポーズしたことを示します。その結果として、クロックスリップ動作時には、パラレルクロックの周期が 1 ユニット・インターバル (UI) 延長されます。これはオプションの制御入力信号です。

rx_data_ready 出力 xgmii_rx_clk に同期アサートされると、MAC が PHY へのデータ送信を開始できることを示します。

rx_latency_adj_10g[15:0]

出力 xgmii_rx_clk に同期 1588 を有効にした際に、この信号は 10G モードでの RX PCS および PMA データパスのリアルタイムのレイテンシーを XGMII クロックサイクル (156.25 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～15 はクロックサイクル数を示します。

continued...



146



tx_latency_adj_10g[15:0]

出力 xgmii_tx_clk に同期 1588 を有効にした際に、この信号は 10G モードでの TX PCS および PMA データパスのリアルタイムのレイテンシーを XGMII クロックサイクル (156.25 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～15 はクロックサイクル数を示します。


出力 gmii_rx_clk に同期 1588 を有効にした際に、この信号は 1G モードでの RX PCS および PMA データパスのリアルタイムのレイテンシーを GMII クロックサイクル (125 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～21 はクロックサイクル数を示します。


出力 gmii_tx_clk に同期 1588 を有効にした際に、この信号は 1G モードでの TX PCS およびPMA データパスのリアルタイムのレイテンシーを GMII クロックサイクル (125 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～21 はクロックサイクル数を示します。

2.6.3.5.6. ダイナミック・リコンフィグレーション・インターフェイス

ダイナミック・リコンフィグレーション・インターフェイス信号を使用して、1G および 10G データレート間を動的に変更できます。

表 120. ダイナミック・リコンフィグレーション・インターフェイス信号


rc_busy 出力 mgmt_clk に同期アサートされると、リコンフィグレーションが進行中であることを示します。mgmt_clk に同期します。この信号は以下の条件下でのみ使用可能になります。• Enable internal PCS reconfiguration logic をオンに

する

start_pcs_reconfig

入力 mgmt_clk に同期アサートされると、PCS のリコンフィグレーションを開始します。mgmt_clk でサンプリングされます。この信号は以下の条件下でのみ使用可能になります。• Enable internal PCS reconfiguration logic をオンに

する

mode_1g_10gbar 入力 mgmt_clk に同期この信号は、PCS に行く 1G または 10G どちらかの tx-parallel-data を選択します。以下の状況下でのみ 1G/10G アプリケーション(バリアント) に使用されます。• シーケンサー (自動レート検出) が有効にされていない• 1G モードが有効にされている

2.6.3.6. Avalon-MM レジスター・インターフェイス

Avalon-MM スレーブ・インターフェイス信号はすべてのレジスターへのアクセスを提供します。

表 121. Avalon-MM インターフェイス信号


mgmt_clk 入力クロック Avalon-MM PHY 管理インターフェイスを制御するクロック信号です。PHY 管理インターフェイスとトランシーバー・リコンフィグレーションに同じクロックを使用する場合には、トランシーバー・リコンフィグレーション・クロックの仕様を満たすために周波数を 100～125 MHzに制限する必要があります。

mgmt_clk_reset 入力非同期リセット PHY 管理インターフェイスをリセットします。この信号はアクティブHigh であり、レベル・センシティブです。

continued...



147



mgmt_addr[10:0] 入力 mgmt_clk に同期 11 ビットの Avalon-MM アドレスです。

mgmt_writedata[31:0]

入力 mgmt_clk に同期入力データです。

mgmt_readdata[31:0]

出力 mgmt_clk に同期出力データです。

mgmt_write 入力 mgmt_clk に同期書き込み信号です。アクティブ High です。

mgmt_read 入力 mgmt_clk に同期読み出し信号です。アクティブ High です。

mgmt_waitrequest 出力 mgmt_clk に同期アサートされると、Avalon-MM スレーブ・インターフェイスが読み出しまたは書き込み要求に応答できないことを示します。アサートされた際には、Avalon-MM スレーブ・インターフェイスへのコントロール信号を一定に保つ必要があります。

関連情報Avalon Interface Specifications

2.6.3.6.1. 10GBASE-KR PHY レジスターの定義

Avalon-MM スレーブ・インターフェイス信号はコントロールおよびステータスレジスターへのアクセスを提供します。

以下の表に、Avalon-MM PHY 管理インターフェイスを介してアクセスすることができるコントロールおよびステータスレジスターを示します。単独のアドレス空間ですべてのレジスターにアクセスすることができます。

注意: 特に記述がない限り、すべてのレジスターのデフォルト値は 0 です。

注意: 予約または未定義のレジスターアドレスに書き込みをすると、未定義の副次的な影響が生じる恐れがあります。

表 122. 10GBASE-KR レジスターの定義

ワードアドレス

ビット読出(R) /書込(W)

レジスター名説明

0x4B0 0 RW Reset SEQ 1 にセットされると、10GBASE-KR シーケンサー (自動レート検出ロジック) をリセットし、PCS リコンフィグレーションを開始し、また、AN と LTが有効 (10GBASE-KR モード) にされている場合にはオート・ネゴシエーションかリンク・トレーニングまたはその両方を再開します。SEQ ForceMode[2:0] がこれらのモードを強制します。このリセットはセルフクリアされます。

1 RW Disable AN Timer オート・ネゴシエーション無効タイマーです。無効にされた (DisableAN Timer = 1) 場合には、AN は動かなくなり、リンクパートナーがこの機能を含んでいない場合には、ABILITY_DETECT 機能を削除するためにソフトウェアのサポートが必要になります。さらに、リンクがACKNOWLEDGE_DETECT ステートから動かなくなった場合には、ソフトウェアはリンクをループバック・モードから出さなければならなくなります。このタイマーを有効にするには Disable AN Timer = 0 にセットします。

2 RW Disable LF Timer 1 にセットされると、リンク障害タイマーを無効にします。0 にセットされると、リンク障害タイマーが有効にされます。

continued...



148

http://www.altera.com/literature/manual/mnl_avalon_spec.pdf





3 RW fail_lt_if_ber 1 にセットされると、後の LT 測定がゼロ以外の数です。不成功時の動作として扱います。0 ＝正常です。

7:4 RW SEQ Force Mode[3:0] シーケンサーを強制的に特定のプロトコルにします。強制を有効にするために Reset SEQ に 1 を書き込む必要があります。以下のエンコードが定義されています。• 0000：強制しない• 0001：GigE• 0010：XAUI• 0100：10GBASE-R• 0101：10GBASE-KR• 1100：10GBASE-KR FEC

8 RW Enable Arria 10Calibration

1 にセットされると、PCS ダイナミック・リコンフィグレーションの一部としての Arria 10 HSSI のリコンフィグレーション・キャリブレーションを有効にします。0 は、PCS をリコンフィグレーションする際のキャリブレーションをスキップします。

11:9 RW 予約済み —

12 RW LT failure response 1 にセットされると、LT 機能が PHY をデータモードにします。0 にセットされると、LT はオート・ネゴシエーションを再スタートさせます (イネーブルされている場合)。オート・ネゴシエーションがイネーブルされていなければ、PHY は LT を再スタートします。

0x4B0 16 RW KR FEC enable 171.0 1 にセットされると、FEC が有効にされます。0 にセットされると、FEC が無効にされます。CAPABLE_FEC パラメーター値へとリセットします。

17 RW KR FEC enable errind 171.1

1 にセットされると、KR PHY FEC デコードエラーが PCS に通知されます。0 にセットされると、FEC エラーは PCS に通知されません。詳しくはIEEE 802.3ap-2007 の 74.8.3 項を参照してください。

18 RW KR FEC request 1 にセットされると、FEC 要求を有効にします。このビットを変更する際に、新しい値で再ネゴシエーションするために Reset SEQ(0x4B0[0]) をアサートする必要があります。0 にセットされると、FEC要求を無効にします。

0x4B1 0 R SEQ Link Ready アサートされると、シーケンサーがリンクの準備ができていることを示します。

1 R SEQ AN timeout アサートされると、シーケンサーのオート・ネゴシエーションがタイムアウトしています。シーケンサーがオート・ネゴシエーションを再開すると、このビットはラッチされ、リセットされます。

2 R SEQ LT timeout セットされると、シーケンサーがタイムアウトしていることを示します。

13:8 R SEQ ReconfigMode[5:0]

PCS リコンフィグレーションのためのシーケンサーのモードを指定します。以下のモードが定義されています。• ビット 8、モード[0]：AN モード• ビット 9、モード[1]：LT モード• ビット 10、モード[2]：10G データモード• ビット 11、モード[3]：GigE データモード• ビット 12、モード[4]：XAUI のために予約• ビット 13、モード[5]：10G FEC モード

16 R KR FEC ability 170.0 1 にセットされると、10GBASE-KR PHY が FEC をサポートすることを示します。SYNTH_FEC パラメーターとしてセットします。詳しくは IEEE802.3ap-2007 の 45.2.1.84 項を参照してください。

continued...



149





17 R KR FEC err indability 170.0

1 にセットされると、10GBASE-KR PHY が FEC デコードエラーを PCSにレポートできることを示します。詳しくは IEEE 802.3ap-2007 の74.8.3 項を参照してください。

0x4B2 0:10 — 予約済み —

11 RW KR FEC TX ErrorInsert

1 を書き込むと、トランスコーダとバーストエラー設定に基づいて TXFEC へ 1 エラーパルスを挿入します。このビットはセルフクリアします。

31:12 — 予約済み —

0x4B5 ～0x4BF

40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために意図的に空のままにしておきます。

0x4C0 0 RW AN enable 1 にセットされると、オート・ネゴシエーション機能を有効にします。デフォルト値は 1 です。詳しくは IEEE 802.3ap-2007 の 73.8 項Management Register Requirements で 7.0.12 を参照してください。

1 RW AN base pages ctrl 1 にセットされると、ユーザー・ベース・ページが有効にされます。ユーザー・ベース・ページの Low/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ベース・ページが無効にされ、ステートマシンが送信用のベースページを生成します。

2 RW AN next pages ctrl 1 にセットされると、ユーザー・ネクスト・ページが有効にされます。ユーザー・ネクスト・ページの Low/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ネクスト・ページが無効にされ、ステートマシンが送信用のネクストページとして NULL メッセージを生成します。

3 RW Local device remotefault

1 にセットされると、ローカルデバイスはオート・ネゴシエーションのページ内の Remote Fault を通知します。0 にセットされると、障害は発生していません。

4 RW Force TX nonce Value 1 にセットされると、TX Nonce 値を強制して UNH テストモードをサポートします。0 にセットされると正常動作です。

5 RW Override ANParameters Enable

1 にセットされると AN_TECH、AN_FEC、AN_PAUSE パラメーターを無効にし、代わりに 0xC3 にあるビットを使用します。リコンフィグレーションするためにシーケンサーをリセットし、オート・ネゴシエーション・モードで再開する必要があります。0 にセットされると正常動作であり、0x4B0のビット 0 と 0x4C3 のビット[30:16]で使用されます。

0x4C1 0 RW Reset AN 1 にセットされると、すべての 10GBASE-KR オート・ネゴシエーション・ステートマシンをリセットします。このビットはセルフクリアです。

4 RW Restart AN TX SM 1 にセットされると、10GBASE-KR TX ステートマシンを再開します。このビットはセルフクリアします。このビットは TX ステートマシンがオート・ネゴシエーション・ステートである際にのみアクティブです。詳しくは IEEE802.3ap-2007 の 73.8 項 Management Register Requirementsで 7.0.9 を参照してください。

8 RW AN Next Page アサートされると、新しいネクストページ Info を送信する準備ができています。このデータは XNP TX レジスターにあります。0 であれば、TX インターフェイスは NULL ページを送信します。このビットはセルフクリアします。NP (Next Page) は Link Codeword のビット D15 でエンコードされます。詳しくは、IEEE 802.3ap-2007 の 73.6.9 項および 45.2.7.6項の 7.16.15 を参照してください。

0x4C2 1 RO AN page received 1 にセットされると、ページが受信されています。0 であれば、ページが受信されていません。レジスターが読み出されると、現在の値はクリアされます。詳しくは IEEE 802.3ap-2007 の 73.8 項で 7.1.6 を参照してください。

continued...



150





2 RO AN Complete アサートされると、オート・ネゴシエーションが完了しています。0 であれば、オート・ネゴシエーションが進行中です。詳しくは IEEE802.3ap-2007 の 73.8 項で 7.1.5 を参照してください。

3 RO AN ADV Remote Fault 1 にセットされると、障害情報がリンクパートナーに送信されています。0であれば、障害が発生していません。レジスターが読み出されると、現在の値はクリアされます。RF (Remote Fault) は、ベース Link Codewordのビット D13 にエンコードされます。詳しくは IEEE 802.3ap-2007 の73.6.7 で 7.16.13 を参照してください。

4 RO AN RX SM Idle 1 にセットされると、オート・ネゴシエーション・ステートマシンはアイドル状態です。受信データは 73 項に適合していません。0 であれば、オート・ネゴシエーションが進行中です。

5 RO AN Ability 1 にセットされると、トランシーバー PHY がオート・ネゴシエーションを行うことができます。0 にセットされると、トランシーバー PHY はオート・ネゴシエーションを行うことができません。バリアントにオート・ネゴシエーションが含まれている場合、このビットは 1 に固定されます。詳しくは IEEE802.3ap-2007 の 45 項で 7.1.3 と 7.48.0 を参照してください。

6 RO AN Status 1 にセットされると、リンクは UP です。0 であれば、リンクは DOWN です。レジスターが読み出されると、現在の値はクリアされます。詳しくはIEEE 802.3ap-2007 の 45 項で 7.1.2 を参照してください。

7 RO LP AN Ability 1 にセットされると、リンクパートナーがオート・ネゴシエーションを行うことができます。0 であれば、リンクパートナーがオート・ネゴシエーションを行うことができません。詳しくは IEEE 802.3ap-2007 の 45 項で 7.1.0を参照してください。

0x4C2 8 RO FEC negotiated –enable FEC from SEQ

1 にセットされると、PHY は FEC を行うためにネゴシエーションされます。0 にセットされると、PHY は FEC を行うためのネゴシエーションをされません。

9 RO Seq AN Failure 1 にセットされると、シーケンサー・オート・ネゴシエーションの失敗が検出されています。0 にセットされると、オート・ネゴシエーションの失敗は検出されていません。

17:12 RO KR AN LinkReady[5:0]

73.10.1 に記載されているようにサポートされるリンク用に、an_receive_idle = true とリンクステータスのワンホット・エンコーディングを提供します。以下のエンコーディングが定義されています。• 6'b000000：1000BASE-KX• 6'b000001：10GBASE-KX4• 6'b000100：10GBASE-KR• 6'b001000：40GBASE-KR4• 6'b010000：40GBASE-CR4• 6'b100000：100GBASE-CR10

0x4C3 15:0 RW User base page low オート・ネゴシエーション TX ステートマシンは、オート・ネゴシエーション・ベース・ページのコントロール・ビットがセットされた場合に、これらのビットを使用します。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：SM に制御される ACK• [13]：Remote Fault ビット• [12:10]：ポーズビット• [9:5]：ステートマシンによりセットされる Echoed Nonce• [4:0]：セレクタービット 49 の PRBS ビットはオート・ネゴシエーション TX ステートマシンにより生成されます。

continued...



151





21:16 RW OverrideAN_TECH[5:0]

現在の値を上書きするAN_TECH 値です。以下のビットが定義されています。• ビット 16 ＝ AN_TECH[0] ＝ 1000BASE-KX• ビット 17 ＝ AN_TECH[1] ＝ XAUI• ビット 18 ＝ AN_TECH[2] ＝ 10GBASE-KR• ビット 19 ＝ AN_TECH[3] ＝ 40G• ビット 20 ＝ AN_TECH[4] ＝ CR-4• ビット 21 ＝ AN_TECH[5] ＝ 100G有効にするには、0x4C0 ビット 5 をセットする必要があります。

25:24 RW Override AN_FEC[1:0] 現在の値を上書きする AN_FEC 値です。以下のビットが定義されています。• ビット 24 ＝ AN_ FEC[0] ＝機能• ビット 25 ＝ AN_ FEC[1] ＝要求有効にするには 0x4C0 ビット 5 をセットする必要があります。

30:28 RW OverrideAN_PAUSE[2:0]

現在の値を上書きする AN_PAUSE 値です。以下のビットが定義されています。• ビット 28 ＝ AN_ PAUSE[0] ＝ポーズ機能• ビット 29 ＝ AN_ PAUSE[1] ＝非対称方向• ビット 30 ＝ AN_ PAUSE[2] ＝予約有効にするには 0x4C0 ビット 5 をセットする必要があります。

0x4C4 31:0 RW User base page High オート・ネゴシエーション TX ステートマシンは、オート・ネゴシエーション・ベース・ページのコントロール・ビットがセットされた場合に、これらのビットを使用します。以下のビットが定義されています。• [29:5]：Technology Ability であるページビット 45:21 に対応す

る• [4:0]：TX Nonce ビットであるビット 20:16 に対応するビット 49 の PRBS ビットはオート・ネゴシエーション TX ステートマシンにより生成されます。

0x4C5 15:0 RW User Next page low オート・ネゴシエーション TX ステートマシンは、AN Next Page コントロール・ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：MP (Message Page) ビット• [12]：ACK2 ビット• [11]：トグルビット詳しくは IEEE 802.3ap-2007 の 73.7.7.1 項 Next Pageencodings を参照してください。ビット 49 の PRBS ビットはオート・ネゴシエーション TX ステートマシンにより生成されます。

0x4C6 31:0 RW User Next page High オート・ネゴシエーション TX ステートマシンは、オート・ネゴシエーション・ネクスト・ページの ctrl ビットがセットされた場合にこれらのビットを使用します。ビット[31:0]はページビット[47:16]に対応します。ビット 49 のPRBS ビットはオート・ネゴシエーション TX ステートマシンにより生成されます。

0x4C7 15:0 RO LP base page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：RF ビット

continued...



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• [12:10]：ポーズビット• [9:5]：ステートマシンによりセットされる Echoed Nonce• [4:0]：セレクター

0x4C8 31:0 RO LP base page High AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [31:30]：予約• [29:5]：Technology Ability であるページビット[45:21]に対応す

る• [4:0]：TX Nonce ビットであるビット[20:16]に対応する

0x4C9 15:0 RO LP Next page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：MP ビット• [12]：ACK2 ビット• [11]：トグルビット詳しくは、IEEE 802.3ap-2007 の 73.7.7.1 項 Next Pageencodings を参照してください。

0x4CA 31:0 RO LP Next page High AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。ビット[31:0]はページビット[47:16]に対応します。

0x4CB 24:0 RO AN LP ADVTech_A[24:0]

73 項 Auto-Negotiation の Technology Ability フィールドビットを受け取ります。10GBASE-KR PHY は、A0 と A2 をサポートしています。以下のプロトコルが定義されています。• A0 1000BASE-KX• A1 10GBASE-KX4• A2 10GBASE-KR• A3 40GBASE-KR4• A4 40GBASE-CR4• A5 100GBASE-CR10• A24:6 は予約詳しくは IEEE 802.3ap-2007 の 73.6.4 項および 45 項の AN LPbase page ability registers の (7.19～7.21) を参照してください。

26:25 RO AN LP ADV FEC_F[1:0] 受け取った FEC 機能ビット FEC (F0:F1) はベース Link Codeword のビット D46:D47 にエンコードされます。F0 は FEC 機能です。F1 はFEC 要求です。詳しくは IEEE 802.3ap-2007 の 73.6.5 項を参照してください。

27 RO AN LP ADV RemoteFault

受信した RF (Remote Fault) 機能ビットです。RF は、73 項 AN にあるベース Link Codeword のビット D13 にエンコードされます。詳しくはIEEE 802.3ap-2007 の 73.6.7 項を参照してください。

30:28 RO AN LP ADV PauseAbility_C[2:0]

受信したポーズ機能ビットです。ポーズ (C0:C1) は、以下に示すように73 項 AN にあるベース Link Codeword のビット D11：D10 にエンコードされます。• Annex 28B で定義されているように、C0 は PAUSE と同じ• Annex 28B で定義されているように、C1 は ASM_DIR と同じ• C2 は予約

continued...



153





0x4D0 0 RW Link Training enable 1 であれば、10GBASE-KR スタートアップ・プロトコルを有効にします。0であれば、10GBASE-KR スタートアップ・プロトコルを無効にします。デフォルト値は 1 です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1項および 10GBASE-KR PMD control register bit (1.150.1) を参照してください。

1 RW dis_max_wait_tmr 1 にセットされると、LT max_wait_timer を無効にします。BER タイマー値をより長く設定した際の特性評価モード用に使用します。デフォルト値は 0 です。

2 RW 予約済み予約済み

3 RW 予約済み予約済み

7:4 RW main_step_cnt [3:0] 各メインタップの更新のためのイコライゼーション・ステップの数を指定します。内部アルゴリズムがテストをするための約 20 の設定があります。有効範囲は 1 ～ 15 です。デフォルト値は 4'b0001 です。

11:8 RW prepost_step_cnt[3:0]

各プリタップとポストタップの更新のためのイコライゼーション・ステップの数を指定します。16 ～ 31 ステップから指定可能です。デフォルト値は4'b0001 です。

0x4D0 14:12 RW equal_cnt [2:0] エラーカウントにヒステリシスを付加して極小値を回避します。以下の値が定義されています。• 000 ＝ 0• 001 ＝ 2• 010 ＝ 4• 011 ＝ 8• 100 ＝ 16• 101 ＝ 32• 110 ＝ 64• 111 ＝ 128デフォルト値は 101 です。

15 RW disable InitializePMA onmax_wait_timeout

1 にセットされると、PMA 値 (VOD、プリタップ、ポストタップ) がTraining_Failure ステートに入る際に初期化されません。これはmax_wait_timer_done が training_failure = true (reg0xD2 bit 3) をセットした際に発生します。UNH テストに使用します。0にセットされると、PMA 値が Training_Failure ステートに入る際に初期化されます。詳しくは IEEE 802.3ap-2007 の図 72-5 を参照してください。デフォルト値は 0 です。

16 RW Ovride LP Coefenable

1 にセットされると、リンクパートナーのイコライゼーション係数を上書きします。ソフトウェアは、リンクパートナーの TX イコライザーの係数に送信された更新コマンドを変更します。0 にセットされると、リンクパートナーの係数を決定するためにリンク・トレーニング・ロジックを使用します。0x4D1 ビット 4 と 0x4D4 ビット[7:0]と併せて使用します。デフォルト値は 0 です。

17 RW Ovride Local RX Coefenable

1 にセットされると、ローカルデバイス・イコライゼーション係数生成プロトコルを上書きします。セットされた際に、ソフトウェアがローカル TX イコライザーの係数を変更します。0 にセットされると、ローカルデバイスの係数を決定するために、リンクパートナーから受け取った更新コマンドを使用します。0x4D1 ビット 8 および 0x4D4 ビット[23:16]と併せて使用します。デフォルト値は 0 です。

0x4D0 18 RW VOD Training Enable リンク・トレーニング時にリンクパートナーの VOD (メインタップ) 調整を省略するかどうかを定義します。以下の値が定義されています。• 1 ＝リンク・トレーニング時に VOD (メインタップ) 調整を行う• 0 ＝リンク・トレーニング時に VOD (メインタップ) 調整を省略する

continued...



154





デフォルト値は 0 です。

19 RW Bypass DFE リンク・トレーニング完了時にデシジョン・フィードバック・イコライゼーション (DFE) をイネーブルするかどうかを定義します。以下の値が定義されています。• 1 ＝リンク・トレーニング完了時に常時適応 DFE をバイパスする• 0 ＝リンク・トレーニング完了時に常時適応 DFE をイネーブルするシミュレーション向けのデフォルト値は 1 です。ハードウェア向けのデフォルト値は 0 です。

21:20 RW DFE_freeze_mode リンク・トレーニングの後に DFE タップの動作を定義します。• 00 ＝任意の DFE タップをフリーズしない• 01 ＝すべての DFE タップをフリーズする• 10 ＝予約• 11 ＝予約デフォルト値は 01 です。

注意: これらのビットは 0x4D0[19]が 0 にセットされた際にのみ適用されます。

0x4D0 22 RW adp_ctle_vga_mode CTLE または VGA を適応モードで適応するか、マニュアルモードで適応するかを定義します。以下の値が定義されています。• 0 ＝リンク・トレーニング中の TX-EQ の開始前の CTLE スイープ• 1 ＝マニュアル CTLE モード。ビット[28:24]で指定されているよう

に、Link Training のアルゴリズムは固定 CTLE 値を設定します。シミュレーションのためのデフォルト値は 1 です。

ハードウェアではデフォルト値は 0 です。

28:24 RW Manual CTLE マニュアル CTLE モードの際にリンク・トレーニング・アルゴリズムが使用する CTLE 値を定義します。これらのビットは 0x4D0[22]が 1 にセットされた際にのみ適用されます。デフォルト値は 1 です。

31:29 RW Manual VGA マニュアル VGA モードの際にリンク・トレーニング・アルゴリズムが使用する VGA 値を定義します。これらのビットは 0x4D0[22]が 1 にセットされた際にのみ適用されます。

0x4D1 0 RW Restart Linktraining

1 にセットされると、10GBASE-KR スタートアップ・プロトコルをリセットします。0 にセットされると、通常の動作を継続します。このビットはセルフクリアします。詳しくは、IEEE 802.3ap-2007 の 72.6.10.3.1 項に定義されている state variable の mr_restart_training および、10GBASE-KR PMD control register bit (1.150.0) を参照してください。

4 RW Updated TX Coef new 1 にセットされると、送信可能な新しいリンクパートナー係数があります。LT ロジックはリモートデバイスに 0x4D4 ビット[7:0]に設定された新しい値の送信を開始します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット 16 でこの上書きを有効にする必要があります。

8 RW Updated RX coef new 1 にセットされると、新しいローカルデバイス係数が使用できます。LT ロジックは、ローカル TX イコライザー係数を 0x4D4 ビット[23:16]で指定されたものに変更します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット 17 でこの上書きを有効にする必要があります。

21:20 RW 予約済み予約済みcontinued...



155





0x4D2 0 RO Link Trained -Receiver status

1 にセットされると、レシーバーはトレーニングされており、データを受信する準備ができています。0 にセットされると、レシーバーのトレーニングは進行中です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されている state variable の rx_trained を参照してください。

1 RO Link Training Framelock

1 にセットされると、トレーニングのフレーム境界は検出されています。0にセットされると、トレーニングのフレーム境界は検出されていません。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されているstate variable の frame_lock を参照してください。

2 RO Link Training Start-up protocol status

1 にセットされると、スタートアップ・プロトコルは進行中です。0 にセットされると、スタートアップ・プロトコルが完了しています。詳しくは IEEE802.3ap-2007 の 72.6.10.3.1 項で定義されている state のtraining を参照してください。

3 RO Link Trainingfailure

1 にセットされると、トレーニングの失敗が検出されています。0 にセットされると、トレーニングの失敗は検出されていません。詳しくは IEEE802.3ap-2007 の 72.6.10.3.1 項で定義されている state variableの training_failure を参照してください。

4 RO Link Training Error 1 にセットされると、リンク・トレーニング中に過剰なエラーが発生しています。0 にセットされると、BER は許容範囲内です。

5 RO Link Training Framelock Error

1 にセットされると、リンク・トレーニング中にフレームロックが失われたことを示します。0x4D5 フィールドで指定されたタップ設定が初期パラメーター値と同じであれば、フレームロック・エラーは回復不能です。

6 RO RXEQ Frame Lock Loss フレームロックが RXEQ 中のある時点で検出されておらず、条件付RXEQ モードをトリガーする可能性があります。

7 RO CTLE Fine-grainedTuning Error

精密なチューニング・モードの各ステップでの大 BER 制限により、良の CTLE が決定できません。

0x4D3 9:0 RW ber_time_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査するトレーニング・フレームの数を指定します。ber_time_k_frames が 0 である際にのみ使用します。以下の値が定義されています。• 2 の値は約 103 バイト• 20 の値は約 104 バイト• 200 の値は約 105 バイトシミュレーションではデフォルト値は 2'b11 です。ハードウェアではデフォルト値は 0 です。

19:10 RW ber_time_k_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する何千ものトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits を ber_time_m_frames = 0 にセットします。• 3 の値は約 107 ビット＝約 1.3 ms• 25 の値は約 108 ビット＝約 11 ms• 250 の値は約 109 ビット＝約 110 msシミュレーションではデフォルト値は 0 です。ハードウェアではデフォルト値は 0xF です。

29:20 RW ber_time_m_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する数百万のトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits を ber_time_k_frames = 4'd1000 = 0x43E8 にセットします。• 3 の値は約 1010 ビット＝約 1.3 秒• 25 の値は約 1011 ビット＝約 11 秒• 250 の値は約 1012 ビット＝約 110 秒

continued...



156





0x4D4 5:0 RO またはRW

LD coefficientupdate[5:0]

ローカルデバイスのコントロール・チャネルから送信されたトレーニング・フレームの初の 16 ビット・ワードの内容を反映します。通常、このレジスターのビットは読み出し専用です。しかし、Ovride Coef enable コントロール・ビットを設定してトレーニングを上書きする場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。• [5: 4]：係数 (+1) 更新

— 2'b11：予約— 2'b01：インクリメント— 2'b10：デクリメント— 2'b00：ホールド

• [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)• [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.80.3 項で 10G BASE-KRLD coefficient update register bits (1.154.5:0) を参照してください。

6 RO またはRW

LD InitializeCoefficients

1 にセットされると、TX イコライザーを INITIALIZE ステートにコンフィグレーションするためにリンクパートナー係数をセットするよう要求します。0 にセットされると、通常の動作を継続します。詳しくは、IEEE802.3ap-2007 の 45.2.1.80.3 項の 10G BASE-KR LD coefficientupdate register bits (1.154.12) 、および 72.6.10.2.3.2 項を参照してください。

7 RO またはRW

LD PresetCoefficients

1 にセットされると、イコライゼーションがオフにされるステートにリンクパートナー係数をセットするよう要求します。0 にセットされると、リンクは通常どおり動作します。詳しくは、IEEE 802.3ap-2007 の 45.2.1.80.3項の 10G BASE-KR LD coefficient update register bit(1.154.13) 、および 72.6.10.2.3.2 項を参照してください。

0x4D4 13:8 RO LD coefficientstatus[5:0]

ローカルデバイスのコントロール・チャネルから直前に送信されたトレーニング・フレームの 2 番目である 16 ビット・ワードの内容のためのステータス・レポート・レジスターです。以下のフィールドが定義されています。• [5:4]：係数 (ポストタップ)

— 2'b11：大— 2'b01：小— 2'b10：更新済み— 2'b00：未更新

• [3:2]：係数 (0) ([5:4]と同じエンコーディング)• [1:0]：係数 (プリタップ) ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.81 項の 10G BASE-KR LDstatus report register bit (1.155.5:0) を参照してください。

14 RO Link Training ready- LD Receiver ready

1 にセットされると、ローカルデバイスのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、ローカルデバイスのレシーバーが、トレーニングの継続を要求しています。レシーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくは IEEE 802.3ap-2007 の 45.2.1.81 で 10GBASE-KR LD status report register bit (1.155.15) を参照してください。

0x4D4 21:16 RO またはRW

LP coefficientupdate[5:0]

コントロール・チャネルから直前に受信したトレーニング・フレームの初の 16 ビット・ワードの内容を反映します。

continued...



157





通常、このレジスターのビットは読み出し専用です。しかし、KR トレーニング・イネーブル・コントロール・ビットを Low に設定してトレーニングを無効にした場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。• [5: 4]：係数 (+1) 更新


• [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)• [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で 10G BASE-KRLP coefficient update register bits (1.152.5:0) を参照してください。

22 RO またはRW

LP InitializeCoefficients

1 にセットされると、ローカルデバイス送信イコライザー係数がINITIALIZE ステートにセットされます。0 にセットされると、通常の動作を継続します。初期化ビットの機能と値は 72.6.10.2.3.2 項で定義されています。詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で 10GBASE-KR LP coefficient update register bits (1.152.12) を参照してください。

23 RO またはRW

LP PresetCoefficients

1 にセットされると、ローカルデバイス TX 係数はイコライゼーションがオフにされた状態にセットされます。プリセット係数が使用されます。0 にセットされると、ローカルデバイスは通常どおり動作します。プリセットビットの機能と値は 72.6.10.2.3.1 項で定義されています。初期化ビットの機能と値は 72.6.10.2.3.2 項で定義されています。詳しくは IEEE802.3ap-2007 の 45.2.1.78.3 項で 10G BASE-KR LP coefficientupdate register bits (1.152.13) を参照してください。

0x4D4 29:24 RO LP coefficientstatus[5:0]

ステータス・レポート・レジスターは、コントロール・チャネルから直前に受信したトレーニング・フレームの 2 番目である 16 ビット・ワードの内容を反映します。以下のフィールドが定義されています。• [5:4]：係数 (+1)

— 2'b11：大— 2'b01：小— 2'b10：更新済み— 2'b00：未更新

• [3:2]：係数 (0) ([5:4]と同じエンコーディング)• n[1:0]：係数 (-1) ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で 10G BASE-KR LPstatus report register bits (1.153.5:0) を参照してください。

30 RO LP Receiver ready 1 にセットされると、リンクパートナーのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、リンクパートナーのレシーバーが、トレーニングの継続を要求しています。レシーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で 10G BASE-KR LPstatus report register bits (1.153.15) を参照してください。

0x4D5 4:0 R LT VOD setting 72 項に対応する LT 係数更新ロジックに基づいてリンクパートナーのRX でトレーニングされた新の TX VOD 設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。

continued...



158





13:8 R LT Post-tap setting 72 項に対応する LT 係数更新ロジックに基づいてリンクパートナーのRX でトレーニングされた新の TX ポストタップ設定を格納します。TXプリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。

20:16 R LT Pre-tap setting 72 項に対応する LT 係数更新ロジックに基づいてリンクパートナーのRX でトレーニングされた新の TX プリタップ設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。

0x4D5 27:24 R RXEQ CTLE Setting RX イコライゼーション中に reconfig bundle へ送信した新のctle_rc 設定です。

29:28 R RXEQ CTLE Mode RX イコライゼーション中に reconfig bundle へ送信した新のctle_mode 設定です。

31:30 R RXEQ DFE Mode RX イコライゼーション中に reconfig bundle へ送信した新のdfe_mode 設定です。

0x4D6 4:0 RW LT VODMAX ovrd VMAXRULE パラメーターを上書きする値です。有効にすると、VMAXRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。チャネルで指定されたローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、この値は INITMAINVAL パラメーターを超えている必要があります。この値は PREMAINVAL パラメーターの値も上書きすることに注意が必要です。

5 RW LT VODMAX ovrdEnable

1 にセットされると、LT VODMAX ovrd レジスターフィールドに格納されている VMAXRULE パラメーター用の上書き値を有効にします。

12:8 RW LT VODMin ovrd VODMINRULE パラメーターの値を上書きします。有効にするとこの値が置き換えられ、VMINRULE のデバイス設定のチャネル毎の上書きを可能にします。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、置き換えられる値は INITMAINVAL パラメーター未満であり、かつ VMINRULE パラメーターを超えている必要があります。

13 RW LT VODMin ovrdEnable

1 にセットされると、LT VODMin ovrd レジスターフィールドに格納されている VODMINRULE パラメーター用の上書き値を有効にします。

21:16 RW LT VPOST ovrd VPOSTRULE パラメーターを上書きする値です。有効にすると、VPOSTRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、置き換えられる値は INITPOSTVAL パラメーターを超えている必要があります。

22 RW LT VPOST ovrd Enable 1 にセットされると、LT VPOST ovrd レジスターフィールドに格納されている VPOSTRULE パラメーター用の上書き値を有効にします。

continued...



159





28:24 RW LT VPre ovrd VPRERULE パラメーターを上書きする値です。有効にすると、VPOSTRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、置き換えられる値は INITPREVAL パラメーターを超えている必要があります。

29 RW LT VPre ovrd Enable 1 にセットされると、LT VPre ovrd レジスターフィールドに格納されている VPRERULE パラメーター用の上書き値を有効にします。

0x4D6～0x4FF

40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために空のままにしておきます。

2.6.3.6.2. ハード・トランシーバー PHY レジスター

表 123. ハード・トランシーバー PHY レジスター

アドレスビットアクセスレジスター名説明

0x000-0x3FF

[9:0] RW HSSI レジスターへのアクセス

動的にリコンフィグレーションできるフィジカル・コーディング・サブレイヤ (PCS) および物理メディア・アタッチメント (PMA) のすべてのレジスターは、このアドレス空間にあります。詳しくはリコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。


2.6.3.6.3. エンハンスト PCS レジスター

表 124. エンハンスト PCS レジスター


0x480 31:0 RW Indirect_addr PHY は単独のチャネルを実装しているので、論理チャネル 0 を指定するために、このレジスターはデフォルト値の 0 のままにしておく必要があります。

0x481 2 RW RCLR_ERRBLK_CNT エラーブロック・カウンターのクリアレジスターです。1 にセットされるとRCLR_ERRBLK_CNT レジスターをクリアします。0 にセットされると、通常の動作を継続します。

3 RW RCLR_BER_COUNT BER カウンターのクリアレジスターです。1 にセットされるとRCLR_BER_COUNT レジスターをクリアします。0 にセットされると、通常の動作を継続します。

0x482 1 RO HI_BER High BER のステータスです。1 にセットされると、PCS が High BERをレポートします。0 にセットされると、PCS は High BER をレポートしません。

2 RO BLOCK_LOCK ブロックロックのステータスです。1 にセットされると、PCS が受信ブロックにロックされています。0 にセットされると、PCS は受信ブロックにロックされていません。

3 RO TX_FIFO_FULL 1 にセットされると TX_FIFO はフルです。

4 RO RX_FIFO_FULL 1 にセットされると RX_FIFO はフルです。

7 RO Rx_DATA_READY 1 にセットされると、PHY がデータを受信する準備ができていることを示します。



160


2.6.3.6.4. PMA レジスター

PMA レジスターにより、PMA をリセットすることや、TX と RX のシリアルデータ・インターフェイスをカスタマイズすることができ、また、このレジスターはステータス情報を提供します。

表 125. 1G データモード

アドレスビット読出(R) /書込(W)


0x4A8 0 RW tx_invpolarity セットされると、TX インターフェイスが 8B/10B エンコーダーへの TX データの極性を反転させます。

1 RW rx_invpolarity セットされると、RX チャネルが 8B/10B デコーダーの受信データへの極性を反転させます。

2 RW rx_bitreversal_enable

セットされると、ワードアライナーへの RX インターフェイスでビット反転を有効にします。

3 RW rx_bytereversal_enable

セットされると、バイト・デシリアライザーへの RX インターフェイスでバイト反転を有効にします。

4 RW force_electrical_idle

セットされると、TX 出力を強制的に電気的アイドルにします。

0x4A9 0 R rx_syncstatus セットされると、ワードアライナーは同期しています。

1 R rx_patterndetect GbE ワードアライナーがコンマを検出しました。

2 R rx_rlv ランレングス違反です。

3 R rx_rmfifodatainserted

レートマッチ FIFO にコードグループが挿入されました。

4 R rx_rmfifodatadeleted

レートマッチ FIFO のコードグループが削除されました。

5 R rx_disperr RX 8B10B のディスパリティー・エラーです。

6 R rx_errdetect RX 8B10B エラーが検出されました。

表 126. PMA レジスター



0x444 1 RW reset_tx_digital 1 を書き込むと、内部 TX デジタルリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

2 RW reset_rx_analog 1 を書き込むことにより、内部 RX アナログリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

3 RW reset_rx_digital 1 を書き込むことにより、内部 RX デジタルリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

0x461 0 RW phy_serial_loopback

1 を書き込むことにより、チャネルをシリアル・ループバック・モードにします。

0x464 0 RW pma_rx_set_locktodata

セットされると、RX クロック・データ・リカバリー (CDR) PLL をプログラミングし、受信データにロックします。

continued...



161




0x465 0 RW pma_rx_set_locktoref

セットされると、RX CDR PLL をプログラミングし、リファレンス・クロックにロックします。

0x466 0 RO pma_rx_is_lockedtodata

アサートされると、RX CDR PLL が RX データにロックされたことを示し、RXCDR が LTR モードから LTD モードに変更したことを示します。

0x467 0 RO pma_rx_is_lockedtoref

アサートされると、RX CDR PLL がリファレンス・クロックにロックされたことを示します。

2.6.3.7. 10GBASE-KR デザインの作成

10GBASE-KR デザインを作成するには以下のステップを実行します。

1. 必要なパラメーター設定を行い、10GBASE-KR PHY を生成します。

10GBASE-KR PHY IP コアは、リコンフィグレーション・ブロックを含んでいます。リコンフィグレーション・ブロックは、PHY レジスターにアクセスするための Avalon-MM インターフェイスを提供します。

2. リセット・コントローラーをインスタンス化します。IP カタログからトランシーバー・リセット・コントローラー IP コアを生成することができます。トランシーバー・リセット・コントローラー IP コアは、10GBASE-KR PHY IP コアの電源およびリセット信号と接続する必要があります。

3. 1G データレート向けの TX PLL を 1 つと 10G データレート向けの TX PLL を 1 つインスタンス化します。10GBASE-KR PHY とこれらの TX PLL との間の高速シリアルクロックと PLL ロック信号を接続します。1G データレートでは、fPLL、または ATX PLL、または CMU PLL のいずれかを使用できます。10G データレートでは、ATX PLL または CMU PLL を使用できます。

4. fPLL を生成し、10G のリファレンス・クロックから 156.25 MHz の XGMII クロックを作成します。

5. 10GBASE-KR PHY からの tx_pma_divclk を使用するか、または fPLL を生成し、10G のリファレンス・クロックから 156.25 MHz の XGMII クロックを作成します。

Stratix V デバイスの 10GBASE-KR PHY IP コアとは異なり、Arria 10 デバイスの 10GBASE-KR デザインではメモリー初期化ファイル (.mif) は必要ありません。

6. すべての IP (10GBASE-KR PHY IP コア、PLL IP コアと、リセット・コントローラー) ブロックを接続するトップレベル・モジュールを作成し、デザインを完成させます。


• CMU PLL (358 ページ)

• ATX PLL (341 ページ)

• トランシーバー PHY リセット・コントローラーの使用 (419 ページ)

• 10GBASE-KR の機能の説明 (135 ページ)



162


2.6.3.8. デザイン例

図 -71: 2 つのバックプレーン・イーサネット・チャネルおよび 2 つのラインサイド (1G/10G) イーサネット・チャネルを備える PHY 専用デザイン例

Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration

Registers CSRAvalon-MM Slave

Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration


Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration


Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

A10Reconfiguration


XGMIICLK FPLL

1G Ref CLKCMU PLL

10G Ref CLKATX PLL

ResetControl

ResetControl

ResetControl

ResetControl

CH0: PHY_ADDR = 0x0CH1: PHY_ADDR = 0x1CH2: PHY_ADDR = 0x2CH3: PHY_ADDR = 0x3

A10_IP_WRAPPER

XGMIISource

XGMIISink

XGMIIGEN

XGMIICHK ...

Test Harness

XGMIISource

XGMIISink

XGMIIGEN

XGMIICHK ...

Test Harness

TH0_ADDR = 0xF nnn

TH1_ADDR = 0xE nnnManagement

MasterJTAG-to-

Avalon-MMMaster

ISSP

Clock andReset

A10_DE_WRAPPER

関連情報• Arria 10 Transceiver PHY Design Examples

• 10-Gbps Ethernet MAC IP Function User Guide .MAC における高精度時間プロトコル (Precision Time Protocol) 実装の一つの要素としてのレイテンシーについて詳しい情報を提供します。

2.6.3.9. シミュレーション・サポート

1G/10GbE and 10GBASE-KR PHY IP コアは、Quartus Prime ソフトウェアの今回のリリースで、インテルがサポートする以下のシミュレーターをサポートしています。

• ModelSim Verilog

• ModelSim VHDL

• VCS Verilog



163


http://www.altera.com/literature/ug/10Gbps_MAC.pdf


• VCS VHDL

• NCSIM Verilog

• NCSIM VHDL simulation

1G/10GbE または 10GBASE-KR PHY の IP コアを生成する際に、Quartus Prime ソフトウェアはオプションで IP 機能シミュレーション・モデルを生成します。

2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア

イーサネット規格は、さまざまな信号伝送媒体とデータレートを用いる多くの異なった PHY 規格によって構成されています。

1G/10Gbps イーサネット PHY IP コアの狙いは、10 Mbps/100 Mbps/1 Gbps/10 Gbps のデータレートを 1 つのコアで動的にリコンフィグレーション可能にすることです。このイーサネット PHY は、1G/10GbE デュアルスピード SFP+ プラガブルモジュール、10MB–10GbE 10GBASE-T、ならびに10MB/100MB/1000MB 1000BASE-T 銅配線外部 PHY デバイスとインターフェイスして、CAT-6または 7 のシールド・ツイスト・ペア・ケーブル、およびチップ間でのインターフェイスを駆動します。

1G/10Gbps イーサネット PHY (1G/10GbE) IP ファンクションを使用することにより、以下のイーサネット規格の機能をサポートすることができます。

• IEEE 802.3-2008 規格の 36 項で定義されている 1 GbE プロトコル

• IEEE 802.3-2008 規格の 35 項で定義されている、MAC (Media Access Control) と PHY とを接続する GMII

• IEEE 802.3-2008 規格の 37 項で定義されている、ギガビット・イーサネットのオート・ネゴシエーション

• IEEE 802.3-2008 規格の 49 項で定義されている、10GBASE-R イーサネット・プロトコル

• IEEE 802.3-2008 規格の 46 項で定義されている、MAC と PHY との間にシンプルで安価なインターコネクトを提供するシングル・データレート (64 のデータビットと 8 つのコントロール・ビット) の XGMII

• IEEE 802.3-2008 規格の 22 項で定義されている、MAC と物理メディアを接続するための、10Mbps/100 Mbps MII での SGMII 10 Mbps/100 Mbps/1 Gbps のデータレート

• IEEE 802.3-2008 規格の 74 項で定義されている、FEC (順方向誤り訂正)

• IEEE 1588 規格で定義されている PTP (Precision Time Protocol)

1G/10Gbps イーサネット PHY IP コアを使用することにより、標準 PCS を使用する 1GbE プロトコルを実装し、かつエンハンスト PCS および PMA を使用する 10GbE プロトコルを実装することが可能になります。ダイナミック・リコンフィグレーションを使用してコアを再プログラミングすることにより、1G および 10G のデータレート間を動的に切り替えることができます。あるいは、速度検出オプションを使用して、受信したデータに基づいて自動的にデータレートを切り替えることができます。



164


図 -72: 1G/10GbE PHY IP ファンクションのトップレベル・モジュールエンハンスト PCS は、XGMII データを送受信します。標準 PCS は、GMII データを送受信します。

Intel Device with 10.3125-Gbps Transceivers

1G/10Gb Ethernet PHY MegaCore Function

Native PHY Hard IP

257.8 MHz161.1 MHz

TXSerialData

RXSerialData

1 Gb SFP /10 Gb SFP+

or XFP /1G/10 Gb SFP+

Module/Standard PHY

Product

1G/ 10 GbEthernetNetworkInterface

322.265625 MHzor 644.53125 MHz

Reference Clock

125 MHzReference Clock

Legend

Hard IP Soft IP

ATX/CMUTX PLL

For10 GbE

CMUor fPLLTX PLL

For 1 GbE

1.25 Gb/10.3125 GbHard PMA

LinkStatus

Sequencer(Optional)

10 GbEthernet

Enhanced PCS w FEC

1 GbEthernetStandard

PCS

To/From Modules in the PHY MegaCore

Control and StatusRegisters

Avalon-MMPHY Management

Interface

PCS ReconfigRequest

Optional1588 TX andRX LatencyAdjust 1Gand 10G

To/From1G/10GbEthernet

MAC

RX GMII Data

TX GMII/MII Data@ 125 MHz

RX XGMII Data

TX XGMII [email protected] MHz

1 GigEPCS

ReconfigurationBlock

40 64

40 64

Red = With FEC Option

Avalon-MM スレーブ・インターフェイスが、1G/10GbE PHY IP コアのレジスターへのアクセスを提供します。これらのレジスターは、他のブロックの数多くの機能を制御します。これらのビットの多くが IEEE802.3ap-2008 規格の 45 項で定義されています。

関連情報• IEEE Std 802.3ap-2008 Standard

• Standard for a Precision Clock Synchronization Protocol for NetworkedMeasurement and Control Systems

2.6.4.1. 1G/10GbE PHY のリリース情報

この項は、現行リリースの 1G/10GbE PHY IP コアに関する情報を提供します。

表 127. 1G/10GbE のリリース情報

項目内容



製品コード IP-1G10GBASER (一次)IPR-1G10GBASER (更新)

プロダクト ID 0107




165





2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率

この項は、Arria 10 デバイスの 1G/10GbE PHY IP コアのパフォーマンスとリソース使用率を提供します。

以下の表は、Quartus Prime ソフトウェア・バージョン 15.1 を使用する場合の、選択したコンフィグレーションでの標準的なリソース使用率を示しています。ALM とロジックレジスターの数は、50 単位で切り上げられています。

表 128. 1GbE/10GbE PHY のパフォーマンスとリソース使用率

バリアント ALM 数 ALUT 数レジスター数 M20K

IEEE 1588 v2 に準拠した 1G/10GbE PHY 2650 3950 5100 6

1G/10GbE PHY 1500 2350 2850 2

FEC 付き 1G/10GbE PHY 1500 2350 2850 2

2.6.4.3. 1G/10GbE PHY の機能の説明

図 -73: 1G/10GbE PHY のブロック図

Sequencer(Auto-Speed

Detect)

Registers

BlockReconfiguration

GigEPCS

1588FIFO

Auto-NegotiationClause 73

Link TrainingClause 72

HSSI Reconfiguration Requests

1588FIFO

GigEPCS

Native PHY

TX PMA

RX PMA

40/32

40/32





Divide by 33/1/2

Avalon-MMUser PCS Reconfiguration

MGMT_CLK

8 + 2

64 + 8

TX_GMII_DATA

XGMII_TX_CLK

TX_XGMII_DATA

TX_PMA_CLKOUT

RX_XGMII_DATA64 + 8

8 + 2

XGMII_RX_CLK

RX_GMII_DATA

RX_PMA_CLKOUTRX_DIV_CLKOUT

40

40

66

PMA Reconfiguration I/F

PCS Reconfiguration I/F

Soft Logic Hard Logic Not Available

Standard RX PCS

Standard TX PCS

Enhanced TX PCS

Enhanced RX PCS

標準およびエンハンスト PCS データパス

ネイティブ PHY 内部の標準 PCS と PMA は、ギガビット・イーサネット PHY としてコンフィグレーションされます。ネイティブ PHY 内部のエンハンスト PCS と PMA は、10GBASE-R PHY としてコンフィグレーションされます。詳しくは、標準 PCS とエンハンスト PCS のアーキテクチャーの章を参照してください。



166


シーケンサー

シーケンサーは、リセットとパワーオンを含む PHY IP のスタートアップ・シーケンスを制御します。また、どちらの PCS (1G または 10G) および PMA インターフェイスをアクティブにするかを選択します。シーケンサーは一方のデータレートから他方のデータレートへの切り替えを要求するために、リコンフィグレーション・ブロックとインターフェイスします。

GigE PCS

GigE PCS は GMII インターフェイスと 37 項のオート・ネゴシエーション、ならびに SGMII 機能を含みます。

IEEE 1588v2 向けソフト・エンハンスト PCS FIFO

IEEE 1588v2 モードでは、TX と RX の両方のエンハンスト PCS FIFO はレイテンシー調整ポートを介するレイテンシー情報を含めるためにソフト IP で構築されます。MAC における高精度時間プロトコル (Precision Time Protocol) 実装の一つの要素として必要なレイテンシー情報について、詳しくは10-Gbps Ethernet MAC IP Function User Guide を参照してください。

リコンフィグレーション・ブロック

リコンフィグレーション・ロジックは、PCS と PMA どちらのリコンフィグレーションに対しても PHY へのAvalon-MM の書き込みを処理します。以下の図にリコンフィグレーション・ブロックの詳細を示します。Avalon-MM マスターは PMA または PCS コントローラーからの要求を受け取ります。Avalon-MM インターフェイスを使用する Read-Modify-Write または Write コマンドを処理します。PCS コントローラーはシーケンサーからのデータレート変換要求を受信し、PMA および PCS への一連の Read-Modify-Write または Write コマンドに変換します。

図 -74: リコンフィグレーション・ブロックの詳細1G/10GbE PHY IP コアはとても柔軟です。たとえば、エンハンスト PCS データパスにおいて、IEEE 1588v2 に準拠して、または準拠せずに、あるいは FEC を伴い、または伴わずにコンフィグレーションすることができます。

PCSController

TX EQ Controller

DFE Controller

CTLE Controller

PMA Controller

rcfg_data

rcfg_data

rcfg_data (1)

rcfg_data

Avalon-MMDecoder

Avalon-MM Bus

Avalon-MM Bus

Avalon-MM Bus

Avalon-MM reconfig_busy Signal

HSSIReconfigurationRequests

MGMT_CLK (2)

PCSReconfiguration

Interface

PMAReconfiguration

Interface

注:1. rcfg = リコンフィグレーション2. MGMT_CLK = マネジメント・クロック




167



• Arria 10 PMA アーキテクチャー (432 ページ)

• 10-Gbps Ethernet MAC IP Function User Guide .MAC における高精度時間プロトコル (Precision Time Protocol) 実装の一つの要素としてのレイテンシーについて詳しい情報を提供します。

2.6.4.4. クロック・インターフェイスとリセット・インターフェイス

TX PMA 向けに 1G データレートでクロックを生成するために、fPLL または CMU PLL を使用します。10G データレートでは、ATX PLL または CMU PLL を使用します。1G データレートでは、TX と RX のクロック周波数は 125 MHz であり、これは MAC データレートの 1/8 です。10G データレートでは、TX と RX のクロック周波数は 156.25 MHz であり、これは MAC データレートの 1/64 です。fPLL を使用して 156.25 MHz のクロックを直接的に生成することもでき、TX PLL からのクロックを 33 で分周することもできます。1G/10GbE PHY は、ボンディング・クロックをサポートしていません。

以下の図にこのコアのクロックの概要を示します。

図 -75: 標準と 10G の PCS ならびに TX PLL のクロック

xgmii_rx_clk156.25 MHz

xgmii_tx_clk156.25 MHz

1GbE/10GbE PHY

Standard RX PCS

TX PMAtx_coreclkin_1g

125 MHz

RX PMA

TX PLL

TX PLL

10


TX serial data8+1

GMII TX Data & Control

XGMII TX Data & Control

RX data

161.1 MHz (2)

red = datapath includes FEC

10 TX data

40

64

TX data

serial data

pll_ref_clk_10g644.53125 MHz or 322.265625 MHz

pll_ref_clk_1g125 MHz

Standard TX PCS


GMII RXData & Control

64 + 8

64 + 8

XGMII RX Data & Control recovered clk

257.8125 MHz (1)

rx_coreclkin_1g125 MHz

Enhanced RX PCS


Enhanced TX PCS

tx_pld_clk tx_pma_clkfractional

PLL

(instantiateseparately)

SGMIIPCS

SGMIIPCS

tx_pld_clk

8+1

6040

64 + 8

64 + 8125 MHz

注：1. 257.8125 MHz は10GbE 向けです。2. 161.1 MHz は10GbE 向けFEC クロックです。

以下の表にクロック信号とリセット信号をリストします。




tx_serial_clk_1g 入力外部 1G PLL から TX 高速シリアル・インターフェイス (HSSI) 回路を駆動するクロックです。ネイティブ PHY の tx_serial_clk 入力に接続されます。


continued...



168

http://www.altera.com/literature/ug/10Gbps_MAC.pdf



rx_cdr_refclk_1g 入力 RX HSSI 回路を駆動する RX 1G PLL のリファレンス・クロックです。ネイティブPHY の rx_cdr_refclk 入力に接続されます。

mgmt_clk 入力 Avalon-MM クロックであり、コントロール・システムクロックです。周波数の範囲は 100 MHz から 125 MHz です。

mgmt_clk_reset 入力アサートされると PHY 全体をリセットします。

xgmii_tx_clk 入力 MAC への XGMII TX インターフェイス向けクロックです。tx_div_clkout に接続します。これはネイティブ PHY の tx_coreclkin ポートを駆動します。

xgmii_rx_clk 入力 MAC とインターフェイスする XGMII RX 用のクロックです。インテルは、TSE で使用するために PLL に直接接続することを推奨します。ネイティブ PHY のrx_coreclkin を駆動します。周波数は 156.25 MHz または 312.5 MHz です。

tx_clkout 出力送信パラレルクロックです。HSSI の out_pld_pcs_tx_clk_out から供給されます。XGMII クロックまたは GMII クロックに供給するために使用することができますが、PHY がリコンフィグレーションされた場合には周波数が変更されます。周波数は 125、156.25、161、258、または 312.5 MHz です。

rx_clkout 出力受信パラレルクロックです。HSSI の out_pld_pcs_rx_clk_out から供給されます。PHY がリコンフィグレーションされた場合に周波数が変更さます。周波数は 125、156.25、161、258、または 312.5 MHz です。

tx_pma_clkout 出力送信 PMA クロックです。1588 モードの TX FIFO ならびに 1G TX および RXPCS のパラレル・データ・インターフェイス向けのクロックです。注：10G TX データパスを駆動するには tx_div_clkout または xgmii_tx_clk を使用してください。このクロックは 1G モード GMII/MII データ、および SyncE モードのために提供され、外部クロックソースをロックするためのリファレンスとして使用されるクロックです。周波数は 125、161、または 258 MHz です。

rx_pma_clkout 出力受信 PMA クロックです。1588 モードの RX FIFO ならびに 1G RX FIFO 向けのクロックです。注：10G RX データパスを駆動するには tx_div_clkout またはxgmii_rx_clk を使用してください。このクロックは SyncE モードのために提供され、外部クロックソースをロックするためのリファレンスとして使用されるクロックです。周波数は 125、161、または 258 MHz です。

tx_div_clk 出力ネイティブの PHY の tx_pma_div_clkout から供給される送信 33 分周クロックです。PHY が 1G モードにリコンフィグレーションされた場合に周波数が変更されるとしても、MAC インターフェイスを駆動するために xgmii_tx_clk クロック入力と xgmii_rx_clk クロック入力に接続することができます。周波数は 125、156.25、または 312.5 MHz です。

rx_div_clk 出力受信データから回復された受信 33 分周クロックです。オート・ネゴシエーション(AN) とリンク・トレーニング (LT) ロジックを駆動するクロックであり、ネイティブPHY の rx_pma_div_clkout ポートから供給されます。注：10G TX データパスを駆動するには tx_clkout または xgmii_rx_clk を使用してください。PHY が 1G モードにリコンフィグレーションされた場合に周波数が変更されます。周波数は 125、156.25、または 312.5 MHz です。

calc_clk_1g 入力 GIGE PCS 1588 モード向けのクロックです。すべてのスピードモードで高い精度を達成するために、calc_clk_1g の周波数に 80 MHz が推奨されます。加えて、80 MHz クロックは、125 MHz の pll_ref_clk_1g 入力と同じ ppm(parts per million) を有する必要があります。レートマッチ FIFO を伴わないランダムエラーを以下に示します。• 1000 Mbps での±1 ns• 100 Mbps での± 5 ns• 10 Mbps での± 25 ns


continued...



169







rx_data_ready 出力アサートされると、10G データの送信を開始できることを示します。xgmii_rx_clk と同期します。



2.6.4.5. 1G/10GbE PHY のパラメーター化


Arria 10 の 1G/10GbE and 10GBASE-KR PHY IP コアでは、Backplane-KR バリアントまたは1Gb/10Gb Ethernet バリアントのどちらかを選択することができます。1Gb/10Gb Ethernetバリアント (1G/10GbE) ではリンク・トレーニングとオート・ネゴシエーションの機能は実装されません。

1Gb/10Gb イーサネット PHY IP コアをパラメーター化するには、パラメーター・エディターで以下のステップを実行します。

1. IP カタログから Arria 10 1G/10GbE and 10GBASE-KR PHY をインスタンス化します。PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. Ethernet MegaCore Type の下にある IP variant リストから 1Gb/10Gb Ethernetを選択します。

3. 起点として、10GBASE-R パラメーター (139 ページ)、10M/100M/1Gb イーサネットのパラメーター (172 ページ)、Speed Detection のパラメーター (141 ページ)と、PHY アナログ・パラメーター (173 ページ)の表のパラメーター値を使用します。または、IP パラメーター・エディターの右側にある Presets タブから BackPlane_wo_1588 オプションを選択することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Generate HDL をクリックして、1Gb/10Gb Ethernet IP コアのトップレベル HDL ファイルを生成します。

注意: タイミング違反が表示されることがあります。タイミングパスが IP の内側であれば、この違反は無視することができます。これは今後リリースされる Quartus Prime ソフトウェアで修正される予定です。


• General Options (138 ページ)

• 10GBASE-R パラメーター (139 ページ)



170


• 10M/100M/1Gb イーサネットのパラメーター (172 ページ)

• Speed Detection のパラメーター (141 ページ)

• PHY アナログ・パラメーター (173 ページ)

2.6.4.5.1. General Options

General Options では、10GBASE-KR モードと共通のオプションを指定することができます。

表 130. General Options パラメーター


Enable internal PCSreconfiguration logic

OnOff

このパラメーターは、SYNTH_SEQ = 0 である際のみのオプションです。0にセットした際は、リコンフィグレーション・モジュールを含まず、start_pcs_reconfig または rc_busy ポートを有効にしません。1にセットした際は、1G および 10G モード間のリコンフィグレーションを開始するシンプルなインターフェイスを提供します。


OnOff

このパラメーターをオンにすると、1G モードおよび 10G モード向け IEEE1588 Precision Time Protocol ロジックが有効になります。

Enable M20K block ECCprotection

OnOff

このパラメーターをオンにすると、エンベデッド Nios CPU システムで誤り訂正コード (ECC) サポートが有効になります。このパラメーターはバックプレーン・バリアントでのみ有効です。

Enable tx_pma_clkout port OnOff

このパラメーターをオンにすると tx_pma_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable rx_pma_clkout port OnOff

このパラメーターをオンにすると rx_pma_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable tx_divclk port OnOff

このパラメーターをオンにすると tx_divclk ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable rx_divclk port OnOff

このパラメーターをオンにすると rx_divclk ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable tx_clkout port OnOff

このパラメーターをオンにすると tx_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable rx_clkout port OnOff

このパラメーターをオンにすると rx_clkout ポートがイネーブルされます。このポートについて詳しくは、クロック・インターフェイスとリセット・インターフェイスの項を参照してください。

Enable Hard PRBS supportand ADME support

OnOff

このパラメーターをオンにすると、ネイティブ PHY における ADME とハードPRBS データ生成とチェックロジックがイネーブルされます。トランシーバーのツールキット (TTK) は、ネイティブ PHY IP コアでイネーブルされているADME が必要です。

Reference clock frequency 644.53125 MHz322.265625 MHz



OnOff

このオプションをオンにすると、コアに rx_block_lock 出力とrx_hi_ber 出力が含まれます。

continued...



171




このパラメーターをオンにすると、コアに FEC とソフト 10GBASE-R PCSを実装するためのロジックが含まれます。これは 10G モードにのみ適用できます。

Set FEC_ability bit onpower up and reset

OnOff

このパラメーターをオンにすると、電源投入時とリセット時にコアが FEC 機能のビットである Assert KR FEC Ability ビット (0xB0[16]) をセットし、これにより、コアは FEC 機能をアサートします。このオプションはFEC 機能のために必要です。

Set FEC_Enable bit onpower up and reset

OnOff

このパラメーターをオンにすると、電源投入時とリセット時にコアに KRFEC Request ビット (0xB0[18]) をセットさせ、オート・ネゴシエーション時にコアに FEC 機能を要求させます。このオプションは FEC 機能に必要です。

関連情報クロック・インターフェイスとリセット・インターフェイス (142 ページ)

2.6.4.5.2. 10GBASE-R パラメーター

10GBASE-R パラメーターは、10GBASE-R PCS の基本的な機能を指定します。また、FEC オプションでは FEC 機能も指定できます。

表 131. 10GBASE-R パラメーター


10GbE Reference clockfrequency

644.53125 MHz322.265625 MHz



OnOff

このパラメーターをオンにすると、コアに rx_block_lock ポートとrx_hi_ber ポートが含まれます。

表 132. FEC Options



このパラメーターをオンにすると、コアに FEC とソフト 10GBASE-R PCSを実装するためのロジックが含まれます。

2.6.4.5.3. 10M/100M/1Gb イーサネットのパラメーター

10M/100M/1GbE パラメーターによって、MII インターフェイスのオプションおよび 1GbE のデータレートを指定できます。

表 133. 10M/100M/1Gb Ethernet


Enable 1Gb Ethernetprotocol

On このオプションをオンにすると、コアに GMII インターフェイスおよび関連するロジックが含まれます。

continued...



172



Off

Enable 10Mb/100MbEthernet functionality

OnOff

このオプションをオンにすると、コアに MII PCS が含まれます。また、GbE ラインレート用に MAC に 10M/100M インターフェイスを実装する 4-speedモードもサポートされます。

PHY ID (32 bits) 32 ビット値特定の種類の PCS で固有の識別子として機能するオプショナルの 32 ビット値です。識別子には以下の要素が含まれます。• ビット 3～24 の IEEE によって割り当てられた OUI

(Organizationally Unique Identifier)• 6 ビットのモデル番号• 4 ビットのリビジョン番号未使用の場合、0x00000000 のデフォルト値を変更しないでください。

PHY core version (16 bits) 16 ビット値 PHY コアのバージョンを識別するオプショナルの 16 ビット値です。

2.6.4.5.4. Speed Detection のパラメーター

速度検出オプションを選択することにより、PHY は、1G/10GbE をサポートしているがオート・ネゴシエーションを無効にされているリンクパートナーを検出できるようになります。オート・ネゴシエーション中、AN がリンクパートナーからの DME (Differential Manchester Encoding) ページを検出できない場合、シーケンサーは、有効な 1G または 10GbE パターンが検出されるまで 1GbE と 10GbE モード (速度およびパラレル検出) へのリコンフィグレーションを続けます。

表 134. Speed Detection


Enable automatic speeddetection

OnOff

このオプションを On にすると、オート・ネゴシエーション・ブロックが AN データを検出できない場合に 1G または 10GbE を検出するためのリコンフィグレーション要求を送信するシーケンサー・ブロックがコアに含まれます。

Avalon-MM clock frequency 100 ～ 162 MHz phy_mgmt_clk のクロック周波数を指定します。


504 ms link_status が FAIL または OK にセットされるまでの時間を指定します。link_status が OK にセットされる前にlink_fail_inhibit_time の設定時間に達すると、リンクが失敗します。適正範囲は 500 ～ 510 ms です。詳しくは IEEE Std 802.3ap-2007の 73 項で「Auto Negotiation for Backplane Ethernet」を参照してください。


40 ～ 50 ms link_status が FAIL または OK にセットされるまでの時間を指定します。link_status が OK にセットされる前にlink_fail_inhibit_time の設定時間に達すると、リンクが失敗します。適正範囲は 40 ～ 50 ms です。

Enable PCS-Mode port OnOff

PCS-Mode ポートをイネーブルまたはディスエーブルします。

2.6.4.5.5. PHY アナログ・パラメーター

Quartus Prime Assignment Editor、Pin Planner、または Quartus Prime Settings File (.qsf)を使用して、アナログのパラメーターを指定できます。



173


2.6.4.6. 1G/10GbE PHY インターフェイス

図 -76: 1G/10GbE PHY トップレベルの信号

xgmii_tx_dc[71:0]xgmii_tx_clkxgmii_rx_dc[71:0]xgmii_rx_clkgmii_tx_d[7:0]gmii_rx_d[7:0]gmii_tx_engmii_tx_errgmii_rx_errgmii_rx_dv

led_char_errled_link

led_disp_errled_an

mgmt_clkmgmt_clk_resetmgmt_address[10:0]mgmt_writedata[31:0]mgmt_readdata[31:0]mgmt_writemgmt_readmgmt_waitrequest

tx_serial_clk_10grx_cdr_ref_clk_10grx_cdr_ref_clk_1gtx_pma_clkoutrx_pma_clkouttx_clkoutrx_clkouttx_pma_div_clkoutrx_pma_div_clkouttx_analogresettx_digitalresetrx_analogresetrx_digitalresetusr_seq_reset

1G/10GbE Top-Level Signalsrx_serial_datatx_serial_data

rx_block_lockrx_hi_ber


rx_syncstatustx_pcfifo_error_1grx_pcfifo_error_1g

rx_clksliprx_data_ready

TransceiverSerial Data

XGMIIGMII

Interfaces

Avalon-MM PHYManagement

Interface

Clocks andReset

Interface

Status

tx_serial_clk_1g

rx_latency_adj_1g[21:0]tx_latency_adj_1g[21:0]

led_panel_link

mii_tx_d[3:0]mii_tx_enmii_tx_err

mii_rx_d[3:0]mii_rx_dvmii_rx_err

mii_colmii_crs

MII Interfaces

パラメーター・エディターで表示されるブロック図は、外部ピンとインターフェイス・タイプをラベルし、インターフェイス名をボックス内に配置します。インターフェイス・タイプとインターフェイス名は_hw.tclファイルで提供されます。Show signals をオンにすると、block diagram にすべてのトップレベル信号名が表示されます。_hw.tcl について詳しくは、 Quartus Prime Handbook volume 1 のComponent Interface Tcl Reference の章を参照してください。

注意: インテルは、この図に示された信号の一部を非推奨としています。これらの信号の概要に、信号が機能的ではないことが示されています。

関連情報Component Interface Tcl Reference



174

http://www.altera.com/literature/hb/qts/qsys_tcl.pdf


2.6.4.6.1. クロック・インターフェイスとリセット・インターフェイス




tx_serial_clk_1g 入力 1G PLL から 1G PHY TX PMA を駆動する高速クロックです。GbE を使用しない場合にはこのクロックは必要ありません。このクロックの周波数は 625 MHz です。


rx_cdr_ref_clk_1g 入力 1G PHY RX PLL のリファレンス・クロックです。周波数は 125 MHz です。このクロックは、1G が有効にされた場合にのみ必要です。

tx_pma_clkout 出力 10G TX PCS および 1G TX PCS パラレルデータの駆動に使用するクロックです。たとえば、ハード PCS を 10G モードで FEC を有効にせずにリコンフィグレーションした場合の周波数は 257.81 MHz です。FEC を有効にした 10G では周波数は 161.13 MHz です。

rx_pma_clkout 出力 10G RX PCS および 1G RX PCS パラレルデータの駆動に使用するクロックです。たとえば、ハード PCS を 10G モードで FEC を有効にせずにリコンフィグレーションした場合の周波数は 257.81 MHz です。FEC を有効にした 10G では周波数は 161.13 MHz です。

tx_clkout 出力 TX パラレル・データ・ソース・インターフェイス用の XGMII/GMII TX クロックです。このクロック周波数は、10G モードでは 257.81 MHz で、FEC を有効にすると 161.13 MHz です。

rx_clkout 出力 RX パラレル・データ・ソース・インターフェイス用の XGMII RX クロックです。このクロック周波数は、10G モードでは 257.81 MHz で、FEC を有効にすると161.13 MHz です。

tx_pma_div_clkout 出力 TX シリアライザーからの 33 分周されたクロックです。このクロックをxgmii_tx_clk または xgmii_rx_clk に使用します。10G での周波数は156.25 MHz です。周波数は、FEC の有効または無効にかかわらず同一です。

rx_pma_div_clkout 出力 CDR リカバリークロックからの 33 分周されたクロックです。10G での周波数は156.25 MHz です。周波数は、FEC の有効または無効にかかわらず同一です。このクロックは、10G RX データパスのクロック駆動には使用されません。










175


2.6.4.6.2. データ・インターフェイス

表 136. XGMII 信号MAC は TX XGMII 信号を 10GbE PHY に駆動します。10GbE PHY は RX XGMII 信号を MAC に駆動します。


10GbE XGMII データ・インターフェイス

xgmii_tx_dc[71:0]

入力 xgmii_tx_clkに同期

8 レーンの XGMII データとコントロールです。各レーンは 8 ビットのデータと 1 ビットのコントロールで構成されています。

xgmii_tx_clk 入力クロック信号シングル・データレート (SDR) XGMII TX インターフェイスから MAC へのクロックです。xgmii_rx_clk に接続する必要があります。このクロックは tx_div_clkout に接続することができます。ただしインテルは、トリプル・スピード・イーサネット IP ファンクションで使用するために PLL に接続することを推奨します。1G での周波数は 125 MHz で、10G では156.25 MHz です。このクロックは MAC から駆動されます。周波数は、FEC の有効または無効にかかわらず同一です。

xgmii_rx_dc[71:0]

出力 xgmii_rx_clkに同期

8 レーンの RX XGMII データとコントロールです。各レーンは 8 ビットのデータと 1 ビットのコントロールで構成されています。

xgmii_rx_clk 入力クロック信号 SDR XGMII RX インターフェイスから MAC へのクロックです。このクロックは tx_div_clkout に接続することができます。ただしインテルは、トリプル・スピード・イーサネット IP ファンクションで使用するために PLLに接続することを推奨します。1G での周波数は 125 MHz で、10G では156.25 MHz です。このクロックは MAC から駆動されます。周波数は、FEC の有効または無効にかかわらず同一です。

2.6.4.6.3. 標準 SDR XGMII データへの XGMII のマッピング

表 137. 標準 SDR XGMII インターフェイスへの TX XGMII のマッピング72 ビットの TX XGMII データバス・フォーマットは、標準的な SDR XGMII インターフェイスとは異なります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インターフェイスへのマッピングを示します。















continued...



176






表 138. 標準 SDR XGMII インターフェイスへの RX XGMII のマッピング72 ビットの RX XGMII データバス・フォーマットは、標準的な SDR XGMII インターフェイスとは異なります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インターフェイスへのマッピングを示します。

信号名 XGMII 信号名説明

















2.6.4.6.4. GMII インターフェイス

GMII インターフェイス信号は PHY と送受信するデータを駆動します。

表 139. GMII インターフェイスのポート


gmii_tx_d[7:0] 入力データがエンコードされ、リンクパートナーに送信されます。この信号はtx_clkout で駆動されます。

gmii_tx_en 入力 GMII TX のコントロール信号です。tx_clkout と同期します。

gmii_tx_err 入力 GMII TX のエラー信号です。tx_clkout と同期します。

gmii_rx_d[7:0] 出力データがエンコードされ、リンクパートナーに送信されます。この信号はtx_clkout で駆動されます。

gmii_rx_dv 出力 GMII RX のコントロール信号です。tx_clkout と同期します。

continued...



177



gmii_rx_err 出力 GMII RX のエラー信号です。tx_clkout と同期します。

led_char_err 出力 10 ビット・キャラクター・エラーです。誤りを含む 10 ビット・キャラクターが検出されると rx_clkout_1g で 1 サイクルの間アサートされます。

led_link 出力

led_disp_err 出力アサートされると、この信号は 10 ビットのランニング・ディスパリティーのエラーを示します。1 つのディスパリティー・エラーが検出されるとrx_clkout_1g で 1 サイクルの間アサートされます。ランニング・ディスパリティー・エラーは、現在と 1 つ前の受信グループだけでなく、それまでに受信したグループからエラーが検知されていることを示しています。

led_an 出力この信号は、オート・ネゴシエーションのステータスを示します。オート・ネゴシエーションが完了すると、PCS 機能がこの信号をアサートします。

2.6.4.6.5. シリアルデータ・インターフェイス

表 140. シリアルデータ信号


rx_serial_data 入力 RX シリアル入力データ

tx_serial_data 出力 TX シリアル出力データ

2.6.4.6.6. コントロールおよびステータス・インターフェイス



led_link 出力 tx_clkout に同期アサートされると、リンク同期の成功を示します。

led_disp_err 出力 rx_clkout に同期 10 ビットのランニング・ディスパリティーのエラーを示すディスパリティー・エラー信号です。1 つのディスパリティー・エラーが検出されるとrx_clkout_1g での 1 サイクルの間アサートされます。ランニング・ディスパリティー・エラーは、それまでに受信したデータだけでなく、その時点で受信しているグループにエラーがあることを示しています。

led_an 出力 rx_clkout に同期 37 項のオート・ネゴシエーション・ステータスです。PCS 機能は、オート・ネゴシエーションが完了するとこの信号をアサートします。

led_panel_link 出力 mgmt_clk に同期アサートされると、この信号は、次の動作を示します。

モード動作

1000 Base-X without Auto-negotiation


continued...



178



モード動作

SGMII mode without Auto-negotiation


1000 Base-X with Auto-negotiation


SGMII mode with MACmode Auto-negotiation


rx_block_lock 出力 rx_clkout に同期ブロック・シンクロナイザーが同期を確立したことを示すためにアサートされます。

rx_hi_ber 出力 rx_clkout に同期同期ヘッダーの High ビット・エラー・レートが 10-4 を超過したことを示すために BER モニターブロックによってアサートされます。

rx_is_lockedtodata

出力非同期信号アサートされると、RX チャネルが入力データにロックされたことを示します。

tx_cal_busy 出力 mgmt_clk に同期アサートされると、TX チャネルがキャリブレーションされていることを示します。

rx_cal_busy 出力 mgmt_clk に同期アサートされると、RX チャネルがキャリブレーションされていることを示します。

tx_pcfifo_error_1g

出力 N/A アサートされる場合、標準 PCS の TX 位相補償 FIFO がフル、または空のどちらかであることを示します。

rx_pcfifo_error_1g

出力 N/A アサートされる場合、標準 PCS の RX 位相補償 FIFO がフル、または空のどちらかであることを示します。

lcl_rf 入力 xgmii_tx_clk に同期アサートされると RF (Remote Fault) を示します。MAC はこの障害信号をリンクパートナーに送信します。Auto NegotiationAdvanced Remote Fault レジスター (0xC2) の D13 ビットが、このエラーを記録します。

rx_clkslip 入力非同期信号アサートされると、ワード・アライメントをするために、デシリアライザーがシリアルビットを 1 つスキップした、もしくはシリアルクロックを1 サイクルの間ポーズしたことを示します。その結果として、クロックスリップ動作時には、パラレルクロックの周期が 1 ユニット・インターバル (UI) 延長されます。これはオプションの制御入力信号です。

rx_data_ready 出力 xgmii_rx_clk に同期アサートされると、MAC が PHY へのデータ送信を開始できることを示します。


出力 xgmii_rx_clk に同期 1588 を有効にした際に、この信号は 10G モードでの RX PCS および PMA データパスのリアルタイムのレイテンシーを XGMII クロックサイクル (156.25 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～15 はクロックサイクル数を示します。

continued...



179




出力 xgmii_tx_clk に同期 1588 を有効にした際に、この信号は 10G モードでの TX PCS および PMA データパスのリアルタイムのレイテンシーを XGMII クロックサイクル (156.25 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～15 はクロックサイクル数を示します。


出力 gmii_rx_clk に同期 1588 を有効にした際に、この信号は 1G モードでの RX PCS および PMA データパスのリアルタイムのレイテンシーを GMII クロックサイクル (125 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～21 はクロックサイクル数を示します。


出力 gmii_tx_clk に同期 1588 を有効にした際に、この信号は 1G モードでの TX PCS およびPMA データパスのリアルタイムのレイテンシーを GMII クロックサイクル (125 MHz) で出力します。ビット 0～9 はフラクショナル数でのクロックサイクルを示します。ビット 10～21 はクロックサイクル数を示します。

2.6.4.6.7. MII

表 142. MII 信号

信号名入力/出力

説明

MII 送信インターフェイスです。

mii_tx_d[3:0] 入力 MII 送信データバスです。

mii_tx_en 入力この信号は、mii_tx_d[3:0] でのデータが有効であることを示すためにアサートされます。

mii_tx_err 入力この信号は、送信されたフレームが無効であることを PHY デバイスに示すためにアサートされます。

MII 受信インターフェイス

mii_rx_d[3:0] 出力 MII 受信データバスです。

mii_rx_dv 出力この信号は、mii_rx_d[3:0] でのデータが有効であることを示すためにアサートされます。CRCフィールドの初のプリアンブル・バイトから後のバイトが受信されるまで、フレーム受信の間アサートされ続けます。

mii_rx_err 出力この信号は、現行フレームにエラーデータが含まれていることを示すために PHY デバイスによってアサートされます。

mii_col 出力衝突検出の信号です。この信号は、フレーム送信中に衝突が検出されたことを示すために PCS 機能によってアサートされます。

mii_crs 出力キャリアセンス検出の信号です。この信号は、送受信アクティビティがイーサネット回線上で検出されたことを示すために PCS 機能によってアサートされます。

2.6.4.6.8. ダイナミック・リコンフィグレーション・インターフェイス

ダイナミック・リコンフィグレーション・インターフェイス信号を使用して、1G および 10G データレート間を動的に変更できます。

表 143. ダイナミック・リコンフィグレーション・インターフェイス信号


rc_busy 出力 mgmt_clk に同期アサートされると、リコンフィグレーションが進行中であることを示します。mgmt_clk に同期します。この信号は以下の条件下でのみ使用可能になります。

continued...



180



• Enable internal PCS reconfiguration logic をオンにする

start_pcs_reconfig

入力 mgmt_clk に同期アサートされると、PCS のリコンフィグレーションを開始します。mgmt_clk でサンプリングされます。この信号は以下の条件下でのみ使用可能になります。• Enable internal PCS reconfiguration logic をオンに

する

mode_1g_10gbar 入力 mgmt_clk に同期この信号は、PCS に行く 1G または 10G どちらかの tx-parallel-data を選択します。以下の状況下でのみ 1G/10G アプリケーション(バリアント) に使用されます。• シーケンサー (自動レート検出) が有効にされていない• 1G モードが有効にされている

2.6.4.7. Avalon-MM レジスター・インターフェイス

Avalon-MM スレーブ・インターフェイス信号はすべてのレジスターへのアクセスを提供します。



mgmt_clk 入力クロック Avalon-MM PHY 管理インターフェイスを制御するクロック信号です。PHY 管理インターフェイスとトランシーバー・リコンフィグレーションに同じクロックを使用する場合には、トランシーバー・リコンフィグレーション・クロックの仕様を満たすために周波数を 100～125 MHzに制限する必要があります。

mgmt_clk_reset 入力非同期リセット PHY 管理インターフェイスをリセットします。この信号はアクティブHigh であり、レベル・センシティブです。

mgmt_addr[10:0] 入力 mgmt_clk に同期 11 ビットの Avalon-MM アドレスです。

mgmt_writedata[31:0]

入力 mgmt_clk に同期入力データです。

mgmt_readdata[31:0]

出力 mgmt_clk に同期出力データです。

mgmt_write 入力 mgmt_clk に同期書き込み信号です。アクティブ High です。

mgmt_read 入力 mgmt_clk に同期読み出し信号です。アクティブ High です。

mgmt_waitrequest 出力 mgmt_clk に同期アサートされると、Avalon-MM スレーブ・インターフェイスが読み出しまたは書き込み要求に応答できないことを示します。アサートされた際には、Avalon-MM スレーブ・インターフェイスへのコントロール信号を一定に保つ必要があります。


2.6.4.7.1. レジスターの定義

Avalon-MM マスター・インターフェイス信号はコントロールおよびステータスレジスターへのアクセスを提供します。

以下の表に、Avalon-MM インターフェイスを介してアクセスすることができるコントロールおよびステータスレジスターを示します。単独のアドレス空間ですべてのレジスターにアクセスすることができます。

注意: 特に記述がない限り、すべてのレジスターのデフォルト値は 0 です。



181



注意: 指定されていないレジスターに書き込みをしないでください。

表 145. 1G/10GbE レジスターの定義


ビット読出(R) /書込 (W)


0x4B0 0 RW Reset SEQ 1 にセットされると、10GBASE-KR シーケンサー (自動レート検出ロジック)をリセットし、PCS リコンフィグレーションを開始し、また、オート・ネゴシエーション (AN) とリンク・トレーニング (LT) が有効 (10GBASE-KR モード) にされている場合には AN か LT またはその両方を再開します。SEQ ForceMode[2:0]がこれらのモードを強制します。このリセットはセルフクリアします。

1 RW Disable AN Timer AN 無効タイマーです。無効にされた (Disable AN Timer = 1) 場合には、AN は動かなくなり、リンクパートナーがこの機能を含んでいない場合には、ABILITY_DETECT 機能を削除するためにソフトウェアのサポートが必要になります。さらに、リンクが ACKNOWLEDGE_DETECT ステートから動かなくなった場合には、ソフトウェアはリンクをループバック・モードから出さなければならなくなります。このタイマーを有効にするには Disable AN Timer= 0 にセットします。

2 RW Disable LF Timer 1 にセットされると、リンク障害タイマーを無効にします。0 にセットされると、リンク障害タイマーが有効にされます。

3 RW fail_lt_if_ber 1 にセットされると、後の LT 測定がゼロ以外の数です。不成功時の動作として扱います。0 ＝正常です。

7:4 RW SEQ Force Mode[2:0] 0x4B0[7:4]ビットの変更 (強制) により必要なデータモードへ切り替える際に、「強制しない」のモード (0x4B0[7:4] = 4'b0000) 以外では、ResetSEQ (0x4B0[0]) に 1 を書き込む必要があります。以下のエンコードが定義されています。• 0000：強制しない• 0001：GbE• 0010：XAUI• 0100：10GBASE-R• 0101：10GBASE-KR• 1100：10GBASE-KR FEC

8 RW Enable Arria 10Calibration

1 にセットされると、PCS ダイナミック・リコンフィグレーションの一部としてのArria 10 HSSI のリコンフィグレーション・キャリブレーションを有効にします。0 は、PCS をリコンフィグレーションする際のキャリブレーションをスキップします。

16 RW KR FEC enable 171.0 1 にセットされると、FEC が有効にされます。0 にセットされると、FEC が無効にされます。CAPABLE_FEC パラメーター値へとリセットします。

17 RW KR FEC enable errind 171.1

1 にセットされると、KR PHY FEC デコードエラーが PCS に通知されます。0にセットされると、FEC エラーは PCS に通知されません。詳しくは IEEE802.3ap-2007 の 74.8.3 項を参照してください。

18 RW KR FEC request 1 にセットされると、FEC 要求を有効にします。このビットを変更する際に、新しい値で再ネゴシエーションするために Reset SEQ (0x4B0[0]) をアサートする必要があります。0 にセットされると、FEC 要求を無効にします。

0x4B1 0 R SEQ Link Ready アサートされると、シーケンサーがリンクの準備ができていることを示します。

1 R SEQ AN timeout アサートされると、シーケンサーの AN がタイムアウトしています。シーケンサーが AN を再開すると、このビットはラッチされ、リセットされます。

2 R SEQ LT timeout セットされると、シーケンサーがタイムアウトしていることを示します。

13:8 R SEQ ReconfigMode[5:0]

PCS リコンフィグレーションのためのシーケンサーのモードを指定します。以下のモードが定義されています。

continued...



182





• ビット 8、モード[0]：AN モード• ビット 9、モード[1]：LT モード• ビット 10、モード[2]：10G データモード• ビット 11、モード[3]：GbE データモード• ビット 12、モード[4]：XAUI のために予約• ビット 13、モード[5]：10G FEC モード

16 R KR FEC ability170.0

1 にセットされると、10GBASE-KR PHY が FEC をサポートすることを示します。SYNTH_FEC パラメーターとしてセットします。詳しくは IEEE802.3ap-2007 の 45.2.1.84 項を参照してください。

17 R KR FEC err indability 170.0

1 にセットされると、10GBASE-KR PHY が FEC デコードエラーを PCS にレポートできることを示します。詳しくは IEEE 802.3ap-2007 の 74.8.3 項を参照してください。

0x4B2 0:10 RW 予約済み —

11 RWSC KR FEC TX ErrorInsert

1 を書き込むと、トランスコーダとバーストエラー設定に基づいて TX FEC へ1 エラーパルスを挿入します。

31:15 RWSC 予約済み —

0x4B5～0x4BF

40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために意図的に空のままにしておきます。

0x4C0(35)

0 RW AN enable 1 にセットされると、AN 機能を有効にします。デフォルト値は 1 です。詳しくはIEEE 802.3ap-2007 の 73.8 項 Management Register Requirementsでビット 7.0.12 を参照してください。

1 RW AN base pages ctrl 1 にセットされると、ユーザー・ベース・ページが有効にされます。ユーザー・ベース・ページの Low/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ベース・ページが無効にされ、ステートマシンが送信用のベースページを生成します。

2 RW AN next pages ctrl 1 にセットされると、ユーザー・ネクスト・ページが有効にされます。ユーザー・ネクスト・ページの Low/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ネクスト・ページが無効にされ、ステートマシンが送信用のネクストページとして NULL メッセージを生成します。

3 RW Local device remotefault

1 にセットされると、ローカルデバイスは AN のページ内の Remote Fault を通知します。0 にセットされると、障害は発生していません。

4 RW Force TX noncevalue

1 にセットされると、TX Nonce 値を強制して UNH テストモードをサポートします。0 にセットされると正常動作です。

5 RW Override ANParameters Enable

1 にセットされると AN_TECH、AN_FEC、AN_PAUSE パラメーターを無効にし、代わりに 0xC3 にあるビットを使用します。リコンフィグレーションするためにシーケンサーをリセットし、AN モードで再開する必要があります。0 にセットされると正常動作であり、0xB0 のビット 0 と 0xC3 のビット[30:16]で使用されます。

0x4C1 0 RW Reset AN 1 にセットされると、すべての 10GBASE-KR AN ステートマシンをリセットします。このビットはセルフクリアします。

continued...

(35) これらのレジスターのビットは、10GBASE-KR モードにのみ適用されます。



183





4 RW Restart AN TX SM 1 にセットされると、10GBASE-KR TX ステートマシンを再開します。このビットはセルフクリアし、また、このビットは TX ステートマシンが AN ステートである際にのみアクティブです。詳しくは IEEE 802.3ap-2007 の 73.8 項Management Register Requirements でビット 7.0.9 を参照してください。

8 RW AN Next Page アサートされると、新しいネクストページ (NP) Info を送信する準備ができています。このデータは XNP TX レジスターにあります。0 であれば、TX インターフェイスは NULL ページを送信します。このビットはセルフクリアします。NPは Link Codeword のビット D15 でエンコードされます。詳しくは、IEEE802.3ap-2007 の 73.6.9 項および 45.2.7.6 項のビット 7.16.15 を参照してください。

0x4C2 1 RO AN page received 1 にセットされると、ページが受信されています。0 であれば、ページが受信されていません。レジスターが読み出されると、現在の値はクリアされます。詳しくは IEEE 802.3ap-2007 の 73.8 項でビット 7.1.6 を参照してください。

2 RO AN Complete アサートされると、AN が完了しています。0 であれば、AN が進行中です。詳しくは IEEE 802.3ap-2007 の 73.8 項でビット 7.1.5 を参照してください。

3 RO AN ADV Remote Fault 1 にセットされると、障害情報がリンクパートナーに送信されています。0 であれば、障害が発生していません。レジスターが読み出されると、現在の値はクリアされます。RF (Remote Fault) は、ベース Link Codeword のビット D13にエンコードされます。詳しくは IEEE 802.3ap-2007 の 73.6.7 でビット7.16.13 を参照してください。

4 RO AN RX SM Idle 1 にセットされると、AN ステートマシンはアイドル状態です。受信データは 73項に適合していません。0 であれば、AN が進行中です。

5 RO AN Ability 1 にセットされると、トランシーバー PHY が AN を行うことができます。0 にセットされると、トランシーバー PHY は AN を行うことができません。バリアントに AN が含まれている場合、このビットは 1 に固定されます。詳しくは IEEE802.3ap-2007 の 45 項で 7.1.3 と 7.48.0 を参照してください。

6 RO AN Status 1 にセットされると、リンクは UP です。0 であれば、リンクは DOWN です。レジスターが読み出されると、現在の値はクリアされます。詳しくは IEEE802.3ap-2007 の 45 項で 7.1.2 を参照してください。

7 RO LP AN Ability 1 にセットされると、リンクパートナーが AN を行うことができます。0 であれば、リンクパートナーが AN を行うことができません。詳しくは IEEE802.3ap-2007 の 45 項で 7.1.0 を参照してください。

8 RO FEC negotiated –enable FEC from SEQ

1 にセットされると、PHY は FEC を行うためにネゴシエーションされます。0にセットされると、PHY は FEC を行うためのネゴシエーションをされません。

0x4C2 9 RO Seq AN Failure 1 にセットされると、シーケンサーの AN の失敗が検出されています。0 にセットされると、AN の失敗は検出されていません。

17:12 RO KR AN LinkReady[5:0]

73.10.1 に記載されているようにサポートされるリンク用に、an_receive_idle = true とリンク・ステータスのワンホット・エンコーディングを提供します。以下のエンコーディングが定義されています。• 6'b000000：1000BASE-KX• 6'b000001：10GBASE-KX4• 6'b000100：10GBASE-KR• 6'b001000：40GBASE-KR4• 6'b010000：40GBASE-CR4• 6'b100000：100GBASE-CR10

0x4C3 15:0 RW User base page low AN TX ステートマシンは、AN ベースページの ctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。

continued...



184





• [15]：ネクスト・ページビット• [14]：SM に制御される ACK• [13]：Remote Fault ビット• [12:10]：ポーズビット• [9:5]：ステートマシンによりセットされる Echoed Nonce• [4:0]：セレクターオート・ジェネレーション TX ステートマシンは PRBS ビット 49 を生成します。

21:16 RW OverrideAN_TECH[5:0]

現在の値を上書きする AN_TECH 値です。以下のビットが定義されています。• ビット 16 = AN_TECH[0] = 1000BASE-KX• ビット 18 = AN_TECH[2] = 10GBASE-KR有効にするには 0x4C0 ビット 5 をセットする必要があります。

25:24 RW OverrideAN_FEC[1:0]

現在の値を上書きする AN_FEC 値です。以下のビットが定義されています。• ビット 24 = AN_FEC[0] = 機能• ビット 25 = AN_FEC[1] = 要求有効にするには 0xC0 ビット 5 をセットする必要があります。

30:28 RW OverrideAN_PAUSE[2:0]

現在の値を上書きする AN_PAUSE 値です。以下のビットが定義されています。• ビット 28 = AN_ PAUSE[0] = ポーズ機能• ビット 29 = AN_ PAUSE[1] = 非対称方向• ビット 30 = AN_ PAUSE[2] = 予約有効にするには 0x4C0 ビット 5 をセットする必要があります。

0x4C4 31:0 RW User base page high AN TX ステートマシンは、AN ベースページの ctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。• [29:5]：Technology Ability であるページビット 45:21 に対応する• [4:0]：TX Nonce ビットであるビット 20:16 に対応するAN TX ステートマシンは PRBS ビット 49 を生成します。

0x4C5 15:0 RW User Next page low AN TX ステートマシンは、AN ネクストページの ctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：MP (Message Page) ビット• [12]：ACK2 ビット• [11]：トグルビット詳しくは IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page encodings を参照してください。PRBS ビットのビット 49 は AN TX ステートマシンにより生成されます。

0x4C6 31:0 RW User Next page high AN TX ステートマシンは、AN ネクストページの ctrl ビットがセットされた場合にこれらのビットを使用します。ビット[31:0]はページビット[47:16]に対応します。PRBS ビットのビット 49 は AN TX ステートマシンにより生成されます。

0x4C7 15:0 RO LP base page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：RF ビット• [12:10]：ポーズビット• [9:5]：ステートマシンによりセットされる Echoed Nonce• [4:0]：セレクター

continued...



185





0x4C8 31:0 RO LP base page high AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [31:30]：予約• [29:5]：Technology Ability であるページビット[45:21]に対応する• [4:0]：TX Nonce ビットであるビット[20:16]に対応する

0x4C9 15:0 RO LP Next page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。• [15]：ネクスト・ページビット• [14]：ステートマシンに制御される ACK• [13]：MP ビット• [12]：ACK2 ビット• [11]：トグルビット詳しくは、IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page encodings を参照してください。

0x4CA 31:0 RO LP Next page high AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。ビット[31:0]はページビット[47:16]に対応します。

0x4CB 24:0 RO AN LP ADVTech_A[24:0]

73 項 Auto-Negotiation の Technology Ability フィールドビットを受け取ります。10GBASE-KR PHY は、A0 と A2 をサポートしています。以下のプロトコルが定義されています。• A0 1000BASE-KX• A1 10GBASE-KX4• A2 10GBASE-KR• A3 40GBASE-KR4• A4 40GBASE-CR4• A5 100GBASE-CR10• A24:6 は予約詳しくは IEEE 802.3ap-2007 の 73.6.4 項および 45 項の AN LP basepage ability registers の (7.19～7.21) を参照してください。

26:25 RO AN LP ADVFEC_F[1:0]

受け取った FEC 機能ビット (F0:F1) はベース Link Codeword のビットD46:D47 にエンコードされます。F0 は FEC 機能です。F1 は FEC 要求です。詳しくは IEEE 802.3ap-2007 の 73.6.5 項を参照してください。

27 RO AN LP ADV RemoteFault

受信した RF (Remote Fault) 機能ビットです。RF は、73 項 AN にあるベース Link Codeword のビット D13 にエンコードされます。詳しくは IEEE802.3ap-2007 の 73.6.7 項および 45 項の AN LP base page abilityregisters の (7.19～7.21) を参照してください。

30:28 RO AN LP ADV PauseAbility_C[2:0]

受信したポーズ機能ビットです。ポーズ (C0:C1) は、以下に示すように 73 項AN にあるベース Link Codeword のビット D11：D10 にエンコードされます。• Annex 28B で定義されているように、C0 は PAUSE と同じ• Annex 28B で定義されているように、C1 は ASM_DIR と同じ• C2 は予約詳しくは IEEE 802.3ap-2007 の 45 項で AN LP base page abilityregisters の bit (7.19～7.21) を参照してください。

0x4D0 0 RW Link Trainingenable

1 であれば、10GBASE-KR スタートアップ・プロトコルを有効にします。0 であれば、10GBASE-KR スタートアップ・プロトコルを無効にします。デフォルト値は 1 です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項および10GBASE-KR PMD control register bit (1.150.1) を参照してください。

1 RW dis_max_wait_tmr 1 にセットされると、LT max_wait_timer を無効にします。ビットエラー・レート (BER) タイマー値をより長く設定した際の特性評価モード用に使用します。

continued...



186





2 RW quick_mode 1 にセットされると、init およびプリセット値のみで良の BER を計算します。

3 RW pass_one 1 にセットされると、も低い BER を探る際に、BER アルゴリズムは初の極小値を超えて検討します。デフォルト値は 1 です。

7:4 RW main_step_cnt [3:0] 各メインタップの更新のためのイコライゼーション・ステップの数を指定します。内部アルゴリズムがテストをするための約 20 の設定があります。有効範囲は1～15 です。デフォルト値は 4'b0010 です。

11:8 RW prpo_step_cnt [3:0] 各プリタップとポストタップの更新のためのイコライゼーション・ステップの数を指定します。16 ～ 31 ステップから指定可能です。デフォルト値は 4'b0001です。

0x4D0 14:12 RW equal_cnt [2:0] エラーカウントにヒステリシスを付加して極小値を回避します。以下の値が定義されています。• 000 = 0• 001 = 1• 010 = 2• 011 = 3• 100 = 4• 101 = 8• 110 = 16• 111 =予約デフォルト値は 010 です。

15 RW disable InitializePMA onmax_wait_timeout

1 にセットされると、PMA 値 (VOD、プリタップ、ポストタップ) がTraining_Failure ステートに入る際に初期化されません。これはmax_wait_timer_done が training_failure = true (reg0xD2 bit 3) をセットした際に発生します。UNH (University of NewHampshire) テストに使用します。0 にセットされると、PMA 値がTraining_Failure ステートに入る際に初期化されます。詳しくは IEEE802.3ap-2007 の図 72-5 を参照してください。

16 RW Ovride LP Coefenable

1 にセットされると、リンクパートナーのイコライゼーション係数を上書きします。ソフトウェアは、リンクパートナーの TX イコライザーの係数に送信された更新コマンドを変更します。0 にセットされると、リンクパートナーの係数を決定するためにリンク・トレーニング・ロジックを使用します。0x4D1 ビット 4 と0x4D4 ビット[7:0]と併せて使用します。

17 RW Ovride Local RXCoef enable

1 にセットされると、ローカルデバイス・イコライゼーション係数生成プロトコルを上書きします。セットされた際に、ソフトウェアがローカル TX イコライザーの係数を変更します。0 にセットされると、ローカルデバイスの係数を決定するために、リンクパートナーから受け取った更新コマンドを使用します。0x4D1ビット 8 および 0x4D4 ビット[23:16]と併せて使用します。デフォルト値は 1です。

0x4D0 22 RW adp_ctle_mode 予約。デフォルト= 000

28:24 RW Manual ctle 予約

31:29 RW max_post_step[2:0] 予約

0x4D1 0 RW Restart Linktraining

1 にセットされると、10GBASE-KR スタートアップ・プロトコルをリセットします。0 にセットされると、通常の動作を継続します。このビットはセルフクリアします。詳しくは、IEEE 802.3ap-2007 の 72.6.10.3.1 項に定義されているstate variable の mr_restart_training および、10GBASE-KR PMDcontrol register の bit (1.150.0) を参照してください。

continued...



187





4 RW Updated TX Coef new 1 にセットされると、送信可能な新しいリンクパートナー係数があります。LT ロジックはリモートデバイスに 0x4D4 ビット[7:0]に設定された新しい値の送信を開始します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット 16 でこの上書きを有効にする必要があります。

8 RW Updated RX coef new 1 にセットされると、新しいローカルデバイス係数が使用できます。LT ロジックは、ローカル TX イコライザー係数を 0x4D4 ビット[23:16]で指定されたものに変更します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット 17 でこの上書きを有効にする必要があります。

0x4D2 0 RO Link Trained -Receiver status

1 にセットされると、レシーバーはトレーニングされており、データを受信する準備ができています。0 にセットされると、レシーバーのトレーニングは進行中です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されているstate variable の rx_trained、および 10GBASE-KR PMD controlregister、10GBASE_KR PMD status register の bit (1.151.0) を参照してください。

1 RO Link Training Framelock

1 にセットされると、トレーニングのフレーム境界は検出されています。0 にセットされると、トレーニングのフレーム境界は検出されていません。詳しくはIEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されている state variableの frame_lock、および 10GBASE_KR PMD status register の bit(1.151.1) を参照してください。

2 RO Link TrainingStart-up protocolstatus

1 にセットされると、スタートアップ・プロトコルは進行中です。0 にセットされると、スタートアップ・プロトコルが完了しています。詳しくは IEEE802.3ap-2007 の 72.6.10.3.1 項で定義されている state の training、および 10GBASE_KR PMD status register の bit (1.151.2) を参照してください。

3 RO Link Trainingfailure

1 にセットされると、トレーニングの失敗が検出されています。0 にセットされると、トレーニングの失敗は検出されていません。詳しくは IEEE802.3ap-2007 の 72.6.10.3.1 項で定義されている state variable のtraining_failure、および 10GBASE_KR PMD status register の bit(1.151.3) を参照してください。

4 RO Link Training Error 1 にセットされると、リンク・トレーニング中に過度のエラーが発生しています。0 にセットされると、BER は許容範囲内です。

5 RO Link Training Framelock Error

1 にセットされると、リンク・トレーニング中にフレームロックが失われたことを示します。0x4D5 フィールドで指定されたタップ設定が初期パラメーター値と同じであれば、フレームロック・エラーは回復不能です。

6 RO RXEQ Frame LockLoss

フレームロックが RXEQ 中のある時点で検出されておらず、条件付 RXEQ モードをトリガーする可能性があります。

7 RO CTLE Fine-grainedTuning Error

精密なチューニング・モードの各ステップでの大 BER 制限により、良のCTLE が決定できません。

0x4D3 9:0 RW ber_time_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査するトレーニング・フレームの数を指定します。ber_time_k_frames が 0 である際にのみ使用します。以下の値が定義されています。• 2 の値は約 103 バイト• 20 の値は約 104 バイト• 200 の値は約 105 バイトシミュレーションではデフォルト値は 2'b11 です。ハードウェアではデフォルト値は 0 です。

19:10 RW ber_time_k_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する何千ものトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits を ber_time_m_frames = 0 にセットします。

continued...



188





• 3 の値は約 107 ビット＝約 1.3 ms• 25 の値は約 108 ビット＝約 11 ms• 250 の値は約 109 ビット＝約 110 msシミュレーションではデフォルト値は 0 です。ハードウェアではデフォルト値は0x415 です。

29:20 RW ber_time_m_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する数百万のトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits を ber_time_k_frames = 4'd1000 = 0x43E8 にセットします。• 3 の値は約 1010 ビット＝約 1.3 秒• 25 の値は約 1011 ビット＝約 11 秒• 250 の値は約 1012 ビット＝約 110 秒

0x4D4 5:0 RO または RW

LD coefficientupdate[5:0]

ローカルデバイスのコントロール・チャネルから送信されたトレーニング・フレームの初の 16 ビット・ワードの内容を反映します。通常、このレジスターのビットは読み出し専用です。しかし、Ovride Coef enable コントロール・ビットを設定してトレーニングを上書きする場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。• [5: 4]：係数 (+1) 更新


• [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)• [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.80.3 項で 10G BASE-KR LDcoefficient update register の bit (1.154.5:0) を参照してください。

6 RO または RW

LD InitializeCoefficients

1 にセットされると、TX イコライザーを INITIALIZE ステートにコンフィグレーションするためにリンクパートナー係数をセットするよう要求します。0 にセットされると、通常の動作を継続します。詳しくは、IEEE 802.3ap-2007 の45.2.1.80.3 項の 10G BASE-KR LD coefficient update register bits(1.154.12) 、および 72.6.10.2.3.2 項を参照してください。

7 RO または RW

LD PresetCoefficients

1 にセットされると、イコライゼーションがオフにされるステートにリンクパートナー係数をセットするよう要求します。0 にセットされると、リンクは通常どおり動作します。詳しくは、IEEE 802.3ap-2007 の 45.2.1.80.3 項の10GBASE-KR LD coefficient update register の bit (1.154.13) 、および 72.6.10.2.3.2 項を参照してください。

13:8 RO LD coefficientstatus[5:0]

ローカルデバイスのコントロール・チャネルから直前に送信されたトレーニング・フレームの 2 番目である 16 ビット・ワードの内容のためのステータス・レポート・レジスターです。以下のフィールドが定義されています。• [5:4]：係数 (ポストタップ)

— 2'b11：大— 2'b01：小— 2'b10：更新済み— 2'b00：未更新

• [3:2]：係数 (0) ([5:4]と同じエンコーディング)• [1:0]：係数 (プリタップ) ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.81 項の 10GBASE-KR LDstatus report register の bit (1.155.5:0) を参照してください。

0x4D4 14 RO Link Training ready- LD Receiver ready

1 にセットされると、ローカルデバイスのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、ローカルデバイスのレシーバーが、トレーニングの継続を要求しています。レ

continued...



189





シーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくは IEEE 802.3ap-2007 の 45.2.1.81 で 10G BASE-KR LD statusreport register の bit (1.155.15) を参照してください。

21:16 RO または RW

LP coefficientupdate[5:0]

コントロール・チャネルから直前に受信したトレーニング・フレームの初の 16ビット・ワードの内容を反映します。通常、このレジスターのビットは読み出し専用です。しかし、KR トレーニング・イネーブル・コントロール・ビットを Low に設定してトレーニングを無効にした場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。• [5: 4]：係数 (+1) 更新


• [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)• [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で 10GBASE-KR LPcoefficient update register の bit (1.152.5:0) を参照してください。

22 RO または RW

LP InitializeCoefficients

1 にセットされると、ローカルデバイス送信イコライザー係数が INITIALIZEステートにセットされます。0 にセットされると、通常の動作を継続します。初期化ビットの機能と値は 72.6.10.2.3.2 項で定義されています。詳しくは IEEE802.3ap-2007 の 45.2.1.78.3 項で 10GBASE-KR LP coefficientupdate register の bit (1.152.12) を参照してください。

0x4D4 23 RO または RW

LP PresetCoefficients

1 にセットされると、ローカルデバイス TX 係数はイコライゼーションがオフにされた状態にセットされます。プリセット係数が使用されます。0 にセットされると、ローカルデバイスは通常どおり動作します。プリセットビットの機能と値は 72.6.10.2.3.1 項で定義されています。初期化ビットの機能と値は72.6.10.2.3.2 項で定義されています。詳しくは IEEE 802.3ap-2007 の45.2.1.78.3 項で 10GBASE-KR LP coefficient update register の bit(1.152.13) を参照してください。

29:24 RO LP coefficientstatus[5:0]

ステータス・レポート・レジスターは、コントロール・チャネルから直前に受信したトレーニング・フレームの 2 番目である 16 ビット・ワードの内容を反映します。以下のフィールドが定義されています。• [5:4]：係数 (+1)

— 2'b11：大— 2'b01：小— 2'b10：更新済み— 2'b00：未更新

• [3:2]：係数 (0) ([5:4]と同じエンコーディング)• n[1:0]：係数 (-1) ([5:4]と同じエンコーディング)詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で 10GBASE-KR LPstatus report register の bit (1.153.5:0) を参照してください。

30 RO LP Receiver ready 1 にセットされると、リンクパートナーのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、リンクパートナーのレシーバーが、トレーニングの継続を要求しています。レシーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で 10GBASE-KR LP statusreport register の bit (1.153.15) を参照してください。

0x4D5 4:0 R LT VOD setting LT が指定した新の VOD 設定を格納します。VOD を微調整するためにリンクパートナーのコマンドを反映します。

13:8 R LT Post-tap setting LT が指定した新のポストタップ設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。

continued...



190





20:16 R LT Pre-tap setting LT が指定した新のプリタップ設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。

0x4D5 27:24 R RXEQ CTLE Setting RX イコライゼーション中に reconfig bundle へ送信した新の ctle_rc設定です。

29:28 R RXEQ CTLE Mode RX イコライゼーション中に reconfig bundle へ送信した新のctle_mode 設定です。

31:30 R RXEQ DFE Mode RX イコライゼーション中に reconfig bundle へ送信した新の dfe_mode設定です。

0x4D6 4:0 RW LT VODMAX ovrd VMAXRULE パラメーターを上書きする値です。有効にすると、VMAXRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。チャネルで指定されたローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、この値は INITMAINVAL パラメーターを超えている必要があります。この値は PREMAINVAL パラメーターの値も上書きすることに注意が必要です。

5 RW LT VODMAX ovrdEnable

1 にセットされると、LT VODMAX ovrd レジスターフィールドに格納されている VMAXRULE パラメーター用の上書き値を有効にします。

12:8 RW LT VODMin ovrd VODMINRULE パラメーターの値を上書きします。有効にするとこの値が置き換えられ、VMINRULE のデバイス設定のチャネル毎の上書きを可能にします。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、置き換えられる値は INITMAINVAL パラメーター未満であり、かつ VMINRULE パラメーターを超えている必要があります。

13 RW LT VODMin ovrdEnable

1 にセットされると、LT VODMin ovrd レジスターフィールドに格納されている VODMINRULE パラメーター用の上書き値を有効にします。

21:16 RW LT VPOST ovrd VPOSTRULE パラメーターを上書きする値です。有効にすると、VPOSTRULEにこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、置き換えられる値は INITPOSTVAL パラメーターを超えている必要があります。

22 RW LT VPOST ovrdEnable

1 にセットされると、LT VPOST ovrd レジスターフィールドに格納されている VPOSTRULE パラメーター用の上書き値を有効にします。

28:24 RW LT VPre ovrd VPRERULE パラメーターを上書きする値です。有効にすると、VPOSTRULEにこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイス TX 出力にのみ効力を持ちます。正常に動作するために、値が INITPREVAL パラメーターを超えている必要があります。

29 RW LT VPre ovrd Enable 1 にセットされると、LT VPre ovrd レジスターフィールドに格納されている VPRERULE パラメーター用の上書き値を有効にします。

0x4D6～0x4FF

40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために空のままにしておきます。




191


2.6.4.7.2. ハード・トランシーバー PHY レジスター

表 146. ハード・トランシーバー PHY レジスター


0x000-0x3FF

[9:0] RW HSSI レジスターへのアクセス

動的にリコンフィグレーションできるフィジカル・コーディング・サブレイヤ (PCS) および物理メディア・アタッチメント (PMA) のすべてのレジスターは、このアドレス空間にあります。詳しくはリコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。


2.6.4.7.3. エンハンスト PCS レジスター

表 147. エンハンスト PCS レジスター


0x480 31:0 RW Indirect_addr PHY は単独のチャネルを実装しているので、論理チャネル 0 を指定するために、このレジスターはデフォルト値の 0 のままにしておく必要があります。

0x481 2 RW RCLR_ERRBLK_CNT エラーブロック・カウンターのクリアレジスターです。1 にセットされるとRCLR_ERRBLK_CNT レジスターをクリアします。0 にセットされると、通常の動作を継続します。

3 RW RCLR_BER_COUNT BER カウンターのクリアレジスターです。1 にセットされるとRCLR_BER_COUNT レジスターをクリアします。0 にセットされると、通常の動作を継続します。

0x482 1 RO HI_BER High BER のステータスです。1 にセットされると、PCS が High BERをレポートします。0 にセットされると、PCS は High BER をレポートしません。

2 RO BLOCK_LOCK ブロックロックのステータスです。1 にセットされると、PCS が受信ブロックにロックされています。0 にセットされると、PCS は受信ブロックにロックされていません。

3 RO TX_FIFO_FULL 1 にセットされると TX_FIFO はフルです。

4 RO RX_FIFO_FULL 1 にセットされると RX_FIFO はフルです。

7 RO Rx_DATA_READY 1 にセットされると、PHY がデータを受信する準備ができていることを示します。

2.6.4.7.4. Arria 10 GMII PCS レジスター

アドレスビット読出(R)

/書込(W)


0x490 9 RW RESTART_AUTO_ NEGOTIATION 37 項のオート・ネゴシエーション (AN) シーケンスを再開するには、このビットを 1 に設定します。通常の操作では、このビットはデフォルト値である 0 にセットします。このビットはセルフクリアします。

12 RW AUTO_NEGOTIATION_ ENABLE 37 項の AN を有効にするには、このビットを 1 にセットします。デフォルト値は 1 です。

continued...



192



/書込(W)


15 RW Reset すべての PCS ステートマシン、コンマ検出機能、および 8B/10Bのエンコーダーとデコーダーをリセットする同期リセットパルスを生成するために、このビットを 1 にセットします。通常動作向けには、このビットを 0 にセットします。このビットはセルフクリアします。

0x491 2 R LINK_STATUS 1 の値は、有効なリンクが動作していることを示します。0 の値は無効なリンクを示します。リンク同期が失われた場合、このビットは 0 になります。

3 R AUTO_NEGOTIATION_ ABILITY 1 の値は、PCS 機能が 37 項の AN をサポートしていることを示します。

5 R AUTO_NEGOTIATION_ COMPLETE 1 の値は、以下の状態を示します。• AN プロセスが完了した• AN コントロール・レジスターが有効

0x494(1000BASE-X モード)

5 RW FD ローカルデバイス用の全二重モード有効です。全二重をサポートするには 1 にセットします。

6 RW HD ローカルデバイス用の半二重モード有効です。半二重をサポートするには 1 にセットします。KR PHY IP 向けにはこのビットは常に 0 にセットします。

8:7 RW PS2、PS1 ローカルデバイスのポーズサポートです。以下のエンコーディングが PS1/PS2 向けに定義されています。• PS1=0 / PS2=0：ポーズがサポートされていない• PS1=0 / PS2=1：リンクパートナーの方向への非対称ポー

ズ• PS1=1 / PS2=0：対称ポーズ• PS1=1 / PS2=1：TX と RX でポーズがサポートされてい

る

13:12

RW RF2、RF1 ローカルデバイスの Remote Fault 状態です。以下のエンコーディングが RF1/RF2 向けに定義されています。• RF1=0 / RF2=0：エラーが無く、リンクが有効 (リセット状

態)• RF1=0 / RF2=1：オフライン• RF1=1 / RF2=0： Failure 状態• RF1=1 / RF2=1：AN エラー

14 R0 ACK ローカルデバイスの確認応答です。1 の値は、デバイスがリンクパートナーから 3 つ連続したマッチング機能値を受信したことを示します。

15 RW NP ネクストページです。デバイス機能レジスターでは、このビットは常に 0 にセットされています。

0x495(1000BASE-X モード)

5 R FD リンクパートナーの全二重モード有効です。サポートされているのは全二重のみなので、このビットを 1 にしておく必要があります。

6 R HD リンクパートナーの半二重モード有効です。1 の値は半二重のサポートを示します。半二重モードはサポートされていないため、このビットを 0 にしておく必要があります。

8:7 R PS2、PS1 リンクパートナーのポーズサポートを指定します。以下のエンコーディングが PS1/PS2 向けに定義されています。

continued...



193



/書込(W)


• PS1=0 / PS2=0：ポーズがサポートされていない• PS1=0 / PS2=1：リンクパートナーの方向への非対称ポー

ズ• PS1=1 / PS2=0：対称ポーズ• PS1=1 / PS2=1：TX と RX でポーズがサポートされてい

る

13:12

R RF2、RF1 リンクパートナーの Remote Fault 状態です。以下のエンコーディングが RF1/RF2 向けに定義されています。• RF1=0 / RF2=0：エラーが無く、リンクが有効 (リセット状

態)• RF1=0 / RF2=1：オフライン• RF1=1 / RF2=0：Failure 状態• RF1=1 / RF2=1：AN エラー

14 R ACK リンクパートナーの確認応答です。1 の値は、デバイスがリンクパートナーから 3 つ連続したマッチング機能値を受信したことを示します。

15 R NP リンクパートナー・レジスターのネクストページです。0 にセットされると、リンクパートナーは送信するネクストページを有しています。1 にセットされると、リンクパートナーはネクストページを送信しません。ネクストページは、AN ではサポートされません。

0x494(SGMII モード)

14 RO ACK ローカルデバイスの確認応答です。IEEE 802.3 規格で規定されている通りの値にします。

0x495(SGMII モード)

11:10

RO Speed[1:0] リンクパートナーの速度です。• 00：銅線のインターフェイス・スピードが 10 Mbps• 01：銅線のインターフェイス・スピードが 100 Mbps• 10：銅線のインターフェイス・スピードが 1 ギガビット• 11：予約

12 RO COPPER_DUPLEX_STATUS リンクパートナーの能力です。• 1：銅線のインターフェイスで全二重動作が可能• 0：銅線のインターフェイスで半二重動作が可能

注意: PHY IP コアは、1G/10G PHY IP コアの SGMII モードでは半二重動作をサポートしていません。

14 RO ACK リンクパートナーの確認応答です。IEEE 802.3 規格で規定されている通りの値にします。

15 RO COPPER_LINK_STATUS リンクパートナーのステータスです。• 1：銅線のインターフェイスがリンクアップしている• 0：銅線のインターフェイスがリンクダウンしている

0x496 0 R LINK_PARTNER_AUTO_NEGOTIATION_ABLE

1 にセットすると、リンクパートナーが AN をサポートしていることを示します。デフォルト値は 0 です。

1 R PAGE_RECEIVE 1 の値は、partner_ability register に新しいpartner_ability とともに新しいページを受信した事を示します。システム管理エージェントが読み出しアクセスを行う際のデフォルト値は 0 です。

continued...



194



/書込(W)


0x4A2 15:0

RW Link timer[15:0] 21 ビットのオート・ネゴシエーション・リンク・タイマーの、下位側16 ビットです。タイマーの各ステップは (クロックが 125 MHzの場合に) 8 ns に相当します。タイマーの合計は 16 ms に相当します。リセット値によりタイマーは、ハードウェア・モードでは10 ms、シミュレーション・モードでは 10 us にセットされます。

0x4A3 4:0 RW Link timer[20:16] 21 ビットのオート・ネゴシエーション・リンク・タイマーの、上位側5 ビットです。

0x4A4 0 RW SGMII_ENA PCS 機能の動作モードを決定します。このビットを 1b'1 にセットすると、SGMII モードが有効になります。このビットを 1b'0 にセットすると、1000BASE-X ギガビットモードが有効になります。

1 RW USE_SGMII_AN SGMII モードでこのビットを 1b'1 にセットすると、オート・ネゴシエーション時に通知されたリンクパートナー機能で PCS をコンフィグレーションします。このビットが 1b'0 にセットされると、PCS 機能を SGMII_SPEED ビットと SGMII_DUPLEX ビットでコンフィグレーションします。

3:2 RW SGMII_SPEED SGMII 速度です。PCS が SGMII モード (SGMII_ENA = 1)で動作しており、自動コンフィグレーションにプログラミングされていない (USE_SGMII_AN = 0) 場合に、以下のエンコーディングで速度が指定されます。• 2'b00：10 Mbps• 2'b01：100 Mbps• 2'b10：ギガビット• 2'b11：予約これらのビットは SGMII_ENA = 0 またはUSE_SGMII_AN = 1 の際には使用されません。

4 RW SGMII half-duplex 1 にセットすると、10/100 Mbps の速度での半二重モードを有効にします。このビットは SGMII_ENA = 0 またはUSE_SGMII_AN = 1 である際に無視されます。これらのビットは SGMII モードのみを有効にしており、37 項のオート・ネゴシエーション・モードではない場合にのみ有効です。

2.6.4.7.5. PMA レジスター

PMA レジスターにより、PMA をリセットすることや、TX と RX のシリアルデータ・インターフェイスをカスタマイズすることができ、また、このレジスターはステータス情報を提供します。

表 148. 1G データモード



0x4A8 0 RW tx_invpolarity セットされると、TX インターフェイスが 8B/10B エンコーダーへの TX データの極性を反転させます。

1 RW rx_invpolarity セットされると、RX チャネルが 8B/10B デコーダーの受信データへの極性を反転させます。

2 RW rx_bitreversal_enable

セットされると、ワードアライナーへの RX インターフェイスでビット反転を有効にします。

3 RW rx_bytereversal_enable

セットされると、バイト・デシリアライザーへの RX インターフェイスでバイト反転を有効にします。

continued...



195




4 RW force_electrical_idle

セットされると、TX 出力を強制的に電気的アイドルにします。

0x4A9 0 R rx_syncstatus セットされると、ワードアライナーは同期しています。

1 R rx_patterndetect GbE ワードアライナーがコンマを検出しました。

2 R rx_rlv ランレングス違反です。

3 R rx_rmfifodatainserted

レートマッチ FIFO にコードグループが挿入されました。

4 R rx_rmfifodatadeleted

レートマッチ FIFO のコードグループが削除されました。

5 R rx_disperr RX 8B10B のディスパリティー・エラーです。

6 R rx_errdetect RX 8B10B エラーが検出されました。

表 149. PMA レジスター



0x444 1 RW reset_tx_digital 1 を書き込むと、内部 TX デジタルリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

2 RW reset_rx_analog 1 を書き込むことにより、内部 RX アナログリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

3 RW reset_rx_digital 1 を書き込むことにより、内部 RX デジタルリセット信号がアサートされます。リセット状態をクリアするには 0 を書き込む必要があります。

0x461 0 RW phy_serial_loopback

1 を書き込むことにより、チャネルをシリアル・ループバック・モードにします。

0x464 0 RW pma_rx_set_locktodata

セットされると、RX クロック・データ・リカバリー (CDR) PLL をプログラミングし、受信データにロックします。

0x465 0 RW pma_rx_set_locktoref

セットされると、RX CDR PLL をプログラミングし、リファレンス・クロックにロックします。

0x466 0 RO pma_rx_is_lockedtodata

アサートされると、RX CDR PLL が RX データにロックされたことを示し、RXCDR が LTR モードから LTD モードに変更したことを示します。

0x467 0 RO pma_rx_is_lockedtoref

アサートされると、RX CDR PLL がリファレンス・クロックにロックされたことを示します。



196


2.6.4.7.6. 速度変更の概要

表 150. 速度変更の概要

速度変更速度変更方法詳細情報

1GbE and 10GBASE-R インターフェイス信号 • ダイナミック・リコンフィグレーション・インターフェイスを参照してください。

• 図 77 (198 ページ)の図 77

SGMII (10M、100M、1GbE) Avalon-MM バスページ 162 の表 124

1GbE、10GBASE-R、FEC 付き 10GBASE-R Avalon-MM バスページ 184 の表 145

注意: 静的な速度は、IP コアを生成する際に IP のパラメーター・エディターを使用して設定できます。

関連情報ダイナミック・リコンフィグレーション・インターフェイス (147 ページ)

2.6.4.8. 1G/10GbE デザインの作成

1G/10GbE PHY IP を使用する 1G/10GbE デザインを作成するには以下のステップを実行します。

1. 必要なパラメーター設定を行い、1G/10GbE PHY を生成します。

1G/10GbE PHY IP コアは、リコンフィグレーション・ロジックを含みます。ロジックは、PHY レジスターの読み出しと書き込みに使用する Avalon-MM インターフェイスを提供します。すべての読み出しおよび書き込み動作が、Avalon の仕様に準拠している必要があります。

2. IP カタログにある Transceiver Reset Controller Megafunction を使用してリセット・コントローラーをインスタンス化します。1G/10GbE PHY およびリセット・コントローラーの間の電源とリセット信号を接続します。

3. 1G データレート向けの TX PLL を 1 つと 10G データレート向けの TX PLL を 1 つインスタンス化します。1G/10GbE PHY と TX PLL との間の高速シリアルクロックと PLL ロック信号を接続します。fPLL、ATX、CMU PLL を任意の組み合わせで使用できます。

4. 1G/10GbE PHY からの tx_pma_divclk を使用するか、または fPLL を生成し、10G のリファレンス・クロックから 156.25 MHz の XGMII クロックを作成します。

Arria 10 デバイスの 1G/10GbE デザインではメモリー初期化ファイル (.mif) は必要ありません。

5. すべての IP (1G/10GbE PHY IP、PLL IP と、リセット・コントローラー) ブロックを接続するトップレベル・モジュールを作成し、デザインを完成させます。


• CMU PLL (358 ページ)

• ATX PLL (341 ページ)

• トランシーバー PHY リセット・コントローラーの使用 (419 ページ)

• 1G/10GbE PHY の機能の説明 (166 ページ)

2.6.4.9. デザイン・ガイドライン

1G/10GbE PHY を含むデザインを行う際には、以下のガイドラインについて検討します。



197


1G/10GbE PHY をシーケンサーなしで使用する

シーケンサーは、チャネルベースの初のデータパスを立ち上げ、パラレル検出を行います。1G/10GbEPHY をシーケンサーなしで使用するためには、Enable automatic speed detection パラメーターをオフにします。

シーケンサーをオフにすると、その結果として以下のポートが追加されます。

• rc_busy

• start_pcs_reconfig

• mode_1g_10gbar

これらのポートは、手動のリコンフィグレーションを行います。以下の図に、これらのポートがどのように1G と 10G のコンフィグレーションに使用されるかを示します。

図 -77: シーケンサーなしでのリコンフィグレーションのタイミング

mgmt_clk

rc_busy

start_pcs_reconfig

mode_1g_10bar

2.6.4.10. チャネル配置のガイドライン

マルチチャネル 1G/10G デザインのチャネルは、連続的に配置する必要はありません。ただし、別々のトランシーバー・バンクにインスタンス化されたチャネルには、その同じバンク内に PLL が必要です。

関連情報Arria 10 Avalon-MM Interface for PCIe* Solutions

2.6.4.11. デザイン例

インテルは、全体のデザインへのイーサネット PHY IP の統合を支援するための、デザイン例を提供しています。

MAC と PHY のデザイン例では、1G/10GbE PHY IP が 1G/10G イーサネット MAC およびそのサポートロジックとともにインスタンス化されます。これは、Quartus II ソフトウェアのインストレーションの一部であり、<quartus2_install_dir>/ip サブディレクトリーに配置されています。このデザイン例について詳しくは、 10-Gbps Ethernet MAC IP Function User Guide を参照してください。

1G/10G PHY とそのサポートロジックをインスタンス化するデザイン例は、インテル FPGA wiki で入手できます。以下の図に、1G/10GbE PHY 専用デザイン例のブロック図を示します。デフォルトのコンフィグレーションでは、バックプレーン・イーサネット用の 2 つのチャネルと、ラインサイド (1G/10G) アプリケーション用の 2 つのチャネルを備えています。



198

https://www.altera.com/en_US/pdfs/literature/ug/ug_a10_pcie_avmm.pdf

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/_10gbps_mac.pdf


図 -78: 1G/10GbE PHY 専用デザイン例

Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration


Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration


Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

Auto Negcls 73

Link Trainingcls 72

KR PHY IP

Sequencer

NFReconfiguration


Native Hard PHY

STDRX PCS

TX PMA

RX PMA

STDTX PCS

10-GBTX PCS

10-GBRX PCS

Divide

1588 SoftFIFOs

GMIIRS

1G/10GbE PHY IP

Sequencer

A10Reconfiguration


XGMIICLK FPLL

1G Ref CLKCMU PLL

10G Ref CLKATX PLL

ResetControl

ResetControl

ResetControl

ResetControl

CH0: PHY_ADDR = 0x0 nnnCH1: PHY_ADDR = 0x1 nnnCH2: PHY_ADDR = 0x2 nnnCH3: PHY_ADDR = 0x3 nnn

A10_IP_WRAPPER

XGMIISource

XGMIISink

XGMIIGEN

XGMIICHK ...

Test Harness

XGMIISource

XGMIISink

XGMIIGEN

XGMIICHK ...

Test Harness

TH0_ADDR = 0xF nnn

TH1_ADDR = 0xE nnnManagement

MasterJTAG-to-

Avalon-MMMaster

ISSP

Clock andReset

A10_DE_WRAPPER

関連情報Arria 10 Transceiver PHY Design Examples

2.6.4.12. シミュレーション・サポート

1G/10GbE and 10GBASE-KR PHY IP コアは、Quartus Prime ソフトウェアの今回のリリースで、インテルがサポートする以下のシミュレーターをサポートしています。

• ModelSim Verilog

• ModelSim VHDL

• VCS Verilog

• VCS VHDL

• NCSIM Verilog

• NCSIM VHDL simulation

1G/10GbE または 10GBASE-KR PHY の IP コアを生成する際に、Quartus Prime ソフトウェアはオプションで IP 機能シミュレーション・モデルを生成します。



199



2.6.4.13. TimeQuest タイミング制約

タイミング解析をパスするために、異なるタイムドメイン上のクロックを切り離す必要があります。必要な Synopsys Design Constraints File (.sdc) タイミング制約は、トップレベル・ラッパー・ファイルに含まれています。

2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア

2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアについて

1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアは、IEEE 802.3 2005 規格の 36 項で定義されているとおりのイーサネット・プロトコルを実装しています。この PHY IP コアは、フィジカル・コーディング・サブレイヤ (PCS) 機能、およびエンベデッド物理メディア・アタッチメント (PMA) で構成されています。この PHY の動作速度は、動的に切り替え可能です。

図 -79: PHY IP コアのブロック図

125-MHz Reference Clock

Soft PCS Hard PCS PMA

ConfigurationRegisters

Reconfiguration Block

Avalon-MMInterface

TXGMII / XGMII

1G/2.5G/5G/10G Multi-rate Ethernet PHYNative PHY Hard IP

TX Serial

RX Serial

Hard IP

Soft Logic

Legend

Intel Device with Serial Transceivers

LL Ethernet 10G MAC

UserApplication

TX Serial Clock

PLLfor 1 GbE

PLLfor 2.5 GbE

PLLfor 10 GbE

RXGMII / XGMII

322-MHz Reference Clock

ExternalPHY

RX CDR Reference Clock

Transceiver Reset

Controller


• 推奨リセットシーケンス (405 ページ)

• Low Latency Ethernet 10G MAC User Guide低レイテンシー・イーサネット 10G MAC IP コアについて説明します。



200

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/bhc1395127830032.html#bhc1395127560843


2.6.5.1.1. 機能

表 151. PHY の機能

機能説明

複数動作速度 1G、2.5G、5G および 10G

MAC 側インターフェイス 1G および 2.5G 向け 16 ビット GMII

1G/2.5G/5G/10G (USXGMII) 向け 32 ビット XGMII

10G 向け 64 ビット XGMII

ネットワーク側インターフェイス 1G 向け 1.25 Gbps

2.5G 向け 3.125 Gbps

1G/2.5G/5G/10G (USXGMII) 向け 10.3125 Gbps

Avalon® MM (Avalon-Memory-Mapped) インターフェイス

PHY のコンフィグレーション・レジスターへのアクセスを提供

PCS 機能 1G および 2.5G 向け 1000BASE-X

10G 向け 10GBASE-R

1G/2.5G/5G/10G 向け USXGMII PCS

オート・ネゴシエーション 37 項を実装、1GbE でのみサポートUSXGMII オート・ネゴシエーションは、1G/2.5G/5G/10G (USXGMII) コンフィグレーションでサポート

IEEE 1588v2 MAC で IEEE 1588v2 機能が有効にされている場合に、必要なレイテンシーを MACに提供

Sync-E Sync-E 実装向けクロックを提供

2.6.5.1.2. リリース情報

表 152. PHY のリリース情報

項目概要



製品コード IP-10GMRPHY

プロダクト ID 00E4


Open Core Plus サポート有

2.6.5.1.3. サポートされるデバイスファミリー

デバイスファミリー動作モードサポートレベル

Arria 10 2.5G1G/2.5G1G/2.5G/5G/10G

暫定的

Arria V GX/GT/SX/ST 2.5G 終的continued...



201


デバイスファミリー動作モードサポートレベル

1G/2.5G

その他のデバイスファミリーサポートなし

デバイス・サポート・レベルについて

インテルの FPGA IP コアが、インテル FPGA デバイスファミリーで提供しているサポートは以下のとおりです。

• 暫定サポート：インテルは、このデバイスファミリーの暫定タイミングモデルで IP コアを検証しています。IP コアはデバイスファミリーの機能要件をすべて満たしていますが、タイミング解析は実施中である場合があります。量産デザインでの使用には注意が必要です。

• 終サポート：インテルは、このデバイスファミリーの終タイミングモデルで IP コアを検証しています。IP コアはデバイスファミリーの機能要件とタイミング要件をすべて満たしており、量産デザイン使用可能です。

2.6.5.1.4. リソース使用率

以下の概算は、 Quartus Prime ソフトウェアで PHY IP コアをコンパイルした結果です。

表 153. リソース使用率

デバイススピード ALM 数 ALUT 数ロジックレジスター数メモリーブロック数

Arria 10 1G/2.5G 550 750 1200 2 (M20K)

IEEE 1588v2 を有効にした 1G/2.5G

1200 1850 2550 2 (M20K)

1G/2.5G/5G/10G 1150 1500 2550 6 (M20K)

1G/2.5G/5G/10G(USXGMII)

650 800 1500 3 (M20K)

2.6.5.2. IP コアの使用

Quartus Prime をインストールする際に、その一要素としてインテル FPGA IP ライブラリーがインストールされます。1G/2.5G/5G/10G マルチレート・イーサネット IP コアはこのライブラリーから選択可能であり、IP パラメーター・エディターを使用してパラメーター設定が可能です。

2.6.5.2.1. パラメーターの設定

Quartus Prime ソフトウェアのパラメーター・エディターでパラメーター値を指定することにより、PHYIP コアをカスタマイズできます。パラメーター・エディターでは、選択したスピードに適用可能なパラメーターのみが指定可能になります。

表 154. 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアのパラメーター


Speed 2.5G1G/2.5G

1G/2.5G/5G/10G

PHY の動作速度です。


On、Off PHY が MAC へレイテンシー情報を供給するようにするには、PHYのこのパラメーターを選択します。MAC は、IEEE 1588v2 機能を有効にした場合にこの情報を必要とします。

continued...



202



このパラメーターは、2.5G および 1G/2.5G でのみ有効にできます。

Connect to MGBASE-T PHY On、Off 外部 PHY が MGBASE-T に対応している場合、このオプションを選択します。

Connect to NBASE-T PHY On、Off 外部 PHY が NBASE-T に対応している場合、このオプションを選択します。このパラメーターは、1G/2.5G/5G/10G (USXGMII) モードで有効にできます。

PHY ID (32 bit) 32 ビット値オプショナルの 32 ビット固有識別子です。• ビット 3～24 の IEEE によって割り当てられた OUI

(Organizationally Unique Identifier)• 6 ビットのモデル番号• 4 ビットのリビジョン番号未使用の場合、0x00000000 のデフォルト値を変更しないでください。

Reference clock frequency for10 GbE (MHz)

322.265625、644.53125 10GbE 向けリファレンス・クロックの周波数を指定します。

Selected TX PMA local clockdivision factor for 1 GbE

1、2、4、8 このパラメーターは、1G モードでのローカルクロックの分周係数です。これは、直接ネイティブ PHY IP コアの GUI オプションにマップされます。

Selected TX PMA local clockdivision factor for 2.5 GbE

1、2 このパラメーターは、2.5G モードでのローカルクロックの分周係数です。これは、直接ネイティブ PHY IP コアの GUI オプションにマップされます。

Enable Altera Debug MasterEndpoint

On、Off ネイティブ PHY および TX PLL IP パラメーター・エディターで利用可能です。このオプションを有効にすると、Altera Debug MasterEndpoint (ADME) はインスタンス化され、ネイティブ PHY のAvalon-MM インターフェイスへアクセスできるようになります。ADME を備えたシステムコンソールを使用して、特定の検証機能やデバッグ機能にアクセスすることができます。ADME についての詳細は、Embedded Debug Features の項を参照してください。

Enable capability registers On、Off ネイティブ PHY および TX PLL IP パラメーター・エディターで利用可能なパラメーターで、ケーパビリティー・レジスターをイネーブルします。ケーパビリティー・レジスターは、トランシーバー・チャネルおよび PLL コンフィグレーションに関する上位レベルの情報を提供します。

Set user-defined IP identifier ユーザー指定ネイティブ PHY および TX PLL IP パラメーター・エディターで利用可能です。ケーパビリティー・レジスターがイネーブルされるとuser_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。

Enable control and statusregisters

On、Off ネイティブ PHY および TX PLL IP パラメーター・エディターで利用可能です。ADME あるいはリコンフィグレーション・インターフェイスを介して、PHY/PLL インターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターを有効にします。

Enable PRBS softaccumulators

On、Off ネイティブ PHY IP パラメーター・エディターでのみ利用可能です。ハード PRBS ジェネレーターおよびチェッカーを使用している際に、PRBS ビットおよびエラーの累積を実行するためのソフトロジックを有効にします。

関連情報エンベデッド・デバッグ機能 (527 ページ)



203


2.6.5.2.2. タイミング制約

大の速度に基づいて PHY を制約します。たとえば 1G/2.5G で PHY をコンフィグレーションする場合には、2.5G での制約を行います。

1G/2.5G/5G/10G 動作モードでは、1G/2.5G データパスでの場合と同様に、PHY を 10G データパス向けに制約します。以下の例を参照してください。

<Installation Directory>/ip/altera/ethernet/alt_mge_phy/example/alt_mge_phy_multi_speed_10g.sdc.

2.6.5.2.3. PHY の速度変更

リコンフィグレーション・ブロックを介して PHY の速度を変更できます。

1. リコンフィグレーション・ブロックの対応するレジスターへ書き込みをすることにより、ユーザー・アプリケーションが速度変更を開始します。

2. リコンフィグレーション・ブロックは以下のステップを行います。

• Arria 10 デバイスでは、

a. 1G/2.5G/5G/10G マルチレート・イーサーネット PHY IP コアの xcvr_mode 信号を要求される速度にセットします。

b. コンフィグレーション設定向けに生成された.mif ファイルを読み出し、これに基づいてトランシーバーをコンフィグレーションします。

.mif ファイルである alt_mge_phy_reconfig_parameters_CFG*.mifは、<IP working directory> /altera_xcvr_native_a10_ <version> /synth/reconfig ディレクトリーに生成されます。

c. 対応するトランシーバー PLL を選択します。

d. トランシーバーの再キャリブレーションをトリガーします。

3. リコンフィグレーション・ブロックは、トランシーバー・リセット・コントローラーを介して PHY リセットをトリガーします。

2.6.5.3. コンフィグレーション・レジスター

Avalon-MM インターフェイスを介して 16 ビットのコンフィグレーション・レジスターにアクセスできます。このコンフィグレーション・レジスターは、2.5G および 1G/2.5G 動作モードにのみ適用されます。

このレジスターにアクセスする際には、以下のガイドラインを遵守してください。

• 予約または未定義のレジスターに書き込みをしない

• レジスターに書き込みをする際には、読み出し、変更、書き込みの順に処理し、予約または未定義のレジスタービットが上書きされないことを確実にする



204


表 155. PHY レジスターの定義

アドレス Name 説明アクセス HW リセット値

0x00 control • ビット[15]：RESET。このビットを 1 にセットして、ソフトリセットをトリガーします。リセットが完了すると、PHY はこのビットをクリアします。リセット中は、レジスター値はそのまま維持されます。

RWC 0

• ビット[14]：LOOPBACK。このビットを 1 にセットして、シリアル・インターフェイスでのループバックを有効にします。

RW 0

• ビット[12]：AUTO_NEGOTIATION_ENABLE。このビットを1 にセットして、オート・ネゴシエーションを有効にします。オート・ネゴシエーションは、1GbE でのみサポートされます。したがって、1GbE 以外の速度に切り替える際にはこのビットを0 にセットします。

RW 0

• ビット[9]：RESTART_AUTO_NEGOTIATION。このビットを1 にセットして、オート・ネゴシエーションを再スタートします。オート・ネゴシエーションが再スタートすると、PHY はただちにこのビットをクリアします。

RWC 0

• 残りのビットは予約されています。 — —

0x01 status • ビット[5]：AUTO_NEGOTIATION_COMPLETE。「1」の値は、オート・ネゴシエーションが完了したことを示します。

RO 0

• ビット[3]：AUTO_NEGOTIATION_ABILITY。「1」の値は、PCS 機能がオート・ネゴシエーションをサポートしていることを示します。

RO 1

• ビット[2]：LINK_STATUS。「0」の値は、リンクが失われたことを示します。「1」の値は、リンクが確立されたことを示します。

RO 0


0x02:0x03 PHY_identifier PHY_IDENTIFIER パラメーターでセットされた値です。 RO PHY_IDENTIFIER パラメーターの値

0x04 dev_ability このレジスターは、オート・ネゴシエーション中にデバイス機能を通知するために使用します。

— —

• ビット[13:12]：RF。遠端障害 (Remote Fault) を特定します。— 00：エラーなし— 01：リンク障害— 10：オフライン— 11：オート・ネゴシエーション・エラー

RW 00

• ビット[8:7]：PS。PAUSE サポートを特定します。— 00：ポーズなし— 01：対称ポーズ— 10：リンクパートナーの方向への非対称ポーズ— 11：リンクパートナーの方向への非対称および対称ポーズ

RW 11

• ビット[5]：FD。このビットは常に 1 にセットされている必要があります。

RW 1


0x05 partner_ability オート・ネゴシエーション中のリンクパートナーのデバイス機能です。

— —

continued...



205



• ビット[14]：ACK。「1」の値は、リンクパートナーがデバイスから3 つ連続したマッチング機能値を受信したことを示します。

RO 0

• ビット[13:12]：RF。遠端障害 (Remote Fault) です。— 00：エラーなし— 01：リンク障害— 10：オフライン— 11：オート・ネゴシエーション・エラー

RO 0

• ビット[8:7]：PS。PAUSE サポートです。— 00：ポーズなし— 01：対称ポーズ— 10：リンクパートナーの方向への非対称ポーズ— 11：リンクパートナーの方向への非対称および対称ポーズ

RO 0

• ビット[6]：HD。「1」の値は、半二重方式がサポートされていることを示します。

RO 0

• ビット[5]：FD。「1」の値は、全二重方式がサポートされていることを示します。

RO 0


0x06 an_expansion PCS 機能およびオート・ネゴシエーション・ステータスです。 — —

ビット[1]：PAGE_RECEIVE。「1」の値は、partner_ability レジスターが更新されたことを示します。このレジスターは読み出されると自動的にクリアされます。

RO 0

ビット[0]：LINK_PARTNER_AUTO_NEGOTIATION_ABLE。「1」の値は、リンクパートナーがオート・ネゴシエーションをサポートしていることを示します。

RO 0

0x07 device_next_pageこの PHY はネクストページ機能をサポートしていません。このレジスターは常に 0 にセットします。

RO 0

0x08 partner_next_page

RO 0

0x09:0x0F 予約済み — — —

0x10 scratch 読み出しおよび書き込み動作をテストするためのメモリー位置を提供します。

RW 0

0x11 rev この PHY IP コアの現在のバージョンです。 RO PHY の現在のバージョン

0x12:0x13 link_timer 21 ビットのオート・ネゴシエーション・リンク・タイマーです。• オフセット 0x12：link_timer[15:0]。ビット[8:0]は常に 0

にセットします。• オフセット 0x13：link_timer[20:16]が下位 5 ビットを占有

します。残りの 11 ビットは予約されており、常に 0 にセットされている必要があります。

RW 0

0x14:0x1F 予約済み — — —

0x400 usxgmii_control コントロール・レジスター — —

ビット[0]: USXGMII_ENA:• 0：10GBASE-R モード• 1：USXGMII モード

RW 0x0

ビット[1]：USXGMII_AN_ENA は、USXGMII_ENA が 1 に設定されている場合に使用されます。

RW 0x1

continued...



206



• 0：USXGMII オート・ネゴシエーションをディスエーブルし、USXGMII_SPEED レジスターで動作スピードを手動で設定します。

• 1：USXGMII オート・ネゴシエーションをイネーブルし、USXGMII オート・ネゴシエーションの間に広告されたリンクパートナー能力によって動作スピードを自動的に設定します。

ビット[4:2]：USXGMII_SPEED は USXGMII モードでの PHYの動作スピードであり、USE_USXGMII_AN は 0 に設定されます。• 3’b000：予約• 3’b001：予約• 3’b010：1G• 3’b011：10G• 3’b100：2.5G• 3’b101：5G• 3’b110：予約• 3’b111：予約

RW 0x0

Bit [8:5]：予約 — —

ビット[9]: RESTART_AUTO_NEGOTIATIONオート・ネゴシエーション・シーケンスを再起動するために 1 を書き込みます。オート・ネゴシエーションが再起動されると、このビットはハードウェアによってクリアされます。

RWC(ハードウェア・セルフクリア)

0x0

Bit [15:10]：予約 — —

Bit [30:16]：予約 — —

0x401 usxgmii_status ステータスレジスター — —

Bit [1:0]：予約 — —

ビット[2]：LINK_STATUS は USXGMII のすべてのスピードのリンクステータスを示しています。• 1：リンクが確立される• 0：リンク同期が失われ、0 がラッチされる

RO 0x0

Bit [3]：予約 — —

Bit [4]：予約 — —

ビット[5]：AUTO_NEGOTIATION_COMPLETE。「1」の値は、オート・ネゴシエーションのプロセスが完了したことを示します。

RO 0x0

Bit [15:6]：予約 — —

Bit [31:16]：予約 — —

0x402:0x404 予約済み — — —

0x405 usxgmii_partner_ability

オート・ネゴシエーション中にリンクパートナーへ広告されたデバイス機能です。

— —

Bit [0]：予約 — —

Bit [6:1]：予約 — —

ビット[7]: EEE_CLOCK_STOP_CAPABILITY。 RO 0x0

continued...



207



EEE (Energy Efficient Ethernet) クロック停止のサポートされる状態を示します。• 0：サポートされていない• 1：サポートされている

ビット[8]: EEE_CAPABILITY。EEE (Energy Efficient Ethernet) のサポートされる状態を示します。• 0：サポートされていない• 1：サポートされている

RO 0x0

ビット[11:9]：SPEED。• 3'b000：10M• 3'b001：100M• 3'b010：1G• 3'b011：10G• 3'b100：2.5G• 3'b101：5G• 3'b110：予約• 3'b111：予約

RO 0x0

ビット[12]：Duplex。デュプレックス・モードを示します。• 0：ハーフ・デュプレックス• 1：フル・デュプレックス

RO 0x0

Bit [13]：予約 — —

Bit [14]：ACKNOWLEDGE。1 の値は、デバイスがリンクパートナーから 3 つ連続したマッチング機能値を受信したことを示します。

RO 0x0

ビット[15]：LINK。リンクステータスを示します。• 0：リンクダウン• 1：リンクアップ

RO 0x0

Bit [31:16]：予約 — —

0x406:0x411 予約済み — — —

0x412 usxgmii_link_timer

オート・ネゴシエーションのリンクタイマーです。約 0.05-ms のステップで 0～2 ms からビット[19:14]におけるリンクタイマー値を設定します。外部 NBASE-T PHY IP コアのリンクタイマー値と一致させるために、リンクタイマーをプログラムする必要があります。リセット値は、リンクタイマーを約 1.6 ms に設定します。ビット[13:0]は予約されており、常に 0 に設定されます。

[19:14]：RW[13:0]

：RO

[19:14]：0x1F

[13:0]：0x0

0x413:0x41F 予約済み — — —

0x461 PHY_serial_loopback

TX から RX への PMA でのトランシーバー・シリアル・ループバックを設定します。

— —

ビット[0] RW 0x0

continued...



208



• 0：PHY シリアル・ループバックをディスエーブルする• 1：PHY シリアル・ループバックをイネーブルする

Bit [15:1]：予約 — —

Bit [31:16]：予約 — —

2.6.5.3.1. レジスターアクセスについて

表 156. レジスターアクセスの種類

アクセス定義

RO 読み出し専用

RW 読み出しおよび書き込み

RWC 読み出し、書き込み、およびクリア。ユーザー・アプリケーションがレジスタービットに 1 を書き込むことにより定義された命令を呼び出し、IP コアが命令の実行時にレジスタービットをクリアする

2.6.5.4. インターフェイス信号

図 -80: PHY インターフェイス信号PHY

resetpll_powerdowntx_digitalresetrx_digitalresettx_analogresetrx_analogreset

Reset

csr_clkcsr_address[4:0]csr_writecsr_readcsr_writedata[] (i)csr_readdata[] (i)csr_waitrequest

Avalon-MMControl & Status

Interface


Transceiver Status &Reconfiguration Interface

reconfig_clk

reconfig_writereconfig_address[9:0]

reconfig_reset

reconfig_readdata[31:0]reconfig_writedata[31:0]

reconfig_read

reconfig_waitrequest

Arria 10

xcvr_mode[1:0]operating_speed[2:0]latency_measure_clk

gmii16b_tx_d[15:0]gmii16b_tx_en[1:0]gmii16b_tx_err[1:0]

tx_clkout

TX GMII

gmii16b_tx_latency[21:0]rx_clkout

RX GMIIgmii16b_rx_d[15:0]gmii16b_rx_dv[1:0]gmii16b_rx_err[1:0]

gmii16b_rx_latency[21:0]

xgmii_tx_control[7:0]xgmii_tx_data[63:0]

xgmii_tx_coreclkin

TX XGMII

xgmii_rx_control[7:0]xgmii_rx_data[63:0]

xgmii_rx_coreclkin

RX XGMII

led_linkled_char_errled_disp_err

StatusInterface

led_anrx_block_lock

tx_serial_clkrx_cdr_refclk


SerialInterface

rx_cdr_refclk1rx_pma_clkout

xgmii_tx_valid

xgmii_rx_valid



209


2.6.5.4.1. クロック信号とリセット信号


信号名入力/出力幅説明

クロック信号

tx_clkout 出力 1 tx_serial_clk[1:0] から分周された GMII TX クロックです。2.5GbE 向けに 156.25 MHz の、1GbE 向けに62.5 MHz のタイミング・リファレンスを提供します。

rx_clkout 出力 1 tx_serial_clk[1:0] から分周された GMII RX クロックです。2.5GbE 向けに 156.25 MHz の、1GbE 向けに62.5 MHz のタイミング・リファレンスを提供します。

csr_clk 入力 1 Avalon-MM コントロールおよびステータス・インターフェイス向けクロックです。インテルは、このクロックを 125～156.25 MHz にすることを推奨します。

xgmii_tx_coreclkin 入力 1 XGMII TX クロックです。10GbE 向けに 156.25 MHz のタイミング・リファレンスを提供し、1G/2.5G/5G/10G(USXGMII) モード向けに 312.5 MHz のタイミング・リファレンスを提供します。tx_serial_clk に 0 ppm で同期しています。

xgmii_rx_coreclkin 入力 1 XGMII RX クロックです。10GbE 向けに 156.25 MHz のタイミング・リファレンスを提供し、1G/2.5G/5G/10G(USXGMII) モード向けに 312.5 MHz のタイミング・リファレンスを提供します。

latency_measure_clk 入力 1 16 ビット GMII データパスのレイテンシーを測定するためのサンプリング・クロックです。このクロックは 80 MHz で動作し、また、IEEE 1588v2 機能が有効にされている際にのみ使用できます。

tx_serial_clk 入力 1 ～ 3 トランシーバー PLL からのシリアルクロックです。• 2.5GbE：ビット[0]をトランシーバー PLL に接続します。

このクロックは、1562.5 MHz で動作します。• 1GbE：ビット[1]をトランシーバー PLL に接続します。こ

のクロックは、625 MHz で動作します。• 10GbE：ビット[2]をトランシーバー PLL に接続します。

このクロックは、5156.25 MHz で動作します。• 1G/2.5G/5G/10G (USXGMII) モード：5156.25

MHz にビット[0]を接続します。

rx_cdr_refclk 入力 1 1GbE および 2.5GbE 向け 125 MHz RX CDR リファレンス・クロックです。

rx_cdr_refclk_1 入力 1 10GbE 向け RX CDR リファレンス・クロックです。このクロックの周波数は、Reference clock frequency for 10GbE (MHz) パラメーター設定で 322.265625 MHz または 644.53125 MHz のどちらにも指定できます。

rx_pma_clkout 出力 1 以下の周波数で動作する、CDR からのリカバリークロックです。• 1GbE：125 MHz• 2.5GbE：312.5 MHz• 5GbE/10GbE: 322.265625 MHz

リセット信号

reset 入力 1 アクティブ High のグローバルリセットです。非同期グローバルリセットをトリガーするために、この信号をアサートします。

continued...



210



tx_analogreset 入力 1 この信号はトランシーバー PHY リセット・コントローラー IPコアに接続します。アサートされると、TX パス上のアナログブロックへの非同期リセットをトリガーします。

tx_digitalreset 入力 1 この信号はトランシーバー PHY リセット・コントローラー IPコアに接続します。アサートされると、TX パス上のデジタルロジックへの非同期リセットをトリガーします。

rx_analogreset 入力 1 この信号はトランシーバー PHY リセット・コントローラー IPコアに接続します。アサートされると、レシーバー CDR への非同期リセットをトリガーします。

rx_digitalreset 入力 1 この信号はトランシーバー PHY リセット・コントローラー IPコアに接続します。アサートされると、RX パス上のデジタルロジックへの非同期リセットをトリガーします。

2.6.5.4.2. 動作モードおよび速度の信号

表 158. トランシーバー・モード信号と動作速度信号


xcvr_mode 入力 2 この信号をリコンフィグレーション・ブロックに接続します。以下の値を使用して速度をセットします。• 0x0 ＝ 1G• 0x1 ＝ 2.5G• 0x3 ＝ 10G

operating_speed 出力 3 この信号を MAC に接続します。この信号は、PHY の現在の動作速度を示します。• 0x0 ＝ 10G• 0x1 ＝ 1G• 0x4 ＝ 2.5G• 0x5 ＝ 5G

2.6.5.4.3. GMII 信号

16 ビットの TX および RX GMII は、1GbE および 2.5GbE をそれぞれ 62.5 MHz と 156.25 MHzでザポートしています。

表 159. GMII 信号


TX GMII 信号：tx_clkout に同期

gmii16b_tx_d 入力 16 MAC からの TX データです。 MAC は、下位バイトを先頭に上位バイトまでを送信します。

gmii16b_tx_en 入力 2 アサートされると、MAC からの新しいフレームの開始を示します。ビット[0]は gmii16b_tx_d[7:0]と対応し、ビット[1]は gmii16b_tx_d[15:8]と対応します。この信号は、PHY がデータフレームからの後のバイトを受信するまでアサートを維持します。

gmii16b_tx_err 入力 2 アサートされると、エラーを示します。ビット[0]はgmii16b_tx_err[7:0]と対応し、ビット[1]はgmii16b_tx_err[15:8]と対応します。ビットはフレーム転送中に随時アサートされ、現在のフレームでのエラーを示します。

continued...



211



gmii16b_tx_latency 出力 22 PMA ブロックを除く TX データパスの PHY のレイテンシーです。• ビット[21:10]：クロックサイクル数• ビット[9:0]：フラクショナル数でのクロックサイクルこの信号は、Enable IEEE 1588 Precision TimeProtocol パラメーターが選択されている場合にのみ使用可能です。

RX GMII 信号：rx_clkout に同期

gmii16b_rx_d 出力 16 MAC への RX データです。PHY は、下位バイトを先頭に上位バイトまでを送信します。RX データでの、RX リカバリークロックから rx_clkout へのレートマッチは PHY が行います。

gmii16b_rx_err 出力 2 アサートされると、エラーを示します。ビット[0]はgmii16b_rx_err[7:0]と対応し、ビット[1]はgmii16b_rx_err[15:8]と対応します。ビットはフレーム転送中に随時アサートされ、現在のフレームでのエラーを示します。

gmii16b_rx_dv 出力 2 アサートされると、新しいフレームの開始を示します。ビット[0]は gmii16b_rx_d[7:0]と対応し、ビット[1]はgmii16b_rx_d[15:8]と対応します。この信号は、PHY がデータフレームからの後のバイトを送信するまでアサートを維持します。

gmii16b_rx_latency 出力 22 PMA ブロックを除く RX データパスの PHY のレイテンシーです。• ビット[21:10]：クロックサイクル数• ビット[9:0]：フラクショナル数でのクロックサイクルこの信号は、Enable IEEE 1588 Precision TimeProtocol パラメーターが選択されている場合にのみ使用可能です。

2.6.5.4.4. XGMII 信号

XGMII は、10GbE を 156.25 MHz でサポートします。

表 160. XGMII 信号


TX XGMII 信号：xgmii_tx_coreclkin に同期

xgmii_tx_data 入力 64、32 MAC からの TX データです。MAC はデータを、ビット[7:0]、ビット[15:8]、それ以降も同様の順序で送信します。幅は次のとおりです。• 1G/2.5G/10G コンフィグレーション用の 64 ビット• 1G/2.5G/5G/10G コンフィグレーション用の 32 ビッ

ト

xgmii_tx_control 入力 8、4 MAC からの TX コントロールです。• xgmii_tx_control[0]は

xgmii_tx_data[7:0]に対応• xgmii_tx_control[1]は

xgmii_tx_data[15:8]に対応• それ以降も同様に続く幅は次のとおりです。

continued...



212



• 1G/2.5G/10G コンフィグレーション用の 8 ビット• 1G/2.5G/5G/10G コンフィグレーション用の 4 ビット

xgmii_tx_valid 出力 1 MAC から xgmii_tx_control と xgmii_tx_data上の有効データを示しています。下図のようにロジック/MAC は有効データを切り替える必要があります。

スピードトグルレート

1G 10 クロックサイクルごとにアサートされる

2.5G 4 クロックサイクルごとにアサートされる


10G 常にアサートされる

RX XGMII 信号：xgmii_rx_coreclkin に同期

xgmii_rx_data 出力 64、32 MAC への RX データです。PHY はデータを、ビット[7:0]、ビット[15:8]、それ以降も同様の順序で送信します。幅は次のとおりです。• 1G/2.5G/10G コンフィグレーション用の 64 ビット• 1G/2.5G/5G/10G コンフィグレーション用の 32 ビッ

ト

xgmii_rx_control 出力 8、4 MAC への RX コントロールです。• xgmii_rx_control[0]は

xgmii_rx_data[7:0]に対応• xgmii_rx_control[1]は

xgmii_rx_data[15:8]に対応• それ以降も同様に続く幅は次のとおりです。• 1G/2.5G/10G コンフィグレーション用の 8 ビット• 1G/2.5G/5G/10G コンフィグレーション用の 4 ビット

xgmii_rx_valid 出力 1 MAC からの xgmii_rx_control とxgmii_rx_data 上の有効データを示しています。PHY からのトグルレートは下の表に示されています。

注意:

パケットの開始を受信したとき、またはレートマッチがPHY 内部に発生したときにトグルレートが変化することがあります。有効データのパターンが固定されることを期待してはいけません。

スピードトグルレート


2.5G 4 クロックサイクルごとにアサートされる


10G 常にアサートされる



213


2.6.5.4.5. ステータス信号

表 161. ステータス信号


led_char_err 出力 1 RX データで 10 ビット・キャラクター・エラーが検出されるとアサートされます。

led_link 出力 1 1GbE または 2.5GbE 向けのリンク同期が成功するとアサートされます。

led_disp_err 出力 1 RX データで 10 ビット・ランニング・ディスパリティー・エラーが検出されるとアサートされます。

led_an 出力 1 オート・ネゴシエーションが完了するとアサートされます。

rx_block_lock 出力 1 10GbE 向けのリンク同期が成功するとアサートされます。

2.6.5.4.6. シリアル・インターフェイス信号

シリアル・インターフェイスは外部デバイスに接続します。

表 162. シリアル・インターフェイス信号


tx_serial_data 出力 1 TX データ

rx_serial_data 入力 1 RX データ

2.6.5.4.7. トランシーバー・ステータス信号およびリコンフィグレーション信号



rx_is_lockedtodata 出力 1 CDR が RX data にロックされるとアサートされます。

tx_cal_busy 出力 1 TX キャリブレーションの進行中にアサートされます。

rx_cal_busy 出力 1 RX キャリブレーションの進行中にアサートされます。

Arria 10 デバイス向けトランシーバー・リコンフィグレーション信号

reconfig_clk 入力 1 リコンフィグレーション・ブロックに接続されたリコンフィグレーション信号です。reconfig_clk 信号が、このインターフェイスへのタイミング・リファレンスを提供します。reconfig_reset 入力 1

reconfig_address 入力 10

reconfig_write 入力 1

reconfig_read 入力 1

reconfig_writedata 入力 32

reconfig_readdata 出力 32

reconfig_waitrequest 出力 1

2.6.5.4.8. Avalon-MM インターフェイス信号

Avalon-MM インターフェイスは Avalon-MM スレーブポートです。このインターフェイスはワードアドレスを使用して PHY の 16 ビット・コンフィグレーション・レジスターにアクセスを提供します。



214




csr_address 入力 5、11 このバスを使用して、読み出しまたは書き込みを行うレジスターアドレスを指定します。幅は以下のとおりです。• 5 ビットは 2.5G および 1G/2.5G コンフィグレーショ

ン向け• 11 ビットは 1G/2.5G/5G/10G コンフィグレーション

向け

csr_read 入力 1 この信号は読み出し動作の要求に使用します。

csr_readdata 出力 16、32 指定されたレジスターから読み出されたデータです。このデータは csr_waitrequest 信号がデアサートされている際にのみ有効です。以下に幅を示します。• 16 ビットは 2.5G および 1G/2.5G コンフィグレーショ


向け。上位 16 ビットは予約

csr_write 入力 1 この信号は書き込み動作の要求に使用します。

csr_writedata 入力 16、32 指定されたレジスターに書き込まれるデータです。このデータは csr_waitrequest 信号がデアサートされている際にのみ書き込まれます。以下に幅を示します。• 16 ビットは 2.5G および 1G/2.5G コンフィグレーショ


向け。上位 16 ビットは予約

csr_waitrequest 出力 1 アサートされると、PHY がビジー状態であり、いずれの読み出しまたは書き込みも受け入れができないことを示します。• 読み出しまたは書き込みを要求する際には、この信号が

アサートされている間は Avalon-MM インターフェイスへのコントロール信号を一定に保ちます。要求は、信号がデアサートされた際に完了します。

• この信号は、アイドルサイクルおよびリセット時にはHigh または Low のどちらにもなりえます。したがって、ユーザー・アプリケーションは、その期間中にこのアサート状態についてのいかなる判定もするべきではありません。

2.6.6. XAUI PHY IP コア

XAUI コンフィグレーションでは、トランシーバー・チャネルのデータパスはソフト PCS を用いてコンフィグレーションされます。XAUI コンフィグレーションは、トランシーバー・チャネルのデータパス、クロックの駆動、ならびにチャネル配置のガイドラインを提供します。IP カタログを使用して XAUI リンクを実装することができます。Interfaces メニューの Ethernet の下にある XAUI PHY IP コアを選択します。XAUI PHY IP コアが、XAUI PCS をソフトロジックに実装します。

XAUI は、IEEE 802.3ae-2008 仕様で定義されている 10 ギガビット・イーサネット・リンクに特化した物理層の実装です。XAUI PHY は、IEEE802.3 MAC と RS (Reconciliation Sublayer) への接続に XGMII インターフェイスを使用します。IEEE 802.3ae-2008 仕様で、以下をサポートするためにXAUI PHY のリンクが必要です。

• XGMII インターフェイスでの 10 Gbps のデータレート

• PMD インターフェイスで各 3.125 Gbps 毎に 4 レーン



215


図 -81: XAUI 層と XGMII 層

OSIReference

Model Layers

Application

Presentation

Session

Transport

Network

Data Link

Physical

PMA

PMD

Medium

10 Gbps

OptionalXGMIIExtender

Physical Layer Device


Logical Link Control (LLC)

LAN Carrier Sense MultipleAccess/Collision Detect (CSMA/CD)

Layers

Higher Layers

Reconciliation


PCS

10 Gigabit Media Independent Interface

XGMII Extender Sublayer

XGMII Extender Sublayer

10 Gigabit Attachment Unit Interface

10 Gigabit Media Independent Interface

Medium Dependent Interface

インテルの XAUI PHY IP コアは、XGMII インターフェイスの動作距離を延長し、またインターフェイス信号の数を削減する、IEEE 802.3 の 48 項の仕様を実装します。

XAUI では、10 Gbps イーサネットの MAC 機能からイーサネット規格の PHY コンポーネントまでの物理的に離すことができる距離を 1 メートルまで拡張できます。XAUI PHY IP コアは、アプリケーション層から 156.25 Mbps での 72 ビット・データ (シングル・データレート—SDR XGMII) を受け取ります。シリアル・インターフェイスは 4×3.125 Gbps で動作します。

図 -82: XAUI PHY IP コア

XAUI PHY IP Core

4 x 3.125 Gbps serial

XAUI PHY IP

Hard PMA

PCS

8B/10BWord AlignerPhase Comp

SDR XGMII72 bits @ 156.25 Mbps

Avalon-MMControl & Status

4

4

デュアル・データレート XAUI (DDR XAUI または DXAUI) と RXAUI (Reduced XAUI) をサポートするための、インテルのサードパーティー IP パートナーは MorethanIP (MTIP) です。



216


XAUI は、OCP (open compute project) ネットワーキングをサポートしていません。

関連情報• IEEE 802.3 Clause 48

• MorethanIP

2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス

XAUI PHY IP コアは、FPGA コア内部のソフトロジックに部分的に実装されています。チャネルの配置がソフト PCS の実装と互換するようにする必要があります。

図 -83: XAUI コンフィグレーション向けのトランシーバー・チャネルのデータパスXAUI コンフィグレーションは、以下の図に示すようにソフト PCS および標準 PCS の両方を使用します。

RX

Pha

se

Com

pens

atio

n FI

FOT

X P

hase

C

ompe

nsat

ion

FIFO

Byt

eD

eser

ializ

er

Byt

e Se

rial

izer

Receiver Standard PCS Receiver PMA

Des

eria

lizer

CD

R

Transmitter Standard PCS




Portable solution using Custom PHY or Native PHY

Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch0

Transmitter PMA Ch1

Transmitter PMA Ch2

Transmitter PMA Ch3

Seri

aliz

er

tx_s

eria

l_da

tarx

_ser

ial_

data

8B/1

0B

Dec

oder

Rat

e M

atch

FIF

O

Des

kew

FIF

O

Wor

d A

ligne

r

8B/1

0B E

ncod

er

16 20 20

2016 20 20 20

10

1010

Soft PCS

Soft PCS

Soft PCS

Soft PCS

FPGA Fabric

Channel 3

Channel 2

Channel 1

Channel 0

2.6.6.2. XAUI でサポートされる機能

MAC/RS への 64 ビットの SDR インターフェイス

IEEE 802.3-2008 仕様の 46 項では、XAUI PCS とイーサネット MAC/RS との間の XGMII インターフェイスが定義されています。4 つの XAUI レーンはそれぞれ、8 ビットのデータと 1 ビットのコントロール・コードを 156.25 MHz のインターフェイス・クロックの正と負の両方のエッジ (ダブル・データレート) で転送する必要があるとされています。

XAUI コンフィグレーションにおける Arria 10 トランシーバーとソフト PCS ソリューションは、MAC/RS への XGMII インターフェイスを IEEE 802.3-2008 仕様で規定されているとおりにはサポートしていません。これらは代わりに、4 つの XAUI レーンでそれぞれ、16 ビットのデータと 2 ビットのコントロール・コードを転送します。転送は、156.25 MHz インターフェイス・クロックの正のエッジ (シングル・データレート) でのみ生じます。



217


https://www.altera.com/solutions/partners/ip-partners/morethanip.html


図 -84: Arria 10 デバイス・コンフィグレーションにおける XGMII 仕様の実装ATX PLL は内部のトランシーバーを駆動するためにのみサポートされています。FPLL は xgmii_tx_clk およびxgmii_rx_clk を駆動するためにのみサポートされています。0 ppm を維持するために、ATX PLL と FPLL はどちらも同じリファレンス・クロックから駆動される必要があります。

Lane 0

Interface Clock (156.25 MHz)

8-bit

Interface Clock (156.25 MHz)

XGMII Transfer (DDR)

Lane 1

Lane 0

Lane 1

D0

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

Lane 2

Lane 3

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

D1 D2 D3

D0 D1 D2 D3

Lane 2

Lane 3

D0 D1 D2 D3

D0 D1 D2 D3

16-bit

Arria 10 Soft PCS Interface (SDR)

8B/10B エンコーディングおよびデコーディング

XAUI コンフィグレーションの 4 つのレーンはそれぞれ、IEEE802.3-2008 仕様の 48 項で規定されている通りに 8B/10B エンコーダーおよびデコーダーを個別にサポートしています。8B/10B でのエンコーディングでは、シリアルデータ・ストリームでの連続した 1 および 0 の大数が 5 つに制限されます。この制限により DC バランスを保ち、レシーバー CDR が受信データへのロックを維持するために十分な遷移を保障します。

XAUI PHY IP コアは、ランニング・ディスパリティー・エラーと 8B/10B コードグループ・エラーを示すステータス信号を提供します。



218


トランスミッタとレシーバーのステートマシン

XAUI コンフィグレーションでは、Arria 10 ソフト PCS は、IEEE 802.3-2008 仕様で図 48-6 と図48-9 に示されているトランスミッタとレシーバーのステート・ダイアグラムを実装します。

トランスミッタ・ステートマシンは、10GBASE-X PCS と適合する以下の機能を行います。

• XGMII データを PCS コードグループにエンコードする

• Idle ||I|| オーダーセットを Sync ||K||、Align ||A||、Skip ||R|| オーダーセットに変換する

レシーバー・ステートマシンは、10GBASE-X PCS と適合する以下の機能を行います。

• PCS コードグループを XGMII データにデコードする

• Sync ||K||、Align ||A||、Skip ||R|| オーダーセットを Idle ||I|| オーダーセットに変換する

同期化

4 つの XAUI レーンそれぞれのレシーバー PCS にあるワードアライナー・ブロックは、IEEE802.3-2008 規格で図 48-7 に示されている、レシーバー同期ステート・ダイアグラムを実装しています。

XAUI PHY IP コアは、ステータス信号をレーン毎に提供し、ワードアライナーが有効なワード境界に同期しているかどうかを示します。

デスキュー

レシーバー PCS のレーン・アライナー・ブロックは、IEEE 802.3-2008 規格で図 48-8 に示されている、レシーバーのデスキュー・ステート・ダイアグラムを実装しています。

レーンアライナーは、4 つの XAUI レーンそれぞれのワードアライナー・ブロックが有効なワード境界への同期の成功を示した後にのみ、デスキュープロセスを開始します。

XAUI PHY IP コアはステータス信号を提供し、レシーバー PCS でのレーンデスキューの成功を示します。

クロック補償

レシーバー PCS のデータパスにあるレートマッチ FIFO は、リモート・トランスミッタとローカルレシーバーとの間の差を大で±100 ppm まで補償します。補償は、ppm の差に応じて Skip ||R|| カラムを挿入あるいは削除することによって行われます。

以下の後に、クロック補償動作が開始します。

• すべての 4 つの XAUI レーンのワードアライナーが、有効なワード境界へ同期の成功を示した

• レーンアライナーが、レーンデスキューの成功を示した

レートマッチ FIFO はステータス信号を提供し、クロックレート補償のための Skip ||R|| カラムの挿入あるいは削除を示します。



219


2.6.6.3. XAUI PHY のリリース情報

表 165. XAUI のリリース情報

項目概要



プロダクト ID 00D7


2.6.6.4. XAUI PHY でサポートされるデバイスファミリー

IP コアは、対象となるインテルデバイスファミリーに終的なもしくは暫定的なサポートを提供します。終および暫定とは、以下のように定義されています。

• 終的なサポート：終的なタイミングモデルによってこのデバイス向けに検証をしている

• 暫定的なサポート：暫定的なタイモングモデルによってこのデバイス向けに検証をしている

表 166. サポートされるデバイスファミリー

デバイスファミリーサポートの種類

XAUI

Arria 10 暫定的



220


2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン

トランシーバー・クロックの駆動

図 -85: 位相補償 FIFO を有効にしない XAUI コンフィグレーションでのトランシーバー・クロックの駆動外部 ATX PLL は、XAUI の 4 つのチャネル向けにトランスミッタのシリアルおよびパラレルクロックを生成します。PLL をインスタンス化して XAUI と接続する必要があります。x6 クロックラインは、トランスミッタのシリアルおよびパラレルクロックを 4 つのチャネルそれぞれの PMA と PCS へ伝達します。

RX

Pha

se

Com

pens

atio

n FI

FOT

X P

hase

C

ompe

nsat

ion

FIFO

Byt

e Se

rial

izer


Des

eria

lizer

CD

R





Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch 0




Seri

aliz

er

tx_s

eria

l_da

tarx

_ser

ial_

data

Parallel Clock

Parallel Clock (Recovered)

Byt

e D

eser

ializ

er

8B/1

0B

Dec

oder

Rat

e M

atch

FIF

O

Des

kew

FIF

O

Wor

d A

ligne

r

8B/1

0B E

ncod

er

Soft PCS

Soft PCS

Soft PCS

Soft PCS

XAUI PHY IP Core

Channel 3

Channel 2

Channel 1

Channel 0

16

16

20

20

20

2020

10

1010

xgmii_tx_clk

xgmii_rx_clk /2Parallel Clock (Recovered) from Channel 0

Parallel Clock

/2

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)Serial Clock

(From the ×1 Clock Lines)

Master Clock Generation Block

Parallel Clock

Serial Clock


(1)ATX PLL

注：1. Arria 10 デバイスのXAUI サポートでは、ATX PLL を送信PLL として使用します。

注意: ATX PLL を設定する際は、PMA 幅の設定を、トランシーバー・チャネルごとに 20 ビットにセットする必要があります。これにより、入力リファレンス・クロックが 156.25 MHz である際にシリアルクロックが3.125 Gbps で動作できるようにします。



221


図 -86: 位相補償 FIFO を有効にした XAUI コンフィグレーションでのトランシーバー・クロックの駆動位相補償 FIFO を有効にすると、Avalon-ST インターフェイスでコアを様々なクロックに接続できます。

RX

Pha

se

Com

pens

atio

n FI

FOT

X P

hase

C

ompe

nsat

ion

FIFO


Des

eria

lizer

CD

R


Seri

aliz

er

8B/1

0B

Dec

oder

Rat

e M

atch

FIF

O

Des

kew

FIF

O

Wor

d A

ligne

r

8B/1

0B E

ncod

er

Soft PCS

XAUI PHY IP Core

xgmii_tx_clk 156.25 MHz

Parallel Clock (x6 Network)Serial Clock

ATX PLL

Idle

Rep

Idle

Con

vert

er

32/64bAvalon-STAdapter

MAC36/72bXGMIIAdapter

Master CGBx1 Network

fPLL

REFCLK 156.25 MHz

156.

25 M

Hz

312.

5 M

Hz

156.

25 M

Hz

Parallel Recovered Clock 2 (1) Parallel Recovered Clock

Serial Recovered Clock

156.25 MHz

Serial Clock (x6 Network)

Parallel Clock (x6 Network)

Parallel Recovered Clock

Serial Recovered ClockParallel Recovered Clock 2

Parallel Clock

注：1. リカバリークロック1 つがXAUI 4 チャネルを駆動します。

2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率

以下の表に、現在のバージョンの Quartus II ソフトウェアを使用して Arria 10 デバイスを対象とした場合の、各コンフィグレーションの標準的なデバイスリソース使用率を示します。ALUT とロジックレジスターの数は、100 単位で切り上げられています。

表 167. XAUI PHY のパフォーマンスとリソース使用率

実装 3.125 Gbps チャネル数組み合わせ ALUT 数専用ロジックレジスター数 M20K メモリーブロック数

ソフト XAUI 4 1700 1700 3

2.6.6.7. XAUI PHY のパラメーター化


XAUI PHY IP コアを設定するには、IP カタログで以下のステップを実行します。

1. Which device family will you be using? で Arria 10 を選択します。

2. Installed IP > Library > Interface Protocols > Ethernet > XAUI PHY をクリックします。

3. IP カタログの各タブで、プロトコルに必要なオプションを選択します。

4. パラメーターについて詳しくは、以下に続く項を参照してください。

a. General パラメーター

b. Analog パラメーター



222


c. Advanced Options パラメーター

5. Finish をクリックして、カスタマイズされた XAUI PHY IP コアを生成します。


• XAUI PHY の General パラメーター (223 ページ)


• XAUI PHY の Advanced Options パラメーター (223 ページ)

2.6.6.7.1. XAUI PHY の General パラメーター

この項では、General Options タブで可能な設定について説明します。

表 168. General Options


Device family Arria 10 使用するデバイスファミリーです。

XAUI interface type Soft XAUI ソフトロジックに PCS を、ハードロジックに PMA を実装します。4 つのチャネルを含めます。

Enable Sync-E support On / Off CDR PLL と TX PLL 用の個別のリファレンス・クロックを示します。

Number of XAUI interfaces 1 XAUI インターフェイスの数を指定します。現在のリリースでは 1 のみが選択可能です。

2.6.6.7.2. XAUI PHY の Advanced Options パラメーター

この項では、Advanced Options タブで可能な設定について説明します。

表 169. Advanced Options


Include control and statusports

On / Off このオプションをオンにすると、IP コアのトップレベルはソフト PCS と PMAの XAUI トップレベル信号、およびハード IP PCS と PMA の XAUI トップレベル信号に示されるステータス信号とデジタルリセットを含めます。このオプションをオフにした場合は、コントロール・レジスターとステータスレジスターに対して Avalon-MM インターフェイスを使用することにより、コントロールとステータスの情報にアクセスできます。デフォルトの設定はオフです。


On / Off このオプションをオンにすると、ダイナミック・リコンフィグレーション・ポートを外部リコンフィグレーション・モジュールと接続できます。

Enable rx_recovered_clk pin On / Off このオプションをオンにすると、RX リカバリークロックが出力信号になります。

Enable phase compensationFIFO

On / Off 位相補償 FIFO を有効にして、XGMII インターフェイスでさまざまなクロックの使用を可能にします。

2.6.6.8. XAUI PHY のポート

以下の図に、ソフト IP 実装での XAUI PHY IP コアのトップレベル信号を示します。



223


図 -87: XAUI のトップレベル信号：ソフト PCS と PMA

xgmii_tx_dc[71:0]

tx_bonding_clock[5:0]

xgmii_tx_clk

xgmii_rx_dc[71:0]xgmii_rx_clk

phy_mgmt_clkphy_mgmt_clk_resetphy_mgmt_address[8:0]phy_mgmt_writedata[31:0]phy_mgmt_readdata[31:0]phy_mgmt_writephy_mgmt_readphy_mgmt_waitrequest

pll_ref_clk

pll_locked_ipll_powerdown_o

cdr_ref_clk

XAUI Top-Level Signals

RX StatusOptional

xaui_rx_serial_data[3:0]xaui_tx_serial_data[3:0]

rx_channelaligned

reconfig_clkreconfig_reset

reconfig_writereconfig_read

reconfig_waitrequest

rx_disperr[7:0]

reconfig_address[11:0]reconfig_writedata[31:0]reconfig_readdata[31:0]

rx_errdetect[7:0]rx_syncstatus[7:0]

rx_recovered_clk[3:0]rx_readytx_ready

TransceiverSerial Data

SDR TX XGMII

SDR RX XGMII

Avalon-MM PHY

Avalon-MM

ManagementInterface

Clocks

PLL

DynamicReconfiguration

PMAChannel

Controllerpll_cal_busy_i

xgmii_rx_inclk

2.6.6.9. XAUI PHY のインターフェイス

FPGA ファブリックへの XAUI PCS インターフェイスには、SDR XGMII インターフェイスを使用しています。このインターフェイスはシンプルなバージョンの Avalon-ST プロトコルを実装しています。このインターフェイスには、ready 信号や valid 信号が含まれていません。したがって、ソースはデータをいつでも駆動し、また、シンクは常にデータを受信する準備を整えておく必要があります。

Avalon-ST プロトコルについてのタイミング図も含めた詳細は、Avalon Interface Specificationsを参照してください。

選択したパラメーターに応じて、アプリケーション・インターフェイスは 156.25 Mbps または 312.5Mbps のいずれかで動作します。いずれの周波数でも、データはクロックの立ち上がりエッジでのみ駆動されます。帯域幅要件を満たすために、データパスは標準的な 4 バイトのデータおよび 4 ビットのコントロールではなく、8 バイト幅で 8 のコントロール・ビットを伴います。XAUI PHY IP コアは、データパスを 2 つの 32 ビット・データバスとして扱い、また、それらをインターリーブし、下位バイトから開始するロジックを含めます。

図 -88: インターリーブされた SDR XGMII データマッピング

Interleaved Result

Original XGMII Data

[63:56] [55:48] [47:40] [39:32] [31:24] [23:16] [15:8] [7:0]

[63:56] [31:24] [55:48] [23:16] [47:40] [15:8] [39:32] [7:0]




224



2.6.6.9.1. SDR XGMII TX インターフェイス

表 170. SDR TX XGMII インターフェイス


xgmii_tx_dc[71:0] 入力 XGMII 向けに 4 レーンのデータとコントロールを含んでいます。各レーンは 16ビットのデータと 2 ビットのコントロールで構成されています。mgmt_clk と同期します。• レーン 0–[7:0]/[8]、[43:36]/[44]• レーン 1–[16:9]/[17]、[52:45]/[53]• レーン 2–[25:18]/[26]、[61:54]/[62]• レーン 3–[34:27]/[35]、[70:63]/[71]

xgmii_tx_clk 入力 156.25 MHz で動作する XGMII SDR TX クロックです。

2.6.6.9.2. SDR XGMII RX インターフェイス

表 171. SDR RX XGMII インターフェイス


xgmii_rx_dc_[71:0] 出力 XGMII 向けに 4 レーンのデータとコントロールを含んでいます。各レーンは 16ビットのデータと 2 ビットのコントロールで構成されています。mgmt_clk と同期します。• レーン 0–[7:0]/[8]、[43:36]/[44]• レーン 1–[16:9]/[17]、[52:45]/[53]• レーン 2–[25:18]/[26]、[61:54]/[62]• レーン 3–[34:27]/[35]、[70:63]/[71]

xgmii_rx_clk 出力 156.25 MHz で動作する XGMII SDR RX クロックです。

xgmii_rx_inclk 入力 156.25 MHz で動作する XGMII SDR RX 入力クロックです。このポートはEnable phase compensation FIFO が選択されている場合にのみ使用できます。

2.6.6.9.3. トランシーバーのシリアルデータ・インターフェイス

XAUI トランシーバーのシリアルデータ・インターフェイスは、TX および RX インターフェイス両方のためのシリアルデータのレーンを 4 つ有します。このインターフェイスは 3.125 Gbps で動作します。クロック信号はデータ中にエンコードされているため、個別のクロック信号はありません。

表 172. シリアルデータ・インターフェイス


xaui_rx_serial_data[3:0] 入力シリアル入力データです。

xaui_tx_serial_data[3:0] 出力シリアル出力データです。



225


2.6.6.9.4. XAUI PHY クロック、リセット、およびパワーダウン・インターフェイス

図 -89: ソフト PCS を含む IP コアのクロック入力と出力

XAUI Soft IP Core

4 x 3.125 Gbps serial

xgmii_rx_clk

xgmii_tx_clk

pll_ref_clk

phy_mgmt_clk

4

4Soft PCSpma_pll_inclk pma_tx_clkout tx_clkout

pma_rx_clkout

pll_ref_clk

sysclk

PMA

rx_recovered_clk



pll_ref_clk 入力 CDR ロジックに使用される 156.25 MHz のリファレンス・クロックです。

2.6.6.9.5. XAUI PHY PMA チャネル・コントローラー・インターフェイス

表 174. PMA チャネル・コントローラーの信号


rx_recovered_clk[3:0] 出力受信したデータストリームから回復された RX クロックです。

rx_ready 出力 PMA RX がリセットステートを抜け出しており、トランシーバーがデータを受信できることを示します。mgmt_clk と同期します。

tx_ready 出力 PMA TX がリセットステートを抜け出しており、トランシーバーがデータを送信できることを示します。mgmt_clk と同期します。

pll_cal_busy_i 入力 PLL のキャリブレーション・ステータスを示します。

2.6.6.9.6. XAUI PHY のオプショナルの PMA コントロールおよびステータス・インターフェイス

XAUI PHY IP コアのレジスターから、オプショナルの PMA コントロールおよびステータス信号の状態を読み出すために、Avalon-MM PHY 管理インターフェイスを使用します。XAUI PHY の正常な機能を保障するために、信号の瞬時値を知る必要があることがあります。そういった場合には、これに必要な信号を XAUI PHY IP コアのトップレベル・モジュールに含めることができます。

表 175. オプショナルのコントロールおよびステータス信号：ソフト IP 実装


rx_channelaligned 出力アサートされると、4 つの全ての RX チャネルがアライメントされていることを示します。mgmt_clk と同期します。この信号は、RX レーンが完全にアライメントされ、データ受信の準備ができた時にアサートされます。

rx_disperr[7:0] 出力受信した 10 ビットのコードまたはデータグループに、ディスパリティー・エラーがあります。これは、ディスパリティー・エラーが生じた際に同じくアサートされる rx_errdetect とペアになって

continued...



226



います。rx_disperr 信号は XAUI リンクあたり合計 8 ビットであり、チャネルあたりでは 2 ビット幅です。mgmt_clk と同期します。

rx_errdetect[7:0] 出力アサートされると、8B/10B コードグループ違反を示します。受信した 10 ビットのコードグループに、コード違反またはディスパリティー・エラーがある場合にアサートされます。rx_errdetect信号と rx_disperr 信号を併せて使用することにより、コード違反エラーか、ディスパリティー・エラーか、または両方かを区別します。rx_errdetect 信号は XAUI リンクあたり合計 8 ビットであり、チャネルあたりでは 2 ビット幅です。mgmt_clk と同期します。

rx_syncstatus[7:0] 出力同期表示です。各チャネルの rx_syncstatus ポートで RX同期が表示されます。rx_syncstatus 信号はハード XAUIリンクあたり合計 8 ビットであり、チャネルあたりでは 2 ビットです。また、この rx_syncstatus 信号はソフト XAUI リンクあたり合計 4 ビットであり、チャネルあたりでは 1 ビットです。mgmt_clk と同期します。

2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明

Avalon-MM PHY 管理インターフェイスが、XAUI PHY IP コアの PCS、PMA、およびトランシーバー・リコンフィグレーション・レジスターへのアクセスを提供します。

表 176. Avalon-MM PHY 管理インターフェイスの信号


phy_mgmt_clk 入力 Avalon-MM クロック入力です。

phy_mgmt_clk_reset 入力 XAUI PHY 全体をリセットするグローバルリセット信号です。この信号はアクティブ High で、レベル・センシティブです。

phy_mgmt_addr[8:0] 入力 9 ビットの Avalon-MM アドレスです。

phy_mgmt_writedata[31:0] 入力 32 ビットの入力データです。

phy_mgmt_readdata[31:0] 出力 32 ビットの出力データです。

phy_mgmt_write 入力書き込み信号。High にアサートします。

phy_mgmt_read 入力読み出し信号。High にアサートします。

phy_mgmt_waitrequest 出力アサートされると、Avalon-MM スレーブ・インターフェイスが読み出しまたは書き込み要求に応答できないことを示します。アサートされた際には、Avalon-MM スレーブ・インターフェイスへのコントロール信号を一定に保つ必要があります。

Avalon-MM インターフェイスについてのタイミング図も含めた詳細は、Avalon InterfaceSpecifications を参照してください。

以下の表で、Avalon-MM PHY 管理インターフェイスを使用してワードアドレスと 32 ビット・エンベデッド・プロセッサーによってアクセスできるレジスターについて説明します。1 つのアドレス空間で、すべてのレジスターへのアクセスが提供されます。

注意: 予約または未定義のレジスターアドレスに書き込みをすると、未定義の副次的な影響が生じる恐れがあります。



227


表 177. XAUI PHY IP コアのレジスター




リセット・コントロール・レジスター：自動リセット・コントローラー

0x041 [31:0] RW reset_ch_bitmask アドレス 0x042 と 0x044 にあるリセットレジスターのビットマスクです。デフォルト値はすべて 1 です。ビット< n > = 1 であれば、チャネル< n >をリセットできます。

0x042 [1:0] W reset_control (書き込み) ビット 0 に 1 を書き込むと、リセット・コントローラー・モジュールを用いた TX デジタルリセットを開始します。リセットはreset_ch_bitmask でイネーブルされたチャネルに対して作用します。ビット 1 に 1 を書き込むと、reset_ch_bitmask でイネーブルされたチャネルの RX デジタルリセットを開始します。このビットはセルフクリアします。

R reset_status (読み出し) ビット 0 を読み出すと、リセット・コントローラーの TX レディビットのステータスを返します。ビット 1 を読み出すと、リセット・コントローラーの RX レディビットのステータスを返します。このビットはセルフクリアします。

リセット・コントロール：マニュアルモード

0x044 [31:4,0]

RW 予約済み予約ビットには 0 を書き込んでおけば安全です。

[1] RW reset_tx_digital 1 を書き込むと、内部 TX デジタルリセット信号をアサートさせ、reset_ch_bitmask でイネーブルされたすべてのチャネルがリセットされます。リセット状態を解除するには 0 を書き込む必要があります。

[2] RW reset_rx_analog 1 を書き込むと、内部 RX アナログリセット信号をアサートさせ、reset_ch_bitmask でイネーブルされた RX アナログロジックのすべてのチャネルがリセットされます。リセット状態を解除するには 0 を書き込む必要があります。

[3] RW reset_rx_digital 1 を書き込むと、RX デジタルリセット信号をアサートさせ、reset_ch_bitmask でイネーブルされた RX デジタルチャネルがリセットされます。リセット状態を解除するには 0 を書き込む必要があります。

PMA コントロールおよびステータスレジスター

0x061 [31:0] RW phy_serial_loopback チャネル< n >に 1 を書き込むと、チャネル< n >をシリアル・ループバック・モードにします。プレ CDR またはポスト CDRシリアル・ループバック・モードについて詳しくは、LoopbackModes を参照してください。

0x064 [31:0] RW pma_rx_set_locktodata セットされると、RX CDR PLL をプログラミングし、受信データにロックします。ビット< n >はチャネル< n >に対応します。

0x065 [31:0] RW pma_rx_set_locktoref セットされると、RX CDR PLL をプログラミングし、リファレンス・クロックにロックします。ビット< n >はチャネル< n >に対応します。

0x066 [31:0] RO pma_rx_is_lockedtodata アサートされると、RX CDR PLL が RX データにロックされたことを示し、RX CDR が LTR モードから LTD モードに変更したことを示します。ビット< n >はチャネル< n >に対応します。

0x067 [31:0] RO pma_rx_is_lockedtoref アサートされると、RX CDR PLL がリファレンス・クロックにロックされたことを示します。ビット< n >はチャネル< n >に対応します。

XAUI PCScontinued...



228





0x084 [31:16] N/A 予約済み N/A

[15:8] R 予約済み N/A

[7:0] syncstatus[7:0] 対応するビットの同期ステータスを記録します。RX 同期ステータスレジスターは、ソフト XAUI リンクあたり合計 4 ビットであり、チャネルあたりでは 1 ビットです。ソフト XAUI はビット 0～3 を使用します。syncstatus レジスターの値を読み出すと、ビットをクリアします。From block：ワードアライナー

0x085 [31:16] N/A 予約済み N/A

[15:8] R errdetect[7:0] セットされると、受信した 10 ビットのコードグループに8B/10B コード違反またはディスパリティー・エラーがあることを示します。errdetect と disperr を併せて使用することにより、コード違反エラーか、ディスパリティー・エラーか、または両方かを区別します。XAUI リンクあたり合計 8 ビット、RX チャネルあたりでは 2 ビットです。errdetect レジスターの値を読み出すと、ビットをクリアします。From block：8B/10B デコーダー

[7:0] disperr[7:0] 受信した 10 ビットのコードまたはデータグループにディスパリティー・エラーがあることを示します。セットされると、対応するerrdetect ビットもまたセットされます。XAUI リンクあたり合計 8 ビット、RX チャネルあたりでは 2 ビットです。errdetect レジスターの値を読み出すと、ビットはクリアされます。From block：8B/10B デコーダー

0x08a [0] RW simulation_flag このビットを 1 にセットすると、シミュレーションの際にリセットタイマーとロスタイマーの時間を短縮します。インテルは、シミュレーション向けにこのビットをセットしておくことを推奨します。


2.6.6.11. XAUI PHY TimeQuest SDC 制約

XAUI 向け SDC (Synopsis Design Constraints) について詳しくは「ボンディングした PCS およびPMA チャネルのタイミング制約」の項を参照してください。

関連情報ボンディングした PCS および PMA チャネルのタイミング制約 (430 ページ)

2.6.7. 頭字語

以下の表に、よく使用されるイーサネット向け頭字語を示します。

表 178. イーサネット向け頭字語

頭字語定義

AN Auto-Negotiation。イーサネットのオート・ネゴシエーション。IEEE 802.3ap-2007 の 73 項に記載されている

BER Bit Error Rate ＝ビットエラー・レート

continued...



229



頭字語定義

DME Differential Manchester Encoding ＝差動マンチェスタ・エンコーディング

FEC Forward Error Correction ＝順方向誤り訂正

GMII Gigabit Media Independent Interface ＝ギガビットメディア独立インターフェイス

KR バックプレーン・イーサネットの短縮表記。64B/66B エンコーディングを用いる

LD Local Device ＝ローカルデバイス

LT Link Training ＝リンク・トレーニング。72 項の 10GBASE-KR および 40GBASE-KR4 向けバックプレーン・イーサネット用

LP Link Partner ＝ LD と接続するリンクパートナー

MAC Media Access Control ＝メディア・アクセス・コントロール

MII Media Independent Interface ＝メディア独立インターフェイス

OSI Open System Interconnection ＝オープンシステム相互接続

PCS Physical Coding Sublayer ＝フィジカル・コーディング・サブレイヤ

PHY Physical Layer。7 層の OSI アーキテクチャーでの物理層であり、インテルデバイスでは、PCS + PMA がこれにあたる

PMA Physical Medium Attachment ＝物理メディア・アタッチメント

PMD Physical Medium Dependent ＝物理メディア・ディペンデント

SGMII Serial Gigabit Media Independent Interface ＝シリアル・ギガビット・メディア独立インターフェイス

WAN Wide Area Network ＝ワイド・エリア・ネットワーク

XAUI 10 Gigabit Attachment Unit Interface ＝ 10 ギガビット・アタッチメント・ユニット・インターフェイス

2.7. PCI Express (PIPE)

Arria 10 トランシーバーを使用して、データレートがそれぞれ 2.5、5.0、8 Gbps の Gen1、Gen2、Gen3 向けの、完全な PCI Express ソリューションを実装することができます。

以下のいずれかの方法を使用して、PCIe 機能向けにトランシーバーをコンフィグレーションします。

• PCIe 用 Arria 10 ハード IP

これは、トランザクション、データリンク、および PHY/MAC 層を含む完全な PCIe のソリューションです。ハード IP ソリューションは、トランシーバー PHY インターフェイスに接続する専用のハードロジックが含まれています。

注意: 詳細については、 Arria 10 Avalon-ST Interface for PCIe Solutions User Guide を参照してください。



230

http://www.altera.com/literature/ug/ug_a10_pcie_avst.pdf


• PIPE Gen1/Gen2/Gen3 トランシーバー・コンフィグレーション・ルールにおけるネイティブPHY IP コア

ネイティブ PHY IP (ネイティブ PHY IP コア) を使用して PCIE モードでトランシーバーをコンフィグレーションすることで、PIPE インターフェイス (トランシーバーでは PIPE モードと通常呼ばれる) へアクセス可能となります。このモードにより、サードパーティー製の MAC へのトランシーバー接続が可能となるため、完全な PCIe ソリューションを作成することができます。

PIPE の仕様 (バージョン 3.0) は、PCIE に準拠した物理層の実装の詳細を提供します。PIPEGen1、Gen2、Gen3 向けのネイティブ PHY IP コアは、合計アグリゲーション帯域幅を 2 から 64Gbps までの範囲とする、x1、x2、x4、x8 動作をサポートしています。x1 コンフィグレーションでは、各チャネルの PCS および PMA ブロックは個別にクロック駆動され、個別にリセットされます。x2、x4、x8 コンフィグレーションは 2 レーン、4 レーン、8 レーンリンクのチャネル・ボンディングをサポートします。これらのボンディングされたチャネル・コンフィグレーションでは、すべてのボンディングされたチャネルの PCS および PMA ブロックは、共通のクロックおよびリセット信号を共有します。

Gen1 および Gen2 モードは 8B/10B エンコーディングを使用します。これは、リンク帯域幅全体の20％のオーバーヘッドを有します。また、Gen3 モードは 128b/130B エンコーディングを使用します。これは、2％未満のオーバーヘッドを有します。動作するにあたって、Gen1 および Gen2 モードは標準PCS を使用し、Gen3 モードは Gen3 PCS を使用します。

表 179. トランシーバー・ソリューション

サポートの種類 PCI Express 用 Arria 10 ハード IP PCI Express 用のネイティブ PHY IP コア(PIPE)

Gen1、Gen2、および Gen3 のデータレートありあり

MAC、データリンク、およびトランザクション・レイヤ

あり FPGA ファブリック内でユーザー実装

トランシーバー・インターフェイス PIPE 3.0 ベースのインターフェイスを介するハード IP

• Gen1 および Gen2 用 PIPE 2.0• Gen1/Gen2 サポートのある Gen3 向け

の PIPE 3.0 ベース

関連情報• Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express

• Arria 10 Hard IP for PCI Express User Guide for the Avalon Streaming Interface



231

http://www.intel.com/content/www/us/en/homepage.html

http://www.altera.com/literature/ug/ug_a10_pcie_avst.pdf


2.7.1. PIPE 向けトランシーバー・チャネルのデータパス

図 -90: PIPE Gen1/Gen2 コンフィグレーション向けトランシーバー・チャネルのデータパス

PIPE Interface

RX FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

Receiver PMA

Word Aligner

Deserializer

CDR



Serializer


FPGAFabric

TX FIFO

Byte Serializer

8B/10B Encoder

PRBSGenerator

TX Bit Slip

PRBSVerifier

PCI Express Hard IP

図 -91: PIPE Gen1/Gen2/Gen3 コンフィグレーション向けトランシーバー・チャネルのデータパス

RX FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

BlockSynchronizer

Rate Match

FIFOGearbox

Receiver PMA

Word Aligner

Deserializer

CDR


Receiver Gen3 PCS

Transmitter Gen3 PCS

rx_serial_data

PRBSVerifier

PIPE Interface

FPGAFabric


Transmitter PMA

Serializer

tx_serial_data

TX FIFO

Byte Serializer

8B/10B Encoder

PRBSGenerator

TX Bit Slip

PCI Exxpress Hard IP

2.7.2. サポートされている PIPE 機能

PIPE Gen1、Gen2、および Gen3 のコンフィグレーションにより、サポートされる機能が異なります。

表 180. PIPE コンフィグレーション向けにサポートされる機能

プロトコル機能 Gen1(2.5 Gbps)

Gen2(5 Gbps)

Gen3(8 Gbps)

x1、x2、x4、x8 のリンク・コンフィグレーションありありあり

PCIe に準拠する同期ステートマシンありありあり

±300 ppm (合計 600 ppm) のクロックレート補償ありありあり

continued...



232


プロトコル機能 Gen1(2.5 Gbps)

Gen2(5 Gbps)

Gen3(8 Gbps)

トランスミッタ・ドライバーの電気的アイドルありありあり

レシーバー検出ありありあり

8B/10B エンコードとデコードのディスパリティー・コントロールありありなし

128b/130b エンコードとデコードなしなしあり (ギアボックスを介したサポー

ト)

スクランブルとデスクランブルなしなしあり (FPGA ファブリックに実装)

(36)

パワーステート管理ありありあり

レシーバー PIPE ステータス・エンコーディング pipe_rxstatus [2:0] ありありあり

2.5 Gbps と 5 Gbps の信号レート間の動的な切り換えなしありなし

2.5 Gbps、5 Gbps、8 Gbps の信号レート間の動的な切り換えなしなしあり

差動出力電圧制御の動的なトランスミッタ・マージンなしありあり

-3.5 dB と-6 dB の動的なトランスミッタ・バッファー・ディエンファシスなしありあり

Gen3 トランシーバーの動的なプリエンファシス、ディエンファシス、イコライゼーション

なしなしあり

PCS PMA インターフェイス幅 (ビット) 10 10 32

レシーバーの電気的アイドル推測 (EII) FPGA ファブリックに実装

FPGA ファブリックに実装

FPGA ファブリックに実装

関連情報• PCIe Gen3 PCS のアーキテクチャー (480 ページ)

PIPE Gen3 について詳しい情報を提供します。

• Intel PHY Interface for the PCI Express* (PIPE) Architecture PCI Express 2.0

• Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express 3.0

2.7.2.1. Gen1/Gen2 の機能

PIPE コンフィグレーションでは、各チャネルは、PHY-MAC 層とトランシーバー・チャネル PCS およびPMA ブロックとの間でデータ、コントロール、およびステータス信号を転送する PIPE インターフェイス・ブロックを有しています。PIPE コンフィグレーションは、PIPE 2.0 仕様に基づいています。PIPE コンフィグレーションを使用する場合には、ソフト IP を使用する PHY-MAC 層を FPGA ファブリックに実装する必要があります。

(36) Arria 10 PCIe Gen3 コンフィグレーションを使用する際には Gen1/Gen2 でスクランブルとデスクランブルを有効にする必要があります。



233




2.7.2.1.1. Gen1 (2.5 Gbps) と Gen2 (5 Gbps) との間の動的切り換え

PIPE コンフィグレーションで、ネイティブ PHY IP コアは PCIe 仕様で規定されている RATE 信号と機能的に等しい入力信号 pipe_rate [1:0] を提供します。この入力信号 pipe_rate [1:0] の値を 2’b00 から 2’b01 へ遷移させると、Gen1 から Gen2 へのデータレートの切り替えを開始します。この入力信号を 2’b01 から 2’b00 へ遷移させると、Gen2 から Gen1 へのデータレートの切り替えを開始します。

2.7.2.1.2. トランスミッタの電気的アイドルの生成

Arria 10 デバイスの PIPE インターフェイス・ブロックは、電気的アイドルの入力信号がアサートされるとトランスミッタ・バッファーを電気的アイドル状態にします。電気的アイドル時のトランスミッタ・バッファーの差動モードおよびコモンモード出力電圧レベルは、PCIe Gen1 および Gen2 両方のデータレートの PCIe Base Specification 2.0 に準拠しています。

PCIe 仕様では、特定のパワーステートでトランスミッタ・ドライバーが電気的アイドルになる必要があります。

注意: 異なるパワーステートに必要な入力信号レベルについて詳しくは、次の項のパワーステート管理を参照してください。

2.7.2.1.3. パワーステート管理

表 181. PCIe 仕様で定義されているパワーステート電力消費を小限に抑えるために、物理層デバイスは、以下のパワーステートをサポートしている必要があります。

パワーステート説明

P0 パケットデータが PCIe リンクで転送されている際の通常動作状態

P0s、P1、P2 PHY-MAC 層が、これらの低消費電力ステートに遷移するよう物理層に指示する

Arria 10 トランシーバーの PIPE インターフェイスは、PIPE コンフィグレーションで設定された各トランシーバー・チャネル向けに pipe_powerdown 入力ポートを提供します。

PCIe 仕様は、P0 パワーステートが低消費電力ステートに遷移した際に、物理層デバイスが省電力措置を行うことを要求しています。Arria 10 トランシーバーには、低消費電力ステートでトランスミッタ・バッファーを電気的アイドルモードにする以外の省電力措置は実装されていません。

2.7.2.1.4. コンプライアンス・パターン送信をサポートするための 8B/10B エンコーダーの使用

PCIe トランスミッタは LTSSM (Link Training and Status State Machine) がPolling.Compliance サブステートに入るとコンプライアンス・パターンを送信します。Polling.Compliance サブステートは、トランスミッタが PCIe の電圧およびタイミングの仕様に電気的に準拠しているかを評価します。

2.7.2.1.5. レシーバーステータス

PCIe 仕様では、PHY が 3 ビットのステータス信号 pipe_rx_status [2:0] のレシーバーステータスをエンコードする必要があります。このステータス信号は、PHY-MAC 層の動作のために使用されます。PIPE インターフェイス・ブロックは、トランシーバー・チャネルの PCS および PMA ブロックからステータス信号を受信し、pipe_rx_status [2:0] 信号のステータスを FPGA ファブリックのためにエンコードします。この pipe_rx_status [2:0] 信号上のステータス信号のエンコーディングは、PCIe 仕様に適合しています。



234


2.7.2.1.6. レシーバー検出

Arria 10 トランシーバーの PIPE インターフェイス・ブロックは、受信検出動作のための入力信号pipe_tx_detectrx_loopback を提供します。PCIe プロトコルは、LTSSM の検出ステート中にこの信号が High であることを要求します。P1 パワーステートでpipe_tx_detectrx_loopback 信号がアサートされると、PIPE インターフェイス・ブロックはそのチャネルのトランスミッタ・ドライバーにコマンド信号を送信し、受信検出シーケンスを開始します。P1パワーステートでは、トランスミッタ・バッファーは常に電気的アイドル状態である必要があります。コマンド信号を受信すると、受信検出回路はトランスミッタ・バッファーの出力にステップ電圧を生成します。配線上のステップ電圧の時定数は、遠端に PCIe 入力インピーダンス要件に準拠するアクティブなレシーバーがあれば、大きくなります。受信検出回路は、レシーバーが存在するかどうかを判断するためにこの時定数を観察します。

注意: 受信検出回路を確実に機能させるために、オンチップ終端を使用する必要があります。さらに、シリアルリンクの AC カップリング・コンデンサー、およびシステムで使用されるレシーバー終端の値が PCIeBase Specification 2.0 に適合している必要があります。

PIPE コアは、PIPE 2.0 仕様にある通り、1 ビットの PHY ステータス信号 pipe_phy_status と 3ビットのレシーバーステータス信号 pipe_rx_status[2:0] を提供し、レシーバーが検出されたかどうかを示します。

2.7.2.1.7. Gen1 および Gen2 のクロック補償

PIPE 仕様に則って、Arria 10 レシーバーチャネルは、アップストリームのトランスミッタ・クロックとローカル・レシーバー・クロックとの間で大±300 ppm までのクロック周波数の小さな差を補償するために、レートマッチ FIFO を備えています。

PIPE クロックの補償にあたり、以下のガイドラインについて考慮します。

• SKP オーダーセットで SKP シンボルを 1 つ挿入または削除する

• 削除後に SKP オーダーセットの SKP シンボル数に小限度が課せられる。削除後にオーダーセットが空の COM ケースを有することがある

• 挿入後に SKP オーダーセットの SKP シンボル数に大限度が課せられる。挿入後にオーダーセットが 5 つ以上のシンボルを有することがある

• INSERT/DELETE ケースでは、挿入または削除が発生した SKP オーダーセットの COM シンボルにフラグステータスが生じる

• FULL/EMPTY ケースでは、キャラクターが挿入または削除された箇所にフラグステータスが生じる

注意: PIPE インターフェイスがオンであれば、これがフラグの値を適切な pipe_rx_status信号に変換します。

• PIPE モードは同期システムで使用できる「0 ppm」コンフィグレーション・オプションも有する。このコンフィグレーションでは、レートマッチ FIFO ブロックによるクロック補償は想定されていないが、レイテンシーは小限に抑えられる。



235


図 -92: レートマッチ削除以下の図に、2 つの/K28.0/ SKP シンボルを削除する必要があるケースのレートマッチ削除の例を示します。受信した SKP オーダーセット 1 つにつき、1 つのみの/K28.0/ SKP シンボルが削除されます。

K28.5 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0rmfifo_input_data

First SKP Ordered Set Second SKP Ordered Set

SKP シンボルが削除される

K28.5 Dx.y K28.5 K28.0 K28.0rx_parallel_data

pipe_rx_status[2:0] 3’b010 xxx 3’b010 xxx xxx

Dx.y

Dx.y

xxx

図 -93: レートマッチ挿入以下の図に、2 つの SKP シンボルを挿入する必要があるケースのレートマッチ挿入の例を示します。受信した SKP オーダーセット 1つにつき 1 つのみの/K28.0/ SKP シンボルが挿入されます。

rmfifo_input_data

rx_parallel_data

First SKP Ordered Set Second SKP Ordered Set

SKP シンボルが挿入される

K28.5 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0 K28.0

K28.5 K28.0 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0 K28.0 K28.0

pipe_rx_status[2:0] 3’b001 xxx xxx xxx 3’b001 xxx xxx xxx xxx xxx

図 -94: レートマッチ FIFO のフルPIPE モードのレートマッチ FIFO は、FIFO がフルになる原因となったデータバイトを自動的に削除し、後続のデータバイトと同期的に pipe_rx_status[2:0] = 3'b101 を駆動します。以下の図に、PIPE モードでのレートマッチ FIFO のフル状態を示します。レートマッチ FIFO はデータバイト D4 を受信した後でフルになります。

D1 D2 D3 D4 D5 D6 D7 D8

D1 D2 D3 D4 D8 xx xx xxD6 D7

tx_parallel_data

rx_parallel_data

pipe_rx_status[2:0] xxx xxx xxx xxx 3’b101 xxx xxx xxx

図 -95: レートマッチ FIFO の空レートマッチ FIFO は、FIFO が空になる原因となったデータバイトの後に/K30.7/ (9’h1FE) を自動的に挿入し、挿入した/K30.7/(9’h1FE) と同期的に pipe_rx_status[2:0] = 3'b110 を駆動します。以下の図に、PIPE モードでのレートマッチ FIFO の空の状態を示します。レートマッチ FIFO はデータバイト D3 を読み出した後で空になります。

D1 D2 D3 D4 D5 D6

D1 D2 D3 /K.30.7/ D4 D5

tx_parallel_data

rx_parallel_data

pipe_rx_status[2:0] xxx xxx xxx 3’b110 xxx xxx

PIPE 0 ppm

PIPE モードは同期システムで使用できる「0 ppm」コンフィグレーション・オプションも有しています。このコンフィグレーションではレートマッチ FIFO ブロックによるクロック補償は想定されていませんが、レイテンシーは小限に抑えられます。



236


2.7.2.1.8. PCIe リバース・パラレル・ループバック

PCIe リバース・パラレル・ループバックは、Gen1、Gen2、および Gen3 データレート向け PCIe 機能コンフィグレーションでのみ使用可能です。受信したシリアルデータは、レシーバー CDR、デシリアライザー、ワードアライナー、およびレートマッチ FIFO バッファーを通過します。データは次にトランスミッタ・シリアライザーにループバックされ、トランスミッタ・バッファーを介して送出されます。受信したデータは、rx_parallel_data ポートを介して FPGA ファブリックでも使用可能です。このループバック・モードは、PCIe 仕様 2.0 に基づいています。Arria 10 デバイスは、このループバック・モードを有効にするための入力信号 pipe_tx_detectrx_loopback を提供します。

注意: PIPE コンフィグレーションでサポートされるのは、このループバック・オプションのみです。

図 -96: PCIe リバース・パラレル・ループバック・モードのデータパス

PCI E

xpre

ss Ha

rd IP

PIPE

Inte

rface

RX FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

Receiver PMA

Word Aligner

Deserializer

CDR



Serializer


FPGAFabric

TX TX

FIFOFIFO

Byte SerializerByte Serializer

8B/10B Encoder8B/10B Encoder

PRBSGenerator

TX Bit Slip

PRBS

Reverse ParallelLoopback Path

Verifier


• Intel PHY Interface for the PCI Express* (PIPE) Architecture PCI Express 2.0

2.7.2.2. Gen3 の機能

以下の項で、Arria 10 トランシーバー・ブロックの PIPE Gen3 機能向けのサポートについて説明します。

PCS は PIPE 3.0 Base Specification をサポートしています。32 ビット幅の PIPE 3.0 ベースのインターフェイスは、電気的アイドルの送信、受信検出、および速度ネゴシエーションとコントロールといった PHY 機能を制御します。

2.7.2.2.1. 自動速度ネゴシエーション

PIPE Gen3 モードでは、Gen1 (2.5 Gbps) 、Gen2 (5.0 Gbps) 、Gen3 (8.0 Gbps) の信号方式のデータレート間での自動速度ネゴシエーション (ASN) が可能になります。信号方式レートの切り替えは、周波数スケーリング、および固定 32 ビット幅の PIPE 3.0 ベースのインターフェイスを使用するPMA および PCS ブロックのコンフィグレーションによって実現されます。

PMA は Gen1、Gen2、および Gen3 のデータレート間でクロックを切り替えます。ノン・ボンディング×1 チャネルでは、ASN モジュールは、チャネル内の速度ネゴシエーションを容易にします。ボンディングx2、x4、x8 と x16 チャネルでは、ASN モジュールは、レート切り替えを制御するためのマスターチャネルを選択します。マスターチャネルは、速度変更要求を他の PMA および PCS チャネルへ振り分けます。



237



PCIe Gen3 速度ネゴシエーション・プロセスは、ハード IP または FPGA ファブリックがレート変更を要求した際に開始されます。次に、ASN が PCS をリセットにし、クロックパスを動的に遮断して現在アクティブ状態の PCS (標準 PCS または Gen3 PCS のいずれか) を切り離します。Gen3 への、もしくは Gen3 からの切り替えが要求された場合には、ASN は自動的にマルチプレクサーで適切な PCS クロックパスとデータパスの選択を選定します。それから、ASN ブロックはデータレートを切り替えるために PMA ブロックに要求を送信し、確認のためのレート変更完了信号を待ちます。PMA がレート変更を完了し、ASN ブロックに確認を送信すると、ASN はクロックパスを有効にして新しい PCS ブロックを結びつけ、PCS のリセットを解除します。ASN ブロックが pipe_phy_status 信号をアサートすると、このプロセスが正常に完了したことを示します。

注意: ネイティブ PHY IP コア-PIPE のコンフィグレーションでは、トランシーバー・データレート切り替えシーケンスを開始するために pipe_rate[1:0] をセットする必要があります。

2.7.2.2.2. レート切り替え

この項では、PIPE Gen1 (2.5 Gbps) 、Gen2 (5.0 Gbps) 、および Gen3 (8.0 Gbps) モード間での自動レート変更についての概要を説明します。

Arria 10 デバイスには、すべての PIPE 速度変更を処理する、標準 PCS と Gen3 PCS に共通の ASNブロックが 1 つあり、これは PMA PCS インターフェイスに配置されています。レート切り替えが要求されると、データ・スループットを満たすように PIPE インターフェイスのクロックレートを調整します。

表 182. PIPE Gen3 32 ビット PCS のクロックレート

PCIe Gen3 モード有効 Gen1 Gen2 Gen3

レーン・データレート 2.5 Gbps 5 Gbps 8 Gbps

PCS クロック周波数 250 MHz 500 MHz 250 MHz

FPGA ファブリック IP クロック周波数

62.5 MHz 125 MHz 250 MHz

PIPE インターフェイス幅 32 ビット 32 ビット 32 ビット

pipe_rate [1:0] 2'b00 2'b01 2'b10



238


図 -97: レート切り替え以下のブロックレベル図に、ASN と標準 PCS および Gen3 PCS との接続の概要を示します。

PHYSTATUSGEN

PHYSTATUSGEN

TXFIFO

Gen3 ASN(Gen1, Gen2, Gen3)

PCS/PMA INF Gen3 PCS

pipe_rate[1:0]from FPGA Fabric

Control Plane Bonding Up

Control Plane Bonding Down

pipe_sw

pipe_sw_done

pipe_phy_status

pll_pcie_clk

PMAStandard PCS

/2(for Gen1 Only)

Gen1、Gen2、Gen3 の間で速度変更のシーケンスは以下のように生じます。

1. FPGA ファブリックに実装された PHY-MAC 層は、pipe_rate[1:0] を介してレート変更を要求します。

2. ASN ブロックは、データを消去するにあたって TX FIFO を待ちます。その後、ASN ブロックはPCS リセットをアサートします。

3. ASN は、標準 PCS および Gen3 PCS へクロック停止信号をアサートし、動的にクロックを遮断します。

4. Gen3 の速度へ、または Gen3 の速度からレートを変更する際には、ASN はクロックおよびデータのマルチプレクサー選択信号をアサートします。

5. ASN は、pipe_sw[1:0] 出力信号を使用して PMA にレート変更要求を送信します。

6. ASN は、PMA からの pipe_sw_done[1:0] 入力信号を継続的にモニターリングします。

7. ASN は pipe_sw_done[1:0] 信号を受信すると、クロック停止信号をデアサートしてクロックをリリースします。

8. ASN は PCS リセットをデアサートします。

9. ASN は、PHY-MAC インターフェイスに速度変更の完了を送信します。これには、PHY-MAC インターフェイスへの pipe_phy_status 信号を使用します。



239


図 -98: 速度変更シーケンスpipe_tx_elecidle

pipe_rate[1:0]

pipe_sw[1:0]

pipe_sw_done[1:0]

pipe_phy_status

00 10

00

00

10

10

2.7.2.2.3. Gen3 トランスミッタ電気的アイドルの生成

PIPE 3.0 ベースのインターフェイスでは、低消費電力状態時にトランスミッタを電気的アイドルにすることができます。トランスミッタを電気的アイドルにするために、値が 0x66 のシンボル 16 個で構成される電気的アイドル・オーダーセットを送信する必要があります。電気的アイドル時のトランスミッタの差動モードとコモンモードの電圧レベルは、 PCIe Base Specification 3.0 に基づきます。

2.7.2.2.4. Gen3 クロック補償

Gen3 PIPE トランシーバー・コンフィグレーション・ルールを使用する際に、パラメーター・エディターでこのモードを有効にします。

PCIe のプロトコル要件に対応し、かつ、発信元と終端の装置間で大±300 ppm までのクロック周波数の差を補償するために、レシーバーチャネルはレートマッチ FIFO を有しています。レートマッチFIFO は、4 つの SKP キャラクター (32 ビット) を挿入または削除し、FIFO が空またはフルにならないようにします。レートマッチ FIFO がほぼフルの場合は、FIFO は 4 つの SKP キャラクターを削除します。レートマッチ FIFO がほぼ空の場合は、FIFO は次の有効な SKP オーダーセットの先頭に SKPキャラクターを挿入します。pipe_rx_status [2:0] 信号は、FIFO フル、空、挿入、および削除を表示します。

注意: 波形については、Gen1 および Gen2 のクロック補償の項を参照してください。

関連情報Gen1 および Gen2 のクロック補償 (235 ページ)

2.7.2.2.5. Gen3 パワーステート管理

PCIe Base Specification は、PHY 層デバイスの消費電力を小限にするために低消費電力状態を定義しています。Gen3 PCS には、低電力状態でトランスミッタ・ドライバーを電気的アイドルにする場合を除き、これらの省電力機能は実装されていません。P2 低消費電力状態では、トランシーバーはPIPE ブロッククロックを無効にしません。

図 -99: P1 から P0 への遷移以下の図に、P1 から P0 への遷移の pipe_phy_status による完了を示します。

P1 P0

tx_coreclkin

pipe_powerdown

pipe_phy_status

2.7.2.2.6. CDR コントロール

CDR コントロール・ブロックは、次に示す機能を行います。



240


• ビットとシンボルをアライメントするために PMA CDR を制御する

• 割り当てられた時間の範囲内までデスキューするために PMA CDR を制御する

• 他の PCS ブロックのステータス信号を生成する

PCIe Base Specification は、レシーバー L0s パワーステートを、長でも Gen1 信号レートでは 4ms、Gen2 では 2 ms、Gen3 では 4 ms 以内で抜け出すことを要求しています。トランシーバーは、高速のロック時間に対応するための改善された CDR コントロール・ブロックを有しています。高速ロック時間は、CDR が Gen3 の速度に達する際または Gen3 の速度から離脱する際に、新しい乗算器/除算器の設定に再ロックするために必要です。

2.7.2.2.7. ギアボックス

PIPE 3.0 仕様により、Gen3 PCS を通過する各 128 ビット向けに PHY が 130 ビットのデータを送信する必要があります。インテルは、16 ブロックのデータごとに pipe_tx_data_valid 信号を使用して、累積した 32 ビットのデータのバックログを送信します。

130 ビットのブロックは、32 ビット・データパスで次のように受信されます。34 (32+2 ビットの同期ヘッダー) 、32、32、32。初のサイクルで、ギアボックスは 34 ビットの入力データを 32 ビットのデータに変換します。次の 3 クロックサイクルの間に、ギアボックスは隣接するサイクルのビットをマージします。ギアボックスで初の 34 ビットを 32 ビットに変換することにより、各シフトが 2 ビットを余分に含んでいるので、ギアボックスを正常に動作させるためには、16 シフトごとにデータ間にギャップが必要です。16 シフト後に、ギアボックスは送出されたデータを 32 ビット余分に有しています。このために入力データストリームにギャップが必要であり、ギャップは、各 16 ブロックのデータの後でpipe_tx_data_valid を 1 サイクル Low に駆動することによって生じさせます。

図 -100: Gen3 のデータ送信

10

tx_coreclkin

pipe_tx_sync_hdrpipe_tx_blk_start

pipe_tx_data_valid



241


2.7.3. PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法

図 -101: Gen1 または Gen2 の x1 モードで ATX PLL または fPLL を使用する

CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

4

4MasterCGB1

MasterCGB0

6

6

6

6

6

6

X1 Network

ATX PLL1

fPLL1

fPLL0

ATX PLL0

Path for Clocking inGen1/Gen2 x1 Mode

Path for Clocking inGen1/Gen2 x1 Mode

注：1. この図は、PCIe Gen1 またはGen2 のx1 モードで可能な組み合わせの1 つを示しています。2. Gen1 またはGen2 のx1 モードでは、ATX PLL またはfPLL を使用します。3. Gen1 またはGen2 のx1 モードでは、ATX PLL またはfPLL が有効にされた任意のバンクからのチャネルをどれでも使用することができます。4. ATX PLL またはfPLL どちらか一方からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。



242



CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

X6Network

66

6 6

6

6MasterCGB

MasterCGB

XNNetwork

ATX PLL1

fPLL1

Connections Donevia X1 Network

注：1. この図は、PCIe Gen1 またはGen2 のx4 モードで可能な組み合わせの1 つを示しています。2. x6 およびxN のクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。3. 各マスターCGB がそれぞれ1 セットのx6 クロックラインを駆動します。4. Gen1 またはGen2 のx4 モードでは、ATX PLL またはfPLL のみを使用します。5. ATX PLL またはfPLL どちらか一方からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。6. 上図の場合では、マスターPCS チャネルは論理チャネル3 (物理チャネル4) です。



243



CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

66

6

6MasterCGB

6

6MasterCGB

ATX PLL1

fPLL1


注：1. この図は、PCIe Gen1 またはGen2 のx8 モードで可能な組み合わせの1 つを示しています。2. x6 およびxN のクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。3. 各マスターCGB がそれぞれ1 セットのx6 クロックラインを駆動します。x6 ラインがさらにxN ラインを駆動します。4. Gen1 またはGen2 のx8 モードでは、ATX PLL またはfPLL のみを使用します。5. ATX PLL またはfPLL どちらか一方からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。6. 上図の場合では、マスターPCS チャネルは論理チャネル4 (トップバンクのチャネル1) です。

CDR

CGBCh 5

CDR

CGBCh 4

Use AnyOnePLL

Transceiverbank

Transceiverbank

6MasterCGB



244


図 -104: Gen1、Gen2 または Gen3 の x1 モードで ATX PLL または fPLL を使用する

CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

4

4MasterCGB1

MasterCGB0

6

6

6

6

6

6

X1 Network

ATX PLL1

fPLL1

fPLL0

ATX PLL0

注:1. この図は、PCIe Gen1、Gen2、またはGen3 のx1 モードで可能な組み合わせの1 つを示しています。2. Gen1 またはGen2 モードでは、fPLL のみを使用します。3. Gen3 モードでは、ATX PLL のみを使用します。4. Gen1 またはGen2 としてコンフィグレーションされたfPLL からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。5. ネイティブPHY IP コアウイザードでNumber of TX PLLs に (2) を選択します。



245



CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

X6Network

66

6 6

6

6MasterCGB

MasterCGB

XNNetwork

ATX PLL1

fPLL1


注:1. この図は、PCIe Gen1、Gen2、またはGen3 のx4 モードで可能な組み合わせの1 つを示しています。2. x6 およびxN のクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。3. 各マスターCGB がそれぞれ1 セットのx6 クロックラインを駆動します。4. Gen1 またはGen2 モードでは、fPLL のみを使用します。5. Gen3 モードでは、ATX PLL のみを使用します。6. Gen1 またはGen2 としてコンフィグレーションされたfPLL からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。



246



CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

66

6

6MasterCGB

6

6MasterCGB

ATX PLL1

fPLL1


注:1. この図は、PCIe Gen1、Gen2、またはGen3 のx8 モードで可能な組み合わせの1 つを示しています。2. x6 およびxN のクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。3. 各マスターCGB がそれぞれ1 セットのx6 クロックラインを駆動します。x6 ラインがさらにxN ラインを駆動します。4. Gen1 またはGen2 x8 モードでは、fPLL のみを使用します。5. Gen3 モードでは、ATX PLL のみを使用します。6. Gen1 またはGen2 としてコンフィグレーションされたfPLL からのpll_pcie_clk を使用します。これはPIPE インターフェイスに必要なhclk です。

CDR

CGBCh 5

CDR

CGBCh 4

Transceiver bank

6MasterCGB

Transceiver bank

関連情報• PLL およびクロック・ネットワークの使用 (388 ページ)

クロック・コンフィグレーションの実装および PLL の設定について詳しい情報を提供します。

• PIPE Design ExamplePCIe 向けの PLL コンフィグレーションについて詳しい情報を提供します。

• データレートに基づくトランスミット PLL の推奨 (340 ページ)ATX PLL 配置の制限について詳しい情報を提供します。



247



2.7.4. Arria 10 トランシーバーでの PCI Express (PIPE) の実装方法

PCI Express プロトコルを実装する前に、標準 PCS アーキテクチャー、Gen3 PCS アーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログに移動して、Arria 10 Transceiver Native PHY IP Core を選択します。詳しくは PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. Datapath Options の下にある Arria 10 の Transceiver configuration rules リストから Gen1/Gen2/Gen3 PIPE を選択します。

3. 起点として、PCI Express 向けネイティブ PHY IP のパラメーター設定の表のパラメーター値を使用します。または、Arria 10 トランシーバー・ネイティブ PHY のプリセットを使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Finish をクリックして、ネイティブ PHY IP (RTL ファイル) を生成します。



7. ネイティブ PHY IP を PLL IP コアとリセット・コントローラーに接続します。PCI ExpressTransceiver Configuration Rules 向けネイティブ PHY IP のポートの情報を使用してポートを接続します。




248


図 -107: PIPE Gen3 デザイン向け接続ガイドライン

ATX PLLand Master

CGB (Gen3)

fPLL(Gen1/Gen2)


tx_bonding_clocks

tx_serial_clkpll_pcie_clk

tx_bonding_clockspipe_hclk_in

Reset Controller (2)

pll_

pow

erdo

wn

tx_a

nalo

gres

ettx

_dig

ital

rese

t

rx_a

nalo

gres

etrx

_dig

ital

rese

t

rx_c

al_b

usy

rx_i

sloc

kedt

oref

cloc

kre

set

tx_r

eady

rx_r

eady

pll_

cal_

busy

pll_

lock

ed

pll_

lock

ed

pll_

cal_

busy

pll_refclk

tx_c

al_b

usy

mcgb_aux_clk

(1)

注：(1) トランシーバーPHY リセット・コントローラーで入力 pll_cal_busy ポートをイネーブルする場合、tx_cal_busy 信号および pll_cal_busy 信号を OR にすることなく、 PLL からの pll_cal_busy 出力信号をリセット・コントローラーの入力ポートに直接接続できます。(2)a. トランシーバーPHY リセット・コントローラーを使用する場合、チャネル PCS がリセットされるごとにレート切り替えを行う自動速度ネゴシエーション (ASN) ブロックのリセットを避けるために、TX デジタル・リセット・モードおよび RX デジタル・リセット・モードを Manual に設定する必要があります。b. TX デジタルリセットが Auto モードになっていると、pll_locked 信号がデアサートされるごとに関連する tx_digitalreset コントローラーが自動的にリセットします。Manual モードになっていると、 pll_locked 信号がデアサートされても関連する tx_digitalreset コントローラーがリセットしないので、ユーザーが動作を選択することができます。c. RX デジタルリセットが Auto モードになっていると、rx_is_lockedtodata 信号がデアサートされるごとに、関連する rx_digitalreset コントローラーが自動的にリセットします。Manual モードになっていると、rx_is_lockedtodata 信号がデアサートされても関連する rx_digitalreset コントローラーがリセットしないので、ユーザーが動作を選択することができます。d. PIPE デザイン向けにリセットが Auto モードに設定されている場合には、ロック信号がデアサートされるとデジタルリセットが自動的にアサートされます。

推奨事項

インテルは、ネイティブ PHY の PIPE モードを使用する際には、PLL およびチャネル (TX および RX)をリセットしないことを推奨します。これは、PCS の自動速度ネゴシエーション (ASN) ブロックがリセットされないようにするためです。



249


関連情報• PLL (340 ページ)

PLL のアーキテクチャーおよび実装の詳細について情報を提供します。


• トランシーバー・チャネルのリセット (403 ページ)リセット・コントローラーおよび実装の詳細について情報を提供します。

2.7.5. PIPE 向けネイティブ PHY IP のパラメーター設定

表 183. Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメーターこの項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

Gen1 PIPE Gen2 PIPE Gen3 PIPE

Parameter

Message level for rule violations Error Error Error

Common PMA Options

VCCR_GXB and VCCT_GXBsupply voltage for theTransceiver

Gen1：1_1V、1_0V、0_9V Gen2：1_1V、1_0V、0_9V Gen3：1_1V、1_0V、0_9V

Transceiver Link Type Gen1：sr、lr Gen2：sr、lr Gen3：sr、lr

Datapath Options

Transceiver configuration rules Gen1 PIPE Gen2 PIPE Gen3 PIPE

PMA configuration rules Basic Basic Basic

Transceiver mode TX / RX Duplex TX / RX Duplex TX / RX Duplex

Number of data channels

Gen1 ×1：1 チャネルGen1 ×2：2 チャネルGen1 ×4：4 チャネルGen1 ×8：8 チャネル



Data rate 2.5 Gbps 5 Gbps 5 Gbps(37)

Enable datapath and interfacereconfiguration オプションオプションオプション

Enable simplified data interface オプション(38) オプション(38) オプション(38)

Provide separate interface foreach channel オプションオプションオプション

(37) パワーアップ時に PIPE は Gen1/Gen2 にコンフィグレーションされます。Gen3 PCS は 8 Gbps 向けにコンフィグレーションされます。

(38) simplified data interface を有効にした際のビット設定については表 190 (265 ページ)を参照してください。



250


表 184. Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメーター：TX PMAこの項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。


TX Bonding Options

TX channel bonding modeNonbonded (x1)PMA & PCS Bonding

Nonbonded (x1)Nonbonded (x1)PMA & PCS Bonding

PCS TX channel bonding master Auto (39) Auto (39) Auto (39)

Default PCS TX channel bonding master

Gen1 ×1：0Gen1 ×2：1Gen1 ×4：2Gen1 ×8：4

Gen1 ×1：0Gen1 ×2：1Gen1 ×4：2Gen1 ×8：4

Gen1 ×1：0Gen1 ×2：1Gen1 ×4：2Gen1 ×8：4

TX PLL Options

TX local clock division factor 1 1 1

Number of TX PLL clock inputs perchannel 1 1

GEN3 ×1：2他の全てのモード：1

Initial TX PLL clock input selection

0 0

Gen3 x1 での初のクロック入力選択には Gen1 /Gen2 クロック接続を使用

する他の全てのモード：0

TX PMA Optional Ports

Enable tx_analog_reset_ack port オプションオプションオプション

Enable tx_pma_clkout port オプションオプションオプション

Enable tx_pma_div_clkout port オプションオプションオプション

tx_pma_div_clkout division factor オプションオプションオプション

Enable tx_pma_elecidle port Off Off Off

Enable tx_pma_qpipullup port (QPI) Off Off Off

Enable tx_pma_qpipulldn port (QPI) Off Off Off

Enable tx_pma_txdetectrx port (QPI) Off Off Off

Enable tx_pma_rxfound port (QPI) Off Off Off

Enable rx_seriallpbken port Off Off Off

(39) このパラメーターの設定は配置によって異なります。Auto モードでは、ネイティブ PHY IP パラメーター・エディターが、コンフィグレーションのも中央寄りのチャネルをデフォルトの PCS TX チャネル・ボンディング・マスターとして選択します。この場合、選択されたチャネルが物理的にトランシーバー・バンクの Ch1 または Ch4 として確実に配置されるようにする必要があります。それ以外では、PCS TX チャネル・ボンディング・マスターを手動で選択することにより、物理的にトランシーバー・バンクの Ch1 または Ch4 として配置可能なチャネルを選択します。詳しくは、「PIPE コンフィグレーションでチャネルを配置する方法」の項を参照してください。



251


表 185. Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメーター：RX PMAこの項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。


RX CDR Options

Number of CDR reference clocks 1 1 1

Selected CDR reference clock 0 0 0

Selected CDR reference clock frequency 100、125 MHz 100、125 MHz 100、125 MHz

PPM detector threshold 1000 1000 1000

Equalization

CTLE adaptation mode

注意: トリガーされる adaptation mode はPCIe Gen3 にのみ適用されます。

Manual / Triggered Manual / Triggered Manual / Triggered

DFE adaptation mode Disabled Disabled Disabled

Number of fixed dfe taps NA NA NA

RX PMA Optional Ports

Enable rx_analog_reset_ack port オプションオプションオプション

Enable rx_pma_clkout port オプションオプションオプション

Enable rx_pma_div_clkout port オプションオプションオプション

rx_pma_div_clkout division factor オプションオプションオプション

Enable rx_pma_clkslip port オプションオプションオプション

Enable rx_pma_qpipulldn port (QPI) Off Off Off

Enable rx_is_lockedtodata port オプションオプションオプション

Enable rx_is_lockedtoref port オプションオプションオプション

Enable rx_set_locktodata andrx_set_locktoref ports オプションオプションオプション

Enable rx_seriallpbken port オプションオプションオプション

Enable PRBS Verifier Control and Statusports オプションオプションオプション

表 186. Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメーター：Standard PCSこの項にはこのプロトコル向けの推奨パラメータ値を掲載しています。パラメータ値の範囲全体については、Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用を参照してください。

パラメーター Gen1 PIPE Gen2 PIPE Gen3 PIPE

Standard PCS configurations

Standard PCS / PMA interface width 10 10 10(40)

continued...

(40) パワーアップ時に PIPE は Gen1/Gen2 にコンフィグレーションされます。Gen3 PCS は PCS/PMA 幅である32 にコンフィグレーションされます。



252



FPGA fabric / Standard TX PCS interfacewidth 8、16 16 32

FPGA fabric / Standard RX PCS interfacewidth 8、16 16 32

Enable Standard PCS low latency mode Off Off Off

Standard PCS FIFO

TX FIFO mode low_latency low_latency low_latency

RX FIFO mode low_latency low_latency low_latency

Enable tx_std_pcfifo_full port オプションオプションオプション

Enable tx_std_pcfifo_empty port オプションオプションオプション

Enable rx_std_pcfifo_full port オプションオプションオプション

Enable rx_std_pcfifo_empty port オプションオプションオプション

Byte Serializer and Deserializer

TX byte serializer mode Disabled、Serialize x2 Serialize x2 Serialize x4

RX byte deserializer mode Disabled、Serialize x2 Serialize x2 Deserialize x4

8B/10B Encoder and Decoder

Enable TX 8B/10B encoder Enabled Enabled Enabled

Enable TX 8B/10B disparity control Enabled Enabled Enabled

Enable RX 8B/10B decoder Enabled Enabled Enabled

Rate Match FIFO

Rate Match FIFO mode PIPE、PIPE 0ppm PIPE、PIPE 0ppm PIPE、PIPE 0ppm

RX rate match insert / delete -ve pattern(hex)

0x0002f17c (K28.5/K28.0/)

0x0002f17c (K28.5/K28.0/)

0x0002f17c (K28.5/K28.0/)

RX rate match insert / delete +vepattern (hex)

0x000d0e83 (K28.5/K28.0/)

0x000d0e83 (K28.5/K28.0/)

0x000d0e83(K28.5/K28.0/)

Enable rx_std_rmfifo_full port オプションオプションオプション

Enable rx_std_rmfifo_empty port オプションオプションオプション

PCI Express Gen 3 rate match FIFOmode Bypass Bypass 600

Word Aligner and Bit Slip

Enable TX bit slip Off Off Off

Enable tx_std_bitslipboundaryselport オプションオプションオプション

RX word aligner mode Synchronous StateMachine

Synchronous StateMachine

Synchronous StateMachine

RX word aligner pattern length 10 10 10

RX word aligner pattern (hex) 0x0000 00000000017c (/K28.5/)

0x0000 00000000017c (/K28.5/)

0x000000000000017c (/

K28.5/)

continued...



253



Number of word alignment patterns toachieve sync 3 3 3

Number of invalid data words to losesync 16 16 16

Number of valid data words todecrement error count 15 15 15

Enable rx_std_wa_patternalign port オプションオプションオプション

Enable rx_std_wa_a1a2size port Off Off Off

Enable rx_std_bitslipboundaryselport オプションオプションオプション

Enable rx_bitslip port Off Off Off

Bit Reversal and Polarity Inversion

Enable TX bit reversal Off Off Off

Enable TX byte reversal Off Off Off

Enable TX polarity inversion Off Off Off

Enable tx_polinv port Off Off Off

Enable RX bit reversal Off Off Off

Enable rx_std_bitrev_ena port Off Off Off

Enable RX byte reversal Off Off Off

Enable rx_std_byterev_ena port Off Off Off

Enable RX polarity inversion Off Off Off

Enable rx_polinv port Off Off Off

Enable rx_std_signaldetect port オプションオプションオプション

PCIe Ports

Enable PCIe dynamic datarate switchports Off Enabled Enabled

Enable PCIe pipe_hclk_in andpipe_hclk_out ports Enabled Enabled Enabled

Enable PCIe Gen3 analog control ports Off Off Enabled

Enable PCIe electrical idle control andstatus ports Enabled Enabled Enabled

Enable PCIe pipe_rx_polarity port Enabled Enabled Enabled

Dynamic Reconfiguration

Enable dynamic reconfiguration Disabled Disabled Disabled

注意: 一番左側の列に示す信号は、Simplified interface を有効にすると tx_parallel_data ワードの128 ビットのサブゼットに自動的にマッピングされます。

関連情報• PIPE コンフィグレーションにおけるチャネルの配置方法 (269 ページ)




254


• Simplified Interface を無効にした際のビットマッピング (265 ページ)

2.7.6. fPLL IP コアの PIPE 向けパラメーター設定

表 187. Arria 10 fPLL IP コアの PIPE Gen1、Gen2、Gen3 モードでのパラメーター設定この項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

パラメーター Gen1 PIPE Gen2 PIPE Gen3 PIPE (Gen1/Gen2 スピード向け)

PLL

General

fPLL mode Transceiver Transceiver Transceiver

Protocol Mode PCIe Gen 1 PCIe Gen 2 PCIe Gen 2

Message level for ruleviolation

Error Error Error

Number of PLL referenceclocks

1 1 1

Selected reference clocksource

0 0 0

Enable fractional mode Disable Disable Disable

Enable manual counterconfiguration

Disable Disable Disable

Enable ATX to fPLL cascadeclock input port


Settings

Bandwidth low、medium、high low、medium、high low、medium、high

Feedback

Operation mode Direct Direct Direct

Output Frequency

Transceiver usage

PLL output frequency 1250MHz 2500MHz 2500MHz

PLL datarate 2500Mbps 5000Mbps 5000Mbps

PLL integer reference clockfrequency

100、125 MHz 100、125 MHz 100、125 MHz

Master Clock Generation Block (MCGB)

Include master clockgeneration block

x1 では無効にx2、x4、x8 では有効に


x1 では無効にx2、x4、x8 では無効に

Clock division factor x1 では N/Ax2、x4、x8 では 1

x1 では N/Ax2、x4、x8 では 1

x1 では N/Ax2、x4、x8 では N/A

Enable x6/xN non-bondedhigh-speed clock output port

x1 では N/Ax2、x4、x8 では無効に



Enable PCIe clock switchinterface


x1 では N/Ax2、x4、x8 では有効に


continued...



255


パラメーター Gen1 PIPE Gen2 PIPE Gen3 PIPE (Gen1/Gen2 スピード向け)

Number of auxiliary MCGBclock input ports




MCGB input clock frequency 1250MHz 2500MHz 2500MHz

MCGB output data rate 2500Mbps 5000Mbps 5000Mbps

Bonding

Enable bonding clock outputports




Enable feedbackcompensation bonding




PMA interface width x1 では N/Ax2、x4、x8 では 10








Separate avmm_busy fromreconfig_waitrequest

N/A N/A N/A

Optional Reconfiguration Logic

Enable capability registers N/A N/A N/A

Set user-defined IP identifier N/A N/A N/A

Enable control and statusregisters

N/A N/A N/A

Configuration Files

Configuration file prefix N/A N/A N/A

Generate SystemVerilogpackage file

N/A N/A N/A

Generate C Header file N/A N/A N/A

Generate MIF (MemoryIntialization File)

N/A N/A N/A

Generation Options


Enable Enable Enable




256


2.7.7. ATX PLL IP コアの PIPE 向けパラメーター設定

表 188. Arria 10 ATX PLL IP コアの PIPE Gen1、Gen2、Gen3 モードでのパラメーターこの項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

パラメーター Gen1 PIPE Gen2 PIPE Gen3 PIPE (Gen3 スピード向け)

PLL

General

Message level for rule violations Error Error Error

Protocol Mode PCIe Gen 1 PCIe Gen 2 PCIe Gen 3

Bandwidth low、medium、high low、medium、high low、medium、high

Number of PLL reference clocks 1 1 1

Selected reference clock source 0 0 0

Ports

Primary PLL clock output buffer GX clock output buffer GX clock output buffer GX clock output buffer

Enable PLL GX clock output port Enable Enable Enable

Enable PLL GT clock output port Disable Disable Disable

Enable PCIe clock output portpll_pcie_clk

Enable Enable Disable (fPLL からのpll_pcie_clk output ポートを使用して hclk を駆動)

Enable ATX to fPLL cascade clockoutput port


Output Frequency

PLL output frequency 1250MHz 2500MHz 4000MHz

PLL output datarate 2500Mbps 5000Mbps 8000 Mbps

Enable fractional mode Disable Disable Disable

PLL integer reference clock frequency 100 MHz、125 MHz 100 MHz、125 MHz 100 MHz、125 MHz

Configure counters Manually Disable Disable Disable

Multiple factor (M counter) N/A N/A N/A

Divide factor (N counter) N/A N/A N/A

Divide factor (L counter) N/A N/A N/A

Master Clock Generation Block

MCGB

Include master clock generation block x1 では無効にx2、x4、x8 では有効に



Clock division factor x1 では N/Ax2、x4、x8 では 1



Enable x6/xN non-bonded high-speedclock output port




Enable PCIe clock switch interface x1 では N/A x1 では N/A x1 では N/A

continued...



257


パラメーター Gen1 PIPE Gen2 PIPE Gen3 PIPE (Gen3 スピード向け)

x2、x4、x8 では無効に x2、x4、x8 では有効に x2、x4、x8 では有効に

Number of auxiliary MCGB clock inputports




MCGB input clock frequency 1250 MHz 2500 MHz 4000 MHz

MCGB output data rate 2500 Mbps 5000 Mbps 8000 Mbps

Bonding

Enable bonding clock output ports x1 では N/Ax2、x4、x8 では有効に



Enable feedback compensationbonding

x1 デザインでは N/Ax2、x4、x8 では無効に

x1 デザインでは N/Ax2、x4、x8 では無効に

x1 では無効にx2、x4、x8 では無効に

PMA interface width x1 デザインでは N/Ax2、x4、x8 では 10

x1 デザインでは N/Ax2、x4、x8 では 10



Enable dynamic reconfiguration Disable Disable Disable

Enable Altera Debug Master Endpoint Disable Disable Disable

Separate avmm_busy fromreconfig_waitrequest

N/A N/A N/A

Optional Reconfiguration Logic

Enable capability registers N/A N/A N/A

Set user-defined IP identifier N/A N/A N/A

Enable control and status registers N/A N/A N/A

Configuration Files

Configuration file prefix N/A N/A N/A

Generate SystemVerilog package file N/A N/A N/A

Generate C Header file N/A N/A N/A

Generate MIF (Memory IntializationFile)

N/A N/A N/A

Generation Options

Generate parameter documentationfile

Enable Enable Enable




258


2.7.8. PIPE 向けネイティブ PHY IP のポート

図 -108: PIPE でのネイティブ PHY IP の信号とポート

-

reconfig_resetreconfig_clk

reconfig_avmm

tx_digitalresettx_datak [3:0], [1:0], or [0]

tx_parallel_data [31:0], [15:0], or [7:0]tx_coreclkin

tx_clkout

pipe_rx_elecidle [(N-1):0]pipe_phy_status [(N-1):0]

pipe_rate [1:0]pipe_g3_tx_deemph [(18N-1):0]pipe_g3_rxpresethint [(3N-1):0]

pipe_sw_done [1:0]pipe_rx_polarity [(N-1):0]

pipe_tx_elecidle [(4N-1):0]pipe_tx_detectrx_loopback [(N-1):0]

Gen1/Gen2/Gen3 - BlackGen2/Gen3 - RedGen3 - Blue

pipe_powerdown [(2N-1):0]pipe_rx_eidleinfersel [(3N-1):0]pipe_tx_sync_hdr [(2N-1):0]pipe_tx_data_valid [(N-1):0]pipe_tx_blk_start [(N-1):0]pipe_tx_deemph [(N-1):0]

tx_bonding_clocks[(6n-1):0]

pipe_rx_data_valid [(N-1):0]

pipe_rx_blk_start [(N-1):0]pipe_rx_sync_hdr [(2N-1):0]

tx_analogreset

rx_analogreset

rx_digitalresetrx_datak [3:0], [1:0], or [0]

rx_parallel_data [31:0], [15:0], or [7:0]rx_clkout

rx_coreclkinrx_syncstatus

tx_datak [3:0], [1:0], or [0]tx_parallel_data[31:0],[15:0],or [7:0]tx_coreclkintx_clkoutunused_tx_parallel_data[118:0]


TX Standard PCS

PIPE Interface

rx_datak [3:0], [1:0], or [0]rx_parallel_data[31:0],[15:0],or [7:0]rx_clkoutrx_coreclkinrx_syncstatusunused_rx_parallel_data[118:0]

RX Standard PCS

Nios II HardCalibration IP

TX PMA

Serializer

RX PMA

Deserializer CDR


tx_serial_data

pipe_hclk_out [0]pipe_hclk_in [0] (from TX PLL)pipe_tx_compliance [(4N-1):0]pipe_tx_margin [(3N-1):0]pipe_tx_swing [(N-1):0]pipe_rx_valid [(N-1):0]pipe_rx_status [(3N-1):0]pipe_sw [1:0]

rx_serial_datarx_cdr_refclk0rx_is_lockedtodatarx_is_lockedtoref


10

Local CGB(for X1 Modes Only)

tx_serial_data

注： N は PCIe チャネルの数です。

表 189. PIPE モードでの Arria 10 トランシーバー・ネイティブ PHY のポートこの項にはこのプロトコル向けの推奨設定を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

ポート入力/出力クロックドメイン概要

クロック

rx_cdr_refclk0 入力 N/A PHY の TX PLL および RX CDP 向け 100/125MHz の入力リファレンス・クロック・ソースです。

tx_serial_clk0/tx_serial_clk1 入力 N/A

PLL で生成された高速シリアルクロックです。注：Gen3 x1 では tx_serial_clk1 のみを使用します。

pipe_hclk_in[0] 入力 N/AASN ブロックに使用する 500 MHz のクロックです。このクロックは PLL で生成され、Gen1 または Gen2向けに設定されます。

continued...



259



注：Gen3 デザインでは、Gen1/Gen2 に使用されるfPLL からのクロックを使用します。

pipe_hclk_out[0] 出力 N/A PHY-MAC インターフェイスに供給する 500 MHz のクロック出力です。

PHY-MAC 層からの PIPE 入力

tx_parallel_data[31:0]、[15:0] または[7:0]

入力 tx_coreclkin

MAC から駆動される TX パラレルデータです。Gen1では 8 ビットまたは 16 ビットにできます。Gen2 では 16 ビットです。Gen3 では 32 ビットです。注：unused_tx_parallel_data は「0」に固定する必要があります。アクティブ High です。詳しくは、SimplifiedInterface を無効にした際のビットマッピングの表を参照してください。

tx_datak[3:0]、 [1:0] または[0]

入力 tx_coreclkin

送信データのデータとコントロールのインジケーターです。Gen1 または Gen2 では、0 であればtx_parallel_data がデータであることを示し、1 であれば tx_parallel_data がコントロールであることを示します。Gen3 では、bit[0] がtx_parallel_data[7:0] に対応し、bit[1]が tx_parallel_data[15:8] に対応し、それ以降も同様に続きます。アクティブ High です。詳しくは、SimplifiedInterface を無効にした際のビットマッピングの表を参照してください。

pipe_tx_sync_hdr[(2N-1):0] (41) 入力 tx_coreclkin

Gen 3 では、送信された 130 ビットのブロックはデータブロックかまたはコントロール・オーダーセット・ブロックかを示します。以下のエンコードが定義されています。2'b10：データブロック2'b01：コントロール・オーダーセット・ブロックこの値は pipe_tx_blk_start = 1b'1 の際に読み出されます。128b/130b エンコードとデコードを使用したデータ送受信の詳細については、 PCI Express BaseSpecification、Rev. 3.0 のレーンレベル・エンコーディングを参照してください。Gen1 と Gen2 のデータレートでは使用しません。アクティブ High

pipe_tx_blk_start[(N-1):0] 入力 tx_coreclkin

Gen3 では、TX データで 128 ビットのブロックデータの開始ブロックバイト位置を指定します。PCS および PHY-MAC (FPGA コア) 間のインターフェイスが32 ビットである際に使用します。Gen1 と Gen2 のデータレートでは使用しません。アクティブ High

pipe_tx_elecidle[(4N-1):0] 入力非同期

送信出力を強制的に電気的アイドルにします。タイミング図については、インテル PHY Interface forPCI Express (PIPE) を参照してください。Gen1：信号幅は 1 ビット/レーンです。

continued...

(41) N は PCIe チャネルの数です。



260



Gen2：信号幅は 2 ビット/レーンです。たとえば、PIPEGen2x4 に接続された MAC が 1 ビット/レーンを有している場合は、PIPE への接続に次のマッピングが使用できます。{pipe_tx_elecidle[7:0] ={{2{tx_elecidle_ch3}}、{2{tx_elecidle_ch2}}、{2{tx_elecidle_ch1}}、{2{tx_elecidle_ch0}}}。ここでの tx_elecidle_*は MAC からの出力信号です。Gen3：信号幅は 4 ビット/レーンです。たとえば、PIPEGen3x4 に接続された MAC が 1 ビット/レーンを有している場合は、PIPE への接続に次のマッピングが使用できます。{pipe_tx_elecidle[15:0] ={{4{tx_elecidle_ch3}}、{4{tx_elecidle_ch2}}、{4{tx_elecidle_ch1}}、{4{tx_elecidle_ch0}}}。ここでの tx_elecidle_*は MAC からの出力信号です。アクティブ High

pipe_tx_detectrx_loopback[(N-1):0] 入力 tx_coreclkin

PHY に受信検出動作の開始を指示します。パワーアップ後にこの信号をアサートすると、ループバック動作を開始します。タイミング図については、インテルPHY Interface for PCI Express (PIPE) の 6.4 項を参照してください。アクティブ High

pipe_tx_compliance[(4N-1):0] 入力 tx_coreclkin

1 サイクルの間アサートすると、ランニング・ディスパリティーを負にセットします。コンプライアンス・パターンを送信するときに使用します。詳しくは、インテルPHY Interface for PCI Express (PIPE)Architecture の 6.11 項を参照してください。Gen1：信号幅は 1 ビット/レーンです。Gen2：信号幅は 2 ビット/レーンです。たとえば、PIPE Gen2x4 に接続された MAC が 1 ビット/レーンを有している場合は、PIPE への接続に次のマッピングが使用できます。{pipe_tx_compliance[7:0] ={{2{tx_compliance_ch3}}、{2{tx_compliance_ch2}}、{2{tx_compliance_ch1}}、{2{tx_compliance_ch0}}}。ここでの tx_compliance_* は MAC からの出力信号です。Gen3：信号幅は 4 ビット/レーンです。たとえば、PIPE Gen3x4 に接続された MAC が 1 ビット/レーンを有している場合は、PIPE への接続に次のマッピングが使用できます。{pipe_tx_compliance[15:0] = {{4{tx_compliance_ch3}}、{4{tx_ compliance_ch2}}、{4{tx_ compliance _ch1}}、{4{tx_compliance _ch0}}}。ここでの tx_ compliance_* は MAC からの出力信号です。アクティブ High

pipe_rx_polarity[(N-1):0] 入力非同期

1'b1 であれば、PHY 層に受信データの極性を反転させるよう命令します。アクティブ High

pipe_powerdown[(2N-1):0] 入力 tx_coreclkin

指定された状態にパワーステートを変更するうようPHY に要求します。パワーステートは以下のようにエンコードされます。2'b00：P0 - 通常動作2'b01：P0s - 低リカバリー時間、省電力ステート

continued...



261



2'b10：P1 - 長リカバリー時間、低消費電力ステート2'b11：P2 - も低い電力ステート

pipe_tx_margin[(3N-1):0] 入力 tx_coreclkin

VOD マージンの選択を送信します。PHY-MAC が、リンク・コントロール 2 レジスターの値に基づいて、この信号の値をセットします。以下のエンコーディングが定義されています。3'b000：通常動作範囲3'b001：フルスイング：800 - 1200 mV、ハーフスイング：400 - 700 mV3'b010-3'b011：予約3'b100-3'b111：フルスイング：200 - 400mV、ハーフスイング：100 - 200 mV、その他は予約

pipe_tx_swing[(N-1):0] 入力 tx_coreclkin

トランシーバーが、pipe_tx_margin で定義されたフルスイング電圧とハーフスイング電圧のどちらを使用しているかを示します。1'b0：フルスイング1'b1：ハーフスイング

pipe_tx_deemph[(N-1):0] 入力非同期

ディエンファシスの選択を送信します。PCI Expressの Gen2 (5 Gbps) モードでトランスミッタのディエンファシスを選択します。1'b0：–6 dB1'b1：–3.5 dB

pipe_g3_tx_deemph[(18N-1):0] 入力非同期

pipe_g3_tx_deemph ポートは、イコライゼーション中のリンクパートナー・トランスミッタのディエンファシスを選択するために使用されます。18 ビットは以下の係数を指定します。[5:0]：C-1

[11:6]：C0

[17:12]：C+1

プリセットから TX ディエンファシスへのマッピングについては、TX ディエンファシスのプリセットマッピング (269 ページ)を参照してください。Gen3 対応のデザインでは、Gen2 データレート向け TX ディエンファシスは常に-6 dB です。Gen1 データレート向け TXディエンファシスは常に-3.5 dB です。詳しくは、インテル PHY Interface for PCIExpress (PIPE) Architecture の 6.6 項を参照してください。注意:

インテルは、 Arria 10 レシーバーのプリセット P8 係数を送信してデータを正常に回復することを推奨しています。

pipe_g3_rxpresethint[(3N-1):0] 入力非同期

これは、フェーズ 2 (EP)/フェーズ 3 (RP) で CTLEadaptation をトリガーして、10-12 未満のレシーバー・ビット・エラーレート (BER) を達成するために使用されます。Gen1/Gen2 スピードでの Gen3 対応デザインでは、これは 3'b000 に設定する必要があります。Gen3 スピードでの Gen3 対応デザインでは、このポートの設定/リセットの詳細について、「Gen3 データレートでの PCIe (PIPE) 向け PHY IP コアのリンク・イコライゼーション」の項を参照してください。

pipe_rx_eidleinfersel[(3N-1):0] 入力非同期

High にアサートされると、電気的アイドル状態は、リンクのもう一端でデバイスを検出するアナログ回路を使用して特定されるのではなく、推測されます。以下のエンコードが定義されています。

continued...



262



3'b0xx：現在の LTSSM ステートで電気的アイドルの推測が必要とされていない3'b100：128 ms 内に COM/SKP OS が存在しない3'b101：Gen1 または Gen2 で 1280 UI インターバル内に TS1/TS2 OS が存在しない3'b110：Gen1 で 2000 UI インターバル内に、Gen2 で 16000 UI インターバル内に、電気的アイドル終了が存在しない3'b111：Gen1 で 128 ms ウィンドウ内に電気的アイドル終了が存在しない注意:

FPGA ファブリックにレシーバーの電気的アイドル推測 (EII) を実装することを推奨します。

pipe_rate[1:0] 入力非同期

2 ビット・エンコーディングは、次のリストで定義されています。2'b00：Gen1 レート (2.5 Gbps)2'b01：Gen2 レート (5.0 Gbps)2'b10：Gen3 レート (8.0 Gbps)

pipe_sw_done[1:0] 入力 N/A

レート切り替えが完了したことを示す、マスタークロック生成バッファーからの信号です。ボンディング・モードでのみこの信号を使用します。ノン・ボンディングのアプリケーションでは、この信号は内部でローカル CGB に接続されます。

pipe_tx_data_valid[(N-1):0] 入力 tx_coreclkin

Gen3 では、この信号は PHY に現在のクロックサイクルで tx_parallel_data を無視するよう指示するために、MAC によってデアサートされます。1'b1 の値は PHY がデータを使用する必要があることを示します。0 の値は PHY がデータを使用する必要がないことを示します。アクティブ High

PHY-MAC 層への PIPE 出力

rx_parallel_data[31:0]、[15:0]、または[7:0]

出力 rx_coreclkin

MAC へ駆動される RX パラレルデータです。Gen1 では 8 ビットまたは 16 ビットにできます。Gen2 では 16 ビットのみです。Gen3 では 32 ビットです。詳しくは、Simplified Interface を無効にした際のビットマッピングを参照してください。

rx_datak[3:0]、[1:0]、または[0]

出力 rx_coreclkin

データとコントロールのインジケーターです。Gen1 または Gen2 では、0 であればrx_parallel_data がデータであることを示し、1 であれば rx_parallel_data がコントロールであることを示します。Gen3 では、Bit[0] がrx_parallel_data[7:0] に対応し、Bit[1]が rx_parallel_data[15:8] に対応し、それ以降も同様に続きます。詳しくは、SimplifiedInterface を無効にした際のビットマッピングの表を参照してください。

pipe_rx_sync_hdr[(2N-1):0] 出力 rx_coreclkin

Gen3 では、送信された 130 ビットのブロックがデータブロックかまたはコントロール・オーダーセット・ブロックかを示します。以下のエンコードが定義されています。2’b10：データブロック2'b01：コントロール・オーダーセット・ブロック

continued...



263



この値は pipe_rx_blk_start = 4'b0001 の際に読み出されます。128b/130b のエンコードとデコードを用いるデータ送受信について、詳しくは PCIExpress Base Specification、Rev. 3.0 の4.2.2.1 項レーンレベル・エンコーディングを参照してください。

pipe_rx_blk_start[(N-1):0] 出力 rx_coreclkin

Gen3 では、RX データで 128 ビットのブロックデータの開始ブロックバイト位置を指定します。PCS および PHY-MAC (FPGA コア) 間のインターフェイスが32 ビットである際に使用します。Gen1 と Gen2 のデータレートでは使用しません。アクティブ High

pipe_rx_data_valid[(N-1):0] 出力 rx_coreclkin

Gen3 では、この信号は MAC に現在のクロックサイクルで rx_parallel_data を無視するよう指示するために、PHY によってデアサートされます。1'b1の値は MAC がデータを使用する必要があることを示します。1'b0 の値は MAC がデータを使用する必要がないことを示します。アクティブ High

pipe_rx_valid[(N-1):0] 出力 rx_coreclkin RX データおよびコントロールが有効である際にアサートされます。

pipe_phy_status[(N-1):0] 出力 rx_coreclkin

複数の PHY 要求の完了を通信するために使用される信号です。アクティブ High

pipe_rx_elecidle[(N-1):0] 出力非同期

アサートされると、レシーバーの電気的アイドルが検出されています。アクティブ High

pipe_rx_status[(3N-1):0] 出力 rx_coreclkin

受信データストリームおよびレシーバー検出のために受信ステータスおよびエラーコードをエンコードする信号です。以下のエンコードが定義されています。3'b000：受信データは OK3'b001：SKP が 1 つ追加された3'b010：SKP が 1 つ削除された3'b011：レシーバーが検出された3'b100：8B/10B または 128b/130b のどちらかのデコードエラー、および RX ディスパリティー・エラー(オプション)3'b101：エラスティック・バッファーのオーバーフロー3'b110：エラスティック・バッファーのアンダーフロー3'b111：ディスパリティー・エラー受信、3'b100 でディスパリティー・エラーがレポートされた場合には使用されない

pipe_sw[1:0] 出力 N/A

クロック生成バッファーへのレート切り替え要求を示す信号です。ボンディング・モードでのみこの信号を使用します。ノン・ボンディングのアプリケーションでは、この信号は内部でローカル CGB に接続されます。アクティブ High です。詳しくは、表 190 (265 ページ)の Simplified Interface を無効にした際のビットマッピングを参照してください。



264


表 190. Simplified Interface を無効にした際のビットマッピングこの項にはこのプロトコル向けの推奨設定を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

信号名 Gen1 (TX バイト・シリアライザーおよび RX バイト・デシリアライザーが

無効)

Gen1 (x2 モードでの TX バイト・シリアライザーおよび RXバイト・デシリアライザー)、

Gen2 (x2 モードでの TX バイト・シリアライザーおよび RXバイト・デシリアライザー)

Gen3

tx_parallel_data tx_parallel_data[7:0]

tx_parallel_data[29:22,7:0]

tx_parallel_data[40:33,29:22,18:11,7:0]

tx_datak tx_parallel_data[8]

tx_parallel_data[30,8]

tx_parallel_data[41,30,19,8]

pipe_tx_compliance tx_parallel_data[9]



pipe_tx_elecidle tx_parallel_data[10]



pipe_tx_detectrx_loopbacK

tx_parallel_data[46]



pipe_powerdown tx_parallel_data[48:47]



pipe_tx_margin tx_parallel_data[51:49]



pipe_tx_swing tx_parallel_data[53]



rx_parallel_data rx_parallel_data[7:0]

rx_parallel_data[39:32,7:0]

rx_parallel_data[55:48,39:32,23:16,7:0]

rx_datak rx_parallel_data[8]

rx_parallel_data[40,8]

rx_parallel_data[56,40,24,8]

rx_syncstatus rx_parallel_data[10]

rx_parallel_data[42,10]

rx_parallel_data[58,42,26,10]

pipe_phy_status rx_parallel_data[65]

rx_parallel_data[65]


pipe_rx_valid rx_parallel_data[66]



pipe_rx_status rx_parallel_data[69:67]



pipe_tx_deemph N/A tx_parallel_data[52]

N/A

pipe_tx_sync_hdr N/A N/A tx_parallel_data[55:54]

pipe_tx_blk_start N/A N/A tx_parallel_data[56]

pipe_tx_data_valid N/A N/A tx_parallel_data[60]

pipe_rx_sync_hdr N/A N/A rx_parallel_data[71:70]

pipe_rx_blk_start N/A N/A rx_parallel_data[72]

pipe_rx_data_valid N/A N/A rx_parallel_data[76]



265


詳しくは、インテル PHY Interface for PCI Express (PIPE) Architecture の 6.6 項を参照してください。

関連情報• Gen3 データレートでの PCIe (PIPE) 向け PHY IP コアのリンク・イコライゼーション (276 ペー

ジ)

• Intel PHY Interface for PCI Express (PIPE) Architecture

• Simplified Interface を無効にした際のビットマッピング (265 ページ)


2.7.9. PIPE 向け fPLL ポート

表 191. PIPE 向け fPLL ポートこの項にはこのプロトコル向けの推奨設定を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

ポート入力/出力

クロックドメイン

説明

Pll_powerdown 入力非同期

High にアサートされると PLL をリセットします。動的にコントロールされる信号 (インテルの FPGA IP を使用する場合には、トランシーバー PHY リセット・コントローラーの pll_powerdown 出力) に接続される必要があります。

Pll_reflck0 入力 N/A リファレンス・クロック入力ポート 0 です。リファレンス・クロック入力ポートは 5 つあります。使用可能なリファレンス・クロック入力ポート数は、Number of PLL referenceclocks パラメーターに基づきます。

tx_serial_clk 出力 N/A GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。Gen1x1、Gen2x1 では、ネイティブ PHY IP の tx_serial_clk 入力にこのポートからの出力を接続します。Gen1x2、x4、x8 では、ネイティブ PHY IP への接続に tx_bonding_clocks 出力ポートを使用します。Gen2x2、x4、x8 では、ネイティブ PHY IP への接続に tx_bonding_clocks 出力ポートを使用します。Gen3x1 では、ネイティブ PHY IP の 2 つの tx_serial_clk 入力ポートのうちの1 つにこのポートからの出力を接続します。Gen3x2、x4、x8 では、ATX PLL IP の Auxiliary Master CGB クロック入力ポートにこのポートからの出力を接続します。

pll_locked 出力非同期

PLL がロックされているかどうかを示すアクティブ High ステータス信号です。

pll_pcie_clk 出力 N/A PIPE インターフェイスに必要な hclk です。

hclk

Gen2x1、x2、x4、x8 では、PIPE インターフェイス向け hclk を駆動するためにこのポートを使用します。Gen3x1、x2、x4、x8 では、Gen1/Gen2 としてコンフィグレーションされた fPLL からの pll_pcie_clk を PIPE インターフェイス向け hclk として使用します。

Pll_cal_busy 出力非同期

PLL キャリブレーションの進行中に High にアサートされるステータス信号です。トランシーバー PHY リセット・コントローラーでこのポートがイネーブルされていない場合、この信号をネイディブ PHY の tx_cal_busy 出力信号と論理的に OR にし、リセット・コントローラー IP の tx_cal_busy に入力します。

Mcgb_rst 入力非同期

マスター CGB リセット・コントロールです。

continued...



266

http://www.intel.com/content/dam/doc/white-paper/phy-interface-pci-express-sata3-specification-v09.pdf




説明

mcgb_aux_clk0 入力 N/A Gen3 をリンク速度ネゴシエーション時に fPLL と ATX PLL の間で切り替えるために使用します。Gen3x2、x4、x8 では、ATX PLL の mcgb_aux_clk 入力ポートを使用します。

tx_bonding_clocks[6n-1:0]] 出力 N/A マスター CGB からの低速パラレルクロック出力を伝達するオプショナルの 6 ビット・バスです。チャネル・ボンディング向け x6/xN クロック・ネットワークとして使用します。Gen1x1 では、このポートは無効になります。Gen1x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力にこのポートからの出力を接続します。Gen2x1 では、このポートは無効になります。Gen2x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力にこのポートからの出力を接続します。Gen3x1 では、このポートは無効になります。Gen3x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力への接続にATX PLL からの tx_bonding_clocks 出力を使用します。

pcie_sw[1:0] 入力非同期

PCIe プロトコルの実装に使用する 2 ビットのレート切り替えコントロール入力です。Gen1 では、このポートは無効 (N/A) になります。Gen 2x2、x4、x8 では、このポートにネイティブ PHY からの pipe_sw 出力を接続します。Gen 3x2、x4、x8 では、このポートにネイティブ PHY からの pipe_sw 出力を接続します。Gen3x2、x4、x8 では、このポートは使用しません。ネイティブ PHY からの pipe_swを使用して、ATX PLL の pcie_sw 入力ポートを駆動します。

pcie_sw_done[1:0] 出力非同期

PCIe プロトコルの実装に使用する 2 ビットのレート切り替えステータス出力です。


2.7.10. PIPE 向け ATX PLL のポート

表 192. PIPE 向け ATX PLL のポートこの項にはこのプロトコル向けの推奨設定を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。



説明

Pll_powerdown 入力非同期

High にアサートされると PLL をリセットします。動的にコントロールされる信号 ( インテルの FPGA IP を使用する場合には、トランシーバー PHY リセット・コントローラーのpll_powerdown 出力) に接続される必要があります。

Pll_reflck0 入力 N/A リファレンス・クロック入力ポート 0 です。リファレンス・クロック入力ポートは 5 つあります。使用可能なリファレンス・クロック入力ポート数は、Number of PLL reference clocks パラメーターに基づきます。

tx_serial_clk 出力 N/A GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。Gen1x1、Gen2x1 では、ネイティブ PHY IP の tx_serial_clk 入力にこのポートからの出力を接続します。Gen1x2、x4、x8 では、ネイティブ PHY への接続に tx_bonding_clocks 出力ポートを使用します。

continued...



267




説明

Gen2x2、x4、x8 では、ネイティブ PHY への接続に tx_bonding_clocks 出力ポートを使用します。Gen3x1 では、ネイティブ PHY IP の 2 つの tx_serial_clk 入力ポートのうちの 1 つにこのポートからの出力を接続します。Gen3x2、x4、x8 では、このポートは使用しません。fPLL からの tx_serial_clk 出力を使用して、ATX PLL IP の Auxiliary Master CGB クロック入力ポートを駆動します。

pll_locked 出力非同期

PLL がロックされているかどうかを示すアクティブ High ステータス信号です。

pll_pcie_clk 出力 N/A PIPE インターフェイスに必要な hclk です。Gen1x1、x2、x4、x8 では、PIPE インターフェイス向け hclk を駆動するためにこのポートを使用します。Gen2x1、x2、x4、x8 では、PIPE インターフェイス向け hclk を駆動するためにこのポートを使用します。Gen3x1、x2、x4、x8 では、このポートは使用しません。fPLL (Gen1/Gen2 としてコンフィグレーションされた) からの pll_pcie_clk を PIPE インターフェイス向け hclk として使用します。

Pll_cal_busy 出力非同期

PLL キャリブレーションの進行中に High にアサートされるステータス信号です。トランシーバー PHY リセット・コントローラーでこのポートがイネーブルされていない場合、この信号をネイディブ PHY の tx_cal_busy 出力信号と論理的に OR にし、リセット・コントローラーIP の tx_cal_busy に入力します。

Mcgb_rst 入力非同期

マスター CGB リセット・コントロールです。

mcgb_aux_clk0 入力 N/A スイッチに Gen3 のために使用されます。Gen3 をリンク速度ネゴシエーション時に fPLL と ATX PLL の間で切り替えるために使用します。Gen3x2、x4、x8 では、fPLL (Gen1/Gen2 向けにコンフィグレーション) からのtx_serial_clk 出力ポートを ATX PLL の mcgb_aux_clk 入力ポートの駆動に使用します。

tx_bonding_clocks[5:0] 出力 N/A マスター CGB からの低速パラレルクロック出力を伝達するオプショナルの 6 ビット・バスです。チャネル・ボンディング向け x6/xN クロック・ネットワークとして使用します。Gen1x1 では、このポートは無効になります。Gen1x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力にこのポートからの出力を接続します。Gen2x1 では、このポートは無効になります。Gen2x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力にこのポートからの出力を接続します。Gen3x1 では、このポートは無効になります。Gen3x2、x4、x8 では、ネイティブ PHY の tx_bonding_clocks 入力への接続に ATXPLL からの tx_bonding_clocks 出力を使用します。

pcie_sw[1:0] 入力非同期

PCIe プロトコルの実装に使用する 2 ビットのレート切り替えコントロール入力です。Gen1 では、このポートは無効 (N/A) になります。Gen2x2、x4、x8 では、このポートにネイティブ PHY からの pipe_sw 出力を接続します。Gen3x2、x4、x8 では、ネイティブ PHY からの pipe_sw 出力を使用してこのポートを駆動します。

pcie_sw_done[1:0] 出力非同期

PCIe プロトコルの実装に使用する 2 ビットのレート切り替えステータス出力です。Gen1 では、このポートは無効 (N/A) になります。pcie_sw_done pipe_sw_donepipe_sw_done pipe_sw_done




268


2.7.11. TX ディエンファシスのプリセットマッピング

表 193. Arria 10 TX ディエンファシスのプリセットマッピング

プリセット C+1 C0 C-1

0 001111 101101 000000

1 001010 110010 000000

2 001100 110000 000000

3 001000 110100 000000

4 000000 111100 000000

5 000000 110110 000110

6 000000 110100 001000

7 001100 101010 000110

8 001000 101100 001000

9 000000 110010 001010

10 010110 100110 000000

pipe_g3_txdeemph ポートは、イコライゼーション中のリンクパートナーのトランスミッタ・ディエンファシスを選択するために使用されます。この 18 ビットは以下の係数を指定します。

[5:0]: C-1

[11:6]: C0

[17:12]: C+1

注意: インテルは、 Arria 10 レシーバーのプリセット P8 係数を送信してデータを正常に回復することを推奨しています。

2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法

フィッターまたはソフトウェア・モデルではなく、ハードウェアがすべての配置制限を規定します。制限は以下の通りです。

• チャネルはボンディング・デザイン向けに隣接する必要がある。

• x6 ラインにアクセスする唯一の方法はマスター CGB であり、これをボンディング・デザインで使用する必要がある。ローカル CGB は x6 へのアクセスを持たないので、ローカル CGB チャネルをスレーブチャネルへのルートクロック信号に使用することはできない。

• -2 または-3 コア・スピードグレードで Gen3 対応の PIPE コンフィグレーションを実装するときは、ハード IP (HIP) に隣接した場所に論理 PCS マスターチャンネルを配置することはできない。



269


• Gen3 対応の PIPE インターフェイスを備えるアクティブバンクの隣に配置された PCIe 以外のチャネルには、以下の制限がある。

— VCCR_GXB と VCCT_GXB が 1.03 V または 1.12 V に設定されるとき、これらのバンクでの PCIe 以外のチャネルには、チップ間アプリケーション向けにサポートされるデータレートが大 12.5 Gbps である。これらのチャネルはバックプレーンの駆動に、または GT レート向けに使用することができない。

— VCCR_GXB と VCCT_GXB が 0.95 V に設定される時、これらのバンクにある PCIe 以外のチャネルは使用できない。

PCIe 向け Arria 10 ハード IP を使用する際のチャネル配置のガイドラインについては、PCIe UserGuide を参照してください。

ATX PLL 配置の制限について、詳しくは PLL およびクロック・ネットワークの章で PLL タイプの項の図「データレートに基づくトランスミット PLL の推奨」の部分を参照してください。

関連情報• Arria 10 Avalon-MM Interface for PCIe Solutions User Guide

• PLL およびクロック・ネットワーク (338 ページ)

2.7.12.1. ボンディング・コンフィグレーションのマスターチャネル

PCIe では、PMA と PCS のどちらもボンディングされている必要があります。ハードウェアに個別のマスター CGB があるので、PMA マスターチャネルは指定する必要がありません。しかし、PCS マスターチャネルをネイティブ PHY を介して指定する必要があります。任意のデータチャネル (ボンディング・グループの一部) を、ロジカル PCS マスターチャネルとして選択することができます。

注意: PCS マスターとしていずれのチャネルを選択しても、フィッターはマスターチャネルとしてトランシーバー・バンクの物理チャネル 1 またはチャネル 4 を選定します。これは、ASN とマスター CGB の接続がハードウェアではトランシーバー・バンクのこれら 2 つのチャネルにしかないためです。

表 194. PIPE コンフィグレーションの PCS マスター論理チャネル

PIPE コンフィグレーション PCS マスター論理チャネル＃ (デフォルト)

x1 0(42)

x2 1(42)

x4 2(42)

x8 4 (42)

以下の図に、デフォルト設定を示します。

(42) トランシーバー・バンクで PCS マスター論理チャネルが物理チャネル 1 または 4 とアライメントされるようにします。



270

https://www.altera.com/en_US/pdfs/literature/ug/ug_a10_pcie_avmm.pdf


図 -109: x2 コンフィグレーション

CH5

CH4

CH3

CH2

CH1

CH0

CH5

CH4

CH3

CH2

CH1

CH0

Master CH

Data CH

fPLL

ATXPLL

Master CGB

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

Master CGB

LogicalChannel

PhysicalChannel

0

1

Transceiver bank

Transceiver bank

Master CGB

Master CGB

注意: 物理チャネル 0 を論理チャネル 0 とアライメントします。PCS マスター論理チャネル 1 が物理チャネル 1 になるように指定します。



271


図 -110: x4 コンフィグレーション以下の図に、ボンディングの 4 チャネルを配置する方法を示します。この場合には、PCS マスター論理チャネル番号 2 が物理チャネル 4 になるように指定する必要があります。

CH5

CH4

CH3

CH2

CH1

CH0

CH5

CH4

CH3

CH2

CH1

CH0

Data CH

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

LogicalChannel

PhysicalChannel

0

1

Transceiver bank

Transceiver bank

2

3

Data CH

Master CGB

Master CGB

Master CH Master CGB

Master CGB

Data CH



272


図 -111: x8 コンフィグレーションx8 コンフィグレーションでは、インテルは、も遠いスレーブチャネルから大でも 4 チャネルしか離れていないチャネルをマスターチャネルとして選択することを推奨します。

CH5

CH4

CH3

CH2

CH1

CH0

CH5

CH4

CH3

CH2

CH1

CH0

Master CH

Data CH

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

LogicalChannel

PhysicalChannel

0

1

Transceiver bank

Transceiver bank

2

3

Data CH

Data CH

4

5

6

7

Data CH

Data CH

Data CH

Data CH

Master CGB

Master CGB

Master CGB

Master CGB

注意: 物理チャネル 0 を論理チャネル 0 とアライメントします。PCS マスター論理チャネル 4 が物理チャネル 4 になるように指定します。



273


図 -112: x4 の別のコンフィグレーション以下の図に、ボンディングの 4 チャネルを配置する方法を示します。この場合には、PCS マスター論理チャネル番号 2 が物理チャネル 1 になるように指定する必要があります。

CH5

CH4

CH3

CH2

CH1

CH0

CH5

CH4

CH3

CH2

CH1

CH0

Master CH

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

LogicalChannel

PhysicalChannel

0

1

Transceiver bank

2

3

Data CH

Data CH

Master CGB

Master CGB

Transceiver bankData CH

Master CGB

Master CGB

上記の図に示すように、フィッターは物理チャネル 1 またはチャネル 4 のどちらかを PIPE のボンディング・コンフィグレーションにおける PCS マスターとして選択します。



274


図 -113: ハード IP に隣接するマスターチャネルの場合における x4 コンフィグレーション

以下の図に、PCS マスター論理チャネルがハード IP に隣接する場合における x4 PIPE コンフィグレーションの配置する方法を示します。

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

CH5CH4CH3CH2CH1CH0CH5CH4CH3CH2CH1CH0CH5CH4CH3CH2CH1CH0

Data CHMaster CH

Data CHData CH

3210

LogicalChannel

PhysicalChannel

TransceiverBank

TransceiverBank

TransceiverBank

Hard IP



275


図 -114: ハード IP に隣接しないマスターチャネルの場合における x4 コンフィグレーション以下の図に、PCS マスター論理チャネルがハード IP に隣接しない場合における x4 PIPE コンフィグレーションの配置する方法を示します。

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

ATXPLL

Master CGBfPLL

CH5CH4CH3CH2CH1CH0CH5CH4CH3CH2CH1CH0CH5CH4CH3CH2CH1CH0

Hard

Data CHMaster CH

Data CHData CH

3210

LogicalChannel

PhysicalChannel

TransceiverBank

TransceiverBank

TransceiverBank

IP

2.7.13. Gen3 データレートでの PCIe (PIPE) 向け PHY IP コアのリンク・イコライゼーション

Gen3 モードは、データレート、チャネル特性、レシーバーデザイン、プロセスの多様性のために TX および RX リンク・イコライゼーションを必要とします。リンク・イコライゼーション処理により、エンドポイントおよびルートポートで、各レーンの TX と RX の設定を調整して信号品質を改善することができます。この処理により、Gen3 リンクのビットエラー・レート (BER) が 10-12 未満になります。

4 段階のリンク・イコライゼーションの 8.0 GT/s データレートでの手順について詳しくは PCIExpress Base Specification、Rev 3.0 の 4.2.3 項を参照してください。新しい LTSSM ステートである Recovery.Equalization はフェーズ 0～3 を有しており、Gen3 イコライゼーションを通して進行状況を反映します。リンク・イコライゼーションのフェーズ 2 と 3 はオプションです。ただし、調整が発生しない場合でも、各リンクは 4 つのフェーズすべてを通して進行させる必要があります。フェーズ 2 と 3をスキップすると、リンク・トレーニングの速度が上がりますが、リンク BER の適化が犠牲になります。



276


フェーズ 0

フェーズ 0 の手順は以下の通りです。

1. アップストリーム・コンポーネントは Recovery.Rcvrconfig 中にダウンストリーム・コンポーネントに EQ TS2 トレーニング・セットと開始プリセットを送信することにより、イコライゼーションのフェーズ 0 に入ります。EQ TS2 トレーニング・セットは 2.5 GT/s あるいは 5 GT/s で送信することができます。

2. ダウンストリーム・コンポーネントは、8 GT/s で Recovery.Speed を終了した後でイコライゼーションのフェーズに入ります。トレーニング・シーケンスから開始プリセットを受け取り、トランスミッタに適用します。アップストリーム・コンポーネントはこのときフェーズ 1 に入っており、8 GT/sで動作しています。

3. フェーズ 1 に移るためには、レシーバーが BER <10-4 になっている必要があります。レシーバーは、連続したトレーニング・シーケンスを十分にデコードできるようになります。

4. イコライゼーション・フェーズ 1 に移動するためには、ダウンストリーム・コンポーネントが 2'b01にセットされたイコライゼーション・コントロール (EC) ビットを含むトレーニング・セットを検出する必要があります。

フェーズ 1

イコライゼーション・プロセスのフェーズ 1 の間に、リンクパートナーはフルスイング (FS) と低周波数(LF) の情報を交換します。これらの値は、TX 係数の上限と下限を示します。レシーバーは、この情報を使用して次のトランスミッタ係数のセットを計算し要求します。

1. アップストリーム・コンポーネントは、1’b0 にセットされた EC ビットを含むトレーニング・セットがすべてのレーンでキャプチャーされると EQ フェーズ 2 に移ります。また、EC=2'b10、開始プリカーソル、メインカーソル、およびポストカーソルの係数を送信します。

2. ダウンストリーム・コンポーネントは、これらの新しいトレーニング・セットを検出した後で EQ フェーズ 2 に移ります。

pipe_g3_txdeemph[17:0] ポートを使用してトランスミッタのディエンファシスを選択します。この 18 ビットは以下の係数を指定します。

• [5:0]：C-1

• [11:6]：C0

• [17:12]：C+1

プリセットと TX ディエンファシスとのマッピングについては、TX ディエンファシスのプリセットマッピングを参照してください。

フェーズ 2 (オプション)

フェーズ 2 の間に、エンドポイントはルートポートの TX 係数を調整します。エンドポイントが低い分解能に適したプリセットを使用するか、または高い分解能に適した係数を使用するかを TS1 Use Presetビットで決定します。

PCI Express (PIPE) 向け PHY IP コアをルートポートとして使用している場合に、エンドポイントがルートポートの TX 係数を調整することができます。



277


調整シーケンスは以下の手順で進められます。

1. エンドポイントは、ルートポートによって送信されたフェーズ 2 トレーニング・セットから開始プリセットを受け取ります。

2. エンドポイント・レシーバーの回路が BER を推量します。この回路は FS と LF を使用してトランスミッタ係数の次のセットを計算します。また、この情報をトレーニング・セットに埋め込み、リンクパートナーが自身のトランスミッタに適用するようにします。

ルートポートは、これらの係数とプリセットをデコードし、トランスミッタ係数の 3 つのルールへの適用性チェックを行い、トランスミッタに設定を適用し、また、それらをトレーニング・セットにして送ります。インテルデバイスが提供するデフォルトのフルスイング (FS) 値は 60 で、低周波数 (LF)は 20 です。トランスミッタ係数の 3 つのルールは以下のとおりです。

a. |C-1| <= Floor (FS/4)

b. |C-1|+C0+|C+1| = FS

c. C0-|C-1|-|C+1 |>= LF

なお、ここでは C0 とはメインカーソル (ブースト) であり、C-1 とはプリカーソル (プリシュート)であり、C+1 とはポストカーソル (ディエンファシス) です。

3. このプロセスは、ダウンストリーム・コンポーネントのレシーバーの BER が < 10-12 になるまで繰り返されます。

フェーズ 3 (オプション)

このフェーズの間に、ルートポートはエンドポイントのトランスミッタを調整します。このプロセスは、逆の方向に動作するほかはフェーズ 2 と相似です。

フェーズ 3 のチューニングが完了すると、ルートポートは、Recovery.RcvrLock に移行し、EC =2'b00 と、フェーズ 2 で決定された終的な係数あるいはプリセットを送信します。エンドポイントはRecovery.RcvrLock に移行し、フェーズ 3 で決定された終的な係数あるいはプリセットを使用します。

リンク調整の推奨事項

レシーバーの BER を改善するために、インテルは、エンドポイント向けフェーズ 2 イコライゼーション中に、またはルートポート向けフェーズ 3 イコライゼーション中で、CTLE を triggered モードでオンにすることを推奨します。

Gen3 プリセットに対応する係数を送信するのに pipe_g3_txdeemph[17:0] ポートを使用します。インテルは、A10 レシーバーがデータを正常に回復するためのプリセット P8 係数を送信することを推奨しています。pipe_g3_txdeemph は、イコライゼーション中にリンクパートナーのトランスミッタ・ディエンファシスを選択するために使用されます。

イコライゼーション・フェーズ中に CTLE を triggered モードでオンにするには、pipe_g3_rxpresethint[2:0] ポートを使用します。



278


表 195. Gen3 対応デザインの Gen1/Gen2 スピード用の CTLE モードGen3 対応デザインの Gen1/Gen2 スピードで動作する場合、以下の表を使用して pipe_g3_rxpresethint ポートを駆動し、CTLE をマニュアルモードに設定します。

Gen3 対応デザインの Gen1/Gen2 スピードにおける動作

サポートされる CTLE：モード Manual。CTLE をマニュアルモードで使用するための設定

パワーアップ • パワーアップ時に、pipe_g3_rxpresethint[2:0] ＝ 3’b000 に設定する• Quartus によって設定されたデフォルトの CTLE 4S AC Gain を使用する。または、• QSF アサインメントを使用してマニュアルの CTLE 4S AC Gain を設定する

Gen1/Gen2 へのダウン・トレーニング (指示通りまたは指示なし) とその後の Gen3 へのリエントリー

• Gen1/2 に入るには、pipe_g3_rxpresethint[2:0] ＝ 3’b000 に設定する• Quartus によって設定されたデフォルトの CTLE 4S AC Gain を使用する。または、• QSF アサインメントを使用してマニュアルの CTLE 4S AC Gain を設定する

Gen1/Gen2 へのダウン・トレーニング • Gen1/2 に入るには、pipe_g3_rxpresethint[2:0] ＝ 3’b000 に設定する• Quartus によって設定されたデフォルトの CTLE 4S AC Gain を使用する。または、• QSF アサインメントを使用してマニュアルの CTLE 4S AC Gain を設定する

注意: インテルは、Gen1/Gen2 スピードで CTLE を適応モードで使用することをサポートしていません。CTLE をマニュアルモードで使用する必要があります。

表 196. Gen3 対応デザインの Gen3 スピード用の CTLE モードGen3 対応デザインで Gen3 スピードで動作する場合、以下の表を使用して pipe_g3_rxpresethint ポートを駆動し、CTLEモードを適応モードに設定します。

Gen3 対応デザインのGen3 スピードにおける動作

サポートされる CTLE：モード Triggered adaptation。CTLE を適応モードで使用するための設定

1 回目の Gen3 へのエントリー

• EQ フェーズ 2/3 では、遠端の TX プリセット/係数要求が完了した後、pipe_g3_rxpresethint = 3’b111 に設定する。リンクは、CTLE の適応のためには少なくとも 12 ms の間 Recovery に留まる必要がある

• EQ フェーズで十分な時間がない場合は、EQ 後に Recovery.RcvrLock に遅延を挿入することができる• その後、pipe_g3_rxpresethint は、Recovery 中でも Gen3 に対して 3'b111 のままでなければなら

ない

Gen3 における EQ のやり直し

• pipe_g3_rxpresethint は、EQ フェーズ 2/3 エントリーでは 3'b000 に設定する必要がある• 初めて Gen3 にリンクする場合と同じ手順に従う

Gen1/Gen2 へダウン・トレーニング (指示通りまたは指示なし) 後の Gen3 へのリエントリー

• その後の Gen3 へのエントリーでは、有効なデータがある場合に pipe_g3_rxpresethint[2:0] = 3’b111 に設定し、CTLE の適応のために Recovery 状態で 12 ms の間待機する

注意: インテルは、Gen3 スピードでは CTLE を適応モードで使用することを推奨しています。Gen3 スピードで CTLE をマニュアルモードで使用する場合は、pipe_g3_rxpresethint[2:0] = 3’b000に設定し、CTLE 4S AC Gain 値を設定する必要があります。

• Quartus によって設定されたデフォルトの CTLE 4S AC Gain を使用する。または、

• QSF アサインメントを使用してマニュアルの CTLE 4S AC Gain を設定する

関連情報• TX ディエンファシスのプリセットマッピング (269 ページ)

• 連続時間リニア・イコライゼーション (CTLE) (437 ページ)

• PCI Express Base Specification

• PIPE Specification



279

http://www.pcisig.com/home

http://www.pcisig.com/home


2.7.14. Arria 10 PCIe デザイン (ハード IP (HIP) および PIPE) を手動で調整するための TTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)

表 197. PCIe チャンネルの TX アナログ設定の手動調整TTK/システムコンソール/リコンフィグレーション・インターフェイスを使用して Arria 10 PCIe デザインの TX チャネルを手動で調整するには、次の属性を設定する必要があります。

属性 PCIe モードのデフォルト値 TTK/システムコンソールを使用するために設定される値

説明

user_fir_coeff_ctrl_sel0x105[7]

1’b1 1'b0 スタティックとダイナミック (ポート) コントロールのどちらかを選択するためのマルチプレクサーです。• スタティック設定の場合は 0 (手動調

整に TTK/システムコンソールを使用)• ダイナミック・コントロールの場合は 1

(PCIe モード)このマルチプレクサーを設定すると、VOD、プリタップ、およびポストタップ属性に影響します。

pre_emp_switching_ctrl_pre_tap_1t0x107[4:0]

pipe_g3_txdeemph ポートの係数によって制御される

pre_emp_switching_ctrl_pre_tap_1t レジスター設定でセットされる値に依存する

1st プリタップ値を設定します。• ダイレクトマップ

pre_emp_sign_pre_tap_1t0x107[5]

負の値 pre_emp_sign_pre_tap_1t レジスター設定でセットされる値に依存する

1st プリタップ符号を設定します。• - 1 負 (PCIe モードのデフォルト)• 0 正

vod_output_swing_ctrl0x109[4:0]


vod_output_swing_ctrl レジスター設定でセットされる値に依存する

出力スイング• ダイレクトマップ

pre_emp_switching_ctrl_1st_post_tap0x105[4:0]


pre_emp_switching_ctrl_1st_post_tap レジスター設定でセットされる値に依存する

1st ポストタップ値を設定します。• ダイレクトマップ

pre_emp_sign_1st_post_tap 0x105[6]

負の値 pre_emp_sign_1st_post_tap レジスター設定でセットされる値に依存する

1st ポストタップ符号を設定します。• - 1 負 (PCIe モードのデフォルト)• 0 正

注意: Arria 10 PCI Express PIPE デザインが通常の PCIe 動作のために各チャネルのpipe_g3_txdeemph[17:0] ポートをリッスンできるようにするには、レジスターアドレス 0x105[7] にある属性 user_fir_coeff_ctrl_sel を 1'b1 に戻す必要があります。

表 198. PCIe チャンネルの RX アナログ設定の手動調整TTK/システムコンソール/リコンフィグレーション・インターフェイスを使用して Arria 10 PCI Express デザインの RX チャネルを手動で調整するには、次の属性を設定する必要があります。


説明

rrx_pcie_eqz0x161[2]

1’b1 1'b0 スタティックとダイナミック・コントロールのどちらかを選択するためのマルチプレクサーです。

continued...



280



説明

• スタティック設定の場合は 0 (手動調整に使用)

• ダイナミック・コントロールの場合は 1(PCIe モード)

このマルチプレクサーを設定すると、CTLE4s ゲインと 1s ゲイン値に影響します。

adp_4s_ctle_bypass0x167[0]

1'b0 • Gen3 で Adaptive 4S CTLE には 1’b0

• Gen1/Gen2 で Manual 4S CTLEには 1’b1

CTLE 4S マニュアルモードと適応モードのどちらかを選択するためのマルチプレクサーです。• CTLE 4S 適応モードの場合は 0• CTLE 4S マニュアルモードの場合は

1

adp_ctle_acgain_4s0x167[5:1]

5'b0 adp_ctle_acgain_4s レジスター設定でセットされる値に依存する

CTLE マニュアル 4S AC ゲインを設定します。• ダイレクトマップ

Adp_status_sel0x14C[5:0]

マルチプレクサーを 6’b011011 に設定する

マルチプレクサーを 6’b011011 に設定する

CTLE の収束値を 0x177 [3：0] からリードするようにテスト・マルチプレクサーを設定します。

Test_mux0x177[3:0]

値をリードする。リードされた 4ビットの値を 5 ビットのゲイン値にマップする

値をリードする。リードされた 4 ビットの値を 5 ビットのゲイン値にマップする

CTLE 適応からの収束値を反映します。

注意: Arria 10 PCIe PIPE デザインが通常の PCIe 動作のために各チャネルのpipe_g3_rxpresethint[2:0] ポートをリッスンできるようにするには、レジスターアドレス0x161[2] にある属性 rrx_pcie_eqz を 1’b1 に戻す必要があります。


• Debugging Transceiver Links with Transceiver Toolkit

• Arria 10 Register Map

2.8. CPRI

CPRI (Common Public Radio Interface) は、ワイヤレス・ネットワーク REC (Radio EquipmentController) が通信可能なリモート RE (Radio Equipment) からデータをアップリンクおよびダウンリンクするために開発された高速シリアル・インターフェイスです。

CPRI プロトコルは、無線基地局における REC と RE の間のインターフェイスを定義します。物理層は、電気インターフェイス (従来の無線基地局など) と光インターフェイス (リモート無線ヘッドを使用する無線基地局など) のどちらもサポートします。CPRI 仕様の範囲はリンク・インターフェイスのみに限定されており、これはポイント・ツー・ポイント・インターフェイスです。リンクは、複数の RE の直接的接続を含む、あらゆる REC ならびに RE 間のネットワーク・トポロジーのシンプルで堅牢な運用を可能とするために必要なすべての機能を備えています。



281

https://www.altera.com/documentation/mwh1410385117325#mwh1410384298730

http://www.altera.com/literature/hb/arria-10/a10_registermap.xlsx


2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック

図 -115: CPRI 向けトランシーバー・チャネルのデータパスとクロック

RX FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

Receiver PMA

Word Aligner

Deserializer

CDR



Serializer


FPGAFabric

TX FIFO

Byte Serializer

8B/10B Encoder

PRBSGenerator

TX Bit Slip

/2, /4

/2, /4

Parallel Clock

Serial Clock


Clock Divider

rx_pma_div_clkout

Serial Clock

Clock Generation Block (CGB)ATX PLL

CMU PLL fPLL

tx_coreclkin

rx_coreclkin




Divider)

tx_clkout

tx_clkout

tx_clkout

rx_clkout

PRBSVerifier

tx_pma_div_clkout

40

40

245 MHz

245 MHz

32

32

245 MHz

245 MHz

表 199. サポートされるシリアル・データレートでのチャネル幅のオプション

シリアル・データレート(Mbps)

チャネル幅 (FPGA-PCS ファブリック)

8/10 ビット幅 16/20 ビット幅

8 ビット 16 ビット 16 ビット 32 ビット

614.4(43) ありあり N/A N/A

1228.8 ありありありあり

2457.6 ありありありあり

3072 ありありありあり

4915.2 N/A N/A ありあり

6144 N/A N/A ありあり

9830.4 N/A N/A N/A あり

表 200. 10.1376 Gpbs と 12.16512 Gpbs のデータレート向けインターフェイス幅のオプション

シリアル・データレート(Mbps)

インターフェイス幅

FPGA ファブリック-エンハンスト PCS (ビット) エンハンスト PCS-PMA (ビット)

10137.6 66 32、40、64

12165.12 66 40、64

(43) オーバーサンプリングは、614.4 Mbps を実装するために必要とされます。



282


2.8.1.1. CPRI 向け TX PLL の選択

必要なデータレートに合わせてトランスミッタ PLL を選択します。

表 201. TX PLL でサポートされるデータレートATX と fPLL はクロック・ボンディング機能をサポートしています。

TX PLL サポートされるデータレート (Mbps)

ATX 614.4、1228.8、2457.6、3072、4915.2、6144、 8110.08、9830.4、 10137.6、 12165.12

fPLL 614.4、1228.8、2457.6、3072、4915.2、6144、 8110.08、9830.4、 10137.6、 12165.12

CMU 614.4、1228.8、2457.6、3072、4915.2、6144、 8110.08、9830.4、 10137.6

注意: • CMU PLL を使用するチャネルはボンディングできません。クロックを提供する CMU PLL は、CMUPLL が存在するトランシーバー・バンクにおけるチャネルのみを駆動できます。

• オーバーサンプリングは、614.4 Mbps を実装するために必要とされます。

2.8.1.2. オート・ネゴシエーション

オート・ネゴシエーションが要求された際に、チャネルはサポートされる高の周波数で初期化し、フレーム同期が成功しなければ、逐次的に低いデータレートへと切り替わります。デザインにオート・ネゴシエーションが必要な場合には、データ伝送で要求されるクロックを生成するために必要な PLL 数を小限に抑えることができるように、ベース・データレートを選択します。

適切なベース・データレートを選択すると、ローカルクロック生成ブロック (CGB) 分周器の変更により、データレートの変更ができます。ベース・データレートを 1 つにすることが難しい場合には、追加の PLLを使用して必要なデータレートを生成します。

表 202. 使用できるデータレートに推奨されるベース・データレートおよびクロック生成ブロック

データレート (Mbps) ベース・データレート (Mbps) ローカル CGB 分周

1228.8 9830.4 8

2457.6 9830.4 4

3072.0 6144.0 2

4915.2 9830.4 2

6144.0 6144.0 1

9830.4 9830.4 1

2.8.2. CPRI 向けにサポートされる機能

CPRI プロトコルは、これらのプロトコルを実装するリンクを通じて容認できるレイテンシー変動の量について厳しい要件を定めています。

CPRI デザイン向けに、CPRI (Auto) ならびに CPRI (Manual) トランシーバー・コンフィグレーション・ルールの両方が使用できます。どちらのモードも同じ機能ブロックを使用しますが、ワードアライナーのコンフィグレーション・モードは Auto と Manual のモード間で異なります。CPRI (Auto) モードでは、ワードアライナーは確定モードで動作します。CPRI (Manual) モードでは、ワードアライナーは、マニュアルモードで動作します。



283


時分割多重 (time division multiplexed) システムにおける伝送の干渉を回避するために、セル・ネットワーク内のすべての無線機は、遅延不確実性 (delay uncertainty) が小限の、正確な遅延予測を必要とします。向上されるスペクトル効率および帯域幅のために、遅延不確実性の軽減が常に求められます。Arria 10 デバイスには、REC と RE の両方で遅延不確実性を小限に抑えるための機能がデザインされています。

2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー

ワードアライナーの確定的レイテンシー・ステートマシンは、ワード・アライメント処理において既知の遅延変動を減少させます。これは、デシリアライザーでワード境界をシリアルクロックの半サイクル (1 UI)スリップさせることにより、自動的に同期し、またアライメントします。ワードアライナーへの受信データは、ワード・アライメント・パターン (K28.5) の境界にアライメントされます。

図 -116: ワードアライナーの確定的レイテンシー・ステートマシン

Deserializer To 8B/10B Decoder

Clock-SlipControl

ParallelClock

From RX CDR Deterministic LatencySynchronization State Machine

確定的レイテンシー・ステートマシン・モードを使用する際は、リセットシーケンスの完了後にrx_std_wa_patternalign をアサートしてパターン・アライメントを開始します。この信号は全てのケースでエッジトリガー信号です。ただし、ワードアライナーがマニュアルモードで PMA 幅が 10 であり、さらに rx_std_wa_patternalign がレベル・センシティブである場合は例外となります。

図 -117: 確定モードでのワードアライナーの波形rx_clkout

rx_std_wa_patternalignrx_parallel_data

rx_errdetectrx_disperr

rx_patterndetectrx_syncstatus

f1e4b6e41101110100000000

00000000

10101010

10001000

00100000

10101010

0000000011111111

0000

b9dbf1db 915d061d e13f913f 7a4ae24a bbae9b10 bcbcbcbc 95cd3c50 91c295cd


2.8.2.1.1. トランスミッタおよびレシーバーのレイテンシー

rx_bitslipboundaryselectout ポートでは、リンク同期機能 (ワードアライナー・ブロック内) からのレイテンシー変動は確定的です。さらに、ワードアライナー・ブロック内のレイテンシー変動を補償するために、tx_bitslipboundaryselect ポートを使用して、リモート無線ヘッドのポート実装へのラウンド・トリップ・トランシーバー・レイテンシーを固定することができます。また、tx_bitslipboundaryselect ポートは、トランスミッタ・シリアルデータストリームでスリップさせるビット数を制御するために使用することができます。必要な場合には、tx_bitslipboundaryselect ポートを使用して、ラウンド・トリップ・レイテンシーを端数のないサイクル数に丸めることができます。



284


バイト・デシリアライザーを使用する際は、コンマバイトがワードの下位バイトで受信されたのか、あるいは上位バイトで受信されたのかを判断するための追加のロジックが FPGA ファブリック内に必要です。遅延は、コンマバイトがあるワードに依存します。

注意: レイテンシーの数値については、デバイスの特性評価中です。

2.8.3. CPRI 向けのマニュアルモードのワードアライナー

CPRI (マニュアル) でワードアライナーをコンフィグレーションする場合は、ワードアライナーは、受信データストリームを特定のアライメント・キャラクターへと解析変換します。rx_digitalreset のデアサート後、rx_std_wa_patternalign のアサートにより、ワードアライナーを受信データストリームで定義済みワード・アライメント・パターンまたはその補数にロックさせます。さまざまな形で動作を行うマニュアルモードでのワードアライナーの動作が、PCS-PMA インターフェイス幅によって異なることに注意が必要です。

表 203. マニュアルモードでのワードアライナー信号ステータスの動作

PCS-PMA インターフェイス幅

rx_std_wa_patternalign の動作 rx_syncstatus の動作 rx_patterndetect の動作

10 レベル・センシティブ 1 パラレル・クロックサイクル (3 つのコントロール・パターンが検出された際)

1 パラレル・クロックサイクル

20 エッジ・センシティブ次の rx_std_wa_patternalignの立ち上がりエッジまでアサートを維持

1 パラレル・クロックサイクル

PCS-PMA 幅 = 10

PCS-PMA インターフェイス幅が 10 である際に、異なるワード境界の初のワード・アライメント後に3 つ連続したワード・アライメント・パターンを検出すると、ワードアライナーは、rx_std_wa_patternalign がアサートを維持していれば、この新しいワード境界に再同期します。rx_std_wa_patternalign はレベル・センシティブです。rx_std_wa_patternalignをデアサートしていれば、ワードアライナーは、新しいワード境界のアライメント・パターンを見つけたとしても現在のワード境界を維持します。ワードアライナーが新しいワード境界に同期した際には、rx_patterndetect と rx_syncstatus が 1 パラレル・クロックサイクルの間アサートされます。

PCS-PMA 幅 = 20

PMA-PCS 幅が 20 である際には、異なるワード境界の初のアライメント後のいずれのアライメント・パターンの検出によっても、ワードアライナーは、rx_std_wa_patternalign の立ち上がりエッジでこの新しいワード境界に再同期します。rx_std_wa_patternalign はエッジ・センシティブです。ワードアライナーは次の rx_std_wa_patternalign の立ち上がりエッジまで現在のワード境界を維持します。ワードアライナーが新しいワード境界に同期した際には、rx_patterndetectは 1 パラレル・クロックサイクルの間アサートし、rx_syncstatus は次のrx_std_wa_patternalign の立ち上がりエッジまでアサートを維持します。

図 -118: マニュアル・アライメント・モードでのワードアライナーの波形

rx_std_wa_patternalignrx_parallel_datarx_patterndetect

rx_syncstatus

rx_clkout

0...00000

f1e4b6e4 b9dbf1db 915d061d e13f913f 7a4ae24a bcbc7b78 bcbcbcbc

11001100

11111111 0000

95cd3c50 91c295cd ded691c2



285



2.8.4. Arria 10 トランシーバーへの CPRI の実装方法

CPRI プロトコルを実装する前に、標準 PCS と PMA のアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。詳しくは、PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configurationrules のリストから CPRI (Auto) または CPRI (Manual) を選択します。

3. 起点として、CPRI 向けネイティブ PHY IP のパラメーター設定 (288 ページ)の表のパラメーター値を使用します。またはプリセットで説明しているプロトコルプリセットを使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。


図 -119: CPRI 向けのネイティブ PHY IP の信号とポート



TX PMA




rx_cal_busytx_cal_busy

rx_serial_data


rx_cdr_refclk0

tx_dataktx_parallel_data


unused_tx_parallel_data[118:0]

tx_datak[1:0]tx_digital_reset


reconfig_clkreconfig_avmm

reconfig_reset


RX PMA

TX Standard PCS

RX Standard PCS

Deserializer

Local ClockGeneration

Block

CDR

rx_datakrx_parallel_data

rx_clkoutrx_coreclkinrx_errdetect

rx_disperrrx_runningdisp


rx_std_wa_patternalignunused_rx_parallel_data[118:0]

rx_datak[1:0]rx_digital_reset

rx_analog_reset

tx_analog_reset

rx_parallel_data[15:0]rx_clkoutrx_coreclkinrx_errdetect[1:0]rx_disperr[1:0]rx_runningdisp[1:0]rx_patterndetect[1:0]rx_syncstatus[1:0]rx_std_wa_patternalign

10/20

10/20

unused_rx_parallel_data[118:0]


6. トランシーバー・リセット・コントローラーを作成します。

ユーザー設計のリセット・コントローラーの使用、またはネイティブ PHY リセット・コントローラーIP の使用が可能です。

7. ネイティブ PHY IP を PLL IP コアとリセット・コントローラーに接続します。以下の図の情報を使用してポートを接続します。



286


図 -120: CPRI PHY デザインの接続ガイドライン

PLL IP Core

DataGenerator

DataVerifier


Reset Controller

rx_cdr_refclk

tx_serialclk0

pll_locked

pll_sel

reset

clk

pll_refclk

tx_ready

rx_ready

tx_parallel_data

tx_clkout

rx_parallel_data

rx_clkout

tx_serial_data

rx_serial_data

rx_i

s_loc

kedt

odat

a

rx_c

al_bu

sy

tx_c

al_bu

sy

tx_a

nalog

rese

t

tx_d

igita

lrese

t

rx_a

nalog

rese

t

rx_d

igita

lrese

t

pll_cal_busy











287


2.8.5. CPRI 向けネイティブ PHY IP のパラメーター設定

表 204. General および Datapath Optionsネイティブ PHY IP 向けのパラメーター・エディターの初の 2 つのセクションは、トランシーバーをカスタマイズするための汎用オプションとデータパス・オプションを提供します。


Message level for rule violations errorwarning

Transceiver configuration rules CPRI (Auto)CPRI (Manual)

PMA configuration rules basic

Transceiver mode TX/RX Duplex

Number of data channels 1～36

Data rate 1228.8 Mbps

2457.6 Mbps

3072 Mbps

4915.2 Mbps

6144 Mbps

8110.08 Mbps

9830.4 Mbps

10137.6 Mbps (44)

12165.12 Mbps (44)

Enable datapath ANd interface reconfiguration Off

Enable simplified data interface On



TX channel bonding mode Not Bonded / PMA Bonding Only / PMAANd PCS Bonding

TX local clock division factor 1

Number of TX PLL clock inputs per channel 1


Enable tx_pma_clkout port Off

Enable tx_pma_div_clkout port On

tx_pma_div_clkout division factor 2

Enable tx_pma_elecidle port Off

Enable tx_pma_qpipullup port (QPI) Off

Enable tx_pma_qpipulldn port (QPI) Offcontinued...

(44) トランシーバー・コンフィグレーション・ルールの下で 10GBase-R または 10GBase-R 1588 を選択することによって、10137.6 Mbps と 12165.12 Mbps が実装されます。エンハンスト PCS は、CPRI データレートが10137.6 Mbps 以上の場合に選択されます。



288



Enable tx_pma_txdetectrx port (QPI) Off

Enable tx_pma_rxfound port (QPI) Off

Enable rx_seriallpbken port Off



Number of CDR reference clocks 1

Selected CDR reference clock 0


PPM detector threshold 1000

CTLE adaptation mode Manual

DFE adaptation mode disabled

Number of fixed dfe taps 3

Enable rx_pma_clkout port Off

Enable rx_pma_div_clkout port On

rx_pma_div_clkout division factor 2

Enable rx_pma_clkslip port Off


Enable rx_is_lockedtodata port On

Enable rx_is_lockedtoref port On

Enable rx_set_locktodata ANd rx_set_locktoref ports Off

Enable rx_seriallpbken port Off

Enable PRBS verifier control and status ports Off



Standard PCS / PMA interface width 20

FPGA fabric / Standard TX PCS interface width 32

FPGA fabric / Standard RX PCS interface width 32

Enable Standard PCS low latency mode Off

TX FIFO mode register_fifo

RX FIFO mode register_fifo

Enable tx_std_pcfifo_full port Off

Enable tx_std_pcfifo_empty port Off

Enable rx_std_pcfifo_full port Off

Enable rx_std_pcfifo_empty port Off

TX byte serializer mode Serialize x2continued...



289



RX byte deserializer mode Deserialize x2


Enable TX 8B/10B disparity control Off


RX rate match FIFO mode Disabled

RX rate match insert / delete -ve pattern (hex) 0x00000000

RX rate match insert / delete +ve pattern (hex) 0x00000000

Enable rx_std_rmfifo_full port Off

Enable rx_std_rmfifo_empty port Off

PCI Express Gen3 rate match FIFO mode Bypass

Enable TX bit slip Off (CPRI Auto コンフィグレーション)On (CPRI Manual コンフィグレーション)

Enable tx_std_bitslipboundarysel port Off (CPRI Auto コンフィグレーション)On (CPRI Manual コンフィグレーション)

RX word aligner mode deterministic latency (CPRI Auto コンフィグレーション)

Manual (FPGA fabric controlled) (CPRIManual コンフィグレーション)

RX word aligner pattern length 10

RX word aligner pattern (hex) 0x000000000000017c

Number of word alignment patterns to achieve sync 3 (45)

Number of invalid data words to lose sync 3 (45)

Number of valid data words to decrement error count 3 (45)

Enable fast sync status reporting for deterministic latency SM On / Off

Enable rx_std_wa_patternalign port On / Off

Enable rx_std_wa_a1a2size port Off

Enable rx_std_bitslipboundarysel port Off (CPRI Auto コンフィグレーション)On (CPRI Manual コンフィグレーション)

Enable rx_bitslip port Off (CPRI Auto コンフィグレーション)On (CPRI Manual コンフィグレーション)

Bit Reversal and Polarity Inversion のすべてのオプション Off

PCIe Ports のすべてのオプション Off

(45) トランシーバー PHY が CPRI モードの際には未使用です。



290


表 208. Dynamic Reconfiguration


Enable dynamic reconfiguration Off

Share reconfiguration interface Off

Enable Altera Debug Master Endpoint Off

Enable embedded debug Off

Enable capability registers Off

Set user-defined IP identifier 0

Enable control and status registers Off

Enable prbs soft accumulators Off

Configuration file prefix altera_xcvr_native_a10

Generate SystemVerilog package file Off

Generate C header file Off

Generate MIF (Memory Initialization File) Off

表 209. Generation Options


Generate parameter documentation file On

2.9. その他のプロトコル

2.9.1. エンハンスト PCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用

Arria 10 のトランシーバーを使用してエンハンスト PCS をコンフィグレーションすることにより、他の10G プロトコル、または 10G に類するプロトコルをサポートすることができます。Basic (EnhancedPCS) トランシーバー・コンフィグレーション・ルールによって、トランシーバー・インターフェイス、パラメーター、およびポートをユーザーが完全にコントロールしながらエンハンスト PCS へアへクセスすることができます。

Native PHY IP Basic (Enhanced PCS) のトランシーバー・コンフィグレーション・ルールの使用によって、トランシーバーを Basic の機能性でコンフィグレーションすることができます。

KR FEC 付き Basic (Basic with KR FEC) は、低レイテンシーのフィジカル・コーディング・サブレイヤ (PCS) で KR FEC をサポートします。KR FEC サブレイヤは、リンクのビットエラー・レート (BER)性能を向上させます。このモードは大 25.8 Gbps のデータレートで動作します。低レイテンシーまたは低 BER 要件を持つアプリケーション、またはバックプレーン (10GBASE-KR プロトコル) を介する10 Gbps、40 Gbps、あるいは 100 Gbps イーサネットといったアプリケーションを実装するには、このコンフィグレーションを使用します。

順方向誤り訂正 (FEC) 機能は IEEE 802.3ap-2007 の 74 項で定義されています。FEC は、イーサネット規定のビットエラー・レート (BER) である 10-12 をノイズの多いチャネルで実現可能にする、エラー検出と訂正のメカニズムを提供します。FEC サブレイヤは、製造時ならびに使用環境の条件のばら



291


つきを補償することにより、追加的なリンクマージンを提供します。IEEE 802.3ap-2007 の 74 項で定義される FEC は、他の FEC メカニズム (たとえば、Optical Transport Network FEC) と区別するために、KR FEC と呼ばれます。

注意: このコンフィグレーションは、位相補償およびレジスターモード、KR FEC PCS ブロックで FIFO をサポートしています。標準の、もしくは独自のプロトコル・マルチチャネル・アライメントといった、アプリケーションに必要なその他の全てのロジックを、ソフト IP の FPGA ファブリックに実装するか、インテルの10GBASE-KR PHY IP コア製品を FPGA での完全なソリューションとして使用することができます。

図 -121: Basic (Enhanced PCS) のコンフィグレーション向けトランシーバー・チャネルのデータパスとクロック



TX

Gea

rbox

tx_s

eria

l_da

ta(1

0.31

25 G

bps)

Ser

iali

zer

Inte

rlake

n D

ispa

rity

Gen

erat

or

Scr

amb

ler

(3)

Des

cram

bler

(3

)

PRBSGenerator

PRPGenerator

rx_s

eria

l_da

ta

Des

eria

lize

r

CD

R

Inte

rlak

en

Dis

pari

ty C

heck

er

Blo

ckSy

nchr

oniz

er

(1

)

Inte

rlak

en

Fra

me

Syn

c

RX

Gea

rbox

PRBSVerifier

Tran

scod

eD

ecod

er

KR

FEC

RX

Gea

rbox

KR

FE

CD

ecod

er

KR

FE

CB

lock

Syn

c

KR

FE

CD

escr

ambl

er

Parallel Clock

Serial Clock


Clock Divider



Serial Clock

ATX PLLfPLL

CMU PLL

64B

/66B

Dec

oder

and

RX

SM


PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_clkout

Enh

ance

d P

CS

T

X F

IFO

Enh

ance

d PC

S R

X F

IFO

Inte

rlak

en

Fram

e G

ener

ator

Inte

rlak

en

CR

C32

Gen

erat

or

Inte

rlake

n C

RC

32 C

heck

er

64B

/66B

Enc

oder

and

TX

SM

FPGAFabric

tx_clkout

KR

FE

CT

X G

earb

ox

KR

FE

CS

cram

bler

KR

FE

CE

ncod

er

Tra

nsco

deE

ncod

er



(5156.25 MHz) =Data rate/2 (2)


32-bitdata

32-bitdata

tx_c

orec

lkin

322.

2656

25

MH

zrx

_cor

eclk

in32

2.26

5625

M

Hz

32

32 32

32

注：(1) 選択したギアボックス・レートに応じて、有効にすることも無効にすることもできます。(2) 選択したクロック分周係数の値によって異なります。(3) スクランブラとデスクランブラを使用するには、66:32、66:40、または66:64 のギアレートを使用する必要があり、ブロック・シンクロナイザーが有効にされている必要があります。



292


図 -122: Basic with KR FEC のコンフィグレーション向けトランシーバー・チャネルのデータパスとクロックこの図に表記されているクロック周波数は、10.3125 Gbps データレートに基づく一例です。



TX

Gea

rbox

tx_s

eria

l_da

ta

Seri

aliz

er

Inte

rlake

n D

ispar

ity G

ener

ator

Scra

mbl

er

KR FEC

KR FEC

tx_pma_clk tx_krfec_clk

PRBSGenerator

PRPGenerator

rx_s

eria

l_da

ta

Des

eria

lizer

CD

R

Des

cram

bler

Inte

rlake

n D

ispa

rity

Che

cker

Blo

ckSy

nchr

oniz

er

Inte

rlak

en

Fram

e Sy

nc

RX

Gea

rbox

PRBSVerifier

Tra

nsco

deD

ecod

er

KR

FE

C R

XG

earb

ox

KR

FE

CD

ecod

er

KR

FE

CB

lock

Syn

c

KR

FE

CD

escr

ambl

er

rx_pma_clk rx_krfec_clk

Parallel Clock

Serial Clock


Clock Divider

/64



Serial Clock

rx_rcvd_clk

tx_hf_clk

tx_serial_clk0(5156.25 MHz) =Data rate/2


ATX PLLfPLL

CMU PLL

64B

/66B

Dec

oder

and

RX

SM


PRP

rx_pma_div_clkout

tx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkout

Enh

ance

d PC

S T

X F

IFO

Enh

ance

d PC

S R

X F

IFO

Inte

rlake

n Fr

ame

Gen

erat

or

Inte

rlake

n C

RC

32 G

ener

ator

Inte

rlak

en

CR

C32

Che

cker

64B

/66B

Enc

oder

and

TX

SM

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR

FE

CT

X G

earb

ox

KR

FE

CSc

ram

bler

KR

FE

CE

ncod

er

Tra

nsco

deE

ncod

er

64

5156

.25

MH

z (1

0.31

25 G

bps

data

rat

e/2)

(1)

TX Data & Control

64 + 2

RX Data & Control

64 + 2

Parallel Clock (161.13 MHz) (3)

Parallel Clock (161.13 MHz) (3) @ 1

56.2

5 M

Hz

@ 1

56.2

5 M

Hz

156.25 MHz (2)

156.25 MHz (2)

注：(1) 値は、選択したクロック分周係数によって異なります。(2) 値は、パラレル・インターフェイス/FPGA ファブリック-PCS インターフェイス幅のデータレートとして計算されます。(3) 値は、シリアル・インターフェイス/PCS-PMA インターフェイス幅のデータレートとして計算されます。

2.9.1.1. Basic (Enhanced PCS) および Basic with KR FEC トランシーバー・コンフィグレーション・ルールの Arria 10 トランシーバーへの実装方法

Basic (Enhanced PCS) または Basic with KR FEC トランシーバー・コンフィグレーション・ルールを実装する前に、Basic (Enhanced PCS) と PMA のアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログを開いて Arria 10 Transceiver Native PHY IP を選択します。詳しくは、PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. Datapath Options の下の Transceiver Configuration Rules のリストから、Basic(Enhanced PCS) または Basic with KR FEC を選択します。

3. 起点として、Basic (Enhanced PCS) および Basic with KR FEC 向けネイティブ PHY IP のパラメーター設定の表のパラメーター値を使用します。またはプリセットで説明しているプロトコルプリセットを使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Finish をクリックして、ネイティブ PHY IP (これは RTL ファイルです) を生成します。



293


図 -123: Basic (Enhanced PCS) および Basic with KR FEC コンフィグレーション向けネイティブPHY IP の信号とポート



TX PMA




rx_serial_data

rx_control[19:0]rx_cdr_refclk0rx_is_lockedtodata

rx_is_lockedtoref


tx_control[17:0] tx_control[17:0]tx_digital_resettx_digital_reset



reconfig_reset

tx_coreclkintx_clkouttx_enh_data_valid

tx_parallel_data[127:0]tx_coreclkin

tx_clkouttx_enh_data_valid

RX PMA

TX Enhanced PCS

RX Enhanced PCS

Deserializer

ClockGeneration

Block

rx_cdr_refclk0

CDR



rx_analog_reset

tx_analog_reset

rx_digital_resetrx_digital_reset


5. PLL を設定し、インスタンス化します。


7. ネイティブ PHY IP コアを PLL IP コアとリセット・コントローラーに接続します。

図 -124: Basic (Enhanced PCS) のトランシーバー・デザイン向け接続ガイドライン

Reset Controller


DesignTestbench 32-bit data

(32:32 gearbox ratio)

PLL IP Core



294


図 -125: Basic with KR FEC のトランシーバー・デザイン向け接続ガイドライン

DesignTestbench

64d + 2c

PLL IP Core Reset Controller









• エンハンスト PCS ポート (74 ページ)Basic プロトコルの使用可能なポートについての詳細を提供します。

2.9.1.2. Basic (Enhanced PCS) および Basic with KR FEC 向けネイティブ PHY IP のパラメーター設定

この項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

表 210. General パラメーターと Datapath パラメータートランシーバー・ネイティブ PHY 向けのパラメーター・エディターの初の 2 つのセクションは、トランシーバーをカスタマイズするための汎用オプションとデータパス・オプションを提供します。


Message level for rule violations error、warning

Transceiver configuration rules Basic (Enhanced PCS) 、Basic w/KR FEC

PMA configuration rules Basic、QPI、GPON

Transceiver mode TX/RX Duplex、TX Simplex、RX Simplex


Data rate GX トランシーバー・チャネル：1 Gbps (46) ～17.4 Gbpscontinued...



295



GT トランシーバー・チャネル：1 Gbps (46)～25.8 Gbps (47)

Enable datapath ANd interface reconfiguration On/Off




TX channel bonding mode Not bonded、PMA only bonding、PMA and PCS bonding

PCS TX channel bonding master Auto、0～n-1、n (ここでは、n ＝データチャネル数)

Actual PCS TX channel bonding master n-1 (ここでは、n ＝データチャネル数)




Enable tx_pma_clkout port On / Off

Enable tx_pma_div_clkout port On / Off


Enable tx_pma_elecidle port On / Off

Enable tx_pma_qpipullup port (QPI) On / Off

Enable tx_pma_qpipulldn port (QPI) On / Off

Enable tx_pma_txdetectrx port (QPI) On / Off

Enable tx_pma_rxfound port (QPI) On / Off

Enable rx_serialpbken port On / Off





Selected CDR reference clock frequency Basic (Enhanced PCS) では、データレートのパラメーターに依存Basic with KR FEC では、50～800


CTLE adaptation mode Manual


Number of fixed dfe taps 3、7continued...


(47) このデータレート範囲をサポートするには、エンハンスト PCS を Basic モードでコンフィグレーションする必要があります。



296



Enable rx_pma_clkout port On / Off

Enable rx_pma_div_clkout port On / Off

rx_pma_div_clkout division factor Disabled、1、2、33、40、66

Enable rx_pma_clkslip port On / Off

Enable rx_pma_qpipulldn port (QPI) On / Off

Enable rx_is_lockedtodata port On / Off

Enable rx_is_lockedtoref port On / Off

Enable rx_set_locktodata and rx_set_locktoref ports On / Off

Enable rx_serialpbken port On / Off

Enable PRBS verifier control and status ports On / Off



Enhanced PCS/PMA interface width 32、40、64注意: Basic with KR FEC では 64 のみ可能です。

FPGA fabric/Enhanced PCS interface width 32、40、50、64、66、67注意: Basic with KR FEC では 66 のみ可能です。

Enable Enhanced PCS low latency mode On/Off

Enable RX/TX FIFO double-width mode On/Off

TX FIFO mode Phase compensation、Register、Interlaken、Basic、Fastregister注意: Basic Enhanced、Basic Enhanced with KRFEC のみ

有効です。

TX FIFO partially full threshold 10、11、12、13、14、15

TX FIFO partially empty threshold 1, 2, 3, 4, 5

Enable tx_enh_fifo_full port On/Off

Enable tx_enh_fifo_pfull port On/Off

Enable tx_enh_fifo_empty port On/Off

Enable tx_enh_fifo_pempty port On/Off

RX FIFO mode Phase Compensation、Register、Basic

RX FIFO partially full threshold 0 ～ 31

RX FIFO partially empty threshold 0 ～ 31

Enable RX FIFO alignment word deletion (Interlaken) On/Off

Enable RX FIFO control word deletion (Interlaken) On/Off

Enable rx_enh_data_valid port On/Off

Enable rx_enh_fifo_full port On/Off

Enable rx_enh_fifo_pfull port On/Off

Enable rx_enh_fifo_empty port On/Offcontinued...



297



Enable rx_enh_fifo_pempty port On/Off

Enable rx_enh_fifo_del port (10GBASE-R) On/Off

Enable rx_enh_fifo_insert port (10GBASE-R) On/Off

Enable rx_enh_fifo_rd_en port (Interlaken) On/Off

Enable rx_enh_fifo_align_val port (Interlaken) On/Off

Enable rx_enh_fifo_align_cir port (Interlaken) On/Off

Enable TX 64b/66b encoder On/Off

Enable RX 64b/66b decoder On/Off

Enable TX sync header error insertion On/Off

Enable RX block synchronizer On/Off

Enable rx_enh_blk_lock port On/Off

Enable TX data bitslip On/Off

Enable TX data polarity inversion On/Off

Enable RX data bitslip On/Off

Enable RX data polarity inversion On/Off

Enable tx_enh_bitslip port On/Off

Enable rx_bitslip port On/Off

Enable RX KR-FEC error marking On/Off

Error marking type 10G、40G

Enable KR-FEC TX error insertion On/Off

KR-FEC TX error insertion spacing On/Off

Enable tx_enh_frame port On/Off

Enable rx_enh_frame port On/Off

Enable rx_enh_frame_diAN_status port On/Off





Enable Altera Debug Master Endpoint On/Off

Enable embedded debug On/Off

Enable capability registers On/Off

Set user-defined IP identifier 数字

Enable control and status registers On/Off

Enable prbs soft accumulators On/Offcontinued...



298



Configuration file prefix 文字列

Generate SystemVerilog package file On/Off

Generate C header file On/Off

表 215. Generate Options パラメーター


Generate parameter documentation file On/Off


2.9.1.3. ベーシック・エンハンスト PCS で低レイテンシーを有効にする方法

低レイテンシーを有効にするには、パラメーター・エディターで以下のように設定します。

1. Enable 'Enhanced PCS' low latency mode オプションを選択します。

2. 以下のギアレートのいずれかを選択します。

Single-width モードでは、32:32、40:40、64:64、66:40、66:64、または 64:32

Double-width モードでは、40:40、64:64、または 66:64

3. TX および RX FIFO モードのリストで Phase compensation を選択します。

4. スクランブラおよびデスクランブラ機能が必要な場合は、Block Synchronize を有効にし、66:32、66:40、または 66:64 のギアレートを使用します。

2.9.1.4. エンハンスト PCS FIFO の動作

位相補償モード

位相補償モードでは、コアクロックとパラレル・クロックドメインの間の正常なデータ転送が保障されます。TX あるいは RX Core FIFO の読み出しと書き込み側が、同一のクロック周波数で駆動される必要があります。このモードでは、TX あるいは RX FIFO の深度は一定です。したがって、TX あるいは RXCore FIFO フラグのステータスは無視できます。tx_fifo_wr_en あるいは rx_data_validは 1 に固定できます。

Basic モード

Basic モードでは、FIFO の読み出し側と書き込み側を異なるクロック周波数で駆動することができます。tx_coreclkin あるいは rx_coreclkin は、66 で分周されたレーン・データレートを小周波数とします。tx_coreclkin あるいは rx_coreclkin の周波数の範囲は、 (データレート/32)～ (データレート/66) です。インテルは、良の結果を得るために tx_coreclkin あるいはrx_coreclkin を (データレート/32) にすることを推奨します。書き込みおよび読み出し動作を制御するために FIFO フラグのモニターリングが必要です。

TX FIFO では、tx_fifo_pfull が Low になれば tx_enh_data_valid をアサートします。以下のアサインメント例によりこれを設定します。

assign tx_enh_data_valid ＝～tx_fifo_pfull;



299


図 -126: Basic モードでの TX FIFO 動作

64’d0 64’d1 64’d2 64’d3 64’d4 64’d5 64’d6 64’d7 64’d8 64’d9 64’ha

tx_clkout (read side)

tx_coreclk (write side)


tx_digitalreset

tx_enh_datavalid

tx_fifo_pempty

tx_fifo_full

tx_fifo_pfull

RX FIFO では、rx_fifo_pempty が Low になれば rx_enh_read_en をアサートします。以下のアサインメント例によりこれを設定します。

assign rx_enh_read_en ＝～rx_fifo_pempty;

図 -127: Basic モードでの RX FIFO 動作

64’d0 64’d1 64’d2 64’d3 64’d4 64’d5 64’d6 64’d7 64’d8 64’d9 64’ha

rx_clkout (write side)

rx_coreclkin (read side)


rx_digitalreset

rx_enh_read_en

rx_fifo_pfull

rx_fifo_empty

rx_fifo_pempty

使用するギアレートが同一である場合には、rx_enh_data_valid 信号は常に High です。ギアレートが異なれば、rx_enh_data_valid はトグルします。RX パラレルデータは、rx_enh_data_valid が High になった際に有効です。rx_enh_datavalid 信号が Low であれば、無効な RX パラレルデータを廃棄します。

Register モードおよび Fast Register モード

この FIFO モードは確定的レイテンシーを要するプロトコル向けです。tx_fifo_wr_en を 1 に固定できます。

2.9.1.5. TX データ・ビットスリップ

TX ギアボックスの TX ビットスリップ機能により、シリアライザーに送る前にトランスミッタのビットをスリップすることが可能です。

TX ビットスリップ・バスで指定する値がビット数になります。小のスリップは 1 UI です。大ビットスリップ数は FPGA ファブリック-トランシーバー・インターフェイス幅から 1 を引いた値です。たとえば、FPGA ファブリック-トランシーバー・インターフェイス幅が 64 ビットであれば、ビットスリップ・ロジックは大 63 ビットをスリップできます。各チャネルは、スリップするビット数を決定するための 6 ビットを有します。TX ビットスリップ・バスはレベル・センシティブ・ポートであり、TX シリアルデータは TX ビ



300


ットスリップ・ポートのアサインメントにより静的にビットスリップされます。各 TX チャネルに属する TXビットスリップ・アサインメントがあり、ビットスリップの量は他の TX チャネルと関連します。TX ビットスリップ・ポートを適切な値でアサインメントすることにより、レーン間のスキューを改善できます。

以下の図に、tx_serial_data[0] を 1 UI スリップした効果による tx_serial_data[1] のスキューの削減を示します。このビットスリップ後に、tx_serial_data[0] とtx_serial_data[1] がアライメントしています。

図 -128: TX ビットスリップ

tx_serial_clock

tx_enh_bitslip[0]

tx_serial_data[0] (Before)

tx_enh_bitslip[0]

tx_serial_data[0] (After)

tx_serial_data[1]

0000000

0000001

1 UI

2.9.1.6. TX データ極性反転

ボードレイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合に、正と負の信号を入れ替えるために TX データ極性反転機能を使用します。TX データ極性反転を有効にするには、Qsys のGearbox の項で Enable TX data polarity inversion オプションを選択します。これは、ダイナミック・リコンフィグレーションにより動的に制御することも可能です。

2.9.1.7. RX データビットスリップ

RX ギアボックスでの RX データビットスリップにより、リカバリー・データのスリップが可能になります。rx_bitslip ポートの非同期アクティブ High エッジがワード境界を変更し、これはrx_parallel_data を 1 度に 1 ビットシフトします。rx_bitslip ポートは、ユーザー設計のワード・アライメント・ロジックと併せて使用します。rx_bitslip 信号は少なくとも 2 パラレル・クロックサイクルの間アサートして、同期を可能にします。rx_parallel_data のモニターリングによってワード・アライメントを検証します。RX データ・ビットスリップ機能の使用はオプションです。

図 -129: RX ビットスリップ

rx_clkout

rx_bitslip

rx_parallel_data[63:0] 64’d164’d0

2.9.1.8. RX データ極性反転

ボードレイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合に、正と負の信号を入れ替えるために RX データ極性反転機能を使用します。RX データ極性反転を有効にするには、Qsysの Gearbox の項で Enable RX data polarity inversion オプションを選択します。これは、ダイナミック・リコンフィグレーションにより動的に制御することも可能です。



301


2.9.2. 標準 PCS の Basic/Custom、およびレートマッチを伴う Basic/Custom のコンフィグレーションを使用する

SONET/SDH、SDI/HD、SATA などのプロトコル、またはユーザー設計のカスタムプロトコルを実装するには、以下のトランシーバー・コンフィグレーション・ルールのいずれかを使用します。

• Basic プロトコル

• 低レイテンシーがイネーブルされた Basic プロトコル

• レートマッチを使用する Basic プロトコル

図 -130: Basic、およびレートマッチを有する Basic のコンフィグレーション向けトランシーバー・チャネルのデータパスとクロックこの図でのクロック駆動の計算は、データレートが 1250 Mbps で PMA 幅が 10 ビットである場合の例です。

RX

F

IFO

Byte

Deserializer

8B/10B Decoder

Rate Match FIFO (3)

Receiver PMA

Word A

ligner

Deserializer

CD

R



Serializer


FPGAFabric

TX

F

IFO

Byte Serializer

8B/10B

Encoder

PRBSGenerator

TX

Bit S

lip

/2

/2

Parallel Clock

Serial Clock


Clock Divider

rx_pma_div_clkout

Serial Clock

Clock Generation Block (CGB)ATX PLLCMU PLL

fPLL

tx_coreclkin

rx_coreclkin




Divider)

tx_clkout

tx_clkout

tx_clkout

rx_clkout

PRBSVerifier

tx_pma_div_clkout

16

1610

10

125 MHz (1)

注：1. パラレルクロック (tx_clkout または rx_clkout) は、データレート / PCS-PMA インターフェイス幅 = 1250/10 = 125 MHz として計算されます。バイト・シリアライザーがSerialize x2 モードに設定されると、 tx_clk out と rx_clkout は1250/20 = 62.5 MHz になります。2. シリアルクロックは、データレート/2 で計算されます。PMA はデュアル・データレート・クロックで動作します。3. このブロックは、Basic with Rate Match トランシーバー・コンフィグレーション・ルールを使用しているときにのみイネーブルされます。

125 MHz (1)

62.5 MHz (1)

62.5 MHz (1)

625 MHz (2)

低レイテンシー・モードでは、トランスミッタおよびレシーバー FIFO は常にイネーブルされています。ターゲットのデータレートに応じて、必要な場合はバイト・シリアライザーおよびデシリアライザー・ブロックをバイパスすることができます。



302


図 -131: 低レイテンシーを有効にした Basic のコンフィグレーション向けトランシーバー・チャネルのデータパスとクロックこの図でのクロック駆動の計算は、データレートが 1250 Mbps で PMA 幅が 10 ビットである場合の例です。

RX

FIFO

Byte

Deserializer

8B/10B

Decoder

Rate Match FIFO

Receiver PMA

Word A

ligner

Deserializer

CD

R



Serializer


FPGAFabric

TX

FIFO

Byte Serializer

8B/10B

Encoder

PRBSGenerator

TX

Bit Slip

/2

/2

Parallel Clock

Serial Clock


Clock Divider

rx_pma_div_clkout

Serial Clock


CMU PLL fPLL

tx_coreclkin

rx_coreclkinParallel Clock(Recovered)


Divider)PRBSVerifier

tx_pma_div_clkout

10

10 16

16

62.5 MHz (1)

62.5 MHz (1)

注：1. パラレルクロック (tx_clkout または rx_clkout) は、データレート/PCS-PMA インターフェイス幅 = 1250/10 = 125 MHz として計算されます。　バイト・シリアライザーが Serialize x2 モードに設定されると、 tx_clk out と rx_clkout は1250/20 = 62.5 MHz になります。2. シリアルクロックは、データレート/2 で計算されます。 PMA はデュアル・データレート・クロックで動作します。

tx_clkout

rx_clkout

tx_clkout125 MHz (1)

125 MHz (1)


tx_clkout

625 MHz (2)

低レイテンシー・モードでは、トランスミッタおよびレシーバー FIFO は常にイネーブルされています。ターゲットのデータレートに応じて、必要な場合はバイト・シリアライザーおよびデシリアライザー・ブロックをバイパスすることができます。

関連情報Arria 10 標準 PCS のアーキテクチャー (465 ページ)

2.9.2.1. マニュアルモードのワードアライナー

このモードを使用するには以下を行います。

1. RX word aligner mode を Manual (FPGA Fabric controlled) にセットします。

2. PCS-PMA のインターフェイス幅に応じて RX word aligner pattern length オプションをセットします。

3. RX word aligner pattern (hex) フィールドに 16 進数で値を入力します。

このモードでは rx_patterndetect と rx_syncstatus が追加されます。また、Enablerx_std_wa_patternalign port オプションを選択して rx_std_wa_patternalign を有効にできます。アクティブ High の rx_std_wa_patternalign は、High になった際に、一度ワードアライナーを再アライメントします。



303


注意: • rx_patterndetect は、パターンマッチのたびにアサートされます。

• rx_syncstatus は、ワードアライナーが同期した後にアサートされます。

• rx_std_wa_patternalign は、再アライメントならびに再同期のためにアサートされます。

• デザインに複数のチャネルがある場合は、rx_patterndetect、rx_syncstatus と、rx_std_wa_patternalign は、各ビットが 1 つのチャネルに対応するバスになります。

この機能は、rx_parallel_data のモニターリングにより検証することができます。

以下のタイミング図はポートの使用方法を説明しており、様々なコントロールおよびステータス信号の関係性を示しています。上側の波形では、初の時点で rx_parallel_data が適切にアライメントしていません。これは、rx_std_wa_patternalign 信号のアサート後にアライメントします。下側の波形は rx_parallel_data がアライメントされた後の rx_syncstatus 信号の動作を示します。

図 -132: PCS-PMA のインターフェイス幅が 8 ビットの際のマニュアルモードtx_parallel_data ＝ 8'hBC、ワードアライナー・パターン＝ 8'hBC

rx_std_wa_patternalign

tx_parallel_data

rx_parallel_data

rx_patterndetect

rx_syncstatus

rx_std_wa_patternaligntx_parallel_data

rx_parallel_data


bc

00 bc

bc

bc

マニュアル・アライメント・モードでは、ワード・アライメント動作は rx_std_wa_patternalign入力信号または rx_enapatternalign レジスターを用いて手動で制御します。ワードアライナーの動作は rx_enapatternalign に対してレベル・センシティブです。ワードアライナーは、新しいワード境界に再アライメントするごとに rx_syncstatus 信号を 1 パラレル・クロックサイクルの間アサートします。



304


図 -133: PCS-PMA のインターフェイス幅が 10 ビットの際のマニュアルモードtx_parallel_data ＝ 10’h3BC、ワードアライナー・パターン＝ 10’h3BC


tx_parallel_data

rx_parallel_data

rx_patterndetect

rx_syncstatus

3bc000

3bc


tx_parallel_data

rx_parallel_data


3bc

3bc

図 -134: PCS-PMA のインターフェイス幅が 16 ビットの際のマニュアルモードtx_parallel_data ＝ 16’hF3BC、ワードアライナー・パターン＝ 16’hF3BC

rx_std_wa_patternaligntx_parallel_datarx_parallel_datarx_patterndetect

rx_syncstatus

rx_std_wa_patternaligntx_parallel_datarx_parallel_datarx_patterndetect

rx_syncstatus

f3bc00000000

0111 11

f3bc

f3bc

000111

f3bc

11

図 -135: PCS-PMA のインターフェイス幅が 20 ビットの際のマニュアルモードtx_parallel_data ＝ 20’hFC3BC、ワードアライナー・パターン＝ 20’hFC3BC


tx_parallel_data

rx_parallel_data

rx_patterndetect

rx_syncstatus


tx_parallel_data

rx_parallel_data

rx_patterndetect

rx_syncstatus

fc3bc

0000

00 01

1100 11 11

fc3bc

fc3bc

00

01

11

fc3bc

11

2.9.2.2. ワードアライナーの同期ステートマシン・モード

このモードを使用するには以下を行います。

• Enable TX 8B/10B encoder オプションを選択します。

• Enable RX 8B/10B decoder オプションを選択します。



305


8B/10B エンコーダーとデコーダーが以下のポートを追加します。

• tx_datak

• rx_datak

• rx_errdetect

• rx_disperr

• rx_runningdisp

1. RX word aligner mode を synchronous state machine にセットします。

2. PCS-PMA のインターフェイス幅に応じて RX word aligner pattern length オプションをセットします。

3. RX word aligner pattern (hex) フィールドに 16 進数で値を入力します。

RX ワードアライナー・パターンは、8B/10B でエンコードされたバージョンのデータパターンです。ここでは、同期を生じさせるワード・アライメント・パターン数、同期を失わせる無効データワード数、エラーカウントをデクリメントさせる有効データワード数も指定します。このモードではrx_patterndetect と rx_syncstatus の 2 つのポートが追加されます。

注意: • rx_patterndetect は、パターンマッチのたびにアサートされます。

• rx_syncstatus は、ワードアライナーが同期した後にアサートされます。

• rx_std_wa_patternalign は、再アライメントならびに再同期のためにアサートされます。

• デザインに複数のチャネルがある場合は、tx_datak、rx_datak、rx_errdetect、rx_disperr、rx_runningdisp、rx_patterndetect、rx_syncstatus は、各ビットが 1 つのチャネルに対応するバスになります。


図 -136: PCS-PMA のインターフェイス幅が 20 ビットの際の同期ステートマシン・モード

tx_datak

tx_parallel_data

rx_parallel_data

rx_datak

rx_errdetect

rx_disperr

rx_runningdisp

rx_patterndetect

rx_syncstatus

11

bc02

0000

00

11

11

00

00

00

02bc

01

11

00

00

00

01

11 00 11 00 11

11


2.9.2.3. RX ビットスリップ

RX ビットスリップを使用するには Enable rx_bitslip port を選択し、ワードアライナー・モードをbit slip に設定します。これにより rx_bitslip が入力コントロール・ポートとして追加されます。rx_bitslip のアクティブ High のエッジで 1 度に 1 ビットがスリップします。rx_bitslip がトグルされると、ワードアライナーはすべてのアクティブ High のエッジごとに 1 ビットをスリップします。rx_bitslip 信号は少なくとも 2 パラレル・クロックサイクルの間アサートして同期を可能にします。rx_parallel_data のモニターリングによってこの機能を検証することができます。



306


RX ビットスリップ機能はオプションであり、有効にすることもしないこともできます。

図 -137: 8 ビット・モードでの RX ビットスリップtx_parallel_data = 8'hbc

rx_std_bitslipboundarysel

rx_bitslip

tx_parallel_data

rx_parallel_data

01111

bc

00 97 cb e5 f2 79 bc

図 -138: 10 ビット・モードでの RX ビットスリップtx_parallel_data = 10'h3bc

000 1de 0ef 277 33b 39d

3bc

01111rx_std_bitslipboundarysel

rx_bitsliptx_parallel_data

rx_parallel_data 3ce 1e7 2f3 379 3bc

図 -139: 16 ビット・モードでの RX ビットスリップtx_parallel_data = 16'hfcbc

979f cbcf e5e7 f2f3 f979 fcbc

fcbc


rx_bitslip

tx_parallel_data

rx_parallel_data

00001 00010 00011 00100 00101 00110

図 -140: 20 ビット・モードでの RX ビットスリップtx_parallel_data = 20'h3fcbc

3fcbc


rx_bitslip

tx_parallel_data

rx_parallel_data

00001 00010 00011 00100 00101 00110 00111 01000

e5e1f f2f0f f9787 fcbc3 de5e1 ff2f0 7f978 3fcbc

2.9.2.4. RX 極性反転

レシーバー極性反転は、低レイテンシー、ベーシック、およびベーシック・レートマッチ・モードで有効にできます。

RX 極性反転機能を有効にするには、Enable RX polarity inversion と Enable rx_polinvport オプションを選択します。

このモードでは、rx_polinv が追加されます。デザインに複数のチャネルがある場合は、rx_polinv は、各ビットが 1 つのチャネルに対応するバスになります。rx_polinv がアサートされている間、受信 RX データは逆の極性を有します。




307


図 -141: RX 極性反転

tx_parallel_data

rx_parallel_data

11111100001110111100

11111100001... 00000011110001000011

01

11

11111100001110111100

rx_polinv

rx_patterndetect

rx_syncstatus

2.9.2.5. RX ビット反転

RX ビット反転機能は、低レイテンシー、ベーシック、ベーシック・レートマッチ・モードで有効にできます。ワードアライナーは、あらゆるモード、ビットスリップ、マニュアル、もしくは同期ステートマシンで使用可能です。

この機能を有効にするには、Enable RX bit reversal および Enable rx_std_bitrev_enaport オプションを選択します。これにより rx_std_bitrev_ena が追加されます。デザインに複数のチャネルがある場合は、rx_std_bitrev_ena は、各ビットが 1 つのチャネルに対応するバスになります。rx_std_bitrev_ena がアサートされている間、コアに受信される RX データのビットが反転します。


図 -142: RX ビット反転

tx_parallel_data

rx_parallel_data

11111100001110111100

01

11

rx_std_bitrev_ena

rx_patterndetect

rx_syncstatus

00 01

11111100001110111100 1111110000111011110000111101110000111111

2.9.2.6. RX バイト反転

RX バイト反転機能は、低レイテンシー、ベーシック、ベーシック・レートマッチ・モードで有効にできます。ワードアライナーはあらゆるモードで使用可能です。

この機能を有効にするには、Enable RX byte reversal および Enablerx_std_byterev_ena port オプションを選択します。これにより rx_std_byterev_ena が追加されます。デザインに複数のチャネルがある場合は、rx_std_byterev_ena は、各ビットが 1つのチャネルに対応するバスになります。rx_std_byterev_ena がアサートされている間、コアに受信される RX データのバイトが反転します。


図 -143: RX バイト反転

tx_parallel_data

rx_parallel_data

11111100001110111100

01

11

rx_std_byterev_ena

rx_patterndetect

rx_syncstatus

01

111111... 11111100001110111100

10

11101111001111110000



308


2.9.2.7. Basic (Single Width) モードでのレートマッチ FIFO

以下のステップは、レートマッチ FIFO のみをカバーしています。

1. RX rate match FIFO mode リストで basic (single width) を選択します。

2. 以下に示すパラメーターに値を入力します。


RX rate match insert / delete +vepattern (hex)

20 ビットのデータを 16 進数の文字列で記述

初の 10 ビットはスキップパターンに対応し、後の 10 ビットはコントロール・パターンに対応します。スキップパターンのディスパリティーは中立である必要があります。

RX rate match insert / delete -vepattern (hex)



ve (電圧エンコード) は NRZ_L 条件であり、+ve が 0 をエンコードし、–ve が 1 をエンコードします。ve は、特にレートマッチャで使用されるランニング・ディスパリティー (+/–RD) です。リカバリークロックとローカルクロックの ppm 差 (プロトコルにより定義される) に応じてレートマッチャは大 4 の skip パターン (中立ディスパリティー) を挿入または削除します。コントロール・ワードが交互に正と負のディスパリティーになるので、SKIP ワードの挿入または削除の後にも終的には中立性が保たれます。

以下の図で、初のスキップクラスターは、/K28.5/ コントロール・パターンとそれに続く 2 つの/K28.0/ スキップパターンを有しています。2 番目のスキップクラスターは、/K28.5/ コントロール・パターンとそれに続く 4 つの/K28.0/ スキップパターンを有しています。レートマッチ FIFOは、初のスキップクラスターから/K28.0/ スキップパターンを 1 つだけ削除し、削除後のクラスターに少なくとも 1 つのスキップパターンが残るようにします。合計で 3 つのスキップパターン削除する必要があるので、2 番目のクラスターから 2 つのスキップパターンを削除します。

レートマッチ FIFO はクラスターに大で 4 つまでのスキップパターンを挿入できますが、これは挿入後のクラスターでスキップパターンが 5 つを超えない場合に限ります。

図 -144: 3 つのスキップパターンの削除が必要とされるレートマッチ FIFO 削除

tx_parallel_data

rx_parallel_data

First Skip Cluster Second Skip Cluster

3 つのスキップパターンが削除される

K28.5 K28.0 K28.0 K28.5 K28.0 K28.0 K28.0 K28.0

K28.5 K28.0 K28.5 K28.0 K28.0 K28.0

注：/K28.5/ はコントロール・パターンであり、/K28.0/ はスキップパターンです。

以下の図で、/K28.5/ はコントロール・パターンであり、中立ディスパリティーの/K28.0/ はスキップパターンです。初のスキップクラスターは、/K28.5/ コントロール・パターンとそれに続く 3 つの/K28.0/ スキップパターンを有しています。2 番目のスキップクラスターは、/K28.5/ コントロール・パターンとそれに続く 1 つの/K28.0/ スキップパターンを有しています。レートマッチ FIFOは、初のスキップクラスターに/K28.0/ スキップパターンを 2 つだけ追加し、追加後のクラスターのスキップパターンが大でも 5 つ以下に保たれるようにします。合計で 3 つのスキップパターンを挿入する要件を満たすために、2 番目のクラスターにスキップパターンを 2 つ挿入します。



309


図 -145: 3 つのスキップパターンの挿入が必要とされるレートマッチ FIFO 挿入

tx_parallel_data

rx_parallel_data


3 つのスキップパターンが挿入される

K28.5 K28.0 K28.0 K28.0 K28.5 K28.0 K28.0 Dx.y

K28.5 K28.0 K28.0 K28.0 K28.0 K28.0 K28.5 K28.0 K28.0 K28.0 Dx.y

以下の図に、アップストリームのトランスミッタ・リファレンス・クロック周波数がローカル・レシーバー・リファレンス・クロック周波数よりも大きい場合の D5 の削除を示します。削除が行われる際に、rx_std_rmfifo_full が 1 パラレル・クロックサイクルの間アサートされます。

図 -146: D5 の受信後にフルになったレートマッチ FIFO

D1 D2 D3 D4 D5 D6 D7 D8

D1 D2 D3 D4 D8 xx xx xxD6 D7

tx_parallel_data

rx_parallel_data

rx_std_rmfifo_full

以下の図に、ローカル・レシーバー・リファレンス・クロック周波数がアップストリームのトランスミッタ・リファレンス・クロック周波数よりも大きい場合のスキップシンボルの挿入を示します。挿入が行われる際に、rx_std_rmfifo_empty が 1 パラレル・クロックサイクルの間アサートされます。

図 -147: D3 の受信後に空になったレートマッチ FIFO

D1 D2 D3 D4 D5 D6

D1 D2 D3 /K30.7/ D4 D5

tx_parallel_data

rx_parallel_data

rx_std_rmfifo_empty

2.9.2.8. Basic (Double Width) モードでのレートマッチ FIFO

1. RX rate match FIFO mode リストで Basic (double width) を選択します。

2. 以下に示すパラメーターに値を入力します。


RX rate match insert/delete +vepattern (hex)



RX rate match insert/delete -vepattern (hex)



レートマッチ FIFO は、レートマッチ FIFO のオーバーフローを避けるために、必要なだけのスキップパターンのペアをクラスターから削除できます。ただし、レートマッチ FIFO は、2 つの 10 ビット・スキップパターンが 20 ビット・ワードの下位バイトと上位バイトに同一のクロックサイクル上で生じた場合にのみスキップパターンのペアを削除できます。もし、2 つのスキップパターンが、1つのクロックサイクルの上位バイトと、次のクロックサイクルの下位バイトにまたがって生じた場合には、レートマッチ FIFO はそのスキップパターンのペアを削除できません。



310


以下の図で、初のスキップクラスターは、1 つのクロックサイクルの下位バイトに/K28.5/ コントロール・パターンを、上位バイトに/K28.0/ スキップパターンを有しており、次のクロックサイクルの下位バイトに/K28.0/ スキップパターン 1 つが続きます。このスキップクラスターの 2つのスキップパターンは、同一のクロックサイクル内で生じていないため、レートマッチ FIFO はこれらを削除できません。2 番目のスキップクラスターは、1 つのクロックサイクルの上位バイトに/K28.5/ コントロール・パターンを有しており、次の 2 サイクルで/K28.0/ スキップパターンのペア2 つが続きます。3 つのスキップパターンを削除する要件を満たすために、レートマッチ FIFO は、2 番目のスキップクラスターから/K28.0/ スキップパターンのペアを両方とも削除します (合計で4 つのスキップパターンが削除されます)。

レートマッチ FIFO は、レートマッチ FIFO のアンダーランを避けるために必要なだけのスキップパターンのペアをクラスターに挿入できます。10 ビットのスキップパターンは、20 ビット・ワードの

上位バイト、下位バイト、あるいはその両方に生じさせることができます。

図 -148: 4 つのスキップパターンの削除が必要とされるレートマッチ FIFO 削除/K28.5/ はコントロール・パターンであり、中立ディスパリティーの/K28.0/ はスキップパターンです。

Dx.y K28.0 Dx.y K28.5 K28.0 K28.0 Dx.y

Dx.y K28.5 K28.0 Dx.y Dx.y



First Skip Cluster Second Skip Cluster2 組のスキップパターンを削除

Dx.y K28.5

K28.5

K28.0 K28.0 Dx.ytx_parallel_data[9:0]

Dx.y K28.0 Dx.y

Dx.y

Dx.yrx_parallel_data[19:0]

K28.0

以下の図で、/K28.5/ はコントロール・パターンであり、中立ディスパリティーの/K28.0/ はスキップパターンです。初のスキップクラスターは、1 つのクロックサイクルの下位バイトに/K28.5/コントロール・パターンを、上位バイトに/K28.0/ スキップパターンを有しています。3 つのスキップパターンを挿入する要件を満たすために、レートマッチ FIFO は、このスキップクラスターにスキップパターンのペアを挿入します。

図 -149: 4 つのスキップパターンの挿入が必要とされるレートマッチ FIFO 挿入

Dx.y K28.0 Dx.y K28.5 K28.0 K28.0tx_parallel_data[19:10]



Dx.y K28.5 Dx.y Dx.y K28.0 K28.0tx_parallel_data[9:0]

rx_parallel_data[19:0] Dx.y K28.0 K28.0 K28.0 Dx.y K28.5 K28.0

Dx.y K28.5 K28.0 K28.0 Dx.y Dx.y K28.0

K28.0

K28.0

以下の図に 20 ビット・ワード D7D8 の削除を示します。



311


図 -150: 20 ビット・ワード D5D6 を受信した後フルになるレートマッチ FIFO

D2 D4 D6 D10 D12 xx

D1 D3 D5 D9 D11 xx



rx_std_rmfifo_full

D2 D4 D6 D8 D10 D12

D1 D3 D5 D7 D9 D11



以下の図に 2 つのスキップシンボルの挿入を示します。

図 -151: 20 ビット・ワード D5D6 を読み出した後空になるレートマッチ FIFO

D2 D4 D6 /K30.7/ D8 D10

D1 D3 D5 /K30.7/ D7 D9



rx_std_rmfifo_empty

D2 D4 D6 D8 D10 D12

D1 D3 D5 D7 D9 D11



2.9.2.9. 8B/10B エンコーダーおよび 8B/10B デコーダー

8B/10B エンコーダーおよび 8B/10B デコーダーを有効にするには、IP エディターで StandardPCS タブの Enable TX 8B/10B Encoder および Enable RX 8B/10B Decoder オプションを選択します。Qsys を使用して RX-only モードで 8B/10B デコーダーを実装することができます。

以下のポートが追加されます。

• tx_datak

• rx_datak

• rx_runningdisp

• rx_disperr

• rx_errdetect

rx_datak および tx_datak は、パラレルデータがコントロール・ワードまたはデータワードのどちらであるかを示します。受信する 8 ビット・データ (tx_parallel_data) とコントロール識別子(tx_datak) は 10 ビット・ワードに変換されます。パワー・オン・リセット後に、8B/10B エンコーダーは 10 ビット・データを RD- カラムから取得します。次に、エンコーダーは RD+ カラムからの 10 ビット・データを選択し、中立ディスパリティーを保ちます。ランニング・ディスパリティーは、rx_runningdisp によって表示されます。



312


2.9.2.10. 8B/10B TX ディスパリティー・コントロール

ディスパリティー・コントロール機能は、8B/10B デコーダーからの出力のランニング・ディスパリティーを制御します。

TX ディスパリティー・コントロールを有効にするには、Enable TX 8B/10B Disparity Controlオプションを選択します。以下のポートが追加されます。

• tx_forcedisp：ディスパリティー値が強制されるべきかどうかを示すコントロール信号

• tx_dispval：強制されているランニング・ディスパリティーの値を示す信号

データチャネルの数が 2 つ以上である場合は、tx_forcedisp と tx_dispval は、各ビットが 1つのチャネルに対応するバスになります。

以下の図に、Basic single-width mode で負のディスパリティーになるはずだった/K28.5/ を強制的に正のディスパリティーの/K28.5/ にすることによって修正している現在のランニング・ディスパリティーを示します。この例では、一連の/K28.5/ コードグループが連続して送信されています。ストリーミングは、全体のディスパリティーを中立に保つために、正のランニング・ディスパリティー (RD+) /K28.5/と負のランニング・ディスパリティー (RD-) /K28.5/ を交互に繰り返しています。n + 3 のタイミングでの現在のランニング・ディスパリティーは、n + 4 のタイミングでの/K28.5/ が負のディスパリティーでエンコードされるべきことを示しています。しかし、n + 4 のタイミングで tx_forcedisp が Highであり、また、tx_dispval が Low であるため、n + 4 のタイミングでの/K28.5/ は正のディスパリティー・コードグループとしてエンコードされます。

図 -152: 8B/10B TX ディスパリティー・コントロール

Current Running Disparity

clock

tx_in[7:0]

tx_forcedisp

BC BC BC BC BC BC BC

tx_ctrlenable

BC

dataout[9:0] 17C 283

RD–

17C

RD–RD+

283

RD+

283

RD+

283

RD+

17C

RD–

17C

RD–

n n + 1 n + 2 n + 3 n + 4 n + 5 n + 6 n + 7

tx_dispval

2.9.2.11. ベーシックで低レイテンシーを有効にする方法

低レイテンシーを有効にするには、 Arria 10 トランシーバー・ネイティブ PHY IP のパラメーター・エディターで以下を設定します。

1. Enable 'Standard PCS' low latency mode オプションを選択します。

2. TX FIFO mode リストで low_latency または register FIFO のいずれかを選択します。

3. RX FIFO mode リストで low_latency または register FIFO のいずれかを選択します。

4. TX byte serializer mode リストで Disabled または Serialize x2 のいずれかを選択します。

5. RX byte deserializer mode リストで Disabled または Serialize x2 のいずれかを選択します。

6. RX rate match FIFO mode が disabled になっていることを確認します。

7. RX word aligner mode を bitslip にセットします。

8. RX word aligner pattern length を 7 または 16 にセットします。



313


注意: TX ビットスリップ、RX ビットスリップ、ビット反転、および極性反転モードがサポートされています。

2.9.2.12. TX ビットスリップ

TX ビットスリップを使用するには Enable TX bitslip および Enabletx_std_bitslipboundarysel port オプションを選択します。これによりtx_std_bitslipboundarysel 入力ポートが追加されます。TX PCS は、tx_std_bitslipboundarysel で指定されたビット数を自動的にスリップします。なお、TX ビットスリップのためのポートはありません。デザインに複数のチャネルがある場合は、tx_std_bitslipboundarysel ポートはチャネルの数で乗算されます。この機能は、tx_parallel_data ポートのモニターリングにより検証することができます。

ビットスリップ機能のイネーブルはオプションです。

注意: 以下の図で rx_parallel_data の値は TX および RX ビット反転機能が無効にされている場合の値です。

図 -153: 8 ビット・モードでの TX ビットスリップ

tx_parallel_data = 8’hbc、tx_std_bitslipboundarysel = 5'b00001 (1 ビットずつビットスリップ)

tx_std_bitslipboundarysel

tx_parallel_data

rx_parallel_data

00001

bc

79


tx_parallel_data = 10’h3bc、tx_std_bitslipboundarysel = 5'b00011 (3 ビットずつビットスリップ)


tx_parallel_data

rx_parallel_data

00011

3bc

1e7


tx_parallel_data = 16’hfcbc、tx_std_bitslipboundarysel = 5'b00011 (3 ビットずつビットスリップ)


tx_parallel_data

rx_parallel_data

00011

fcbc

5e7f

図 -156: 20 ビット・モードでの TX ビットスリップtx_parallel_data = 20’hF3CBC、tx_std_bitslipboundarysel = 5'b00111 (7 ビットずつビットスリップ)


tx_parallel_data

rx_parallel_data

00111

f3cbc

e5e1f



314


2.9.2.13. TX 極性反転

ボードレイアウト時に、シリアル差動リンクの正と負の信号が意図せず入れ替わることがあります。これを解決するためにボードの再設計や PLD ロジックの大幅な変更などを行うと、多くの場合、高額な費用がかかります。こういった課題を解消するためにトランシーバーの極性反転機能が提供されています。

トランスミッタ極性反転は、低レイテンシー、ベーシック、ベーシック・レートマッチ・モードで有効にできます。

TX 極性反転を有効にするには、Qsys で Enable tx_polinv port オプションを選択します。これは、ダイナミック・リコンフィグレーションにより動的に制御することも可能です。

このモードでは、tx_polinv が追加されます。デザインに複数のチャネルがある場合は、tx_polinv は、各ビットが 1 つのチャネルに対応するバスになります。tx_polinv がアサートされている間、送信 TX データは逆の極性を有します。

2.9.2.14. TX ビット反転

TX ビット反転機能は、低レイテンシー、ベーシック、ベーシック・レートマッチ・モードで有効にできます。ワードアライナーはあらゆるモードで使用可能です。この機能はパラメーター・ベースであり、追加のポートを作成しません。デザインに複数のチャネルがある場合には、すべてのチャネルが TX ビット反転を有します。

TX ビット反転を有効にするには、Qsys で Enable TX bit reversal オプションを選択します。これは、ダイナミック・リコンフィグレーションにより動的に制御することも可能です。

図 -157: TX ビット反転

tx_parallel_data

rx_parallel_data

11111100001110111100

00000... 00111101110000111111

2.9.2.15. TX バイト反転

TX バイト反転機能は、低レイテンシー、ベーシック、ベーシック・レートマッチ・モードで有効にできます。ワードアライナーはあらゆるモードで使用可能です。この機能はパラメーター・ベースであり、追加のポートを作成しません。デザインに複数のチャネルがある場合には、すべてのチャネルが TX バイト反転を有します。

TX バイト反転を有効にするには、Qsys で Enable TX byte reversal オプションを選択します。これは、ダイナミック・リコンフィグレーションにより動的に制御することも可能です。

図 -158: TX バイト反転

tx_parallel_data

rx_parallel_data

11111100001110111100

00000000... 11101111001111110000

2.9.2.16. Arria 10 トランシーバーに Basic あるいはレートマッチを使用する Basic のTransceiver Configuration Rules を実装する方法

Basic プロトコル IP を実装する前に、標準 PCS と PMA のアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログを開いて Native PHY IP を選択します。



315



2. Datapath Options の下の Transceiver configuration rules リストから、使用する必要があるコンフィグレーションに応じて Basic/Custom (Standard PCS) または Basic/Custom w/Rate Match (Standard PCS) を選択します。

3. 起点として、Basic およびレートマッチを使用する Basic のコンフィグレーション向けネイティブPHY IP のパラメーター設定の表のパラメーター値を使用します。またはプリセットで説明されているプロトコルプリセットを使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。

4. Finish をクリックして、ネイティブ PHY IP (これは RTL ファイルです) を生成します。

図 -159: Basic およびレートマッチを使用する Basic のコンフィグレーション向けネイティブ PHY IP の信号とポート

reconfig_resetreconfig_clk

reconfig_avmm

tx_digital_resettx_datak


tx_clkout

tx_dataktx_parallel_data[7:0]tx_coreclkintx_clkoutunused_tx_parallel_data[118:0]


TX Standard PCS

rx_datakrx_parallel_data[7:0]rx_clkoutrx_coreclkinrx_errdetectrx_disperrrx_runningdisprx_patterndetectrx_syncstatusrx_rmfifostatus (1)unused_rx_parallel_data[113:0]

RX Standard PCS


TX PMA

Serializer

RX PMA

Deserializer CDR


tx_serial_data

rx_serial_datarx_cdr_refclk0rx_is_lockedtodatarx_is_lockedtoref

Central/LocalClock Divider tx_serial_clk0

(from TX PLL)tx_analog_reset

rx_analog_reset

rx_digital_resetrx_datak

rx_parallel_data[7:0]rx_clkout

rx_errdetectrx_disperr

rx_runningdisprx_patterndetectrx_syncstatus

rx_rmfifostatus (1)

10

10


注：1. Basic with Rate Match トランシーバー・コンフィグレーション・ルールを使用する場合にのみ当てはまります。


6. トランシーバー・リセット・コントローラーを作成します。

7. ネイティブ PHY IP を PLL IP とリセット・コントローラーに接続します。ポートを接続するために、Basic およびレートマッチを使用する Basic のコンフィグレーション向けネイティブ PHY IP のパラメーター設定の情報を使用します。



316


図 -160: Basic/Custom デザインの接続ガイドライン

resetPattern

Generator

PatternChecker

PLL IP ResetController

Arria 10Transceiver

NativePHY

tx_parallel_data

tx_datak

tx_clkoutpll_ref_clk

reset

tx_serial_clk

pll_locked

pll_powerdown

rx_ready

tx_ready

clk

reset

tx_digital_reset

tx_analog_reset

rx_digital_reset

rx_analog_reset

rx_is_lockedtoref

rx_is_lockedtodata

rx_parallel_data

rx_datak

rx_clkout

reconfig_clkreconfig_resetreconfig_write


ForReconfiguration

rx_cdr_refclk

reconfig_readreconfig_addressreconfig_writedatareconfig_readdatareconfig_waitrequest

cal_busy









2.9.2.17. Basic およびレートマッチを使用する Basic のコンフィグレーション向けネイティブ PHYIP のパラメーター設定

この項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、Arria 10 のトランシーバー・ネイティブ PHY IP コアの使用を参照してください。

表 216. General パラメーターと Datapath Options パラメーター


Message level for rule violationserror

warning

Transceiver configuration rulesBasic/Custom (Standard PCS)

Basic/Custom w /Rate Match (StandardPCS)

continued...



317



PMA configuration rules Basic

Transceiver modeTX/RX Duplex

TX SimplexRX Simplex

Number of data channels 1～96

Data rate 611 Mbps～12 Gbps





TX channel bonding mode Not bondedPMA-only bonding

PMA and PCS bonding

PCS TX channel bonding master Auto、n-1 (ここでは、n ＝データチャネル数)

Actual PCS TX channel bonding master n-1 (ここでは、n ＝データチャネル数)



Initial TX PLL clock input selection 0 (Number of TX PLL clock inputs perchannel の値に依存する)





Enable tx_pma_qpipullup port (QPI) On/Off

Enable tx_pma_qpipulldn port (QPI) On/Off

Enable tx_pma_txdetectrx port (QPI) On/Off

Enable tx_pma_rxfound port (QPI) On/Off




Number of CDR reference clocks 1、2、3、4、5

Selected CDR reference clock 0、1、2、3、4




DFE adaptation mode disabledcontinued...



318



Number of fixed dfe taps 3、7



rx_pma_div_clkout division factor Disabled、1、2、33、40、50、66


Enable rx_pma_qpipulldn port (QPI) On/Off








Standard PCS / PMA interface width 8、10、16、20

FPGA fabric / Standard TX PCS interface width 8、10、16、20、32、40

FPGA fabric / Standard RX PCS interface width 8、10、16、20、32、40

Enable Standard PCS low latency modeOn/Off

Off (Basic with Rate Match 向け)

TX FIFO modelow_latencyregister_fifofast_register

RX FIFO Modelow_latencyregister_fifo

Enable tx_std_pcfifo_full port On/Off

Enable tx_std_pcfifo_empty port On/Off

Enable rx_std_pcfifo_full port On/Off

Enable rx_std_pcfifo_empty port On/Off

TX byte serializer modeDisabled

Serialize x2Serialize x4

RX byte deserializer modeDisabled

Deserialize x2Deserialize x4

Enable TX 8B/10B encoder On/Off

Enable TX 8B/10B disparity control On/Off

Enable RX 8B/10B decoder On/Off

RX rate match FIFO modeDisabled

Basic 10-bit PMA (Basic with Rate Match 向け)

continued...



319



Basic 20-bit PMA (Basic with Rate Match 向け)

RX rate match insert/delete -ve pattern (hex) ユーザー定義の値

RX rate match insert/delete +ve pattern (hex) ユーザー定義の値

Enable rx_std_rmfifo_full port On/Off

Enable rx_std_rmfifo_empty port On/Off

PCI Express* Gen 3 rate match FIFO mode Bypass

Enable TX bit slip On/Off

Enable tx_std_bitslipboundarysel port On/Off

RX word aligner modebitslip

manual (PLD controlled)synchronous state machine

RX word aligner pattern length 7、8、10、16、20、32、40

RX word aligner pattern (hex) ユーザー定義の値

Number of word alignment patterns to achieve sync 0 ～ 255

Number of invalid data words to lose sync 0 ～ 63

Number of valid data words to decrement error count 0 ～ 255

Enable fast sync status reporting for deterministic latency SM On/Off

Enable rx_std_wa_patternalign port On/Off

Enable rx_std_wa_a1a2size port On/Off

Enable rx_std_bitslipboundarysel port On/Off

Enable rx_bitslip port On/Off

Enable TX bit reversal On/Off

Enable TX byte reversal On/Off

Enable TX polarity inversion On/Off

Enable tx_polinv port On/Off

Enable RX bit reversal On/Off

Enable rx_std_bitrev_ena port On/Off

Enable RX byte reversal On/Off

Enable rx_std_byterev_ena port On/Off

Enable RX polarity inversion On/Off

Enable rx_polinv port On/Off

Enable rx_std_signaldetect port On/Off

Enable PCIe dynamic datarate switch ports Off

Enable PCIe pipe_hclk_in and pipe_hclk_out ports Off

Enable PCIe Gen 3 analog control ports Off

Enable PCIe electrical idle control and status ports Off

Enable PCIe pipe_rx_polarity port Off



320






Enable Altera Debug Master Endpoint On/Off

表 221. Generation Options パラメーター


Generate parameter documentation file On/Off


2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項

このセクションに、 Arria 10 GT のトランシーバー・チャネルの使用方法について情報を提供しています。

25.8 Gbps をサポートするために、GT チャネルをエンハンスト PCS Basic モードおよび PCS-Direct コンフィグレーションで使用することができます。GT チャネルが PCS-Direct コンフィグレーションで使用されるとき、PCS ブロックはバイパスされます。GT チャネルのシリアライザーとデシリアライザーは、64 ビットおよび 128 ビットのシリアライゼーション・ファクターをサポートしています。

2.9.3.1. トランシーバー PHY IP

Arria 10 GT のトランシーバー・チャネルは、ネイティブ PHY IP を Basic (Enhanced PCS) トランシーバー・コンフィグレーション・ルールで用いて実装されます。

• 25.8 Gbps をサポートするために、エンハンスト PCS は Basic モードで低レイテンシーのチェックボックスを選択していない状態でコンフィグレーションされる必要がある。エンハンスト PCS をコンフィグレーションするにあたって、エンハンスト PCS のいずれの機能ブロックも有効にできない (つまり、ブロック・シンクロナイザー、ギアボックス、スクランブラ、およびエンコーダーが無効)。

• 25.8 Gbps 向けに PCS-Direct のモードを使用することもできる。

複数の GT トランシーバー・チャネルを 1 つのネイティブ PHY IP のインスタンスにまとめることができますが、使用するそれぞれの ATX PLL に対しては個別の ATX PLL IP をインスタンス化する必要があります。

2.9.3.2. PLL と GT トランシーバー・チャネルのクロックライン

ATX PLL は、GT トランシーバー・チャネルにクロックソースを提供するために使用されます。各 ATXPLL は、トランシーバー・バンク内で PLL を直接 GT トランシーバー・チャネルに接続する 2 本の専用GT クロックラインを有しています。上部の ATX PLL がチャネル 3 と 4 を駆動し、下部の ATX PLL がチャネル 0 と 1 を駆動します。これらの接続は、パフォーマンスを高めるためにクロック・ネットワークの他の部分をバイパスします。



321


図 -161: GT チャネル・コンフィグレーション

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

ATX PLL1

ATX PLL0 CMU or CDR

チャネル 0 と 1 の両方が GT チャネルとしてコンフィグレーションされる場合、これらは同じ ATX PLLによって駆動され、また同じデータレートで動作するようにコンフィグレーションされる必要があります。これは、チャネル 3 と 4 が GT チャネルとしてコンフィグレーションされる場合にも当てはまります。



322


注意: • チャネル・ボンディングは GT チャネルではサポートされていない。

• GT チャネルの適なパフォーマンスを得るために、ATX PLL のリファレンス・クロックは、同じバンク内の専用リファレンス・クロックピンからなることを推奨する。

関連情報入力リファレンス・クロックソース (363 ページ)

2.9.3.3. リセット・コントローラー

インスタンス化された各 GT チャネルは、アナログとデジタルの独立したリセットポートを有します。これらのポートをリセットするためのリセット・コントローラーのデザインについて、詳しくはトランシーバー・チャネルのリセットの章を参照してください。


リセット・コントローラーの一般情報と実装の詳細

2.9.3.4. エンハンスト PCS を低レイテンシー・モードで使用する 17.4 Gbps を超えるデータレートのデザインの実装方法

• エンハンスト PCS と PMA のアーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

• プロジェクトのための Arria 10 GT デバイスを選択していることを確認します。

1. Tools > IP Catalog > Interface Protocols > Transceiver PHY > Arria 10Transceiver Native PHY を選択します。詳しいステップについては PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. VCCR_GXB および VCCT_GXB を 1.1V に設定します。また 1.1V に設定されるべき QSF ファイル設定のためにこれらの設定が上書きされることに注意してください。QII は、規定された実際の電圧がピン接続ガイドラインおよび Arria10 データシートに沿ったものであることを確認します。

3. Datapath Options の下の Transceiver configuration rules のリストから、Basic(Enhanced PCS) を選択します。

4. 出発点として Arria 10 トランシーバー・ネイティブ PHY のパラメーター・エディターの入力ごとにBasic (Enhanced PCS) および Basic with KR FEC 向けネイティブ PHY IP のパラメーター設定の表でのパラメーター値を使用します。または、プリセットに記載されているプロトコルのプリセットを使用することができます。そして、特定の要件を満たすように設定を変更することができます。

• データレートは、25781.25 Mbps に設定されていることを確認する。より高いデータレートを達成するために、エンハンスト PCS Basic モードを低レイテンシー・オプションを選択せずに使用する。デザインのデータレートを満たすように CDR リファレンス・クロックを選択する。位相補償 FIFO モードを使用する。

• DFE が Rx PMA 設定からディスエーブルされることを確認する。

• エンハンスト PCS/PMA インターフェイス幅を 64 ビットに設定する。

• FPGA ファブリック/エンハンスト PCS インターフェイス幅を 64 ビットに設定する。

• Enable RX/TX FIFO double width mode を有効にすることで 128 ビットの FPGA ファブリック/PCS インターフェイス幅を作成できる。

• Finish をクリックして、ネイティブ PHY IP (これは RTL ファイルです) を生成します。



323


図 -162: データレートが 17.4 Gbps を超え、FPGA ファブリック/PCS インターフェイス幅が 128 ビットのBasic (Enhanced PCS) トランシーバー・コンフィグレーション・ルール向けのネイティブ PHY の信号とポート



TX PMA




rx_serial_data

rx_control[19:0]rx_cdr_refclk0rx_is_lockedtodata

rx_is_lockedtoref


tx_control[17:0] tx_control[17:0]tx_digital_resettx_digital_reset



reconfig_reset

tx_coreclkintx_clkouttx_enh_data_valid

tx_parallel_data[127:0]tx_coreclkin

tx_clkouttx_enh_data_valid

RX PMA

TX Enhanced PCS

RX Enhanced PCS

Deserializer

refclk

CDR



rx_analog_reset

tx_analog_reset

rx_digital_resetrx_digital_reset


5. Tools > IP Catalog > Basic Functions > Clocks > PLLs and Resets > PLL >Arria 10 Transceiver ATX PLL を選択します。詳しいステップについては ATX PLL IP コアのインスタンス化 (344 ページ)を参照してください。

6. パラメーター・エディターを使用して ATX PLL IP を設定します。

• GT クロック出力バッファーを選択する。

• PLL GT クロック出力ポートを有効にする。

• PLL 出力クロック周波数をネイティブ PHY IP の推奨周波数にセットする。



324


図 -163: GT クロックラインを有効にした ATX PLL IP

7. トランシーバー・リセット・コントローラーを作成します。リセット IP コアの設定について詳しくはトランシーバー・チャネルのリセット (403 ページ)を参照してください。

8. ネイティブ PHY IP コアを PLL IP コアとリセット・コントローラーに接続します。

専用 GT クロックラインは、ATX PLL のポート tx_serial_clk_gt として表示されます。このポートをネイティブ PHY IP コアの tx_serial_clk0 ポートに接続します。Quartus Primeソフトウェアが自動的に専用 GT クロックを x1 クロック・ネットワークの代わりに使用します。

2.9.3.5. Arria 10 GT チャネルの使用

すべての Arria 10 GT デバイスは、25.8 Gbps までのデータレートをサポートできる合計で 6 の GTトランシーバー・チャネルを備えています。

Arria 10 GT デバイスは、大 2 つの GT チャネルをサポートできる 3 つのトランシーバー・バンクを備えています。各チャネルは、双方向チャネル、TX 専用、または RX 専用チャネルとして動作できます。トランシーバー・バンク GXBL1E および GXBL1H には、それぞれ 2 つの GT トランシーバー・チャネル、すなわち Ch3 と Ch4 を含みます。トランシーバー・バンク GXBL1G には、2 つの GT トランシーバー・チャネル、すなわち Ch0 と Ch1 を含みます。チャネル 2 と 5 は、いずれのバンクにおいても GX トランシーバー・チャネルとしてのみコンフィグレーションされます。



325


表 222. トランシーバー・バンク GXBL1G でのチャネル 0、1、2 向けに可能な GT および GX チャネル・コンフィグレーションの有効な組み合わせ

GT トランシーバー・チャネルコンフィグレーション A コンフィグレーション B コンフィグレーション C コンフィグレーション D

Ch2 使用不可使用不可使用不可 GX

Ch1 GT GT 使用不可 GX

Ch0 GT 使用不可 GT GX

チャネル Ch0、Ch1、Ch2 のグループに関する注意• チャネル 0 と 1 が GT チャネルとしてコンフィグレーションされる場合、チャネル 2 は使用できな

い (コンフィグレーション A)

• チャネル 0 または 1 のいずれかが GT チャネルとしてコンフィグレーションされる場合、残りのチャネルは使用できない (コンフィグレーション B と C)

• チャネル 0 と 1 が GT チャネルとしてコンフィグレーションされない場合には、このグループすべてを GX チャネルとしてコンフィグレーションできる (コンフィグレーション D)

• チャネル 0 または 1 のいずれかが GT チャネルとして使用される場合、チャネル 0 と 1 に隣接する ATX PLL は GT チャネル・コンフィグレーションのために確保される必要がある

表 223. トランシーバー・バンク GXBL1E と GXBL1H でのチャネル 3、4、5 向けに可能な GT および GXチャネル・コンフィグレーションの有効な組み合わせ

GT トランシーバー・チャネルコンフィグレーション A コンフィグレーション B コンフィグレーション C コンフィグレーション D

Ch5 使用不可使用不可使用不可 GX

Ch4 GT GT 使用不可 GX

Ch3 GT 使用不可 GT GX

チャネル Ch3、Ch4、Ch5 のグループに関する注意• チャネル 3 と 4 が GT チャネルとしてコンフィグレーションされる場合、チャネル 5 は使用できな

い (コンフィグレーション A)

• チャネル 3 または 4 のいずれかが GT チャネルとしてコンフィグレーションされる場合、残りのチャネルは使用できない (コンフィグレーション B と C)

• チャネル 3 と 4 が GT チャネルとしてコンフィグレーションされない場合には、このグループすべてを GX チャネルとしてコンフィグレーションできる (コンフィグレーション D)

• チャネル 3 または 4 のいずれかが GT チャネルとして使用される場合、チャネル 3 と 4 に隣接する ATX PLL は GT チャネル・コンフィグレーションのために確保される必要がある

2.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法

PCS Direct トランシーバー・コンフィグレーション・ルールを実装する前に、PCS Direct アーキテクチャー、PMA アーキテクチャー、PLL アーキテクチャー、ならびにリセット・コントローラーについて十分に把握している必要があります。

1. IP カタログを開いて Arria 10 Transceiver Native PHY IP を選択します。詳しいステップについては PHY IP コアの選択とインスタンス化 (31 ページ)を参照してください。

2. Datapath Options の下の Transceiver configuration rules のリストから、PCSDirect を選択します。

3. ネイティブ PHY IP を設定します。



326





7. ネイティブ PHY IP を PLL IP とリセット・コントローラーに接続します。

図 -164: PCS Direct PHY デザインの接続ガイドライン

PLL IP Core

DataGenerator

DataVerifier


Reset Controller

rx_cdr_refclk

tx_serialclk0

pll_locked

pll_sel

reset

clk

pll_refclk

tx_ready

rx_ready

tx_parallel_data

tx_clkout

rx_parallel_data

rx_clkout

tx_serial_data

rx_serial_data

rx_i

s_loc

kedt

odat

a

rx_c

al_bu

sy

tx_c

al_bu

sy

tx_a

nalog

rese

t

tx_d

igita

lrese

t

rx_a

nalog

rese

t

rx_d

igita

lrese

t

pll_cal_busy


2.10. トランシーバー・ネイティブ PHY IP コアのシミュレーション

シミュレーションによって、ネイティブ PHY トランシーバーの機能性を検証します。Quartus Prime ソフトウェアは、レジスター転送レベル (RTL) とゲートレベルのシミュレーションを ModelSim：インテル FPGA エディションとサードパーティー・シミュレーターの両方でサポートしています。シミュレーションは、Quartus Prime プロジェクト・ファイルを使用して実行します。



327


以下のシミュレーションが可能です。

• NativeLink：このフローは、Quartus Prime ソフトウェアからシミュレーションを開始できるようにすることでシミュレーションを単純にします。また、このフローは自動的にシミュレーション・スクリプトを作成し、デザインファイル、IP シミュレーション・モデル・ファイル、およびインテルシミュレーション・ライブラリー・モデルをコンパイルします。

注意: Quartus Prime プロ・エディション・ソフトウェアでは、NativeLink RTL シミュレーションがサポートされません。

• Scripting IP Simulation：このフローでは、次の操作を実行します。

1. デザインの基礎となるすべての IP のシミュレーション・ファイルをコンパイルし、単一のシミュレーション・スクリプトを生成するには、ip-setup-simulation ユーティリティーを実行します。デザインで IP アドレスをアップグレードまたは変更するたびに、このスクリプトを再生成する必要があります。

2. テストベンチ・ファイルをコンパイルし、テストベンチをシミュレートするためのトップレベルのシミュレーション・スクリプトを作成します。これは、初のアクションで生成されたスクリプトをソースします。デザインで IP アドレスをアップグレードまたは変更する場合でも、このスクリプトを変更する必要はありません。

• Custom Flow：このフローでは、より複雑な要件のためにシミュレーションをカスタマイズすることができます。このフローを使用すると、デザインファイル、IP シミュレーション・モデル・ファイル、およびインテルシミュレーション・ライブラリー・モデルのコンパイルを手動で行うことができます。

以下のネットリストのシミュレーションが可能です。

• RTL 機能ネットリスト：このネットリストは、Verilog HDL、SystemVerilog、および VHDL デザイン・ソースコードを用いるサイクル精度のシミュレーションを提供します。インテルとサードパーティー EDA ベンダーがシミュレーション・モデルを提供しています。

シミュレーションのための条件

デザインをシミュレーションする前に、Quartus Prime の解析および合成に成功している必要があります。

関連情報Simulating インテル FPGA Designs

2.10.1. NativeLink シミュレーション・フロー

Quartus Prime ソフトウェアの NativeLink 設定によって、シミュレーション環境、シミュレーション・スクリプト、およびテストベンチを設定することができます。Quartus Prime ソフトウェアはこれらの設定をプロジェクト内に保存します。NativeLink 設定を指定すると、シミュレーションを Quartus Primeソフトウェアから簡単に開始することができます。

2.10.1.1. NativeLink を ModelSim シミュレーションの設定のために使用する方法

以下のステップを実行して、シミュレーターのディレクトリー・パスとテストベンチ設定を指定します。

1. Tools メニューで、Options をクリックし、次に EDA Tool Options をクリックします。

2. シミュレーターのディレクトリーを選択します。以下の表に、サポートされるシミュレーターのディレクトリーを示します。



328

http://www.altera.com/literature/hb/qts/qts_qii53025.pdf


表 224. シミュレーターのパス

シミュレーターパス

Mentor Graphics* ModelSim：インテル FPGA エディション

<drive>:\<simulator install path>\win32aloem (Windows)/<simulator install path>/bin (Linux*)

3. Assignments メニューの Settings をクリックします。

4. Category リストで EDA Tool Settings の下の Simulation を選択します。

5. Tool name リストからシミュレーターを選択します。

注：ModelSim は、ModelSim SE および PE を参照します。これらのシミュレーターはQuestaSim と同じコマンドを使用します。 ModelSim：インテル FPGA エディションは、ModelSim：インテル FPGA エディション Starter Edition と ModelSim：インテル FPGA エディション Subscription Edition を参照します。

6. Output Directory で、出力ファイルのディレクトリーを選択します。

7. 非正規の HDL 文字をマップするには、Map illegal HDL characters をオンにします。

8. ネットリストのグリッチをフィルターするには、Enable glitch filtering をオンにします。

9. 以下のステップを実行して、NativeLink オートメーションの追加オプションを指定します。

a. Compile test bench をオンにします。

b. Test Benches をクリックします。Test Benches ダイアログボックスが表示されます。

c. New をクリックします。

d. Create new test bench settings の下の Test bench name にテストベンチ名を入力します。Top level module in the test bench にトップレベル・モジュール名を入力します。これらの名前は実際のテストベンチ・モジュール名と一致している必要があります。

e. Use test bench to perform VHDL timing simulation を選択し、Designinstance name in test bench でデザイン・インスタンスの名前を指定します。

f. Simulation period で、Run simulation until all vector stimuli are used をオンにします。

g. Test bench and simulation files で、テストベンチ・ファイルをフォルダーから選択します。Add をクリックします。

h. OK をクリックします。



329


2.10.1.2. NativeLink を ModelSim RTL シミュレーション用に使用する方法

図 -165: NativeLink シミュレーション・フロー図

EDA シミュレーターとシミュレーターのディレクトリー　　　　を指定する

RTL 機能シミュレーション

シミュレーションを実行するまたはゲートレベルの

デザインをデバッグし、RTL を変更する

シミュレーションが期待した結果を

出した

Yes

No

シミュレーションの完了No

Quartus Prime 解析とエラボレーションを実行する

Probes を使用してコントロール信号を定義する

In-System Sources &

シミュレーションを実行する

シミュレーションが期待した結果を

出した

Yes

RTL 機能シミュレーションを実行するには、以下のステップを行います。



330


1. Quartus Prime プロジェクトを開きます。

2. Tools メニューで Run Simulation Tool を選択し、次に RTL Simulation または GateLevel Simulation を選択します。

3. Quartus Prime の解析およびエラボレーションを実行し、In-System Sources and ProbeEditor を使用して定義したコントロール信号を再インスタンス化します。In-System Sourcesand Probe Editor がアクセスできるのはデバイスのピンのみです。したがって、観察する必要があるすべての信号を必ずデザインのトップレベルに配線する必要があります。

4. 追加の信号をモニターリングするには、Instance で目的のインスタンスまたはノードをハイライトし、Add wave を右クリックします。

5. Simulate を選択してから Run を選択します。

6. シミュレーションの時間を指定します。

7. シミュレーションを再スタートするには、以下のステップを実行します。

a. Simulate メニューで restart を選択し、OK をクリックします。これにより、現在表示されている波形はクリアされます。

b. run をハイライトし、シミュレーションの実行が必要なオプションを選択します。

関連情報トランシーバー・ネイティブ PHY IP コアのシミュレーション (327 ページ)

2.10.1.3. NativeLink をサードパーティー RTL シミュレーションの設定のために使用する方法

以下の図に、NativeLink をサードパーティー EDA RTL シミュレーターに使用するステップの概略を示します。



331


図 -166: NativeLink をサードパーティーのシミュレーターに使用

EDA シミュレーターとシミュレーターのディレクトリーを指定する

機能シミュレーションを実行する


シミュレーションが期待した結果を出した

Yes

No

シミュレーションの完了

No

Quartus Prime 解析とエラボレーションを実行する

シミュレーターを始動し、デザインとテストベンチをコンパイルする

デザインをロードし、シミュレーションを実行する


Yes

以下のステップを実行して、シミュレーターのディレクトリー・パスとテストベンチ設定を指定します。

1. Tools メニューで、Options をクリックし、次に EDA Tool Options をクリックします。

2. シミュレーターのディレクトリーを選択します。以下の表に、サポートされるサードパーティー・シミュレーターのディレクトリーを示します。

表 225. シミュレーターのパス

シミュレーターパス

Mentor Graphics ModelSimMentor Graphics 社 QuestaSim*

<drive>:\<simulator install path>\win32 (Windows)/<simulator install path>/bin (Linux)

Synopsys 社 VCS/VCS MX /<simulator install path>/bin (Linux)

Cadence 社 Incisive Enterprise /<simulator install path>/tools/bin (Linux)

Aldec 社 Active-HDLAldec 社 Riviera-Pro

<drive>:\<simulator install path>\bin (Windows)/<simulator install path>/bin (Linux)

3. Assignments メニューの Settings をクリックします。



332


4. Category リストで EDA Tool Settings の下の Simulation を選択します。

5. Tool name リストからシミュレーターを選択します。

6. シミュレーターを有効にするには、Tools メニューで Options をクリックし、License Setupをクリックします。EDA ツールのライセンス向けに必要な変更を行います。

7. デザインファイルとテストベンチ・ファイルをコンパイルします。

8. デザインをロードし、EDA ツールでシミュレーションを実行します。

サードパーティー・シミュレーターの詳しい情報については、以下の該当するリンクをクリックしてください。

関連情報• Mentor Graphics ModelSim and QuestaSim Support

• Synopsys VCS and VCS MX Support

• Cadence Incisive Enterprise Simulator Support

• Aldec Active-HDL and Riviera-Pro Support

2.10.2. IP シミュレーションのスクリプティング

Quartus Prime ソフトウェアは、希望のシミュレーション環境でシミュレーション処理を自動化するのにスクリプトの使用をサポートします。希望のスクリプト方法を使用して、シミュレーションを制御することができます。

インテルは、デザイン、テストベンチおよび IP コア・シミュレーションのコントロールに、バージョンに依存しないトップレベルのシミュレーション・スクリプトの使用を推奨します。これは、Quartus Prime が生成するシミュレーション・ファイルの名前が変更する可能性があるからです。

ソフトウェアまたは IP バージョンのアップグレードまたは再生の後、潜在的なセットアップ・スクリプトを生成するか、または再生するために、ip-setup simulation ユーティリティーを使用できます。トップレベルのスクリプトと ip-setup simulation の使用により、シミュレーション・スクリプトを手動で更新する必要がなくなります。

2.10.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成

Qsys システム生成は、コンポーネント間のインターコネクトを作成します。また、ip-setup-simulation ユーティリティーに必要な.spd ファイルを含む、合成およびシミュレーション向けのファイルを生成します。

Quartus Prime ソフトウェアは、IP シミュレーション・スクリプトの生成と更新を支援するユーティリティーを提供します。ip-setup-simulation ユーティリティーを使用して、組み合わせたシミュレーターのセットアップ・スクリプトを、デザインにおける全てのインテル FPGA IP および各サポートされるシミュレーター向けに生成することができます。また、ip-setup-simulation の再実行により、組み合わせたスクリプトを自動的に更新することができます。各シミュレーターの組み合わせたスクリプト・ファイルに含まれる基礎的なテンプレートは、トップレベルのシミュレーション・スクリプトへセットアップ・スクリプトの統合向けに適応します。

関連情報Quartus Prime スタンダード・エディション Handbook Volume 3: Verification

トップレベルのシミュレーション・スクリプトを生成する手順の詳細を示します。



333







2.10.3. カスタム・シミュレーション・フロー

カスタム・シミュレーション・フローでは、より複雑なシミュレーションの要件向けにシミュレーション・プロセスをカスタマイズすることができます。このフローでは、デザインの以下の部分を制御することができます。

• コンポーネントの結びつき

• コンパイルの順序

• 実行コマンド

• IP コア

• シミュレーション・ライブラリー・モデル・ファイル

以下の図に、カスタム・フロー・シミュレーションのステップを示します。シミュレーション・スクリプトを使用すると、ステップの一部を自動化できます。



334


図 -167: カスタム・フロー・シミュレーション

シミュレーターを始動し、Quartus Prime プロジェクトを開く



Yes

デザイン、テストベンチ、シミュレーション・ライブラリーをコンパイルする


No

シミュレーションの完了No

Sim Lib コンパイラーでシミュレーション・モデル・ライブラリーをコンパイルする



Yes

デザイン、テストベンチ、シミュレーション・ライブラリーをコンパイルする

2.10.3.1. シミュレーション・ライブラリー・コンパイラーの使用方法

シミュレーション・ライブラリー・コンパイラーは、サポートされているシミュレーション・ツール向けにインテル・シミュレーション・ライブラリーをコンパイルし、ユーザーが指定した出力ディレクトリーにシミュレーション・ファイルを保存します。



335


注意: ModelSim：インテル FPGA エディションソフトウェアは、あらかじめコンパイルされたシミュレーション・ライブラリーを提供するので、シミュレーション・ライブラリーをコンパイルする必要はありません。

シミュレーション・ライブラリー・コンパイラーを使用してシミュレーション・モデル・ライブラリーをコンパイルするには、以下のステップを実行します。

1. Tools メニューで Launch Simulation Library Compiler をクリックします。

2. EDA simulation tool の下の Tool name でシミュレーション・ツールを選択します。

3. Executable location で、選択したシミュレーション・ツールのある位置を指定します。EDASimulation Library Compiler を実行する前に、この位置を指定する必要があります。

4. Library families の下でファミリー名を 1 つまたは複数選択し、Selected families リストに移動させます。

5. Library language の下で Verilog、VHDL または両方を選択します。

6. Output directory フィールドでコンパイルしたライブラリーを保存する位置を指定します。

7. Start Compilation をクリックします。

プロジェクトにシミュレーション・ファイルを追加するには、以下のステップを実行します。

1. Assignments メニューで Settings をクリックします。

2. Category リストで Files を選択します。

3. Browse をクリックして Select File ダイアログボックスを開き、Files でプロジェクトに追加するファイルを 1 つまたは複数選択します。

4. Open をクリックしてから Add をクリックし、選択したファイルをプロジェクトに追加します。

5. OK をクリックして、Settings ダイアログボックスを閉じます。

関連情報• Preparing for EDA Simulation

• インテル FPGA Simulation Models

2.10.3.2. シミュレーション・スクリプトのカスタマイズ

カスタマイズされたスクリプトを作成することにより、シミュレーションを自動化することができます。スクリプトは手動で生成することができます。さらに、NativeLink をシミュレーション・スクリプトを生成するためのテンプレートとして使用し、これに必要な変更を行うことができます。以下の表に、NativeLinkが生成するスクリプトのディレクトリーをリストします。

表 226. サードパーティー RTL シミュレーション向けカスタム・シミュレーション・スクリプト

シミュレーターシミュレーション・ファイル使用方法

Mentor Graphics社 ModelSim または QuestaSim

/simulation/ modelsim/modelsim_setup.doまたは、mentor/msim_setup.tcl

シミュレーターへ直接的にソースします。do msim_setup.tcl を動作させ、それに続けて ld_debug を動作させます。IP が複数ある場合には各 IP が専用のmsim_setup.tcl ファイルを有します。msim_setup.tcl ファイルに含まれる全てのファイルを 1 つの共通 msim_setup.tcl ファイルに統合する必要があります。

Aldec 社 RivieraPro

/simulation/ aldec/rivierapro_setup.tcl

シミュレーターへ直接的にソースします。

continued...



336

http://quartushelp.altera.com/current/master.htm

http://quartushelp.altera.com/current/master.htm


シミュレーターシミュレーション・ファイル使用方法

Synopsys 社VCS

/simulation/synopsys/vcs/vcs_setup.sh

–file オプションを使用して、テストベンチ・ファイル名をこのファイルに加ることにより、テストベンチ・ファイルを VCS に渡します。NativeLink にテストベンチ・ファイルを指定し、かつ、シミュレーションすることを選択しない場合には、NativeLink は、VCSを実行するスクリプトを生成します。

Synopsys 社VCS MX

/simulation/synopsys/vcsmx/vcsmx_setup.sh

コマンドラインで quartus_sh–t <script> を使用して、このスクリプトを実行します。このスクリプトには、NativeLink で指定したあらゆるテストベンチが含まれます。

Cadence 社Incisive(NCSim)

/simulation/cadence/ncsim_setup.sh

コマンドラインで quartus_sh–t <script> を使用して、このスクリプトを実行します。このスクリプトには、NativeLink で指定したあらゆるテストベンチが含まれます。



337


3. PLL およびクロック・ネットワーク

この章では、トランシーバー・フェーズロック・ループ (PLL) 、内部クロッキング・アーキテクチャー、およびトランシーバーと FPGA ファブリック・インターフェイスのクロッキング・オプションについて説明します。

次の図で示すように、トランシーバー・バンクは 3 個あるいは 6 個のトランシーバー・チャネルを持つことができます。3 チャネルごとに、1 個のアドバンスト送信 (ATX) PLL、1 個のフラクショナル PLL(fPLL) 、および 1 個のマスタークロック生成ブロック (CGB) が与えられます。3 つのチャネル・トランシーバー・バンクを持つデバイスを確認するには、デバイスのトランシーバーのレイアウトの項を参照してください。

Arria 10 トランシーバー・クロッキング・アーキテクチャーは、結合トランシーバー・チャネル・コンフィグレーションと非結合トランシーバー・チャネル・コンフィグレーションの両方をサポートします。チャネルの結合 (ボンディング) は、複数のトランシーバー・チャネル間におけるクロックスキューを小化する目的で使用されます。Arria 10 トランシーバーの場合、結合は PMA 結合および PMA、そして PCS 結合を意味します。この詳細については、チャネル・ボンディングの項を参照してください。

UG-01143 | 2017.04.20








図 -168: Arria 10 PLL およびクロック・ネットワーク

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH5

Local CGB

CDR/CMUCH4

Local CGB

CDRCH3

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

x1 Clock Lines x6 Clock Lines xN Clock LinesTransceiver

Bank

TransceiverBank

関連情報• チャネル・ボンディング (379 ページ)

• デバイスのトランシーバーのレイアウト (10 ページ)

3. PLL およびクロック・ネットワークUG-01143 | 2017.04.20


339


• PLL およびクロック・ネットワークの使用 (388 ページ)結合および非結合のトランシーバー・デザインを実装するために PLL IP を使用する方法に関する情報です。

3.1. PLL

表 227. Arria 10 デバイス内の送信 PLL

PLL の種類特性

ATX (アドバンス送信) PLL • 良のジッター・パフォーマンス• LC タンクベースの電圧制御オシレーター (VCO)• フラクショナル合成モードをサポート (カスケードモードでのみ)• 結合および非結合チャネル・コンフィグレーションの両方で使用

fPLL (フラクショナル PLL) • VCO ベースのリング・オシレーター• フラクショナル合成モードをサポート• 結合および非結合チャネル・コンフィグレーションの両方で使用

CMU (クロック・マルチプライヤ・ユニット) PLL または ChannelPLL(48)

• VCO ベースのリング・オシレーター• 非結合アプリケーション用の追加クロックソースとして使用

図 -169: データレートに基づく送信 PLL の推奨

関連情報ガイドラインと使用方法について、PLL およびクロック・ネットワークの使用の項を参照してください。(388 ページ)

3.1.1. ATX PLL および fPLL を使用する場合における送信 PLL の間隔ガイドライン

ATX PLL 間の間隔ガイドライン

7.2 GHz から 11.4 GHz までの ATX PLL VCO 周波数の場合、2 つの ATX PLL が同じ VCO 周波数で動作するとき (100 MHz の範囲内) 、7 つの ATX PLL 離して配置される必要があります (6 つスキップする)。

(48) CMU PLL およびチャネル 1 とチャネル 4 の Channel PLL を送信 PLL または CDR (クロック・データ・リカバリー) ブロックとして使用することができます。他のすべてのチャネル (0、2、3、および 5) の Channel PLL は、CDR としてしか使用できません。



340


11.4 GHz から 14.4 GHz までの ATX PLL VCO 周波数の場合、2 つの ATX PLL が同じ VCO 周波数で動作するとき (100 MHz の範囲内) 、4 つの ATX PLL 離して配置される必要があります (3 つスキップする)。

PCIe/PIPE Gen3 のためのシリアルクロックを提供する 2 つの ATX PLL の場合、4 つの ATX PLL を離れて配置する必要があります (3 つスキップする)。

注意: これらの間隔ルールに違反があった場合に、 Quartus Prime はクリティカル・ワーニングを表示します。

2 つの ATX PLL が使用され、アプリケーションで次の 2 つの条件を満たします。

• 1 つの ATX PLL で再キャリブレーション・プロセスがトリガーされる

• もう 1 つの ATX PLL によってクロックされる他のチャネルがデータ伝送モードにある。こういう場合では、

この 2 つの ATX PLL を 7 つの ATX PLL 離して配置する必要があります (6 つスキップする)。2 つのアクティブな ATX PLL 間の ATX PLL は使用しないでください。

ATX PLL と fPLL 間の間隔ガイドライン

ATX PLL と fPLL の両方を使用し、アプリケーションで次の 2 つの条件を満たします。

• ATX PLL VCO 周波数と fPLL VCO 周波数が 50 MHz 以内の場合

• ATX PLL は、OTU2、OTU2e、SDH/Sonet_9953/OC192/STM64、10G GPON を含むプロトコル、またはジッター統合開始範囲が 1 MHz 未満で、データレートが 3 Gbps 以上のプロトコルを駆動するために使用される。こういう場合では、

ATX PLL と fPLL は、少なくとも 1 つの ATX PLL で分離されている必要があります。

ATX PLL と fPLL の両方を使用し、アプリケーションで次の 2 つの条件を満たします。

• fPLL でユーザーの再キャリブレーション・プロセスがトリガーされる

• ATX PLL は、OTU2、OTU2e、SDH/Sonet_9953/OC192/STM64、10G GPON を含むプロトコル、またはジッター統合開始範囲が 1 MHz 未満で、データレートが 3 Gbps 以上のプロトコルを駆動するために使用される。こういう場合では、

ATX PLL と fPLL は、 (ATX PLL と fPLL の VCO 周波数オフセットに関わらず) 少なくとも 1 つのATX PLL で分離されている必要があります。

3.1.2. ATX PLL

ATX PLL には、LC タンクベースの電圧制御オシレーター (VCO) が内蔵されています。これらの LCVCO は、連続した動作範囲をサポートするために周波数範囲が異なります。トランシーバーを直接駆動する場合、ATX PLL は整数モードのみをサポートします。カスケードモードでは、ATX PLL はフラクショナル・モードのみをサポートします。



341


図 -170: ATX PLL のブロック図

VCO

LockDetector

PFD

CP &LF

Refclk

Multiplexer

2

2

/2

M Counter

Delta SigmaModulator (1)

N Counter

L Counter

Reference clock network

注：(1) Delta Sigma Modulator は、ATX PLL がフラクショナル・モードで使用されている場合にのみ使用されます。

Receiver input pin

Output of another PLL with PLL cascading

Dedicated reference clock pin DownUp

Global clock or core clock

pll_locked

refclk fbclk

Input reference clock

入力リファレンス・クロック

これは、PLL 専用の入力リファレンス・クロックソースです。

入力リファレンス・クロックは、次のいずれかから供給されます。

• 専用の基準クロックピン

• リファレンス・クロック・ネットワーク

• レシーバー入力ピン

• PLL カスケード接続された別の PLL の出力

• グローバルクロックまたはコアクロック・ネットワーク

専用の基準クロックピンへの入力リファレンス・クロックは、差動信号です。インテルは、高のジッター性能を得るために、入力リファレンス・クロックソースとして専用の基準クロックピンを使用することを推奨しています。正常な PLL 動作と PLL キャリブレーションを実行するには、デバイス起動時に入力リファレンス・クロックが安定し、かつフリーランニングである必要があります。デバイス起動時にリファレンス・クロックが使用できない場合は、リファレンス・クロックが使用可能になった時点で PLL をリキャリブレーションする必要があります。

注意: ATX PLL キャリブレーションは、CLKUSR クロックによってクロッキングされますが、キャリブレーションを続行するには CLKUSR クロックが安定しており使用できる状態でなければいけません。CLKUSRクロックの詳細についてはキャリブレーションの項を参照してください。

リファレンス・クロック・マルチプレクサー

リファレンス・クロック (refclk) マルチプレクサーは、利用可能なさまざまなリファレンス・クロックソースから PLL へのリファレンス・クロックを選択します。

N カウンター

N カウンターは、refclk マルチプレクサーの出力を分周します。サポートされている分周係数は 1、2、4、8 です。



342


位相周波数検出器 (PFD)

N カウンターブロックの出力部におけるリファレンス・クロック(refclk) 信号と M カウンターブロックの出力部におけるフィードバック・クロック(fbclk) 信号は、PFD への入力として供給されます。PFD の出力は、refclk 入力と fbclk 入力の位相差に比例します。PFD は、N カウンターの出力部における refclk 信号をフィードバック・クロック(fbclk) 信号にアライメントするのに使用されます。リファレンス・クロックの立ち下がりエッジがフィードバック・クロックの立ち下がりエッジの前に発生したとき、PFD は「Up」信号を生成します。逆に、フィードバック・クロックの立ち下がりエッジがリファレンス・クロックの立ち下がりエッジの前に発生した場合には、PFD は「Down」信号を生成します。

チャージポンプおよびループフィルター

PFD 出力は、VCO に向けて制御電圧を生成するために、チャージポンプとループフィルター (CP +LF) によって使用されます。チャージポンプは、PFD からの「Up」または「Down」パルスを電流パルスに変換します。電流パルスは、ロー・パス・フィルターを介して VCO 周波数をドライブする制御電圧にフィルターされます。チャージポンプ、ループフィルター、および VCO 設定は、ATX PLL の帯域幅を決定します。

ロック検出器

ロック検出器ブロックは、リファレンス・クロックとフィードバック・クロックの位相がアライメントされていることを表します。ロック検出器は、PLL が入力リファレンス・クロックにロックされていることを示すために、アクティブ High の pll_locked 信号を生成します。

電圧制御オシレーター

ATX PLL で使用される電圧制御オシレーター (VCO) は、LC タンクベースです。チャージポンプとループフィルターの出力は、VCO への入力として機能します。 VCO の出力周波数は入力制御電圧に依存します。出力周波数は、チャージポンプとループフィルターの出力電圧に基づいて調整されます。

L カウンター

M カウンター

VCO freq = 2 * M * 入力リファレンス・クロック/N

L カウンターが PLL のフィードバック・パス内に存在しないため、追加の分周器が VCO の高速シリアルクロック出力が M カウンターに到着する前に 2 で除算します。

M カウンターは整数周波数合成モードで 8～127 の範囲内、またフラクショナル・モードで 11～123の範囲内の連続的な分割要因をサポートしています。

デルタシグマ変調器

フラクショナル・モードは、ATX PLL が OTN と SDI プロトコルのカスケードソースとして設定されている場合にのみサポートされます。デルタシグマ変調器は、フラクショナル・モードで使用されます。 PLLが分数周波数合成を実行できるように、M カウンターの分周値を経時的に変調します。フラクショナル・モードでは、M 値は以下の通りです。

M (整数) + K/2^32 (ここでは、K は ATX PLL IP パラメーター・エディターでのフラクショナル乗算係数 (K) です)

K の正当な値は 1〜2^32-1 であり、Quartus Prime ソフトウェアで ATX PLL IP パラメーター・エディターに手動で入力する必要があります。



343


ATX PLL をフラクショナル・モードで設定すると、出力周波数が正確になることがあります。K 値の 32ビット分解能のため、7Ghz の VCO 周波数に対して 1.63 Hz ステップに変換すると、すべての望ましい分数値が正確に得られるわけではありません。K 精度モード (K < 0.1 または K > 0.9) のフラクショナル・モードでコンフィグレーションされる場合、ロック信号は使用できません。

Multiple Reconfiguration Profiles

ATX PLL IP Parameter Editor の Dynamic Reconfiguration タブの下で、ConfigurationProfiles セクションで、multiple reconfiguration profiles を有効にすることができます。これにより、ATX PLL IP の複数のコンフィグレーションまたはプロファイルのパラメーター設定を作成、保存、および分析することができます。

ATX PLL IP GUI は、指定されたコンフィグレーションのためのコンフィグレーション・ファイル(SystemVerilog、C ヘッダーまたは MIF) を生成することができます。Multiple ReconfigurationProfiles のオプションを有効にすると、ATX PLL IP パラメーター・エディターは、同時にすべてのプロファイルのコンフィグレーション・ファイルを生成することができます。また、縮小リコンフィグレーション・ファイルの生成 (Reduced Reconfiguration Files Generation) をイネーブルすることによって、IP パラメーター・エディターは、内部的にすべてのプロファイルの対応するパラメーターの設定値を比較し、差異を識別することによって縮小コンフィグレーション・ファイルを生成します。

Embedded Reconfiguration Streamer

このオプションは、複数のコンフィグレーションまたはプロファイル間を設定するプッシュ・ボタン・フローをイネーブルします。手順は以下のとおりです。

1. 複数のリコンフィグレーション・プロファイルの作成

• ATX PLL IP GUI では、マルチプロファイルの機能を使用して、各プロファイルのコンフィグレーションを作成します。

2. リコンフィグレーション・レポート・ファイル

• IP GUI は、選択したすべてのプロファイルのパラメーターとレジスター設定を含むリコンフィグレーション・レポート・ファイルを生成します。縮小リコンフィグレーション・ファイルのオプションを選択した場合、IP パラメーター・エディターは、プロファイル間の設定を比較し、相違点のみが含まれている縮小レポートファイルを生成します。

3. GUI で「Enable embedded reconfiguration streamer logic」を選択し、以下を生成します。

• ストリーミングを実行するために必要な HDL ファイル

• 各プロファイルの個別レポートファイル。コンフィグレーション ROM の初期化に使用する、連結されているすべてのプロファイルのコンフィグレーション・データをまとめたSystemVerilog のパッケージファイル

4. ATX PLL IP を生成し、AVMM マスターを使用してリコンフィグレーション・ストリーマを制御します。

関連情報キャリブレーション (548 ページ)

3.1.2.1. ATX PLL IP コアのインスタンス化

Arria 10 トランシーバー ATX PLL IP コアは、ハードウェアで ATX PLL へのアクセスを提供します。PLL IP コアの 1 つのインスタンスは、ハードウェアで 1 つの ATX PLL を表します。



344


1. Quartus Prime ソフトウェアを起動します。


3. IP Catalog の Library > Transceiver PLL > の下で Arria 10 Transceiver ATXPLL を選択し、Add をクリックします。

4. New IP Instance ダイアログボックスで、IP のインスタンス名を設定します。



ATX PLL IP コア Parameter Editor のウィンドウが開きます。

3.1.2.2. ATX PLL IP コア

表 228. ATX PLL のコンフィグレーション・オプション、パラメーター、および設定


Message level for rule violations ErrorWarning

パラメーター・ルール違反に使用するメッセージレベルを指定します。• Error：ルール違反があれば IP の生成が回避される• Warning：すべてのルール違反を警告として表示し、違反がある状

態でも IP の生成が実行される

Protocol mode BasicPCIe* Gen1PCIe Gen2PCIe Gen3

SDI_cascadeOTN_cascade

UPI TXSAS TX

VCO の内部設定ルールを管理します。このパラメーターは、プリセットではありません。使用するプロトコルに応じて他のすべてのパラメーターを設定する必要があります。

Bandwidth LowMedium

High

VCO の帯域幅を指定します。帯域幅を高く設定すると、低減されたジッター除去を犠牲にして、PLL ロック時間を短縮します。

Number of PLL reference clocks 1 ～ 5 ATX PLL の入力リファレンス・クロック数を指定します。このパラメーターはデータレートのリコンフィグレーションに使用することができます。

Selected reference clock source 0 ～ 4 ATX PLL へ初に選択されるリファレンス・クロック入力を指定します。

Primary PLL clock output buffer GX clock outputbufferGT clock outputbuffer

初にアクティブになる PLL 出力を指定します。• GX が選択されている場合、「Enable PLL GX clock output

port」を ON にする• GT が選択されている場合、「Enable PLL GT clock output

port」を ON にする

Enable PLL GX clock output port (49) On/Off ×1 クロックラインを供給する GX 出力ポートをイネーブルします。8.7 GHz 未満の PLL 出力周波数、あるいは 8.7 GHz 未満の周波数にPLL をリコンフィグレーションする場合は、このパラメーターを選択する必要があります。「Primary PLL clock output buffer」で GX が選択されている場合、このポートを ON にします。

continued...

(49) GX クロック出力ポートおよび GT クロック出力ポートの両方をイネーブルすることができますが、任意の時点で動作可能なポートは 1 つだけです。PLL リコンフィグレーションを使用して、この 2 つのポートを切り替えることができます。



345



Enable PCIe clock output port On/Off PCI Express に使用する pll_pcie_clk ポートを公開します。このポートは pipe_hclk_input ポートに接続する必要があります。

Enable ATX to FPLL cascade clockoutput port

On/Off ATX から FPLL へのカスケードクロック出力ポートをイネーブルします。

Enable fref and clklow port (50). On/Off 外部ロック検出器のための fref と clklow ポートをイネーブルします。

PLL output frequency Arria 10 デバイス・データシートを参照してください。

PLL のターゲットとする出力周波数を指定するには、このパラメーターを使用します。

PLL integer reference clockfrequency

GUI を参照してください。

PLL の入力リファレンス・クロック周波数を指定します。

Multiply factor (M-Counter) Read onlyOTN_cascade またはSDI_cascade については、GUI を参照してください。

M カウンターの値を表示します。M カウンターの値を指定します (SDI_cascade またはOTN_cascade プロトコルモードでのみ)。

Divide factor (N-Counter) Read onlySDI_cascade またはOTN_cascade については、GUI を参照してください。

N カウンターの値を表示します。

Divide factor (L-Counter) Read only L カウンターの値を表示します。

Predivide factor (L-CascadePredivider)

GUI を参照してください。

L カスケードのプリデバイダ値を指定します。この値は、10.46 GHz 以上の VCO 周波数に対しては 2 であり、10.46 GHz 未満の VCO 周波数に対しては 1 でなければなりません (SDI_cascade またはOTN_cascade プロトコルモードでのみ)。

Fractional multiply factor (K) Read only 実際の K カウンター値を表示します。このパラメーターはフラクショナル・モードでのみ利用可能です。

表 229. ATX PLL のマスタークロック生成ブロックのパラメーターと設定


Include Master Clock GenerationBlock (51)

On/Off イネーブルすると、マスター CGB が ATX PLL の IP コアの一部として含まれます。 PLL 出力はマスター CGB をドライブします。

Clock division factor 1、2、4、8 ボンディング・クロックを生成する前に、マスター CGB クロック入力を分割します。

Enable x6/xN non-bonded high-speed clock output port

On/Off x6/xN の非結合モードに使用されるマスター CGB シリアルクロック出力ポートをイネーブルします。

Enable PCIe clock switch interface On/Off PCIe クロック切り替え回路の制御信号をイネーブルします。PCIe クロックレートの切り替えに使用します。

continued...

(50) fPLL fref 信号と clklow 信号は、インテルの外部ソフトロック検出ロジックでのみ使用してください。

(51) ボンディング・アプリケーションに対しては MCGB を手動でイネーブルします。



346



Number of auxiliary MCGB clockinput ports

0、1 補助入力は、PCIe Gen3 プロトコルの実装に使用します。

MCGB input clock frequency Read only マスター CGB の入力クロック周波数を表示します。

MCGB output data rate Read only マスター CGB の出力データレートを表示します。

Enable bonding clock output ports On/Off チャネル・ボンディングに使用されるマスター CGB のtx_bonding_clocks 出力ポートをイネーブルします。このオプションは、結合されたデザインに対しては、オンにする必要があります。


On/Off フィードバック補償ボンディング使用時に、この設定をイネーブルします。フィードバック補償ボンディングについての詳細は、本ユーザーガイドの PLL フィードバック補償ボンディングの項を参照してください。

PMA interface width 8、10、16、20、32、40、64

PMA-PCS インターフェイス幅を指定します。この値は、ネイティブ PHY IP コアに選択した PMA インターフェイス幅に一致させます。ネイティブ PHY IP コアのボンディング・クロックを生成するには、正しい値を選択する必要があります。

表 230. ATX PLL のダイナミック・リコンフィグレーション


Enable reconfiguration On/Off PLL リコンフィグレーション・インターフェイスをイネーブルします。シミュレーション・モデルを有効にし、リコンフィグレーションに向けてAvalon に準拠するポートを追加します。


On/Off このオプションをオンにすると、ADME (Altera Debug MasterEndpoint) がトランシーバー PLL IP コアにエンベッドされ、ダイナミック・リコンフィグレーションに向けて Avalon-MM スレーブ・インターフェイスへ内部で接続を実行します。ADME は、トランシーバーのリコンフィグレーション空間へのアクセスが可能で、システムコンソールを使用して JTAG 経由で特定のテストおよびデバッグ機能が実行可能です。詳細については、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。

Separate reconfig_waitrequestfrom the status of AVMMarbitration with PreSICE

On/Off イネーブルすると、reconfig_waitrequest は、PreSICE とのAVMM アービトレーションのステータスを表示しません。AVMM アービトレーション・ステータスは、ソフト・ステータス・レジスタービットに反映されます (この機能を使用するには、「Enable control and statusregisters feature」を有効にする必要があります)。

Enable capability registers On/Off ATX PLL のコンフィグレーションについてのハイレベルな情報を提供するケーパビリティー・レジスターをイネーブルします。

Set user-defined IP identifier ユーザー定義ケーパビリティー・レジスターがイネーブルされるとuser_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。

Enable control and status registers On/Off エンベデッド・デバッグ・ロジックを介して、PLL インターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターをイネーブルします。

Configuration file prefix 生成されるコンフィグレーション・ファイルのプレフィックス名を入力します。

Generate SystemVerilog packagefile

On/Off PLL で使用されるすべての関連パラメーターを含む SystemVerilogのパッケージファイルを生成します。

Generate C header file On/Off PLL で使用されるすべての関連パラメーターを含む C ヘッダーファイルを生成します。

Enable multiple reconfigurationprofiles

On/Off 格納される複数のコンフィグレーション・プロファイルをイネーブルします。

continued...



347



Enable embedded reconfigurationstreamer

On/Off 複数の事前定義されたコンフィグレーション・プロファイル間のダイナミック・リコンフィグレーション処理を自動化するエンベデッド・リコンフィグレーション・ストリーマをイネーブルします。

Generate reduced reconfigurationfiles

On/Off イネーブルすると、IP は、複数のリコンフィグレーション・プロファイル間の設定の違いのみを含むリコンフィグレーション・レポートファイルを生成します。

Number of reconfiguration profiles 1 ～ 8 リコンフィグレーション・プロファイルの数を指定します。

Store current configuration toprofile

0 ～ 7 クリックしたアクションボタンに応じて変更 (保存、ロード、クリアまたはリフレッシュ) するコンフィグレーション・プロファイルを指定します。

Generate MIF (Memory InitializeFile)

On/Off 現在のコンフィグレーションを含む MIF ファイルを生成します。異なる PLL コンフィグレーション間で切り替えを実行するには、このオプションをリコンフィグレーションに使用します。

表 231. ATX PLL の生成オプション



On/Off ATX PLL IP コア・パラメーターおよび値の説明が含まれている.csvファイルを生成します。

表 232. ATX PLL IP コアのポート

ポート入力/出力クロックドメイン説明

pll_powerdown 入力非同期 High にアサートされると PLL をリセットします。動的にコントロールされる信号 (インテルの FPGA IP を使用する場合には、トランシーバー PHY リセット・コントローラーのpll_powerdown 出力) に接続される必要があります。

pll_refclk0 入力 N/A リファレンス・クロック入力ポート 0 です。合計で 5 個のリファレンス・クロック入力ポートがあります。利用可能なリファレンス・クロックポートの数は、Number of PLLreference clocks のパラメーターに依存します。

pll_refclk1 入力 N/A リファレンス・クロック入力ポート 1 です。




tx_serial_clk 出力 N/A GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。

tx_serial_clk_gt 出力 N/A GT チャネル向け高速シリアルクロック出力ポートです。GT クロック・ネットワークとして機能します。

pll_locked 出力非同期 PLL がロックされているかどうかを示すアクティブ High のステータス信号です。

pll_pcie_clk 出力 N/A PCIe に使用します。(52)

continued...



348



reconfig_clk0 入力 N/A オプションの Avalon インターフェイス・クロックです。PLL リコンフィグレーションに使用します。PLL IP コア GUI で EnableReconfiguration パラメーターが選択されている場合にのみリコンフィグレーション・ポートが表示されます。このパラメーターが選択されていない場合、ポートは内部で OFF に設定されています。

reconfig_reset0 入力 reconfig_clk0 Avalon インターフェイスをリセットするために使用されます。アサーションに非同期であり、デアサーションには同期です。

reconfig_write0 入力 reconfig_clk0 アクティブ High のライトイネーブル信号です。

reconfig_read0 入力 reconfig_clk0 アクティブ High のリードイネーブル信号です。

reconfig_address0[9:0] 入力 reconfig_clk0 読み取りおよび書き込み動作の両方にアクセスするアドレスの指定に使用される 10 ビットのアドレスバスです。

reconfig_writedata0[31:0] 入力 reconfig_clk0 32 ビットのデータバスです。指定されたアドレスにライトデータを伝送します。

reconfig_readdata0[31:0] 出力 reconfig_clk0 32 ビットのデータバスです。指定したアドレスからリードデータを伝送します。

reconfig_waitrequest0 出力 reconfig_clk0 Avalon インターフェイス信号がビジー状態であることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。

pll_cal_busy 出力非同期 PLL キャリブレーションの進行中に High にアサートされるステータス信号です。リセット・コントローラー IP に接続する前にtx_cal_busy ポートでこの信号を OR します。

mcgb_rst 入力非同期マスター CGB リセット・コントロールです。pll_powerdown と同時に、このリセットをデアサートします。

mcgb_aux_clk0 入力 N/A リンク速度のネゴシエーション中に fPLL とATX PLL の切り替えを目的として PCIe 実装に使用されます。

tx_bonding_clocks[5:0] 出力 N/A マスター CGB からの低速パラレルクロック出力を伝送するオプションの 6 ビット・バスです。結合したグループ内の各トランシーバー・チャネルは、この 6 ビット・バスを備えています。チャネル・ボンディングに使用され、x6/xN のクロック・ネットワークとして機能します。

mcgb_serial_clk 出力 N/A x6/xN の非結合コンフィグレーション用の高速シリアルクロック出力です。

pcie_sw[1:0] 入力非同期 PCIe プロトコルの実装に使用する 2 ビットのレート切り替えコントロール入力です。

pcie_sw_done[1:0] 出力非同期 PCIe プロトコルの実装に使用する 2 ビットのレート切り替えステータス出力です。

continued...

(52) PCIe アプリケーションではこのクロックを hclk に接続します。



349



atx_to_fpll_cascade_clk 出力 N/A ATX PLL 出力クロックは、fPLL リファレンス・クロック入力を駆動するために使用されます(SDI_cascade または OTN_cascade プロトコルモードでのみ使用可能）。

ext_lock_detect_clklow (53) 出力 N/A 外部ロック検出用の Clklow 出力です。Enable clklow and fref port を選択することで公開できます。

ext_lock_detect_fref (53) 出力 N/A 外部ロック検出用の Fref 出力です。 Enableclklow and fref port を選択することで公開できます。

関連情報• キャリブレーション (29 ページ)

• Avalon Interface Specificationsリコンフィグレーションに関するポートは、Avalon 仕様に準拠しています。これらのポートについての詳細は Avalon 仕様書を参照してください。


Arria 10


• チャネルおよび PLL ブロックのリコンフィグレーション (486 ページ)

• ダイナミック・リコンフィグレーション実行の手順 (499 ページ)

• Arria 10 device fPLL reports an unlocked condition

3.1.3. fPLL

各トランシーバー・バンク内に 6 チャネルを備えた 2 つの fPLL (それぞれバンクのトップとボトムに位置する) があります。3 チャネル付のトランシーバー・バンクは fPLL を 1 つだけ備えています。

図 -171: fPLL ブロック図

VCOPFDUp

Down

Delta SigmaModulator

L Counter/1, 2, 4, 8

N Counter M CounterCharge

Pump andLoop Filter

C Counter

RefclkMultiplexer

Reference Clock NetworkReceiver Input Pin

Output of Another PLL with PLL Cascading

Dedicated Reference Clock Pin

Global Clock or Core Clock

refclk

InputReference

Clock

fbclk

/2

/2

コアモードでは、fPLL が入力リファレンス・クロックに固定された周波数および位相関係を持つ出力クロックを生成するには、Enable phase alignment オプションが選択される必要があります。フラクショナル周波数モードでは、fPLL は 1 Gbps から 12.5 Gbps までのデータレートをサポートします。




350


https://www.altera.com/en_US/pdfs/literature/hb/arria-10/a10_datasheet.pdf

https://www.altera.com/support/support-resources/knowledge-base/hsio/2016/why-does-my-arria-10-device-fpll-report-an-unlocked-condition-wh.html



これは、PLL 専用の入力リファレンス・クロックソースです。

入力リファレンス・クロックは、次のいずれかから供給されます。

• 専用のリファレンス・クロックピン



• PLL カスケード接続された別の PLL の出力

• グローバルクロックまたはコアクロック・ネットワーク

入力リファレンス・クロックは、差動信号です。インテルは、高のジッター性能を得るには入力リファレンス・クロックソースとして専用のリファレンス・クロックピンを使用することを推奨しています。正常なPLL 動作を実行するには、デバイス起動時に入力リファレンス・クロックが安定し、かつフリーランニングである必要があります。デバイス起動時にリファレンス・クロックが使用できない場合は、リファレンス・クロックが使用可能になった時点で PLL をリキャリブレーションする必要があります。

注意: fPLL キャリブレーションは、CLKUSR クロックによってクロッキングされますが、キャリブレーションを続行するには CLKUSR クロックが安定しており使用できる状態でなければいけません。PLL キャリブレーションおよび CLKUSR クロックの詳細についてはの項を参照してください。

リファレンス・クロック・マルチプレクサーrefclk マルチプレクサーは、利用可能なさまざまなリファレンス・クロックソースから PLL へのリファレンス・クロックを選択します。

N カウンターN カウンターは、リファレンス・クロック (refclk) マルチプレクサーの出力を分周します。 N カウンターを分割することは、ループ帯域幅が減少し、位相周波数検出器 (PFD) の動作範囲内の周波数を低減させる一助となります。N カウンターは 1 から 32 分周係数をサポートしています。

位相周波数検出器N カウンターブロックの出力部におけるリファレンス・クロック(refclk) 信号と M カウンターブロックの出力部におけるフィードバック・クロック(fbclk) 信号は、PFD への入力として供給されます。PFD の出力は、refclk 入力と fbclk 入力の位相差に比例します。PFD は、fbclk 信号をrefclk 信号にアライメントします。リファレンス・クロックの立ち下がりエッジがフィードバック・クロックの立ち下がりエッジの前に発生したとき、PFD は「Up」信号を生成します。逆に、フィードバック・クロックの立ち下がりエッジがリファレンス・クロックの立ち下がりエッジの前に発生した場合には、PFD は「Down」信号を生成します。

チャージポンプおよびループフィルター (CP + LF)

PFD 出力は、VCO の制御電圧を生成するチャージポンプとループフィルターにより使用されます。チャージポンプは、PFD からの「Up」または「Down」パルスを電流パルスに変換します。電流パルスは、ロー・パス・フィルターを介して VCO 周波数をドライブする制御電圧にフィルターされます。

電圧制御オシレーター

fPLL は、リング・オシレーター・ベースの VCO を有します。 VCO は、入力制御電圧を調整可能な周波数のクロックに変換します。



351


VCO freq = 2 * M * 入力リファレンス・クロック/N です (N は N カウンター分周係数で、M は M カウンター分周係数です)。

L カウンターL カウンターは VCO のクロック出力を分周します。 fPLL が送信 PLL として動作する場合、L カウンターの出力は x1 クロックラインを介して CGB (クロック生成ブロック) と TX PMA をドライブします。

M カウンター

デルタシグマ変調器

C カウンター

fPLL C カウンターの分周係数の範囲は 1 ～ 512 です。

ダイナミック位相シフト

ダイナミック位相シフトブロックを使用すれば、ユーザーモードで C カウンターの位相を調整することができます。フラクショナル・モードでは、ダイナミック位相シフトは、C カウンターでのみ使用できます。

レイテンシー

C カウンターは、任意の VCO の位相と大 128 クロックサイクルの遅延を選択するように構成することができます。選択された VCO の位相を動的に変更することができます。


• キャリブレーション (548 ページ)PLL キャリブレーションについての詳細です。

3.1.3.1. fPLL IP コアのインスタンス化

Arria 10 トランシーバーの fPLL IP コアは、ハードウェアで fPLL へのアクセスを提供します。 1 つのfPLL IP コアのインスタンスは、ハードウェア内での 1 つの fPLL を表します。



3. IP Catalog の Library > Transceiver PLL の下で、Arria 10 Transceiver fPLL IPコアを選択し、Add をクリックします。




fPLL IP コアの Parameter Editor ウィンドウが開きます。



352


3.1.3.2. fPLL IP コア

表 233. fPLL IP コアのコンフィグレーション・オプション、パラメーター、および設定


fPLL Mode CoreCascade Source

Transceiver

操作の fPLL モードを指定します。汎用 PLL として fPLL を使用するために Core を選択し、FPGA コアクロック・ネットワークをドライブします。Cascade Source を選択し、カスケーディング・ソースとして別の PLLに fPLL を接続します。トランシーバー・ブロック用の送信 PLL として fPLL を使用するようにTransceiver を選択します。

Protocol Mode BasicPCIe* Gen1PCIe Gen2PCIe Gen3

SDI_cascadeOTN_cascade

SDI_directSATA TX

VCO の内部設定ルールを管理します。このパラメーターは、プリセットではありません。使用するプロトコルに応じてすべてのパラメーターを設定する必要があります。

Enable fractional mode On/Off フラクショナル周波数モードをイネーブルします。これにより、PLL は入力リファレンス・クロックの整数倍ではない周波数を出力することができます。

Enable physical output clockparameters

On/Off このオプションを選択することで、手動で M、N、C、および L のカウンター値を設定することができます。

Enable clklow and fref ports (54) On/Off 外部ロック検出器のための fref および clklow クロックポートをイネーブルします。トランシーバー・モードでは、「Enable FractionalMode」および「SDI_direct」の prot_mode が選択されている場合、pll_locked port が使用できず、ユーザーが fref および clklow クロックポートを使用して、外部ロック検出器を作成することができます。

Desired Reference clock frequency GUI を参照してください。

目的の PLL 入力リファレンス・クロック周波数を指定します。

Actual reference clock frequency Read-only 実際の PLL 入力リファレンス・クロック周波数を表示します。

Number of PLL reference clocks 1 ～ 5 fPLL の入力リファレンス・クロック数を指定します。

New parameter: Selected referenceclock source

0 ～ 4 fPLL へ初に選択されるリファレンス・クロック入力を指定します。

Bandwidth LowMedium

High


Operation mode DirectFeedback

compensationbonding

fPLL のフィードバック動作モードを指定します。

Multiply factor (M-counter) 8 ～ 127 (整数モード)

11 ～ 123 (フラクショナル・モード)

逓倍係数を指定します (M-counter)。

Divide factor (N-counter) 1 ～ 31 分周係数を指定します (N-counter)。

continued...




353



Divide factor (L-counter) 1、2、4、8 分周係数を指定します (L-counter)。

Divide factor (K-counter) ユーザー定義分周係数を指定します (K-counter)。

Divide factor (K-counter) Read-only PLL の目標出力周波数を表示します。

Divide factor (K-counter) Read-only PLL データレートを表示します。

表 234. fPLL のマスタークロック生成ブロックのパラメーターと設定


Include Master Clock GenerationBlock

On/Off イネーブルすると、fPLL IP コアの一部としてマスター CGB が含まれます。 PLL 出力はマスター CGB をドライブします。x6/xN 結合モードおよび非結合モードに使用されます。

Clock division factor 1、2、4、8 ボンディング・クロックを生成する前に、マスター CGB クロック入力を分割します。

Enable x6/xN non-bonded high-speed clock output port

On/Off x6/xN の非結合モードに使用されるマスター CGB シリアルクロック出力ポートをイネーブルします。

Enable PCIe clock switch interface On/Off PCIe クロック切り替え回路に使用される制御信号をイネーブルします。

MCGB input clock frequency Read only マスター CGB に必要な入力クロック周波数を表示します。このパラメーターを設定することはできません。

MCGB output data rate Read only マスター CGB の出力データレートを表示します。このパラメーターを設定することはできません。この値は、MCGB 入力クロック周波数と MCGB クロック分周係数に基づいて算出されます。

Enable bonding clock output ports On/Off チャネル・ボンディングに使用されるマスター CGB のtx_bonding_clocks 出力ポートをイネーブルします。結合したデザインには、このパラメーターをイネーブルする必要があります。


On/Off フィードバック補償ボンディングに使用されるマスター CGB のフィードバック出力パスをイネーブルします。イネーブルすると、フィードバック接続は PLL IP によって自動的に処理されます。

PMA interface width 8、10、16、20、32、40、64

PMA-PCS インターフェイスの幅を指定します。この値は、ネイティブ PHY IP コアに選択した PMA インターフェイス幅に一致させます。ネイティブ PHY IP コアのボンディング・クロックを生成するには、正しい値を選択する必要があります。

表 235. fPLL のダイナミック・リコンフィグレーションのパラメーターと設定


Enable reconfiguration On/Off PLL リコンフィグレーション・インターフェイスをイネーブルします。シミュレーション・モデルをイネーブルし、リコンフィグレーションに向けてより多くのポートを追加します。


On/Off このオプションをオンにすると、Altera Debug Master Endpoint(ADME) がトランシーバー PLL IP コアにエンベッドされ、ダイナミック・リコンフィグレーションに向けて Avalon-MM スレーブ・インターフェイスへ内部で接続を実行します。ADME は、トランシーバーのリコンフィグレーション空間へのアクセスが可能で、システムコンソールを使用して JTAG 経由で特定の検証およびデバッグ機能が実行可能です。詳細については、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。

continued...



354





Enable capability registers On/Off fPLL のコンフィグレーションについてのハイレベルな情報を提供するケーパビリティー・レジスターをイネーブルします。

Set user-defined IP identifier ケーパビリティー・レジスターがイネーブルされるとuser_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。


Configuration file prefix 生成されるコンフィグレーション・ファイルのプレフィックス名を入力します。





On/Off 現在のコンフィグレーションが含まれている MIF ファイルを生成します。異なる PLL コンフィグレーション間で切り替えを実行するには、このオプションをリコンフィグレーションに使用します。

表 236. クロック・スイッチオーバー (ダイナミック・リコンフィグレーションと一般オプションの間)

クロック・スイッチオーバーのパラメーター範囲説明

Create a second input clockpllrefclk1

On/Off このパラメーターをオンにすると、オリジナルのリファレンス・クロックで切り替えることができるバックアップ・クロックが fPLL に接続されます。

Second Reference Clock Frequency ユーザー定義 fPLL の第 2 リファレンス・クロック周波数を指定します。

Switchover Mode Automatic Switchover

Automatic Switchover

Automatic Switchover

入力周波数スイッチオーバーの処理方法を指定します。Automatic Switchover は内蔵の回路を使用して、入力クロックの 1 つがトグルを止めてもう一方に切り替えたかを検出します。Manual Switchover は EXTSWITCH 信号を生成し、これを使用して、少なくとも 3 サイクルにわたって High にアサートすることによってクロックを手動で切り替えることができます。Automatic Switchover with ManualOverride は、EXTSWITCH が High になるまで Automatic Switchover として動作します。この場合、EXTSWITCH が High にある限り、すべての automatic switch は無視されます。

continued...



355


クロック・スイッチオーバーのパラメーター範囲説明

Switchover Delays 0 ～ 7 Switchover Process にサイクル遅延の特定の量を追加します。

Create an active_clk signal toindicate the input clock in use

On/Off このパラメーターは、PLL が現在どの入力クロックを使用しているかを示す出力を作成します。Low は refclk を示し、High は refclk1を示します。

Create a clkbad signal for each ofthe input clocks

On/Off このパラメーターは、入力クロックごとに 1 つずつ、2 つの clkbad 出力を作成します。Lowは CLK が動作していることを示し、High はCLK が動作していないことを示します。

表 237. fPLL の生成オプション

パラメーター入力/出力説明

Generates parameterdocumentation file

On/Off fPLL のすべてのパラメーターおよび値の説明が含まれている.csv ファイルを生成します。

表 238. fPLL IP コアポート


pll_powerdown 入力非同期 High にアサートされると PLL をリセットします。動的にコントロールされる信号 (インテルの FPGA IP を使用する場合には、トランシーバー PHY リセット・コントローラーのpll_powerdown 出力) に接続される必要があります。

pll_refclk0 入力 N/A リファレンス・クロック入力ポート 0 です。5 個のリファレンス・クロック入力ポートがあります。利用可能なリファレンス・クロックポートの数は、Number of PLLreference clocks のパラメーターに依存します。






pll_locked 出力非同期 PLL がロックされているかどうかを示すアクティブ High ステータス信号です。

hssi_pll_cascade_clk 出力 N/A fPLL カスケードクロック出力ポートです。

pll_pcie_clk 出力 N/A PCIe に使用されます。

reconfig_clk0 入力 N/A オプションの Avalon インターフェイス・クロックです。PLL リコンフィグレーションに使用します。


continued...



356






reconfig_writedata0[31:0] 入力 reconfig_clk0 32 ビットのデータバスです。指定されたアドレスにライトデータを伝送します。



pll_cal_busy 出力非同期 PLL キャリブレーションの進行中に High にアサートされるステータス信号です。この信号とリセット・コントローラー IP 上のtx_cal_busy ポートで論理 OR を実行します。

mcgb_rst 入力非同期マスター CGB リセット・コントロールです。pll_powerdown と同時に、このリセットをデアサートします。

mcgb_aux_clk0 入力 N/A リンク速度ネゴシエーション中に fPLL/ATXPLL を切り替えるために PCIe に使用されます。

tx_bonding_clocks[5:0] 出力 N/A マスター CGB からの低速パラレルクロック出力を伝送するオプションの 6 ビット・バスです。チャネル・ボンディングに使用され、x6/xNのクロック・ネットワークとして機能します。

mcgb_serial_clk 出力 N/A x6/xN の非結合コンフィグレーション用の高速シリアルクロック出力です。

pcie_sw[1:0] 入力非同期 PCIe プロトコルの実装に使用する 2 ビットのレート切り替えコントロール入力です。

pcie_sw_done[1:0] 出力非同期 PCIe プロトコルの実装に使用する 2 ビットのレート切り替えステータス出力です。

atx_to_fpll_cascade_clk 入力 N/A fPLL-ATX PLL 間のカスケード接続クロック入力ポートをイネーブルします。

fpll_to_fpll_cascade_clk 出力 N/A fPLL-fPLL 間のカスケード出力ポート(Core モードでのみ) です。

active_clk 出力 N/A PLL が使用している入力クロックを示す出力信号を生成します。この信号がロジックLow であれば、refclk0 が使用されていることを示し、ロジック High であればrefclk1 が使用中であることを示します(Clock Switchover がイネーブルされたCore モードでのみ)。

outclk0 出力 N/A コア出力クロック 0 です (Core モードでのみ)。

continued...



357






ext_lock_detect_clklow (55) 出力 N/A 外部ロック検出用の Clklow 出力です。Enable clklow and fref port を選択することで公開できます。

ext_lock_detect_fref (55) 出力 N/A 外部ロック検出用の Fref 出力です。Enable clklow and fref port を選択することで公開できます。

Phase_reset 入力 N/A ダイナミック位相シフトリセットの入力信号です。DPS ソフト IP phase_reset 出力に接続されます。

phase_en 入力 N/A ダイナミック位相シフトイネーブルの入力信号です。DPS ソフト IP phase_en 出力に接続されます。

updn 入力 N/A ダイナミック位相シフト updn の入力信号です。DPS ソフト IP updn 出力に接続されます。

cntsel[3:0] 入力 N/A ダイナミック位相シフト・カウンター・バスです。DPS ソフト IP cntsel 出力バスに接続されます。




• Arria 10 device fPLL reports an unlocked condition

3.1.4. CMU PLL

クロック乗算ユニット (CMU) PLL は、各トランシーバー・チャネル内で局所的に存在します。チャネルPLL の主な機能は、トランシーバー・チャネルで受信機のクロックおよびデータを回復することです。この場合、PLL は CDR (クロックおよびデータリカバリー) モードで使用されています。

チャネル 1 またはチャネル 4 のチャネル PLL が CMU モードに設定されている場合、チャネル PLL はそれ自身のチャネルのローカル CGB (クロック生成ブロック) を駆動することができ、チャネルは受信機として使用できなくなります。

トランシーバー・チャネル 1 と 4 からの CMU PLL は、同じトランシーバー・バンク内の他のトランシーバー・チャネルをドライブするために使用することができます。チャネル 0、2、3、および 5 の CDR がCMU PLL としてコンフィグレーションされることはできません。




358


https://www.altera.com/support/support-resources/knowledge-base/hsio/2016/why-does-my-arria-10-device-fpll-report-an-unlocked-condition-wh.html


6 Gbps より低いデータレートの場合、ローカル CGB 分周器を使用する必要があります (TX PMA タブ下のトランシーバー PHY IP の TX ローカル分周係数）。

図 -172: CMU PLL ブロック図

VCO

PFD

CP &LF

M Counter

N Counter

L Counter

Lock toReferenceController

User Control(LTR/LTD) Lock to Reference

PLL Lock Status

Output

LockDetector

Reference clock networkUp DownInput reference

clock refclk

fbclk

Receiver input pin

RefclkMultiplexer


CMU PLL の入力リファレンス・クロックは、リファレンス・クロック・ネットワークまたは受信入力ピンのいずれかから供給することができます。入力リファレンス・クロックは、差動信号です。PLL が正常に動作するには、デバイス起動時に入力リファレンス・クロックが安定し、かつフリーランニングである必要があります。リファレンス・クロックがデバイス起動時に使用できない場合、リファレンス・クロックが使用可能になった時点で PLL をリコンフィグレーションする必要があります。PLL キャリブレーションおよびCLKUSR クロック要件についての詳細は、キャリブレーションの項を参照してください。

注意: CMU PLL キャリブレーションは、キャリブレーションが進行するためには安定しており、かつ利用可能でなければならない CLKUSR クロックによってクロッキングされています。CLKUSR クロックについての詳細は、キャリブレーションの項を参照してください。

リファレンス・クロック・マルチプレクサー (Refclk Mux)

refclk マルチプレクサーは、利用可能なさまざまなリファレンス・クロックソースから PLL への入力リファレンス・クロックを選択します。

N カウンター

N カウンターは、refclk マルチプレクサーの出力を分周します。 N カウンターを分割することは、ループ帯域幅が減少し、位相周波数検出器 (PFD) の動作範囲内の周波数を低減させる一助となります。使用できる分周係数は、1 (バイパス) 、2、4、および 8 です。

位相周波数検出器 (PFD)

N カウンターブロックの出力部におけるリファレンス・クロック (refclk) 信号と M カウンターブロックの出力部におけるフィードバック・クロック (fbclk) 信号は、PFD への入力として供給されます。PFD の出力は、2 つの入力間の位相差に比例します。PFD は、フィードバック・クロック (fbclk) に入力リファレンス・クロック (refclk) を揃えます。リファレンス・クロックの立ち下がりエッジがフィードバック・クロックの立ち下がりエッジの前に発生したとき、PFD は「Up」信号を生成します。逆に、フィードバック・クロックの立ち下がりエッジがリファレンス・クロックの立ち下がりエッジの前に発生した場合には、PFD は「Down」信号を生成します。

チャージポンプおよびループフィルター (CP + LF)



359


PFD 出力は、VCO の制御電圧を生成するチャージポンプとループフィルターにより使用されます。チャージポンプは、PFD からの「Up」または「Down」パルスを電流パルスに変換します。電流パルスは、ロー・パス・フィルターを介して VCO 周波数をドライブする制御電圧にフィルターされます。

電圧制御オシレーター (VCO)

CMU PLL は、リング・オシレーター・ベースの VCO を備えています。 VCO の周波数範囲については、データシートを参照してください。

L カウンター

L カウンターは、CMU PLL によって生成された差動クロックを分周します。

M カウンター

M カウンターは PFD のフィードバック・パス内で使用されます。L カウンターの出力は、M カウンターに接続されています。L カウンターと M カウンターを合計した分周比は、PFD のフィードバック・パス全体の分周係数を決定します。

ロック検出器 (LD)

ロック検出器は、CMU PLL が目的とする出力の位相および周波数にロックされていることを示します。ロック検出器は、「Up/Down」位相を XOR し、M カウンターの出力と N カウンターの出力の位相が揃っていることを示します。

リファレンス・クロック (refclk) とフィードバック・クロック (fbclk) は、PCS の ppm 検出器ブロックに送られます。周波数が高すぎる場合、周波数を低くするプレ分周器があります。


• インテル Arria 10 デバイス・データシート

3.1.4.1. CMU PLL IP コアのインスタンス化

Arria 10 トランシーバーの CMU PLL IP コアは、ハードウェア内で CMU PLL へのアクセスを提供します。CMU PLL IP コアの 1 つのインスタンスは、ハードウェアで 1 つの CMU PLL を表します。



3. IP Catalog の Library > Transceiver PLL の下で Arria 10 Transceiver CMU PLLを選択し、Add をクリックします。




CMU PLL IP コアの OK ウィンドウが開きます。



360



3.1.4.2. CMU PLL IP コア

表 239. CMU PLL のパラメーターと設定


Message level for rule violations ErrorWarning

パラメーター・ルール違反に使用するメッセージレベルを指定します。• Error：ルール違反があれば IP の生成が回避されます• Warning：すべてのルール違反を警告として表示し、違反がある状

態でも IP の生成が実行されます

Bandwidth LowMedium

High


Number of PLL reference clocks 1 ～ 5 CMU PLL の入力リファレンス・クロック数を指定します。このパラメーターはデータレートのリコンフィグレーションに使用することができます。

Selected reference clock source 0 ～ 4 CMU PLL へ初に選択されるリファレンス・クロック入力を指定します。

TX PLL Protocol mode BasicPCIe

このパラメーターは、正しいプロトコル固有の設定のための規則を規定します。PLL の特定の機能は、特定のプロトコル・コンフィグレーション・ルールでのみ使用できます。このパラメーターは、プリセットではありません。使用するプロトコルに応じて他のすべてのパラメーターを設定する必要があります。

PLL reference clock frequency GUI を参照してください。

PLL の入力リファレンス・クロック周波数を指定します。

PLL output frequency GUI を参照してください。

PLL のターゲットとする出力周波数を指定します。

Multiply factor (M-Counter) Read only M マルチプライヤの値を表示します。

Divide factor (N-Counter) Read only N カウンターの値を表示します。

Divide factor (L-Counter) Read only L カウンターの値を表示します。

表 240. CMU PLL のダイナミック・リコンフィグレーション


Enable dynamic reconfiguration On/Off PLL リコンフィグレーション・インターフェイスをイネーブルします。シミュレーション・モデルをイネーブルし、リコンフィグレーションに向けてより多くのポートを追加します。


On/Off このオプションをオンにすると、Altera Debug Master Endpoint(ADME) がトランシーバー PLL IP コアにエンベッドされ、ダイナミック・リコンフィグレーションに向けて Avalon-MM スレーブ・インターフェイスへ内部で接続を実行します。ADME は、トランシーバーのリコンフィグレーション空間へのアクセスが可能で、システムコンソールを使用して JTAG 経由で特定の検証およびデバッグ機能が実行可能です。詳細については、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。



Enable capability registers On/Off CMU PLL のコンフィグレーションについてのハイレベルな情報を提供するケーパビリティー・レジスターをイネーブルします。

continued...



361



Set user-defined IP identifier ケーパビリティー・レジスターがイネーブルされるとuser_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。


Configuration file prefix On/Off 生成されるコンフィグレーション・ファイルのプレフィックス名を入力します。





On/Off 現在のコンフィグレーションが含まれている MIF ファイルを生成します。異なる PLL コンフィグレーション間で切り替えを実行するには、このオプションをリコンフィグレーションに使用します。

表 241. CMU PLL の生成オプション



On/Off すべての fPLL パラメーターおよび値の説明が含まれている.csv ファイルを生成します。

表 242. CMU PLL IP のポート

ポート範囲クロックドメイン説明

pll_powerdown 入力非同期 High にアサートされると PLL をリセットします。

pll_refclk0 入力 N/A リファレンス・クロック入力ポート 0 です。5 個のリファレンス・クロック入力ポートがあります。利用可能なリファレンス・クロックポートの数は、Number of PLL referenceclocks のパラメーターに依存します。






pll_locked 出力非同期 PLL がロックされているかどうかを示すアクティブ High ステータス信号です。

reconfig_clk0 入力 N/A オプションの Avalon インターフェイス・クロックです。PLL リコンフィグレーションに使用します。PLL IP コア GUI で EnableReconfiguration パラメーターが選択されている場合にのみリコンフィグレーション・ポートが表示されます。このパラメーターが選択されていない場合、ポートは内部で OFF に設定されています。

continued...



362


ポート範囲クロックドメイン説明





reconfig_writedata0[31:0] 入力 reconfig_clk0 32 ビットのデータバスです。指定されたアドレスに書き込みデータを伝送します。



pll_cal_busy 出力非同期 PLL キャリブレーション進行中、High でアサートされるステータス信号です。この信号とリセット・コントローラー IP 上のtx_cal_busy ポートで論理 OR を実行します。




3.2. 入力リファレンス・クロックソース

トランスミッタ PLL とクロック・データ・リカバリー (CDR) ブロックは、トランシーバーの動作に必要なクロックを生成するには入力リファレンス・クロックソースを必要とします。PLL が正常にキャリブレーションを実行するには、デバイス起動時に入力リファレンス・クロックが安定し、かつフリーランニングである必要があります。

Arria 10 トランシーバー PLL には、ジッター要件に応じて、以下の 5 つの入力リファレンス・クロックソースがあります。

• 専用のリファレンス・クロックピン


• PLL カスケードを持つ別の fPLL 出力 (56)


• グローバルクロックまたはコアクロック(56)

(56) CMU では利用できません。



363



良のジッター性能を得るには、インテルは、リファレンス・クロックをできるだけ近くに配置して送信PLL に接続することを推奨します。次のプロトコルでは、リファレンス・クロックを送信 PLL と同じバンクに配置する必要があります。

• OTU2e、OTU2、OC-192 および 10G PON

• 6G および 12G SDI

注意: GT チャネルの適な性能を得るには、送信 PLL のリファレンス・クロックは、同じバンク内の専用のリファレンス・クロックピンからのものであることが推奨されます。

図 -173: 入力リファレンス・クロックソース

Dedicatedrefclk

pin

RX pin 2

RX pin 1

注：(1) 3 つのRX ピンのうちの1 つだけを入力リファレンス・クロックソースとして使用するように選択できます。デバイスの同じ側の任意のRX ピンを入力リファレンス・クロックとして使用できます。(2) 専用のrefclk ピンは、ATX、fPLL、またはリファレンス・クロック・ネットワークの入力リファレンス・クロックソースとしてのみ使用できます。そして、リファレンス・クロック・ネットワークは、CMU PLL を駆動することができます。(3) 他のPLL の出力は、PLL カスケーディング時の入力リファレンス・クロックソースとして使用できます。Arria 10 トランシーバーは、fPLL 間のカスケード接続をサポートしています。

RX pin 0

Reference ClockNetwork

Serial Clock

fPLL or ATX PLL

fPLL

InputReference

Clock

(2)

(3)

(1)

Global or Core Clock

注意: • Arria 10 デバイスでは、どのような PLL タイプに対しても FPGA ファブリック・コアクロック・ネットワークを入力リファレンス・ソースとして使用することができます。

•


キャリブレーション・プロセスについての詳細です。

3.2.1. 専用のリファレンス・クロックピン

ジッターを小限に抑えるために、アドバンスト・トランスミット (ATX) PLL とフラクショナル PLL(fPLL) は、リファレンス・クロック・ネットワークを経由せずにリファレンス・クロック・バッファーから入力リファレンス・クロックを直接供給することができます。入力リファレンス・クロックも、リファレンス・クロック・ネットワークに供給されます。



364


図 -174: 専用のリファレンス・クロックピン2 つの専用のリファレンス・クロック (refclk) ピンが各トランシーバー・バンク内で利用可能です。下部に位置する refclk ピンは下部の ATX PLL、fPLL、および CMU PLL を供給します。上部に位置する refclk ピンは上部の ATX PLL、fPLL、および CMUPLL を供給します。また、専用リファレンス・クロックピンは、リファレンス・クロック・ネットワークをドライブすることも可能です。

Refclk

CH5

CMU PLLCH4

CDR PLLCH3

fPLL1

ATX PLL1

CDR PLL

From PLL Cascading ClockNetwork

From PLL Feedbackand Cascading ClockNetwork

Refclk

CH2

CMU PLLCH1

CDR PLLCH0

fPLL0

ATX PLL0

CDR PLL




PLL への入力リファレンス・クロックは、リファレンス・クロック・ネットワークまたはPLL フィードバックおよびカスケード・クロック・ネットワークのいずれかから供給できます。

ATX とfPLL は専用のrefclk ピンから入力リファレンス・クロックを受信できます。

From PLL Cascading ClockNetwork

From PLL Feedbackand Cascading ClockNetwork

3.2.2. レシーバー入力ピン

レシーバー入力ピンは、トランシーバー PLL への入力リファレンス・クロックソースとして使用できます。ただし、コアファブリックの駆動には使用できません。

レシーバー入力ピンは、デバイスの同じ側にトランスミッタ PLL の任意の数を供給することができる、フィードバックおよびカスケード・クロック・ネットワークを駆動します。レシーバー入力ピンが入力リファレンス・クロックソースとして使用されるとき、そのチャネルのクロック・データ・リカバリー (CDR) ブロックは使用できません。図 173 (364 ページ) で示されているように、3 つのチャネルごとに 1 つの RX差動ピンのペアは、任意の時点で入力リファレンス・クロックソースとして使用することができます。

3.2.3. 入力リファレンス・クロックソースとしての PLL カスケード接続

PLL カスケーディングでは、PLL 出力はフィードバックおよびカスケード・クロック・ネットワークに接続されています。第 1 の PLL への入力リファレンス・クロックは、同じネットワークから供給することができます。このモードでは、1 つの PLL の出力が別の PLL のリファレンス・クロック入力を駆動します。PLLカスケーディングは、通常は単一の PLL ソリューションでは不可能な周波数出力を生成できます。



365


Arria 10 デバイスのトランシーバーは、fPLL 間のカスケード接続をサポートしますが、カスケード接続では大 2 つの fPLL しかサポートできません。ATX PLL と fPLL とのカスケード接続は、OTN およびSDI プロトコルでのみ使用できます。

注意: • キャリブレーション・プロセスを正常に完了するには、PLL (ATX PLL、fPLL、CDR/CMU PLL) を駆動するリファレンス・クロックが安定し、かつ FPGA コンフィグレーションの開始時にフリーランニングである必要があります。それ以外の場合は、リキャリブレーションが必要です。

• fPLL をカスケード接続された fPLL (ダウンストリーム fPLL) として使用する場合は、fPLL のユーザー・リキャリブレーションが必要です。詳細については、「キャリブレーション」の章で「ユーザー・リキャリブレーション」の項を参照してください。


キャリブレーション・プロセスについての詳細です。

3.2.4. リファレンス・クロック・ネットワーク

リファレンス・クロック・ネットワークは、トランシーバーが位置する FPGA の左側全体あるいは右側全体のどちらにリファレンス・クロックソースを分配します。これにより、トランスミッタ PLL をドライブするリファレンス・クロックピンがデバイスの同じ側に配置されます。複数のトランスミッタ PLL を使用するデザインでは、同一のリファレンス・クロック周波数が必要となり、またデバイスの同じ側に配置されていることが必要であるため、同じ専用リファレンス・クロック (refclk) ピンを共有することが可能となります。

3.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック

グローバルクロックまたはコアクロックは、任意の PLL タイプの入力リファレンス・クロックとして使用することができます。

グローバルクロックまたはコアクロック・ネットワークは、クロックを直接 PLL へ配線します。この場合、PLL リファレンス・クロック・ネットワークは使用されません。高のパフォーマンスを得るには、専用のリファレンス・クロックピンまたはリファレンス・クロック・ネットワークを使用します。

3.3. トランスミッタ・クロック・ネットワーク

トランスミッタのクロック・ネットワークはクロックをトランスミッタ PLL からトランスミッタ・チャネルへ配線します。トランスミッタのクロック・ネットワークは、トランスミッタ・チャネルへ以下の 2 種類のクロックを提供します。

• 高速シリアルクロック：シリアライザー用高速クロック

• 低速パラレルクロック：シリアライザーおよび PCS 用低速クロック

結合チャネル・コンフィグレーションでは、シリアルクロックとパラレルクロックの両方がトランスミッタ・チャネルへのトランスミッタ PLL からルーティングされます。非結合チャネル・コンフィグレーションでは、シリアルクロックのみが、トランスミッタ・チャネルに配線され、パラレルクロックは、チャネル内で局所的に生成されます。さまざまな結合クロッキング・コンフィグレーションおよび非結合クロッキング・コンフィグレーションに対応するために、以下の 4 種類のトランスミッタ・クロック・ネットワーク・ラインが利用可能です。



366


• x1 クロックライン

• x6 クロックライン

• xN クロックライン

• GT クロックライン


デザインにおける未使用またはアイドルのトランシーバー・クロックラインについての詳細です。

3.3.1. x1 クロックライン

x1 クロックラインは、PLL の高速シリアルクロック出力をトランシーバー・バンク内の任意のチャネルに配線します。低速パラレルクロックはその後、特定したチャネルのローカルクロック生成ブロック(CGB) によって生成されます。非ボンディング・チャネル・コンフィグレーションは、x1 クロック・ネットワークを使用します。

x1 クロックラインは、ATX PLL、fPLL、あるいはトランシーバー・バンク内の 2 つのチャネル PLL(CMU PLL として使用されている場合はチャネル 1 および 4) のいずれかでドライブすることができます。



367


図 -175: x1 クロックライン

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

x1 Network

MasterCGB

MasterCGB

ATX PLL1

ATX PLL0

fPLL1

fPLL0

CMU or CDR

3.3.2. x6 クロックライン

x6 クロックラインは、隣接するトランシーバー・バンクにクロックを配線する xN クロックラインをドライブすることも可能です。



368


図 -176: x6 クロックライン

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

MasterCGB

MasterCGB

x6Top

x6Bottom

x6Network

CMU or CDR

CMU or CDR

3.3.3. xN クロックライン

xN クロックラインは、複数のトランシーバー・バンク間にわたりトランシーバー・クロックを配線します。

マスター CGB は x6 クロックラインをドライブし、x6 クロックラインは xN クロックラインをドライブします。xN Up と xN Down の 2 種類の xN クロックラインがあり、xN Up クロックラインはマスターCGB 上部に位置するトランシーバー・バンクへクロックを配線し、xN Down クロックラインはマスターCGB 下部に位置するトランシーバー・バンクへクロックを配線します。xN クロックラインは、結合コンフィグレーションと非結合コンフィグレーションの両方で使用可能です。結合コンフィグレーションでは、



369


マスター CGB の低速パラレルクロック出力が使用され、各チャネル内のローカル CGB はバイパスされます。非結合コンフィグレーションの場合、マスター CGB は各チャネルに高速シリアルクロック出力を提供します。

図 -177: xN クロック・ネットワーク

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

x6Top

MasterCGB1

MasterCGB0

xN Up xN Down

x6Bottom

xN Up xN Down

CMU or CDR

CMU or CDR

xN クロック・ネットワークの大チャネルスパンは、駆動 PLL とマスター CGB が含まれているバンクから上下 2 トランシーバー・バンクに及びます。単一結合および非結合 xN グループでは、大 30 チャネルが使用可能です。



370


ボンディング・モードまたはノン・ボンディング・モードのいずれかでチャネルを駆動している間、xN クロック・ネットワークによってサポートされる大データレートは、トランシーバー・バンクを駆動するために使用される電圧に依存します。

関連情報• x6/xN ボンディング・モードの実装 (394 ページ)

• x6/xN ボンディング (379 ページ)

• インテル Arria 10 デバイス・データシート

3.3.4. GT クロックライン

GT クロックラインとは、Arria 10 GT デバイスでのみ使用可能な専用クロックラインです。

各 ATX PLL は、トランシーバー・バンク内のトランシーバー・チャネルに PLL を直接接続する専用 GTクロックラインを 2 つ備えています。上部の ATX PLL はチャネル 3 と 4 をドライブし、下部の ATXPLL はチャネル 0 と 1 をドライブします。これらの接続は、パフォーマンスを向上させるためにクロック・ネットワークの残りの部分をバイパスします。このようなチャネルは非結合コンフィグレーションにのみ使用可能です。



371



図 -178: GT クロックライン

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

ATX PLL1

ATX PLL0 CMU or CDR



372


3.4. クロック生成ブロック

Arria 10 デバイスには、以下の 2 種類のクロック生成ブロック (CGB) があります。

• ローカルクロック生成ブロック (ローカル CGB)

• マスタークロック生成ブロック (マスター CGB)

各送信チャネルは、1 つのローカルクロック生成ブロック (CGB) を備えています。非結合チャネル・コンフィグレーションでは、送信 PLL で生成されたシリアルクロックが各チャネルのローカル CGB をドライブします。ローカル CGB は、シリアライザーおよび PCS によって使用されるパラレルクロックを生成します。

各トランシーバー・バンクには、2 つのスタンドアロン・マスター CGB が存在します。マスター CGB は、各トランシーバー・チャネル内のローカル CGB と同じ機能を提供します。マスター CGB の出力は、x6クロックラインを使用することでトランシーバー・バンク内の他のチャネルに配線可能です。さらに、マスター CGB の出力は xN クロックラインを使用することで他のトランシーバー・バンク内のチャネルにも配線が可能です。各トランスミッタ・チャネルは、ローカル CGB またはマスター CGB のいずれかからクロックソースを選択することができるマルチプレクサーを備えています。



373


図 -179: クロック生成ブロックとクロック・ネットワーク各トランシーバー・チャネルへのローカルクロックは、x1 ネットワーク経由のローカル CGB あるいは x6/xN 経由のマスター CGBのいずれかからソースすることができます。例えば、赤色で強調されたパスである fPLL 1 は x1 ネットワークをドライブしますが、このネットワークは次にマスター CGB をドライブします。その後マスター CGB はローカルチャネルへクロックを配線する x6 クロック・ネットワークをドライブします。青色で強調された ATX PLL 0 は、チャネルのローカル CGB を直接供給できる x1 クロック・ネットワークもドライブすることができます。この場合、低速パラレルクロックはローカル CGB によって生成されます。

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CMU or CDR

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

MasterCGB1

MasterCGB0

xNUp

x1Network

ATX PLL 1

fPLL 1

fPLL 0

ATX PLL 0

TransceiverBank

xNDown

x6Top

x6Bottom

3.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング

FPGA ファブリック-トランシーバー・インターフェイスは、FPGA ファブリックからトランシーバーへのクロック信号とトランシーバーから FPGA ファブリックへのクロック信号で構成されています。これらのクロック信号は、FPGA コア内でグローバル (GCLK) 、リージョナル (RCLK) 、およびペリフェラル



374


(PCLK) クロック・ネットワークを使用します。グローバル信号がオフに設定されている場合、前述のクロック・ネットワークが選択されることはなく、クロック・ネットワークがトランシーバーと FPGA ファブリック間のローカル・ルーティングから直接選択されます。

トランスミッタ・チャネルは、パラレル出力クロック tx_clkout を FPGA ファブリックに転送し、トランスミッタ・データと制御信号をクロッキングします。レシーバーチャネルは、パラレル出力クロックrx_clkout を FPGA ファブリックへ転送し、レシーバーから FPGA ファブリックへのデータおよびステータス信号をクロッキングします。レシーバーチャネルのコンフィグレーションをもとに、パラレル出力クロックはレシーバー・シリアルデータあるいは rx_clkout クロック (レートマッチャを持たないコンフィグレーションで) 、または tx_clkout クロック (レートマッチャを持つコンフィグレーションで)のいずれかからリカバリーされます。

図 -180: FPGA ファブリック-トランシーバー・インターフェイスのクロッキング


RX FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

Receiver PMAW

ord Aligner

Deserializer

CDR



Serializer


FPGAFabric

TX FIFO

Byte Serializer

8B/10B Encoder

PRBSGenerator

TX Bit Slip

/2, /4

/2, /4


Clock Divider

rx_pma_div_clkout

Serial Clock


tx_coreclkin

rx_coreclkin




Divider)

tx_clkout

tx_clkout

tx_clkout

rx_clkout

PRBSVerifier

tx_pma_div_clkout

CMU PLL /ATX PLL /fPLL

/66

/40

/33

/2

Serializer

tx_pma_div_clkout

Serial Clock(from CGB)

tx_clkout

/66

/40

/33

/2

Deserializer

rx_pma_div_clkoutrx_clkout


CDR RecoveredClock

分割されたバージョンの tx_clkout と rx_clkout は、それぞれ tx_pma_div_clkout とrx_pma_div_clkout として利用できます。



375


tx_pma_div_clkout と rx_pma_div_clkout の出力周波数は次のいずれかになります。

• 分周されたバージョンの tx_clkout または rx_clkout ですが、1 で分周された比率と 2 で分周された比率がそれぞれで利用可能です。

• 分周されたバージョンのシリアライザー・クロックについては、33、40、および 66 で分周された比率が利用可能です。

注意: 分周係数の選択についての詳細は、PMA パラメーターの項にある「TX PMA Optional Ports」の表を参照してください。

Double-width モードで TX および RX FIFO を動作させることで、PCS-FPGA 間インターフェイスで必要となるクロック周波数が半減するため、このようなクロックはコアタイミングを満たす目的で使用することができます。また、こうしたクロックは、エンハンスト PCS Gearbox 使用時に、TX および RXFIFO のコア側をクロッキング際にも使用することができます。

たとえば、エンハンスト PCS Gearbox を 66:40 の比率で使用する場合、PLL や外部クロックソースを使用して必要なクロック周波数を生成するのではなく、33 で分周した比率を持つtx_pma_div_clkout を使用して書き込み側の TX FIFO をクロッキングすることが可能です。

関連情報PMA パラメーター (49 ページ)

3.6. トランスミッタ・データパス・インターフェイスのクロッキング

PLL で生成されたクロックは、チャネル PMA および PCS ブロックのクロッキングに使用されます。クロッキング・アーキテクチャーは、標準的 PCS やエンハンスト PCS によって異なります。

図 -181: トランスミッタ標準 PCS および PMA クロッキング

マスターまたはローカル CGB は、トランスミッタ PMA のシリアライザーへ高速シリアルクロックを提供し、トランスミッタ PCS には低速パラレルクロックを提供します。



Serializer

tx_serial_data

FPGAFabric

TX FIFO

Byte Serializer

8B/10B Encoder

PRBSGenerator

TX Bit Slip

/2, /4

Parallel Clock

Serial Clock


Clock Divider

Serial Clock


CMU PLL fPLL

tx_coreclkin

tx_clkout

tx_clkout

tx_pma_div_clkout

From Receiver Standard PCS

スタンダード PCS では、バイト・シリアライザーを使用しないコンフィグレーションに対して、TX 位相補償 FIFO の読み出し側までのすべてのブロックにおいてパラレルクロックが使用されます。バイト・シリアライザー・ブロックを使用するコンフィグレーションに対しては、2 または 4 で分周されたクロックがバイト・シリアライザーと TX 位相補償 FIFO の読み出し側で使用されます。 TX 位相補償 FIFO の読み出し側をクロッキングするクロックは、FPGA ファブリックとトランシーバー間でインターフェイスを提供するために FPGA ファブリックに転送されます。



376


FPGA ファブリックへ転送される tx_clkout が書き込み側の位相補償 FIFO のクロッキングに使用される場合、同じクロックを使用するため FIFO の両側での周波数差は 0 ppm となります。

書き込み側の位相補償 FIFO のクロッキングに tx_clkout 以外のクロックを使用する場合、そのクロックの周波数差は tx_clkout に対して 0 ppm であることを確認する必要があります。

図 -182: トランスミッタ・エンハンスト PCS およびトランスミッタ PMA のクロッキングマスターまたはローカル CGB は、トランスミッタ PMA のシリアライザーにシリアルクロックを提供し、トランスミッタ PCS へパラレルクロックを提供します。


TXGe

arbo

x

tx_s

erial

_dat

a

Seria

lizer

Inte

rlake

n Di

spar

ity G

ener

ator

Scra

mble

r

Parallel Clock

PRBSGenerator

PRPGenerator


Clock Divider



Serial Clock


ATX PLLfPLL

CMU PLL

tx_pma_div_clkout

Enha

nced

PCS

TX FI

FO

Inte

rlake

n Fra

me G

ener

ator

Inte

rlake

n CR

C32 G

ener

ator

64B/

66B E

ncod

eran

d TX S

M

TX Data & Control

FPGAFabric

tx_c

orec

lkin

tx_clkout

KR FE

CTX

Gea

rbox

KR FE

CSc

ram

bler

KR FE

CEn

code

r

Trans

code

Enco

der

エンハンスト PCS では、パラレルクロックは TX 位相補償 FIFO の読み出し側までのすべてのブロックにより使用されます。結合コンフィグレーション内のすべてのチャネルのクロックは転送されます。コア内の TX ロジックのクロッキングには、tx_clkout[0] をソースとして使用することが可能です。

エンハンスト PCS の場合、トランスミッタ PCS は FPGA ファブリックへ以下のクロックを転送します。

結合コンフィグレーションおよび非結合コンフィグレーションにおける各トランスミッタ・チャネルにはtx_clkout を使用します。結合コンフィグレーションでは、コアタイミング要件に応じてtx_clkout を使用することができます。

以下のいずれかの方法でトランスミッタ・データパス・インターフェイスをクロッキングすることができます。

• Quartus Prime により選択されたトランスミッタ・データパス・インターフェイス・クロック

• ユーザーが選択したトランスミッタ・データパス・インターフェイス・クロック

3.7. レシーバー・データパス・インターフェイスのクロッキング

各チャネルの PMA に位置する CDR ブロックは、着信データからシリアルクロックをリカバリーします。また、CDR ブロックはリカバリー・シリアルクロックを分周し、リカバリー・パラレルクロックを生成します。リカバリー・シリアルクロックとリカバリー・パラレルクロックはどちらもデシリアライザーにより使用されます。レシーバーチャネルのコンフィグレーションによっては、レシーバー PCS は以下のクロックが使用可能です。

• PMA 内の CDR からのリカバリー・パラレルクロック

• そのチャネルに向けて (イネーブルされた) トランスミッタ PCS によって使用されるクロック・ディバイダーからのパラレルクロック



377


バイト・デシリアライザー・ブロックを使用するコンフィグレーションに対しては、バイト・デシリアライザーおよび書き込み側の RX 位相補償 FIFO によって 2 または 4 で分周したクロックが使用されます。

図 -183: レシーバー標準 PCS および PMA のクロッキングRX

FIFO

ByteDeserializer

8B/10B Decoder

Rate Match FIFO

Receiver PMA

Word Aligner

Deserializer

CDR


rx_serial_data

FPGAFabric

/2, /4

Parallel Clock

Serial Clock


Clock Divider

rx_pma_div_clkout

Serial Clock


CMU PLL fPLL

rx_coreclkin




Divider)

tx_clkout

rx_clkout

PRBSVerifier

標準 PCS チャネルを使用するすべてのコンフィグレーションでは、レシーバー・データパス・インターフェイスのクロックと RX 位相補償 FIFO の読み出し側のクロック間で位相差は 0 ppm でなければいけません。

図 -184: レシーバー・エンハンスト PCS および PMA のクロッキングReceiver PMA Receiver Enhanced PCS

rx_s

erial

_dat

a

Dese

rializ

er

CDR

Descr

amble

r

Inte

rlake

n Di

spar

ity Ch

ecke

r

Bloc

kSy

nchr

onize

r

Inte

rlake

n Fra

me S

ync

RXGe

arbo

x

PRBSVerifier

Trans

code

Deco

der

KR FE

C RX

Gear

box

KR FE

CDe

code

r

KR FE

CBl

ock S

ync

KR FE

CDe

scram

bler

64B/

66B D

ecod

eran

d RX S

M


PRP

rx_pma_div_clkout

Verifier

rx_c

orec

lkin

rx_clkoutEn

hanc

ed PC

S RX

FIFO

Inte

rlake

n CR

C32 C

heck

er

FPGAFabric

Parallel Clock

Serial Clock

Parallel and Serial Clock

レシーバー PCS は以下のクロックを FPGA ファブリックに転送します。

• rx_clkout：レートマッチャを使用しない場合の各レシーバーチャネルへ

• tx_clkout：レートマッチャを使用する場合の各レシーバーチャネルへ

以下のいずれかの方法でレシーバー・データパス・インターフェイスをクロッキングすることができます。

• Quartus Prime により選択されたレシーバー・データパス・インターフェイス・クロック

• ユーザーが選択したレシーバー・データパス・インターフェイス・クロック


デザインにおける未使用またはアイドルのトランシーバー・クロックラインについての詳細です。



378


3.8. 未使用/アイドルのクロックラインの要件

未使用またはアイドル状態のトランシーバーのクロックラインは、デバイスの電源が正常に動作していてコンフィグレーションされていないと劣化する可能性があります。これは、ダイナミック・リコンフィグレーションまたは新しいデバイス・プログラミング・ファイルを使用して、後でアイドル・クロックラインを使用するようにトランシーバー RX チャネルをコンフィグレーションするデザインに影響します。影響を受けるクロックラインは未使用、またはアイドル RX シリアル・クロックラインです。アクティブな RX シリアル・クロックラインと非トランシーバー回路は、この問題の影響を受けません。

性能低下を防ぐために、アイドル・トランシーバー RX チャネルでは、以下のリンクで説明されているアサインメントを使用して、 Quartus Prime バージョン 16.1 またはその以降のバージョンでデザインをリコンパイルします。CLKUSR ピンには、100 ～ 125 MHz のクロックをアサインする必要があります。使用されているトランシーバーの TX および RX チャネルでは、アナログリセット信号を無期限にアサートしないでください。

関連情報未使用のトランシーバー・チャネルの設定 (585 ページ)

デザインにおける未使用またはアイドル・トランシーバーのクロックラインについての詳細です。qsfファイルの未使用またはアイドル RX シリアル・クロックラインのアサインメントについて説明します。

3.9. チャネル・ボンディング

Arria 10 デバイスには、2 種類のボンディング・モードがあります。

• PMA ボンディング

• PMA および PCS ボンディング

注意: チャネル・ボンディングは GT チャネルではサポートされていません。


詳細については、トランシーバー・チャネルのリセットの章でボンディングした PCS および PMA チャネルのタイミング制約の項を参照してください。

3.9.1. PMA ボンディング

PMA ボンディングは、PMA チャネル間のスキューを低減します。PMA ボンディングでは、トランシーバー・データパスの PMA 部分のみがスキュー補償され、PCS 部分はスキュー補償されません。

Arria 10 デバイスでは、以下の 2 種類の PMA ボンディング・スキームがあります。

• x6/xN ボンディング

• PLL フィードバック補償ボンディング

いずれの場合も、ボンディングされたグループ内のチャネルを連続して配置する必要はありません。

3.9.1.1. x6/xN ボンディング

x6/xN ボンディング・モードでは、単一のトランスミッタ PLL は複数のチャネルをドライブするのに使用されます。



379


以下の手順は、x6/xN のボンディング・プロセスを説明します。

1. ATX PLL または fPLL は、高速シリアルクロックを生成します。

2. PLL は x1 クロック・ネットワークを経由してマスター CGB への高速シリアルクロックをドライブします。

3. マスター CGB は x6 クロック・ネットワークへの高速シリアルおよび低速パラレルクロックをドライブします。

4. x6 クロック・ネットワークは、同じトランシーバー・バンク内のトランシーバー・チャネルに対し TXクロック・マルチプレクサーを供給します。各トランシーバー・チャネル内のローカル CGB はバイパスされます。

5. 隣接するトランシーバー・バンク内のチャネルをドライブするために、x6 クロック・ネットワークはxN クロック・ネットワークをドライブします。xN クロック・ネットワークは、これらの隣接トランシーバー・バンクのトランシーバー・チャネルに対し TX クロック・マルチプレクサーを供給します。

x6/xN ボンディングのデメリットx6/xN ボンディングには以下のデメリットがあります。

• 大データレートはトランシーバーの電源電圧によって制限されます。Arria 10 デバイス・データシートを参照してください。

• 大チャネルスパンは、トランスミッタ PLL を含むバンクから 2 つ上と 2 つ下のトランシーバー・バンクに限られています。このため、大 30 チャネルのスパンがサポートされています。

関連情報• xN クロックライン (369 ページ)


3.9.1.2. PLL フィードバック補償ボンディング

PLL フィードバック補償ボンディングでは、チャネルは、3 チャネルまたは 6 チャネルのトランシーバー・バンクとの物理的な位置に基づいて、結合したグループに分割されます。同じ 6 チャネル・トランシーバー・バンク内のすべてのチャネルは、同じ結合したグループに割り当てられます。

PLL フィードバック補償ボンディングでは、結合されたグループはそれぞれ、独自に組み合わせられた高速シリアルおよび低速パラレルクロックによってドライブされます。結合されたグループはそれぞれ、独自の PLL とマスター CGB を持っています。同じ位相関係を維持するために、異なるグループの PLL とマスター CGB は、同じリファレンス・クロックを共有します。

以下の手順は、PLL フィードバック補償ボンディングのプロセスを説明します。

1. 同じ入力リファレンス・クロックは、3 チャネルまたは 6 チャネルを持つ各トランシーバー・バンクでローカル PLL をドライブします。

2. ボンディング・グループのローカル PLL はマスター CGB をドライブします。

3. マスター CGB は x6 クロック・ネットワークを経由してボンディング・グループ内のトランシーバー・チャネルをドライブします。

4. マスター CGB のパラレル出力は、PLL へのフィードバック入力です。

5. このモードでは、すべてのチャネルは同一の入力リファレンス・クロックの位相に揃えられます。



380

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/arria-10/a10_datasheet.pdf


PLL フィードバック補償ボンディングを x6/xN ボンディング・モードと比較した際のメリット• データレートに制限はなく、PLL フィードバック補償ボンディングに使用される x6 クロック・ネット

ワークは使用するデバイスの大データレートで実行可能です。

• チャネルスパンに制限はなく、PLL フィードバック補償を使用してデバイスの側面全体が接合可能です。

PLL フィードバック補償ボンディングを x6/xN ボンディング・モードと比較した際のデメリット• PLL フィードバック補償ボンディングは、x6/xN ボンディングに比べより多くのリソースを使用しま

す。トランシーバー・バンクごとに 1 つの PLL と 1 つのマスター CGB が使用されるため、x6/xNボンディングよりも多く電力が消費されます。

• x6/xN ボンディングに比べてスキューが大きくなります。各トランシーバー・バンク間のリファレンス・クロック・スキューは、x6/xN ボンディングの xN クロック・ネットワークによるスキューよりも大きくなります。

• PLL のフィードバック・クロックは PLL からではなくマスター CGB から送られるので、PLL フィードバック補償ボンディング・モードはリファレンス・クロックに制限があります。PLL の N カウンター(リファレンス・クロック分周器) がバイパスされるので、任意のデータレートに対し有効なリファレンス・クロック周波数は 1 つだけになります。

• フィードバック補償ボンディングは、整数モードのみをサポートします。

注意: PLL フィードバック補償ボンディングのリファレンス・クロック・スキューを小化するためには、結合されたグループの中央付近にあるリファレンス・クロック入力を使用します。

x6/xN ボンディングを PLL フィードバック補償ボンディングと比較した際のメリット• x6/xN は、PLL フィードバック補償ボンディングに比べて消費するリソースは少なくなります。結合

されたグループ内のすべてのチャネルを駆動するには、1 つの PLL と 1 つのマスター CGB のみが必要です。

• x6/xN は、PLL フィードバック補償ボンディングに比べてスキューは少なくなります。

関連情報PLL フィードバック補償ボンディング・モードの実装方法 (396 ページ)

3.9.2. PMA ボンディングと PCS ボンディング

PMA および PCS ボンディングは、チャネルグループ内の PMA と PCS 両方の出力間におけるスキューを低減します。

PMA ボンディングでは、x6/xN ボンディングまたは PLL フィードバック補償ボンディングのいずれかが使用されます。PCS ボンディングでは、結合されたグループ内の一部の PCS 制御信号は、PCS 内部の専用ハードウェアを使用してスキュー調整されます。



381


図 -185: PMA ボンディングと PCS ボンディング

Slave PCSChannel

PMA

Slave PCSChannel

PMA

Master PCSChannel

PMA

Slave PCSChannel

PMA

Slave PCSChannel

PMA

Slave PCSChannel

PMA

DistributionDelay (Cycles)

4

2

0

2

4

6

StartingDelay (Cycles)

2

4

6

4

2

0

PMA ボンディングと PCS ボンディングには、マスターチャネルとスレーブチャネルの概念が用いられます。結合されたグループ内の 1 つの PCS チャネルがマスターチャネルとして選択され、それ以外はすべてスレーブチャネルとなります。すべてのチャネルが同じ状態にあり、かつ同時にデータ送信を開始するために、マスターチャネルはある開始条件を生成します。そして、この条件はすべてのスレーブチャネルに送信されます。この開始条件の信号を送信するには、2 つのパラレル・クロックサイクルの遅延が発生します。この信号は各 PCS チャネルを介してシーケンシャルに移動するので、チャネル毎にこの遅延が追加されます。各スレーブチャネルが使用する開始条件は、マスターチャネルからのスレーブチャネルの距離に基づいて遅延補償されます。これにより、すべてのチャネルが同じクロックサイクルで開始されることになります。

トランシーバー PHY IP は、マスター PCS チャネルとしてセンターチャネルを自動的に選択します。これにより、結合グループの合計開始遅延が小限に抑えられます。PLL フィードバック補償ボンディングでは、マスター PCS チャネルがボンディングされたグループの中央に配置されている場合、片側のすべてのチャネルをボンディングできます。

注意: PMA および PCS ボンディング信号は各 PCS ブロックを介して送信されるため、PMA および PCS の結合されたグループは連続して配置する必要があります。専用 RX シリアル入力と TX シリアル出力(例：GXBR4D_TX_CH0p と GXBR4D_TX_CH0n TX シリアル出力への PIN_BC7 およびPIN_BC8) へのピン・アサインメントを実行する際、チャネルの順序を維持する必要があります。チャネルは下から上への昇順で配置しなければいけません。ピン・アサインメント実行中にチャネルをスワップすると、エラーの原因となります。

3.9.3. チャネルの結合方法の選択

Arria 10 デバイスでは、ハード PCS ブロックによって明示的にサポートされる結合されたプロトコルに対しては PMA および PCS ボンディングを選択します。このようなプロトコルには、PCI Express、SFI-S、および 40GBASE-KR があります。



382


ハード PCS ブロックで結合されたプロトコルが明示的にサポートされていない場合、PMA-only ボンディングを選択します。例えば Interlaken プロトコルの場合、PMA-only ボンディングが使用され、IPを結合するソフト PCS は FPGA ファブリック内に実装されます。

3.9.4. スキューの計算方法

チャネル間の大スキューを計算するには、以下のパラメーターを使用します。

• PMA-PCS データパス・インターフェイス幅 (S)

• 各チャネルの FIFO リセットのデアサート間におけるパラレル・クロックサイクル数の大差 (N)

チャネル間スキューを計算する際、以下の 5 つのシナリオを考慮します。

• 非ボンディング

この場合、PMA と PCS の両方が非結合です。スキューは 0 UI から[ (S-1) + N*S] UI の範囲です。

• x6/xN クロック・ネットワークを使用する PMA ボンディング

この場合、PCS は非結合です。スキューは[0 to (N*S) ] UI + x6/xN クロックスキューの範囲です。

• PLL フィードバック補償クロック・ネットワークを使用する PMA ボンディング

この場合、PCS は非結合です。スキューは[0 to (N*S) ] UI + (リファレンス・クロックスキュー)+ (x6 クロックスキュー) の範囲です。

• x6/xN クロック・ネットワークを使用する PMA および PCS ボンディング

スキュー= x6/xN クロックスキューです。

• PLL フィードバック補償クロック・ネットワークを使用する PMA および PCS ボンディング

スキュー= (リファレンス・クロックスキュー) + (x6 クロックスキュー) です。

3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク

PLL フィードバックおよびカスケード・クロック・ネットワークは、デバイスの側面全体に及び、PLL フィードバック補償ボンディングおよび PLL カスケードに使用されます。



383


図 -186: PLL フィードバックおよびカスケード・クロック・ネットワーク

PLL Feedback and Cascading Clock Network

fPLL1

fbclk

refclk

C

ATX PLL 1

refclk

fbclk

Master CGB1

fPLL0

refclk

fbclk

C

ATX PLL 0

refclk

fbclk

Master CGB0

BidirectionalTristate Buffer

Bidirectional Tristate Buffer

0 1 2 3

refclk Linesfbclk LinesC, M, and CGB Outputs

Legend

Transceiver Bank

PLL CascadingPLL Feedback Compensation Bonding

Connection (1)

Connection (3)

Connection (2)

Connection (4)



384


PLL フィードバック補償ボンディングおよび PLL カスケードのサポートには、以下の接続があります。

1. fPLL の C カウンター出力は、feedback and cascading clock ネットワークをドライブします。

2. feedback and cascading clock ネットワークは、全 PLL の feedback clock 入力をドライブします。

3. feedback and cascading clock ネットワークは、全 PLL の reference clock 入力をドライブします。

4. master CGB’s parallel clock output は、feedback and cascading clock ネットワークをドライブします。

PLL カスケーディングでは、1 つの PLL の出力を別の PLL のリファレンス・クロック入力に接続するには、(1) と (3) の接続方法を使用します。

Arria 10 デバイスのトランシーバーは、fPLL 間のカスケード接続、および ATX PLL-fPLL 間 (専用 ATX PLL-fPLL カスケードパスを介して) のカスケード接続をサポートしています。カスケードチェーンには大 2 つの PLL しかサポートできません。

注意: fPLL をカスケード接続された fPLL (ダウンストリーム fPLL) として使用する場合は、fPLL のユーザー・リキャリブレーションが必要です。詳細については、「キャリブレーション」の章で「ユーザー・リキャリブレーション」の項を参照してください。

PLL フィードバック補償ボンディングでは、マスター CGB のパラレルクロック出力を PLL フィートバック・クロック入力ポートに接続するには、(2) と (4) の接続方法を使用します。

PLL フィードバック補償ボンディングは、xN ボンディングの代わりに使用することができます。PLL フィードバック補償ボンディングと xN ボンディング・コンフィグレーションの主な違いは、結合されたインターフェイスがトランシーバー・バンク内で小さなグループである 6 個の結合されたチャネルに分割されるという点にあります。各トランシーバー・バンク内の PLL (ATX PLL または ATX fPLL) は、トランスミッタ PLL として使用されます。全てのトランスミッタ PLL は 1 つの入力リファレンス・クロックを共有します。

xN ボンディング・コンフィグレーションでは、各ボンディング・グループが 1 つの PLL を使用します。PLL フィードバック補償ボンディングでは、結合されたグループが存在する各トランシーバー・バンクで1 つの PLL が使用されます。PLL フィードバック補償ボンディングには、トランシーバー・チャネルおよび PLL 自体のデータレートの制限以外、データレートに関する制限はありません。

フィードバック補償ボンディングを使用する場合、低速パラレルクロックは PLL のリファレンス・クロックと同じ周波数である必要があります。

コアを駆動する fPLL

fPLL は FPGA ファブリックを駆動するために使用することができます。入力リファレンス・クロックとfPLL 出力クロックの間の位相アライメントを確実にするには、fPLL を整数モードでコンフィグレーションする必要があります。ダイナミック・リコンフィグレーションを実行する場合は、次の図を参照してください。



385


図 -187: 分数と非位相整列

N CounterL Counter

fPLL M CounterC Counters

/2

/2

PFD VCOrefclk

PhaseMultiplexer

図 -188: 整数と位相整列

N CounterL Counter

fPLL M Counter

C Counters

/2

/2

PFD VCOrefclk

PhaseMultiplexer

PLL Feedback Clock Network



386


図 -189: 整数モードの位相整合および外部フィードバックpm_iqtxrx_t[5:0]

0 1 2 3 4 5

Ch5

4

6

fbclk

refclk

PMA_RX_CLKPMA_TX_CLK

RX pin (1)

RX pin (1)

RX pin (1)

RX pin (1)

RX pin (1)

RX pin (1)


ch5_iqtxrxclk_2

pm_iqtxrxclk_top[5:0]


ch5_iqtxrxclk_5

Ch4

4

6

fbclk

refclk



ch4_iqtxrxclk_4



ch4_iqtxrxclk_4

Ch3

4

6

fbclk

refclk



ch3_iqtxrxclk_0



ch3_iqtxrxclk_5

fPLL 1

6

4

refclk

fbclk

fpll_t_iqtxrxclk



C

LCPLL 1

6

4

refclk

fbclk

lc_t_iqtxrxclk



M

MasterCGB 1

注： (1) RX ピンはリファレンス・クロックとして使用されます。

位相アライメントのオプションを有効にする場合、fPLL をリキャリブレーションする必要があります。

1. fPLL IP を変更して fPLL のリコンフィグレーションを有効にします。

• Dynamic Reconfiguration タブで、Enable dynamic reconfiguration を ON にする

2. コアにロジックを作成し、次の手順を実行します。



387


• 内部フィードバックを選択するには、fPLL のオフセットアドレス 0x126[0]に 0x1 をリード・モディファイ・ライトする

• PreCISE に fPLL のリキャリブレーションをリクエストするには、fPLL のオフセットアドレス0x100 に 0x1 をリード・モディファイ・ライトしてから、fPLL のオフセットアドレス 0x000 に0x1 をリード・モディファイ・ライトする

• fPLL のオフセットアドレス 0x280 のビット 1 を監視し、このビットが 0 に変更するまで待機する。これはリキャリブレーションの完了を示す。fPLL がロックを達成していることを確認する

• 外部フィードバック・パスを選択するには、fPLL のオフセットアドレス 0x126[0]に 0x0 をリード・モディファイ・ライトする

3. fPLL ロック信号を監視し、fPLL がロックを達成するまで待機します。

関連情報• ユーザー・リキャリブレーション (557 ページ)

• PLL カスケード接続の実装 (398 ページ)

3.11. PLL およびクロック・ネットワークの使用

Arria 10 デバイスでは、PLL はネイティブ PHY の IP コアに統合されていないため、PL IP コアを個別にインスタンス化する必要があります。これまでのデバイスファミリーとは異なり、Quartus Prime ソフトウェアは PLL のマージを実行しませんが、このことはデザインプロセスにおいてより多くのコントロール、透明性、そして柔軟性を提供します。チャネル・コンフィグレーションと PLL の使用量を指定することができます。

関連情報PLL およびクロック・ネットワーク (338 ページ)

3.11.1. 非ボンディング・コンフィグレーション

非ボンディング・コンフィグレーションでは、高速シリアルクロックだけがトランスミッタ PLL からトランスミッタ・チャネルへ配線されます。低速パラレルクロックは、トランシーバー・チャネルに存在するローカルクロック生成ブロック (CGB) によって生成されます。非ボンディング・コンフィグレーションの場合、チャネルが互いに関連しておらず、フィードバック・パスは PLL にローカルであるため、チャネル間のスキューを計算することができません。また、クロック・ネットワークが適用するスキューは補正されません。

3.11.1.1. シングルチャネルの x1 非ボンディング・コンフィグレーションの実装

x1 非ボンディング・コンフィグレーションでは、PLL ソースは、トランシーバー・バンクに対してローカルであり、x1 クロック・ネットワークは PLL からトランスミッタ・チャネルへクロックを分配するために使用されます。

単一チャネルデザインの場合、PLL は、トランシーバー・チャネルにクロックを提供するために使用されます。



388


図 -190: シングルチャネルの x1 非ボンディング・コンフィグレーションを使用した PHY IP コアおよび PLLIP コアの接続例

Transceiver PLLInstance (5 GHz)

PLL

Native PHY Instance(1 CH Non-Bonded 10 Gbps)

TX Channel

このコンフィグレーションを実装するには、PLL の IP コアと PHY IP コアをインスタンス化し、上の図に示すように接続します。

シングルチャネルの x1 非ボンディング・コンフィグレーションの実装手順1. デザインでの使用を意図している PLL IP コア (ATX PLL、fPLL、あるいは CMU PLL) をインスタ

ンス化します。

• 手順についての詳細は、ATX PLL IP コアのインスタンス化 (344 ページ)、CMU PLL IP コアのインスタンス化 (360 ページ)、fPLL IP コアのインスタンス化 (352 ページ)を参照してください。

2. IP Parameter Editor を使用して PLL IP コアをコンフィグレーションします。

• ATX PLL IP コアの場合、マスター CGB は含めません。

• fPLL IP コアの場合、PLL feedback operation モードを direct に設定します。

• CMU PLL IP コアの場合、リファレンス・クロックとデータレートを指定します。特別なコンフィグレーションの規則は不要です。

3. IP Parameter Editor を使用してネイティブ PHY IP コアをコンフィグレーションします。

• Native PHY IP Core TX Channel bonding mode を Non Bonded に設定します。

4. PLL IP コアをネイティブ PHY IP コアへ接続します。PLL の tx_serial_clk 出力ポートをネイティブ PHY IP コアの対応する tx_serial_clk0 入力ポートへ接続します。このポートは、チャネルのローカル CGB への入力を表します。PLL への tx_serial_clk は、PLL によって生成される高速シリアルクロックを表します。

3.11.1.2. マルチチャネル x1 非ボンディング・コンフィグレーションの実装

このコンフィグレーションは、x1 非ボンディングの延長上にあるコンフィグレーションとなります。以下の例では、10 個のチャネルが PLL IP コアの 2 つのインスタンスに接続されています。 x1 クロック・ネットワークを使用する PLL は、同じトランシーバー・バンク内で 6 つのチャネルまでしかまたがることができないため、2 つの PLL インスタンスが必要となります。残りの 4 チャネルにクロックを提供するためには、2 つ目の PLL インスタンスが必要となります。

10 個のチャネルは結合されておらず、また関係性もないため、2 つ目の PLL インスタンスには別のPLLのタイプを使用することができます。2 つ以上の PLL IP コアを使用し、それぞれの PLL が別々のチャネルをドライブするように設定することも可能です。異なるデータレートで動作するチャネルがいくつかある場合、それぞれのチャネルをドライブするには PLL が別に必要となります。



389


図 -191: マルチチャネル x1 非ボンディング・コンフィグレーションを使用した PHY IP コアおよび PLL IP コアの接続例


fPLL


fPLL


TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

Legend:

TX channels placed in the adjacent transceiver bank.

TX channels placed in the same transceiver bank.

マルチチャネル x1 非ボンディング・コンフィグレーションの実装手順1. デザインでの使用を意図している PLL IP コア (ATX PLL、fPLL、あるいは CMU PLL) を選択し、

インスタンス化します。

• 手順についての詳細は、ATX PLL IP コアのインスタンス化 (344 ページ)、CMU PLL IP コアのインスタンス化 (360 ページ)、fPLL IP コアのインスタンス化 (352 ページ)を参照してください。


• ATX PLL IP コアの場合、マスター CGB は含めません。デザインで ATX PLL IP コアと 6 つ以上のチャネルを使用する場合、x1 非ボンディング・コンフィグレーションは適切なオプションではありません。ATX PLL IP コアを使用し、ネイティブ PHY IP コアで 6 つ以上のチャネルを使用する場合には、マルチチャネル xN 非ボンディングまたはマルチチャネル x1/xN 非ボンディングが必要なコンフィグレーションです。

• マルチチャネル xN 非ボンディング・コンフィグレーションの実装の項の図 192 (391 ページ)、またはマルチチャネル x1/xN 非ボンディングの例の図 193 (393 ページ)を参照してください。

• fPLL IP コアの場合、PLL feedback operation モードを direct に設定します。

• CMU PLL IP コアの場合、リファレンス・クロックとデータレートを指定します。特別なコンフィグレーションの規則は不要です。




390


• Native PHY IP core TX Channel bonding mode を Non-Bonded に設定します。

• チャネル数をデザイン要件に合うように設定します。この例では、チャネル数は 10 に設定してあります。

4. PLL IP コアをネイティブ PHY IP コアへ接続するため、トップレベル・ラッパーを作成します。

• PLL IP コアの tx_serial_clk 出力ポートは高速シリアルクロックを表します。

• ネイティブ PHY IP コアには、 (この例では) 10 個の tx_serial_clk input ポートがあります。各ポートはトランシーバー・チャネルのローカル CGB の入力に対応します。

• 上記の図では、初の 6 個の tx_serial_clk input を 1 つ目のトランシーバー PLLインスタンスへ接続します。

• 残りの 4 個の tx_serial_clk input を 2 つ目のトランシーバー PLL インスタンスへ接続します。

3.11.1.3. マルチチャネル xN 非ボンディング・コンフィグレーションの実装

xN 非ボンディング・コンフィグレーションを使用すると、PLL リソースの数および使用されるリファレンス・クロックソースを低減することができます。

図 -192: マルチチャネル xN 非ボンディング・コンフィグレーションを使用した PHY IP コアおよび PLL IPコアの接続例この例では、2 つのトランシーバー・バンクにわたって 10 個のチャネルをドライブするために同じ PLL が使用されています。


ATX PLL


TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

MasterCGB

xN

x1 x6

Legend:





391


マルチチャネル xN 非ボンディング・コンフィグレーション実装の手順1. マルチチャネル xN 非ボンディング・コンフィグレーションには、ATX PLL あるいは fPLL のどちら

かを使用することができます。

• 手順の詳細については ATX PLL IP コアのインスタンス化 (344 ページ)あるいは fPLL IPコアのインスタンス化 (352 ページ)を参照してください。

• CMU PLL ではマスター CGB をドライブすることができないため、この例では ATX PLL あるいは fPLL のみを使用することができます。

2. IP Parameter Editor を使用して PLL IP コアをコンフィグレーションします。IncludeMaster Clock Generation Block をイネーブルします。


• Native PHY IP core TX Channel bonding mode を Non-Bonded に設定します。

• チャネル数をデザイン要件に合うように設定します。この例では、チャネル数は 10 に設定してあります。


• この例では、PLL IP コアに mcgb_serial_clk 出力ポートが存在します。これは xN クロックラインを表します。

• (この例では) ネイティブ PHY IP コアには、10 個の tx_serial_clk input ポートが存在します。各ポートはトランシーバー・チャネルのローカル CGB の入力に対応します。

• 上の図にあるように、PLL IP コアの mcgb_serial_clk 出力ポートをネイティブ PHY IPコアの 10 個の tx_serial_clk input ポートに接続します。



392


図 -193: マルチチャネル x1/xN 非ボンディングの例ATX PLL IP コアは tx_serial_clk 出力ポートを備えています。このポートは、PLL として同じトランシーバー・バンク内に位置する 6 つのチャネルをクロッキングするためにオプションで使用することができます。これらのチャネルは、x1 ネットワークによってクロックされます。トランシーバー・バンク外に位置する残りの 4 つのチャネルは、xN クロック・ネットワークによってクロッキングされます。


ATX PLL


TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

CGB

x1

xN

Legend::



3.11.2. 結合コンフィグレーション

結合コンフィグレーションでは、高速シリアルクロックおよび低速パラレルクロックの両方が、トランスミッタ PLL からトランスミッタ・チャネルへ配線されます。この場合、各チャネル内のローカル CGB はバイパスされ、マスター CGB によって生成されたパラレルクロックは、ネットワークのクロッキングに使用されます。

結合コンフィグレーションでは、チャネル間のトランシーバー・クロックスキューが小化されます。PCIeや XAUI などのプロトコルを実装するには、チャネル・ボンディングに結合コンフィグレーションを使用します。



393


3.11.2.1. x6/xN ボンディング・モードの実装

図 -194: x6/xN ボンディング・モードを使用した PHY IP コアおよび PLL IP コアの接続例


ATX PLL

Native PHY Instance(10 CH x6/xN Bonding 10 Gbps)

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

Master

xN

x6

xN

xN

xN

x6

x6

x6

x6

x6

x6

Legend::



CGBx1

x6/xN ボンディング・コンフィグレーションの実装手順1. x6/xN ボンディング・コンフィグレーションに向けて ATX PLL あるいは fPLL をインスタンス化す

ることができます。

• 詳細な手順については、ATX PLL IP コアのインスタンス化 (344 ページ)または fPLL IP コアのインスタンス化 (352 ページ)を参照してください。CMU PLL ではマスター CGB をドライブすることができないため、ボンディング・コンフィグレーションには ATX PLL あるいはfPLL だけが使用可能です。

2. IP Parameter Editor を使用して PLL IP コアをコンフィグレーションします。IncludeMaster Clock Generation Block および Enable bonding クロック出力ポートをイネーブルします。


• Native PHY IP TX Channel bonding mode を PMA bonding あるいはPMA/PCS bonding のいずれかに設定します。

• デザインで必要なチャネル数を設定します。この例では、チャネル数は 10 に設定されています。




394


• この例では、PLL IP コアに幅[5:0]の tx_bonding_clocks 出力バスが存在します。

• ネイティブ PHY IP コアにはトランシーバー・チャネルの数 (この例では 10 個) で乗算された幅[5:0]を持つ tx_bonding_clocks 入力バスが存在します。10 個のチャネルであれば、バス幅は[59:0]となります。

注意: tx_bonding_clocks を接続する間は、 Quartus Prime ソフトウェアのフィッターエラーを回避するために tx_serial_clk には触れないようにします。

• チャネルの個数に合わせて PLL[5:0]の出力を複製し、PLL IP コアを PHY IP コアに接続します。チャネルの個数が 10 であれば、入力ポート接続への Verilog 構文は.tx_bonding_clocks ({10{tx_bonding_clocks_output}}) となります。

注意: 上の図は、10 個のチャネルを持つ非ボンディング・コンフィグレーションの例に類似していますが、x6/xN のボンディング・コンフィグレーションではトランシーバー・チャネルのクロック入力ポートがローカル CGB をバイパスしています。この内部接続は、Native PHY Channel bonding mode がBonded に設定されている場合に処理されます。

図 -195: x6/xN ボンディング・モードにおける内部チャネル接続

CDR

CGBCh 0

CDR

CGBCh 1

CDR

CGBCh 2

(1)

注：(1) ボンディング・モードでは、ローカルCGB はクロック入力ポートによってバイパスされます。

(1)

(1)

関連情報xN クロックライン (369 ページ)

xN クロック・ネットワーク・スパンに関する情報です。



395


3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法

このボンディング・モードを選択すると、xN ボンディング・モードで設定されていたチャネルスパンの制限が取り除かれます。これは、全てのチャネルを複数ボンディング・グループに分割することで達成されます。

図 -196: PLL フィードバック補償ボンディングを使用した PHY IP コアと PLL IP コアの接続方法


fPLL

Native PHY Instance(10 CH Bonded 10 Gbps)

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

TX Channel

CGB x6

x6

Feedback Clock


fPLL CGB

Feedback Clock

Legend:

Reference clock



データレートは、x6 ネットワーク速度の範囲内で制限されます。PLL フィードバック補償ボンディングの使用にあたってのデメリットは、より多くの PLL リソースを消費することです。各トランシーバー・バンクは 1 つの PLL と 1 つのマスター CGB を消費します。

PLL フィードバック補償ボンディング・モードでは、リファレンス・クロックスキューが結合されたグループの PLL 間で小となることを確実にするため、N カウンター (リファレンス・クロック分周器) はバイパスされます。N カウンターがバイパスされるので、PLL リファレンス・クロックには任意のデータレートに対し固定値があります。

PLL IP Core Parameter Editor ウィンドウでは、PLL reference clock frequency ドロップダウン・メニューで必要なデータレートが表示されます。

PLL フィードバック補償ボンディング・コンフィグレーションの実装手順1. デザインでの使用を意図している PLL IP コア (ATX PLL または fPLL) をインスタンス化します。

手順の詳細については、ATX PLL IP コアのインスタンス化 (344 ページ)あるいは fPLL IP コアのインスタンス化 (352 ページ)を参照してください。CMU PLL ではマスター CGB をドライブすることができないため、フィードバック補償ボンディングには ATX PLL あるいは fPLL だけが使用可能です。




396


• ATX PLL を使用している場合、以下のコンフィグレーション・セッティングを設定します。

— Master Clock Generation Block タブで、

• Include Master Clock Generation Block をイネーブルする

• Enable Bonding Clock output ports をオンにする

• Enable feedback compensation bonding をオンにする

— Dynamic Reconfiguration タブで、

• Enable dynamic reconfiguration をオンにする

• fPLL を使用している場合、以下のコンフィグレーション・セッティングを設定します。

— PLL タブで、

• PLL Feedback type を feedback compensation bonding に設定する

— Master Clock Generation Block タブで、

• Enable Bonding Clock output ports をオンにする

— Dynamic Reconfiguration タブで、

• Enable dynamic reconfiguration をオンにする


• Native PHY IP core TX Channel bonding mode を PMA bonding あるいはPMA/PCS bonding のいずれかに設定します。

• Enable dynamic reconfiguration をオンにします。


• この例では、PLL IP コアに幅[5:0]の tx_bonding_clocks 出力バスが存在します。

• ネイティブ PHY IP コアにはトランシーバー・バンク内のチャネル数 (この例ではトランシーバー・バンクには 6 個のチャネルがあります) で乗算された幅[5:0]のtx_bonding_clocks 入力バスが存在します。

• x6/xN ボンディング・モードとは異なり、このモードでは PLL を複数回インスタンス化する必要があります (結合されたグループの一部であるトランシーバー・バンクそれぞれに対して 1つの PLL が必要です)。使用するそれぞれのトランシーバー・バンクにつき 1 つの PLL をインスタンス化します。

• 各 PLL から ( 大で) 6 つのチャネルへ同じトランシーバー・バンク内でtx_bonding_clocks 出力を接続します。

• 結合されたグループで使用されるトランシーバー・チャネルの個数に合わせて PLL[5:0]の出力を複製し、PLL IP コアを PHY IP コアに接続します。

パワーアップ・キャリブレーション後に PLL をリキャリブレーションする手順1. ダイナミックに PLL をリコンフィグレーションして、マスター CGB からのフィードバックを PLL か

らのフィードバックに変更します。



397


• ATX PLL の場合、ATX PLL のオフセットアドレス 0x110[2]に 0x1 をリード・モディファイ・ライトします。

• fPLL の場合、fPLL のオフセットアドレス 0x126[0]に 0x1 をリード・モディファイ・ライトします。

2. PLL をリキャリブレーションします。

3. リキャリブレーションが完了したら、PLL がロックを達成していることを確認します。ダイナミックにPLL をリコンフィグレーションし、マスター CGB からのフィードバックに変更します。

• ATX PLL の場合、ATX PLL のオフセットアドレス 0x110[2]に 0x0 をリード・モディファイ・ライトします。

• fPLL の場合、fPLL のオフセットアドレス 0x126[0]に 0x0 をリード・モディファイ・ライトします。

4. ATX PLL または fPLL によって駆動されるすべてのボンディングされたチャネルの TX PMA をリキャリブレーションします。

注意: この 10 チャネルの例では、2 つの ATX PLL がインスタンス化されています。ネイティブ PHY IP コア上の 6 個の tx_bonding_clocks チャネルは、1 つ目の ATX PLL に接続され、残りの 4 個のチャネルは 2 つ目の ATX PLL の tx_bonding_clock 出力に接続されます。

関連情報• ATX PLL リキャリブレーション (559 ページ)

• フラクショナル PLL (fPLL) リキャリブレーション (560 ページ)

• PMA リキャリブレーション (560 ページ)

3.11.3. PLL カスケード接続の実装

PLL のカスケード接続では、1 つ目の PLL 出力が 2 つ目の PLL への入力リファレンス・クロックを供給します。

たとえば、入力リファレンス・クロックの周波数が固定されており、意図するデータレートが入力リファレンス・クロックの整数倍でない場合、正確なリファレンス・クロック周波数の生成に 1 つ目の PLL を使用することができます。この出力は、2 つ目の PLL への入力リファレンス・クロックとして供給されます。2つ目の PLL は、意図するデータレートに必要なクロック周波数を生成します。

Arria 10 デバイスのトランシーバーは、fPLL 間のカスケード接続をサポートしています。OTN およびSDI アプリケーションでは、Arria 10 プロダクション・シリコンで ATX PLL を fPLL にカスケード接続するための専用クロックパスがあります。カスケーディング・チェーンでは大 2 つの PLL のみがサポートされます。

注意: fPLL をカスケード接続された fPLL (ダウンストリーム fPLL) として使用する場合は、fPLL のユーザー・リキャリブレーションが必要です。詳細については、「キャリブレーション」の章で「ユーザー・リキャリブレーション」の項を参照してください。



398


図 -197: PLL のカスケード接続

pll_refclk0 hssi_pll_cascade_clk

pll_powerdown pll_locked

pll_refclk0

pll_powerdown

fPLL (Cascade Source) fPLL (Transceiver PLL)

fPLL 間のカスケード接続の実装手順1. fPLL IP コアをインスタンス化します。詳細な手順については、fPLL IP コアのインスタンス化

(352 ページ)を参照してください。

2. Parameter Editor で fPLL IP コアに対し以下のコンフィグレーション・セッティングを設定します。

• fPLL Mode を Cascade Source に設定します。

• Desired output clock frequency を設定します。

3. fPLL IP コア (PLL カスケード・コンフィグレーションの 2 番目の PLL) をインスタンス化します。詳細な手順については、fPLL IP コアのインスタンス化 (352 ページ)を参照してください。

4. 設定したいデータレートとリファレンス・クロック周波数に 2 番目の fPLL IP コアをコンフィグレーションします。2 番目の fPLL のリファレンス・クロックの周波数を、初の fPLL の出力周波数と等しくなるように設定します。

5. 上記の図に示すように、fPLL IP コア (カスケードソース) を fPLL IP コア (トランシーバー PLL)に接続します。次の接続を確認してください。

• fPLL に出力ポート hssi_pll_cascade_clk があります。このポートを 2 番目の fPLLの pll_refclk0 ポートに接続します。

6. 送信元 (アップストリーム) の fPLL 帯域幅を Low に設定し、宛先 (ダウンストリーム) fPLL 帯域幅を High に設定します。

7. デバイスの電源投入時に入力リファレンス・クロックが使用可能な場合、パワーアップのキャリブレーション中に初の PLL がキャリブレーションされます。2 番目の PLL は、リキャリブレーションする必要があります。ユーザー・リキャリブレーションの項を参照してください。入力リファレンス・クロックは、デバイスの電源投入時に使用できない場合、初の PLL のためのキャリブレーションを再実行します。初の PLL がキャリブレーションされた後、2 番目の PLL をリキャリブレーションします。

備考：• ネイティブ PHY インスタンスに特別な設定は必要ありません。

• OTN および SDI ジッター要件に対処するために ATX PLL-fPLL カスケードモードが追加されています。このモードでは、ATX PLL はフラクショナル・モードで比較的に高く、そしてクリーンな基準周波数を生成します。この基準が整数モードで動作している fPLL をドライブします。カスケード接続された 2 つの PLL は全体で、任意のデータレートに対し必要な周波数を合成します。

関連情報ユーザー・リキャリブレーション (557 ページ)



399


3.11.4. ミックスとマッチデザインの例

Arria 10 トランシーバー・アーキテクチャーでは、ネイティブ PHY IP コアと PLL IP コアスキームがそれぞれ独立しているため、デザインに高い柔軟性をもたらします。PLL の共有、およびデータレートのリコンフィグレーションが容易に実行可能です。以下のデザイン例は、PLL の共有、およびボンディング・コンフィグレーションと非ボンディング・コンフィグレーション両方のクロック・コンフィグレーションを示しています。

図 -198: ミックスとマッチデザインの例

Transceiver Bank

Transceiver Bank

ATX PLL4 GHz

Transceiver Bank

fPLL, 5.15625 GHz

Transceiver Bank

fPLL5.15625 GHz

Interlaken 12.5G

1.25G

Interlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5G

Interlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5G10GBASE-KR10GBASE-KR

10GBASE-KR10GBASE-KR

1.25G1.25G1.25G

PCIe Gen 1/2/3 x8

1.25G GbE1.25G GbE

PCIe Gen 1/2/3 x8PCIe Gen 1/2/3 x8PCIe Gen 1/2/3 x8

PCIe Gen 1/2/3 x8PCIe Gen 1/2/3 x8PCIe Gen 1/2/3 x8PCIe Gen 1/2/3 x8UnusedUnused

Transceiver Bank

ATX PLL6.25 GHz MCGB

xN

x6

x1

xN

x6MCGB

fPLL2.5 GHz mcgb_aux_clk0

fPLL, 625 MHz x1

x1

Interlaken12.5G10GBASE-KR1.25G/9.8G/10.3125G

Legend1.25G GbEPCIe Gen 1/2/3Unused channel



400


PLL インスタンス

この例では、2 つの ATX PLL インスタンスと 5 つの fPLL インスタンスが使用されています。各 PLL インスタンスに対して適切なリファレンス・クロックを選択してください。IP Catalog には、利用可能なPLL がリストされています。

PLL IP コアに対しては、次のデータレートとコンフィグレーション設定を使用してください。

• トランシーバー PLL インスタンス 0：6.25 GHz の出力クロック周波数を持つ ATX PLL

— マスター CGB とボンディング出力クロックをイネーブルします。

• トランシーバー PLL インスタンス 1：5.1625 GHz の出力クロック周波数を持つ fPLL



— Use as Transceiver PLL オプションを選択します。


— Enable PCIe* clock output port オプションを選択します。

— Use as Transceiver PLL オプションを選択します。

• Protocol mode を PCIe Gen2 に設定します。

— Use as Core PLL オプションを選択します。

• Desired frequency を 0ps の位相シフトを持つ 500 MHz に設定します。

• トランシーバー PLL インスタンス 6：4 GHz の出力クロック周波数を持つ ATX PLL

— マスター CGB とボンディング出力クロックをイネーブルします。

— Enable PCIe clock switch interface オプションを選択します。

— Number of Auxiliary MCGB Clock Input ports を 1 に設定します。

ネイティブ PHY IP コアのインスタンス

PLL とクロック・ネットワークの接続に関するガイドライン• チャネルが 10 個ある結合グループを持つ 12.5 Gbps の Interlaken では、

tx_bonding_clocks をトランシーバー PLL の tx_bonding_clocks 出力ポートに接続します。全 10 の結合チャネルのために、この接続を行います。この接続は、結合されたグループのすべてのチャネルに到達するために、マスター CGB と x6/xN クロックラインを使用します。

• 10GBASE-KR PHY IP の初の 2 つのインスタンスの tx_serial_clk ポートを PLL インスタンス 1 (5.1625 GHz の fPLL) の tx_serial_clk ポートに接続します。この接続は、トランシーバー・バンク内の x1 クロックラインを使用します。

• 10GBASE-KR PHY IP の残りの 2 つのインスタンスの tx_serial_clk ポートを PLL インスタンス 2 (5.1625 GHz の fPLL) の tx_serial_clk ポートに接続します。この接続は、トランシーバー・バンク内の x1 クロックラインを使用します。



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