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インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

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A10-HANDBOOK | 2017.06.21

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目次

1 Arria® 10 デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール................... 71.1 LAB...................................................................................................................... 7

1.1.1 MLAB........................................................................................................ 81.1.2 ローカル・インターコネクトおよびダイレクト・リンク・インターコネクト ..............................91.1.3 共有演算チェーン・インターコネクトおよびキャリー・チェーン・インターコネクト ................. 101.1.4 LAB コントロール信号...................................................................................111.1.5 ALM リソース ............................................................................................ 121.1.6 ALM 出力 .................................................................................................13

1.2 ALM 動作モード ..................................................................................................... 141.2.1 ノーマルモード ...........................................................................................141.2.2 拡張 LUT モード..........................................................................................171.2.3 演算モード.................................................................................................181.2.4 共有演算モード .......................................................................................... 20

1.3 LAB 消費電力管理手法 .............................................................................................211.4 改訂履歴...............................................................................................................21

2 Arria® 10 デバイスにおけるエンベデッド・メモリー・ブロック...........................................................222.1 エンベデッド・メモリーの種類........................................................................................22

2.1.1 Arria® 10 デバイスのエンベデッド・メモリー容量...................................................232.2 Arria® 10 デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン................................. 23

2.2.1 メモリーブロックの選択の検討事項.................................................................... 232.2.2 ガイドライン : 外部の競合解決を実装する............................................................242.2.3 ガイドライン : Read-During-Write 動作をカスタマイズする.....................................242.2.4 ガイドライン : パワーアップ状態およびメモリーの初期化.......................................... 272.2.5 ガイドライン : クロッキングをコントロールして消費電力を削減する..............................28

2.3 エンベデッド・メモリーの機能........................................................................................282.4 エンベデッド・メモリー・モード.......................................................................................29

2.4.1 シングルポート・モードでのエンベデッド・メモリー・コンフィグレーション..........................302.4.2 デュアルポート・モードでのエンベデッド・メモリー・コンフィグレーション.......................... 31

2.5 エンベデッド・メモリーのクロッキング・モード..................................................................... 322.5.1 各メモリーモードでのクロッキング・モード............................................................ 322.5.2 クロッキング・モードでの非同期クリアー...............................................................332.5.3 同時の読み取り / 書き込みでの出力読み取りデータ.................................................332.5.4 クロッキング・モードでの独立クロックイネーブル.....................................................33

2.6 メモリーブロックでのパリティービット............................................................................. 332.7 エンベデッド・メモリー・ブロックでのバイトイネーブル........................................................... 34

2.7.1 メモリーブロックでのバイト・イネーブル・コントロール...............................................342.7.2 データバイト出力......................................................................................... 342.7.3 RAM ブロックの動作.....................................................................................35

2.8 メモリーブロックのパックモード・サポート.........................................................................352.9 メモリーブロックのアドレス・クロック・イネーブルのサポート................................................... 352.10 メモリーブロックの非同期クリアー............................................................................... 372.11 メモリーブロックの誤り訂正コードのサポート.................................................................. 38

2.11.1 誤り訂正コードの真理値表.............................................................................38

目次

インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック2

2.12 改訂履歴............................................................................................................. 39

3 Arria® 10 デバイスにおける可変精度 DSP ブロック................................................................... 403.1 Arria® 10 デバイスでサポートされる動作モード............................................................... 40

3.1.1 特性........................................................................................................ 413.2 リソース................................................................................................................423.3 デザインの検討事項.................................................................................................. 44

3.3.1 動作モード.................................................................................................453.3.2 固定小数点演算での内部係数とプリアダー............................................................453.3.3 固定小数点演算でのアキュムレーター................................................................. 463.3.4 チェーンアウト加算器.................................................................................... 46

3.4 ブロック・アーキテクチャー.......................................................................................... 463.4.1 入力レジスターバンク....................................................................................483.4.2 パイプライン・レジスター................................................................................. 503.4.3 固定小数点演算でのプリアダー.........................................................................513.4.4 固定小数点演算での内部係数...........................................................................513.4.5 マルチプライヤー数...................................................................................... 513.4.6 加算器......................................................................................................513.4.7 固定小数点演算のアキュムレーターとチェーンアウト加算器....................................... 523.4.8 固定小数点演算のシストリック・レジスター............................................................523.4.9 固定小数点演算のダブル累算レジスター..............................................................533.4.10 出力レジスターバンク.................................................................................. 53

3.5 動作モードの説明.....................................................................................................533.5.1 固定小数点演算の動作モード........................................................................... 543.5.2 浮動小数点演算の動作モード........................................................................... 60

3.6 改訂履歴...............................................................................................................67

4 Arria 10 デバイスにおけるクロック・ネットワークおよび PLL.......................................................... 694.1 クロック・ネットワーク................................................................................................69

4.1.1 Arria 10 デバイスのクロックリソース................................................................ 704.1.2 階層クロック・ネットワーク...............................................................................724.1.3 クロック・ネットワークのタイプ.......................................................................... 744.1.4 クロック・ネットワーク・ソース........................................................................... 774.1.5 クロック・コントロール・ブロック........................................................................ 784.1.6 クロック・パワーダウン................................................................................... 814.1.7 クロックイネーブル信号..................................................................................81

4.2 Arria 10 の PLL.....................................................................................................824.2.1 PLL 使用率................................................................................................ 844.2.2 PLL のアーキテクチャー................................................................................. 844.2.3 PLL コントロール信号................................................................................... 854.2.4 クロック・フィードバック・モード......................................................................... 854.2.5 クロックの逓倍と分周.................................................................................... 864.2.6 プログラマブル位相シフト.............................................................................. 874.2.7 プログラマブル・デューティー・サイクル................................................................ 874.2.8 PLL のカスケード接続................................................................................... 884.2.9 入力リファレンス・クロックソース....................................................................... 884.2.10 クロック・スイッチオーバー............................................................................. 884.2.11 PLL リコンフィグレーションおよびダイナミック位相シフト........................................94

目次


4.3 改訂履歴...............................................................................................................94

5 Arria 10 デバイスにおける I/O と高速 I/O............................................................................ 975.1 Arria 10 デバイスにおける I/O と差動 I/O バッファー....................................................... 985.2 Arria 10 デバイスにおける I/O 規格と電圧レベル............................................................. 99

5.2.1 Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート.................................. 995.2.2 Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート.................................. 1005.2.3 Arria 10 デバイスにおける I/O 規格の電圧レベル...............................................1015.2.4 Arria 10 デバイスにおける MultiVolt I/O インターフェイス....................................102

5.3 Arria 10 デバイスにおけるインテル FPGA I/O IP コア.....................................................1025.4 Arria 10 デバイスにおける I/O リソース...................................................................... 102

5.4.1 Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置.................... 1035.4.2 Arria 10 デバイスにおける GPIO バッファーと LVDS チャネル................................1085.4.3 Arria 10 デバイスにおける I/O バンクのグループ............................................... 1115.4.4 Arria 10 デバイスにおける I/O バーティカル・マイグレーション................................117

5.5 Arria 10 デバイスにおける I/O のアーキテクチャーと一般機能............................................1185.5.1 Arria 10 デバイスの I/O エレメント構造..........................................................1185.5.2 Arria 10 デバイスの I/O ピンの機能...............................................................1205.5.3 Arria 10 デバイスのプログラマブル IOE 機能................................................... 1215.5.4 Arria 10 デバイスにおけるオンチップ I/O 終端.................................................. 1265.5.5 Arria 10 デバイスの外部 I/O 終端.................................................................135

5.6 Arria 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA............................. 1445.6.1 SERDES 回路 .........................................................................................1455.6.2 Arria 10 デバイスでサポートされる SERDES I/O 規格........................................ 1465.6.3 Arria 10 デバイスの差動トランスミッター.........................................................1475.6.4 Arria 10 デバイスの差動レシーバー................................................................1485.6.5 Arria 10 デバイスの PLL とクロッキング.......................................................... 1565.6.6 Arria 10 デバイスのタイミングと適化........................................................... 168

5.7 Arria 10 デバイスにおける I/O および高速 I/O の使用.................................................... 1745.7.1 Arria 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン.................... 1745.7.2 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在........................1755.7.3 ガイドライン : パワーシーケンス中に I/O ピンをドライブしない................................ 1765.7.4 ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用....................................... 1775.7.5 ガイドライン : 大 DC 電流制限....................................................................1775.7.6 ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化.............................1775.7.7 ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア.................................1785.7.8 ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の小化......................... 1785.7.9 ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用............... 179

5.8 改訂履歴............................................................................................................. 180

6 Arria 10 デバイスにおける外部メモリー・インターフェイス........................................................... 1846.1 Arria 10 外部メモリー・インターフェイス・ソリューションの主な特徴.......................................1846.2 Arria 10 デバイスでサポートされるメモリー規格.............................................................1856.3 Arria 10 デバイスでの外部メモリー・インターフェイス幅.....................................................1866.4 Arria 10 デバイスでの外部メモリー・インターフェイス I/O ピン............................................ 187

6.4.1 ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用............... 1876.5 Arria 10 デバイスパッケージのメモリー・インターフェイスのサポート......................................188

6.5.1 ECC 付き DDR3 x40 の Arria 10 パッケージサポート......................................... 189

目次


6.5.2 ECC シングルおよびデュアルランク付き DDR3 x72 の Arria 10 パッケージサポート..... 1916.5.3 ECC 付き DDR4 x40 の Arria 10 パッケージサポート......................................... 1936.5.4 ECC シングルランク付き DDR4 x72 の Arria 10 パッケージサポート....................... 1956.5.5 ECC デュアルランク付き DDR4 x72 の Arria 10 パッケージサポート....................... 1976.5.6 Arria 10 における HPS 外部メモリー・インターフェイスの接続................................. 198

6.6 Arria 10 デバイスでの外部メモリー・インターフェイス....................................................... 2026.6.1 ピンポン PHY IP........................................................................................203

6.7 Arria 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー.................................2046.7.1 I/O バンク.............................................................................................. 2046.7.2 I/O AUX................................................................................................214

6.8 改訂履歴............................................................................................................. 216

7 Arria 10 デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード................................................................................................................. 2187.1 エンハンスト・コンフィグレーションおよびプロトコルを介したコンフィグレーション....................... 2187.2 コンフィグレーション手法..........................................................................................219

7.2.1 アクティブシリアル (AS) コンフィグレーション.................................................... 2207.2.2 パッシブシリアル (PS) コンフィグレーション.......................................................2297.2.3 ファースト・パッシブ・パラレル (FPP) コンフィグレーション.......................................2337.2.4 JTAG コンフィグレーション............................................................................237

7.3 コンフィグレーションの詳細....................................................................................... 2407.3.1 MSEL ピンの設定.......................................................................................2407.3.2 CLKUSR................................................................................................. 2417.3.3 コンフィグレーション・シーケンス..................................................................... 2427.3.4 コンフィグレーション・タイミング波形................................................................ 2457.3.5 コンフィグレーション時間の見積り................................................................... 2487.3.6 デバイス・コンフィグレーション・ピン..................................................................2497.3.7 コンフィグレーション・データの圧縮.................................................................. 252

7.4 アクティブシリアル手法を使用したリモート・システム・アップグレード....................................... 2537.4.1 コンフィグレーション・イメージ........................................................................ 2547.4.2 リモート・アップデート・モードでのコンフィグレーション・シーケンス............................. 2567.4.3 リモート・システム・アップグレード回路...............................................................2577.4.4 リモート・システム・アップグレード回路のイネーブル化............................................ 2577.4.5 リモート・システム・アップグレード・レジスター...................................................... 2587.4.6 リモート・システム・アップグレード・ステート・マシン................................................ 2597.4.7 ユーザー・ウォッチドッグ・タイマー.................................................................... 259

7.5 デザイン・セキュリティー............................................................................................2607.5.1 セキュリティー・キーの種類.............................................................................2617.5.2 セキュリティー・モード.................................................................................. 2627.5.3 Arria 10 Qcrypt セキュリティー・ツール............................................................2637.5.4 デザイン・セキュリティーの実装........................................................................264

7.6 改訂履歴............................................................................................................. 265

8 Arria 10 デバイスにおける SEU の緩和................................................................................. 2688.1 SEU 緩和の概要....................................................................................................268

8.1.1 SEU 緩和アプリケーション............................................................................2688.1.2 コンフィグレーション RAM............................................................................ 2688.1.3 エンベデッド・メモリー..................................................................................269

目次


8.2 Arria 10 における緩和手法...................................................................................... 2698.2.1 メモリーブロックの誤り訂正コードのサポート...................................................... 2708.2.2 CRAM でのエラー検出訂正........................................................................... 270

8.3 仕様...................................................................................................................2798.3.1 エラー検出周波数.......................................................................................2798.3.2 エラー検出時間......................................................................................... 2798.3.3 EMR アップデート間隔.................................................................................2808.3.4 エラー訂正時間......................................................................................... 281

8.4 改訂履歴............................................................................................................. 281

9 Arria 10 デバイスにおける JTAG バウンダリー・スキャン・テスト................................................... 2839.1 BST 動作コントロール.............................................................................................283

9.1.1 IDCODE ................................................................................................ 2839.1.2 サポートされる JTAG 命令............................................................................ 2849.1.3 JTAG セキュアモード ..................................................................................2869.1.4 JTAG プライベート命令................................................................................286

9.2 JTAG 動作での I/O 電圧..........................................................................................2869.3 BST の実行..........................................................................................................2879.4 IEEE Std. 1149.1 BST 回路を有効または無効にする ......................................................2889.5 IEEE Std. 1149.1 バウンダリー・スキャン・テストのガイドライン........................................... 2899.6 IEEE Std. 1149.1 バウンダリー・スキャン・レジスター....................................................... 289

9.6.1 Arria 10 デバイス I/O ピンのバウンダリー・スキャン・セル...................................... 2909.6.2 IEEE Std. 1149.6 バウンダリー・スキャン・レジスター........................................... 292

9.7 改訂履歴............................................................................................................. 293

10 Arria 10 デバイスにおけるパワー・マネジメント...................................................................... 29510.1 消費電力........................................................................................................... 295

10.1.1 ダイナミック電力の方程式........................................................................... 29510.2 消費電力削減手法................................................................................................ 296

10.2.1 SmartVID.............................................................................................29610.2.2 プログラマブル・パワー・テクノロジー...............................................................29610.2.3 低スタティック電力のデバイスグレード.............................................................29810.2.4 SmartVID 機能の実装.............................................................................. 298

10.3 電源検出ライン....................................................................................................29910.4 電圧センサー...................................................................................................... 300

10.4.1 外部アナログ信号での入力信号の範囲.............................................................30110.4.2 Arria 10 デバイスでの電圧センサーの使用...................................................... 301

10.5 温度センサーダイオード..........................................................................................30510.5.1 内部温度センサーダイオード........................................................................ 30510.5.2 外部温度センサーダイオード........................................................................ 307

10.6 パワーオン・リセット回路......................................................................................... 30810.6.1 POR 回路でモニタリングされる電源とモニタリングされない電源..............................310

10.7 パワーアップ・シーケンスおよびパワーダウン・シーケンス................................................... 31010.8 電源デザイン.......................................................................................................31310.9 改訂履歴........................................................................................................... 314

目次


1 Arria® 10 デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

LAB ( ロジック・アレイ・ブロック ) は、ALM ( アダプティブ・ロジック・モジュール ) として知られる基礎的なビルディング・ブロックで構成されています。LAB をコンフィグレーションすることで、ロジック・ファンクション、演算ファンクション、およびレジスター・ファンクションが実装可能となります。

また、Arria 10 デバイスで使用可能な LAB の 4 分の 1 を MLAB ( メモリー LAB ) として使用できます。なお、特定のデバイスには、より高い MLAB 比率を有するものもあります。

Quartus® Prime ソフトウェアおよびサポートされるサードパーティーの合成ツールは、Library ofParameterized Module (LPM) などパラメーター化された機能と併せて使用すると、カウンター、加算器、減算器、および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します。

この章は、以下の項で構成されています。

• LAB

• ALM 動作モード

関連情報Arria 10 デバイス・ハンドブック : 既知の問題

Arria 10 デバイス・ハンドブックで更新を予定している箇所をリストします。

1.1 LAB

LAB はロジックリソースのグループで構成されるコンフィグレーション可能なロジックブロックです。各LAB には ALM にコントロール信号を駆動するための専用ロジックが含まれます。

MLAB は LAB のスーパーセットで、LAB の機能をすべて備えています。

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ISO9001:2008登録済

https://www.altera.com/support/support-resources/knowledge-base/solutions/rd07302013_646.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



図 -1: Arria® 10 デバイスにおける LAB 構造およびインターコネクトの概要この図は、LAB インターコネクトを有する Arria 10 の LAB および MLAB 構造の概要を示しています。

隣接ブロックからのダイレクトリンク・

インターコネクト

隣接ブロックへのダイレクト

リンク・インターコネクト

異なる速度と長さのロウ・インターコネクト

異なる速度と長さのカラム・インターコネクトローカル・インターコネクトは

カラムとLABにより片側から、ロウにより上から駆動されます。

ローカル・インターコネクト

LAB

隣接ブロックからのダイレクトリンク・インターコネクト

隣接ブロックへのダイレクトリンク・インターコネクト

ALMs

MLAB

C4 C27

R32

R3/R6

1.1.1 MLAB

各 MLAB は大 640 ビットのシンプル・デュアルポート SRAM をサポートします。

MLAB の各 ALM は 32 ( 深さ ) x 2 ( 幅 )のメモリーブロックとしてコンフィグレーションでき、32 ( 深さ ) x 20 ( 幅 )のシンプル・デュアルポート SRAM ブロックのコンフィグレーションとなります。

MLAB は、 Quartus Prime ソフトウェアを使用するソフト実装で次の 64 ディープ・モードをサポートします。

• 64 ( 深さ ) × 8 ( 幅 )

• 64 ( 深さ ) × 9 ( 幅 )

• 64 ( 深さ ) × 10 ( 幅 )

1 Arria® 10 デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュールA10-HANDBOOK | 2017.06.21


図 -2: Arria® 10 デバイスにおける LAB と MLAB 構造

MLAB LAB

LUT-Based-32 x 2Simple Dual-Port SRAM










ALM

ALM

ALM

ALM

ALM

ALM

ALM

ALM

ALM

ALM

LAB Control BlockLAB Control Block

MLAB ALM をレギュラー LAB ALM として使用するか、デュアルポート SRAM としてコンフィグレーションできます。

MLAB ALMをレギュラー LAB ALM として使用するか、デュアルポート SRAM としてコンフィグレーションできます。

1.1.2 ローカル・インターコネクトおよびダイレクト・リンク・インターコネクト

各 LAB は 40 個の ALM 出力をドライブアウトすることができます。2 つのグループの 20 個の ALM出力は、ダイレクト・リンク・インターコネクトを介して隣接する LAB を直接駆動することができます。

このダイレクトリンクによる接続機能は、ロウおよびカラム・インターコネクトの使用を小限に抑え、さらに高い性能と柔軟性を提供します。

ローカル・インターコネクトは、カラムおよびロウ・インターコネクト、ならびに同じ LAB の ALM 出力を使用し、同じ LAB で ALM を駆動します。

また、左側または右側の隣接する LAB、MLAB、M20K ブロック、あるいは DSP ( デジタル信号処理 )ブロックでも、ダイレクトリンク接続を使用して LAB のローカル・インターコネクトの駆動が可能です。



図 -3: Arria® 10 デバイスでの LAB ローカル・インターコネクトおよびダイレクト・リンク・インターコネクト

ALMs

右側へのダイレクト・リンク・

左の LAB、MLAB/M20Kメモリーブロック、DSP ブロック、または IOE 出力からのダイレクト・リンク・インターコネクト


LAB

ALMs

左側へのダイレクト・リンク・

MLAB

右の LAB、MLAB/M20Kメモリーブロック、DSP ブロック、または IOE 出力からのダイレクト・リンク・インターコネクト

インターコネクトインターコネクト

1.1.3 共有演算チェーン・インターコネクトおよびキャリー・チェーン・インターコネクト

ALM 間には、キャリーチェーンと共有演算チェーンの 2 つの専用パスがあります。Arria 10 デバイスは、LAB 内に拡張されたインターコネクト構造を有し、効率的な演算機能のために共有演算チェーンとキャリーチェーンを配線します。これらの ALM 間の接続は、ローカル・インターコネクトをバイパスします。 Quartus Prime コンパイラーはこれらのリソースを自動的に利用して使用率と性能を向上させます。



図 -4: 共有演算チェーン・インターコネクトとキャリー・チェーン・インターコネクト

隣接 ALM へのキャリーチェーンおよび共有演算チェーン配線

LAB の ALM 間のローカル・インターコネクト配線


ALM 1

ALM 2

ALM 3

ALM 4

ALM 5

ALM 6

ALM 7

ALM 8

ALM 9

ALM 10

1.1.4 LAB コントロール信号

各 LAB には、ALM にコントロール信号を駆動するための専用ロジックが内臓されており、2 つの固有のクロックソースと 3 つのクロックイネーブル信号があります。

LAB コントロール・ブロックは、2 つのクロックソースと 3 つのクロックイネーブル信号を使用して、大 3 つのクロックを生成します。各クロックとクロックイネーブル信号はリンクされています。

クロックイネーブル信号がディアサートされると、対応する LAB ワイドのクロック信号はオフになります。

LAB ロウクロック [5..0] と LAB ローカル・インターコネクトは、LAB ワイドのコントロール信号を生成します。MultiTrack インターコネクトの固有の低スキューは、データの他にクロックとコントロール信号の分配もできます。MultiTrack インターコネクトは、デザインブロック間およびデザインブロック内の接続に使用される長さと速度が異なる適性能の連続配線ラインで構成されています。

クリアーおよびプリセット・ロジック・コントロール

レジスターのクリアー信号のロジックは、LAB ワイド信号で制御されます。ALM は非同期のクリアー機能を直接サポートします。レジスタープリセットは NOT-gate push-back ロジックとして QuartusPrime ソフトウェアに実装されています。各 LAB は大 2 つのクリアーをサポートします。



Arria 10 デバイスは、デバイス内のすべてのレジスターをリセットするデバイスワイドのリセットピン(DEV_CLRn) を提供します。DEV_CLRn ピンはコンパイル前に Quartus Prime ソフトウェアでイネーブルできます。このデバイスワイドのリセット信号は、他のすべてのコントロール信号よりも優先されます。

図 -5: Arria® 10 デバイスの LAB ワイド・コントロール信号次の図は、LAB 内のクロックソースとクロックイネーブル信号を示しています。

専用ロウLAB クロック

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

labclk2 syncloadlabclkena0

または asyncloadまたは labpreset

labclk0 labclk1 labclr1labclkena1 labclkena2 labclr0 synclr

6

6

6

LABごとに 2つの固有のクロック信号があります。

1.1.5 ALM リソース

各 ALM には、2 つの組み合わせアダプティブ LUT (ALUT) と 4 つのレジスター間で分割できる多様な LUT ベースのリソースが含まれています。

ALUT の 2 つの組み合わせで大 8 入力を使用し、1 つの ALM で 2 つのファンクションの多様な組み合わせが実装できます。この適合性により、ALM は 4 入力 LUT アーキテクチャーとの完全な下位互換性を可能にします。1 つの ALM で、大 6 入力を有する任意のファンクションや特定の 7 入力ファンクションの実装も可能です。

1 つの ALM には 4 つのプログラマブル・レジスターが含まれます。各レジスターはそれぞれ次のポートを有します。

• データ

• クロック

• 同期および非同期クリアー

• 同期ロード

グローバル信号、汎用 I/O (GPIO) ピン、あるいは任意の内部ロジックで、ALM レジスターのクロックイネーブル信号、クロック・コントロール信号、およびクリアー・コントロール信号を駆動することができます。



組み合わせファンクションでは、レジスターがバイパスされ、LUT ( ルックアップ・テーブル ) の出力がALM の出力を直接駆動します。

注意: Quartus Prime ソフトウェアは、適化されたパフォーマンスを提供するために ALM を自動的にコンフィグレーションします。

図 -6: Arria® 10 デバイスの ALM の上位レベルのブロック図

datac

datad

datae1

dataf1

adder1

datae0

dataf0

dataa

datab

carry_in

carry_out

Combinational/Memory ALUT0

6-Input LUT

6-Input LUT

shared_arith_out

shared_arith_in

Combinational/Memory ALUT1

adder0

labclk

reg1 一般配線へ

reg0

reg3

reg2

1.1.6 ALM 出力

各 ALM での一般配線出力は、ローカル、ロウ、およびカラム配線リソースを駆動します。2 つの ALM出力はカラム、ロウ、あるいはダイレクトリンク配線接続を駆動できます。

LUT、加算器、またはレジスター出力は、ALM 出力を駆動することができます。レジスターがある出力を駆動している状態で、LUT または加算器は別の出力を駆動できます。

レジスターパッキングは、まったく別のレジスターと組み合わせロジックを 1 つの ALM 内にパッキングすることで、デバイスの稼働率を向上させます。フィッティングを向上させるための別のメカニズムは、レジスター出力を同じ ALM の LUT 内にフィードバックできるようにすることであり、それにより、レジスターは自身のファンアウト LUT とパッキングされます。ALM は、LUT または加算器の出力のラッチされたバージョンとラッチされていないバージョンをドライブアウトすることもできます。



図 -7: Arria® 10 デバイスの ALM 接続の詳細

+

carry_in

dataf0

datae0

dataadatab

datad

datae1

dataf1

shared_arith_out carry_out

shared_arith_in

4-InputLUT

4-InputLUT

3-InputLUT

3-InputLUT

3-InputLUT

3-InputLUT

+

datac

GND

VCC

aclr[1:0]sclr

syncload

clk[2:0]

D QCLR

D QCLR

Row, ColumnDirect Link Routing

D QCLR

D QCLR

3

3




1.2 ALM 動作モード

Arria 10 の ALM は、次のいずれかのモードで動作します。

• ノーマルモード

• 拡張 LUT モード

• 演算モード

• 共有演算モード

1.2.1 ノーマルモード

ノーマルモードでは、2 つのファンクションまたは大 6 入力の 1 つのファンクションを 1 つの Arria10 ALM に実装することができます。

LAB ローカル・インターコネクトからの大 8 データ入力は、組み合わせロジックの入力になります。

ALM は、完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンクションのさまざまな組み合わせをサポートできます。

Quartus Prime のコンパイラーは LUT への入力を自動的に選択します。ノーマルモードの ALM はレジスターパッキングをサポートします。



図 -8: ノーマルモードの ALMまた、ここで示すものよりも入力数が少ないファンクションの組み合わせもサポートされています。例えば、次の入力数でのファンクションの組み合わせ (4 と 3、3 と 3、3 と 2、および 5 と 2) がサポートされます。

6-InputLUT

dataf0datae0

dataf0datae0

dataadatab

dataadatab

datab

datac

datac

dataf0datae0

dataadatac

6-InputLUT

datad

datad

datae1

combout0

combout1

combout0

combout1

combout0

combout1

dataf1

datae1dataf1

dataddatae1dataf1

4-InputLUT

4-InputLUT

4-InputLUT

6-InputLUT

dataf0datae0

dataadatabdatacdatad

combout0

5-InputLUT

5-InputLUT

dataf0datae0

dataadatab

datac

datad

combout0

combout1datae1dataf1

5-InputLUT

dataf0datae0

dataadatab

datac

datad

combout0

combout1datae1dataf1

5-InputLUT

3-InputLUT

1 つの ALM に 2 つの 5 入力ファンクションをパッキングする際、ファンクションは少なくとも 2 つの共通入力を有していなければなりません。共通入力は dataa と datab です。4 入力ファンクションと5 入力ファンクションの組み合わせでは、1 つの共通入力 (dataa または datab のいずれか ) が必要です。

1 つの ALM に 2 つの 6 入力ファンクションを実装する場合、4 入力を共有する必要があり、組み合わせファンクションは同じでなければなりません。使用頻度の低いデバイスでは、 Quartus Prime ソフトウェアを使用して 1 つの ALM に配置できるファンクションを別の ALM に実装することにより、高のパフォーマンスの実現が可能です。デバイスの使用率が高くなり始めると、 Quartus Prime ソフトウェアは自動的に Arria 10 の ALM を大限に活用します。 Quartus Prime のコンパイラーは、共通入力を使用するファンクションまたは完全に独立したファンクションを自動的に検索して、デバイスのリソースの効率的な使用のために 1 つの ALM に配置します。加えて、ロケーション・アサインメントの設定により、手動でリソース使用量をコントロールすることも可能です。



図 -9: ノーマルモードでの入力ファンクション

6-InputLUT

datae0 dataf1

dataadatabdatacdatad

datae1dataf0

labclk


reg0

reg3

reg2これらの入力はレジスターパッキングで使用できます。

次の入力で、任意の 6 入力ファンクションを実装することができます。

• dataa

• datab

• datac

• datad

• datae0 と dataf1、または datae1 と dataf0

datae0 と dataf1 入力を使用する場合、次の出力が得られます。

• register0 またはバイパスされた register0 に駆動される出力


register2 または register3 へのパッキングされたレジスター入力として、使用可能なdatae1 入力または dataf0 入力のいずれかを使用することができます。

datae1 および dataf0 入力を使用する場合、次の出力が得られます。



register0 または register1 へのパッキングされたレジスター入力として、使用可能なdatae0 入力または dataf1 入力のいずれかを使用することができます。



1.2.2 拡張 LUT モード

図 -10: Arria® 10 デバイスの拡張 LUT モードでサポートされる 7 入力ファンクションのテンプレート

ExtendedLUT

datae0 datae1dataf0dataadatabdatacdatad

dataf1

この入力はレジスターパッキングで使用できます。

labclk


reg0

reg3

reg2

次の入力を使用して、7 入力ファンクションを単一の ALM に実装することができます。

• dataa

• datab

• datac

• datad

• datae0

• datae1

• Dataf0 または dataf1

dataf0 入力を使用する場合、次の出力が得られます。



register2 または register3 へのパッキングされたレジスター入力として、dataf1 入力を使用することができます。



dataf1 入力を使用する場合、次の出力が得られます。



register0 または register1 へのパッキングされたレジスター入力として、dataf0 入力を使用することができます。

1.2.3 演算モード

演算モードの ALM は、2 つの専用全加算器と共に 2 つの 4 入力 LUT を 2 組使用します。

専用加算器は、LUT がプリ加算ロジックを実行でき、そのため、各加算器は 2 つの 4 入力ファンクションの出力を加算することができます。

ALM は組み合わせロジックの出力と加算器のキャリー出力の併用をサポートします。この動作では、加算器の出力は無視されます。

組み合わせロジックの出力と加算器を併用すると、このモードが使用できるファンクションのリソースを大 50% 節約します。

また、演算モードではクロックイネーブル、カウンターイネーブル、同期アップ / ダウン・コントロール、加算 / 減算コントロール、同期クリアー、および同期ロードを提供します。

クロックイネーブル、カウンターイネーブル、同期アップ / ダウン・コントロール、および加算 / 減算コントロールの各信号は、LAB ローカル・インターコネクトのデータ入力により生成されます。これらのコントロール信号は、ALM 内の 4 つの LUT 間で共有される入力に使用できます。

同期クリアーオプションと同期ロードオプションは、LAB 内のすべてのレジスターに影響する LAB ワイド信号です。これらの信号は、各レジスターで個別にディスエーブルまたはイネーブルができます。Quartus Prime ソフトウェアは、カウンターで使用されていないレジスターを自動的に他の LAB に配置します。



図 -11: Arria® 10 デバイスの演算モードの ALM

datae0carry_in

carry_out

dataadatabdatac

dataddatae1

4-InputLUT

4-InputLUT

4-InputLUT

4-InputLUT

adder1

dataf0

dataf1

adder0


reg0

reg3

reg2

キャリーチェーン

キャリーチェーンは、演算モードまたは共有演算モードで、専用加算器間の高速キャリー・ファンクションを提供します。

Arria 10 デバイスの 2 ビット・キャリー選択機能は、ALM 内のキャリーチェーンの伝播遅延を半減させます。チャリーチェーンは、LAB 内の初の ALM または 5 番目の ALM のいずれかで開始することができます。後のキャリーアウト信号は ALM に接続され、そこでローカル、ロウ、カラムのいずれかのインターコネクトに供給されます。

高ファンイン演算ファンクションが実装される場合に、デバイス内で 1 つの小さな領域での配線の密集を防ぐため、LAB は、次の LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用するキャリーチェーンをサポートすることができます。これにより、LAB 内の ALM の残り半分は、ノーマルモードでより狭いファンイン・ファンクションを実装する際に使用できます。初の LAB 内の上位 5 つの ALM を使用するキャリーチェーンは、カラム内で次の LAB の ALM の上半分に取り込みます。また、

初の LAB 内の下位 5 つの ALM を使用するキャリーチェーンは、カラム内で次の LAB の ALM の下半分に取り込みます。なお、LAB カラムの上半分と MLAB カラムの下半分をバイパスすることもできます。

Quartus Prime のコンパイラーは、複数の LAB を自動的にリンクさせることで、20 個以上の ALM( 演算モードまたは共有演算モードでは 10 個の ALM ) で構成される長いキャリーチェーンを作成します。フィッティング機能を強化するため、長いキャリーチェーンは垂直に並べ、TriMatrix メモリーおよび DSP ブロックへの水平方向の接続を高速化することができます。キャリーチェーンはカラム全体に延長できます。



1.2.4 共有演算モード

共有演算モードの ALM は、ALM 内に 3 入力加算機能を実装することができます。

このモードでは、ALM は 4 つの 4 入力 LUT で構成されます。各 LUT は、3 入力の合計または 3 入力のキャリーのいずれかを計算します。キャリー計算の出力は、共有演算チェーンと呼ばれる専用の接続を使用して次の加算器に供給されます。

図 -12: Arria® 10 デバイスにおける共有演算モードの ALM

datae0

carry_in

shared_arith_in

shared_arith_out

carry_out

dataadatabdatac

dataddatae1

4-InputLUT

4-InputLUT

4-InputLUT

4-InputLUT

labclk


reg0

reg3

reg2

共有演算チェーン

拡張演算モードで使用可能な共有演算チェーンは、ALM による 3 入力加算器の実装を可能にします。これにより、大きな加算器ツリーや相関器ファンクションを実装するにあたって必要なリソースが大幅に減少します。

共有演算チェーンは、LAB 内の初の ALM または 6 番目の ALM のいずれかで開始することができます。

キャリーチェーンと同様に、代替 LAB カラム内の共有演算チェーンの上半分と下半分はバイパスが可能です。この機能により、共有演算チェーンを LAB 内の ALM の半分でカスケード接続し、別の半分を幅の狭いファンイン・ファンクションに使用できます。すべての LAB でカラムの上半分はバイパス可能で、また、MLAB ではカラムの下半分がバイパス可能です。

Quartus Prime のコンパイラーは、複数の LAB を自動的にリンクさせることにより、20 個以上のALM ( 演算モードまたは共有演算モードでは 10 個の ALM ) で構成される長い共有演算チェーンを作成します。フィッティング機能を強化するため、長い共有演算チェーンは垂直に並べ、TriMatrix メモリーおよび DSP ブロックへの水平方向の接続を高速化することができます。共有演算チェーンはカラム全体に延長することができます。



1.3 LAB 消費電力管理手法

LAB 内のスタティックおよびダイナミック消費電力を、次の手法で管理します。

• Arria 10 LAB は高性能モードまたは低消費電力モードで動作します。 Quartus Prime ソフトウェアは、デザインに基づいて LAB の消費電力モードを自動的に適化します。

• クロック、特に LAB クロックは、ダイナミック消費電力の大部分を消費します。各 LAB のクロックおよびクロックイネーブル信号はリンクされており、共有のゲートクロックで制御できます。LAB ワイドのクロックイネーブル信号を使用で、クロックツリーの全体をディスエーブルせずに LAB ワイドクロックのゲートができます。レジスター済みのロジックの HDL コードでは、クロックイネーブル構造を使用します。

関連情報Power Optimization chapter, Quartus Prime Handbook

LAB 内のスタティック消費電力およびダイナミック消費電力の実装について、より詳しい情報を提供します。

1.4 改訂履歴

日付バージョン変更内容

2017 年 3 月 2017.03.15 商標を「インテル」へ変更。

2016 年 10 月 2016.10.31 項「LAB コントロール信号」にクロックソースの記述を追加。

2015 年 11 月 2015.11.02 表記を Quartus II から Quartus Prime へ変更。

2013 年 12 月 2013.12.02 初版



https://www.altera.co.jp/documentation/mwh1410471376527.html#mwh1410471266462

2 Arria® 10 デバイスにおけるエンベデッド・メモリー・ブロック

デバイス内のエンベデッド・メモリー・ブロックには柔軟性があり、デザイン要件に合った適な小規模メモリーアレイおよび大規模メモリーアレイを提供できるようデザインされています。　



2.1 エンベデッド・メモリーの種類

Arria 10 デバイスには、2 種類のメモリーブロックが含まれています。

• 20 Kb M20K ブロック—専用メモリーリソースのブロックです。M20K ブロックは多数の独立したポートを提供しており、大規模なメモリーアレイに適です。

• 640 ビット・メモリー・ロジック・アレイ・ブロック (MLAB)—兼用ロジック・アレイ・ブロック (LAB)からコンフィグレーションされるエンハンスト・メモリー・ブロックで、幅が広くて深度の浅いメモリーアレイに適です。MLAB はデジタル信号処理 (DSP) アプリケーション、幅が広く深度の浅いFIFO バッファー、およびフィルターの遅延ラインに使用するシフトレジスターの実装に適化されています。各 MLAB は 10 個のアダプティブ・ロジック・モジュール (ALM) から構成されています。Arria 10 デバイスでは、これらの ALM を、10 個の 32×2 ブロックとしてコンフィグレーションし、MLAB ごとに 1 つの 32×20 シンプル・デュアルポート SRAM ブロックを提供することが可能です。

関連情報embedded cell (EC)

エンベデッド・セルに関する情報を提供します。

A10-HANDBOOK | 2017.06.21



http://www.altera.com/support/kdb/solutions/rd07302013_646.html

http://quartushelp.altera.com/current/reference/glossary/def_ecell.htm




2.1.1 Arria® 10 デバイスのエンベデッド・メモリー容量

表 1. Arria® 10 デバイスのエンベデッド・メモリー容量と分配

タイプ製品ライン

M20K MLAB

トータル RAMビット数（Kb）

ブロック RAM ビット数（Kb）

ブロック RAM ビット数（Kb）

Arria 10 GX GX 160 440 8,800 1,680 1,050 9,850

GX 220 587 11,740 2,703 1,690 13,430

GX 270 750 15,000 3,922 2,452 17,452

GX 320 891 17,820 4,363 2,727 20,547

GX 480 1,431 28,620 6,662 4,164 32,784

GX 570 1,800 36,000 8,153 5,096 41,096

GX 660 2,131 42,620 9,260 5,788 48,408

GX 900 2,423 48,460 15,017 9,386 57,846

GX 1150 2,713 54,260 20,774 12,984 67,244

Arria 10 GT GT 900 2,423 48,460 15,017 9,386 57,846

GT 1150 2,713 54,260 20,774 12,984 67,244

Arria 10 SX SX 160 440 8,800 1,680 1,050 9,850

SX 220 587 11,740 2,703 1,690 13,430

SX 270 750 15,000 3,922 2,452 17,452

SX 320 891 17,820 4,363 2,727 20,547

SX 480 1,431 28,620 6,662 4,164 32,784

SX 570 1,800 36,000 8,153 5,096 41,096

SX 660 2,131 42,620 9,260 5,788 48,408

2.2 Arria® 10 デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン

デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、これらのデザイン・ガイドラインはこのデバイスファミリーのすべてのバリアントに適用されます。

2.2.1 メモリーブロックの選択の検討事項

Quartus Prime ソフトウェアは、デザインの速度とサイズの制約に基づいて、ユーザー定義のメモリーを自動的にメモリーブロック内に分割します。例えば、 Quartus Prime ソフトウェアは、デザインの性能を向上させるためにメモリーを複数の使用可能なメモリーブロックに分割します。

メモリーを手動で特定のブロックサイズに割り当てるには、Parameter Editor の RAM IP コアを使用します。

MLAB では、 Quartus Prime ソフトウェアのエミュレーションを介してシングルポート SRAM を実装することができます。エミュレーションの実行により、追加で使用するロジックリソースが小限に抑えられます。

2 Arria® 10 デバイスにおけるエンベデッド・メモリー・ブロックA10-HANDBOOK | 2017.06.21


MLAB は兼用アーキテクチャーであるため、ブロック内ではデータ入力レジスター、出力レジスター、および書き込みアドレスレジスターのみが使用可能です。なお、MLAB は ALM から読み取りアドレスジスターを取得します。

注意: Arria 10 デバイスでは、Resource Property Editor と TimeQuest タイミング・アナライザーがM20K ブロックの位置を EC_X<number>_Y<number>_N<number> として通知しますが、実際に割り当てられる位置は M20K_X<number>_Y<number>_N<number> です。Embedded Cell(EC) は、M20K ブロックのサブロケーションです。

2.2.2 ガイドライン : 外部の競合解決を実装する

トゥルー・デュアルポート RAM モードでは、同じメモリー位置に 2 つの書き込み動作の実行が可能です。ただし、メモリーブロックは内部に競合解決回路がありません。このため、アドレスに未知のデータが書き込まれることを防ぐには、メモリーブロックに外部の競合解決ロジックを実装する必要があります。

2.2.3 ガイドライン : Read-During-Write 動作をカスタマイズする

デザイン要件に合うように、メモリーブロックの Read-During-Write 動作をカスタマイズします。

図 -13: Read-During-Write のデータフロー次の図は、使用可能な 2 つのタイプ ( 同一ポートと混合ポート ) の Read-During-Write 動作における違いを表しています。

Port Adata in

Port Bdata in

Port Adata out

Port Bdata out

混合ポートデータフロー同一ポートデータフロー

FPGA Device

2.2.3.1 同一ポートの Read-During-Write モード

同一ポートの Read-During-Write モードは、シングルポート RAM またはトゥルー・デュアルポートRAM の同一ポートに適用されます。

表 2. 同一ポート Read-During-Write モードでのエンベデッド・メモリー・ブロックの出力モード次の表は、同一ポート Read-During-Write モードでエンベデッド・メモリー・ブロックを選択する際に使用可能な出力モードをリストしています。

出力モードメモリータイプ説明

"new data"( フロースルー )

M20K 新しいデータは、新しく書き込まれるデータと同じクロックサイクルの立ち上がりエッジで使用可能です。

"don't care" M20K、MLAB RAM は Read-During-Write 動作で "don't care" の値を出力します。



図 -14: 同一ポートの Read-During-Write : New Data モード次の図は、“new data” モードでの同一ポート Read-During-Write 動作のサンプル機能波形を示しています。

clk_a

address

rden

wren

byteena

data_a

q_a (asynch)

A123 B456 C789 DDDD EEEE FFFF

A123 B456 C789 DDDD EEEE FFFF

0A 0B

11

2.2.3.2 混合ポートの Read-During-Write モード

混合ポートの Read-During-Write モードは、2 つのポートが同じクロックを使用して、同じメモリーアドレスで読み取りおよび書き込み動作を実行する ( 一方のポートがアドレスから読み取り、他方のポートがアドレスに書き込む )、シンプルおよびトゥルー・デュアルポート RAM モードに適用されます。

表 3. 混合ポート Read-During-Write モードでの RAM の出力モード

出力モードメモリータイプ説明

"new data" MLAB 異なるポートへの Read-During-Write 動作は、レジスターされた MLAB 出力を生じさせ、データが MLAB メモリーに書き込まれた後、次の立ち上がりエッジで "newdata" を反映します。このモードは、出力がレジスターされた場合にのみ使用可能です。

"new data" M20K、MLAB 異なるポートへの Read-During-Write 動作により、RAM 出力は特定のアドレスにある "new data" の値を反映します。MLAB では、このモードは出力がレジスターされた場合にのみ使用可能です。

“don’t care” M20K、MLAB RAM は “don’t care” または “unknown” の値を出力します。• M20K メモリーでは、 Quartus Prime ソフトウェアは書き込み動作と読み取り動

作間のタイミングを分析しません。• MLAB では、 Quartus Prime ソフトウェアはデフォルトで書き込み動作と読み取

り動作間のタイミングを分析します。この動作をディスエーブルするには、Do notanalyze the timing between write and read operation.Metastability issues are prevented by never writing andreading at the same address at the same time オプションをオンにします。

"constrained don'tcare"

MLAB RAM は “don’t care” または “unknown” の値を出力します。 Quartus Prime ソフトウェアは MLAB で書き込み動作と読み取り動作間のタイミングを分析します。



図 -15: 混合ポートの Read-During-Write : New Data モード次の図は、“new data” モードでの混合ポート Read-During-Write 動作のサンプル機能波形を示しています。

XXXX

11

clk_a&b

address_a

wren_a

byteena_a

rden_b

data_a

q_b (synch)

address_b

AAAA BBBB CCCC DDDD EEEE FFFF

A0 A1

A0 A1


図 -16: 混合ポートの Read-During-Write : Old Data モード次の図は、“old data” モードでの混合ポート Read-During-Write 動作のサンプル機能波形を示しています。

clk_a&b

address_a

wren_a

byteena_a

rden_b

data_a

q_b (asynch)

address_b

A0 A1


11

A0 A1

A0 (old data) AAAA BBBB DDDD EEEEA1 (old data)



図 -17: 混合ポートの Read-During-Write : Don’t Care または Constrained Don’t Care モード次の図は、“don’t care” または “constrained don’t care” モードの混合ポート Read-During-Write 動作のサンプル機能波形を示しています。

clk_a&b

wren_a

address_a A0 A1

data_a

byteena_a

rden_b

address_b

q_b (asynch) XXXX (unknown data)

A0 A1

11 1101 10


デュアルポート RAM モードでは、入力レジスターが同じクロックを有する場合に混合ポートの Read-During-Write 動作がサポートされます。

関連情報エンベデッド・メモリー (RAM : 1 ポート、RAM : 2 ポート、ROM : 1 ポート、および ROM : 2 ポート ) ユーザーガイド ( 英語版 )

Read-During-Write 動作を制御する RAM IP コアについての詳細を提供します。

2.2.4 ガイドライン : パワーアップ状態およびメモリーの初期化

初期パワーアップ値を評価するロジックをデザインしている場合、次の表にリストしているように、異なるタイプのメモリーブロックのパワーアップ状態を考慮します。

表 4. エンベデッド・メモリー・ブロックの初期パワーアップ値

メモリータイプ出力レジスターパワーアップ値

MLAB Used ゼロ ( クリアー )

Bypassed メモリー内容の読み取り

M20K Used ゼロ ( クリアー )

Bypassed ゼロ ( クリアー )

デフォルトでは、.mif を指定しない限り、 Quartus Prime ソフトウェアは Arria 10 デバイスの RAMセルをデフォルトで 0 ( ゼロ ) に初期化します。

すべてのメモリーブロックは.mif による初期化をサポートします。デザインでメモリーをインスタンス化する際、 Quartus Prime ソフトウェアで.mif ファイルを生成し、RAM IP コアでそれらの使用を指定することができます。メモリーが事前に初期化される ( 例えば .mif を使用する ) 場合でも、出力がクリアーされた状態でパワーアップします。



https://www.altera.co.jp/documentation/eis1413425716965.html#eis1413185370899


関連情報• エンベデッド・メモリー (RAM : 1 ポート、RAM : 2 ポート、ROM : 1 ポート、および ROM: 2 ポ

ート ) ユーザーガイド ( 英語版 ).mif ファイルについての詳細を提供します。

• Quartus Prime Handbook Volume 1: Design and Synthesis.mif ファイルについての詳細を提供します。

2.2.5 ガイドライン : クロッキングをコントロールして消費電力を削減する

デザイン内の各メモリーブロックの AC 消費電力を削減します。

• Arria 10 メモリーブロックのクロックイネーブルを使用して、各メモリーブロックのクロッキングを制御します。

• 読み取りイネーブル信号を使用して、必要なときにのみ読み取り動作が実行されるようにします。Read-During-Write が不要なデザインの場合、書き込み動作中またはメモリー動作が実行されていない間に読み取りイネーブル信号をディアサートすることで、消費電力を削減できます。

• Quartus Prime ソフトウェアを使用して未使用のメモリーブロックを自動的に低消費電力モードにし、スタティック消費電力を削減します。

2.3 エンベデッド・メモリーの機能

表 5. Arria® 10 デバイスにおけるメモリー機能次の表は、エンベデッド・メモリー・ブロックでサポートされる機能を示しています。

機能 M20K MLAB

大動作周波数 730 MHz 700 MHz

トータル RAM ビット数 ( パリティービットを含む ) 20,480 640

パリティービット可能 —

バイトイネーブル可能可能

パックモード可能 —

アドレス・クロック・イネーブル可能 —

シンプル・デュアルポートのデータ幅混合可能 —

トゥルー・デュアルポートのデータ幅混合可能 —

FIFO バッファーのデータ幅混合可能 —

メモリー初期化ファイル (.mif) 可能可能

混合クロックモード可能可能

完全同期メモリー可能可能

非同期メモリー — フロースルー読み取りメモリー動作専用

パワーアップ・ステート出力ポートはクリアーされます • 登録済みの出力ポート—クリアー• 未登録の出力ポート—メモリー内

容の読み取り

非同期クリアー出力レジスターと出力ラッチ出力レジスターと出力ラッチ

書き込み / 読み取り動作のトリガー立ち上がりクロックエッジ立ち上がりクロックエッジ

continued...






機能 M20K MLAB

同一ポートの Read-During-Write 出力ポートは "new data" または"don't care" に設定されます。

出力ポートは "don't care" に設定されます。

混合ポートの Read-During-Write 出力ポートは "old data" または"don't care" に設定されます。

出力ポートは "old data"、"newdata"、"don't care"、または"constrained don't care" に設定されます。

ECC サポート Quartus Prime ソフトウェアを使用してソフト IP をサポートします。x32 ビット幅シンプル・デュアルポート・モードのビルトインサポートを有します。

Quartus Prime ソフトウェアを使用してソフト IP をサポートします。

関連情報エンベデッド・メモリー (RAM : 1 ポート、RAM : 2 ポート、ROM : 1 ポート、および ROM : 2 ポート ) ユーザーガイド ( 英語版 )

エンベデッド・メモリー機能についての詳細を提供します。

2.4 エンベデッド・メモリー・モード

表 6. エンベデッド・メモリー・ブロックでサポートされるメモリーモード次の表は、Arria 10 のエンベデッド・メモリー・ブロックでサポートされるメモリーモードをリストし、説明しています。

メモリーモードM20K サ

ポートMLAB サ

ポート説明

シングルポート RAM 可能可能一度に 1 つの読み取り動作または書き込み動作を実行できます。書き込み動作中、読み取りイネーブルポートを使用して RAM 出力ポートの動作を制御します。• 直近のアクティブ読み取りイネーブル中に保持していた以前の値を継続して保持す

る—読み取りイネーブルポートを作成し、読み取りイネーブルポートがディアサートされた状態で書き込み動作を実行します。

• 同じアドレス位置で Read-During-Write が実行される際、新しく書き込まれているデータ、アドレスにある古いデータ、または "Don't Care" の値を表示する—読み取りイネーブル信号を作成しないか、あるいは書き込み動作中に読み取りイネーブルを有効にします。

シンプル・デュアルポートRAM

可能可能書き込み動作がポート A、読み取り動作がポート B で実行されるような別の位置に対し、読み取り動作と書き込み動作を 1 回ずつ同時に実行できます。

トゥルー・デュアルポートRAM

可能 — 2 つの異なるクロック周波数で、2 つのポート動作の任意の組み合わせ ( 2 つの読み取り、2 つの書き込み、または 1 つの読み取りと 1 つの書き込み ) を実行できます。

シフトレジスター可能可能メモリーブロックをシフトレジスター・ブロックとして使用して、ロジックセルと配線リソースを節約することができます。これは、有限インパルス応答 (FIR) フィルター、擬似ランダム数発生器、マルチチャネル・フィルタリング、自己相関関数および相互相関関数など、ローカル・データ・ストレージを必要とする DSP アプリケーションに役立ちます。従来、ローカル・データ・ストレージは標準的なフリップフロップで実装されていたため、大きなシフトレジスターで多数のロジックセルを消費していました。

continued...





メモリーモードM20K サ

ポートMLAB サ

ポート説明

入力データ幅 (w)、タップの長さ (m)、およびタップの数 (n) によってシフトレジスターの容量(w × m × n)を決定します。より大きなシフトレジスターを実装するためにメモリーブロックをカスケード接続することができます。

ROM 可能可能 ROM としてメモリーブロックを使用することができます。• .mif または.hex を使用してメモリーブロックの ROM の内容を初期化します。• ROM のアドレスラインは M20K ブロックでレジスターされますが、MLAB ではレ

ジスターされない場合があります。• 出力はレジスターすることも、しないことも可能です。• 出力レジスターは非同期クリアーが可能です。• ROM の読み取り動作は、シングルポート RAM コンフィグレーションでの読み取

り動作と同じです。

FIFO 可能可能 FIFO バッファーとしてメモリーブロックを使用することができます。SCFIFO およびDCFIFO メガファンクションを使用して、デザイン内にシングルクロック非同期 FIFOバッファーとデュアルクロック非同期 FIFO バッファーを実装します。小規模で浅い FIFO バッファーを多数有するデザインでは、MLAB は FIFO モードに

適です。ただし、MLAB は混合幅の FIFO モードをサポートしません。

注意: メモリー内容の破損を防ぐために、読み取りまたは書き込み動作中に、すべてのメモリーブロック入力レジスターでセットアップまたはホールドタイムに違反しないでください。これは、シングルポート RAM、シンプル・デュアルポート RAM、トゥルー・デュアルポート RAM、または ROM モードでメモリーブロックを使用する場合に適用できます。

関連情報• エンベデッド・メモリー (RAM : 1 ポート、RAM : 2 ポート、ROM : 1 ポート、および ROM : 2

ポート ) ユーザーガイド ( 英語版 )メモリーモードについての詳細を提供します。

• RAM ベース・シフト・レジスター (ALTSHIFT_TAPS) メガファンクションのユーザーガイド ( 英語版 )

シフト・レジスター・モードの実装についての詳細を提供します。

• DCFIFO および DCFIFO IP コア・ユーザーガイド ( 英語版 )FIFO バッファーの実装についての詳細を提供します。

2.4.1 シングルポート・モードでのエンベデッド・メモリー・コンフィグレーション

表 7. Arria® 10 デバイスにおけるシングルポート・エンベデッド・メモリーでのコンフィグレーション次の表は、シングルポート RAM モードおよび ROM モードでサポートされる大のコンフィグレーションを示しています。

メモリーブロック深度 (ビット) プログラム可能な幅

MLAB 32 X16、x18、または x20

64(1) x8、x9、x10

M20K 512 x40、x32

1K x20、x16

2K x10、×8

continued...

(1) ソフトウェア・エミュレーションによってサポートされ、追加の MLAB ブロックを消費します。





https://www.altera.com/en_US/pdfs/literature/ug/ug_shift_register_ram_based.pdf

https://www.altera.com/en_US/pdfs/literature/ug/ug_shift_register_ram_based.pdf


メモリーブロック深度 (ビット) プログラム可能な幅

4K x5、x4

8K x2

16K x1

2.4.2 デュアルポート・モードでのエンベデッド・メモリー・コンフィグレーション

表 8. シンプル・デュアルポート・モードでのメモリー・コンフィグレーション次の表は、シンプル・デュアルポート RAM モードでのメモリー・コンフィグレーションをリストしています。混合幅のコンフィグレーションは、M20K ブロックでのみサポートされます。

読み取りポート

書き込みポート

16K×1 8K×2 4K×4 4K×5 2K×8 2K×10 1K×16 1K×20 512×32 512×40

16K×1 可能可能可能 — 可能 — 可能 — 可能 —



4K×5 — — — 可能 — 可能 — 可能 — 可能


2K×10 — — — 可能 — 可能 — 可能 — 可能


1K×20 — — — 可能 — 可能 — 可能 — 可能

512×32 可能可能可能 — 可能 — 可能 — 可能 —

512×40 — — — 可能 — 可能 — 可能 — 可能

表 9. トゥルー・デュアルポート・モードでのメモリー・コンフィグレーションこの表は、トゥルー・デュアルポート RAM でのメモリー・コンフィグレーションをリストしています。混合幅のコンフィグレーションは、M20K ブロックでのみサポートされています。

ポート A ポート B

16K×1 8K×2 4K×4 4K×5 2K×8 2K×10 1K×16 1K×20

16K×1 可能可能可能 — 可能 — 可能 —



4K×5 — — — 可能 — 可能 — 可能


2K×10 — — — 可能 — 可能 — 可能


1K×20 — — — 可能 — 可能 — 可能



2.5 エンベデッド・メモリーのクロッキング・モード

この項では、Arria 10 メモリーブロックでのクロッキング・モードについて説明します。

注意: メモリー内容の破損を防ぐために、読み取りまたは書き込み動作中に、すべてのメモリーブロック入力レジスターでセットアップまたはホールドタイムに違反しないでください。

2.5.1 各メモリーモードでのクロッキング・モード

表 10. 各メモリーモードでサポートされるメモリーブロックのクロッキング・モード

クロッキング・モードメモリーモード

シングルポートシンプル・デュアルポート

トゥルー・デュアルポート

ROM FIFO

シングル・クロック・モード可能可能可能可能可能

読み取り / 書き込みクロックモード

— 可能 — — 可能

入力 / 出力クロックモード可能可能可能可能 —

独立クロックモード — — 可能可能 —

注意: MLAB ブロックの書き込みアドレス、バイトイネーブル、およびデータ入力レジスターではクロックイネーブル信号はサポートされません。

2.5.1.1 シングル・クロック・モード

シングル・クロック・モードでは、シングルクロックはクロックイネーブルと併用してメモリーブロックのすべてのレジスターを制御します。

2.5.1.2 読み取り / 書き込みクロックモード

読み取り / 書き込みクロックモードでは、各読み取りポートと書き込みポートに個別のクロックが使用できます。読み取りクロックはデータ出力、読み取りアドレス、および読み取りイネーブルレジスターを制御します。書き込みクロックはデータ入力、書き込みアドレス、書き込みイネーブル、およびバイト・イネーブル・レジスターを制御します。

2.5.1.3 入力 / 出力クロックモード

入力 / 出力クロックモードでは、各入力ポートと出力ポートに個別のクロックが使用できます。入力クロックは、データ、アドレス、バイトイネーブル、読み取りイネーブル、および書き込みイネーブルを含むメモリーブロックへのデータ入力に関係するすべてのレジスターを制御します。出力クロックはデータ出力レジスターを制御します。

2.5.1.4 独立クロックモード

独立クロックモードでは、各ポート (A および B) に個別のクロックが使用できます。クロック A はポート A 側のすべてのレジスターを制御します。クロック B はポート B 側のすべてのレジスターを制御します。

注意: 消費電力を節約するために、異なる入力および出力レジスターに独立クロックイネーブルを作成し、特定のレジスターのシャットダウンを制御することができます。使用する独立クロックイネーブルを設定するには、Parameter Editor で More Options ( クロック・イネーブル・オプションの隣 ) をクリックします。



2.5.2 クロッキング・モードでの非同期クリアー

非同期クリアーは、すべてのクロッキング・モードで出力ラッチと出力レジスターにのみ使用できます。なお、独立クロックモードでは、非同期クリアーは両ポートに適用可能です。

2.5.3 同時の読み取り / 書き込みでの出力読み取りデータ

読み取り / 書き込みクロックモードを使用して同じアドレス位置に同時に読み取り / 書き込みを実行する場合、出力読み取りデータは不明な値となります。出力読み取りデータが既知の値として必要な場合は、シングル・クロック・モードまたは入力 / 出力クロックモードを使用して、IP コア ParameterEditor で適切な Read-During-Write 動作を選択します。

2.5.4 クロッキング・モードでの独立クロックイネーブル

独立クロックイネーブルは、次のクロッキング・モードでサポートされます。

• 読み取り / 書き込みクロックモード—読み取りおよび書き込みクロックの両方でサポートされます。

• 独立クロックモード—両ポートのレジスターでサポートされます。

消費電力を節約するには、クロックイネーブルを使用して特定のレジスターのシャットダウンを制御してください。

関連情報28 ページのガイドライン : クロッキングをコントロールして消費電力を削減する

2.6 メモリーブロックでのパリティービット

M20K ブロックでのパリティービットのサポートについて、次の表で説明します。

• パリティービットは、データ幅 5、10、20、40 ( ビット 4、9、14、19、24、29、34、および 39 ) の各4 データ・ビットに関連付けられた 5 番目のビットです。

• 非パリティーデータ幅では、読み取りまたは書き込み動作中、パリティービットはスキップされます。

• パリティー機能はパリティービット上で実行されません。



2.7 エンベデッド・メモリー・ブロックでのバイトイネーブル

エンベデッド・メモリー・ブロックはバイト・イネーブル・コントロールをサポートします。

• バイト・イネーブル・コントロールは、データの特定のバイトのみが書き込まれるよう入力データをマスクします。書き込まれないバイトは以前に書き込まれた値を保持します。

• 書き込みイネーブル (wren) 信号は、バイトイネーブル (byteena) 信号と共に RAM ブロック上の書き込み動作を制御します。デフォルトでは、byteena 信号は High ( イネーブル ) となっており、書き込み動作は wren 信号によってのみ制御されます。

• バイト・イネーブル・レジスターは clear ポートを有しません。

• パリティービットを使用している場合、M20K ブロックでは、バイトイネーブル機能は 8 データ・ビットと 2 パリティー・ビットを制御します。MLAB では、バイトイネーブル機能はも広いモードで10 ビットすべてを制御します。

• バイトイネーブルは 1 ホット形式で動作します。byteena 信号の LSB はデータバスの LSB に対応します。

• バイトイネーブルはアクティブ High です。

2.7.1 メモリーブロックでのバイト・イネーブル・コントロール

表 11. X20 データ幅の byteena コントロール

byteena[1:0] 書き込まれるデータビット

11 ( デフォルト ) [19:10] [9:0]

10 [19:10] —

01 — [9:0]

表 12. x40 データ幅の byteena コントロール

byteena[3:0] 書き込まれるデータビット

1111 ( デフォルト ) [39:30] [29:20] [19:10] [9:0]

1000 [39:30] — — —

0100 — [29:20] — —

0010 — — [19:10] —

0001 — — — [9:0]

2.7.2 データバイト出力

M20K ブロックまたは MLAB では、バイトイネーブル・ビットを 0 にセットすると、エンベデッド・メモリー IP は対応するデータバイト出力を “don't care” 値にセットします。オプションの Get X's forwrite masked bytes instead of old data when byte enable が常に選択されている必要があります。



2.7.3 RAM ブロックの動作

図 -18: バイトイネーブル機能の波形この図は、wren 信号と byteena 信号が RAM ブロックの動作を制御する方法を示しています。

inclock

wren

address

data

byteena

contents at a0

contents at a1

contents at a2

contents at a3

contents at a4

don’t care: q (asynch)

current data: q (asynch)

an a0 a1 a2 a3 a4 a0

XXXXXXXX XXXXXXXXABCDEF12

ABCDEF12

XXXX XXXX1000 0100 0010 0001 1111

FFFFFFFF

FFFFFFFF

FFFFFFFF

FFFFFFFF

FFFFFFFF

FFFFFF12

FFFFFF12

FFFFEFFF

FFFFEFFF

FFCDFFFF

FFCDFFFF

ABFFFFFF

ABFFFFFF

ABFFFFFFdoutn

doutn

ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12

ABFFFFFFABCDEF12

2.8 メモリーブロックのパックモード・サポート

M20K メモリーブロックはパックモードをサポートします。

パックモード機能は、独立した 2 つのシングルポート RAM ブロックを 1 つのメモリーブロックにパックします。 Quartus Prime ソフトウェアは、ロジカル RAM ブロックをトゥルー・デュアルポート・モードにし、アドレスの MSB を使用して 2 つのロジカル RAM ブロックを区別することで、必要に応じてパックモードを自動的に実装します。独立した各シングルポート RAM の容量は、ターゲットブロックの容量の半分以下でなければなりません。

2.9 メモリーブロックのアドレス・クロック・イネーブルのサポート

エンベデッド・メモリー・ブロックはアドレス・クロック・イネーブルをサポートし、信号がイネーブルされている間、以前のアドレス値 (addressstall = 1) を保持します。メモリーブロックがデュアルポート・モードでコンフィグレーションされると、各ポートは独自の独立したアドレス・クロック・イネーブルを有します。アドレス・クロック・イネーブル信号のデフォルト値は Low ( ディスエーブル ) です。



図 -19: アドレス・クロック・イネーブルこの図は、アドレス・クロック・イネーブルのブロック図を示しています。アドレス・クロック・イネーブルは、ポート名 addressstallで参照されます。

address[0]

address[N]

addressstall

clock

10

address[0]register

address[N]register

address[N]

address[0]

10

図 -20: 読み取りサイクル中のアドレス・クロック・イネーブルの波形この図は、読み取りサイクル時のアドレス・クロック・イネーブルの波形を示しています。

inclock

rden

rdaddress

q (synch)

a0 a1 a2 a3 a4 a5 a6

q (asynch)

an a0 a4 a5latched address(inside memory)

dout0 dout1 dout4

dout4 dout5

addressstall

a1

doutn-1 doutn

doutn dout0 dout1



図 -21: 書き込みサイクル中のアドレス・クロック・イネーブルの波形この図は、書き込みサイクル時のアドレス・クロック・イネーブルの波形を示しています。

inclock

wren

wraddress a0 a1 a2 a3 a4 a5 a6

an a0 a4 a5latched address(inside memory)

addressstalla1

data 00 01 02 03 04 05 06

contents at a0

contents at a1

contents at a2

contents at a3

contents at a4

contents at a5

XX

04XX

00

0301XX 02

XX

XX

XX 05

2.10 メモリーブロックの非同期クリアー

M20K メモリー・ブロックは、出力ラッチおよび出力レジスターの非同期クリアーをサポートします。RAM が出力レジスターを使用していない場合でも、出力ラッチの非同期クリアーを使用して RAM 出力をクリアーします。

このクリアーは非同期信号であり、任意の時点で生成されます。クリアーパルスは、内部ロジックによって出力クロックの次の立ち上がりエッジまで拡張されます。クリアーがアサートされると、出力がクリアーされ、次の読み取りサイクルまでクリアーされたままです。

図 -22: Arria® 10 デバイスにおける出力ラッチのクリアー ( 非 ECC モード )

clk

aclr

clr at latch

out D 2

rden

D 0 D 1



図 -23: Arria® 10 デバイスにおける出力ラッチのクリアー (ECC モード )

clk

aclr

clr at latch

out D 2

rden

D 0 D 1D 0

cken

2.11 メモリーブロックの誤り訂正コードのサポート

ECC は、メモリーの出力時にデータのエラーを検出し、訂正することを可能にします。ECC は 32 ビット・ワードでシングル・エラー (1 ビット・エラー ) 訂正、ダブル隣接エラー ( 隣接する 2 ビット・エラー ) 訂正、およびトリプル隣接エラー ( 隣接する 3 ビット・エラー ) 検出を実行することができます。ただし、ECC は 4 つ以上のエラーを検出することはできません。

×32 幅シンプル・デュアルポート・モードでは、M20K ブロックは ECC のビルトインのサポートを有します。

• ECC が有効になっている場合は、M20K は ECC シンプル・デュアルポート・モード以外よりも動作が遅くなります。しかしながら、オプショナルの ECC パイプライン・レジスターを出力デコーダーの手前で有効にすることで、1 サイクルのレイテンシーを追加しつつ、パイプライン ECC モード以外との比較においてより高い性能を実現できます。

• M20K の ECC ステータスは、e ( エラー ) と ue ( 訂正不可能なエラー ) の 2 つの ECC ステータスフラグ信号を用いて伝達されます。これらのステータスフラグはメモリーブロックからの標準の出力の一部です。ECC を使用する際には、ECC ステータスフラグが 2 つのパリティービットと置き換わるため、これらのビットにはアクセスできません。

関連情報メモリーブロック誤り訂正コードのサポート

2.11.1 誤り訂正コードの真理値表

表 13. ECC ステータスフラグの真理値表

e( エラー )

eccstatus[1]

ue( 訂正不可能なエラー )

eccstatus[0]

ステータス

0 0 エラーなし

0 1 無効

1 0 訂正可能なエラーが発生し、エラーは出力で訂正されました。ただし、メモリーアレイは更新されていません。

1 1 訂正不可能なエラーが発生し、出力に訂正不可能なデータが表示されます。

ECC を有効にする場合は、次に注意してください。

• バイトイネーブル機能は使用できません。

• Read-During-Write の古いデータモードはサポートされません。



https://www.altera.co.jp/documentation/sam1403483633377.html#sam1403481407356

図 -24: M20K メモリーでの ECC のブロック図

Input Register

32Memory

ArrayECC

Decoder

Status FlagGeneration

OutputRegister

40 40

40

40

ECC Encoder 8

32

OptionalPipelineRegister

38

8

2

2.12 改訂履歴


2017 年 3 月 2017.03.15 • 商標を「インテル」へ変更。• Arria 10 デバイスの表のメモリー機能で、誤り訂正コード (ECC) のサポート機能の

MLAB でのパーティービットのサポートを削除。• 項「パーティービット」の MLAB ブロックでのパーティービットのサポートを削除。

2016 年 10 月 2016.10.31 • MLAB ブロックでのアドレス・クロック・イネーブルのサポートを削除。

2015 年 12 月 2015.12.14 • Arria 10 GX 660 の M20K メモリーブロックの数を 2133 から 2131 へ、48,448Kb から 48,408 Kb までの RAM ビット数の合計を修正し、更新。

2015 年 11 月 2015.11.02 • 項「シングルポート・モードでのエンベデッド・メモリーのコンフィグレーション」と「デュアルポート・モードでのエンベデッド・メモリーのコンフィグレーション」のを更新。

• 項「データバイト出力」の記述を更新。• 表「エンベデッド・メモリー容量と分配」を更新。• 表記を Quartus II から Quartus Prime へ変更。

2015 年 6 月 2015.06.15 各リンク先を更新。

2015 年 5 月 2015.05.04 • Mega Wizard Plug-In Manager を IP コア Parameter Editor へ更新。• メガファンクションを IP コアへ更新。

2014 年 8 月 2014.08.18 • ECC モードの出力ラッチのクリアーに新しいタイミング図を追加。• Arria 10 デバイスにおいて、Resource Property Editor と TimeQuest タイミング・

アナライザーが M20K ブロックの位置をEC_X<number>_Y<number>_N<number> として通知することを明記する注釈を追加。

• Arria 10 GX 660 および Arria 10 SX 660 の M20K ブロック内の RAM ビット値を更新。

2013 年 12 月 2013.12.02 初版



3 Arria® 10 デバイスにおける可変精度 DSP ブロック

この章では、高性能デジタル信号処理 (DSP) アプリケーションでより高いビット精度をサポートするにあたって、Arria 10 デバイスの可変精度 DSP ブロックがどのように適化されるかについて説明します。

3.1 Arria® 10 デバイスでサポートされる動作モード

表 14. Arria® 10 デバイスの可変精度 DSP ブロックでサポートされる動作モードと機能

可変精度 DSPブロックのリソ

ース

動作モードサポートされる動作インス

タンス

プリアダーのサポート

係数のサポート

入力カスケードのサポート

チェーンインのサポート

チェーンアウトのサポート

1 つの可変精度DSP ブロック

固定小数点独立18 x 19 乗算

2 可能可能可能 (2) 不可能不可能

固定小数点独立27 x 27 乗算

1 可能可能可能(3) 可能可能

固定小数点の 2 つの 18 x 19 乗算加算器モード


36 ビット入力に加算する固定小数点18 x 18 乗算加算器

1 不可能不可能不可能可能可能

固定小数点18 x 19 シストリック・モード



浮動小数点乗算モード

1 不可能不可能不可能不可能可能

浮動小数点加算器または減算モード


浮動小数点乗算加算器または減算モード


浮動小数点乗算器累積モード


continued...

(2) プリアダーへの 2 つの入力それぞれが 18 ビットの大幅を有します。入力カスケードがプリアダー入力の 1 つを供給するために使用される場合、入力カスケードの大幅は 18 ビットです。

(3) プリアダー機能をイネーブルする場合、入力カスケードのサポートは使用できません。

A10-HANDBOOK | 2017.06.21






可変精度 DSPブロックのリソ

ース

動作モードサポートされる動作インス

タンス

プリアダーのサポート

係数のサポート

入力カスケードのサポート

チェーンインのサポート

チェーンアウトのサポート

浮動小数点ベクター1 モード


浮動小数点ベクター2 モード



複素数 18x19 乗算

1 不可能不可能可能不可能不可能

表 15. Arria® 10 デバイスの可変精度 DSP ブロックの動作モードとダイナミック・コントロール機能の組み合わせ

可変精度 DSP ブロックのリソース

動作モードダイナミックACCUMULATE

ダイナミックLOADCONST

ダイナミック SUB ダイナミックNEGATE


固定小数点独立 18 x 19乗算

不可能不可能不可能不可能

固定小数点独立 27 x 27乗算

可能可能不可能可能

固定小数点の 2 つの18 x 19 乗算加算器モード

可能可能可能可能

36 ビット入力に加算する固定小数点 18 x 18 乗算加算器


固定小数点 18 x 19 シストリック・モード


浮動小数点乗算モード不可能不可能不可能不可能

浮動小数点加算器または減算モード


浮動小数点乗算加算器または減算モード


浮動小数点乗算器累積モード

可能不可能不可能不可能

浮動小数点ベクター 1 モード


浮動小数点ベクター 2 モード



複素数 18 x 19 乗算不可能不可能不可能不可能

3.1.1 特性

Arria 10 の可変精度 DSP ブロックは、固定小数点演算と浮動小数点演算をサポートしています。

3 Arria® 10 デバイスにおける可変精度 DSP ブロックA10-HANDBOOK | 2017.06.21


固定小数点演算の機能

• 高性能、適化された消費電力と、完全にレジスター化された乗算演算

• 18 ビットと 27 ビットのワード長

• DSP ブロックごとに 2 つの 18 x 19 乗算器または 1 つの 27 x 27 乗算器

• 乗算結果を組合わるためのビルトインの加算、減算、および 64 ビットのダブル累算レジスター

• プリアダーが無効にされている際の 19 ビットまたは 27 ビットのカスケード接続、およびプリアダーがアプリケーションをフィルターするためにタップ・ディレイ・ラインを形成する使用する際の18 ビットのカスケード接続

• 外部ロジックのサポートなしでブロックからブロックへ出力結果を伝播する 64 ビット出力バスのカスケード

• 対称フィルター向け 19 ビットモードおよび 27 ビットモードでサポートされるハード前置加算器

• フィルター実装向け 18 ビットおよび 27 ビットの両モードの内部係数レジスターバンク

• 分割された出力加算器を使用する 18 ビットおよび 27 ビットのシストリック有限インパルス応答(FIR) フィルター

• バイアス丸めサポート

浮動小数点演算の機能

• 乗算、加算、減算、積和、および積差をサポートする完全にハード化されたアーキテクチャー

• 累積機能とダイナミック・アキュムレーター・リセット・コントロールを持つ乗算

• カスケード加算機能を持つ乗算

• カスケード減算機能を持つ乗算

• 複素数乗算

• ダイレクト・ベクター・ドット積

• シストリック FIR モード

関連情報• Arria 10 デバイス・ハンドブック : 既知の問題


• Arria 10 デバイスの概要 - 可変制度 DSP ブロック ( 英語版 )各 Arria 10 デバイスにおける乗算器の数に関する詳細を提供します。

3.2 リソース

表 16. Arria® 10 デバイスにおける固定小数点演算に向けたリソース次の表は、各 Arria 10 デバイスの可変精度 DSP リソースをビット単位でリストしています。

バリアント製品ライン可変精度DSP ブロック

独立した入力および出力乗算演算子

18 × 19Multiplier

Adder Sum モード

18 × 1836 ビット入力で加算される乗算

加算器18 × 19乗算

27 × 27乗算

Arria 10 GX GX 160 156 312 156 156 156

GX 220 192 384 192 192 192

continued...






独立した入力および出力乗算演算子

18 × 19Multiplier

Adder Sum モード

18 × 1836 ビット入力で加算される乗算

加算器18 × 19乗算

27 × 27乗算

GX 270 830 1,660 830 830 830

GX 320 984 1,968 984 984 984

GX 480 1,368 2,736 1,368 1,368 1,368

GX 570 1,523 3,046 1,523 1,523 1,523

GX 660 1,687 3,374 1,687 1,687 1,687

GX 900 1,518 3,036 1,518 1,518 1,518

GX 1150 1,518 3,036 1,518 1,518 1,518

Arria 10 GT GT 900 1,518 3,036 1,518 1,518 1,518

GT 1150 1,518 3,036 1,518 1,518 1,518

Arria 10 SX SX 160 156 312 156 156 156

SX 220 192 384 192 192 192

SX 270 830 1,660 830 830 830

SX 320 984 1,968 984 984 984

SX 480 1,368 2,736 1,368 1,368 1,368

SX 570 1,523 3,046 1,523 1,523 1,523

SX 660 1,687 3,374 1,687 1,687 1,687

表 17. Arria® 10 デバイスにおける浮動小数点演算に向けたリソース次の表は、各 Arria 10 デバイスの可変精度 DSP リソースをビット単位でリストしています。


SinglePrecisionFloating-

PointMultiplicatio

n モード

Single-PrecisionFloating-Point

Adder モード

Single-PrecisionFloating-

PointMultiply

Accumulateモード

ピークギガ単位での 1秒あたりの浮動小数点演算回数

（GFLOPS）

Arria 10 GX GX 160 156 156 156 156 140

GX 220 192 192 192 192 173

GX 270 830 830 830 830 747

GX 320 984 984 984 984 886

GX 480 1,369 1,368 1,368 1,368 1,231

GX 570 1,523 1,523 1,523 1,523 1,371

GX 660 1,688 1,687 1,687 1,687 1,518

GX 900 1,518 1,518 1,518 1,518 1,366

GX 1150 1,518 1,518 1,518 1,518 1,366

Arria 10 GT GT 900 1,518 1,518 1,518 1,518 1,366

GT 1150 1,518 1,518 1,518 1,518 1,366

continued...




SinglePrecisionFloating-

PointMultiplicatio

n モード

Single-PrecisionFloating-Point

Adder モード

Single-PrecisionFloating-

PointMultiply

Accumulateモード

ピークギガ単位での 1秒あたりの浮動小数点演算回数

（GFLOPS）

Arria 10 SX SX 160 156 156 156 156 140

SX 220 192 192 192 192 173

SX 270 830 830 830 830 747

SX 320 984 984 984 984 886

SX 480 1,369 1,368 1,368 1,368 1,231

SX 570 1,523 1,523 1,523 1,523 1,371

SX 660 1,688 1,687 1,687 1,687 1,518

3.3 デザインの検討事項

デザインにあたって次の要素を考慮する必要があります。

表 18. デザインの検討事項

DSP 実装固定小数点演算浮動小数点演算

デザインの要素 • 動作モード• 内部係数とプリアダー• アキュムレーター• チェーンアウト加算器

• 動作モード• チェーンアウト加算器

Quartus Prime ソフトウェアは、 Arria® 10 デバイスに DSP を実装するために、次のデザイン・テンプレートを提供します。

表 19. Arria 10 デバイスで使用可能な DSP デザインのテンプレート

オプションモード使用可能なデザイン・テンプレート

18 x 18 独立乗算器モードプリアダーと係数を有する 1 つの乗算器

27 x 27 独立乗算器モード • ダイナミック NEGATE を有する M27x27• プリアダーと係数を有する M27x27• 入力カスケード、出力チェーン、アキュムレーター、ダブル・アキュム

レーター、およびプリロード定数を有する M27x27

Multiplier Adder Sum モード • ダイナミック SUB とダイナミック NEGATE を有するM18x19_sumof2

• プリアダーと係数を有する M18x19_sumof2• 入力カスケード、出力チェーニング、アキュムレーター、ダブル・アキ

ュムレーター、プリロード定数を有する M18x19_sumof2

36 ビット入力に加算する 18 x 19 乗算モード • ダイナミック SUB とダイナミック NEGATE を持つM18x19_plus36

• 入力カスケード、出力チェーン、アキュムレーター、ダブル・アキュムレーター、プリロード定数を有する M18x19_plus36

18 ビットのシストリック FIR モード • プリアダーと係数を有する M18x19_systolic• 入力カスケード、出力チェーン、アキュムレーター、ダブル・アキュム

レーター、プリロード定数を有する M18x19_systolic



次の手順でデザイン・テンプレートが取得できます。

1. Quartus Prime ソフトウェアで、新しい Verilog HDL または VHDL のファイルを開きます。

2. Edit タブで、Insert Template をクリックします。

3. Insert Template ウィンドウのプロンプトで、Verilog HDL または VHDL のどちらか好ましいデザイン言語を選択します。

4. Full Designs をクリックし、オプションを開けます。

5. オプションで、Arithmetic > DSP Features > > DSP Features for 20-nm Deviceをクリックします。

6. システム要件に合うデザイン・テンプレートを選択して Insert をクリックし、デザインテンプレートを新しい .v または .vhd ファイルに追加します。

3.3.1 動作モード

Quartus Prime ソフトウェアには、乗算器の動作モードを制御するために使用できる IP コアが含まれます。IP Catalog でパラメーター設定を入力すると、 Quartus Prime ソフトウェアは自動的に可変精度 DSP ブロックをコンフィグレーションします。

また、可変精度 DSP ブロックは DSP Builder for インテル® FPGA と OpenCL™を使用して実装することもできます。

表 20. 動作モード

固定小数点演算浮動小数点演算

インテルは、 Arria 10 の可変精度 DSP ブロックの各種のモードをデザインに実装するにあたり、 Quartus Prime DSP IP コアと HDL 推測の 2 つの方法を提供します。固定小数点演算実装の Arria 10 の可変精度 DSP ブロックでは、次のQuartus Prime IP コアがサポートされます。• ALTERA_MULT_ADD• ALTMULT_COMPLEX• Arria 10 Native Fixed Point DSP IP コア

インテルは、 Arria 10 の可変精度 DSP ブロックの各種のモードをデザインに実装するにあたり、 Quartus Prime DSP IP コアを使用する1 つの方法を提供します。浮動小数点演算実装の Arria 10 の可変精度 DSP ブロックでは、次のQuartus Prime IP コアがサポートされます。• ALTERA_FP_FUNCTIONS• Arria 10 Native Floating Point DSP IP コア

関連情報• Introduction to Intel FPGA IP Cores

• Integer Arithmetic Megafunctions User Guide

• Floating-Point Megafunctions User Guide - ALTERA_FP_FUNCTIONS IP Core

• Quartus Prime Software Help

• Arria 10 Native Fixed Point DSP IP User Guide

3.3.2 固定小数点演算での内部係数とプリアダー

プリアダー機能で入力レジスターをイネーブルする場合、すべての入力レジスターは同じクロック設定である必要があります。

また、プリアダー機能をイネーブルする場合、入力カスケードサポートは 18 ビット・モードでのみ使用可能です。

18 ビットおよび 27 ビットのモードでは、係数機能とプリアダー機能を個別に使用することができます。




https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_lpm_alt_mfug.pdf


http://quartushelp.altera.com/current/

https://www.altera.co.jp/documentation/kly1418710866787.html#kly1415863279223

内部係数機能が 18 ビット・モードでイネーブルされている場合、上部と下部の係数の両方をイネーブルにする必要があります。

また、プリアダー機能が 18 ビット・モードでイネーブルされている場合、上部と下部のプリアダーの両方をイネーブルにする必要があります。

3.3.3 固定小数点演算でのアキュムレーター

Arria 10 デバイスのアキュムレーターは、出力レジスターバンクとアキュムレーターの間に位置する64 ビットのダブル累算レジスターをイネーブルすることで、ダブル累算をサポートします。

3.3.4 チェーンアウト加算器

表 21. チェーンアウト加算器


出力チェーンパスを使用して、他の DSP ブロックからの結果を加算できます。

出力チェーンパスを使用して、他の DSP ブロックからの結果を加算できます。次の特定の動作モードへのサポートします。• 積和モードまたは積差モード• ベクター 1 モード• ベクター 2 モード

3.4 ブロック・アーキテクチャー

Arria 10 の可変精度 DSP ブロックは次の要素で構成されています。

表 22. ブロック・アーキテクチャー

DSP 実装固定小数点演算浮動小数点演算

ブロック・アーキテクチャー • 入力レジスターバンク• パイプライン・レジスター• プリアダー• 内部係数• 乗算器• 加算器• アキュムレーターとチェーンアウト加算器• シストリック・レジスター• ダブル累算レジスター• 出力レジスターバンク

• 入力レジスターバンク• パイプライン・レジスター• 乗算器• 加算器• アキュムレーターとチェーンアウト加算器• 出力レジスターバンク

可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィグレーションされない場合、両方のシストリック・レジスターがバイパスされます。



図 -25: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャー(18 x 19 モード )

Inpu

t Reg

iste

r Ban

k

scanin

scanout

LOADCONST

ACCUMULATE

NEGATE

dataa_y0[18..0]

dataa_z0[17..0]

dataa_x0[17..0]

COEFSELA[2..0]

datab_y1[18..0]

datab_z1[17..0]

datab_x1[17..0]

COEFSELB[2..0]

SUB

+/-

Pre-Adder

+/-

Pre-Adder

+/-

InternalCoefficient

InternalCoefficient

Multiplier

Adder

+/- +/-

Systolic Registers

Systolic Register

Chainout adder/accumulator

+

Out

put R

egis

ter B

ank

Constant

Double Accumulation

Register

chainin[63..0]

chainout[63..0]

Resulta_[63:0]

Multiplier

x

x

CLK[2..0]

ENA[2..0]

ACLR[1..0]イネーブルされると、シストリック・レジスターは出力レジスターバンクとして同じクロックソースで

クロックされます。

Pipl

eine

Reg

iste

r

Resultb_[36:0]

図 -26: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャー(27 x 27 モード )

+

Constant

64

DoubleAccumulation

Register

Result[63..0]

chainout[63..0]

InternalCoefficients

+/-

LOADCONST

ACCUMULATE

NEG

dataa_y0[26..0]dataa_z0[25..0]

dataa_x0[26..0]

COEFSELA[2..0]

Multiplierx

chainin[63..0]

OutputRegister

Bank

Chainout Adder/Accumulator

InputRegister

Bank

Pre-Adder+/-

PipelineRegister



図 -27: Arria 10 デバイスにおける浮動小数点演算の可変精度 DSP ブロック・アーキテクチャー

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bankresult[31:0]

InputRegister

Bank

Multiplier

Adder

PipelineRegister

PipelineRegister

PipelineRegister

3.4.1 入力レジスターバンク

表 23. 入力レジスターバンク


• データ• ダイナミック・コントロール信号• 遅延レジスターの 2 セット

• データ• ダイナミック ACCUMULATE コントロール信号

DSP ブロック内のすべてのレジスターは、ポジティブエッジでトリガーされ、パワーアップ時にクリアーされます。各乗算器オペランドは、入力レジスターをバイパスして直接入力レジスターまたは乗算器を供給することができます。

次の可変精度 DSP ブロック信号は、可変精度 DSP ブロック内の入力レジスターを制御します。

• CLK[2..0]

• ENA[2..0]

• ACLR[0]

固定小数点演算の 18 x 19 モードでは、入力カスケードとチェーンアウト機能の両方を使用する場合、遅延レジスターを使用してレイテンシー要件のバランスが図れます。

タップ遅延ライン機能を使用すると、一般配線またはカスケードチェーンから乗算器入力の上位レグ、固定小数点演算 18 x 19 モードの dataa_y0 と datab_y1、および固定小数点演算 27 x 27 モードのみの dataa_y0 が駆動できます。

3.4.1.1 固定小数点演算の遅延レジスターの 2 セット

固定小数点演算の18 x 19 モードで使用可能な、入力カスケードチェーンに沿った 2 つの遅延レジスターは、上位遅延レジスターと下位遅延レジスターになります。遅延レジスターは、36 ビット入力と 27x 27 モードに加算する 18 x 19 乗算ではサポートされません。



図 -28: Arria 10 デバイスにおける固定小数点演算 18 x 19 モードの可変精度 DSP ブロックの入力レジスター次の図は、データレジスターのみを表しています。コントロール信号のレジスターは図示されていません。

dataa_y0[18..0]

dataa_z0[17..0]

dataa_x0[17..0]

datab_y1[18..0]

Top delay registers

datab_z1[17..0]

datab_x1[17..0]

Bottom delay registers

scanin[18..0]

scanout[18..0]

CLK[2..0]

ENA[2..0]

ACLR[0]



図 -29: Arria 10 デバイスにおける固定小数点演算 27 x 27 モードの可変精度 DSP ブロックの入力レジスター次の図は、データレジスターのみを表しています。コントロール信号のレジスターは図示されていません。

dataa_y0[26..0]

dataa_z0[25..0]

dataa_x0[26..0]

scanin[26..0]

CLK[2..0]

ENA[2..0]

ACLR[0]

scanout[26..0]

3.4.2 パイプライン・レジスター

パイプライン・レジスターは大 Fmax 性能を得るために使用されます。なお、高い Fmax が不要の場合、パイプライン・レジスターはバイパスすることができます。

次の可変精度 DSP ブロック信号により、可変精度 DSP ブロック内のパイプライン・レジスターを制御します。

• CLK[2..0]

• ENA[2..0]

• ACLR[1]

浮動小数点演算は、次のいずれかが実行できるパイプライン・レジスターの 2 つのレイテンシー・レイヤーを有します。

• パイプライン・レジスターのすべてのレイテンシー・レイヤーをバイパスする

• パイプライン・レジスターのレイテンシー・レイヤーのいずれか 1 つを使用する

• パイプライン・レジスターの両方のレイテンシー・レイヤーを使用する



3.4.3 固定小数点演算でのプリアダー

各可変精度 DSP ブロックは、それぞれ 2 つの 19 ビット・プリアダーを有します。これらのプリアダーは次の構成でコンフィグレーションが可能です。

• 2 つの独立した 19 ビット・プリアダー

• 1 つの 27 ビット・プリアダー

プリアダーは、次の入力コンフィグレーションで加算と減算の両方をサポートします。

• 18 x 19 モードにおける 18 ビット ( 符号あり、または符号なし ) の加算または減算

• 27 x 27 モードにおける 26 ビットの加算あるいは減算

同じ DSP ブロック内のプリアダーの両方が使用される場合、プリアダーは同じ動作タイプ ( 加算または減算のいずれか ) を共有する必要があります。

3.4.4 固定小数点演算での内部係数

Arria 10 の可変精度 DSP ブロックでは、ダイナミック入力または内部係数のいずれかから被乗数を柔軟に選択することができます。

内部係数は、18 ビット・モードと 27 ビット・モードで被乗数の定数係数を大 8 つサポートすることができます。内部係数機能をイネーブルすると、係数マルチプレクサーの選択を制御するにあたってCOEFSELA/COEFSELB が使用されます。

3.4.5 マルチプライヤー数

1 つの可変精度 DSP ブロックは、乗算器のデータ幅と実装に応じて多数の乗算を並行して実行することができます。

各可変精度 DSP ブロックはそれぞれ、2 つの乗算器を有します。これら 2 つの乗算器は、いくつかの動作モードでコンフィグレーションすることができます。



• 1 つの 27 x 27 乗算器• 2 つの 18 ( 符号ありまたは符号なし ) x 19 ( 符号あり ) 乗算器

1 つの浮動小数点演算単精度乗算器

関連情報53 ページの動作モードの説明

乗算器の動作モードについての詳細を提供します。

3.4.6 加算器

動作モードに応じて、次の加算器を使用することができます。

• 1 つの 55 ビット加算器または 38 ビット加算器

• 1 つの浮動小数点演算単精度加算器



DSP 実装ダイナミック SUB ポートを使用した加算ダイナミック SUB ポートを使用した減算

固定小数点演算可能可能

浮動小数点演算不可能不可能

3.4.7 固定小数点演算のアキュムレーターとチェーンアウト加算器

Arria 10 の可変精度 DSP ブロックでは、固定小数点演算向けの 64 ビットのアキュムレーターと64 ビットの加算器をサポートしています。

次の信号は、アキュムレーターの機能をダイナミックに制御することができます。

• NEGATE

• LOADCONST

• ACCUMULATE

アキュムレーターは、出力レジスターバンクとアキュムレーターの間に位置する 64 ビットのダブル累算レジスターをイネーブルすることで、ダブル累算をサポートします。

アキュムレーターおよびチェーンアウト加算器機能は、2 つの固定小数点演算の独立した 18 x 19 モードではサポートされません。

表 25. アキュムレーター機能とダイナミック・コントロール信号次の表は、各機能のダイナミック信号の設定と説明をリストしています。なお、この表中の X は、"don't care" の値を示します。

機能説明 NEGATE LOADCONST ACCUMULATE

Zeroing アキュムレーターをディスエーブルします。

0 0 0

Preload

結果は常にプリロード値に加算されます。 64 ビットのプリロード値の 1 ビットのみは「1」です。この値は 64 ビットの結果の任意の位置への DSP 結果の丸めとして使用できます。

0 1 0

Accumulation 前回の累算結果に現在の結果を加算します。

0 X 1

Decimation +Accumulate

この機能は現在の結果を 2 の補数に変換し、以前の結果に加算します。

1 X 1

Decimation +Chainout Adder

この機能は現在の結果を 2 の補数に変換し、以前の DSP ブロックの出力に加算します。

1 0 0

3.4.8 固定小数点演算のシストリック・レジスター

各可変精度 DSP ブロックは、それぞれ 2 つのシストリック・レジスターを有します。可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィグレーションされない場合、両方のシストリック・レジスターがバイパスされます。

シストリック・レジスターの初のセットは、上位乗算器の 18 ビット入力と 19 ビット入力をそれぞれ登録するために使用される 18 ビットおよび 19 ビットのレジスターで構成されています。



シストリック・レジスターの 2 番目のセットは、以前の可変精度 DSP ブロックからのチェーンイン入力を遅延させるために使用されます。

また、同じクロックソースのすべてのシストリック・レジスターを、出力レジスターとしてクロックする必要があります。なお、出力レジスターはオンにしておく必要があります。

3.4.9 固定小数点演算のダブル累算レジスター

ダブル累算レジスターは、アキュムレーターのフィードバック・パスにおける追加のレジスターです。ダブル累算レジスターをイネーブルすると、アキュムレーターのフィードバック・パスにて追加のクロックサイクル遅延が生じます。

このレジスターは、出力レジスターバンクと同じ CLK、ENA、および ACLR の設定を有します。

このレジスターをイネーブルすることで、同じ数の可変精度 DSP ブロックを使用する 2 つのアキュムレーター・チャネルを有することができます。これはインターリーブした複雑なデータ (I、Q) を処理する際に役立ちます。

3.4.10 出力レジスターバンク

クロック信号のポジティブエッジは 74 ビットのバイパス可能な出力レジスターバンクをトリガーし、パワーアップ後にクリアーされます。

次の可変精度 DSP ブロック信号は、各可変精度 DSP ブロックの出力レジスターを制御します。

• CLK[2..0]

• ENA[2..0]

• ACLR[1]

3.5 動作モードの説明

この項では、固定小数点演算および浮動小数点演算の動作モードを効果的にサポートするための、Arria 10 の可変精度 DSP ブロックのコンフィグレーション方法について説明します。



• 独立乗算器モード• Multiplier Adder Sum モード• 独立複素数乗算器• 36 ビット入力に加算する 18 x 18 乗算モード• シストリック FIR モード

• 乗算モード• 加算または減算モード• 積和または積差モード• 乗算累積モード• ベクター 1 モード• ベクター 2 モード• ダイレクト・ベクター・ドット積• 複素数乗算



3.5.1 固定小数点演算の動作モード

3.5.1.1 独立乗算器モード

独立した入力および出力乗算器モードでは、可変精度 DSP ブロックは汎用乗算器の個別の乗算演算を実行します。

コンフィグレーションブロックごとの乗算器数

18 ( 符号あり ) x 19 ( 符号あり ) 2

18 ( 符号なし ) x 18 ( 符号なし ) 2

27 ( 符号ありまたは符号なし ) x 27 ( 符号ありまたは符号なし ) 1

3.5.1.1.1 18 x 18 または 18 x 19 独立乗算器

図 -30: Arria 10 デバイスの各可変精度 DSP ブロックにおける 2 つの 18 x 18 または 18 x 19 独立乗算器

変数は、下の図で次のように定義されます。

• 18 x 19 オペランドの場合、n = 19 および m = 37

• 18 x 18 オペランドの場合、n = 18 および m = 36

[(m-1)..0]

Multiplier

x

Multiplier

x

Inpu

t Reg

ister

Bank

data_b1[(n-1)..0]

data_a1[17..0]

n

18

Variable-Precision DSP Block

data_b0[(n-1)..0]

data_a0[17..0]

n

18

m

[(m-1)..0]m

Outp

ut Re

giste

r Ban

k

Pipeli

ne Re

giste

r



3.5.1.1.2 27 x 27 独立乗算器

図 -31: Arria 10 デバイスの各可変精度 DSP ブロックにおける 1 つの 27 x 27 独立乗算器モードこのモードでは、チェーンアウト加算器またはアキュムレーターと組み合わせた場合、result は大 64 ビットになり得ます。

Inpu

t Reg

ister

Bank

Multiplier

x Result[53..0]

dataa_b0[26..0]

dataa_a0[26..0]

27

27

54


Outp

ut Re

giste

r Ban

k

Pipeli

ne Re

giste

r

3.5.1.2 独立複素数乗算器

Arria 10 デバイスは、2 つの固定小数点演算 Multiplier Adder Sum モードを使用して 18 x 19 複素数乗算器モードをサポートします。

図 -32: 複素数乗算式のサンプル

虚部の [(a × d) + (b × c)] は 1 番目の可変精度 DSP ブロックに実装され、実部の [(a × c) - (b× d)] は 2 番目の可変精度 DSP ブロックに実装されます。



3.5.1.2.1 18 x 19 複素数乗算

図 -33: Arria 10 デバイスの 2 つの可変精度 DSP ブロックを有する 1 つの 18 x 19 複素数乗算器

Variable-Precision DSP Block 1

Variable-Precision DSP Block 2

Inpu

t Reg

ister

Bank

Imaginary Part(ad+bc)

Multiplier

c[18..0]

b[17..0]

19

18

Multiplier

d[18..0]

a[17..0]

19

18

38

Adder

+

x

x

Outp

ut Re

giste

r Ban

k

Inpu

t Reg

ister

Bank

Real Part(ac-bd)

d[18..0]

b[17..0]

19

18

c[18..0]

a[17..0]

19

18

38Ou

tput

Regis

ter B

ank

Multiplier

Multiplier

Adder

-

x

x

Pipeli

ne Re

giste

rPip

eline

Regis

ter



3.5.1.3 Multiplier Adder Sum モード

図 -34: Arria 10 デバイスの 1 つの可変精度 DSP ブロックと 2 つの 18 x 19 乗算器の和

Inpu

t Reg

ister

Bank

Result[37..0]

dataa_y0[18..0]

dataa_x0[17..0]

19

18


datab_y1[18..0]

datab_x1[17..0]

19

18

38

Multiplier

Multiplier

Adder

+/-

SUB_COMPLEX

Outp

ut R

egist

er Ba

nk

x

xPip

eline

Regis

ter

3.5.1.4 36 ビット入力に加算する 18 x 19 乗算モード

Arria 10 の可変精度 DSP ブロックは、1 つの 18 x 19 乗算を 36 ビット入力に加算することができます。

下部の乗算器がバイパスされている間は、上位の乗算器を使用して 18 x 19 乗算への入力を提供します。 datab_y1[17..0]信号と datab_y1[35..18]信号は、36 ビット入力を生成するために連結されます。

図 -35: Arria 10 デバイスの 36 ビット入力に加算する 18 x 19 乗算モード

Inpu

t Reg

ister

Bank

Result[37..0]

dataa_y0[17..0]

dataa_x0[17..0]

19

18


datab_y1[35..18]

datab_y1[17..0]

18

18

37

Multiplier

Adder

SUB_COMPLEX

Outp

ut Re

giste

r Ban

k

x

+/-

Pipeli

ne Re

giste

r

3.5.1.5 シストリック FIR モード

FIR フィルターの基本構造は、加算による一連の乗算で構成されています。



図 -36: 基本的な FIR フィルターの式

タップの数や入力の容量により、多数の加算器のチェーンを介する遅延が非常に大きくなる場合があります。遅延性能の問題を解決するには、遅延は増加しますが、タップごとに配置される追加の遅延要素でシストリック形式を使用して、増加するレイテンシーを代償に性能を向上させます。

図 -37: シストリック FIR フィルターの等価回路

1−kc

][ nx

][ ny

1c 2c kc

][1 nw ][2 nw ][1 nw k − ][ nw k

Arria 10 の可変精度 DSP ブロックは、次のシストリック FIR 構造をサポートします。

• 18 ビット

• 27 ビット

シストリック FIR モードでは、乗算器の入力はソースの 4 つの異なるセットから供給できます。

• 2 つのダイナミック入力

• 1 つのダイナミック入力と 1 つの係数入力

• 1 つの係数入力と 1 つのプリアダー出力

• 1 つのダイナミック入力と 1 つのプリアダー出力

3.5.1.5.1 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング

次の図は、レジスターをリタイミングし、加算器を再構築することで、Arria 10 の可変精度 DSP ブロック (d) を使用して、シストリック FIR フィルター (a) のユーザービューを実装できることを図示したものです。レジスター B は、(b) に示すようにチェーンイン、ataa_y0 および dataa_x0 入力パスでシストリック・レジスターにリタイミングができます。レジスターのリタイミングの終結果は (c) に示されています。加算器の入力と位置の再構築による 2 つの乗算器の加算結果は、(d) に示すようにチェーンアウト加算器によってチェーンイン入力に加算されます。



図 -38: 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング

x[n]

c1

(a) Systolic FIR FilterUser View

(b) Variable Precision BlockArchitecture View (Before Retiming)

Second DSP Block

dataa_y0 x[n]

dataa_x0 c1

datab_y1 x[n-2]

datab_x1 c2

w1[n]

w2[n]

dataa_y0 x[n-4]

dataa_x0 c3

w3[n]

Register B

datab_y1 x[n-6]

datab_x1 c4

w4[n]

Register C

y[n]

Register A

Multiplier

MultiplierAdder

OutputRegisterBank

ResultFirst DSP Block

Result

OutputRegisterBank

Retiming

ChainoutAdder

Chainin fromPrevious DSP Block

(c) Variable Precision BlockArchitecture View (After Retiming)

Second DSP Block

dataa_y0 x[n]

dataa_x0 c1

datab_y1 x[n-2]

datab_x1 c2

w1[n]

w2[n]

dataa_y0 x[n-4]

dataa_x0 c3

w3[n]

Register B

datab_y1 x[n-6]

datab_x1 c4

w4[n]

Register C

y[n]

Register A

Multiplier

MultiplierAdder

OutputRegisterBank


Result

OutputRegisterBank

ChainoutAdder


SystolicRegister

SystolicRegisters

(d) Variable Precision BlockArchitecture View (Adder Restructured)

Second DSP Block

dataa_y0 x[n]

dataa_x0 c1

datab_y1 x[n-2]

datab_x1 c2

w1[n]

w2[n]

dataa_y0 x[n-4]

dataa_x0 c3

w3[n]

Register B

datab_y1 x[n-6]

datab_x1 c4

w4[n]

Register C

y[n]

Register A

Multiplier

Multiplier

Adder

OutputRegisterBank


Result

OutputRegisterBank

ChainoutAdder


SystolicRegister

SystolicRegisters

Adder

x[n-2]

c2

w1[n]

w2[n]

x[n-4]

c3

w3[n]

x[n-6]

c4

w4[n]

y[n]

Register B

Register A

Register A

3.5.1.5.2 18 ビットのシストリック FIR モード

18 ビットのシストリック FIR モードでは、加算器はデュアル 44 ビット加算器としてコンフィグレーションされます。そのため、18 x 19 動作モードを使用する際にオーバーヘッドの 7 ビットとなり、結果的に 37 ビットとなります。これにより、合計 16 個の 18 x 19 乗算器あるいはシストリック FIR ストラクチャーとしてカスケード化できる 8 個の Arria 10 可変精度 DSP ブロックが使用可能となります。

図 -39: Arria 10 デバイスでの 18 ビット・シストリック FIR モード

Inpu

t Reg

iste

r B

ank

dataa_y0[17..0]

dataa_z0[17..0]

dataa_x0[17..0]

COEFSELA[2..0]

datab_y1[17..0]

datab_z1[17..0]

datab_x1[17..0]

COEFSELB[2..0]

+/-

Pre-Adder

+/-

Pre-Adder

+/-

InternalCoefficient

InternalCoefficient

Multiplier

Multiplier

Adder

+/-

Systolic Registers

Systolic Register

Chainout adder oraccumulator

+

Out

put R

egis

ter

Ban

kchainin[43..0]

chainout[43..0]

Result[43..0]

18-bit Systolic FIR

x

x

18

18

18

18

18

18

3

3

44

44

44

Pipe

line

Regi

ster

イネーブルされると、シストリック・レジスターは出力レジスターバンクとして同じクロックソースで

　クロックされます。



3.5.1.5.3 27 ビットのシストリック FIR モード

27 ビットのシストリック FIR モードでは、チェーンアウト加算器やアキュムレーターは 64 ビットで動作するようコンフィグレーションされます。このため、27 ビットのデータ (54 ビット積 ) を使用する際、オーバーヘッドの 10 ビットとなります。これにより、合計 11 個の 27 x 27 乗算器あるいはシストリック FIR ストラクチャーとしてカスケード化が可能な 11 個の Arria 10 の可変精度 DSP ブロックが使用可能となります。

27 ビット・シストリック FIR モードでは、DSP ブロックごとに 1 ステージのシストリック・フィルターを実装することができます。なお、このモードではシストリック・レジスターは不要です。

図 -40: Arria 10 デバイスでの 27 ビット・シストリック FIR モードIn

put R

egist

er Ba

nk

dataa_y0[25..0]

dataa_z0[25..0]

dataa_x0[26..0]

COEFSELA[2..0]

Pre-Adder

+/-

InternalCoefficient

Multiplier

Adder

+/-

Chainout adder oraccumulator

+

chainin[63..0]

chainout[63..0]

27-bit Systolic FIR

27 x

Outp

ut Re

giste

r Ban

k

26

3

27

26

64

64Pip

eline

Regis

ter

3.5.2 浮動小数点演算の動作モード

3.5.2.1 単一の浮動小数点演算機能

1 つの浮動小数点演算 DSP は、次の機能を実行することができます。

• 乗算モード

• 加算または減算モード

• 乗算累積モード



3.5.2.1.1 乗算モード

このモードでは、基本的な浮動小数点乗算(y*z)を使用することができます。

図 -41: Arria 10 デバイスでの乗算モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bank

result[31:0]Input

RegisterBank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister

BankPipelineRegister

Bank

3.5.2.1.2 加算または減算モード

このモードでは、基本的な浮動小数点加算 (x+y) または基本的な浮動小数点減算 (x-y) を使用することができます。

図 -42: Arria 10 デバイスでの加算または減算モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0]

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank



3.5.2.1.3 乗算累積モード

このモードでは、前の乗算結果の ((y*z) + acc) または ((y*z) - acc) の浮動小数点加算に続いて、浮動小数点加算を実行します。

図 -43: Arria 10 デバイスでの乗算累積モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0]

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

3.5.2.2 複数の浮動小数点演算機能

複数の浮動小数点演算 DSP は、次の機能を実行することができます。

• チェーンイン・パラメーターがオフの場合、単一の浮動小数点演算 DSP を使用する積和または積差モード

• ベクター 1 モード

• ベクター 2 モード

• ダイレクト・ベクター・ドット積

• 複素数乗算

3.5.2.2.1 積和または積差モード

このモードでは、浮動小数点加算または浮動小数点減算に続いて、浮動小数点乗算を実行します ((y*z) + x) または ((y*z) - x) 。なお、チェーンイン・パラメーターを使用することにより、マルチプルチェーン・モードをイネーブルすることができます。



図 -44: Arria 10 デバイスでの積和または積差モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0]

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister

Bank PipelineRegister

Bank

3.5.2.2.2 ベクター 1 モード

このモードでは、以前の可変 DSP ブロックからのチェーンイン入力との浮動小数点加算に続いて浮動小数点乗算を実行します。入力 x は直接チェーンアウトに供給されます。( チェーンアウト = x では、結果 = y*z + チェーンイン )

図 -45: Arria 10 デバイスでのベクター 1 モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0]

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

3.5.2.2.3 ベクター 2 モード

このモードでは、乗算結果が直接チェーンアウトに供給される浮動小数点乗算を実行します。以前の可変 DSP ブロックからのチェーンイン入力は出力結果として入力 x に加算されます。( チェーンアウト = y*z では、結果 = x + チェーイン )



図 -46: Arria 10 デバイスでのベクター 2 モード

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

dataa_y0[31:0]

dataa_z0[31:0]

OutputRegister

Bankresult[31:0]

InputRegister

Bank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

3.5.2.2.4 ダイレクト・ベクター・ドット積

ダイレクト・ベクター・ドット積は、次の図の DSP モードの設定により複数の DSP ブロックで実装されています。

• チェーンイン・パラメーターがオンの積和および減算モード

• ベクター 1

• ベクター 2



図 -47: ダイレクト・ベクター・ドット積

chainout[31:0]

chainin[31:0]accumulate

dataa_x0[31:0]

B dataa_y0[31:0]

A dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0] AB + CD

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]


AB + CD dataa_x0[31:0]

D dataa_y0[31:0]

C dataa_z0[31:0]

OutputRegister

Bankresult[31:0] AB + CD + EF + GH

InputRegister

Bank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]


EF + GH dataa_x0[31:0]

F dataa_y0[31:0]

E dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0] EF + GH

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]


AB + CD + EF + GH dataa_x0[31:0]

H dataa_y0[31:0]

G dataa_z0[31:0]

OutputRegister

Bankresult[31:0]

InputRegister

Bank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]

chainin[31:0]

accumulate

dataa_x0[31:0]

J dataa_y0[31:0]

I dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0] IJ +KL

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

Vector One

Vector Two

Vector One

Multi-Chain

Vector Two

3.5.2.2.5 複素数乗算

Arria 10 デバイスは、4 つの Arria 10 可変精度 DSP ブロックを使用して浮動小数点演算の単精度複素数乗算器をサポートします。

図 -48: 複素数乗算式のサンプル



虚数部の [(a × d) + (b × c)] は初の 2 つの可変精度 DSP ブロックに実装され、実数部の [(a× c) - (b × d)] は 2 番目の可変精度 DSP ブロックに実装されます。

図 -49: 実数結果の複素数乗算chainin[31:0]

accumulate

dataa_x0[31:0]

a dataa_y0[31:0]

c dataa_z0[31:0]

OutputRegister

Bank

result[31:0]Input

RegisterBank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]

accumulate

dataa_x0[31:0]

b dataa_y0[31:0]

d dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0] Result Real

Multiplier

Subtract

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]

chainin[31:0]

Multiplication Mode

Multiply-Subtract Mode



図 -50: 虚数結果の複素数乗算chainin[31:0]

accumulate

dataa_x0[31:0]

a dataa_y0[31:0]

d dataa_z0[31:0]

OutputRegister

Bank

result[31:0]Input

RegisterBank

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]

accumulate

dataa_x0[31:0]

b dataa_y0[31:0]

c dataa_z0[31:0]

OutputRegister

Bank

InputRegister

Bankresult[31:0] Result Imaginary

Multiplier

Adder

PipelineRegister

Bank

PipelineRegister


Bank

chainout[31:0]

chainin[31:0]

Multiplication Mode

Multiply-Add Mode

3.6 改訂履歴


2017 年 3 月 2017.03.15 • 商標を「インテル」へ変更。• x-y から y-x へ減算を変更。

2015 年 12 月 2015.11.14 • 浮動小数点演算リソースの表のリストにある Arria 10 GX 660 デバイスの DSP ブロックの数を 1688 から 1687 へ訂正。

2015 年 11 月 2015.11.02 • Arria 10 デバイスの乗算器数の表の Arria 10 GX 320、GX 480、GX 660、SX320、SX 480、SX 660 デバイスのリソース数を更新。

• 入力レジスターバンクの表を更新し、浮動小数点演算のダイナミック制御信号における入力レジスターバンクが、ダイナミック ACCUMULATE コントロール信号に対してのみ適用可能であることを明記。

• 18 x19 シストリック FIR モードには、7 ビットのオーバーヘッドとその結果が 37 ビットになることを明記。

• 18 ビットと 27 ビットのシストリック FIR モードでサポートされるカスケードされたDSP ブロックの数を更新。

• 表記を Quartus II から Quartus Prime へ変更。

2015 年 5 月 2015.05.04 • Arria 10 デバイスの可変精度 DSP ブロックの動作モードと機能の組み合わせの表に記載された全ての浮動小数点モードをサポートするチェーンインとチェーンアウトを更新。

• 独立乗算器モード、乗算加算器モード、およびシストリック FIR モードのデザイン・テンプレートを取得する手順を追加。

• 動作モードの表に Arria 10 Native Floating Point DSP IP コアを追記。

continued...




2015 年 1 月 2015.01.23 • プリミティブ DSP についての情報を追加。• Arria 10 デバイスの可変精度 DSP ブロックでサポートされる動作モードと機能の表

にサポートされる動作インスタンスの列を追加。• Arria 10 デバイスの乗算器数の表にある単精度浮動小数点加算器の数を更新。• 固定小数点演算の項にあるアキュムレーターへのダブル累算レジスターは、プログラミ

ング・ファイルでスタティックに設定されています、という表記を削除。• 浮動小数点演算の Quartus II DSP IP のリスト内に ALTERA_FP_FUNCTIONS を

追加。• 固定小数点演算の遅延レジスターでサポートされる動作モードについての説明を追加。• 内部係数機能およびプリアダー機能を使用する場合、上部と下部の係数およびプリアダ

ーをイネーブルする必要があるという記述を追加。

2014 年 8 月 2014.08.18 • 浮動小数点演算を追加。• 可変精度 DSP ブロックの動作モードにダイナミック ACCUMULATE、ダイナミック

LOADCONST、ダイナミック SUB、ダイナミック NEGATE を追加。• 入力カスケードチェーンに沿って上位遅延レジスターと下位遅延レジスターを追加。• 可変精度 DSP ブロック内のパイプライン・レジスターを制御する可変精度 DSP ブロッ

ク信号を追加。• 同じ DSP ブロック内の両方のプリアダーが使用されている場合、プリアダーは同じ動作

タイプ ( 加算または減算のいずれか ) を共有しなければならないという条件を追加。• 55 ビット加算器を更新。• 38 ビット加算器を追加。• 2 つの 18 x 19 モード ( 加算器がバイパスされる ) を更新。• Decimation を Decimation + Accumulate に更新。• アキュムレーター機能とダイナミック・コントロール信号に Decimation + Chainout

Adder を追加。• ブロックごとの 1 つの乗算器に 27 ( 符号ありまたは符号なし ) x 27 ( 符号ありまた

は符号なし ) コンフィグレーションを追加。• 1 つの可変精度 DSP ブロックの 2 つの 18 x 19 乗算の和のブロック図と、36 ビット

入力に加算する 1 つの 18 x 18 乗算モードのブロック図からチェーンアウト加算器またはアキュムレーターを削除。

• 基本的な FIR フィルターの式を更新。• 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューの

マッピングを追加。• 27 ビットのシストリック FIR モードではシストリック・レジスターは不要である旨を追

加。

2013 年 12 月 2013.12.02 初版



4 Arria 10 デバイスにおけるクロック・ネットワークおよび PLL

この章では、Arria 10 デバイスの階層的なクロック・ネットワークの高度な機能とフェーズ・ロック・ループ (PLL) について説明します。 Quartus Prime ソフトウェアは、外部デバイスなしで PLL とその機能をイネーブルすることができます。



4.1 クロック・ネットワーク

Arria 10 デバイスは、階層構造に編成される次のクロック・ネットワークを有します。

• グローバルクロック (GCLK) ネットワーク

• リージョナル・クロック (RCLK) ネットワーク

• ペリフェラル・クロック (PCLK) ネットワーク

— スモール・ペリフェラル・クロック (SPCLK) ネットワーク

— ラージ・ペリフェラル・クロック (LPCLK) ネットワーク

A10-HANDBOOK | 2017.06.21



https://www.altera.com/support/support-resources/knowledge-base/solutions/rd07302013_646.html




4.1.1 Arria 10 デバイスのクロックリソース

表 27. Arria 10 デバイスのクロックリソース

クロック入力ピン

デバイス利用可能なリソース数クロックリソースのソース

• 10AS016• 10AS022• 10AX016• 10AX022

• HSSI：4 の差動• I/O：32 のシングルエ

ンドまたは 16 の差動

ハイスピード・シリアル・インタフェース (HSSI) 向け：REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T][p,n] ピンI/O 向け： CLK_[2,3][A..L]_[0,1][p,n] ピン

• 10AS027• 10AS032• 10AX027• 10AX032



• 10AS048• 10AX048



• 10AS057• 10AS066• 10AX057• 10AX066



• 10AT090• 10AT115• 10AX090• 10AX115



GCLK ネットワーク


すべて 32

• チャネルごとのフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤー (PCS) TX および RX クロック

• チャネルごとの PMA および PCS TX / RX 分周クロック• ハード IP コアのクロック出力信号• DLL クロック出力• フラクショナル PLL (fPLL) および I/O PLL の C カウンター出力• フィードバックのための I/O PLL M カウンター出力• REFCLK およびクロック入力ピン• コア信号• フェーズアライナーのカウンター出力

RCLK ネットワーク


• 10AS016• 10AS022• 10AS027• 10AS032• 10AX016• 10AX022• 10AX027• 10AX032

8

• チャネルごとのフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤー (PCS) TX / RX クロック

• チャネルごとの PMA および PCS TX / RX 分周クロック• ハード IP コアのクロック出力信号• DLL クロック出力• fPLL および I/O PLL の C カウンター出力• M

continued...


A10-HANDBOOK | 2017.06.21


RCLK ネットワーク


• REFCLK およびクロック入力ピン• コア信号• フェーズアライナーのカウンター出力

• 10AS048• 10AX048

12

• 10AS057• 10AS066• 10AX057• 10AX066• 10AT090• 10AT115• 10AX090• 10AX115

16

SPCLK ネットワーク


• 10AS016• 10AS022• 10AX016• 10AX022• 10AS027• 10AS032• 10AX027• 10AX032

144

HSSI 向け：• チャネルごとのフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディン

グ・サブレイヤー (PCS) TX / RX クロック• チャネルごとの PMA および PCS TX / Rx 分周クロックハード• ハード IP コアのクロック出力信号• DLL クロック出力• fPLL C カウンター出力• REFCLK およびクロック入力ピン• コア信号I/O 向け：• DPA 出力 (LVDS I/O のみ)• I/O PLL の C および M カウンター出力• クロック入力ピン• コア信号• フェーズアライナーのカウンター出力

• 10AS048• 10AX048

216

• 10AS057• 10AS066• 10AX057• 10AX066

288

• 10AT090• 10AT115• 10AX090• 10AX115

384

LPCLK ネットワーク


• 10AS016• 10AS022• 10AX016• 10AX022• 10AS027• 10AS032• 10AX027• 10AX032

24

HSSI 向け：• チャネルごとのフィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディン

グ・サブレイヤー (PCS) TX / RX クロック• チャネルごとの PMA および PCS TX / RX 分周クロック• ハード IP コアのクロック出力信号• DLL クロック出力• fPLL の C および M カウンター出力• REFCLK およびクロック入力ピン• コア信号

• 10AS048• 10AX048

36

continued...


A10-HANDBOOK | 2017.06.21


LPCLK ネットワーク


I/O 向け：• DPA 出力 (LVDS I/O のみ )• I/O PLL の C および M カウンター出力• クロック入力ピン• コア信号• フェーズアライナーのカウンター出力

• 10AS057• 10AS066• 10AX057• 10AX066

48

• 10AT090• 10AT115• 10AX090• 10AX115

64

クロック入力ピンの接続についての詳細は、ピン接続ガイドラインを参照してください。

関連情報• 175 ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O

規格

• Arria 10 デバイスファミリーのピン接続のガイドライン ( 英語版 )

• 175 ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O規格

4.1.2 階層クロック・ネットワーク

Arria 10 デバイスは、3 レベルのクロック・ネットワーク階層に対応しています。階層のシーケンスは次に示すとおりです。

1. GCLK、RCLK、PCLK、および GCLK と RCLK フィードバック・クロック

2. セクションクロック (SCLK)

3. ロウクロック

各 HSSI カラムと I/O カラムには、共有バスを GCLK、RCLK、および PCLK クロック・ネットワークに押し下げるためにクロックドライバーが含まれます。

Arria 10 のクロック・ネットワーク (GCLK、RCLK、および PCLK) は、各クロックが各 HSSI またはI/O バンクのクロック・ルーティングに接続される前に SCLK を介して配線されます。SCLK の設定はトランスペアレントです。 Quartus Prime ソフトウェアは GCLK、RCLK、および PCLK ネットワークに基づいて自動的に SCLK を配線します。

各 SCLK のスパインは、HSSI および I/O バンクのスパインと一致する一貫した高さを有します。デバイス内の SCLK スパインの数は HSSI および I/O バンクの数によって異なります。


A10-HANDBOOK | 2017.06.21


https://www.altera.com/en_US/pdfs/literature/dp/arria-10/PCG-01017.pdf

図 -51: Arria 10 デバイスの SCLK スパインの領域

HSSIColumn

I/OColumn

HSSIColumn

I/OColumn

SCLK Spine Region

Bank

Arria 10 デバイスは、各 SCLK スパイン領域で 33 の SCLK ネットワークを提供します。SCLK ネットワークは、各ロウクロック領域で 6 つのロウクロックを駆動することができます。ロウクロックは、デバイスのコア機能ブロック、PLL、I/O インターフェイス、および HSSI インターフェイスへのクロックリソースです。6 つの固有の信号は各ロウクロック領域内に配線することができます。各 SCLK を駆動するマルチプレクサーの接続パターンは、SCLK スパイン領域へのクロックソースを制限します。各 SCLKは GCLK、RCLK、LPCLK、または SPCLK ラインからクロックリソースを選択することができます。

次の図は、各 SCLK スパイン領域で GCLK、RCLK、PCLK、または GCLK および RCLK フィードバック・クロック・ネットワークによって駆動される SCLK を示しています。GCLK、RCLK、PCLK、およびGCLK / RCLK フィードバック・クロックは同じ SCLK 配線リソースを共有します。 Quartus Prime ソフトウェアで正常なデザイン・フィッティングを確保するには、各 SCLK スパイン領域におけるクロックリソース数の合計は SCLK の制限を超えてはいけません。

図 -52: SCLK スパインにおける階層クロック・ネットワーク

GCLK/GCLK feedback

RCLK/RCLK feedback SCLK

SPCLK

633

32

8

24

LPCLK8

大のデバイスに各スパイン地域でSCLK を駆動できるクロック・ネットワークのために使用可能なリソースの大数。

Row clock

First level Second level Third levelSCLK に駆動するPLL からのフィードバック・クロック出力。


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4.1.3 クロック・ネットワークのタイプ

4.1.3.1 グローバル・クロック・ネットワーク

GCLK ネットワークは、アダプティブ・ロジック・モジュール (ALM)、デジタル信号処理 (DSP)、エンベデッド・メモリー、および PLL といった機能ブロックの低スキュー・クロック・ソースとして機能します。また、Arria 10 の I/O エレメント (IOE) と内部ロジックは、GCLK を駆動して、内部生成のグローバルクロックやその他の高ファンアウト・コントロール信号 ( 同期または非同期クリア、クロックイネーブル信号など ) を作成することができます。

デバイスは、デバイス全体でドライブ可能な GCLK を提供します。GCLK はデバイス内のすべてのSCLK スパイン領域に対応します。各 GCLK は、下の象徴的な GCLK ネットワークの図に示す方向でアクセスすることができます。

図 -53: Arria 10 デバイスにおける象徴的な GCLK ネットワーク次の図は、デバイスパッケージの裏面図に相当するシリコンダイの上面図です。

GCLK[27:24]

GCLK[23:16]

GCLK[31:28]

GCLK[11:8]

GCLK[7:0]

GCLK[15:12]

Bank

HSSIColumn

I/OColumn

I/OColumn

HSSIColumn

4.1.3.2 リージョナル・クロック・ネットワーク (RCLK)

RCLK ネットワークは、少ないクロック挿入遅延と 1 つの RCLK 領域内に含まれるロジックのスキューを提供します。所定の領域における Arria 10 の IOE および内部ロジックは、RCLK を駆動して、内部生成リージョナル・クロックやその他の高ファンアウト信号を作成することができます。

Arria 10 デバイスは、チップを介して水平に駆動することができる RCLK を提供します。RCLK は、デバイスの同じロウにおけるすべての SCLK スパイン領域をカバーします。上部と下部の HSSI バンクおよび I/O バンクには、2 つのロウを垂直にカバーする RCLK があります。また、中間部の HSSI およびI/O バンクには、6 つのロウを垂直にカバーする RCLK があります。次の図は RCLK ネットワークの範囲を示しています。


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図 -54: Arria 10 デバイスにおける RCLK ネットワーク次の図は、デバイスパッケージの裏面図に相当するシリコンダイの上面図です。

RCLK[3..0]

RCLK[7..4]

RCLK[11..8]

RCLK[15..12]

HSSIColumn

HSSIColumn

I/OColumn

I/OColumn

Bank

Network Coverage for RCLK[3..0]




4.1.3.3 ペリフェラル・クロック・ネットワーク

PCLK ネットワークは、も少ない挿入遅延と RCLK ネットワークと同じスキューを提供します。

スモール・ペリフェラル・クロック・ネットワーク

各 HSSI または I/O バンクは 12 個の SPCLK を有します。SPCLK は、同じロウ内で隣接する HSSIバンクの 1 つの SCLK スパイン領域と I/O バンクの 1 つの SCLK スパイン領域に対応します。


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図 -55: Arria 10 デバイスの SPCLK ネットワーク次の図は、デバイスパッケージの裏面図に相当するシリコンダイの上面図です。

HSSIColumn

I/OColumn

HSSIColumn

I/OColumn

Bank

12

12

ラージ・ペリフェラル・クロック・ネットワーク

各 HSSI または I/O バンクは 2 つの LPCLK を有します。LPCLK は SPCLK と比べてより大きなネットワーク範囲を有します。LPCLK は、同じロウ内で隣接する HSSI バンクの 1 つの SCLK スパイン領域と I/O バンクの 1 つの SCLK スパイン領域に対応します。上部と下部の HSSI バンクおよび I/Oバンクには、2 つのロウを垂直にカバーする LPCLK があります。また、中間部の HSSI および I/O バンクには、4 つのロウを垂直にカバーする LPCLK があります。


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図 -56: Arria 10 デバイスの LPCLK ネットワーク次の図は、デバイスパッケージの裏面図に相当するシリコンダイの上面図です。

HSSIColumn

I/OColumn

HSSIColumn

I/OColumn

2

4

2

42

2

2

2

Bank

4.1.4 クロック・ネットワーク・ソース

この章は、GCLK、RCLK、および PCLK ネットワークを駆動できるクロック・ネットワーク・ソースについて説明します。

4.1.4.1 専用クロック入力ピン

専用クロック入力ピンのソースは次のとおりです。

• fPLL—HSSI カラムからのREFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T][p,n]

• I/O PLL ー I/O カラムからの CLK_[2,3][A..L]_[0,1][p,n]

専用クロック入力ピンは、非同期クリアー、プリセット、クロックイネーブルのような高ファンアウト・コントロール信号や、GCLK または RCLK ネットワークを介するプロトコル信号に使用することができます。

専用クロック入力ピンは、I/O PLL 用の差動クロックまたはシングル・エンド・クロックのいずれかになることができます。シングル・エンド・クロック入力として専用クロック入力ピンを使用する場合、CLK_[2,3][A..L]_[0,1][p,n] ピンだけは PLL への接続があります。fPLL は、差動クロック入力をサポートしています。


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グローバル・クロックまたはリージョナル・クロックに PLL を駆動すると PLL 入力でより高いジッターが生じることがあり、この場合 PLL はグローバルクロックまたはリージョナル・クロックを完全に補正することができません。インテルは、PLL を駆動するにあたって適なパフォーマンスを得るためには、専用クロック入力ピンを使用することを推奨します。

関連情報175 ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格

4.1.4.2 内部ロジック

内部ロジックをイネーブルして高ファンアウト、低スキュー信号を駆動するには、コア配線を使用して各GCLK および RCLK ネットワークを駆動することができます。

4.1.4.3 DAP 出力

各 DPA は PCLK ネットワークを駆動することができます。

4.1.4.4 HSSI クロック出力

HSSI クロック出力は GCLK、RCLK、および PCLK ネットワークを駆動することができます。

4.1.4.5 PLL クロック出力

fPLL および I/O PLL クロック出力はすべてのクロック・ネットワークを駆動することができます。

4.1.5 クロック・コントロール・ブロック

各 GCLK、RCLK、および PCLK ネットワークは、独自のクロック・コントロール・ブロックを有します。コントロール・ブロックは、次の機能を提供します。

• クロックソースの選択 ( ダイナミック選択は GCLK でのみ使用可能 )

• クロックのパワーダウン ( スタティックまたはダイナミックなクロックイネーブル / ディスエーブルは GCLK と RCLK でのみ使用可能 )

関連情報クロック・コントロール・ブロック (ALTCLKCTRL) IP コア・ユーザーガイド ( 英語版 )

ALTCLKCTRL IP コアとクロックの多重化手法についての詳細を提供します。

4.1.5.1 Arria 10 デバイスにおけるピンマッピング

表 28. HSSI カラムへのクロック入力ピン、PLL カウンター出力、およびクロック・コントロール・ブロック入力間のマッピング

クロック供給元

inclk[0] 隣接する fPLL からの PLL カウンター C0 と C2

inclk[1] 隣接する fPLL からの PLL カウンター C1 と C3

inclk[2] と inclk[3]ｃ同じ HSSI バンク上にある 2 つの専用クロックピンのうちいずれか


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https://www.altera.com/en_US/pdfs/literature/ug/ug_altclock.pdf

表 29. I/O カラムへのクロック入力ピン、PLL カウンター出力、およびクロック・コントロール・ブロック入力間のマッピング1 つのカウンターに対し、1 つの INCLK のみ割り当てることができます。

クロック供給元

inclk[0] CLK_ [2,3] [A..L] _0p または隣接する I/O PLL からの任意のカウンター

inclk[1] CLK_[2,3][A..L]_0n または隣接する I/O PLL からの任意のカウンター

inclk[2] CLK_[2,3][A..L]_1p または隣接する I/O PLL からの任意のカウンター

inclk[3] CLK_[2,3][A..L]_1n または隣接する I/O PLL からの任意のカウンター

4.1.5.2 GCLK コントロール・ブロック

マルチプレクサー選択入力を駆動する内部ロジックを使用して、GCLK 選択ブロックのクロックソースをスタティックに、あるいはダイナミックに選択することができます。

クロックソースをダイナミックに選択する場合、PLL 出力 (C0 や C1 など ) を選択するか、またはクロックピンあるいは PLL 出力の組み合わせを選択することができます。

図 -57: Arria 10 デバイスの GCLK コントロール・ブロック

PLL Counter Outputs/CLK Pins

CLKSELECT[1..0]2

4

GCLK

Enable/ Disable

このマルチプレクサーは、ユーザー制御のダイナミック・スイッチングをサポートします。

InternalLogic

InternalLogic

Static ClockSelect

CLKnPin

デバイスがユーザーモードにあるとき、内部ロジックを介して動的にクロック選択信号を制御することができますデバイスがユーザーモードにある場

合、信号が動的に制御することはできないためコンフィグレーション・（ SRAM オブジェクト・ファイル [.sof]またはプログラマー・オブジェクト・ファイルは、 .pof] ）を通じてクロック選択信号を設定することができます。

CLKn ピンはシングルエンド PLLクロック入力として使用されるとき、専用のクロック入力ではありません。 CLKn ピンは、GCLK を使用してPLLをドライブすることができます。

HSSIOutput

DPAOutput

HSSI カラムまたは I/ O カラムのための対応するCLK SELECT [1..0] について詳しくは、ピンマッピング表を参照してください。

GCLK ネットワーク・マルチプレクサーの入力クロックソースと clkena 信号は、 Quartus Prime ソフトウェアで ALTCLKCTRL IP コアを使用することにより設定が可能になります。

動的に ALTCLKCTRL IP コアを使用して、クロックソースを選択した場合、CLKSELECT [0..1]信号を使用して入力を選択します。

注意: 同じ I/O バンクまたは HSSI バンクからの専用クロック入力のみ切り替え可能です。

関連情報78 ページの Arria 10 デバイスにおけるピンマッピング

HSSI カラムおよび I/O カラムのためのクロック入力ピン、PLL カウンター出力、およびクロック・コントロール・ブロック入力の間のマッピングを提供します。

4.1.5.3 RCLK コントロール・ブロック

Quartus Prime ソフトウェアで生成されるコンフィグレーション・ファイル (.sof または.pof)内のコンフィグレーション・ビット設定を使用して、RCLK 選択ブロックのクロックソース選択をスタティックに制御することができます。


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図 -58: Arria 10 デバイスの RCLK コントロール・ブロック

CLKpPin

PLL CounterOutputs

Internal Logic

CLKnPin

Enable/Disable

RCLK

InternalLogic

Static Clock Selectデバイスがユーザー・モードの場合、コンフィグレーション・ファイル（.sofまたは.pof）を介してのみクロック・選択信号を設定することができます。これらの信号はダイナミックに制御することができません。

2

シングルエンドのPLLクロック入力として使用される場合、CKLピンは専用クロック入力ではありません。CLKピンはRCLKを使用してPLLをドライブできます。HSSI Output DPA Output

RCLK ネットワークの入力クロックソースと clkena 信号は、 Quartus Prime ソフトウェアでALTCLKCTRL IP コアを使用することにより設定が可能になります。

4.1.5.4 PCLK コントロール・ブロック

PCLK コントロール・ブロックは、SPCLK ネットワークと LPCLK ネットワークの両方を駆動します。

HSSI PCLK を駆動するには、HSSI 出力、fPLL 出力、またはクロック入力ピンを選択します。

I/O PCLK を駆動するには、DPA クロック出力、I/O PLL 出力、またはクロック入力ピンを選択します。

図 -59: Arria 10 デバイスにおける HSSI カラムの PCLK コントロール・ブロック

Static Clock Select

PCLK from HSSI Column

HSSI Output Fractional PLL Output

CLKp Pin CLKn Pin

図 -60: Arria 10 デバイスにおける I/O カラムの PCLK コントロール・ブロック

Static Clock Select

PCLK from I/O Column

DPA Output I/O PLL Output

CLKp Pin CLKn Pin


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PCLK ネットワークの入力クロックソースと clkena 信号は、 Quartus Prime ソフトウェアでALTCLKCTRL IP コアを使用することにより設定が可能になります。

4.1.6 クロック・パワーダウン

GCLK クロック・ネットワークと RCLK クロック・ネットワークは、スタティックおよびダイナミックの両アプローチでパワーダウンすることができます。

クロック・ネットワークがパワーダウンされると、クロック・ネットワークによって供給されるすべてのロジックは、デバイスの全消費電力を低減してオフ状態になります。未使用の GCLK、RCLK および PCLKネットワークは、 Quartus Prime ソフトウェアで生成されるコンフィグレーション・ファイル (.sof または.pof) のコンフィグレーション・ビット設定を介して、自動的にパワーダウンされます。

ダイナミック・クロック・イネーブルまたはディスエーブル機能により、GCLK および RCLK ネットワーク上で内部ロジックがパワーアップあるいはパワーダウンを同期的に制御することが可能になります。この機能は PLL から独立しており、クロック・ネットワークに直接適用されます。

注意: 動的に PLL を駆動する GCLK または RCLK ネットワークをイネーブルまたはディスエーブルすることはできません。コア周波数が高いとき、動的に大きなクロックをゲートするチップ性能に影響を与えることができます。

4.1.7 クロックイネーブル信号

GCLK 出力または RCLK 出力が PLL の入力を駆動する場合、クロック・コントロール・ブロックのクロックイネーブル回路とクロック・ディスエーブル回路を使用することはできません。

図 -61: クロックイネーブル / ディスエーブル回路との clkena の実装この図は、クロック・コントロール・ブロックのクロック・イネーブル / ディスエーブル回路の実装を図示したものです。

clkenaClock SelectMultiplexer Output

GCLK/RCLK/

PLL_[2,3][A..L]_CLKOUT[0..3][p,n]

D DQ Q

R1 R2

R1 および R2 バイパスパスは、PLL 外部クロック出力には使用できません。

セレクトラインは、.sofまたは. pof におけるビット設定によってスタティックに制御されます。

clkena 信号は、PLL 出力カウンターレベルではなくクロック・ネットワーク・レベルでサポートされます。これにより、PLL を使用していない場合でもクロックのゲートオフが可能になります。また、clkena信号を使用して PLL からの専用外部クロックを制御することができます。


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図 -62: clkena 信号の例次の図は、クロック出力イネーブルの波形の例を示しています。clkena 信号はクロック出力の立ち下りエッジに同期します。

clkena

AND Gate Output with R2 Bypassed

(ena Port Registered as Falling Edge of Input Clock)

Clock SelectMultiplexer Output

AND Gate Outputwith R2 Not Bypassed

(ena Port Registered as DoubleRegister with Input Clock)

clkena 信号を使用して GCLK と RCLK ネットワークまたは

PLL_[2,3][A..L]_CLKOUT[0..3][p,n] ピンをイネーブルまたは

ディスエーブルします。

Arria 10 デバイスは、GCLK および RCLK ネットワークの非同期イネーブル / ディスエーブルを補助する追加のメタスタビリティー・レジスターを有します。このレジスターは、必要に応じて QuartusPrime ソフトウェアでバイパスすることができます。

ループ関連のカウンターは影響を受けないため、clkena 信号に関係なく PLL はロック状態を保持することができます。この機能は低消費電力またはスリープモードを必要とするアプリケーションに役立ちます。また、システムが再同期化中の周波数オーバーシュートを許容できない場合、clkena 信号はクロック出力をディスエーブルすることができます。

4.2 Arria 10 の PLL

PLL は、デバイスのクロック管理、外部システムのクロック管理、および高速 I/O インターフェイスのために堅牢なクロック管理機能と合成機能を提供します。

Arria 10 デバイスファミリーは次のＰ LL を有します。

• fPLL—フラクショナル PLL または整数 PLL として動作可能

• I/O PLL—整数 PLL としてのみ動作可能

fPLL は、HSSI バンクでトランシーバー・ブロックに隣接して配置されます。各 HSSI バンクは 2 つのfPLL を有します。それぞれの fPLL は、従来の整数モードで独立してコンフィグレーションすることができます。フラクショナル・モードでは、fPLL は三次デルタシグマ変調で動作可能です。なお、各 fPLL は 4つの C カウンター出力と 1 つの L カウンター出力を有します。

I/O PLL は、I/O バンク内のハードメモリー・コントローラーおよびシリアライザー / デシリアライザー(SERDES) ブロックに隣接して配置されています。個々の I/O バンクは 1 つの I/O PLL が含まれています。I/O PLL は、従来の整数モードで動作することができます。個々の I/O PLL は 9 つの C カウンター出力を持っています。いくつかの特定のデバイスパッケージにおいて、デザインの外で接合されないI/O バンクの I/O PLL を使用することができます。これらの I/O PLL は、FPGA コアからの基準クロックソース、または同じ I/O カラムの別の I/O PLL からの専門のカスケード接続を通じてリファレンス・クロック・ソースを取る必要があります。

Arria 10 デバイスは大集積度で大 32 個の fPLL と大 16 個の I/O PLL を有します。また、Arria 10 の PLL は異なるコアアナログ構造を有しており、異なる機能をサポートします。


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表 30. Arria 10 デバイスの PLL 機能

特長フラクショナル PLL I/O PLL

整数モード可能可能

フラクショナル・モード可能 —

C( 出力 ) カウンタ 4 9

M カウンター分周係数 8～127 4～160

N カウンター分周係数 1～ 32 1～80

C カウンター分周係数 1～512 1～512

L カウンター分周係数 1、2、4、8 —

専用外部クロック出力 — 可能

専用クロック入力ピン可能可能

外部フィードバック入力ピン — 可能

スペクトラム拡散入力クロック・トラッキング (4) 可能可能

ソース・シンクロナス補償 — 可能

直接補償可能可能

通常補償 — 可能

ゼロ遅延バッファー補償 — 可能

外部フィードバック補償 — 可能

LVDS 補償 — 可能

フィードバック補償ボンディング可能 —

電圧制御オシレータ (VCO) 出力による DPA クロックの駆動 — 可能

位相シフト分解能 (5) 72 ps 78.125 ps

プログラマブル・デューティー・サイクル 50％に固定されたデューティー・サイクル可能

パワー・ダウン・タイマー可能可能

(4) 供給される入力クロックのジッターは入力ジッター許容仕様内です。

(5) 小の位相シフトは、4 (fPLL) または 8 (I/O PLL) で割った VCO 期間によって決定されます。また、Arria 10デバイスは、すべての出力周波数を小 45° (I/O PLL) または 90° (fPLL) の増分でシフトすることができます。周波数および分周パラメーターによっては、より細かな微調整も可能です。


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4.2.1 PLL 使用率

fPLL は、トランシーバーのトランスミッター PLL としての使用やリファレンス・クロック周波数を合成するにあたって適化されます。fPLL は次のように使用することができます。

• ボード上の必要なオシレーター数を削減する

• 1 つのリファレンス・クロックソースから複数のクロック周波数を合成することで、FPGA で使用されるクロックピンを削減する

• クロック・ネットワーク遅延を補償する

• トランシーバー向けの送信クロッキング

I/O PLL は、メモリー・インターフェイスと LVDS SERDES で使用するにあたって適化されます。I/OPLL は次のように使用することができます。

• ボード上の必要なオシレーター数を削減する

• 1 つのリファレンス・クロックソースから複数のクロック周波数を合成することで、FPGA で使用されるクロックピンを削減する

• 外部メモリー・インターフェイスおよび高速 LVDS インターフェイスのデザインを簡素化

• I/O PLL は I/O と密接に結合されているため、タイミング収束を容易にする

• クロック・ネットワーク遅延を補償する

• ゼロ遅延バッファー

4.2.2 PLL のアーキテクチャー

図 -63: Arria 10 デバイスにおけるフラクショナル PLL の上位レベルのブロック図

VCOPFDUp

Down

Delta SigmaModulator

L Counter/1, 2, 4, 8

N Counter M CounterCharge

Pump andLoop Filter

C Counter

RefclkMultiplexer

Reference Clock NetworkReceiver Input Pin

Output of Another PLL with PLL Cascading

Dedicated Reference Clock Pin

Global Clock or Core Clock

refclk

InputReference

Clock

fbclk

/2

/2

図 -64: Arria 10 デバイスにおける I/O PLL の上位レベルのブロック図

ClockSwitchover

Block

inclk0

inclk1

Cascade Inputfrom

Adjacent I/O PLL

extswitchclkbad0clkbad1activeclock

PFD

LockCircuit locked

÷N CP LF VCO

GCLK/RCLK

4

FBINLVDS Clock NetworkGCLK/RCLK Network

Direct Compensation ModeZero Delay Buffer, External Feedback ModesLVDS Compensation ModeSource Synchronous, Normal Modes

÷C0

÷C1

÷C2

÷C3

÷C8

÷M

PLL

Out

put M

ultip

lexe

r

Casade Outputto Adjacent I/O PLLGCLKs

RCLKs

FBOUT

External MemoryInterface DLL

88

To DPA Block

LVDS RX/TX Clock

LVDS RX/TX Load Enable

Dedicated Clock Inputs

この FBOUT ポートは

により供給されます。

シングル・エンド・クロック入力の場合、CLKp とCLKn ピンの両方とも PLL への専用接続を有します。

M カウンターにより


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4.2.3 PLL コントロール信号

リセット信号を使用して、PLL の演算と再同期を制御することができます。また、ロック信号を使用して、PLL のステータスを観察することができます。

4.2.3.1 リセット

各 PLL の IP コアのリセット信号ポートを次に示します。

• fPLL—pll_powerdown

• I/O PLL—reset

リセット信号は各 PLL へのリセットまたは再同期化入力です。これらの入力信号は、デバイスの入力ピンまたは内部ロジックによって駆動することができます。

リセット信号が High に駆動されると、PLL カウンターがリセットし、PLL 出力をクリアして PLL のロックを解除します。また、VCO は通常設定に設定されます。リセット信号が再度 Low で駆動されると、PLL は再びロックし、入力クロックソースに再同期します。

このリセット信号は PLL がロックを喪失する度にアサートし、PLL の入力と出力クロック間の適切な位相関係を保証する必要があります。ロック喪失状態後、 Quartus Prime の Parameter Editor を使用して PLL を自動リセット ( セルフリセット ) に設定することができます。

次の条件のいずれかが true の場合は、デザインにリセット信号を含める必要があります。

• デザインで PLL リコンフィグレーションまたはクロック・スイッチオーバーがイネーブルされている

• ロック状態喪失後、PLL の入力クロックと出力クロック間の位相関係を維持する必要がある

注意: • パワーアップ後、PLL への入力クロックがトグルしていない、あるいは不安定な場合、入力クロックが安定し、仕様範囲内に収まった後にリセット信号をアサートします。

• fPLL の場合、デバイスのパワーアップ後に fPLL パワーアップ・キャリブレーション処理が完了した(pll_cal_busy 信号がデアサートする ) 時点で、fPLL をリセットする必要があります。

4.2.3.2 ロック

各 PLL の IP コアのロック信号ポートは次の通りです。

• fPLL―pll_locked

• I/O PLL―locked

ロック検出回路は、コアロジックへ信号を供給します。この信号はフィードバック・クロックが位相および周波数の両方でリファレンス・クロックにロックされたことを示します。

4.2.4 クロック・フィードバック・モード

クロック・フィードバック・モードは、クロック出力の立ち上がりエッジと PLL クロック入力の立ち上がりエッジを揃えるために、クロック・ネットワークの遅延を補償します。デザインのタイミング・クリティカル・クロック・パスを補償するにあたって、適切なタイプを選択します。

PLL 補正は必ずしも必要ではありません。補償の必要性が特定されない限り、PLL は ( 補償のない )ダイレクトモードで設定する必要があります。ダイレクトモードは高の PLL ジッター性能を提供し、補償クロックリソースの不要な消費を回避します。

デフォルトのクロック・フィードバック・モードは、直接補償モードになっています。


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fPLL は次のクロック・フィードバック・モードをサポートします。

• 直接補償

• フィードバック補償ボンディング

I/O PLL は次のクロック・フィードバック・モードをサポートします。

• 直接補償

• 通常補償

• ソース・シンクロナス補償

• LVDS 補償

• ゼロ遅延バッファー (ZDB) 補償

• 外部フィードバック (EFB) 補償

関連情報• Altera I/O Phase-Locked Loop (Altera IOPLL) IP コア・ユーザーガイド ( 英語版 )

I/O PLL 動作モードについて、詳しい情報を提供します。

• PLL フィードバックおよびカスケード・クロック・ネットワーク、Arria 10 トランシーバー PHY ユーザーガイド ( 英語版 )

fPLL 動作モードについて、詳しい情報を提供します。

4.2.5 クロックの逓倍と分周

Arria 10 の PLL 出力周波数は、整数モードの M/(N × C) のスケーリング係数で、PLL の入力リファレンス・クロックソースに関連付けられます。入力クロックはプリスケール係数の N で分周され、M のフィードバック係数で逓倍されます。コントロール・ループは、fin × (M/N) になるよう VCO をライブします。

Quartus Prime ソフトウェアは、I/O PLL の Altera IOPLL IP コア、fPLL の Arria 10 FPLL IP コアに入力される入力周波数、逓倍値、および分周値によって適切なスケーリング係数を自動的に選択します。

プリスケール・カウンターの N と逓倍カウンターの M

各 PLL は、プリスケール・カウンター N と逓倍カウンター M をそれぞれ 1 つずつ有します。これら 2 つのカウンターの目的は周波数分周を計算することであるため、M カウンターと N カウンターはデューティー・サイクル・コントロールを使用しません。

ポスト・スケール・カウンター (C)

各出力ポートは、独自のポスト・スケール・カウンター、C を有します。周波数の異なる複数の C カウンター出力では、VCO は周波数規格に適合する出力周波数の小公倍数に設定されます。例えば、1 つのI/O PLL から要求される出力周波数が 55 MHz と 100 MHz の場合、 Quartus Prime ソフトウェアは VCO 周波数を 1.1 GHz (VCO 動作周波数範囲内での 55 MHz と 100 MHz の公倍数 ) に設定します。その後、ポストスケール・カウンターの C は各出力ポートの VCO 周波数を分周します。

ポスト・スケール・カウンター (L)

fPLL は、追加のポスト・スケール・カウンターである L を有します。L カウンターは、 M/(N × L) スケーリング係数を使用して、クロックソースからの周波数を合成します。L カウンターは差動クロックペア( 0 度と 180 度 ) を生成し、HSSI クロック・ネットワークをドライブします。


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https://www.altera.co.jp/documentation/mcn1403678389838.html#mcn1403678554052

https://www.altera.co.jp/documentation/nik1398707230472.html#nik1398707053366


デルタシグマ変調器

フラクショナル・モード

フラクショナル・モードでは、M カウンターの値は M フィードバック係数とフラクショナル値の合計に等しくなります。フラクショナル値は K/232 に等しく、K は 0 と(2X – 1) の間の整数です。

整数モード

I/O PLL は整数モードでのみ動作可能です。


Quartus Prime ソフトウェアにおける I/O PLL ソフトウェアのサポートについて、詳しい情報を提供します。

• PLLs およびクロック・ネットワークの章、Arria 10 トランシーバー PHY ユーザーガイド ( 英語版 )

Quartus Prime ソフトウェアでの fPLL ソフトウェアのサポートについて、詳しい情報を提供します。

4.2.6 プログラマブル位相シフト

プログラマブル位相シフト機能は、fPLL と I/O PLL が固定位相オフセットで出力クロックを生成することができます。

PLL の VCO 周波数は、位相シフトの精度を決定します。位相シフトの小の増分は VCO 周期の 1/8(I/O PLL) または 1/4 (fPLL) です。例えば、I/O PLL が 1000 MHz の VCO 周波数で動作する場合、125 ps の位相シフトステップが可能です。

Quartus Prime ソフトウェアは、IP コアに入力されるユーザー指定の位相シフト値に合わせて VCO周波数を自動的に調整します。

4.2.7 プログラマブル・デューティー・サイクル

プログラマブル・デューティー・サイクル機能は、I/O PLL が可変デューティー・サイクルでクロック出力を生成することを可能にします。この機能は、I/O PLL ポスト・スケール・カウンターの C でのみサポートされます。fPLL はプログラマブル・デューティー・サイクル機能をサポートせず、50% に固定されたデューティー・サイクルのみ有します。

I/O PLL の C カウンター値は、デューティー・サイクルの精度を決定します。精度はポスト・スケール・カウンター値で除算した 50% です。例えば、C0 カウンターが 10 の場合、5%~90% のデューティー・サイクル・オプションには 5% のステップが可能です。また、I/O PLL が外部フィードバック・モードの場合、fbin ピンをドライブするカウンターのデューティー・サイクルを 50% に設定します。

Quartus Prime ソフトウェアは、IP コアに入力されるユーザーが必要とするデューティー・サイクルに合わせて VCO 周波数を自動的に調整します。

プログラマブル・デューティー・サイクルをプログラマブル位相シフトと組み合わせることで、オーバーラップのない正確なクロックを生成できます。


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4.2.8 PLL のカスケード接続

Arria 10 デバイスは、PLL 間のカスケード接続をサポートしています。大 2 つの PLL のみをカスケード接続することができます。カスケード接続された PLL は隣接する PLL である必要があります。PLLカスケード接続は、単一の PLL よりも多くの出力クロック周波数を合成します。

デザインで PLL をカスケード接続する場合、ソース ( アップストリーム ) PLL の設定は狭帯域幅、そしてデスティネーション ( ダウンストリーム ) PLL の設定は広帯域幅でなければいけません。カスケード実行中は、ソース PLL の出力はデスティネーション PLL のリファレンス・クロック ( 入力 ) として機能します。カスケード接続された PLL の帯域幅の設定は、カスケード接続前とは別の設定にする必要があります。カスケード接続された PLL の帯域幅の設定に変更がないと、カスケード接続された PLL が特定の周波数で位相ノイズを増幅すること場合があります。

Arria 10 デバイスは、コア・アプリケーションのための I/O-PLL 間のカスケードのみサポートしています。このモードでは、アップストリームの I/O PLL およびダウンストリームの I/O PLL は、同じ I/O カラム列内に配置されなければなりません。

Arria 10 fPLL は、コア・アプリケーションのための PLL カスケードモードをサポートしていません。


Quartus Prime ソフトウェアにおける I/O PLL カスケードに関する詳細を提供します。

• PLL カスケードの実装、Arria 10 トランシーバー PHY ユーザーガイド ( 英語版 )Quartus Prime ソフトウェアの fPLL について、詳しい情報を提供します。

4.2.9 入力リファレンス・クロックソース

I/O PLL への可能なリファレンス・クロック・ソースは 3 つあります。クロックは、専用ピン、コア・クロック・ネットワーク、または専用のカスケード・ネットワークから来ることができます。

インテルは、可能な場合に専用のピンを使用して I/O PLL リファレンス・クロックを提供することを推奨します。PLL リファレンス・クロック用の非専用のピンを使用する場合、明示的に Quartus Prime のソフトウェア・グローバル信号にクロックを促進する必要があります。

I/O PLLI /PLLO に 2 つのリファレンス・クロックを提供することができます。

• 両方のリファレンス・クロックは、専用ピンからのものです。

• リファレンス・クロックの 1 つのみが、コアクロックからのものです。

• リファレンス・クロックの 1 つのみが、専用のカスケード・ネットワークからのものです。

4.2.10 クロック・スイッチオーバー

クロック・スイッチオーバー機能により、PLL は 2 つのリファレンス入力クロックを切り換えることができます。この機能は、クロック冗長性のため、もしくは前のクロックが停止した場合に冗長クロックがオンになるシステムであるデュアル・クロックドメイン・アプリケーションに使用します。クロックがそれ以上トグルしないとき、またはユーザーのコントロール信号 clkswitch に応じて、デザインは自動的にクロック・スイッチオーバーを実行することができます。


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Arria 10 PLL は、次のクロック・スイッチオーバー・モードをサポートします。

• 自動クロック・スイッチオーバー—クロック・センス回路が現在のリファレンス・クロックをモニターします。現在のリファレンス・クロックがトグルを停止した場合、リファレンス・クロックは自動的にinclk0 クロックまたは inclk1 クロックに切り替わります。

• 手動クロックスイッチオーバー—クロック・スイッチオーバーは、extswitch 信号を使用して制御されます。extswitch 信号パルスが、inclk がスイッチされるために少なくとも 3 クロックサイクルの間に Low に留まると、PLL へのリファレンス・クロックは inclk0 から inclk1 に、またはその逆に切り替わります。

• 手動オーバーライドによる自動スイッチオーバー—このモードでは、自動スイッチオーバーと手動クロック・スイッチオーバーを組み合わせます。extswitch 信号が Low になると、自動クロック・スイッチオーバー機能が無効になります。extswitch 信号が Low である限り、それ以上のスイッチ動作はブロックされます。

4.2.10.1 自動スイッチオーバー

Arria 10 の PLL は、完全にコンフィグレーション可能なクロック・スイッチオーバー機能をサポートします。

図 -65: 自動クロック・スイッチオーバー回路のブロック図次の図は、PLL に組み込まれた自動スイッチオーバー回路のブロック図を示しています。

ClockSense Switchover

State Machine

Clock SwitchControl Logic

N Counterinclk0inclk1

MultiplexerOut

clkbad0clkbad1

activeclock

extswitch

refclkfbclk

clksw

PFD

現在のリファレンス・クロックが存在しない場合、クロック・センス・ブロックは自動的に PLL 基準のバックアップ・クロックに切り替わります。デザイン内の PLL の inclk1 ポートに接続することで、クロックソースをバックアップ・クロックとして選択できます。

クロック・スイッチオーバー回路は、PLL から 3 つのステータス信号 (clkbad0、clkbad1、およびactiveclock) を送信し、カスタム・スイッチオーバー回路をロジックアレイに実装します。

自動スイッチオーバー・モードでは、clkbad0 信号と clkbad1 信号は 2 つのクロック入力のステータスを示します。これらの信号がアサートされると、クロック・センス・ブロックは対応するクロック入力によるトグルの停止を検出します。inclk0 と inclk1 の間の周波数の差が 20% を超える場合、これら 2 つの信号は無効です。


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activeclock 信号は、2 つのクロック入力 (inclk0 または inclk1) のどちらが PLL リファレンス・クロックとして選択されているかを示します。2 つのクロック入力の周波数の差が 20% を超える場合、activeclock 信号が唯一有効なステータス信号です。

PLL への現在のリファレンス・クロックがトグルを停止した際、inclk0 と inclk1 を自動的に切り換える場合にスイッチオーバー回路を使用します。inclk0 クロックと inclk1 クロックのいずれかに障害が生じ、他方が使用可能な場合は、これらのクロックを何回でも切り換えることができます。

例えば、リファレンス・クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチオーバー・ステート・マシンはマルチプレクサー選択入力を制御する信号 (clksw) を生成します。この場合、inclk1 が PLL リファレンス・クロックになります。

自動クロック・スイッチオーバー・モードを使用する場合、次の要件を満たしている必要があります。

• FPGA がコンフィグレーションされる際、両方のクロック入力が実行されている。

• 2 つのクロック入力の周期の差が 20% 未満である。

入力クロックは、ステータス信号が正しく動作するよう入力ジッターの仕様を満たす必要があります。入力クロックのグリッチは、入力クロック間での周波数差が 20％以上になることがあります。

現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバーは開始されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の差が 20%以内である場合、クロック・センス・ブロックがクロックのトグル停止を検出します。ただし、PLL はスイッチオーバーが完了した後にロックを喪失し、再ロックの時間を必要とする場合があります。

注意: クロック・スイッチオーバーを使用する場合、リセット信号を使用して PLL をリセットし、PLL の入力クロックと出力クロックの位相関係を維持する必要があります。

図 -66: クロック検出喪失後の自動スイッチオーバー

inclk0 inclk0 clkbad0 extswitch inclk1

inclk0

inclk1

muxout

clkbad0

clkbad1

activeclockスイッチオーバーは使用可能なクロックに応じて、inclk0 または inclk1の立ち下がりエッジでイネーブルされます。この図では、スイッチオーバーinclk1 の立ち下がりエッジでイネーブルされています。


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4.2.10.2 マニュアル・オーバライドの自動スイッチオーバー

マニュアル・オーバーライドの自動スイッチオーバー・モードでは、ユーザー制御またはシステム制御の切り換え条件に clkswitch 信号を使用することができます。このモードは、同じ周波数での切り換え、または異なる周波数の入力間での切り換えに使用可能です。

例えば、inclk0 が 66 MHz、inclk1 が 200 MHz の場合、extswitch 信号を使用してスイッチオーバーを制御する必要があります。自動クロック検出回路は、周波数差が 100% (2×) を超えるクロック入力 (inclk0 および inclk1) 周波数を監視することはできません。

この機能は、クロックソースがバックプレーン上の複数のカードから生じており、動作の周波数間でシステム制御のスイッチオーバーを必要とする場合に役立ちます。

VCO が推奨される動作周波数範囲で動作するよう、バックアップ・クロック周波数を選択し、M、N、C、L、および K の各カウンターを設定する必要があります。与えられた inclk0 周波数と inclk1 周波数の組み合わせがこの要件に適合しない場合は、Altera IOPLL (I/O PLL 向け ) および Arria 10FPLL (fPLL 向け ) Parameter Editor によって通知されます。

図 -67: Extswitch( 手動 ) コントロールを使用したクロック・スイッチオーバー

extswitch inclk0 extswitch inclk0 muxout inclk1 inclk0 inclk1 activeclock

inclk0

inclk1

muxout

clkbad0

clkbad1

activeclock

extswitch

手動クロック・スイッチオーバー・イベントを開始するには、extswitch信号がLowになったときにinclk0とinclk1の両方が動作する必要があります。

手動スイッチオーバー・モードによる自動オーバーライドでは、extswitch 信号がロジック High からロジック Low に遷移した後、アクティブ・クロック信号が反転します。両方のクロックが手動スイッチ中に機能しているので、clkbad 信号は High になりません。スイッチオーバー回路は負エッジの影響を受けますので、extswitch 信号の立ち上がりエッジでは、回路は inclk1 から inclk0 に戻ることはありません。extswitch 信号が再び Low になると、プロセスが繰り返されます。

extswitch 信号と自動スイッチは、切り替え先のクロックが使用可能な場合にのみ機能します。クロックが使用可能でない場合、状態機械はクロックが使用可能になるまで待機します。




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4.2.10.3 マニュアル・クロック・スイッチオーバー

マニュアル・クロック・スイッチオーバのモードでは、extswitch 信号は inclk0 または inclk1 がPLL への入力クロックとして選択されているかどうかを制御します。デフォルトでは inclk0 が選択されています。

extswitch 信号がロジック High からロジック Low まで遷移し、inclk がスイッチされるために少なくとも 3 つの inclk サイクルの間低に保持されると、クロック・スイッチオーバーのイベントが開始されます。

別のスイッチオーバーのイベントを実行するには、extswitch 信号を再び High レベルに戻す必要があります。別のスイッチオーバーのイベントを必要としない場合、初のスイッチの後に extswitch信号をロジック Low 状態のままにしておくことができます。

inclk がスイッチされるために少なくとも 3 つの inclk サイクルの間に extswitch 信号を Lowレベルにパルス化すると、別のスイッチオーバーのイベントが実行されます。

inclk0 と inclk1 が異なる周波数で常に動作している場合、extswitch 信号の小の低時間は、より遅い周波数の inclk0 と inclk1 サイクルの 3 倍以上でなければなりません。

図 -68: Arria 10 PLL のマニュアル・クロック・スイッチオーバー回路

Clock SwitchControl Logic

N Counter PFDinclk0inclk1

muxout refclk fbclk

extswitch

アルテラの IOPLL(I/O PLL 用 ) および Arria 10 FPLL(fPLL 用 ) IP コアでのスイッチオーバー遅延を指定することで、クロック・スイッチオーバー動作を遅延させることができます。スイッチオーバー遅延を指定する場合、extswitch がスイッチオーバーを開始するために指定された遅延サイクルの数に加算されているため、少なくとも 3 つの inclk サイクルの間、inclk 信号を Low に保つ必要があります。






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4.2.10.4 ガイドライン

Arria 10 の PLL でクロック・スイッチオーバーを実装する場合は、次の手順を実行します。

• 自動クロック・スイッチオーバーを使用するには、inclk0 および inclk1 の周波数が他方の20% 以内でなければなりません。この要件に適合しない場合、clkbad[0] 信号とclkbad[1] 信号は正しく機能しません。

• マニュアル・クロック・スイッチオーバーを使用する場合、inclk0 と inclk1 の差が 100% (2×) を超えていても問題はありません。ただし、2 つのクロックソースの周波数差、位相差、あるいはその両方によって、PLL がロックを失うことがあります。PLL をリセットして、入力クロックと出力クロックが適切な位相関係を保持していることを確認します。

• extswitch 信号が Low になって手動クロック・スイッチオーバーのイベントを開始すると、inclk0 と inclk1 の両方が動作しなければなりません。この要件を満たさない場合、クロック・スイッチオーバーが正しく機能しません。

• クロック・スイッチオーバー機能と小さい周波数ドリフトを必要とするアプリケーションでは、狭帯域幅 PLL を使用する必要があります。狭帯域幅 PLL は、リファレンス入力クロックの変動に対する反応が広帯域幅 PLL よりも遅くなります。また、スイッチオーバーが起こる際、狭帯域幅 PLL が出力にクロック停止を伝える速度は広帯域幅 PLL よりも遅くなります。なお、狭帯域幅 PLL ではロック時間も長くなることに注意しなければなりません。

• スイッチオーバーが起こると、PLL が新しいクロックにロックするための有限の再同期期間が生じることがあります。PLL が再ロックするにあたって必要な時間は、PLL のコンフィグレーションによって異なります。

• PLL への入力クロックと PLL からの出力クロックの位相関係は、デザインにおいて重要です。クロック・スイッチオーバーを実行した後、少なくとも 10 ns の間リセット信号をアサートします。ロックされた信号が High になり、安定するのを待ってから PLL からの出力クロックを再度イネーブルします。

• 現在のクロックが失われると VCO 周波数は徐々に低下し、バックアップ・クロックにロックするとVCO は上昇します。次の図はこの状況を図示しています。

図 -69: VCO のスイッチオーバー動作周波数

∆ F vco

Primary Clock Stops Running

VCO Tracks Secondary Clock

Switchover Occurs


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4.2.11 PLL リコンフィグレーションおよびダイナミック位相シフト

fPLL と I/O PLL は、次の機能で PLL リコンフィグレーションとダイナミック位相シフトをサポートします。

• PLL リコンフィグレーション—M、N、および C カウンターをリコンフィグレーションします。フラクショナル設定をリコンフィグレーションすることができます (fPLL 向け )。

• ダイナミック位相シフト—ダイナミック位相シフト―正または負の位相シフトを実行します。fPLLは 1 ダイナミック位相シフト動作で唯一の単相ステップをサポートしています。なお、1 位相ステップは VCO 期間の 1/4 に等しくなります。I/O PLL は 1 ダイナミック位相シフト動作で複数の位相ステップをサポートし、1 位相ステップは VCO 期間の 1/8 に等しくなります。

関連情報• AN728: Arria 10 デバイスでの I/O PLL リコンフィグレーションおよびダイナミック位相シフト

( 英語版 )PLL Reconfig IP コアでの I/O PLL リコンフィグレーションの実装と IOPLL IP コアでのI/O PLL ダイナミック位相シフトの実装について、詳しい情報を提供します。

• PLLs およびクロック・ネットワークの使用、Arria 10 トランシーバー PHY ユーザーガイド ( 英語版 )

Quartus Prime ソフトウェアでの fPLL リコンフィグレーションの実装について、詳しい情報を提供します。

4.3 改訂履歴


2017 年 5 月 2017.05.08 • PLL カスケードの情報を更新。• すべて「( 暫定 )」マークを削除。

2017 年 3 月 2017.03.15 商標を「インテル」へ変更。

2016 年 10 月 2016.10.31 • clkswitch から extswitch へのクロック・スイッチオーバーの制御信号を変更。• マニュアル・クロック・スイッチオーバーの項でクロック・スイッチオーバーの制御信号をア

クティブ Low に更新。

2016 年 5 月 2016.05.02 • Arria 10 デバイス表でクロックリソースを更新。— HSSI 用の使用可能なリソースの数を更新。— HSSI のためのクロックリソースのソースとして fPLL M カウンター出力を削除。

• 専用クロック入力ピンの項の説明を更新。• クロックパワーダウンの項での注意を更新。• 項「 Arria 10 PLL」で fPLL モードの説明を更新。• Arria 10 デバイスのフラクショナル PLL ハイレベルのブロック図を更新。• Arria 10 デバイスの I/O PLL ハイレベルブロック図での専用の refclk 入力を削除。• Arria 10 デバイスでサポートされる PLL カスケードモードを更新。• リファレンス・クロック・ソースの項を追加。

2015 年 11 月 2015.11.02 • 項「階層クロック・ネットワーク」で「 Arria 10 デバイスが SCLK スパイン領域に 33SCLK ネットワークの大値を提供します。」という説明を更新。

• Arria 10 デバイスの GCLK コントロール・ブロック図を更新。• GCLK コントロール・ブロックでの「クロック・ピンからの入力がマルチプレクサーの

inclk[0..1]ポートに供給され、PLL 出力は inclk[2..3]ポートに供給されます。」という説明を削除。

• 項「 Arria 10 PLL」に I/O PLL についての記述を追加。

continued...


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• Arria 10 デバイスの表の PLL 機能を更新。— 整数と分数の PLL から整数と分数のモードにを更新。— 「1〜320」から「8〜127」に M カウンターの分周要因を更新。— I/O PLL の「1 to 512」から「4 to 160」に M カウンターの分周要因を更新。— fPLL の「1 to 512」から「1 to 80」に N カウンターの分周要因を更新。— fPLL の「1〜320」から「1 to 512」に C カウンターの分周要因を更新。— fPLL で通常の補償のサポートを削除。— 「フラクショナル PLL ボンディング補正」を「フィードバック補償結合」に変更。— fPLL の位相シフトの解像度を 41.667 ps から 72 ps に更新。

• Arria 10 デバイスのフラクショナル PLL ハイレベルのブロックの図補正モードを更新。• FPL のクロック・フィードバック・モードを更新。

— 通常の補償を削除。— フィードバック補償ボンディングに fFPL ボンディン補正を変更。

• PLL リコンフィグレーションおよびダイナミック・フェーズでダイナミック位相シフトセクションの説明を更新。

• Quartus II を Quartus Prime に変更。

2015 年 5 月 2015.05.04 • SCLK スパインにおける階層クロック・ネットワークの図で、RCLK/RCLK フィードバックの数を 12 から 8 に更新。

• 「各 GCLK は、下の象徴的な GCLK ネットワークの図に示す方向でアクセスすることができます。」という記述をグローバル・クロック・ネットワークの項に追加。

• クロック・ネットワーク・ソースのセクションで HSSI 出力を HSSI クロック出力に変更。• fPLL および I/O PLL クロック出力が PLL クロック出力セクション内のすべてのクロッ

ク・ネットワークを駆動できることを記載。• PLL カスケード帯域幅の要件および PLL カスケードモードについての記述を追加。• PLL コントロール信号 ( リセット ) の項に fPLL リセットの要件に関する注記を追加。

2015 年 1 月 2015.01.23 • シングルエンドのクロック入力として使用される場合、I/O PLL (CLK_[2,3][A..L]_[0,1][p,n]) に専用接続する専用クロック入力ピンを更新。

• グローバル・クロック・ネットワークまたはリージョナル・クロック・ネットワークに I/OPLL を駆動し、I/O PLL への専用の配線バスを持たない I/O PLL 専用クロック入力ピンである CLK_[2,3][A..L]_[0,1]n についての記述を削除。

• 「内部生成の GCLK または RCLK は Arria 10 の PLL を駆動することができません。PLL への入力クロックは専用クロック入力ピン、PLL から供給される GCLK、または PLLから供給される RCLK から得る必要があります。」というクロック・ネットワーク・ソースの項にある内部ロジックの注記を削除。

• HSSI と I/O カラムにクロック制御ブロックピンのマッピング表を追加。• Arria 10 デバイスのフラクショナル PLL 上位レベルのブロック図を更新。専用クロック

入力についての注記にある CLKp を REFCLK_GXBp へ、また CLKn をREFCLK_GXBn へ更新。

• 4 つのクロック入力はすべて I/O PLL への専用クロック入力として使用可能であるため、Arria 10 デバイスの I/O PLL 上位レベルブロック図にある専用クロック入力への注記を更新。「シングルエンドのクロック入力では、CLKp ピンのみが PLL への専用接続を有します。CLKn ピンを使用する場合、グローバルまたはリージョナル・クロックが使用されます。」という注記から「シングルエンドのクロック入力では、CLKp ピンと CLKn ピンの両方が PLL への専用接続を有します。」という注記に変更。

• PLL カスケード接続についての情報を追加。• リセット信号が再び Low で駆動されると、PLL は再びロックし、入力クロックソースに再

同期することを明記。continued...


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• 「クロック・フィードバック・モードは、クロック出力の立ち上がりエッジと PLL クロック入力の立ち上がりエッジを揃えるために、クロック・ネットワークの遅延を補償します。デザインのタイミング・クリティカル・クロック・パスを補償するにあたって、適切なタイプを選択します。PLL 補正は必ずしも必要ではありません。補償の必要性が特定されない限り、PLLは ( 補償のない ) ダイレクトモードで設定する必要があります。ダイレクトモードは高の PLL ジッター性能を提供し、補償クロックリソースの不要な消費を回避します。」というクロック・フィードバック・モードの説明を追加。

• clkswitch 信号を正のトリガーから負のトリガーに更新。• 次の資料へのリンクを追加。

— Altera I/O Phase-Locked Loop (Altera IOPLL) IP コア・ユーザーガイド—( 英語版 ) Quartus Prime ソフトウェアの I/O PLL ソフトウェア・サポートについて、詳細情報を提供します。

— PLL およびクロック・ネットワークの章、Arria 10 トランスミッター PHY ユーザーガイド— ( 英語版 ) Quartus Prime ソフトウェアの fPLL ソフトウェアのサポートに関する詳細情報を提供します。

— ソフトウェアにおける fPLL ソフトウェアのサポートに関する詳細を提供します。

2014 年 8 月 2014.08.18 • HSSI バンクからの専用クロック入力ピン名を更新。• 項「階層クロック・ネットワーク」の説明を更新。• 項「専用クロック入力ピン」の説明を更新。• 内部ロジックの項から PCLK ネットワークを削除。• PCLK コントロール・ブロックのセクションで説明を更新。• 次の図を変更。

— Arria 10 デバイスにおける HSSI カラムの PCLK コントロール・ブロック— Arria 10 デバイスにおける I/O カラムの PCLK コントロール・ブロック

• IQTXRXCLK 補償モードを削除。• fPLL と I/O PLL の上位レベルのブロック図を更新。• マニュアル・クロック・スイッチオーバーについての説明を更新。• PLL リコンフィグレーションについての説明を更新。

2013 年 12 月 2013.12.02 初版


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5 Arria 10 デバイスにおける I/O と高速 I/O

Arria 10 の I/O は、次の機能をサポートします。

• シングルエンド、非電圧リファレンス形式、および電圧リファレンス形式の I/O 規格

• 低電圧差動シグナリング (LVDS)、RSDS、mini-LVDS、HSTL、HSUL、SSTL、および POD のI/O 規格

• シリアライザー / デシリアライザー (SERDES)

• プログラマブル出力電流強度

• プログラマブル・スルーレート

• プログラマブル・バスホールド

• プログラマブル・ウィーク・プルアップ抵抗

• DDR4 および LVDS 規格向けのプログラマブル・プリエンファシス

• プログラマブル I/O 遅延

• プログラマブル差動出力電圧 (VOD)

• オープンドレイン出力

• キャリブレーション有 / 無のオンチップ直列終端 (RS OCT)

• オンチップパラレル終端 (RT OCT)

• オンチップ差動終端 (RD OCT)

• ダイナミック・パワーダウンを有する HSTL および SSTL 入力バッファー

• すべての I/O バンクでのダイナミック・オンチップ・パラレル終端

• DDR4 キャリブレーションを有する内部生成の VREF

注意: 特に注記がない限り、この章で提供される情報はすべての Arria 10 バリアントに適用可能です。


Arria 10 デバイス・ハンドブックの章にて予定される更新をリストします。

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5.1 Arria 10 デバイスにおける I/O と差動 I/O バッファー

汎用 I/O (GPIO) は、LVDS I/O バンクと 3 V I/O バンクで構成されています。

• LVDS I/O バンク—差動およびシングルエンド I/O 規格を大 1.8 V までサポートします。LVDS I/O ピンは真の差動 LVDS チャネルのペアを形成します。それぞれのペアは 2 つのピン間のパラレル入力 / 出力終端をサポートします。各 LVDS チャネルはトランスミッターのみ、またはレシーバーのみとして使用できます。また、各 LVDS チャネルは DPA 回路でトランスミッターSERDES とレシーバー SERDES をサポートします。例えば、使用可能な 72 チャネルのうち 30チャネルをトランスミッターとして使用する場合、残りの 42 チャネルをレシーバーとして使用できます。

• 3 V I/O バンク—シングルエンド I/O 規格のみ大 3 V までサポートします。また、隣接する各I/O ペアは差動 SSTL および差動 HSTL I/O 規格をサポートします。3 V I/O のシングルエンド出力は、次の機能を除いて、すべてのプログラマブル I/O エレメント (IOE) 機能をサポートします。

— プログラマブル・プリエンファシス

— RD オンチップ終端 (OCT)

— キャリブレーションされた Rs と S と RT OCT

— 内部 VREF 生成

Arria 10 デバイスは、すべての I/O バンクで LVDS をサポートします。

• すべての I/O バンクは RD OCT を有する真の LVDS 入力と真の LVDS 出力バッファーをサポートします。

• デバイスはエミュレートされた LVDS チャネルをサポートしません。

• デバイスは SERDES を駆動する I/O PLL のシングルエンド I/O リファレンス・クロックをサポートします。

関連情報• 108 ページの Arria 10 GX パッケージにおける FPGA I/O リソース

Arria 10 GX パッケージで使用可能な 3 V および LVDS I/O バッファーの数をリストしています。

• 109 ページの Arria 10 GT パッケージにおける FPGA I/O リソースArria 10 GT パッケージで使用可能な 3 V および LVDS I/O バッファーの数をリストしています。

• 110 ページの Arria 10 SX パッケージにおける FPGA I/O リソースArria 10 SX パッケージで使用可能な 3 V および LVDS I/O バッファーの数をリストしています。


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5.2 Arria 10 デバイスにおける I/O 規格と電圧レベル

Arria 10 デバイスファミリーは、FPGA と SoC デバイスで構成されています。また、FPGA I/O バッファーとは別に、 Arria 10 SoC デバイスは異なる I/O 規格をサポートする HPS I/O バッファーを有します。

5.2.1 Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート

表 31. Arria 10 デバイスでサポートされる FPGA I/O の I/O 規格

I/O 規格サポートするデバイスのバリアント

I/O バッファータイプのサポート

アプリケーション規格のサポート

LVDS I/O 3V I/O

3.0 V LVTTL/3.0 V LVCMOS 3 V I/O バンクを有するデバイスのみ。関連情報を参照してください。

不可能可能汎用 JESD8-B

2.5 V LVCMOS 3 V I/O バンクを有するデバイスのみ。関連情報を参照してください。

不可能可能汎用 JESD8-5

1.8 V LVCMOS すべて可能可能汎用 JESD8-7



SSTL-18 Class I および Class II すべて可能可能 DDR2 JESD8-15

SSTL-15 Class I および Class II すべて可能可能 DDR3 —

SSTL-15 すべて可能可能 DDR3 JESD79-3D

SSTL-135 Class I および Class II すべて可能可能 DDR3L —

SSTL-125 Class I および Class II すべて可能可能 DDR3U —

SSTL-12 Class I および Class II すべて可能不可能 RLDRAM 3 —

POD12 すべて可能不可能 DDR4 JESD8-24

1.8 V HSTL Class I および Class II すべて可能可能 DDR II+、QDR II+、および RLDRAM 2

JESD8-6

1.5 V HSTL Class I および Class II すべて可能可能 DDR II+、QDR II+、QDR II、および

RLDRAM 2

JESD8-6

1.2 V HSTL Class I および Class II すべて可能可能汎用 JESD8-16A

HSUL-12 すべて可能可能 LPDDR2 —

差動 SSTL-18 Class I および Class II すべて可能可能 DDR2 JESD8-15

差動 SSTL-15 Class I および Class II すべて可能可能 DDR3 —

差動 SSTL-15 すべて可能可能 DDR3 JESD79-3D

差動 SSTL-135 Class I および ClassII

すべて可能可能 DDR3L —

差動 SSTL-125 Class I および ClassII

すべて可能可能 DDR3U —

continued...


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I/O バッファータイプのサポート

アプリケーション規格のサポート

LVDS I/O 3V I/O

差動 SSTL-12 Class I および Class II すべて可能不可能 RLDRAM 3 —

差動 POD12 すべて可能不可能 DDR4 JESD8-24

差動 1.8 V HSTL Class I および ClassII

すべて可能可能 DDR II+、QDR II+、および RLDRAM 2

JESD8-6


すべて可能可能 DDR II+、QDR II+、QDR II、および

RLDRAM 2

JESD8-6


すべて可能可能汎用 JESD8-16A

差動 HSUL-12 すべて可能可能 LPDDR2 —

LVDS すべて可能不可能 SGMII、SFI、およびSPI

ANSI/TIA/EIA-644

Mini-LVDS すべて可能不可能 SGMII、SFI、およびSPI

—

RSDS すべて可能不可能 SGMII、SFI、およびSPI

—

LVPECL すべて可能不可能 SGMII、SFI、およびSPI

—

関連情報• 108 ページの Arria 10 GX パッケージにおける FPGA I/O リソース

Arria 10 GX パッケージで使用可能な 3 V および LVDS I/O バッファーの数をリストしています。



5.2.2 Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート

表 32. Arria 10 SX デバイスでサポートされる HPS I/O の I/O 規格 ( 暫定 )

I/O 規格アプリケーション規格サポート

3.0 V LVTTL/3.0 V LVCMOS 汎用 JESD8-B

2.5 V LVCMOS 汎用 JESD8-5

1.8 V LVCMOS 汎用 JESD8-7


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5.2.3 Arria 10 デバイスにおける I/O 規格の電圧レベル

表 33. Arria 10 の I/O 規格の電圧レベルこの表は、 Arria 10 デバイスでサポートされる各 I/O 規格の標準的な電源をリストしています。

I/O 規格VCCIO(V) VCCPT(V)

( プリドライバー電圧 )

VREF(V)( 入力 Ref 電

圧 )

VTT(V)( ボード終端電

圧 )入力(6) 出力

3.0 V LVTTL/3.0 V LVCMOS 3.0/2.5 3.0 1.8 — —

2.5 V LVCMOS 3.0/2.5 2.5 1.8 — —

1.8 V LVCMOS 1.8 1.8 1.8 — —

1.5 V LVCMOS 1.5 1.5 1.8 — —

1.2 V LVCMOS 1.2 1.2 1.8 — —

SSTL-18 Class I および Class II VCCPT 1.8 1.8 0.9 0.9

SSTL-15 Class I および Class II VCCPT 1.5 1.8 0.75 0.75

SSTL-15 VCCPT 1.5 1.8 0.75 0.75

SSTL-135 Class I および Class II VCCPT 1.35 1.8 0.675 —



POD12 VCCPT 1.2 1.8 0.84 1.2

1.8 V HSTL Class I および Class II VCCPT 1.8 1.8 0.9 0.9



HSUL-12 VCCPT 1.2 1.8 0.6 —

差動 SSTL-18 Class I および Class II VCCPT 1.8 1.8 — 0.9


差動 SSTL-15 VCCPT 1.5 1.8 — 0.75




差動 POD12 VCCPT 1.2 1.8 — 1.2

差動 1.8 V HSTL Class I および Class II VCCPT 1.8 1.8 — 0.9



差動 HSUL-12 VCCPT 1.2 1.8 — —

LVDS VCCPT 1.8 1.8 — —

continued...

(6) SSTL、HSTL、差動 SSTL、差動 HSTL、POD、差動 POD、LVDS、RSDS、Mini-LVDS、LVPECL、HSUL、および差動 HSUL の入力は、VCCPT によって駆動します。


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I/O 規格VCCIO(V) VCCPT(V)

( プリドライバー電圧 )

VREF(V)( 入力 Ref 電

圧 )

VTT(V)( ボード終端電

圧 )入力(6) 出力

Mini-LVDS VCCPT 1.8 1.8 — —

RSDS VCCPT 1.8 1.8 — —

LVPECL ( 差動クロック入力専用 ) VCCPT — 1.8 — —

関連情報• 174 ページのガイドライン : 3.0 V インターフェイスでのデバイスの絶対大定格の観察

• 174 ページのガイドライン : VREF ソースと VREF ピン

5.2.4 Arria 10 デバイスにおける MultiVolt I/O インターフェイス

MultiVolt I/O インターフェイス機能により、すべてのパッケージ内の Arria 10 デバイスは電源電圧が異なるシステムとインターフェイスすることができます。

• Arria 10 デバイスの各 I/O バンクは、独自の VCCIO 電源を有しており、1 つの VCCIO 電圧のみをサポートすることができます。

• サポートされる VCCIO 電圧は 1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、2.5 V、または 3.0 V です。

• 2.5 V および 3.0 V の VCCIO は、3 V I/O バッファーでのみサポートされます。

• I/O バッファーは VCC、VCCPT、および VCCIO により供給されます。

5.3 Arria 10 デバイスにおけるインテル FPGA I/O IP コア

I/O システムは、いくつかのインテル I/O IP でサポートされています。

• アルテラ GPIO—GPIO コンポーネントの動作をサポートします。

• アルテラ LVDS SERDES—高速ソース同期 SERDES の動作をサポートします。

• アルテラ OCT—OCT キャリブレーション・ブロックをサポートします。

• Altera PHYlite—ストローブベースのキャプチャー I/O エレメントのダイナミック OCT およびI/O 遅延をサポートします。

関連情報• PHYlite for Memory IP Core User Guide

• Altera GPIO IP Core User Guide

• Altera OCT IP Core User Guide

• Altera LVDS SERDES IP Core User Guide

5.4 Arria 10 デバイスにおける I/O リソース

103 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置

108 ページの Arria 10 デバイスにおける GPIO バッファーと LVDS チャネル

(6) SSTL、HSTL、差動 SSTL、差動 HSTL、POD、差動 POD、LVDS、RSDS、Mini-LVDS、LVPECL、HSUL、および差動 HSUL の入力は、VCCPT によって駆動します。


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https://www.altera.co.jp/documentation/bhc1410942178562.html#bhc1410941851660




111 ページの Arria 10 デバイスにおける I/O バンクのグループ

117 ページの Arria 10 デバイスにおける I/O バーティカル・マイグレーション

5.4.1 Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置

I/O バンクは I/O カラムに配置されています。各 I/O バンクは、独自の PLL、DPA、および SERDES回路網を有します。

各デバイスパッケージで使用可能なモジュラー I/O バンクについて詳しくは、関連情報を参照してください。

図 -70: Arria 10 GX 160 および GX 220 デバイスの I/O バンク

2L

2K

2J

2A

3A

3B

Trans

ceive

r Bloc

k

3 V I/O

LVDS I/O

図 -71: Arria 10 SX 160 および SX 220 デバイスの I/O バンク

2L

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3B

Trans

ceive

r Bloc

k

3 V I/O

LVDS I/O

HPS I

/O


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図 -72: Arria 10 GX 270 および GX 320 デバイスの I/O バンク

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3C

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3 V I/O

LVDS I/O


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3 V I/O

LVDS I/O

HPS I

/O

図 -74: Arria 10 GX 480 デバイスの I/O バンク

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3 V I/O

LVDS I/O


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図 -75: Arria 10 SX 480 デバイスの I/O バンク

3F

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3 V I/O

LVDS I/O

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HPS I

/O図 -76: Arria 10 GX 570 および GX 660 デバイスの I/O バンク

3H

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3 V I/O

LVDS I/O

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3H

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3 V I/O

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HPS I

/O


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図 -78: Arria 10 GX 900、GX 1150、GT 900、および GT 1150 デバイスの I/O バンク

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LVDS I/O

関連情報• デバイスのトランシーバーのレイアウト ( 英語版 )

Arria 10 デバイスのトランシーバー・バンクについての詳細を提供します。

• 111 ページの Arria 10 GX デバイスでのモジュラー I/O バンク各 Arria 10 GX パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。

• 114 ページの Arria 10 GT デバイスのモジュラー I/O バンク各 Arria 10 GT パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。

• 115 ページの Arria 10 SX デバイスのモジュラー I/O バンク各 Arria 10 SX パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。

• 108 ページの Arria 10 GX パッケージにおける FPGA I/O リソースArria 10 GX パッケージで使用可能な 3 V および LVDS I/O バッファーの数をリストしています。



• Arria 10 デバイスの Pin-Out ファイル ( 英語版 )各 Arria 10 デバイスの Pin-Out ファイルを提供します。SoC デバイスについては、FPGA ファブリックと HPS に共有される I/O バンクも Pin-Out ファイルにリストされています。


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http://www.altera.com/literature/lit-dp.jsp?category=arria%2010&showspreadsheet=y

• Altera GPIO IP Core User Guide

• 156 ページの Arria 10 デバイスの PLL とクロッキング

5.4.2 Arria 10 デバイスにおける GPIO バッファーと LVDS チャネル

5.4.2.1 Arria 10 GX パッケージにおける FPGA I/O リソース

表 34. Arria 10 GX デバイスの GPIO バッファーと LVDS チャネル• U19 パッケージは 0.8 mm ピッチのボール・グリッド・アレイです。その他のすべてのパッケージは 1.0 mm ピッチのボール・

グリッド・アレイです。

• LVDS チャネルの数は、専用クロックピンが含まれていません。

製品ラインパッケージ GPIO LVDS チャネル

コードタイプ 3 V I/O LVDS I/O 合計

GX 160 U19 484 ピン UBGA 48 148 196 74

F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 240 288 120

GX 220 U19 484 ピン UBGA 48 148 196 74

F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 240 288 120

GX 270 F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 336 384 168

F35 1,152 ピン FBGA 48 336 384 168

GX 320 F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 336 384 168

F35 1,152 ピン FBGA 48 336 384 168

GX 480 F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

GX 570 F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

NF40 1,517 ピン FBGA 48 540 588 270

KF40 1,517 ピン FBGA 96 600 696 300

GX 660 F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

NF40 1,517 ピン FBGA 48 540 588 270

KF40 1,517 ピン FBGA 96 600 696 300

continued...


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製品ラインパッケージ GPIO LVDS チャネル


GX 900 F34 1,152 ピン FBGA 0 504 504 252

NF40 1,517 ピン FBGA 0 600 600 300

RF40 1,517 ピン FBGA 0 342 342 154

NF45 1,932 ピン FBGA 0 768 768 384

SF45 1,932 ピン FBGA 0 624 624 312

UF45 1,932 ピン FBGA 0 480 480 240

GX 1150 F34 1,152 ピン FBGA 0 504 504 252

NF40 1,517 ピン FBGA 0 600 600 300

RF40 1,517 ピン FBGA 0 342 342 154

NF45 1,932 ピン FBGA 0 768 768 384

SF45 1,932 ピン FBGA 0 624 624 312

UF45 1,932 ピン FBGA 0 480 480 240

関連情報• 111 ページの Arria 10 GX デバイスでのモジュラー I/O バンク

各 Arria 10 GX パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。

• 99 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート

• 103 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置

• 98 ページの Arria 10 デバイスにおける I/O と差動 I/O バッファー

5.4.2.2 Arria 10 GT パッケージにおける FPGA I/O リソース

表 35. Arria 10 デバイスの GPIO バッファーと LVDS チャネル• SF45 パッケージは、1.0 mm ピッチのボール・グリッド・アレイです。

• LVDS チャネルの数には、専用クロックピンが含まれていません。

製品ラインパッケージ GPIO バッファー LVDS チャネル


GT 900 SF45 1,932 ピン FBGA 0 624 624 312

GT 1150 SF45 1,932 ピン FBGA 0 624 624 312

関連情報• 114 ページの Arria 10 GT デバイスのモジュラー I/O バンク

各 Arria 10 GT パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。





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5.4.2.3 Arria 10 SX パッケージにおける FPGA I/O リソース

表 36. Arria 10 デバイスの GPIO バッファーと LVDS チャネル• U19 パッケージは、0.8 mm ピッチのボール・グリッド・アレイです。その他のすべてのパッケージは 1.0 mm ピッチのボール・

グリッド・アレイです。

• LVDS チャネルの数には、専用クロックピンが含まれていません。

製品ラインパッケージ GPIO バッファー LVDS チャネル


SX 160 U19 484 ピン UBGA 48 148 196 74

F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 240 288 120

SX 220 U19 484 ピン UBGA 48 148 196 74

F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 240 288 120

SX 270 F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 336 384 168

F35 1,152 ピン FBGA 48 336 384 168

SX 320 F27 672 ピン FBGA 48 192 240 96

F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 336 384 168

F35 1,152 ピン FBGA 48 336 384 168

SX 480 F29 780 ピン FBGA 48 312 360 156

F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

SX 570 F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

NF40 1,517 ピン FBGA 48 540 588 270

KF40 1,517 ピン FBGA 96 600 696 300

SX 660 F34 1,152 ピン FBGA 48 444 492 222

F35 1,152 ピン FBGA 48 348 396 174

NF40 1,517 ピン FBGA 48 540 588 270

KF40 1,517 ピン FBGA 96 600 696 300

関連情報• 115 ページの Arria 10 SX デバイスのモジュラー I/O バンク

各 Arria 10 SX パッケージで使用可能な I/O バンク内の I/O ピン数をリストしています。




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5.4.3 Arria 10 デバイスにおける I/O バンクのグループ

Arria 10 デバイスの I/O ピンは、モジュラー I/O バンクと呼ばれるグループに編成されています。

• モジュラー I/O バンクは、各バンクが異なる I/O 規格をサポートすることを可能にする独立した電源を有します。

• 各モジュラー I/O バンクは、同じ電圧を使用する複数の I/O 規格をサポートすることができます。


• 114 ページの Arria 10 GT デバイスのモジュラー I/O バンク

• 115 ページの Arria 10 SX デバイスのモジュラー I/O バンク

5.4.3.1 Arria 10 GX デバイスでのモジュラー I/O バンク

次の表は、 Arria 10 GX デバイスファミリー・バリアントにおける使用可能な I/O バンク、各バンク内の I/O ピンの総数、各製品ラインとデバイスパッケージの I/O ピンの総数をリストしています。

表 37. Arria 10 GX 160 および GX 220 デバイスのモジュラー I/O バンク

製品ライン GX 160 GX 220

パッケージ U19 F27 F29 U19 F27 F29

I/O バンク 2A 48 48 48 48 48 48

2J 48 48 48 48 48 48

2K 48 48 48 48 48 48

2L 48 48 48 48 48 48

3A — 48 48 — 48 48

3B 4 — 48 4 — 48

合計 196 240 288 196 240 288



パッケージ F27 F29 F34 F35 F27 F29 F34 F35

I/O バンク 2A 48 48 48 48 48 48 48 48

2J 48 48 48 48 48 48 48 48

2K 48 48 48 48 48 48 48 48

2L 48 48 48 48 48 48 48 48

3A 48 48 48 48 48 48 48 48

3B — 48 48 48 — 48 48 48

3C — 48 48 48 — 48 48 48

3D — 24 48 48 — 24 48 48

合計 240 360 384 384 240 360 384 384


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表 39. Arria 10 GX 480 デバイスのモジュラー I/O バンク

製品ライン GX 480

パッケージ F29 F34 F35

I/O バンク 2A 48 48 48

2I — 12 12

2J 48 48 48

2K 48 48 48

2L 48 48 48

3A 48 48 48

3B 48 48 48

3C 48 48 48

3D 24 48 48

3E — 48 —

3F — 48 —

合計 360 492 396



パッケージ F34 F35 NF40 KF40 F34 F35 NF40 KF40

I/O バンク 2A 48 48 48 48 48 48 48 48

2G — — — 24 — — — 24

2H — — — 48 — — — 48

2I 12 12 12 48 12 12 12 48

2J 48 48 48 48 48 48 48 48

2K 48 48 48 48 48 48 48 48

2L 48 48 48 48 48 48 48 48

3A 48 48 48 48 48 48 48 48

3B 48 48 48 48 48 48 48 48

3C 48 48 48 48 48 48 48 48

3D 48 48 48 48 48 48 48 48

3E 48 — 48 48 48 — 48 48

3F 48 — 48 48 48 — 48 48

3G — — 48 48 — — 48 48

3H — — 48 48 — — 48 48

合計 492 396 588 696 492 396 588 696


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パッケージ F34 NF40 RF40 NF45 SF45 UF45

I/O バンク 2A 48 48 48 48 48 48

2F — — 48 48 — —

2G — — — 48 — —

2H — — — 48 — —

2I 24 24 — 48 48 48

2J 48 48 — 48 48 48

2K 48 48 48 48 48 48

2L 48 48 48 48 48 48

3A 48 48 28 48 48 48

3B 48 48 27 48 48 48

3C 48 48 — 48 48 48

3D 48 48 — 48 48 48

3E 48 48 — 48 48 48

3F 48 48 — 48 48 —

3G — 48 47 48 48 —

3H — 48 48 48 48 —

合計 504 600 342 768 624 480




I/O バンク 2A 48 48 48 48 48 48

2F — — 48 48 — —

2G — — — 48 — —

2H — — — 48 — —

2I 24 24 — 48 48 48

2J 48 48 — 48 48 48

2K 48 48 48 48 48 48

2L 48 48 48 48 48 48

3A 48 48 28 48 48 48

3B 48 48 27 48 48 48

3C 48 48 — 48 48 48

3D 48 48 — 48 48 48

3E 48 48 — 48 48 48

continued...


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3F 48 48 — 48 48 —

3G — 48 47 48 48 —

3H — 48 48 48 48 —

合計 504 600 342 768 624 480

関連情報• 103 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置

• 108 ページの Arria 10 GX パッケージにおける FPGA I/O リソース

• 111 ページの Arria 10 デバイスにおける I/O バンクのグループ

• 177 ページのガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化

5.4.3.2 Arria 10 GT デバイスのモジュラー I/O バンク

次の表は、 Arria 10 GX デバイスファミリー・バリアントにおける使用可能な I/O バンク、各バンク内の I/O ピンの総数、各製品ラインとデバイスパッケージの I/O ピンの総数をリストしています。

表 43. Arria 10 GT 900 および GT 1150 デバイスのモジュラー I/O バンク

製品ライン GT 900 GT 1150

パッケージ SF45 SF45

I/O バンク 2A 48 48

2I 48 48

2J 48 48

2K 48 48

2L 48 48

3A 48 48

3B 48 48

3C 48 48

3D 48 48

3E 48 48

3F 48 48

3G 48 48

3H 48 48

合計 624 624


• 109 ページの Arria 10 GT パッケージにおける FPGA I/O リソース



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5.4.3.3 Arria 10 SX デバイスのモジュラー I/O バンク

次の表は、 Arria 10 SX デバイスファミリー・バリアントにおける使用可能な I/O バンク、各バンク内の I/O ピンの総数、各製品ラインとデバイス・パッケージの I/O ピンの総数をリストしています。

表 44. Arria 10 SX 160 および SX 220 デバイスのモジュラー I/O バンク

製品ライン SX 160 SX 220

パッケージ U19 F27 F29 U19 F27 F29

I/O バンク 2A 48 48 48 48 48 48

2J 48 48 48 48 48 48

2K 48 48 48 48 48 48

2L 48 48 48 48 48 48

3A — 48 48 — 48 48

3B 4 — 48 4 — 48

合計 196 240 288 196 240 288



パッケージ F27 F29 F34 F35 F27 F29 F34 F35

I/O バンク 2A 48 48 48 48 48 48 48 48

2J 48 48 48 48 48 48 48 48

2K 48 48 48 48 48 48 48 48

2L 48 48 48 48 48 48 48 48

3A 48 48 48 48 48 48 48 48

3B — 48 48 48 — 48 48 48

3C — 48 48 48 — 48 48 48

3D — 24 48 48 — 24 48 48

合計 240 360 384 384 240 360 384 384

表 46. Arria 10 SX 480 デバイスのモジュラー I/O バンク

製品ライン SX 480


I/O バンク 2A 48 48 48

2I — 12 12

2J 48 48 48

2K 48 48 48

2L 48 48 48

3A 48 48 48

continued...


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製品ライン SX 480


3B 48 48 48

3C 48 48 48

3D 24 48 48

3E — 48 —

3F — 48 —

合計 360 492 396



パッケージ F34 F35 NF40 KF40 F34 F35 NF40 KF40

I/O バンク 2A 48 48 48 48 48 48 48 48

2G — — — 24 — — — 24

2H — — — 48 — — — 48

2I 12 12 12 48 12 12 12 48

2J 48 48 48 48 48 48 48 48

2K 48 48 48 48 48 48 48 48

2L 48 48 48 48 48 48 48 48

3A 48 48 48 48 48 48 48 48

3B 48 48 48 48 48 48 48 48

3C 48 48 48 48 48 48 48 48

3D 48 48 48 48 48 48 48 48

3E 48 — 48 48 48 — 48 48

3F 48 — 48 48 48 — 48 48

3G — — 48 48 — — 48 48

3H — — 48 48 — — 48 48

合計 492 396 588 696 492 396 588 696


• 110 ページの Arria 10 SX パッケージにおける FPGA I/O リソース




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5.4.4 Arria 10 デバイスにおける I/O バーティカル・マイグレーション

図 -79: Arria 10 製品ライン間の移行機能• 矢印はマイグレーション・パスを示しています。各バーティカル・マイグレーション・パスに含まれるデバイスを色付きで示してい

ます。同じパス内でより少ないリソースを持つデバイスは薄い色で示しています。

• 同じマイグレーション・パス内の製品ライン間で完全に I/O を移行するには、I/O およびトランシーバー数がも少ない製品ラインに合わせて I/O とトランシーバーの使用を制限します。

• ソースデバイスでの LVDS I/O バンクは、ターゲットデバイスでは 3 V I/O バンクにマッピングされる可能性があります。メモリー・インターフェイスの 533 MHz 以上のクロック周波数を使用するには、両方のデバイスで LVDS I/O バンクにのみ外部メモリー・インターフェイス・ピンを割り当てます。

• 同じパッケージタイプの一部の製品ライン間に公称で 0.15mm のパッケージ高さの差がある場合があります。

• 一部の移行パスは Quartus Prime ソフトウェアの Pin Migration View に表示されません。

Variant Product Line

PackageU19 F27 F29 F34 F35 KF40 NF40 RF40 NF45 SF45 UF45

Arria 10 GX

GX 160GX 220GX 270GX 320GX 480GX 570GX 660GX 900GX 1150

Arria 10 GTGT 900GT 1150

Arria 10 SX

SX 160SX 220SX 270SX 320SX 480SX 570SX 660

注意: ピン・マイグレーションの互換性を確認するには、 Quartus Prime ソフトウェアの Pin Planner でPin Migration View ウィンドウを使用します。

関連情報• 117 ページのピン・マイグレーションの互換性の検証

• Migrating Assignments to Another Target Deviceバーティカル I/O マイグレーションについて、詳しい情報を提供します。

5.4.4.1 ピン・マイグレーションの互換性の検証

Quartus Prime ソフトウェア Pin Planner の Pin Migration View ウィンドウを使用して、異なるデバイスにピン・アサインメントが正常に移行するかどうかを検証することができます。ピン・アサインメントは、同じデバイスパッケージを使用しながら異なる集積度を有するデバイスに垂直に移行するか、異なる集積度とボールカウントを有するパッケージ間を移行することができます。


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1. Assignments > Pin Planner を開き、ピン・アサインメントを作成します。

2. 必要な場合、次のオプションのいずれかを実行して、デザインにノード名のある Pin Planner を取り込みます。

— Analysis & Elaboration

— Analysis & Synthesis

— Fully compile the design

3. 次に、メニューの View > Pin Migration View をクリックします。

4. マイグレーション・デバイスを選択または変更するには、

a. Device をクリックして Device ダイアログボックスを開きます。

b. Migration compatibility の Migration Devices をクリックします。

5. ピンに関する詳細情報を表示するには、

a. Pin Migration View ウィンドウ上で右クリックし、Show Columns を選択します。

b. 次に、表示したいピン機能をクリックします。

6. 少なくとも 1 つのマイグレーション・デバイスで、移行結果に対応するピンと異なる機能を有するピンのみを表示したい場合は、Show migration differences をオンにします。

7. Pin Finder をクリックして Pin Finder ダイアログボックスを開き、特定の機能を有するピンを検索してハイライトします。

Pin Finder ダイアログボックスにおける近の照会で検索し、ハイライトしたピンのみを表示したい場合、Show only highlighted pins をオンにします。

8. ピン・マイグレーション情報をカンマ区切り値ファイル (.csv) にエクスポートするには、Exportをクリックします。

関連情報• 117 ページの Arria 10 デバイスにおける I/O バーティカル・マイグレーション

• Migrating Assignments to Another Target Deviceバーティカル I/O マイグレーションについて、詳しい情報を提供します。

5.5 Arria 10 デバイスにおける I/O のアーキテクチャーと一般機能

118 ページの Arria 10 デバイスの I/O エレメント構造

120 ページの Arria 10 デバイスの I/O ピンの機能

121 ページの Arria 10 デバイスのプログラマブル IOE 機能

126 ページの Arria 10 デバイスにおけるオンチップ I/O 終端

135 ページの Arria 10 デバイスの外部 I/O 終端

5.5.1 Arria 10 デバイスの I/O エレメント構造

Arria 10 デバイスの I/O エレメント (IOE) は双方向 I/O バッファーと I/O レジスターを有しており、完全なエンベデッド双方向シングル・データ・レート (SDR) またはダブル・データ・レート (DDR) の転送をサポートします。

IOE は、 Arria 10 デバイスのコア・ファブリック内の I/O カラムに配置されています。


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また、 Arria 10 SX デバイスは HPS の IOE を有します。

GPIO IOE レジスターは、DDR レジスター、ハーフ・レート・レジスター、出入力および出力イネーブル(OE) パスのトランスミッター遅延チェーンで構成されています。

• 組み合わせパスまたはレジスター済みのパスからデータを取得することができます。

• コアクロックのみがデータをクロックします。

• コアから配線されるハーフ・レート・クロックは、ハーフ・レート・レジスターをクロックします。

• コアからのフル・レート・クロックは、フル・レート・レジスターをクロックします。

5.5.1.1 Arria 10 デバイスの I/O バンク・アーキテクチャー

各 I/O バンクには、各レーンに 12 個の I/O ピンを備えた 4 つの I/O レーンがあります。また、I/O レーンの他に、各 I/O バンクは I/O PLL、DPA ブロック、SERDES、ハードメモリー・コントローラーおよび I/O シーケンサーを含む専用回路を有します。

図 -80: I/O バンク構造

2L

2K

2J

2I

2H

2G

2F

2A

3H

3G

3F

3E

3D

3C

3B

3A

Trans

ceive

r Bloc

k

Trans

ceive

r Bloc

k

LVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer Pair

SERDES & DPASERDES & DPASERDES & DPASERDES & DPASERDES & DPASERDES & DPA

I/O Lane



I/O Lane

I/O Center

I/O PLL Hard Memory Controllerand

PHY Sequencer

I/O DLL I/O CLK

OCT VR



I/O Lane



I/O Lane

関連情報174 ページのガイドライン : VREF ソースと VREF ピン

I/O レーンに関連する VREF の制限について説明しています。


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5.5.1.2 Arria 10 デバイスの I/O バッファーと I/O レジスター

I/O レジスターは、ピンからコアへのデータを処理する入力パス、コアからピンへのデータを処理する出力パス、および出力バッファーへの OE 信号を処理する出力イネーブル (OE) パスで構成されます。これらのレジスターによって、より速いソース同期レジスター間転送および再同期が可能になります。

入力パスと出力パスは、次のブロックを有します。

• 入力レジスター—ペリフェラルからコアへのハーフ / フル・レート・データの転送をサポートします。また、I/O バッファーからのダブルまたはシングル・データ・レートのデータ・キャプチャーをサポートします。

• 出力レジスター—コアからペリフェラルへのハーフ / フル・レート・データの転送をサポートします。また、I/O バッファーへのダブルまたはシングル・データ・レートのデータ転送をサポートします。

• OE レジスター—コアからペリフェラルへのハーフまたはフル・レート・データの転送をサポートします。また、I/O バッファーへのシングル・データ・レートのデータ転送をサポートします。

また、入力および出力パスは次の機能もサポートします。

• クロックイネーブル

• 非同期または同期リセット

• 入力パスと出力パスのバイパスモード

• 入力パスと出力パスの遅延チェーン

図 -81: Arria 10 デバイスの IOE 構造次の図は、 Arria 10 FPGA の IOE 構造を示しています。

OEPath

OutputPath

InputPath

GPIORegister

IO_OEDelay Chain

IO_OUTDelay Chain

IO_INDelay Chain

Buffer

OE from Core

Bypass Mode from Core

Write Data from Core

Read Data to Core

Bypass Mode to Core

Core

5.5.2 Arria 10 デバイスの I/O ピンの機能

120 ページのオープンドレイン出力

121 ページのバスホールド回路

121 ページのウィーク・プルアップ抵抗

5.5.2.1 オープンドレイン出力

各 I/O ピンのオプションのオープンドレイン出力は、オープンコレクター出力に相当します。オープンドレインとしてコンフィグレーションされる場合、出力のロジック値は High-Z またはロジック Low のいずれかになります。

信号をロジック High に引き上げるには、外部レジスターを使用します。


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5.5.2.2 バスホールド回路

各 I/O ピンは、コンフィグレーション後にのみアクティブになるオプションのバスホールド機能を提供します。デバイスがユーザーモードになると、バスホールド回路は、ピン上に存在する値をコンフィグレーションが終わるまでにキャプチャーします。

バスホールド回路は、およそ 7 kΩ の公称抵抗値 (RBH) を持つレジスターを使用して、後にドライブされたピンの状態に信号レベルを弱く固定します。バスホールド回路は、次の入力信号が現れるまでこのピンの状態を保持します。そのため、バスがトライステートになったとき、信号レベルを保持するための外部プルアップまたはプルダウン抵抗は必要はありません。

各 I/O ピンで、バスホールド回路で駆動されないピンを個別に指定し、ノイズにより意図しない高周波スイッチングを引き起こす恐れのある入力しきい値電圧から引き離すことができます。信号のオーバードライブを防止するために、バスホールド回路は VCCIO レベルより低い電圧レベルで I/O ピンを駆動します。

バスホールド機能を有効にする場合、プログラマブル・プルアップ・オプションを使用することはできません。差動信号の I/O ピンをコンフィグレーションするには、バスホールド機能を無効にします。

5.5.2.3 ウィーク・プルアップ抵抗

各 I/O ピンは、ユーザーモード中にオプションのプログラマブル・プルアップ抵抗を提供します。このプルアップ抵抗 ( 通常 25 kΩ) は、I/O を VCCIO レベルにウィーク状態で保持します。

Arria 10 デバイスは、専用コンフィグレーション・ピン、専用クロックピン、または JTAG ピンではなく、ユーザー I/O ピンでのみプログラマブル・ウィーク・プルアップ抵抗をサポートします。

このオプションをイネーブルする場合、バスホールド機能を使用することはできません。

5.5.3 Arria 10 デバイスのプログラマブル IOE 機能

表 48. Arria 10 プログラマブル IOE の特長の設定およびアサインメント名

特長設定条件 Quartus Primeアサインメント名

スルー・レート・コントロール 0 ( 低速 )、1 ( 高速 )。デフォルトは 1 です。

RS OCT 機能を使用する場合はディスエーブルされます。

SLEW_RATE

I/O 遅延デバイス・データシートを参照してください。

— INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

オープンドレイン出力オプションオンとオフ。デフォルトはオフです。 — AUTO_OPEN_DRAIN_PINS

Bus-Hold オンとオフ。デフォルトはオフです。ウィーク・プルアップ抵抗機能を使用する場合はディスエーブルされ

ます。

ENABLE_BUS_HOLD_CIRCUITRY

ウィーク・プルアップ抵抗オンとオフ。デフォルトはオフです。バスホールド機能を使用する場合はディスエーブルされます。

WEAK_PULL_UP_RESISTOR

プリエンファシス 0（ディセーブル）、1（イネーブル）。デフォルトは 1

— PROGRAMMABLE_PREEMPHASIS

差動出力電圧 0 (low), 1 (medium low), 2(medium high), 3 (high).

Default is 2.

— PROGRAMMABLE_VOD


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表 49. Arria 10 プログラマブル IOE の特徴、I/O 規格およびバッファータイプのサポートこの表は、プログラマブル IOE の特徴をサポートする I/O バッファータイプと I/O 規格のリストです。各 I/O バッファータイプで使用できる I/O 規格については、関連情報を参照してください。

特徴サポートする I/O バッファータイプ I/O 規格サポート

LVDS I/O 3 V I/O HPS I/O( SoC デバイ

スのみ )

スルーレート・コントロール可能可能可能 • 3.0 V LVTTL• 1.2 V、1.5 V、1.8 V、、および 3.0 V LVCMOS• SSTL-18、SSTL-15、SSTL-135、SSTL-125、

および SSTL-12• 1.2 V、1.5 V、および 1.8 V HSTL• HSUL-12• POD12• 差動 SSTL-18、差動 SSTL-15、差動

SSTL-135、差動SSTL-125、および差動 SSTL-12

• 差動 1.2 V、1.5 V、および 1.8 V HSTL• 差動 HSUL-12

I/O 遅延可能可能 —

オープンドレイン出力オプション可能可能可能 • 3.0 V LVTTL• 1.2 V、1.5 V、1.8 V、および 3.0 V LVCMOS

バスホールド可能可能可能

ウィークプルアップ抵抗可能可能可能

プリエンファシス可能 — — • LVDS• RSDS• Mini-LVDS• LVPECL• 差動 POD12

差動出力電圧可能 — — • LVDS• RSDS• Mini-LVDS• LVPECL

関連情報• プログラマブル IOE 遅延

• 123 ページのプログラマブル・ドライブ能力

• 124 ページのプログラマブル出力スルーレート・コントロール

• 124 ページのプログラマブル IOE 遅延

• 125 ページのプログラマブル・オープンドレイン出力

• 125 ページのプログラマブル・プリエンファシス

• 126 ページのプログラマブル差動出力電圧

• 99 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポートLVDS I/O および 3 V I/O バッファーでサポートされる I/O 規格をリストしています。

• 100 ページの Arria 10 デバイスにおける HPS I/O の I/O 規格のサポートHPS I/O でサポートされる I/O 規格をリストしています。


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5.5.3.1 プログラマブル・ドライブ能力

長い伝送ラインまたはレガシー・バックプレーンによって生じる高い信号減衰の影響を緩和するために、プログラマブル・ドライブ能力を使用することができます。

注意: プログラム可能なドライブ強度を使用するには、 Quartus Prime ソフトウェアでドライブ強度のアサインメントてを指定する必要があります。明示的な割り当てがない場合、 Quartus Prime ソフトウェアは次の既定のデフォルト値を使用します。

• すべての HSTL と SSTL Class I、およびすべての非電圧リファレンスの I/O 規格—キャリブレーションなしの 50 Ω RS OCT

• すべての HSTL と SSTL Class II I/O 規格—キャリブレーションなしの 25 Ω RS OCT

• POD12 I/O 規格—キャリブレーションなしの 34 Ω RS OCT

表 50. Arria 10 デバイスでのプログラマブル・ドライブ能力の設定Arria 10 デバイスの各 I/O ピンの出力バッファーは、次の表にリストされている I/O 規格に適合させるためのプログラマブル・ドライブ能力コントロール機能を有します。

I/O 規格 IOH / IOL 電流強度設定 (mA) または DDR3 OCT設定 (Ω)

HPS におけるサポート(SoC デバイスのみ )

(7)

3.0 V LVTTL / 3.0 V CMOS 16、12、8、4 16、12、8、4

2.5 V LVCMOS 16、12、8、4 16、12、8、4

1.8 V LVCMOS 12、10、8、6、4、2 12、10、8、6、4、2

1.5 V LVCMOS 12、10、8、6、4、2 12、10、8、6、4、2

1.2 V LVCMOS 8、6、4、2 —

SSTL-18 Class I 12、10、8、6、4 12、10、8、6、4

SSTL-18 Class II 16 8、16

SSTL-15 Class I 12、10、8、6、4 12、10、8、6、4

SSTL-15 Class II 16 8、16

SSTL-135 Class I 12、10、8、6、4 —

SSTL-135 Class II 16 —

SSTL-125 Class I 12、10、8、6、4 —


SSTL-12 Class I 12、10、8、6、4 —


POD12 16、12、10、8、6、4 —

1.8 V HSTL Class I 12、10、8、6、4 12、10、8、6、4

1.8 V HSTL Class II 16 16

1.5 V HSTL Class I 12、10、8、6、4 12、10、8、6、4

1.5 V HSTL Class II 16 16continued...

(7) HPS のプログラマブル電流強度の情報は暫定的なものです。


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I/O 規格 IOH / IOL 電流強度設定 (mA) または DDR3 OCT設定 (Ω)

HPS におけるサポート(SoC デバイスのみ )

(7)

1.2 V HSTL Class I 12、10、8、6、4 —

1.2 V HSTL Class II 16 —

差動 SSTL-135 Class I 12、10、8、6、4 —

差動 SSTL-135 Class II 16 —

差動 SSTL-125 Class I 12、10、8、6、4 —


差動 SSTL-12 Class I 12、10、8、6、4 —


差動 POD12 16、12、10、8、6、4 —

注意: インテルは、特定のアプリケーションに適なドライブ強度設定を決定するために、IBIS またはSPICE シミュレーションを実行することを推奨します。

5.5.3.2 プログラマブル出力スルーレート・コントロール

各レギュラーファンクション I/O ピンおよびデュアル・ファンクション I/O ピンの出力バッファーにおけるプログラマブル出力スルーレート・コントロールは、次のコンフィグレーションを可能にします。

• 高速スルーレート—高性能システムに高速遷移を提供します。

• 低速スルーレート—システムのノイズとクロストークを低減します。だたし、立ち上がりエッジと立ち下がりエッジにわずかな遅延が付加されます。

各 I/O ピンはスルーレート・コントロール機能を備えているため、ピン単位でスルーレートを指定することができます。

注意: インテル IBIS または SPICE シミュレーションを行い、デザインするアプリケーション向けに適なスルーレート設定を決定することを推奨します。

5.5.3.3 プログラマブル IOE 遅延

プログラマブル IOE 遅延をアクティブ化すると、ゼロ・ホールド・タイムを確実にし、セットアップ・タイムを小限に抑え、また Clock-to-Output タイムを延長することができます。この機能は、バスの信号間の不確実性を小限に抑えるため、タイミングマージンの読み取りおよび書き込みに役立ちます。

各ピンは、ピンから入力レジスターへの異なる入力遅延、あるいは出力レジスターから出力ピンへの遅延値を有することができ、これによりデバイスに入る、またはデバイスを出るバス内の信号が同じ遅延を有することを保障します。

• 出力および OE パスには、50 ps のインクリメンタル遅延と 800 ps の大遅延を有する出力および OE 遅延があります。

• 入力パスには、50 ps のインクリメンタル遅延と 3.2 ns の大遅延を有する 2 つの入力遅延チェーンがあります。

プログラマブル IOE 遅延仕様についての詳細は、デバイス・データシートを参照してください。

(7) HPS のプログラマブル電流強度の情報は暫定的なものです。


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関連情報プログラマブル IOE 遅延

5.5.3.4 プログラマブル・オープンドレイン出力

ロジック・ツー・ピンが High の場合、オープンドレイン出力は出力にハイインピーダンス状態を提供します。ロジック・ツー・ピンが Low の場合、出力は低いです。

ワイヤーにいくつかのオープンドレイン出力を添付することができます。この接続タイプは論理 OR 関数のようなもので、一般的にアクティブローのワイヤード OR 回路と呼ばれています。出力の少なくとも一つは ( アクティブな ) 論理 0 状態にある場合、回路は電流をシンクし、低電圧ラインをもたらします。

バスに複数のデバイスを接続する場合、オープンドレイン出力を使用することができます。例えば、任意のデバイスによって、または割り込みを主張することができるシステムレベルのコントロール信号用のオープンドレイン出力を使用することができます。

どちらか一方の方法を使用してオープンドレイン出力の割り当てを有効にすることができます。

• OPNDRN プリミティブを使用してトライステート・バッファーをデザインする方法。

• Quartus Prime ソフトウェアの Auto Open-Drain Pins オプションをオンにする方法。

オプションのアサインメントを有効にしなくても、オープンドレイン出力をデザインできますが、I/O バッファーのオープンドレイン出力機能が使用できなくなります。I/O バッファーでオープンドレイン出力機能を使用する OE からの出力に高の伝播遅延を提供します。

5.5.3.5 プログラマブル・プリエンファシス

ドライバーの V OD 設定と出力インピーダンスは、高速伝送の信号の出力電流制限を設定します。高周波数では、スルーレートが次のエッジの前にフル VOD に達するほど高速ではないため、パターンに依存するジッターが発生します。プリエンファシスを適用した場合、スイッチング中に出力電流が瞬時に増幅され、出力スルーレートが増大します。

プリエンファシスは、出力信号の高周波数コンポーネントの振幅を増加させるため、伝送ラインにおける周波数依存の減衰を補償するのに役立ちます。余剰の電流によるオーバーシュートは、信号の反射によるオーバーシュートとは異なり、ステート・スイッチングの変更中にのみ生じ、出力スルーレートを高めます。また、リンギングは起こりません。必要なプリエンファシスの量は、伝送ラインにおける高周波数コンポーネントの減衰によって異なります。

図 -82: プログラマブル・プリエンファシス次の図は、プリエンファシスを適用した LVDS 出力を表しています。

OUT

OUT

VOD

VP

VP

プリエンファシスからの電圧ブースト

差動出力電圧 (peak–peak)


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表 51. プログラマブル・プリエンファシス向け Quartus Prime ソフトウェアの Assignment Editor次の表は、 Quartus Prime ソフトウェアの Assignment Editor におけるプログラマブル・プリエンファシスのアサインメント名と可能な値をリストしています。

フィールドアサインメント

To tx_out

アサインメント名プログラマブル・プリエンファシス

許容値 0（ディセーブル）、1（イネーブル）。デフォルトは 1

5.5.3.6 プログラマブル差動出力電圧

プログラマブル VOD 設定では、出力のアイ開口を調整して、トレース長と消費電力を適化することができます。高い VOD スイングはレシーバー端における電圧マージンを高め、小さい VOD スイングは消費電力を削減します。差動信号の VOD は、 Quartus Prime ソフトウェア Assignment Editor のVOD 設定を変更することによってスタティックに調整することができます。

図 -83: 差動 VOD

次の図は、差動 LVDS 出力の VOD を表しています。

Single-Ended Waveform

Positive Channel (p)

Negative Channel (n)

Ground

Differential Waveform

p - n = 0 V

VCM

VOD

VOD

VOD

VOD (diff peak - peak) = 2 x VOD (single-ended)

表 52. Quartus Prime ソフトウェア Assignment Editor — プログラマブル VOD

この表は、 Quartus Prime ソフトウェアの Assignment Editor におけるプログラマブル VOD のアサインメント名と可能な値をリストしています。なお、値 "0" は RSDS および mini-LVDS I/O 規格でのみ使用可能であり、 LVDS I/O 規格には使用できません。


To tx_out

アサインメント名プログラマブル差動出力電圧 (VOD)

許容値 0 (low), 1 (medium low), 2 (medium high), 3 (high).Default is 2.

5.5.4 Arria 10 デバイスにおけるオンチップ I/O 終端

シリアル (RS) 及びパラレル (RT) OCT は、I/O インピーダンス・マッチングと終端機能を提供します。OCT は、信号品質の維持、ボードスペースの節約、外部コンポーネント・コストの削減を実現します。


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Arria 10 デバイスは、すべての FPGA および HPS の I/O バンクで OCT をサポートします。3 V および HPS I/O では、I/O はキャリブレーションなしの OCT のみをサポートします。

図 -84: シングルエンド終端 (RS と RT)次の図は、 Arria 10 デバイスでサポートされるシングルエンド終端方法を表しています。RT1 と RT2 はダイナミック・パラレル終端であり、デバイスが受信中の場合にのみイネーブルされます。双方向アプリケーションでは、RT1 と RT2 は、デバイスが受信中のときに自動的にオンになり、デバイスがドライブ中のときはオフになります。

V CCIO

GND GND

V CCIO

2 × R T1

2 × R T1

2 × R T2

2 × R T2

Z 0 = 50 ΩR S

V REF

Driving Device Receiving Device

表 53. Arria 10 デバイスでサポートされる OCT 手法

入力 / 出力 OCT 手法サポートする I/O タイプ

LVDS I/O 3 V I/O HPS I/O

出力キャリブレーションありの RS OCT 可能 — —

キャリブレーションなしの RS OCT 可能可能可能

入力キャリブレーションありの RT OCT 可能 — —

RD OCT (LVDS I/O 規格のみ ) 可能 — —

双方向ダイナミック RS および RT OCT 可能可能可能

関連情報• Altera OCT IP Core User Guide

• 127 ページの Arria 10 デバイスにおけるキャリブレーションなしの RS OCT

• 129 ページの Arria 10 デバイスにおけるキャリブレーションありの RS OCT

• 131 ページの Arria 10 デバイスにおけるキャリブレーションありの RT OCT

• 133 ページのダイナミック OCT

• 134 ページの差動入力 RD OCT

• 135 ページの Arria 10 デバイスの OCT キャリブレーション・ブロック

5.5.4.1 Arria 10 デバイスにおけるキャリブレーションなしの RS OCT

Arria 10 デバイスは、シングルエンドおよび電圧リファレンス形式の I/O 規格の RS OCT をサポートします。キャリブレーションなしの RS OCT は出力でのみサポートされます。


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表 54. キャリブレーションなしの RS OCT で選択可能な I/O 規格次の表は、異なる I/O 規格におけるキャリブレーションされていない OCT の出力終端の設定をリストしています。


キャリブレーションされていないOCT ( 出力 )

RS (Ω)

3.0 V LVTTL/3.0 V LVCMOS GX、SX 25/50

2.5 V LVCMOS GX、SX 25/50

1.8 V LVCMOS すべて 25/50



SSTL-18 Class I すべて 50

SSTL-18 Class II すべて 25

SSTL-15 Class I すべて 50

SSTL-15 Class II すべて 25

SSTL-15 すべて 34、40

SSTL-135 すべて 34、40

SSTL-125 すべて 34、40

SSTL-12 すべて 40、60、120、240

POD12 すべて 34、40、48、60

1.8 V HSTL Class I すべて 50

1.8 V HSTL Class II すべて 25





RN-12 すべて 34.3、40、48、60、80

差動 SSTL-18 class I すべて 50

差動 SSTL-18 Class II すべて 25

差動 SSTL-15 Class I すべて 50

差動 SSTL-15 Class II すべて 25

差動 SSTL-15 すべて 34、40



差動 SSTL-12 すべて 40、60、120、240

差動 POD12 すべて 34、40、48、60

差動 1.8 V HSTL Class I すべて 50

差動 1.8 V HSTL Class II すべて 25

continued...


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キャリブレーションされていないOCT ( 出力 )

RS (Ω)





差動 HSUL-12 すべて 34.3、40、48、60、80

トライバー・インピーダンス・マッチングは、I/O ドライバーに、伝送ラインのインピーダンスとほぼ一致する制御された出力インピーダンスを提供し、PCB トレースの信号反射を大幅に低減することができます。

マッチング・インピーダンスを選択する場合、電流強度は選択できなくなります。

図 -85: キャリブレーションなしの RS OCT次の図は、出力トランジスターの固有インピーダンスとしての RS を表しています。

V CCIO

R S

R S

GND

Z 0 = 50 Ω

DriverSeries Termination

ReceivingDevice

関連情報126 ページの Arria 10 デバイスにおけるオンチップ I/O 終端

5.5.4.2 Arria 10 デバイスにおけるキャリブレーションありの RS OCT

Arria 10 デバイスは、すべての LVDS I/O バンクでキャリブレーションありの RS OCT をサポートします。


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表 55. キャリブレーションありの RS OCT で選択可能な I/O 規格次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の出力終端の設定をリストしています。


キャリブレーションされた OCT ( 出力 )

RS (Ω) RZQ (Ω)

1.8 V LVCMOS すべて 25、50 100

1.5 V LVCMOS すべて 25、50 100

1.2 V LVCMOS すべて 25、50 100

SSTL-18 Class I すべて 50 100

SSTL-18 Class II すべて 25 100



SSTL-15 すべて 25、50 100

34、40 240

SSTL-135 すべて 34、40 240

SSTL-125 すべて 34、40 240

SSTL-12 すべて 40、60、120、240 240

POD12 34、40、48、60 240

1.8 V HSTL Class I すべて 50 100

1.8 V HSTL Class II すべて 25 100





HSUL-12 すべて 34、40、48、60、80 240

差動 SSTL-18 class I すべて 50 100

差動 SSTL-18 Class II すべて 25 100

差動 SSTL-15 Class I すべて 50 100


差動 SSTL-15 すべて 25、50 100

34、40 240

差動 SSTL-135 すべて 34、40 240

差動 SSTL-125 すべて 34、40 240

差動 SSTL-12 すべて 40、60、120、240 240

差動 POD12 34、40、48、60 240

差動 1.8 V HSTL Class I すべて 50 100

差動 1.8 V HSTL Class II すべて 25 100

continued...


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キャリブレーションされた OCT ( 出力 )

RS (Ω) RZQ (Ω)





差動 HSUL-12 すべて 34、40、48、60、80 240

RS OCT キャリブレーション回路は、I/O バッファーのインピーダンスの合計と RZQ ピンに接続される外部リファレンス抵抗を比較し、それらが一致するまでトランジスターをダイナミックにイネーブルまたはディスエーブルします。

キャリブレーションは、デバイス・コンフィグレーションの後に実行されます。キャリブレーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。

図 -86: キャリブレーションありの RS OCT次の図は、出力トランジスターの固有インピーダンスとしての RS を表しています。

V CCIO

R S

R S

GND

Z 0 = 50 Ω

DriverSeries Termination

ReceivingDevice


5.5.4.3 Arria 10 デバイスにおけるキャリブレーションありの RT OCT

Arria 10 デバイスは、3 V I/O バンクを除くすべての LVDS I/O バンクでキャリブレーションありのRT OCT をサポートします。キャリブレーションありの RT OCT は入力ピンと双方向ピンのコンフィグレーションにのみ使用可能です。出力ピンのコンフィグレーションはキャリブレーションありの RT OCTをサポートしません。RT OCT を使用する場合、バンクの VCCIO は RT OCT をイネーブルするピンのI/O 基準に一致している必要があります。


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表 56. キャリブレーションありの RT OCT で選択可能な I/O 規格次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の入力終端の設定をリストしています。


キャリブレーションされた OCT ( 入力 )

RT (Ω) RZQ (Ω)





SSTL-15 すべて 30、40、60、120 240

SSTL-135 すべて 30、40、60、120 240

SSTL-125 すべて 30、40、60、120 240

SSTL-12 すべて 60、120 240

POD12 すべて 34、40、48、60、80、120、240 240







差動 SSTL-18 class I すべて 50 100


差動 SSTL-15 Class I すべて 50 100


差動 SSTL-15 すべて 30、40、60、120 240

差動 SSTL-135 すべて 30、40、60、120 240

差動 SSTL-125 すべて 30、40、60、120 240

差動 SSTL-12 すべて 60、120 240

差動 POD12 すべて 34、40、48、60、80、120、240 240







RT OCT キャリブレーション回路は、I/O バッファーのインピーダンスの合計と RZQ ピンに接続される外部抵抗を比較します。また、回路は I/O バッファーのインピーダンスの合計が外部抵抗に一致するまでトランジスターをダイナミックにイネーブルまたはディスエーブルします。


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キャリブレーションは、デバイス・コンフィグレーションの後に実行されます。キャリブレーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。

図 -87: キャリブレーションありの RT OCT

V CCIO

GND

2 × R T2

2 × R T2

Z 0 = 50 ΩV REF

Transmitter Receiving Device


5.5.4.4 ダイナミック OCT

ダイナミック OCT は、データの方向に応じてシグナル・インテグリティーを適化することにより高性能双方向パスを終端する際に有用です。また、デバイス終端は内部であるため、ダイナミック OCT は電力の節約にも役立ちます ( 終端は入力動作中のみオンになるため、引き出されるスタティック消費電力が少なくなります )。

注意: DDR3 メモリー・インターフェイスで SSTL-15、SSTL-135、および SSTL-125 の I/O 規格を使用する場合、インテルは、これらの I/O 規格で OCT を使用してボードスペースとコストを節約することを推奨しています。 OCT は、使用される外部終端抵抗の数を削減します。

表 57. 双方向 I/O に基づいたダイナミック OCTダイナミック RT OCT または RS OCT は、双方向 I/O がレシーバーとして機能しているか、またはドライバーーとして機能しているかによってイネーブルあるいはディスエーブルされます。

ダイナミック OCT 双方向 I/O 状態

ダイナミック RT OCT レシーバーとして機能イネーブルされる

ドライバーとして機能ディスエーブルされる

ダイナミック RS OCT レシーバーとして機能ディスエーブルされる

ドライバーとして機能イネーブルされる


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図 -88: Arria 10 デバイスのダイナミック RT OCT

TransmitterReceiver

50 Ω

Transmitter Receiver

FPGA OCT FPGA OCT

Z0 = 50 Ω

100 Ω

100 Ω

GND

VCCIO

100 Ω

100 Ω

GND

VCCIO

50 Ω100 Ω

100 Ω50 Ω

GND

FPGA OCT FPGA OCT

Z0 = 50 Ω

VCCIO

100 Ω

100 Ω

GND

VCCIO

50 Ω


5.5.4.5 差動入力 RD OCT

Arria 10 デバイスのすべての I/O ピンと専用クロック入力ピンは、オンチップ差動終端である RDOCT をサポートします。 Arria 10 デバイスは、LVDS 規格の各差動レシーバーチャネルで 100 Ω のオンチップ差動終端オプションを提供します。

Quartus Prime ソフトウェアの Assignment Editor で、オンチップ終端をイネーブルできます。

図 -89: オンチップ差動 I/O 終端Differential Receiverwith On-Chip 100 Ω

TerminationLVDS

Transmitter

Z 0 = 50 Ω

Z 0 = 50 Ω

R D


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表 58. Quartus Prime ソフトウェア Assignment Editor—オンチップ差動終端この表は、 Quartus Prime ソフトウェアの Assignment Editor におけるオンチップ差動終端のアサインメント名をリストしています。


To rx_in

アサインメント名入力終端

値差動


5.5.4.6 Arria 10 デバイスの OCT キャリブレーション・ブロック

同じ I/O カラムにある任意の I/O バンクの OCT キャリブレーション・ブロックを使用して、OCT をキャリブレーションできます。OCT キャリブレーション・ブロックを含む I/O バンクには、OCT の I/O バンクと同じ VCCIO が必要です。

I/O 規格が同じ VCCIO 電源電圧を使用する場合、異なる I/O 規格に同じ I/O バンクの RS および RTOCT を使用することができます。なお、同じ I/O バッファーのプログラマブル電流強度と RS OCT をコンフィグレーションすることはできません。

OCT キャリブレーション・プロセスでは、直列および並列キャリブレーション終端に与えられた I/Oバンクのすべてのキャリブレーション・ブロックで使用可能な RZQ ピンを使用します。

• 各 OCT キャリブレーション・ブロックは、RZQ ピンを介して関連付けられる外部 240 Ω リファレンス抵抗を有します。

• 外部 100 Ω 抵抗または外部 240 Ω 抵抗 (RS または RT OCT の値に応じてどちらを使用するか決定 ) を介して、RZQ ピンを GND に接続します。

• RZQ ピンは、ピンが配置されている I/O バンクと同じ VCCIO 電源電圧を共有します。

• キャリブレーション回路を使用しない場合、RZQ ピンは兼用 I/O ピンであり、汎用 I/O ピンとして機能します。

Arria 10 デバイスは、専用コンフィグレーション・ピンを除くすべての LVDS I/O ピン上で、キャリブレーションされた RS およびキャリブレーションされた RT OCT をサポートします。

関連情報• Altera OCT IP Core User Guide

• 126 ページの Arria 10 デバイスにおけるオンチップ I/O 終端

5.5.5 Arria 10 デバイスの外部 I/O 終端

表 59. 異なる I/O 規格の外部終端手法

I/O 規格外部終端手法

2.5 V LVCMOS

外部終端は不要1.8 V LVCMOS

1.5 V SSTL

continued...


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1.2 V SSTL

SSTL-18 Class I

シングルエンド SSTL I/O 規格の終端SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15 (8)

外部終端は不要SSTL-135(8)

SSTL-125(8)

SSTL-12(8)

POD12 シングルエンド POD I/O 規格の終端

差動 SSTL-18 class I

差動 SSTL I/O 規格の終端差動 SSTL-18 Class II

差動 SSTL-15 Class I

差動 SSTL-15 Class II

差動 SSTL-15 (8)

外部終端は不要差動 SSTL-135 (8)

差動 SSTL-125 (8)

差動 SSTL-12(8)

差動 POD12 差動 POD I/O 規格の終端

1.8 V HSTL Class I

シングルエンド HSTL I/O 規格の終端

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12 外部終端は不要

差動 1.8 V HSTL Class I

差動 HSTL I/O 規格の終端

差動 1.8 V HSTL Class II





continued...

(8) インテルは、これらの I/O 規格で OCT を使用してボード・スペースとコストを節約することを推奨しています。OCT は、使用される外部終端抵抗の数を削減します。


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差動 HSUL-12 外部終端は不要

LVDS LVDS I/O 規格の終端

RSDS 、RSDS/mini-LVDS I/O 規格の終端

Mini-LVDS

LVPECL 差動 LVPECL I/O 規格の終端

注意: インテルは BIS または SPICE シミュレーションを行い、デザインするアプリケーション向けに適なスルーレート設定を決定することを推奨します。

5.5.5.1 シングルエンド I/O 終端

電圧リファレンス形式の I/O 規格では、入力 VREF と終端電圧 (VTT) が必要です。受信デバイスのリファレンス電圧は送信デバイスの終端電圧に追従します。

SSTL-12、SSTL-125、SSTL-135、および SSTL-15 などのようなサポートされる I/O 規格には、通常、外部ボード終端は不要です。

インテルは、これらの I/O 規格で OCT を使用してボードスペースとコストを節約することを推奨しています。 OCT は、使用される外部終端抵抗の数を削減します。

注意: RS および RT OCT を同時に使用することはできません。詳細については、関連情報を参照してください。


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図 -90: SSTL I/O 規格の終端

次の図は、 Arria 10 デバイスにおける差動 SSTL I/O 終端の詳細を示しています。


50 Ω25 Ω

25 Ω

SeriesOCT 50 Ω

SeriesOCT 50 Ω

FPGAParallel OCT

100 Ω

100 Ω

GND

FPGA FPGA FPGA FPGA

50 Ω

V CCIOV CCIO

V CCIO

V CCIO V CCIO

V CCIO

100 Ω

100 Ω

GND

SeriesOCT 25 Ω

SeriesOCT 25 Ω

100 Ω

100 Ω

GND

50 Ω

100 Ω

100 Ω

GND

100 Ω

100 Ω

GND


50 Ω

Series OCT 50 Ω


50 Ω

50 Ω

25 Ω

FPGA Parallel OCT

100 Ω

100 Ω

GND

50 Ω


50 Ω

Series OCT 25 Ω 50 Ω50 Ω


50 Ω

V REF

V REF

V REF

V REF

V REF V REF

50 Ω

V TT V TT V TT

V TT V TT V TT

V TT


50 Ω

50 Ω50 Ω

25 ΩV REF

V REF

V REF

V REF

SSTL Class ITermination

OCT Transmit

OCT Receive

SSTL Class II

External On-Board

Termination

OCT in Bidirectional

Pins


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図 -91: HSTL I/O 規格の終端次の図は、 Arria 10 デバイスにおける HSTL I/O 終端の詳細を示しています。


50 Ω

V REF

V REF

V REF

V REF

SeriesOCT 50 Ω

FPGA

Parallel OCT

100 Ω

100 Ω

GND

50 Ω

V CCIO

100 Ω

100 Ω

GND

V CCIO

SeriesOCT 25 Ω 100 Ω

100 Ω

GND

50 Ω

V CCIO

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO


50 Ω

V REF

Series OCT 50 Ω


50 Ω

50 Ω

V REF

V TT

V REF

FPGA

Parallel OCT

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT


50 Ω

V REF

Series OCT 25 Ω 50 Ω

V TT

50 Ω

V TT


50 Ω

V REF

50 Ω

V TT


50 Ω

V REF

50 Ω

V TT

50 Ω

V TT

FPGA FPGA FPGA FPGA

HSTL Class ITermination

OCT Transmit

OCT Receive

HSTL Class II

OCT in Bidirectional

Pins

External On-Board

Termination

Series OCT 50 Ω

Series OCT 25 Ω


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図 -92: POD I/O 規格の終端次の図は、 Arria 10 デバイスにおける POD I/O 終端の詳細を示しています。

V CCIO

ExternalOn-Board

Termination


50 Ω

40 Ω

40 Ω

40 Ω

40 Ω

VREF

V CCIO

OCTTransmit


50 Ω

VREF

V CCIO

OCTReceive

Transmitter

Receiver

50 Ω

VREF

V CCIO

OCT inBidirectional

Pins

FPGA Series OCT RS

50 Ω

VREF

Series OCT, RS

Parallel OCT RT

V CCIO

ParallelOCT, RT

VREF

SeriesOCT RS

PODTermination

関連情報133 ページのダイナミック OCT

5.5.5.2 Arria 10 デバイスの差動 I/O 終端

I/O ピンは、差動 I/O 規格をサポートするためにペアで編成されています。各 I/O ピンのペアは差動入力及び出力バッファーをサポートすることができます。


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差動 SSTL-12、差動 SSTL-15、差動 SSTL-125、および差動 SSTL-135 などのようなサポートされる I/O 規格には、通常、外部ボード終端は不要です。

インテルは、これらの I/O 規格で OCT を使用してボードスペースとコストを節約することを推奨しています。 OCT は、使用される外部終端抵抗の数を削減します。

関連情報• 141 ページの差動 HSTL、SSTL、HSUL、および POD 終端

• 143 ページの LVDS、RSDS、および Mini-LVDS の終端

• 143 ページの LVPECL 終端

5.5.5.2.1 差動 HSTL、SSTL、HSUL、および POD 終端

差動 HSTL、SSTL、HSUL、および POD 入力は、LVDS 差動入力バッファーを使用します。ただし、RDサポートは、I/O 規格が LVDS の場合にのみ使用可能です。

差動 HSTL、SSTL、HSUL、および POD 出力は、真の差動出力ではありません。これらの I/O 規格は、反転としてプログラムされた第二の出力とともに 2 つのシングルエンド出力を使用します。

図 -93: 差動 SSTL I/O 規格の終端次の図は、 Arria 10 デバイスにおける差動 SSTL I/O 終端の詳細を示しています。

Transmitter Receiver Transmitter Receiver

Series OCT 25 Ω


Series OCT 50 Ω


25 Ω

50 Ω

50 Ω

V TT

25 Ω

50 Ω

50 Ω

V TT

25 Ω

50 Ω

50 Ω

V TT

25 Ω50 Ω

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

Differential SSTL Class ITermination

OCT

Differential SSTL Class II

External On-Board

Termination

Z 0 = 50 Ω

Z 0 = 50 Ω

Z 0 = 50 Ω

Z 0 = 50 Ω


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図 -94: 差動 HSTL I/O 規格の終端次の図は、 Arria 10 デバイスにおける差動 HSTL I/O 規格の終端の詳細を図示しています。

Transmitter Receiver Transmitter Receiver

Series OCT 25 Ω


Series OCT 50 Ω


50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

Differential HSTL Class ITermination

OCT

Differential HSTL Class II

External On-Board

Termination

Z 0 = 50 Ω

Z 0 = 50 Ω Z 0 = 50 Ω

Z 0 = 50 Ω

図 -95: 差動 POD I/O 規格の終端次の図は、 Arria 10 デバイスにおける差動 POD I/O 終端の詳細を示しています。

ExternalOn-Board

Termination

OCT

Series OCT R S


V CCIO

R T

R T

V CCIO

Z 0 = 50 Ω

Z 0 = 50 Ω

Parallel OCT, R T

Differential PODTermination


50 Ω

40 Ω

V CCIO

50 Ω

40 Ω

V CCIO

関連情報140 ページの Arria 10 デバイスの差動 I/O 終端


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5.5.5.2.2 LVDS、RSDS、および Mini-LVDS の終端

すべての I/O バンクは、抵抗ネットワークのない真の LVDS 出力バッファーを使用して、真の LVDS、RSDS、および mini-LVDS I/O 規格をサポートするための専用回路を有します。

図 -96: LVDS I/O 規格の終端次の図は、LVDS I/O 規格の終端を表しています。オンチップ差動抵抗はすべての I/O バンクで使用可能です。

Differential Outputs Differential Inputs

Differential Outputs Differential Inputs

50 Ω100 Ω

50 Ω

50 Ω100 Ω

50 Ω

LVDSTermination

Receiver

OCT

External On-Board

Termination

OCT Receiver (True LVDS

Output)

関連情報• Differential I/O Standards

• National Semiconductor (www.national.com)RSDS I/O 規格について詳しくは、National Semiconductor のウェブサイトの RSDSSpecification を参照してください。

• 140 ページの Arria 10 デバイスの差動 I/O 終端

5.5.5.2.3 LVPECL 終端

Arria 10 デバイスは、入力クロックピンでのみ LVPECL I/O 規格をサポートします。

• LVPECL 入力動作は、LVDS 入力バッファーを使用してサポートされます。

• LVPECL 出力動作はサポートされません。

出力バッファーの LVPECL コモンモード電圧が LVPECL 入力コモンモード電圧と整合しない場合、AC結合を使用します。

注意: インテルは、LVPECL AC / DC 結合終端を検証するために IBIS モデルを使用することを推奨します。


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http://www.national.com/

図 -97: LVPECL AC 結合終端

Z 0 = 50 Ω V ICM

Z 0 = 50 Ω 50 Ω

50 Ω

0.1 µF

0.1 µF

LVPECLOutput Buffer

LVPECLInput Buffer

DC 結合 LVPECL のサポートは、LVPECL 出力コモンモード電圧が Arria 10 LVPECL 入力バッファー仕様の範囲内である場合に可能です。

図 -98: LVPECL DC 結合終端

Z 0 = 50 Ω

Z 0 = 50 Ω

100 Ω

LVPECLOutput Buffer

LVPECLInput Buffer

VICM 仕様について詳しくは、デバイス・データシートを参照してください。

関連情報• Differential I/O Standards

• 140 ページの Arria 10 デバイスの差動 I/O 終端

5.6 Arria 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA

関連情報• 99 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート

サポートされる差動 I/O 規格についての情報を提供します。


• 108 ページの Arria 10 GX パッケージにおける FPGA I/O リソースLVDS チャネルの数を提供します。

• 109 ページの Arria 10 GT パッケージにおける FPGA I/O リソースLVDS チャネルの数を提供します。


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• 110 ページの Arria 10 SX パッケージにおける FPGA I/O リソースLVDS チャネルの数を提供します。

• Altera LVDS SERDES IP Core User Guide

5.6.1 SERDES 回路

Arria 10 デバイスの各 LVDS I/O チャネルは、高速 LVDS インターフェイスをサポートするビルトイン・シリアライザー / デシリアライザー (SERDES) 回路を有します。また、RapidIO®、XSBI、シリアル・ペリフェラル・インターフェイス (SPI)、非同期プロトコルなどのソース・シンクロナス通信プロトコルをサポートするために、SERDES をコンフィグレーションすることができます。

図 -99: SERDES次の図は、トランスミッターとレシーバーのデータパスのインターフェイス信号を備えた LVDS SERDES 回路のトランスミッターとレシーバーのブロック図を示しています。この図は、トランスミッターとレシーバーの間の共有 PLL を示しています。トランスミッターとレシーバーが同じ PLL を共有しない場合、2 つの I/O PLL が必要です。SDR ( シングル・データ・レート ) モードと DDR ( ダブル・データ・レート ) モードでは、データ幅はそれぞれ 1 ビットと 2 ビットです。

rx_in

tx_out

DPA CircuitrySynchronizerBit SlipDeserializer

rx_inclock / tx_inclock

IOE supports SDR, DDR, or non-registered datapath


LVDS Receiver

LVDS Transmitter

FPGAFabric

rx_out

tx_in

rx_divfwdclkrx_coreclock

tx_coreclock

Serializer

DPA Clock DomainLVDS Clock Domain

RetimedDataDPA Clock

DINDOUT DINDOUT DINDOUT DIN

DIN DOUT

Clock Mux

I/O PLL

IOE

+–

+–

IOEfas

t_clo

ck

dpa_

fast_

clock(load_enable,

fast_clock)

(dpa_load_enable, dpa_fast_clock, rx_divfwdclk)

2

2

3

3

10

10

10

(load_enable, fast_clock, tx_coreclock)

3 (load_enable,fast_clock, rx_coreclock) 8 Serial LVDS

Clock Phases

2

fast_clock

10 bitsmaximumdata width

アルテラ LVDS SERDES トランスミッターおよびレシーバーには、I/O PLL からのさまざまなクロックおよびロードイネーブル信号が必要です。 Quartus Prime ソフトウェアは PLL 設定を自動的にコンフィグレーションします。また、このソフトウェアは、入力リファレンス・クロックと選択されたデータレートに基づいてさまざまなクロックおよびロードイネーブル信号を生成する役割も担っています。

注意: Arria 10 デバイスでサポートされる大データレートについての詳細は、デバイスの概要を参照してください。

関連情報• Summary of Features, Arria 10 Device Overview

• 158 ページのガイドライン : LVDS に整数 PLL モードの PLL を使用する


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5.6.2 Arria 10 デバイスでサポートされる SERDES I/O 規格

次の表は、SERDES レシーバ及びトランスミッタでサポートされる I/O 規格と、 Quartus Prime ソフトウェアにおけるそれぞれのアサインメント値をリストしています。SERDES レシーバ及びトランスミッタは、すべての差動 HSTL、差動 HSUL、及び差動 SSTL I/O 規格をサポートします。

表 60. SERDES Receiver I/O Standards Support

I/O 規格 Quartus Prime Software Assignment Value

True LVDS LVDS

差動 1.2 V HSTL Class I 差動 1.2-V HSTL Class I

差動 1.2 V HSTL Class II 差動 1.2-V HSTL Class II

差動 HSUL-12 差動 1.2-V HSUL

差動 SSTL-12 差動 1.2-V SSTL






差動 SSTL-15 Class I 差動 1.5-V SSTL Class I

差動 SSTL-15 Class II 差動 1.5-V SSTL Class II





差動 POD12 差動 1.2-V POD

表 61. SERDES トランスミッタの I/O 規格のサポート

I/O 規格 Quartus Prime ソフトウェアのアサインメント値

真の LVDS LVDS



差動 HSUL-12 差動 1.2-V HSUL






continued...


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I/O 規格 Quartus Prime ソフトウェアのアサインメント値








差動 POD12 差動 1.2-V POD

mini-LVDS mini-LVDS

RSDS RSDS

5.6.3 Arria 10 デバイスの差動トランスミッター

Arria 10 のトランスミッターは、高速差動信号方式をサポートするための専用回路を有します。差動トランスミッター・バッファーは、次の機能をサポートします。

• LVDS、mini-LVDS、および RSDS 信号をドライブアウトできる LVDS 信号方式

• プログラマブル VOD とプログラマブル・プリエンファシス

表 62. 差動トランスミッターの専用回路および機能

専用回路 / 機能概要

差動 I/O バッファー LVDS、mini-LVDS、および RSDS をサポート

SERDES 大 10 ビット幅のシリアライザー

PLL ( フェーズ・ロック・ループ ) ロードおよびシフトレジスターをクロックする

プログラマブル VOD スタティック

プログラマブル・プリエンファシス出力電流をブーストする

関連情報158 ページのガイドライン : LVDS に整数 PLL モードの PLL を使用する

5.6.3.1 Arria 10 デバイスのトランスミッター・ブロック

専用回路は、真の差動バッファー、シリアライザー、およびトランスミッターとレシーバー間で共有することができる I/O PLL で構成されています。シリアライザーは、FPGA ファブリックから大 10 ビット幅のパラレルデータを取得し、それをロードレジスターにクロックします。それから、データを差動バッファーに送信する前に I/O PLL によってクロックされたシフトレジスターを使用して、それをシリアライズ化します。パラレルデータの MSB が初に送信されます。

注意: LVDS チャネルをドライブするには、整数 PLL モードの PLL を使用する必要があります。


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図 -100: LVDS トランスミッター次の図は、トランスミッターのブロック図を表しています。SDR および DDR モードでは、データ幅はそれぞれ 1 ビットおよび 2 ビットです。

tx_out

tx_inclock


LVDS Transmitter

FPGAFabric

tx_in

tx_coreclock

Serializer

10 bits maximumdata width

LVDS Clock Domain

DIN DOUT

I/O PLL

IOE

+–

2

3

10

(LVDS_LOAD_EN, diffioclk, tx_coreclock)

5.6.3.2 DDR および SDR 動作のためのシリアライザーのバイパス

IOE (I/O エレメント ) には、DDR または SDR モードで動作可能な 2 個のデータ出力レジスターが含まれています。2 と 1 のシリアライゼーション・ファクターをそれぞれ実現するために、DDR (×2) および SDR (×1) 動作をサポートするのにシリアライザーをバイパスすることができます。デシリアライザー・バイパスは、アルテラ GPIO IP コアを介してサポートされています。

図 -101: シリアライザーのバイパス次の図は、シリアライザーのバイパスパスを表しています。DDR モードでは、tx_inclock は IOE レジスターをクロックします。SDR モードでは、データは IOE を介して直接パスされます。また、SDR および DDR モードでは、IOE へのデータ幅はそれぞれ 1ビットおよび 2 ビットです。

DIN DOUTtx_in

FPGAFabric

tx_coreclock

I/O PLL

(load_enable, fast_clock, tx_coreclock)

+-

tx_out

IOESerializer

注：ディスエーブルされるブロックと信号はグレーアウトされています。

LVDS Transmitter

2

2

3


5.6.4 Arria 10 デバイスの差動レシーバー

レシーバーは、トランスミッターとレシーバーで共有することができる差動バッファーと I/O PLL、DPAブロック、シンクロナイザー、データ・リアライメント・ブロック、およびデシリアライザーを有します。差動バッファーは LVDS、mini-LVDS、および RSDS 信号レベルを受信することができます。また、レシーバーピンの I/O 規格は、 Quartus Prime ソフトウェア Assignment Editor で LVDS、mini-LVDS、または RSDS にスタティックに設定することができます。

注意: LVDS チャネルをドライブするには、整数 PLL モードの PLL を使用する必要があります。

表 63. 差動レシーバーの専用回路および機能


差動 I/O バッファー LVDS、mini-LVDS、および RSDS をサポート

SERDES 大 10 ビット幅のデシリアライザー

continued...


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PLL ( フェーズ・ロック・ループ ) データ・シンクロナイザーのためにクロックの異なる位相を生成

データ・リアラインメント ( ビットスリップ ) ビット・レイテンシーをシリアルデータに挿入

DPA シリアルデータの位相にも近い位相を選択

シンクロナイザー (FIFO バッファー ) データとレシーバーの入力リファレンス・クロック間における位相差を補償

スキュー調整マニュアル

オンチップ終端 (OCT) LVDS I/O 規格で 100 Ω


5.6.4.1 Arria 10 デバイスのレシーバーブロック

Arria 10 の差動レシーバーは、次のハードウェア・ブロックを有します。

• DPA ブロック

• シンクロナイザー

• データ・リアライメント・ブロック ( ビットスリップ )

• デシリアライザー

図 -102: レシーバーのブロック図次の図は、レシーバーのハードウェア・ブロックを示しています。SDR モードおよび DDR モードでは、IOE からのデータ幅はそれぞれ 1 ビットと 2 ビットです。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含んでおり、内部ロジックに大10 ビットを送信します。

rx_in


rx_inclock

IOE supports SDR, DDR, or non-registered datapath LVDS Receiver

FPGAFabric

rx_out

rx_divfwdclkrx_outclock


RetimedData

DPA Clock

DINDOUT DINDOUT DINDOUT DIN

Clock Mux

I/O PLL

+–

IOE

LVDS

_diff

ioclk

DPA_

diffio

clk(LOAD_EN,diffioclk)

(DPA_LOAD_EN, DPA_diffioclk, rx_divfwdclk)

2

3

10

10

3 (LVDS_LOAD_EN,LVDS_diffioclk, rx_outclock) 8 Serial LVDS

Clock Phases

2

diffioclk


5.6.4.1.1 DPA ブロック

DPA ブロックは、差動入力バッファーから高速シリアルデータを取り込み、I/O PLL が生成する 8 つの位相のうち 1 つを選択してデータをサンプリングします。DPA はシリアルデータの位相にも近い位相を選択します。受信データと選択された位相間の大位相オフセットは 1/8 UI(9)であり、これは DPAの大量子化誤差です。クロックの 8 つの位相は均等に分割され、45° の分解能を提供します。


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図 -103: DPA クロック位相とシリアルデータ・タイミングの関係次の図は、DPA クロックと着信シリアルデータ間の可能な位相関係を表しています。

45°

90°

135°

180°

225°

270°

315°

0.125TvcoTvco

0°

rx_in

TVCO = PLL serial clock period

D0 D1 D2 D3 D4 Dn

DPA ブロックは、入力シリアルデータの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します。オプションの rx_dpa_hold ポートをアサートすることで、DPA が新しいクロックフェーズを選択できないようにすることができます。これは、各チャネルで使用可能です。

DPA 回路では、8 つの位相から適な位相にロックするにあたって固定トレーニング・パターンは必要ありません。リセットまたはパワーアップ後、適な位相にロックするために、DPA 回路は受信データにおける遷移を必要とします。オプションの出力ポートである RX_DPA_LOCKED を使用して、パワーアップまたはリセット後、適な位相に初期の DPA ロック状態を示すことができます。データを検証するには、巡回冗長検査 (CRC) や DIP-4 ( 対角インターリーブ・パリティー) などのデータチェッカーを使用します。

独立したリセットポートの RX_RESET を使用して、DPA 回路をリセットすることができます。なお、DPA 回路はリセット後に再トレーニングする必要があります。

注意: DPA ブロックは非 DPA モードでバイパスされます。


5.6.4.1.2 シンクロナイザー

シンクロナイザーは、dpa_fast_clock（DPA ブロックが選択する適クロック）と I/O PLL が生成する fast_clock の位相差を補償する 1 ビット幅の 6 ビット幅の FIFO バッファーです。シンクロナイザーは、周波数差ではなく、データとレシーバーの入力基準クロックとの間の位相差のみを補償することができます。

(9) UI ( ユニット間隔 ) は、シリアルデータ・レート（高速クロック）で動作するクロックの周期です。


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オプションのポートの rx_fifo_reset を内部ロジックで使用してシンクロナイザーをリセットすることができます。シンクロナイザーは、DPA が初に着信データにロックすると自動的にリセットされます。インテルは、rx_fifo_reset を使用して、受信データが破損していることをデータチェッカーが示した時にシンクロナイザーをリセットすることを推奨します。

注意: シンクロナイザー回路は、非 DPA およびソフト CDR モードでバイパスされます。


5.6.4.1.3 データ・リアラインメント・ブロック ( ビットスリップ )

リンクによって追加されるスキューと共に送信されるデータのスキューは、受信シリアル・データストリームでチャネル間スキューが生じます。DPA がイネーブルされると、受信データは各チャネル上の異なるクロック位相でキャプチャーされます。この相違によって、チャネル間で受信データのミスアライメントが生じることがあります。このチャネル間スキューを補正し、各チャネルで正しい受信ワード境界を確立するために、各レシーバーチャネルは、ビット・レイテンシーをシリアルストリームに挿入することによってデータを再びアライメントする、専用データ・リアライメント回路を備えています。

オプションの rx_bitslip_ctrl ポートは、内部ロジックから個別に制御される各レシーバーのビット挿入を制御します。データは rx_bitslip_ctrl の立ち上がりエッジで 1 ビットをスリップします。rx_bitslip_ctrl 信号の要件には次の項目が含まれます。

• 小パルス幅は、ロジックアレイのパラレルクロックでの 1 周期である

• パルス間の小 Low 時間は、パラレルクロックでの 1 周期である

• 信号はエッジトリガー信号である。

• 有効なデータは、rx_bitslip_ctrl の立ち上がりエッジから 4 パラレル・クロックサイクルの間使用可能です。

図 -104: データ・リアライメントのタイミング次の図に、デシリアライゼーション・ファクターを 4 に設定した状態での、1 ビット・スリップ・パルスの後のレシーバー出力 (rx_out)を示します。

rx_inclock

rx_in

rx_coreclock

rx_bitslip_ctrl

rx_out

3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0

3210 321x 32x1 3x21 xx21 0321

データ・リアライメント回路は、デシリアライゼーション・ファクターに設定されるビットスリップのロールオーバー値があります。オプションのステータスポートの rx_bitslip_max は、プリセット・ロールオーバー・ポイントに達することを示すために、各チャネルから FPGA ファブリックに使用可能です。


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図 -105: レシーバー・データ・リアラインメント・ロールオーバー次の図は、ロールオーバーが発生する前の 4 ビット時間のプリセット値を表しています。ロールオーバーが発生したことを示すために、rx_cda_max 信号は 1rx_outclock サイクルの間パルスします。

rx_inclock

rx_bitslip_ctrl

rx_coreclock

rx_bitslip_max

5.6.4.1.4 デシリアライザー

デシリアライゼーション・ファクターは、 Quartus Prime ソフトウェアを使用して、スタティックに x3、x4、x5、x6、x7、x8、x9、または x10 に設定できます。

IOE は、DDR モードまたは SDR モードで動作できる 2 つのデータ入力レジスターを備えています。DDR (×2) および SDR (×1) 動作をサポートするために、デシリアライザーをバイパスすることができます。デシリアライザーのバイパスは、アルテラ GPIO IP コアを介してサポートされています。

図 -106: デシリアライザーのバイパスこの図は、デシリアライザーのバイパスのパスを示しています。

rx_in



FPGAFabric

rx_out



RetimedData

DPA ClockDINDOUT DIN

DOUT DINDOUT DIN

Clock Mux

I/O PLL

+–IOE

fast_

clock

dpa_

diffio

clk(load_enable,fast_clock)

(dpa_load_en, dpa_diffioclk, rx_divfwdclk)

2

3

10

2


Clock Phases

2

fast_clock

デシリアライザーをバイパスする際、DPA およびデータ・リアライメント回路を使用することはできません。


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5.6.4.2 Arria 10 デバイスのレシーバーモード

Arria 10 デバイスは、次のレシーバーモードをサポートします。

• 非 DPA モード

• DPA モード

• ソフト CDR モード

注意: DPA モードを使用する場合は、推奨された初期化及びリセットフローに従って実行します。推奨フローは、DPA 回路が PLL からの適な位相タップを検出してレシーバーでデータをキャプチャーできるようにします。

関連情報Recommended Initialization and Reset Flow

アルテラの LVDS SERDES IP コアを初期化し、リセットするための推奨手順を提供します。

5.6.4.2.1 非 DPA モード

非 DPA モードは、DPA およびシンクロナイザー・ブロックをディスエーブルします。入力シリアルデータは、I/O PLL によって生成されるシリアル fast_clock クロックの立ち上がりエッジで登録されます。

立ち上がりエッジのオプションは、 Quartus Prime Parameter Editor で選択することができます。I/O PLL によって生成される fast_clock クロックは、データ・リアライメントとデシリアライザー・ブロックをクロックします。

図 -107: 非 DPA モードのレシーバーデータパス次の図は、非 DPA データパスのブロック図を表しています。SDR および DDR モードでは、IOE からのデータ幅はそれぞれ 1 ビットおよび 2 ビットです。

rx_in


rx_inclock


FPGAFabric

rx_out




LVDS Clock Domain

RetimedData


DOUT DINDOUT DIN

Clock Mux

I/O PLL

+–IOE

fast_

clock

dpa_

diffi

oclk

(load_enable,fast_clock)

(dpa_load_en, dpa_diffioclk, rx_divfwdclk)

2

3

10

10


Clock Phases

2

fast_clock


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5.6.4.2.2 DPA モード

DPA ブロックは、I/O PLL によって送信された 8 つの高速クロックから良のクロック(dpa_fast_clock) を選択します。このシリアル dpa_fast_clock クロックは、シンクロナイザーへのシリアルデータの書き込みに使用されます。また、シリアル fast_clock クロックは、シンクロナイザーからのシリアルデータの読み取りに使用されます。データ・リアライメントおよびデシリアライザー・ブロックでは、同じ fast_clock クロックが使用されます。

図 -108: DPA モードのレシーバーデータパス次の図は、DPA モードのデータパスを示しています。図中のすべてのレシーバー・ハードウェア・ブロックはアクティブです。SDR モードおよび DDR モードでは、IOE からのデータ幅はぞれぞれ 1 ビットと 2 ビットです。

rx_in


rx_inclock


FPGAFabric

rx_out





RetimedData


DOUT DINDOUT DIN

Clock Mux

I/O PLL

+–IOE

fast_

clock

dpa_

fast_

clock



2

3

10

10


Clock Phases

2

fast_clock

注意: DPA モードでは、LVDS インスタンスのすべてのレシーバーチャネルを 1 つの I/O バンクに配置する必要があります。各 I/O バンクは大 24 個の LVDS I/O バッファーペアを有しているため、各LVDS インスタンスは大 24 個の DPA チャネルをサポートすることができます。

関連情報• 158 ページのガイドライン : LVDS に整数 PLL モードの PLL を使用する

• 149 ページの Arria 10 デバイスのレシーバーブロックレシーバーのハードウェア・ブロックをリストし、説明します。

5.6.4.2.3 ソフト CDR モード

Arria 10 の LVDS チャネルは、GbE および SGMII プロトコルをサポートするためにソフト CDR モードを提供します。レシーバー PLL は、リファレンスにローカル・クロック・ソースを使用します。


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図 -109:次の図は、ソフト CDR モードのデータパスを表しています。SDR モードおよび DDR モードでは、IOE からのデータ幅はそれぞれ 1ビットと 2 ビットです。

rx_in


rx_inclock


FPGAFabric

rx_out





RetimedData


DOUT DINDOUT DIN

Clock Mux

I/O PLL

+–IOE

fast_

clock

dpa_

fast_

clock



2

3

10

10


Clock Phases

2

fast_clock

ソフト CDR モードでは、シンクロナイザー・ブロックは非アクティブです。DPA 回路は適な DPA クロック位相を選択し、データをサンプリングします。このクロックはビットスリップ動作とデシリアライゼーションに使用されます。また、DPA ブロックは、選択された DPA クロック (rx_divfwdclk と呼ばれるデシリアライゼーション・ファクターで分周されている ) をデシリアライズされたデータとともにFPGA ファブリックに転送します。このクロック信号は、周辺モジュールクロック (PCLK) ネットワーク上に出力されます。

ソフト CDR モードを使用する場合、DPA がトレーニングされた後に rx_reset ポートをアサートしないでください。DPA は PLL から継続的に新しい位相タップを選択し、リファレンス・クロックと着信データ間の PPM (Parts Per Million) 差をトラックします。

すべての LVDS チャネルはソフト CDR モードで使用することができ、 Arria 10 デバイスファミリーのPCLK ネットワークを使用して FPGA ファブリックをドライブすることができます。ソフト CDR モードでは、アップストリーム・トランスミッターとローカルレシーバーの入力リファレンス・クロック間の PPM差をトラックするために DPA が継続的に位相を変更するため、rx_dpa_locked 信号は無効です。ただし、rx_dpa_locked 信号を使用して、DPA がデータをキャプチャーするにあたって適な位相タップを選択したことを示す初期 DPA ロック状態を判断することができます。rx_dpa_locked 信号は、ソフト CDR モードで動作しているときにディアサートすることが予測されます。また、I/O PLL によって生成されるパラレルクロックの rx_outclock も FPGA ファブリックに転送されます。

注意: ソフト CDR モードでは、LVDS インスタンスのすべてのレシーバーチャネルを 1 つの I/O バンクに配置する必要があります。各 I/O バンクは大 12 個の PCLK リソースを有しているため、各 LVDS インスタンスは大 12 個のソフト CDR チャネルをサポートすることができます。

関連情報• 178 ページのガイドライン : ソフト CDR モードの LVDS SERDES ピンペア

• 75 ページのペリフェラル・クロック・ネットワークPCLK ネットワークについての詳細を提供します。


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5.6.5 Arria 10 デバイスの PLL とクロッキング

パラレルクロック (rx_outclock と tx_outclock) と高速クロック (diffioclk) を生成するために、 Arria 10 デバイスは、高速差動 I/O レシーバーおよびトランスミッターのチャネルで I/OPLL を提供します。


• 156 ページの差動トランスミッターのクロッキング

• 157 ページの差動レシーバーのクロッキング

• 158 ページのガイドライン : LVDS に整数 PLL モードの PLL を使用する

• 158 ページのガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする

• 158 ページのガイドライン : 差動チャネルのピン配置

• 161 ページの外部 PLL モードの LVDS インターフェイス

• 175 ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O規格

5.6.5.1 差動トランスミッターのクロッキング

I/O PLL は、ロードおよびシフトレジスターをクロックするロードイネーブル (LVDS_LOAD_EN) 信号と diffioclk 信号 (シリアル・データ・レートで実行するクロック ) を生成します。シリアライゼーション・ファクターは、 Quartus Prime ソフトウェアを使用して x3、x4、x5、x6、x7、x8、x9、またはx10 にスタティックに設定することができます。ロードイネーブル信号はシリアライゼーション・ファクター設定からから派生します。

任意の Arria 10 トランスミッター・データ・チャネルをコンフィグレーションして、ソース・シンクロナス・トランスミッター・クロック出力を生成することができます。この柔軟性により、出力クロックをデータ出力の近くに配置してボードレイアウトを簡略化し、クロックとデータ間のスキューを低減することができます。

アプリケーションごとに、特定のクロック-データ・アライメントまたはデータ・レート-クロック・レート・ファクターが必要になる場合があります。これらの設定は、 Quartus Prime Parameter Editor でスタティックに指定することができます。

• トランスミッターは、デバイスの各のスピードグレードがサポートする大周波数と同じレートでクロック信号を出力できます。

• 出力クロックは、シリアライゼーション・ファクターに応じて、1、2、4、6、8、または 10 のファクターで分周することができます。

• データに関連するクロックの位相は、0° または 180° ( エッジまたは中央揃え ) に設定することができます。I/O PLL は、45° の増分でその他の位相シフトの追加のサポートを提供します。


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図 -110: クロック出力モードのトランスミッター次の図は、クロック出力モードのトランスミッターを表しています。クロック出力モードでは、LVDS チャネルをクロック出力チャネルとして使用することができます。

fast_clock

load_enable

Transmitter Circuit

Txclkout+Txclkout–FPGA

Fabric

I/OPLL

Parallel Series



5.6.5.2 差動レシーバーのクロッキング

I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロックは、I/OPLL からのクロックの 1 つを自動的に選択し、各チャネル上の着信データをアラインメントします。

シンクロナイザー回路は、DPA クロックとデータ・リアライメント・ブロック間の位相差を補正する1 ビット幅 x 6 ビット深度の FIFO バッファーです。必要に応じて、ユーザー・コントロールのデータ・リアライメント回路は、ワード境界にアライメントするために、シリアル・ビット・ストリームに 1 ビットのレイテンシーを挿入します。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めており、内部ロジックに大 10 ビットを送信します。

トランスミッターおよびレシーバー LVDS チャネルを接続する物理メディアは、シリアルデータとソース同期クロックとの間にスキューを導入することがあります。各 LVDS チャネルとクロック間の瞬間的なスキューは、レシーバーで見られるデータおよびクロック信号のジッターによって異なります。3 つの異なるモード ( 非 DPA、DPA、およびソフト CDR) は、ソース同期クロック ( 非 DPA、DPA) / リファレンス・クロック ( ソフト CDR) とシリアルデータ間のスキューを補償するにあたって異なるオプションを提供します。

非 DPA モードでは、スキューを補償するために、ソース同期クロックと受信シリアルデータ間の適な位相をスタティックに選択することができます。DPA モードでは、ソース同期クロックと受信シリアルデータ間のスキューを補償するために、DPA 回路が自動的に適な位相を選択します。ソフト CDR モードは、チップ間の同期および非同期アプリケーションと SGMII プロトコルの短距離ボード間アプリケーションのための機会を提供します。

注意: 非 DPA モードのみ、マニュアルでのスキュー調整が必要です。


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5.6.5.2.1 ガイドライン：複数の I/O バンクにまたがるクロッキング DPA インターフェイス

24 以上のチャネルを使用する DPA インターフェイスは、複数の I/O バンクにまたがっています。インテルは、独自の専用 refclk ピンを有する DPA インターフェイスの各 I/O バンクに I/O PLL を供給することを推奨しています。デバイスのデータシートにリストされている大 DPA LVDS 仕様を達成するために、この推奨に従ってください。

関連情報High-Speed I/O Specifications

5.6.5.2.2 ガイドライン : DPA または非 DPA レシーバー用の I/O PLL リファレンス・クロック・ソース

DPA または非 DPA LVDS レシーバー用の I/O PLL へのリファレンス・クロックは、I/O バンク内の専用リファレンス・クロック・ピンからのものでなければなりません。

注意: この要件は、LVDS トランスミッターには適用されません。

5.6.5.3 ガイドライン : LVDS に整数 PLL モードの PLL を使用する

各 I/O バンクは、LVDS チャネルをドライブする独自の PLL (I/O PLL) を有します。これらの I/O PLLは整数モードでのみ動作します。

関連情報156 ページの Arria 10 デバイスの PLL とクロッキング

5.6.5.4 ガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする

PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コアロジックをドライブできる周波数は PLL FOUT 仕様で制限されるため、その他のロジックをドライブするために高速クロックを使用しないでください。

FOUT 仕様についての詳細は、デバイス・データシートを参照してください。

関連情報• PLL Specifications


5.6.5.5 ガイドライン : 差動チャネルのピン配置

各 I/O バンクには独自の PLL が含まれています。I/O バンク PLL は、同じバンク内のすべてのレシーバーとトランスミッターのチャネル、および隣接する I/O バンクのトランスミッター・チャネルをドライブすることができます。ただし、I/O バンク PLL は、別の I/O バンク内のレシーバーチャネルまたは非隣接する I/O バンクのトランスミッター・チャネルをドライブすることはできません。


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差動トランスミッター・チャネルをドライブする PLL

差動トランスミッターでは、PLL は独自の I/O バンクおよび隣接する I/O バンク内の差動トランスミッター・チャネルをドライブすることができます。ただし、PLL は隣接しない I/O バンクのチャネルをドライブすることはできません。

図 -111: 差動トランスミッター・チャネルをドライブする PLL

Bank B

Diff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

Bank A

Diff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

Bank C

Diff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

Bank B

Diff ChannelDiff Channel

Diff ChannelDiff Channel

Diff Channel

Diff Channel

PLL

Bank A

Diff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

Bank C

Diff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

有効 : 隣接するバンクでトランスミッター・チャネルをドライブする PLL

無効 : 非隣接のバンクでトランスミッター・チャネルをドライブする PLL


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DPA がイネーブルされた差動レシーバーチャネルをドライブする PLL

差動レシーバーでは、PLL は、同じ I/O バンク内のすべてのチャネルをドライブすることができますが、バンクを渡ってドライブすることはできません。

I/O バンクの各差動レシーバーは、クロックの位相を関連するチャネルのデータ位相にアライメントするための専用 DPA 回路を備えています。バンク内の DPA チャネルをイネーブルする場合、バンク内でシングルエンド I/O および差動 I/O 規格の両方を使用することができます。

DPA を使用すると、高速差動レシーバーチャネルの配置にいくつかの制約が加わります。 QuartusPrime コンパイラーは自動的にデザインをチェックし、配置ガイドラインに違反があるとエラーメッセージを発行します。適切な高速 I/O 動作を保証するために、ガイドラインに従ってください。

図 -112: DPA がイネーブルされた差動レシーバーチャネルをドライブする PLL

Bank A

Bank B

DPA-enabled Diff RXDPA-enabled Diff RXDPA-enabled Diff RX


DPA-enabled Diff RX

DPA-enabled Diff RX

PLL



DPA-enabled Diff RX

DPA-enabled Diff RX

PLL


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DPA がイネーブルされた差動トランスミッター・チャネルと差動レシーバーチャネルをドライブするインターリーブされた PLL

差動トランスミッター・チャネルと DPA がイネーブルされたレシーバーチャネルをバンク内で同時に使用する場合は、バンク内の I/O PLL によって駆動されるレシーバーチャネルを、隣接するバンクの I/OPLL によって駆動されるトランスミッター・チャネルとインターリーブできます。

図 -113: DPA がイネーブルされた差動トランスミッター・チャネルと差動レシーバーチャネルをドライブするインターリーブされた PLL

DPA-enabled Diff RXDPA-enabled Diff RX


DPA-enabled Diff RX

DPA-enabled Diff RX

PLL



DPA-enabled Diff RX

DPA-enabled Diff RX

Bank ADiff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

Bank BDiff TXDiff TX

Diff TXDiff TX

Diff TX

Diff TX

PLL

関連情報156 ページの Arria 10 デバイスの PLL とクロッキング

5.6.5.6 外部 PLL モードの LVDS インターフェイス

アルテラ LVDS SERDES IP コア Parameter Editor は、Use External PLL オプションで LVDSインターフェイスを実装するためのオプションを提供します。このオプションをイネーブルすると、異なるデータレート、ダイナミック位相シフト、およびその他の設定をサポートするための PLL のダイナミックなリコンフィグレーションといった PLL 設定を制御することができます。また、さまざまなクロックおよびロードイネーブル信号を生成するために、アルテラ IOPLL IP コアをインスタンス化する必要があります。


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アルテラ LVDS SERDES トランスミッターおよびレシーバーで Use External PLL オプションをイネーブルする場合、アルテラ IOPLL IP コアから次の信号が必要になります。

• アルテラ LVDS SERDES トランスミッターとレシーバーの SERDES へのシリアルクロック入力

• アルテラ LVDS SERDES トランスミッターとレシーバーの SERDES へのロードイネーブル

• トランスミッター FPGA ファブリック・ロジックをクロックするために使用されるパラレルクロックとレシーバーに使用されるパラレルクロック

• アルテラ LVDS SERDES レシーバーの非同期 PLL リセットポート

• アルテラ LVDS SERDES レシーバーの DPA 及びソフト CDR モードの PLL VCO 信号

IP コア Parameter Editor の Clock Resource Summary タブには、前のリストの信号の詳細が表示されます。

関連情報• Altera LVDS SERDES IP Core User Guide


• 162 ページのアルテラ LVDS SERDES IP コアとのアルテラ IOPLL 信号インターフェイス

• 163 ページの外部 PLL モードのアルテラ IOPLL パラメーター値

• 166 ページのアルテラ IOPLL とアルテラ LVDS SERDES 間の接続

5.6.5.6.1 アルテラ LVDS SERDES IP コアとのアルテラ IOPLL 信号インターフェイス

表 64. アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の信号のインターフェイス次の表は、アルテラ IOPLL IP コアの出力ポートおよびアルテラ LVDS SERDES トランスミッターとレシーバーの入力ポート間の信号インターフェイスを示しています。

アルテラ IOPLL IP コアよりアルテラ LVDS SERDES トランスミッターへ

アルテラ LVDS SERDES レシーバーへ

lvds_clk[0] ( シリアルクロック出力信号 )• PLL で outclk0 を使用してこの信号を

設定します。• Access to PLL LVDS_CLK/

LOADEN output port の設定には、Enable LVDS_CLK/LOADEN 0 または Enable LVDS_CLK/LOADEN0 & 1 オプションを選択します。多くの場合、Enable LVDS_CLK/LOADEN 0を選択します。

シリアルクロック出力は、アルテラ LVDSSERDES トランスミッターおよびレシーバー上で ext_fclk のみをドライブできます。なお、このクロックはコアロジックをドライブすることはできません。

ext_fclk( トランスミッターへのシリアルクロック入力 )

ext_fclk( トランスミッターへのシリアルクロック入力 )

loaden[0]( ロードイネーブル出力 ) ext_loaden( トランスミッターへのロードイネーブル )

ext_loaden( デシリアライザのためのロードイネーブル )

continued...


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アルテラ IOPLL IP コアよりアルテラ LVDS SERDES トランスミッターへ

アルテラ LVDS SERDES レシーバーへ

• PLL で outclk1 を使用して、この信号を設定します。

• Access to PLL LVDS_CLK/LOADEN output port の設定には、Enable LVDS_CLK/LOADEN 0 または Enable LVDS_CLK/LOADEN0 & 1 オプションを選択します。多くの場合、Enable LVDS_CLK/LOADEN 0を選択します。

outclk2( パラレルクロック出力 ) ext_coreclock( パラレル・コア・クロック )

ext_coreclock ( パラレル・コア・クロック )

locked — pll_areset ( 非同期 PLL リセットポート )

phout[7:0]

• この信号は、DPA またはソフト CDR モードの LVDS レシーバーにのみ必要とされます。

• PLL で Specify VCO frequency をオンして、VCO frequency の値を指定することでこの信号を設定します。

• Enable access to PLL DPAoutput port をオンします。

— ext_vcoph

注意: ソフト SERDES では、異なるクロッキング要件が必要です。


ソフト SERDES の異なるクロッキング要件についての詳細を提供します。


5.6.5.6.2 外部 PLL モードのアルテラ IOPLL パラメーター値

次の例は、アルテラ IOPLL IP コアを使用してアルテラ LVDS SERDES の出力クロックを生成するにあたってのクロッキング要件を示しています。なお、例では、クロックとデータはデバイスのピンでエッジ・アライメントされるという仮定で位相シフトを設定しています。

注意: 他のクロックおよびデータの位相関係については、インテルは、外部 PLL モードオプションを使用せずに、初にアルテラ LVDS SERDES インターフェイスをインスタンス化することを推奨します。Quartus Prime ソフトウェアの IP コアをコンパイルし、各クロック出力の周波数、位相シフト、およびデューティサイクルの設定に留意します。これらの設定をアルテラ IOPLL IP コア Parameter Editorに入力し、該当の出力をアルテラ LVDS SERDES IP コアに接続します。


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表 65. 例 : アルテラ IOPLL IP コアを使用した出力クロックの生成(DPA およびソフト CDR モードなし )次の表は、DPA およびソフト CDR モードを使用していない場合、アルテラ IOPLL IP コアを使用して、3 つの出力クロックを生成するためのアルテラ IOPLL Parameter Editor で設定できるパラメーターの値を示しています。

パラメーター outclk0(アルテラ LVDS SERDES トランス

ミッターまたはレシーバーのext_fclk ポートに lvds_clk[0]

として接続する )

outclk1(アルテラ LVDS SERDES トランス

ミッターまたはレシーバーのext_loaden ポートに loaden[0]

として接続する )

outclk2( トランスミッターとレシーバーの両方のパラレル・データ・レジスター用のコアクロックとして使用され、アルテラ

LVDS SERDES のext_coreclock ポートに接続す

る )

Frequency データレートデータレート / シリアライゼーション・ファクター

データレート / シリアライゼーション・ファクター

Phase shift 180° [( デシリアライゼーション・ファクター– 1 ) / デシリアライゼーション・ファクター ] x 360°

180 / シリアライゼーション・ファクター( シリアライゼーション・ファクターで除算した outclk0 位相シフト )

Duty cycle 50% 100 / シリアライゼーション・ファクター

50%

RSKM の式を使用する位相シフトの計算では、入力クロックとシリアルデータはエッジ・アライメントされていると仮定します。180° の位相シフトをサンプリング・クロック (c0) に導入すると、次の図に示されるように、入力データは outclk0 に対して確実に中央に揃えられます。

図 -114: 外部 PLL インターフェイス信号の位相関係

D1 D2 D3 D4 D5 D6 D7 D8 D9 D10

refclk

RX serial data

D1 D2 D3 D4 D5 D6 D7 D8 D9 D10TX serial data

VCO clk(internal PLL clk)

lvds_clk[0](180° phase shift)

loaden[0](324° phase shift)

outclk2(18° phase shift)

tx_outclk


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表 66. 例 : アルテラ IOPLL IP コアを使用した出力クロックの生成 ( DPA およびソフト CDR モード使用 )次の表は、DPA およびソフト CDR モードを使用している場合、アルテラ IOPLL IP コアを使用して、4 つの出力クロックを生成するためのアルテラ IOPLL Parameter Editor で設定できるパラメーターの値を示しています。DPA およびソフト CDR モードを使用している場合、アルテラ IOPLL の locked 出力ポートを反転し、アルテラ LVDS SERDES IP コアの pll_areset ポートに接続する必要があります。

パラメーター outclk0( アルテラ LVDS

SERDES トランスミッターまたはレシーバーの

ext_fclk ポートにlvds_clk[0]として接続

する )

outclk1 outclk2( トランスミッターとレシーバの両方のためにパラレル・データ・レジスター用のコアクロックとして使用され、ア

ルテラ LVDS SERDES のext_coreclock ポート

に接続 )

VCO 周波数(アルテラ LVDS SERDESの ext_vcoph[7:0]ポートに phout[7:0]として接

続する )



データレート

Phase shift 180° [（デシリアライゼーション・ファクター – 1）/デシリアライゼーション・ファクター] x360°

180 / シリアライゼーション・ファクター( シリアライゼーション・ファクターで除算した outclk0位相シフト )

—


50% —

表 67. 例 : レシーバーチャネルと共用の複数のバンクにまたがるトランスミッター向けの共用アルテラIOPLLIP コアを使用した出力クロックの生成 (DPA およびソフト CDR モード使用 )次の表は、アルテラ IOPLLIP コアを使用して、6 つの出力クロックを生成するためのアルテラ IOPLL Parameter Editor で設定できるパラメーターの値を示しています。DPA およびソフト CDR モードでレシーバーチャネルと共有する複数のバンクにまたがるトランスミッタ・チャネルを使用する場合は、これらの設定を使用します。DPA およびソフト CDR モードを使用している場合、アルテラIOPLL の locked 出力ポートを反転し、アルテラ LVDS SERDESIP コアの pll_areset ポートに接続する必要があります。

パラメーター outclk0(アルテラ LVDS SERDES

レシーバーの ext_fclkポートに lvds_clk[0]と

して接続する )

outclk1(アルテラ LVDS SERDES

レシーバーのext_loaden ポートに

loaden[0]として接続する )

outclk4( トランスミッターとレシーバーの両方のパラレル・データ・レジスター用のコアクロ

ックとして使用され、アルテラLVDS SERDES の

ext_coreclock ポートに接続する )

VCO 周波数(アルテラ LVDS SERDESの ext_vcoph[7:0]ポートに phout[7:0]として接

続する )


トランスミッターのext_fclk ポートに

lvds_clk[1]として接続する )


トランスミッターのext_loaden ポートに

loaden[1]として接続する )



データレート

Phase shift 180° [( デシリアライゼーション・ファクター – 1) / デシリアライゼーション・ファクター ]x 360°

180 / シリアライゼーション・ファクター( シリアライゼーション・ファクターで除算した outclk0位相シフト )

—


50% —


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関連情報• 171 ページの非 DPA モードのレシーバー・スキュー・マージン

位相シフトの計算に使用される RSKM 式


5.6.5.6.3 アルテラ IOPLL とアルテラ LVDS SERDES 間の接続

図 -115: アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA およびソフト CDR モードなし )次の図は、DPA およびソフト CDR モードを使用していない場合のアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を表しています。

D Q

DQ

TransmitterCore Logic

tx_coreclk

LVDS Transmitter(Altera LVDS SERDES)

LVDS Receiver(Altera LVDS SERDES)

ext_fclkReceiverCore Logic

rx_coreclk

ext_coreclock

ext_coreclock

pll_areset

rx_out

ext_fclkext_loaden

tx_in

Altera IOPLL

refclk

rst

lvds_clk[0]

outclk2loaden[0]

locked

FPGA Fabric

ext_loaden

図 -116: アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA 使用 )次の図は、DPA を使用している場合のアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を示しています。locked 出力ポートは反転し、pll_areset ポートに接続する必要があります。

D Q

DQ


tx_coreclk




rx_coreclk

ext_vcoph[7..0]ext_loaden

ext_coreclock

ext_coreclock

pll_areset

rx_out

ext_fclkext_loaden

tx_in

Altera IOPLL

refclk

rst

lvds_clk[0]

outclk2phout[7..0]

loaden[0]

locked

FPGA Fabric


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図 -117: 共用 I/O PLL を使用したレシーバーチャネル (DPA 使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有 I/O PLL を使用して、DPA レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLL とアルテラ LVDS SERDESIP コア間の接続を示しています。

• LVDS トランスミッターの ext_fclk および ext_loaden ポートに I/O PLL lvds_clk[1]および loaden[1]ポートを接続します。

• LVDS レシーバーの lvds_clk[1]および loaden[1]ポートに I/O PLL lvds_clk[0]および loaden[0]ポートを接続します。

• locked 出力ポートを反転し、pll_areset ポートに接続します。

D Q

DQ


tx_coreclk




rx_coreclk


ext_coreclock

ext_coreclock

pll_areset

rx_out

ext_fclkext_loaden

tx_inAltera IOPLL

refclk

rst

lvds_clk[0]

lvds_clk[1]

outclk4

phout[7..0]

loaden[1]

loaden[0]

locked

FPGA Fabric

図 -118: アルテラ IOPLL IP コア付き LVDS インターフェイス ( ソフト CDR モード使用 )次の図は、ソフト CDR モードを使用している場合のアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を表しています。locked 出力ポートは反転し、pll_areset ポートに接続する必要があります。

D Q

DQ


tx_coreclk




rx_coreclk


ext_coreclock

ext_coreclock

pll_areset

rx_outrx_divfwdclk

ext_fclkext_loaden

tx_in

Altera IOPLL

refclk

rst

lvds_clk[0]

outclk2phout[7..0]

loaden[0]

locked

FPGA Fabric


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図 -119: 共用 I/O PLL を使用したレシーバーチャネル ( ソフト CDR モード使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有 I/O PLL を使用して、ソフト CDR レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を示しています。

• LVDS トランスミッターの ext_fclk および ext_loaden ポートに I/O PLL lvds_clk[1]および loaden[1]ポートを接続します。

• LVDS レシーバーの ext_fclk および ext_loaden ポートに I/O PLL lvds_clk[0]および loaden[0]ポートを接続します。

• locked 出力ポートを反転し、pll_areset ポートに接続します。

D Q

DQ


tx_coreclk




rx_coreclk


ext_coreclock

ext_coreclock

pll_areset

rx_outrx_divfwdclk

ext_fclkext_loaden

tx_in

FPGA Fabric

Altera IOPLL

refclk

rst

lvds_clk[0]

lvds_clk[1]

outclk4

phout[7..0]

loaden[1]

loaden[0]

locked

表 68. アルテラ IOPLLIP コアを生成するための PLL モードの設定アルテラ IOPLLIP コアを生成する場合、対応する LVDS 機能モードには次の表の PLL 設定を使用します。

LVDS 機能モード PLL 設定

TX、RX DPA、RX ソフト CDR ダイレクトモード

RX、非 DPA LVDS 補償モード

ext_coreclock ポートは、外部 PLL モードの LVDS IP コアで自動的にイネーブルされます。このポートが前の図に示されている通りに接続されていない場合、 Quartus Prime コンパイラーはエラーメッセージを出力します。

関連情報161 ページの外部 PLL モードの LVDS インターフェイス

5.6.6 Arria 10 デバイスのタイミングと最適化

5.6.6.1 ソース同期のタイミングバジェット

この項では、 Arria 10 デバイスファミリーにおけるソース同期信号方式のタイミングバジェット、波形、および仕様について説明します。


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LVDS I/O 規格は、より良い全体的なシステム性能が得られ、、データの高速伝送をイネーブルします。高速システム性能を活用するには、これらの高速信号のタイミングを分析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析技術とは異なります。

ソース同期タイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間のスキューに基づきます。高速差動データ伝送には、IC ベンダーによって提供されるタイミング・パラメーターを使用する必要があり、ボードスキュー、ケーブルスキュー、およびクロックジッターによる強い影響を受けます。

この項では、ソース同期型の差動データ方向タイミング・パラメーター、 Arria 10 デバイスファミリーのタイミングバジェットの定義、およびデザインの大性能を決定するにあたってのタイミング・パラメーターの使用方法を定義します。

5.6.6.1.1 差動データ方向

外部クロックと着信データの間には一定の関係があります。1 Gbps 及び 10 のシリアライゼーション・ファクターでの動作では、外部クロックは 10 で逓倍されます。PLL のフェーズ・アライメントは、各データビットのサンプリング・ウィンドウと一致するよう設定することができます。データは逓倍されたクロックの立ち下がりエッジでサンプリングされます。

図 -120: Quartus Prime ソフトウェアにおけるビット方向次の図は、x10 モードのデータビット方向を表しています。

9 8 7 6 5 4 3 2 1 0

10 LVDS BitsMSB LSB

incloc k/outcloc k

data in

5.6.6.1.2 差動 I/O のビット位置

高周波でのデータ伝送を成功させるにはデータの同期化が必要です。

図 -121: 1 本の差動チャネルのビットオーダーおよびワード境界

次の図は、チャネル動作のデータビット方向を表しています。この図は次の条件に基づいています。

• シリアライゼーション・ファクターはクロックの逓倍係数に等しいです。

• フェーズ・アライメントはエッジ・アライメントを使用します。

• 動作はハード SERDES に実装されます。

7 6 5 4 3 2 1 0MSB LSB

X X X X X X X X X X X X X X X XCurrent Cycle

XX X X X X X X Xrx_in 7 6 5 4 3 2 1 0 X X X X X X X X X X X X X X X

rx_out [7..0] X X X X X X X X X X X X X X X X X X X X 7 6 5 4 3 2 1 0 X X X X

Previous Cycle Next Cycletx_out

tx_coreclock

rx_inclock

rx_coreclock

Transmitter Channel Operation (x8 Mode)

Receiver Channel Operation (x8 Mode)

注: これらの波形は機能波形のみであり、タイミング情報を伝えません。

その他のシリアライゼーション・ファクターは、 Quartus Prime ソフトウェア・ツールを使用してワード内のビット位置を検索します。


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差動ビットの命名規則

表 69. 差動ビットの命名次の表は、18 個の差動チャネルの差動ビットの命名規則をリストしています。MSB および LSB の位置は、システムで使用されるチャネルの数に応じて増加します。

レシーバー・チャネル・データ数内部 8 ビット・パラレル・データ

最上位ビット (MSB) の位置最下位ビット (LSB) の位置

1 7 0

2 15 8

3 23 16

4 31 24

5 39 32

6 47 40

7 55 48

8 63 56

9 71 64

10 79 72

11 87 80

12 95 88

13 103 96

14 111 104

15 119 112

16 127 120

17 135 128

18 143 136

5.6.6.1.3 トランスミッターのチャネル間スキュー

レシーバー・スキュー・マージンの計算では、ソース・シンクロナス差動インターフェイスの Arria 10 トランスミッターに基づいた重要なパラメーターである TCCS ( トランスミッターのチャネル間スキュー ) を使用します。

• TCCS は、TCO のばらつきやクロックスキューを含む、高速のデータ出力遷移と低速のデータ出力遷移間の差です。

• LVDS トランスミッターでは、TimeQuest タイミング・アナライザーは、 QuartusPrimeCompilation Report の TCCS レポート (report_TCCS) で TCCS の値を提供する。このレポートは、シリアル出力ポートの TCCS の値を示します。

• TCCS の値はデバイス・データシートから取得することもできます。

Arria 10 デバイスでは、840 Mbps を超えるデータレートで非 DPA レシーバーとインターフェイスする際におけるチャネル間スキューを改善するために、各 LVDS チャネルのトレース長を調整する、PCBトレース補正を実行します。 Quartus Prime ソフトウェアの Fitter Report パネルは、 Arria 10 デバイスの各トレースに追加する必要がある遅延の量をレポートします。LVDS Transmitter / Receiver


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Package Skew Compensation パネルで公開されている推奨トレース遅延数を使用して PCB ボードトレースのスキューを手動で補正することにより、チャネル間のスキューを減らし、LVDS チャネル間のタイミングバジェットを満たすことができます。

関連情報• High-Speed I/O Specifications

• Altera LVDS SERDES IP Core User GuideLVDS トランスミッター / レシーバーのパッケージスキュー補償レポートパネルについての詳細を提供します。

5.6.6.1.4 非 DPA モードのレシーバー・スキュー・マージン

LVDS レシーバーの各モードは異なる仕様を使用し、正しく受信したシリアルデータをサンプリングする機能を決定することに役立ちます。

• DPA モードでは、RSKM ( レシーバー・スキュー・マージン ) ではなく、DPA ジッター許容値を使用します。

• 非 DPA モードでは、レシーバーのデータパスにおける高速ソース・シンクロナス差動信号にRSKM、TCCS、およびサンプリング・ウィンドウ (SW) 仕様を使用します。


LVDS トランスミッター / レシーバーのパッケージスキュー補償レポートパネルについての詳細を提供します。

• Quartus Prime TimeQuest Timing Analyzer.sdc コマンドと TimeQuest タイミング・アナライザーについての詳細を提供します。

RSKM の式次の RSKM 式は、RSKM、TCCS、および SW 間の関係を示します。

図 -122: RSKM の式

式に使用される規則は次の通りです。

• RSKM — レシーバーのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミングマージン、ならびにコアノイズと I/O スイッチング・ノイズが引き起こすジッター

• TUI (Time Unit Interval)— シリアルデータの時間周期

• SW — LVDS レシーバーがデータを正しくサンプリングするために、入力データが安定していることが必要な期間。SW はデバイス特性であり、デバイスのスピードグレードに応じて異なる。

• TCCS — 同じ PLL によって駆動されるチャネル間の高速出力エッジと低速出力エッジ間のタイミングの差。TCCS 値には tCO のばらつき、クロック、およびクロックスキューが含まれる

注意: チャネル間スキューを追加する場合は、TCCS ではなくレシーバーのチャネル間スキューの合計(RCCS) を考慮してください。「合計 RCCS = TCCS + ボードのチャネル間スキュー」です。


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データレートとデバイスに基づいて RSKM 値を計算し、LVDS レシーバーがデータをサンプリングできるかどうかを判断する必要があります。

• トランスミッター・ジッターを差し引いた後の正の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできることを示します。

• トランスミッター・ジッターを差し引いた後の負の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできないことを示します。

図 -123: 非 DPA モードの差動高速タイミング図およびタイミングバジェット次の図は、レシーバーの RSKM、TCCS、および SW の関係を表しています。　

TUI

Time Unit Interval (TUI)

TCCS

InternalClock

Falling Edge

tSW (min)Bit n

tSW (max)Bit n

TCCSTCCS

2

ReceiverInput Data

TransmitterOutput Data

InternalClockSynchronization

ExternalClock

ReceiverInput Data

InternalClock

ExternalInput Clock

Timing Budget

Timing Diagram

Clock Placement

SW

TCCS

RSKM RSKM

SW

RSKM RSKM

LVDS レシーバーの RSKM レポートLVDS レシーバーでは、 Quartus Prime ソフトウェアは、非 DPA LVDS モードの SW、TUI、およびRSKM の値を示す RSKM レポートを提供します。


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• RSKM レポートを生成するには、TimeQuest タイミング・アナライザーの report_RSKM コマンドを使用する。RSKM レポートは、 Quartus Prime コンパイルレポートの TimeQuest タイミング・アナライザーのセクションで提供されます。

• より現実的な RSKM 値を得るには、TimeQuest タイミング・アナライザーの Constraints メニューを使用して入力遅延を LVDS レシーバーに割り当てる。入力遅延は、リファレンス・クロックに対する、LVDS レシーバーポートでのデータ到着時間に基づいて決定されます。

• Set Input Delay オプションの設定パラメーターに入力遅延を設定する場合、LVDS レシーバーに供給するソース同期クロックをリファレンスするクロックにクロック名を設定ます。

• TimeQuest タイミング・アナライザーで入力遅延を設定しない場合、レシーバーのチャネル間スキューはデフォルトの 0 になります。

• 入力遅延は、set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することも可能です。

TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て

RSKM 値を取得するには、TimeQuest タイミング・アナライザーの Constraints メニューから適切な入力遅延を LVDS レシーバーに割り当てます。

1. TimeQuest タイミング・アナライザーのメニューで、Constraints > Set Input Delay を選択します。

2. Set Input Delay ウィンドウで、プルダウンメニューを使用して目的のクロックを選択します。クロック名は、LVDS レシーバーを供給するソース・シンクロナス・クロックをリファレンスする必要があります。

3. Browse ボタン (Targets フィールドの横 ) をクリックします。

4. Name Finder ウィンドウで List をクリックし、使用可能なすべてのポートのリストを表示します。設定した入力遅延に応じて LVDS レシーバーのシリアル入力ポートを選択し、OK をクリックします。

5. Set Input Delay ウィンドウで、Input delay オプションと Delay value フィールドの適切な値を設定します。

6. Run をクリックし、これらの値を TimeQuest タイミング・アナライザーに組み込みます。

7. 1173 ページのから繰り返して、すべての LVDS レシーバー入力ポートに適切な遅延を割り当てます。既に入力ポートに入力遅延を割り当てており、更に遅延を追加する必要がある場合、AddDelay オプションをオンにします。

RSKM 計算の例この例は、データレートが 1 Gbps でボードのチャネル間スキューが 200 ps の、FPGA デバイスのRSKM 計算を示します。

• TCCS = 100 ps( 特性評価待ち )

• SW = 300 ps( 特性評価待ち )

• TUI = 1000 ps

• RCCS の合計 = TCCS + ボードチャネル間スキュー = 100 ps + 200 ps = 300 ps

• RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps

トランスミッター・ジッターを差し引いた後の RSKM が 0 ps よりも大きくなる場合、非 DPA レシーバーが正常に動作します。


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5.7 Arria 10 デバイスにおける I/O および高速 I/O の使用

5.7.1 Arria 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン

デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、これらのデザイン・ガイドラインはこのデバイスファミリーのすべてのバリアントに適用されます。

174 ページのガイドライン : VREF ソースと VREF ピン

174 ページのガイドライン : 3.0 V インターフェイスでのデバイスの絶対大定格の観察

175 ページのガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格

5.7.1.1 ガイドライン : VREF ソースと VREF ピン

Arria 10 デバイスでは、次に示す VREF ピンのガイドラインを参考にしてください。

• Arria 10 デバイスは、内部および外部 VREF ソースをサポートします。POD12 I/O 規格を使用して DDR4 をサポートするために、キャリブレーションを有する内部 VREF を使用することができます。

— すべての I/O バンクには外部 VREF ピンがあり、同じバンク内のすべての I/O に 1 つの外部 VREF ソースを提供します。

— また、バンク内の各 I/O レーンは、独自の内部 VREF ジェネレーターを有します。各 I/O レーンを個別にコンフィグレーションし、内部 VREF または I/O バンクの外部 VREF ソースを使用することができます。同じ I/O レーン内のすべての I/O ピンは、同じ VREF ソースを使用します。

• 入力、出力、または双方向ピンのどんな組み合わせも VREF ピンの近くに配置することができます。VREF ピンの配置に制限はありません。

• VREF ピンはシングルエンド I/O 規格専用です。VREF ピンをユーザー I/O として使用することはできません。

VREF ピンのピン・キャパシタンスについての詳細は、デバイス・データシートを参照してください。

関連情報• 101 ページの Arria 10 デバイスにおける I/O 規格の電圧レベル

• Pin Capacitance

• Single-Ended I/O Standards Specifications

• Single-Ended SSTL, HSTL, and HSUL I/O Reference Voltage Specifications

• Single-Ended SSTL, HSTL, and HSUL I/O Standards Signal Specifications

• 119 ページの Arria 10 デバイスの I/O バンク・アーキテクチャー

5.7.1.2 ガイドライン : 3.0 V インターフェイスでのデバイスの絶対最大定格の観察

3.0 VI/O インターフェイスにデバイスを使用する際、デバイスの信頼性と適切な動作を確保するには、デバイスの絶対大定格に違反しないでください。遷移中の絶対大定格と大許容オーバーシュートについての詳細は、デバイス・データシートを参照してください。

ヒント: オーバーシュートおよびアンダーシュート電圧が仕様の範囲内であることを確認するには、IBIS またはSPICE シミュレーションを実行します。


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シングル・エンド・トランスミッター・アプリケーション

シングル・エンド・レシーバー・アプリケーション

レシーバーとして Arria 10 デバイスを使用する場合、I/O ピンでのオーバーシュート、アンダーシュート電圧を制限するために外部のクランプダイオードを使用します。

3.0 VI/O 規格は、3.0 V のバンク電源電圧 (VCCIO) と 1.8 V の VCCPT 電圧を使用してサポートされます。この方法では、クランプダイオードはオーバーシュート電圧を DC および AC 入力電圧仕様の範囲内で十分にクランプすることができます。クランプされた電圧は、VCCIO とダイオード順方向電圧の合計として表されます。

関連情報• 101 ページの Arria 10 デバイスにおける I/O 規格の電圧レベル

• 絶対大定格

• 大許容オーバーシュート / アンダーシュート電圧

5.7.1.3 ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格

I/O PLL リファレンス・クロックは入力ピン(REFCLK) には、次の I/O 規格専用をサポートしています。

• シングルエンド I/O 規格

• LVDS

Arria 10 デバイスは、LVDS 入力バッファを使用して、差動 HSTL と差動 SSTL 入力操作をサポートしています。差動 HSTL または差動 SSTL シグナリングの電気的仕様をサポートするために、Quartus Prime ソフトウェアで REFCLK ピンに LVDS I/O 規格を割り当てます。

5.7.2 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在

各 I/O バンクは複数の I/O 規格を同時にサポートすることができます。次の項では、デバイス内で非電圧リファレンス形式および電圧リファレンス形式の I/O 規格を混合するにあたってのガイドラインを提供します。

5.7.2.1 非電圧リファレンスの I/O 規格

I/O 規格が I/O バンクの VCCIO レベルをサポートする場合、I/O バンクは異なる I/O 規格アサインメントを有する複数の入力信号を同時にサポートすることができます。

出力信号では、単一の I/O バンクが VCCIO と同じ電圧でドライブする非電圧リファレンス形式の出力信号をサポートします。1 つの I/O バンクは 1 つの VCCIO 値のみを有することができます。そのため、I/O バンクは非電圧リファレンス形式信号の値のみをドライブアウトすることができます。

例えば、2.5 V の VCCIO 設定の I/O バンクは、2.5 V 規格の入力と出力、および 3.0 V の LVCMOS入力のみをサポートすることができます。


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5.7.2.2 電圧リファレンス形式の I/O 規格

電圧リファレンス形式の I/O 規格に対応するには、次の条件を満たす必要があります。

• 各 Arria 10 FPGA I/O バンクに、専用の VREF ピンが含まれている

• 各バンクは単一の VCCIO 電圧レベルと単一の電圧リファレンス (VREF) レベルのみ有することができる

電圧リファレンス形式の入力バッファーは、VCCPT によって電源が供給されます。そのため、シングルエンド規格または差動規格に対応する I/O バンクは、次の条件の下、異なる電圧リファレンス形式の規格をサポートすることができます。

• VREF が同じレベルである

• オンチップパラレル終端 (RT OCT) がディスエーブルされている

RT OCT をイネーブルする場合、入力規格の電圧とバンクの VCCIO が一致している必要があります。

この機能により、2.5 V 以下の VCCIO を有する I/O バンクに電圧リファレンス形式の入力信号を配置することができます。例えば、HSTL-15 入力ピンは VCCIO が 2.5 V の I/O バンクに配置することができます。ただし、RTOCT がイネーブルされた電圧リファレンス形式の入力では、入力規格の電圧を一致させるために I/O バンクの VCCIO が必要です。VCCIO が 2.5 V のとき、RT OCT は HSTL-15 I/O 規格向けにサポートすることができません。

5.7.2.3 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混合

I/O バンクは、各ルールセットを個別に適用することによって、電圧リファレンス形式および非電圧リファレンス形式のピンをサポートすることができます。

以下にサポート例を示します。

• I/O バンクは、SSTL-18 入力および出力、1.8 V の VCCIO を有する 1.8 V 入力及び出力、0.9 Vの VREF をサポート

• I/O バンクは、1.5 V 規格、1.8 V 入力 ( 出力はサポートされない )、および 1.5 V の VCCIO と0.75 V の VREF を有する 1.5 V HSTL I/O 規格をサポート

5.7.3 ガイドライン : パワーシーケンス中に I/O ピンをドライブしない

Arria 10 の I/O バッファーは、VCC、VCCPT、および VCCIO によって電源が供給されます。

Arria 10 デバイスはホットソケットをサポートしないため、パワーアップおよびパワーダウン中に外部の I/O ピンをドライブしないでください。これには FPGA および HPS の I/O を含むすべての I/O ピンが含まれます。以下の事項のため、このガイドラインに従ってください。

• 過度の I/O ピン電流を防ぐ

— 過度の I/O ピン電流はデバイスの寿命と信頼性に影響する

— 3 V I/O ピンでの過度の電流は Arria 10 デバイスを損傷する可能性がある

• 引き出される電流を少限にとどめ、パワーアップまたはパワーダウン中の I/O グリッチを防ぐ

• 2.5 V または 3 V 動作における 3 V I/O バッファーの永久的な破損を防ぐ

関連情報310 ページのパワーアップ・シーケンスおよびパワーダウン・シーケンス


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5.7.4 ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用

Arria 10 SX デバイスでは、モジュラー型の I/O バンクの 2K、2J、および 2I は、専用 HPS 外部メモリー・インターフェイスを介して SDRAM デバイスに HPS を接続します。

I/O バンクでは、4 つのレーンがあります。

• Lane 3—IO[47..36]

• Lane 2—IO[35..24]

• Lane 1—IO[23..12]

• Lane 0—IO[11..0]

システム内の任意の HPS 外部メモリー・インターフェイスが含まれていない場合、FPGA GPIO としてArria 10 SX デバイスでバンクを使用することができます。

ご使用のシステムで HPS 外部メモリー・インターフェイスが含まれている場合、FPGA GPIO のための2K、2J および 2I バンクの未使用のピンを使用する場合、次のガイドラインに従ってください。

• バンク 2K は SDRAM ECC およびアドレスとコマンド信号に使用されます。

— Lane 3 は、SDRAMECC 信号のために使用されます。FPGA 入力の場合のみ、このレーンに残りのピンを使用することができます。

— Lanes 2、1、および 0 の SDRAM アドレスおよびコマンド信号のために使用されます。FPGAの入力と出力のためにこれらのレーンでの残りのピンを使用することができます。

• バンク 2J は SDRAM データ信号 [31..0] のために使用され、バンク 2I は、SDRAM のデータ信号 [63..32] のために使用されます。

— 16 ビットのデータ幅—バンク 2J の 2 つのレーンは、データ用に使用されます。FPGA は唯一の入力として、これらの 2 つのデータレーンの残りのピンを使用することができます。バンク2J の他の 2 つのレーンのピン、および FPGA の入力または出力としてバンク 2I の全てのレーンを使用することができます。

— 32 ビットのデータ幅—FPGA は唯一の入力として、バンク 2J のすべてのレーンに残りのピンを使用することができます。FPGA の入力および出力としてバンク 2I のすべてのレーンでのピンを使用することができます。

— 64 ビットのデータ幅—FPGA は唯一の入力として、バンクの 2J および 2I のすべてのレーンに残りのピンを使用することができます。

5.7.5 ガイドライン : 最大 DC 電流制限

Arria 10 デバイスでは、10 個の連続する I/O ピンの大 DC 電流に制限はありません。

Arria 10 デバイスは、VCCIO Electro-Migration (EM) ルールとデバイスの寿命と信頼性に確保するために、すべての I/O 規格のドライブ強度の設定の IR ドロップターゲットに準拠しています。

5.7.6 ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化

DPA またはソフト CDR モードでは、各 I/O バンク用に 1 つのアルテラ LVDS SERDES IP コア・インスタンスのみをインスタンス化できます。




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5.7.7 ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア

ソフト CDR モードでは、特定の LVDS ピンペアのみを使用することができます。ソフト CDR モードをサポートする LVDS ピンペアを決定するために、各デバイスのピン配置ファイルを参照してください。

関連情報• Arria 10 デバイスの Pin-Out ファイル ( 英語版 )

各 Arria 10 デバイスの Pin-Out ファイルを提供します。SoC デバイスについては、FPGA ファブリックと HPS に共有される I/O バンクも Pin-Out ファイルにリストされています。

• 154 ページのソフト CDR モード

• 75 ページのペリフェラル・クロック・ネットワークPCLK ネットワークについての詳細を提供します。

5.7.8 ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化

Arria 10 デザインフローでは、GPIO 性能での望ましくないジッターへの影響を小限に抑えるために従わなければならないいくつかのガイドラインがあります。

• インテル PDN ツール 2.0 を使用して、電力供給ネットワーク解析を実行します。この分析は、必要なデカップリング・コンデンサーで堅牢かつ効率的な電力供給ネットワークをデザインするのに役立ちます。VCC と他の電源の電流要件を決定するために、Arria 10 Early Power Estimator(EPE) を使用します。すべての電源レールの電流要件、特に VCC 電源レールに基づいて、PDN 解析を実行します。

• コア性能を維持しながら、VCC 電源から PCB とデバイスパッケージに関連付けられた DCIR 降下を補償するリモート・センサー・ピンの電圧レギュレーターを使用してください。VCC 電源用の差動リモート・センサー・ピンの接続ガイドラインについて詳しくは、ピン接続のガイドラインを参照してください。

• 入力クロックジッターは、低い PLL 出力クロックジッターを生成する Arria 10 PLL 入力クロックサイクル間のジッター仕様に準拠しなければなりません。120 ps 未満のジッターのクリーンなクロックソースを指定する必要があります。推奨動作条件について詳しくは、デバイスのデータシートにPLL 仕様を参照してください。

• 優れたジッター性能のクロック信号を送信するために、専用の PLL クロック出力ピンを使用してください。各 I/O バンクの I/O PLL は、2 つの専用クロック出力ピンをサポートしています。FPGA用のリファレンス・クロック源として PLL 専用クロック出力ピンを使用することができます。適なジッター性能を得るために、外部クリーンなクロックソースを供給します。PLL 専用クロック出力ピンのジッター仕様について詳しくは、デバイスのデータシートを参照してください。


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• GPIO は、周波数よりも高い 250 MHz で動作している場合、終端となる I/O 規格を使用します。SSTL、HSTL、POD および HSUL I/O 規格は、I/O 規格を終端されています。インテルは、2 インチ以下の基準長と短いトレースまたは相互接続のための HSUL I/O 規格の使用を推奨しています。

• パラレル・インターフェイス IP コア用の Altera PHYLite を使用して、GPIO またはソース同期I/O インターフェイスを実装します。200 Mbps 以上のデータ転送速度のための GPIO またはソース・シンクロナス I/O インターフェイスのタイミングを閉じることができない場合、インテルはパラレル・インターフェイス IP コアのための Altera PHYLite を使用することを推奨します。パラレル・インターフェイス IP コアの Altera PHYLite に Altera GPIO IP コアからデザインを移行するためのガイドラインについては、関連情報を参照してください。

• 小周ぺリフェラル・クロック (SPCLK) ネットワークを使用してください。SPCLK ネットワークは、高速 I/O インターフェイス用にデザインされており、小の挿入遅延を提供します。次のリストは、クロック・ネットワークのクロック挿入遅延を大から小までのランクです。

— グローバル・クロック・ネットワーク (GCLK)

— リージョナル・クロック・ネットワーク (RCLK)

— ラージ・ペリフェラル・クロック・ネットワーク (LPCLK)

— SPCLK

関連情報• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines

• Arria 10 デバイス・データシート

• GPIO to PHYLite Design Migration Guidelines

5.7.9 ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用

汎用 I/O の使用以外に、Arria 10 デバイスはデバイスの設定に関する操作のために I/O バンク 2Aを使用します。コンフィグレーション関連の使用法のため、外部メモリー・インターフェイス用の I/O バンク 2A を使用するために従わなければならないいくつかのガイドラインがあります。

• 設定が完了した後も、外部メモリー・インターフェイス・ピンとしてコンフィグレーションに関する操作で必要とされる、次のような I/O バンク 2A のピンを使用しないでください。

— ファースト・パッシブ・パラレル（FPP）コンフィグレーション・バスのために使用されているピン

— パーシャル・リコンフィグレーション・コントロール信号に使用されるピン

• 外部メモリー・インターフェイス I/O 電圧がコンフィグレーション I/O 電圧と互換性があることを確認してください。

• デバイスでの外部メモリー・インターフェイス向けのピンの配置が有効であるかどうかを判断するために、 Quartus Prime Fitter を実行します。

コンフィグレーション・ピンについて詳しくは、デバイスの Pin-Out ファイル内の「コンフィグレーション機能」の項目を参照してください。



• 219 ページのコンフィグレーション手法


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https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/dp/arria-10/pcg-01017.pdf


https://www.altera.co.jp/documentation/vgo1444137476395.html#vgo1444137586295


• 249 ページのデバイス・コンフィグレーション・ピン

• 250 ページのコンフィグレーション・ピンのための I/O 規格およびドライブ強度

• 188 ページの Arria 10 デバイスパッケージのメモリー・インターフェイスのサポート

5.8 改訂履歴


May 2017 2017.05.08 • バーティカル・マイグレーションの表から Arria 10 GX と Arria 10 SX デバイス間のバーティカル・マイグレーションを削除し、更新。

• 項「外部 PLL モードでの LVDS インターフェイス」で、 IP コア Parameter Editor のClock Resource Summary タブで IP コアからの必要な信号の詳細が提供されることを明記し、更新。

• I/O バッファータイプおよび I/O 規格でサポートされるプログラマブル IOE 機能を表にリストし、更新。

• すべての「( 暫定 )」の表記を削除。

March 2017 2017.03.15 商標を「インテル」へ変更。

2016 年 10 月 2016.10.31 • Quartus Prime ソフトウェアでドライブ能力を明確に指定していない場合のデフォルトの既定のドライブ能力に関する情報を追加。

• 項「OCT キャリブレーション・ブロック」で、同じ I/O カラムの任意の I/O バンクで OCTキャリブレーション・ブロックを使用して OCT をキャリブレーションできる旨を明確にし、更新。

• F36 パッケージを Arria 10 GX デバイスファミリーから削除。• 項「非 DPA モードのレシーバー・スキュー・マージン」で、RSKM 値の計算での TCCS と

RCCS の使用法を明確にし、更新。• 「ガイドライン : パワーシーケンス中に I/O ピンをドライブしない」で、過度の I/O ピン

電流がデバイスの信頼性に影響を及ぼし、デバイスが損傷する可能性があることを協調記述し、更新。

2016 年 6 月 2016.06.13 • I/O バーチカル移行図に、SX570 と SX 660 デバイスの KF40 パッケージを追加し、更新。

• I/O 規格の電圧レベルのリスト表に 3.0 V LVTTL/3.0 V LVCMOS に 2.5 V の入力、および 2.5 V LVCMOS に 3.0 V の入力を追加し、更新。

2016 年 5 月 2016.05.02 • Arria 10 GT デバイスファミリーのバリアントから NF40 と UF45 パッケージを削除。• Arria 10 GT 1150 デバイスでのモジュラー I/O バンク情報で、NF45 と SF45 のパッ

ケージを更新し、訂正。• I/O 規格のリスト表に、SSTL-12、SSTL-125、SSTL-135、差動 SSTL-12、差動

SSTL-125、および差動 SSTL-135 I/O 規格の Class I および Class II のサポートを明記し、更新。

• プログラマブル IOE 機能のリスト表から 3 V の I/O バンクでの差動出力電圧のサポートを削除し、訂正。

• プログラマブル・ドライブ能力の表に、SSTL-135、SSTL-125、 SSTL-12、POD-12、差動 SSTL-135、差動 SSTL-125、差動 SSTL-12、および差動 POD12 I/O 規格のサポートを追加し、更新。

• SSTL-12 と差動 SSTL-12I/O 規格の 120 Ω OCT オプションを追加。• 24 以上のチャネルを使用する DPA インターフェイスのクロッキングに関するガイドライ

ンを追加。• 「ガイドライン : I/O PLL リファレンス・クロック・ソース」を追加。• 「ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格」

を追加。• 「ガイドライン : HPS 共有 I/O バンクでのピンの使用」を追加。

continued...


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• 項「ガイドライン : 大 DC 電流制限」に任意の連続した I/O ピンの数での制限の指定に関する記述を追加し、更新。

• 項「外部 PLL モードでの LVDS インターフェイス」に、複数のバンクにまたがり、DPA およびソフト CDR モードでのレシーバーチャネルで共有するトランスミッター・チャネルを使用する例と接続図を追加し、更新。

• 外部メモリー・インターフェイスでの I/O バンク 2A の使用制限を削除し、「ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用」を追加。

2015 年 12 月 2015.12.14 • I/O 規格の電圧サポートのリスト表から、2.5 V I/O 規格から 3.0 V VCCIO 入力を削除。

• 項「MultiVolt I/O インターフェイス」で、VCCP から VCC を更新。。• プログラマブル IOE 機能のリスト表で、オープンドレイン出力、バスホールド、およびウ

ィーク・プルアップ抵抗の機能でサポートされる I/O 規格を訂正。• 「データ・リアラインメント・ブロック ( ビットスリップ )」の項目で、有効なデータが、前記

述の 2 バラレル・クロック・サイクル後から rx_bitslip_ctrl 立ち上がりエッジから4 パラレル・クロック・サイクル後に使用可能と改め、更新。

• 項「外部 I/O 終端」で、デバイスが　SSTL-12 および差動 SSTL-12 I/O 規格で OCTを使用する脚注と、IBIS または SPICE シミュレーションの実行の推薦事項の注意を追加し、更新。

• 「キャリブレーションなしの RS OCT」の表で下記を更新。— SSTL-15 の RS 値で 25 Ω および 50 Ω を削除。— 差動 SSTL-15、差動 SSTL-135、差動 SSTL-125、差動 SSTL-12、差動 POD12、

および差動 HSUL-12 I/O 規格を追加。• 「キャリブレーションありの RS OCT」の表で、差動 POD12 I/O 規格を追加し、更新。• 「キャリブレーションありの RT OCT」の表で、RT OCT の 20 Ω のサポートを削除し、、差

動 POD12 I/O 規格を追加し、更新。• SERDES レシーバーとトランスミッター I/O 規格のサポートのリスト表から、差動

SSTL-2 Class I と Class II I/O 規格を削除。• 「ガイドライン : 電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混合」

で電圧リファレンス形式の I/O 規格に関する内容を更新。• GPIO 性能でのジッターへの高影響の小化に関するガイドラインを追加。• 次の信号名を更新。

— dpa_diffioclk から dpa_fast_clock へ。— dpa_load_en から dpa_load_enable へ。

2015 年 11 月 2015.11.02 • 項「DDR および SDR 動作のためのシリアライザーのバイパス」にアルテラ GPIO IP コアを通してサポートされるシリアライザー・バイパスを記載し、更新。

• DPA ブロックに関するトピックの単位間隔（UI）の定義と脚注を追加。• 項「データ・リアラインメント・ブロック ( ビットスリップ )」で、ビットスリップのロールオ

ーバー値が自動的にデシリアライゼーション・ファクターに設定される記述を更新。• 項「データ・リアラインメント・ブロック ( ビットスリップ )」にアルテラ GPIO IP コアを

介してサポートされるデシリアライザー・バイパスを記載し、更新。• 項「PLL とクロッキング」でパラレルクロック名を rx_outclock から

rx_coreclock、tx_outclock から tx_coreclock へ修正し、更新。• 「ガイドライン : LVDS に整数 PLL モードの PLL を使用する」で　I/O PLL が整数モー

ドでのみ動作することを明記し、更新。• 次のポート / 信号名を更新。

— rx_dpll_hold から rx_dpa_hold へ。— rx_reset から rx_dpa_reset へ。— rx_channel_data_align から o rx_bitslip_ctrl へ。— rx_cda_max から rx_bitslip_max へ。— rx_outclock から rx_coreclock へ。— lvds_diffioclk と diffioclk から fast_clock へ。— lvds_load_en と load_en から load_enable へ。

continued...


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• 「ガイドライン : 差動チャネルのピン配置」を更新。— インターリーブされた差動トランスミッターおよび DPA がイネーブルされたレシー

バーチャネルを駆動する PLL について明確性の向上。— バンク配置 DDIO と SDR I/O に関する注意を削除。

• 外部 PLL モードでの「アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の信号のインターフェイス」の項を更新。

• 項「外部 PLL モードのアルテラ IOPLL パラメーター値」を更新。— outclk0 の位相シフトを -180° から 180° へ。— outclk2 の位相シフトを -180 / シリアライゼーション・ファクターから 180/シリア

ライゼーション・ファクター（-18° ~ 18°）へ。• 項「非 DPA モードのレシーバー・スキュー・マージン」で、RSKM の式での RSKM の定義

を更新。• 表記を Quartus II から Quartus Prime へ変更。

2015 年 6 月 2015.06.15 バーティカル・マイグレーションの図で Arria 10 GT の製品ラインをラベル訂正。

2015 年 5 月 2015.05.04 • 項「デバイスにおける I/O と差動 I/O バッファー」での明確性向上への更新。• Arria 10GX 160、GX 220、SX 160、および SX 220 デバイスの U19 パッケージの

I/O リソース情報を更新。— LVDS I/O 数を 144 から 148 までに更新。— 合計 GPIO を 192 から 196 へ更新。— LVDS チャネル数を 72 から 74 へ更新。— バンク 3A を追加し、関連モジュール式 I/O バンク表のバンク 3C を削除。

• IOE 構造の図で、遅延チェーンが個別であることを明確に示すため、更新。• Arria 10 GX 270、GX 320、SX 270、および SX 320 デバイスの F27 パッケージの

モジュール式 I/O バンク 3A ( nul から 48 へ ) と 3B ( 48 から null へ ) を更新。

2015 年 1 月 2014.01.23 • 項「プログラマブル・オープン・ドレイン出力」を追加。• 項「差動チャネルのピン配置」をの透明性を高めるために再編。• DPA がイネーブルされたトランスミッター・チャネルを指定する記述内容を修正。トラン

スミッター・チャネルに DPA はありません。• 各 I/O バンク用に 1 つのアルテラ LVDS SERDES IP コア・インスタンスのみをインス

タンス化するためのガイドラインを追加。• ソフト CDR モードで特定の LVDS ピンペアのみを使用する内容に関するガイドライン

を追加。• 外部 PLL の LVDS インターフェイスの使用説明を項に更新。

— アルテラ IOPLL コアとアルテラ LVDS SERDES IP コアで必要な信号について情報を更新。

— アルテラ IOPLL IP コアを使用した出力クロックの生成でのパラメーター値の例を更新。

— 外部 PLL インターフェイス信号の位相関係の図で LVDS クロックフェーズを更新。— アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を示す図を更新。

• LVDS および POD12 I/O 規格でプリエンファシスの使用が可能であることを脚注に明記。POD12 I/O 規格は、DDR4 をサポートしています。

2014 年 8 月 2014.08.18 • プログラマブル IOE 機能のサポートに関する 3 V I/O バンクの記述を更新。• FPGA I/O バッファーとは別に、Arria 10 SoC デバイスも異なる I/O 規格サポートが

ある HPS I/O バッファーを有することを明確にする記述を追加。• 他の I/O バンクと連続していないことを示すため、各 I/O バンクの配置図内で I/O バ

ンク 2A を独立させ、更新。• LVDS I/O および SERDES 回路で、各 LVDS チャネルがビルトイン送信 SERDES と

受信 SERDES を有することを明確にする内容を記述し、更新。• トランシーバー I/O バンクの位置説明について Arria 10 トランシーバー PHY ユーザ

ーガイドへの関連情報リンクを追加。• I/O バーティカル・マイグレーションの図で、Arria 10 GX と Arria 10 SX デバイス間

のバーティカル・マイグレーションを表示し、追加。• 「メガファンクション」に関するすべての参照事項を「IP コア」へ更新。

continued...


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• 「MegaWizard Plug-in Manager」に関するすべての記述を「パラメーター・エディター」へ更新。

• 「アルテラ PLL IP コア」に関するすべての記述を「アルテラ IOPLL IP コア」へ更新。• 外部 PLL モードで LVDS インタフェースを使用するための信号名を更新。• — tx_inclock および rx_inclock を ext_fclk へ。

— tx_enable rx_enable を ext_loaden へ。— rx_dpaclock を ext_vcoph[7..0]へ。— rx_synclock を ext_coreclock へ。

2013 年 12 月 2013.12.02 初版


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6 Arria 10 デバイスにおける外部メモリー・インターフェイス

Arria 10 の外部メモリー・インターフェイスは、小型のモジュール式 I/O バンク構造内に幅広い外部メモリー・インターフェイスに適合する効率的なアーキテクチャーを提供し、システム帯域幅の高度なレベルをサポートすることができます。

新しいアーキテクチャーおよびソリューションには、Arria デバイスの前世代と比べて次の特徴があります。

• コントローラーおよびコントローラーから PHY へのプリクローズ・タイミング

• 簡単なピン配置

アーキテクチャーは、高性能と柔軟性のために主要なインターフェイス向けのハードメモリー・コン・トローラーとハード PHY を提供します。


Arria 10 Device Handbook の章に予定される更新をリストします。

• Arria 10 FPGA および SoC 外部メモリー・インターフェイス・リソースArria 10 外部メモリー・ソリューションのリソースを提供しています。

• 外部メモリー・インターフェイス・スペック・エスティメーターインテル FPGA でサポートされている外部メモリー・インターフェイスの性能を検索し、比較するためのパラメトリック・ツールを提供します。

6.1 Arria 10 外部メモリー・インターフェイス・ソリューションの主な特徴• いくつかのプロトコル用に完全にハード化された外部メモリー・インターフェイスを提供するソリュ

ーション

• デバイス周辺の I/O バンクに代わり、コア・ロジック・ファブリック内で混在する I/O カラムを備えるデバイス機能

• I/O カラム内のすべてのメモリー・インターフェイスのキャリブレーションを実行するシングルハード Nios® II ブロック

• I/O バンクと呼ばれる I/O モジュールのグループから構成される I/O カラム

• 専用の整数 PLL (IO_PLL)、ハードメモリー・コントローラー、および遅延ロックループを含む各I/O バンク

• 前世代の Arria デバイスより短く、1 つの I/O バンクにのみまたがる PHY クロックツリー

• バランスのとれたリファレンス・クロック・ネットワークを使用する複数の PLL が必要な複数の I/Oバンクにまたがるインターフェイス

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http://www.altera.com/technology/memory/devices/arria10/mem-arria10.html

http://www.altera.com/technology/memory/estimator/mem-emif-index.html




関連情報204 ページの Arria 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー

I/O カラムと I/O バンクのアーキテクチャーについて、詳しい情報を提供します。

6.2 Arria 10 デバイスでサポートされるメモリー規格

I/O は、既存および新しい外部メモリー規格に向けて、高いパフォーマンスで対応できるようにデザインされています。

表 70. ハードメモリー・コントローラーでサポートされるメモリー規格この表は、ハードメモリー・コントローラーの総体的な性能を示しています。具体的な詳細については、外部メモリー・インターフェイス・スペック・エスティメーターおよび Arria 10 デバイス・データシートを参照してください。

メモリー規格レートサポートピンポン PHY サポート最大周波数(MHz)

DDR4 SDRAM クオーターレート可能 1,067

— 1,200

DDR3 SDRAM ハーフレート可能 533

— 667

クオーターレート可能 1,067

— 1,067

DDR3L SDRAM ハーフレート可能 533

— 667

クオーターレート可能 933

— 933

LPDDR3 SDRAM ハーフレート — 533

クオーターレート — 800

表 71. ソフトメモリー・コントローラーでサポートされるメモリー規格

メモリー規格レートサポート最大周波数(MHz)

RLDRAM 3 (10) クオーターレート 1,200

QDR IV SRAM(10) クオーターレート 1,067

QDR II SRAM フルレート 333

ハーフレート 333

QDR II+ SRAM フルレート 333


QDR II+ Xtreme SRAM フルレート 333


(10) Arria 10 デバイスは、ハード PHY とソフトメモリー・コントローラーを使用する外部メモリーインターフェイスをサポートしています。

6 Arria 10 デバイスにおける外部メモリー・インターフェイスA10-HANDBOOK | 2017.06.21


表 72. HPS ハードメモリー・コントローラーでサポートされるメモリー規格ハード・プロセッサー・システム (HPS) は Arria 10 SoC デバイスでのみ使用可能です。

メモリー規格レートサポート最大周波数(MHz)

DDR4 SDRAM ハーフレート 1,200

DDR3 SDRAM ハーフレート 1,067

DDR3L SDRAM ハーフレート 933

関連情報• 外部メモリー・インターフェイス・スペック・エスティメーター

インテル FPGA でサポートされている外部メモリー・インターフェイスの性能を検索し、比較するためのパラメトリック・ツールを提供します。

• 203 ページのピンポン PHY IPピンポン PHY の概要を提供します。

• Arria 10 デバイスのデータシート - ハードメモリー・コントローラーでサポートされるメモリー規格

デバイスのスピードグレードごとにサポートされるメモリー・インターフェイスのクロック周波数の情報を提供します。

• Arria 10 デバイスのデータシート - ソフトメモリー・コントローラーでサポートされるメモリー規格


6.3 Arria 10 デバイスでの外部メモリー・インターフェイス幅

Arria 10 デバイスは、次の外部メモリー・インターフェイス幅をサポートします。

• DDR4 と DDR3 向けの大 x144 インターフェイス

• RLDRAM 3 および QDR II + Xtreme 向けの大 x72 インターフェイス

表 73. インターフェイス幅に必要な I/O バンクこの表は、異なる外部メモリー・インターフェイス幅をサポートするために必要な I/O バンク数を示しています。同じ I/O カラムでI/O バンクを使用して、各シングル・メモリー・インターフェイスを実装する必要があります。

この表はガイドラインであり、これらのインターフェイス幅でのワースト・ケース・シナリオを表しています。特定のインターフェイスはより少ない I/O を使用して実装することができ、完全な I/O バンクを占めません。

DDR4 インターフェイスを除いて、アドレス / コマンド・ピン数の合計が 36 個を超えた場合は、この表に記載されている数より、もう 1 つ I/O バンクが必要です。DDR4 インターフェイスの場合は、アドレス / コマンド・ピン数が 37 個を超えると、追加の I/Oバンクが必要です。

インターフェイス幅必要な I/O バンク数

×8 1

x16、x24、x32、x40 2

x48、x56、x64、x72 3

x80、x88、x96、x104 4

x112、x120、x128、x136 5

x144 6



http://www.altera.com/technology/memory/estimator/mem-emif-index.html





6.4 Arria 10 デバイスでの外部メモリー・インターフェイス I/O ピン

各 I/O バンクでは、メモリー・インターフェイス回路が存在します。 Arria 10 デバイスは、差動リードデータ・ストローブおよびクロック動作用の差動入力バッファーを提供します。

I/O バンク内のコントローラーおよびシーケンサーは、同じ I/O バンクの固定 I/O レーンの場所でのみ、アドレスコマンド (A/C) ピンを駆動することができます。A/C ピンの小要件は 3 レーンです。しかし、I/O バンクのコントローラーとシーケンサーは、隣接する I/O バンク ( 上部と下部 ) 内の I/O レーンにデータグループを駆動できます。

メモリー・インターフェイス機能で未使用のピンは、汎用 I/O(GPIO) ピンとして使用できます。

図 -124: I/O バンクで共有されるインターフェイスこの図は、3 つの I/O バンクで共有される 2 つの x16 インターフェイスの例を示しています。

I/O LaneI/O LaneI/O LaneI/O Lane

Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank

NIOS IIprocessor

Data pinsAddress command pins (fixed)

Unused (available as GPIO)

Mem

ory 1

Mem

ory 2

関連情報204 ページの Arria 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー

I/O カラムと I/O バンクのアーキテクチャーについて、詳しい情報を提供します。

6.4.1 ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用

汎用 I/O の使用以外に、Arria 10 デバイスはデバイスの設定に関する操作のために I/O バンク 2Aを使用します。コンフィグレーション関連の使用法のため、外部メモリー・インターフェイス用の I/O バンク 2A を使用するために従わなければならないいくつかのガイドラインがあります。

• 設定が完了した後も、外部メモリー・インターフェイス・ピンとしてコンフィグレーションに関する操作で必要とされる、次のような I/O バンク 2A のピンを使用しないでください。

— ファースト・パッシブ・パラレル（FPP）コンフィグレーション・バスのために使用されているピン

— パーシャル・リコンフィグレーション・コントロール信号に使用されるピン

• 外部メモリー・インターフェイス I/O 電圧がコンフィグレーション I/O 電圧と互換性があることを確認してください。

• デバイスでの外部メモリー・インターフェイス向けのピンの配置が有効であるかどうかを判断するために、 Quartus Prime Fitter を実行します。



コンフィグレーション・ピンについて詳しくは、デバイスの Pin-Out ファイル内の「コンフィグレーション機能」の項目を参照してください。



• 219 ページのコンフィグレーション手法

• 249 ページのデバイス・コンフィグレーション・ピン

• 250 ページのコンフィグレーション・ピンのための I/O 規格およびドライブ強度

• 188 ページの Arria 10 デバイスパッケージのメモリー・インターフェイスのサポート

6.5 Arria 10 デバイスパッケージのメモリー・インターフェイスのサポート

注意: I/O バンクの I/O ピン数と I/O バンクの使用は、デバイスパッケージによって異なります。各メモリー・インターフェイスは、A/C ピンで少なくとも 48 個の I/O ピンを有する 1 つの I/O バンクを必要とします。48 個以下の I/O ピンの I/O バンクは、データピンのみをサポートします。各デバイスパッケージと連続する I/O バンクの位置での使用可能な I/O バンクについて詳しくは、関連情報を参照してください。

189 ページの ECC 付き DDR3 x40 の Arria 10 パッケージサポート

191 ページの ECC シングルおよびデュアルランク付き DDR3 x72 の Arria 10 パッケージサポート

193 ページの ECC 付き DDR4 x40 の Arria 10 パッケージサポート

195 ページの ECC シングルランク付き DDR4 x72 の Arria 10 パッケージサポート

197 ページの ECC デュアルランク付き DDR4 x72 の Arria 10 パッケージサポート

198 ページの Arria 10 における HPS 外部メモリー・インターフェイスの接続


• 111 ページの Arria 10 GX デバイスでのモジュラー I/O バンク



• 179 ページのガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用




6.5.1 ECC 付き DDR3 x40 の Arria 10 パッケージサポート

ECC (32 ビット・データ + 8 ビットの ECC) 付き DDR3 x40 インターフェイスを 1 つサポートするには、2 つの I/O バンクを必要とします。

表 74. 各デバイスパッケージでサポートされる ECC 付き DDR3 x40 インターフェイスの数 (HPS インスタンスなし )

注意: いくつかのデバイスパッケージの場合、また、外部メモリー・インターフェイスのための 3 V I/O バンクを使用することができます。しかし、大のメモリー・インターフェイス・クロック周波数は 533 MHz でキャップされます。高いメモリークロック周波数を使用するには、外部メモリー・インターフェイスから 3 V I/O バンクを除外します。

製品ラインパッケージ

U19 F27 F29 F34 F35 NF40 KF40 RF40 NF45 SF45 UF45

GX 160 1 1 2 — — — — — — — —

GX 220 1 1 2 — — — — — — — —

GX 270 — 1 2 3 3 — — — — — —

GX 320 — 1 2 3 3 — — — — — —

GX 480 — — 2 4 3 — — — — — —

GX 570 — — — 4 3 5 6 (11) — — — —

GX 660 — — — 4 3 5 6(11) — — — —

GX 900 — — — 4 — 5 — 1 7 6 4

GX 1150 — — — 4 — 5 — 1 7 6 4

GT 900 — — — — — — — — — 6 —

GT 1150 — — — — — — — — — 6 —

SX 160 1 (12) 1(12) 2(12) — — — — — — — —

SX 220 1(12) 1(12) 2 (12) — — — — — — — —

SX 270 — 1 (12) 2 (12) 3 (12) 3 (12) — — — — — —

SX 320 — 1 (12) 2 (12) 3 (12) 3 (12) — — — — — —

SX 480 — — 2 (12) 4 (12) 3 (12) — — — — — —

SX 570 — — — 4 (12) 3 (12) 5 (12) 6(11) (12) — — — —

SX 660 — — — 4 (12) 3 (12) 5 (12) 6(11) (12) — — — —

(11) この数は、外部メモリー・インターフェイスのための 3 V I/O バンクの使用を含んでいます。それ以外の場合は、可能な外部メモリーのインターフェイスの数が 1 だけ減少されます。

(12) この数は、コア EMIF コンフィグレーションを実装する HPS 共有 I/O バンクを含みます。



表 75. 各デバイスパッケージでサポートされる ECC 付き DDR3 x40 インターフェイスの数 (HPS インスタンスあり )この表で示すサポートされているインターフェイスの数は、HPS を外部 SDRAM に接続するために使用されるインターフェイスを除きます。FPGA コア内のマスターは、HPS で設定可能な FPGA-to-SDRAM のブリッジポートを介して、HPS に接続された外部メモリー・インターフェイスにアクセスすることができます。




SX 160 0 0 1 — — — — — — — —

SX 220 0 0 1 — — — — — — — —

SX 270 — 0 1 2 2 — — — — — —

SX 320 — 0 1 2 2 — — — — — —

SX 480 — — 1 3 2 — — — — — —

SX 570 — — — 3 2 4 4 (13) — — — —

SX 660 — — — 3 2 4 4 (13) — — — —

関連情報• Device Variants and Packages

タイプ、サイズ、およびピンの数などのデバイスパッケージについて、詳しい情報を提供します。













6.5.2 ECC シングルおよびデュアルランク付き DDR3 x72 の Arria 10 パッケージサポート

ECC (64 ビット・データ + 8 ビット ECC) シングルランクおよびデュアルランク付き DDR3 x72 インターフェイスを 1 つサポートするには、3 つの I/O バンクを必要とします。

表 76. 各デバイスパッケージでサポートされる ECC シングルランクおよびデュアルランク付き DDR3 x72インターフェイスの数 (HPS インスタンスなし )




GX 160 1(14) 1 (14) 1(14) — — — — — — — —

GX 220 1(14) 1(14) 1(14) — — — — — — — —

GX 270 — 1(14) 2(14) 2(14) 2(14) — — — — — —

GX 320 — 1(14) 2(14) 2(14) 2(14) — — — — — —

GX 480 — — 2(14) 3(14) 2(14) — — — — — —

GX 570 — — — 3(14) 2(14) 3(14) 3 — — — —

GX 660 — — — 3(14) 2(14) 3(14) 3 — — — —

GX 900 — — — 3 — 3 — 0 4 3 2

GX 1150 — — — 3 — 3 — 0 4 3 2

GT 900 — — — — — — — — — 3 —

GT 1150 — — — — — — — — — 3 —

SX 160 1(14) (15)

1(14) (15) 1(14) (15) — — — — — — — —

SX 220 1(14) (15) 1(14) (15) 1(14) (15) — — — — — — — —

SX 270 — 1(14) (15) 2(14) (15) 2(14) (15) 2(14) (15) — — — — — —

SX 320 — 1(14) (15) 2(14) (15) 2(14) (15) 2(14) (15) — — — — — —

SX 480 — — 2(14) (15) 3(14) (15) 2(14) (15) — — — — — —

SX 570 — — — 3(14) (15) 2(14) (15) 3(14) (15) 3 (15) — — — —

SX 660 — — — 3(14)(15) (14)

2(14) (15) 3(14) (15) 3 (15) — — — —





表 77. 各デバイスパッケージでサポートされる ECC シングルおよびデュアルランク付き DDR3 x72 インターフェイス数 (HPS インスタンスあり )この表で示すサポートされているインターフェイスの数は、HPS を外部 SDRAM に接続するために使用されるインターフェイスを除きます。FPGA コア内のマスターは、HPS で設定可能な FPGA-to-SDRAM のブリッジポートを介して、HPS に接続された外部メモリー・インターフェイスにアクセスすることができます




SX 160 0 0 0 — — — — — — — —

SX 220 0 0 0 — — — — — — — —

SX 270 — 0 1 (16) 1(16) 1(16) — — — — — —

SX 320 — 0 1 (16) 1(16) 1 (16) — — — — — —

SX 480 — — 1 (16) 2 (16) 1 (16) — — — — — —

SX 570 — — — 2 (16) 1 (16) 2 (16) 2 — — — —

SX 660 — — — 2 (16) 1 (16) 2 (16) 2 — — — —















6.5.3 ECC 付き DDR4 x40 の Arria 10 パッケージサポート

ECC (32 ビット・データ + 8 ビット ECC) DDR4 x40 インターフェイスを 1 つサポートするには、2つの I/O バンクを必要とします。

表 78. 各デバイスパッケージでサポートされる ECC DDR4 x40 インターフェイスの数 (HPS インスタンスなし )



GX 160 1 1 2 — — — — — — — —

GX 220 1 1 2 — — — — — — — —

GX 270 — 1 2 3 3 — — — — — —

GX 320 — 1 2 3 3 — — — — — —

GX 480 — — 2 4 3 — — — — — —

GX 570 — — — 4 3 5 5 — — — —

GX 660 — — — 4 3 5 5 — — — —

GX 900 — — — 4 — 5 — 1 7 6 4

GX 1150 — — — 4 — 5 — 1 7 6 4

GT 900 — — — — — — — — — 6 —

GT 1150 — — — — — — — — 7 6 —

SX 160 1 (17) 1 (17) 2 (17) — — — — — — — —

SX 220 1 (17) 1 (17) 2 (17) — — — — — — — —

SX 270 — 1 (17) 2 (17) 3 (17) 3 — — — — — —

SX 320 — 1 (17) 2 (17) 3 (17) 3 (17) — — — — — —

SX 480 — — 2 4(17) 3 (17) — — — — — —

SX 570 — — — 4 (17) 3 (17) 5 (17) 6 (18)(17)

— — — —

SX 660 — — — 4 (17) 3 (17) 5 (17) 6(18) (17) — — — —





表 79. 各デバイスパッケージでサポートされる ECC 付き DDR4 x40 インターフェイスの数 (HPS インスタンスあり )この表で示すサポートされているインターフェイスの数は、HPS を外部 SDRAM に接続するために使用されるインターフェイスを除きます。FPGA コア内のマスターは、HPS で設定可能な FPGA-to-SDRAM のブリッジポートを介して、HPS で接続された外部メモリー・インターフェイスにアクセスすることができます。



SX 160 0 0 1 — — — — — — — —

SX 220 0 0 1 — — — — — — — —

SX 270 — 0 1 2 2 — — — — — —

SX 320 — 0 1 2 2 — — — — — —

SX 480 — — 1 3 2 — — — — — —

SX 570 — — — 3 2 4 4 — — — —

SX 660 — — — 3 2 4 4 — — — —



• DDR4 での外部メモリー・インターフェイスの実装例








https://www.altera.co.jp/documentation/hco1416493470528.html#sam1403482718241





6.5.4 ECC シングルランク付き DDR4 x72 の Arria 10 パッケージサポート

ECC (64 ビット・データ + 8 ビット ECC) シングルランク付き DDR4 x72 インターフェイスを 1 つサポートするには、3 つの I/O バンクを必要とします。

表 80. 各デバイスパッケージでサポートされる ECC シングルランク付き DDR4 x72 インターフェイスの数 (HPS インスタンスなし )



GX 160 0 0 0 — — — — — — — —

GX 220 0 0 0 — — — — — — — —

GX 270 — 0 1 1 1 — — — — — —

GX 320 — 0 1 1 1 — — — — — —

GX 480 — — 1 2 1 — — — — — —

GX 570 — — — 2 1 2 3 — — — —

GX 660 — — — 2 1 2 3 — — — —

GX 900 — — — 3 — 3 — 0 4 3 2

GX 1150 — — — 3 — 3 — 0 4 3 2

GT 900 — — — — — — — — — 3 —

GT 1150 — — — — — — — — — 3 —

SX 160 0 0 0 — — — — — — — —

SX 220 0 0 0 — — — — — — — —

SX 270 — 0 1 (19) 1 (19) 1 (19) — — — — — —

SX 320 — 0 1 (19) 1 (19) 1 (19) — — — — — —

SX 480 — — 1 (19) 2 (19) 1 (19) — — — — — —

SX 570 — — — 2 (19) 1 (19) 2 (19) 3 (19) — — — —

SX 660 — — — 2 (19) 1 (19) 2 (19) 3 (19) — — — —

(19) この数は、コア EMIF コンフィグレーションを実装するための HPS 共有 I/O バンクを含みます。



表 81. 各デバイスパッケージでサポートされる ECC シングルランク付き DDR4 x72 インターフェイスの数 (HPS インスタンスあり )この表で示すサポートされているインターフェイスの数は、HPS を外部 SDRAM に接続するために使用されるインターフェイスを除きます。FPGA コア内のマスターは、HPS で設定可能な FPGA-to-SDRAM のブリッジポートを介して、HPS に接続された外部メモリー・インターフェイスにアクセスすることができます。



SX 160 0 0 0 — — — — — — — —

SX 220 0 0 0 — — — — — — — —

SX 270 — 0 1 1 1 — — — — — —

SX 320 — 0 1 1 1 — — — — — —

SX 480 — — 1 2 1 — — — — — —

SX 570 — — — 2 1 2 2 — — — —

SX 660 — — — 2 1 2 2 — — — —
















6.5.5 ECC デュアルランク付き DDR4 x72 の Arria 10 パッケージサポート

ECC （64 ビット・データ+ 8 ビット ECC) デュアルランク付き DDR4 x72 インターフェイスを 1 つサポートするには、3.25 I/O バンク ( 隣接する I/O バンクに 3 つの I/O バンクと 1 つの I/O レーン ) を必要とします。

表 82. 各デバイスパッケージでサポートされる ECC デュアルランク付き DDR4 x72 インターフェイスの数(HPS インスタンスなし )

製品ライン　

パッケージ


GX 160 0 0 0 — — — — — — — —

GX 220 0 0 0 — — — — — — — —

GX 270 — 0 1 1 1 — — — — — —

GX 320 — 0 1 1 1 — — — — — —

GX 480 — — 1 1 1 — — — — — —

GX 570 — — — 1 1 2 2 — — — —

GX 660 — — — 1 1 2 2 — — — —

GX 900 — — — 2 — 3 — 0 4 3 2

GX 1150 — — — 2 — 3 — 0 4 3 2

GT 900 — — — — — — — — — 3 —

GT 1150 — — — — — — — — — 3 —

SX 160 0 0 0 — — — — — — — —

SX 220 0 0 0 — — — — — — — —

SX 270 — 0 1(20) 1 (20) 1 (20) — — — — — —

SX 320 — 0 1 (20) 1 (20) 1 (20) — — — — — —

SX 480 — — 1 (20) 1 (20) 1 (20) — — — — — —

SX 570 — — — 1 (20) 1 (20) 2 (20) 2 (20) — — — —

SX 660 — — — 1 (20) 1 (20) 2 (20) 2 (20) — — — —

(20) この数は、コア EMIF コンフィグレーションを実装するための HPS 共有 I/O バンクを含みます



表 83. 各デバイスパッケージでサポートされる ECC デュアルランク付き DDR4 x72 インターフェイスの数( HPS インスタンスあり )この表で示すサポートされているインターフェイスの数は、HPS を外部 SDRAM に接続するために使用されるインターフェイスを除きます。FPGA コア内のマスターは、HPS で設定可能な FPGA-to-SDRAM のブリッジポートを介して、HPS に接続された外部メモリー・インターフェイスにアクセスすることができます。



SX 160 0 0 0 — — — — — — — —

SX 220 0 0 0 — — — — — — — —

SX 270 — 0 1 1 1 — — — — — —

SX 320 — 0 1 1 1 — — — — — —

SX 480 — — 1 1 1 — — — — — —

SX 570 — — — 1 1 2 2 — — — —

SX 660 — — — 1 1 2 2 — — — —








6.5.6 Arria 10 における HPS 外部メモリー・インターフェイスの接続

外部 SDRAM を HPS に接続するには、HPS Qsys IP コンポーネントで Arria 10 外部メモリー・インターフェイスを使用する必要があります。HPS Qsys コンポーネントに加え、Qsys サブシステムでHPS コンポーネント用の Arria 10 外部メモリー・インターフェイスをインスタンス化することができます。HPS コンポーネントの EMIF コンジットを、HPS を外部 SDRAM メモリーに接続するために、HPS の EMIF コンジット用 Arria 10 外部メモリー・インターフェイスに接続する必要があります。

HPS メモリー・インターフェイスは、x40 幅では I/O バンク 2K と 2J、また、 x64 / x72 幅では I/Oバンク 2K、2J、および 2I に固定されています。外部 SDRAM メモリーが HPS に接続されている場合、 HPS メモリー・インターフェイスに使用する I/O バンク (2K、2J、2I) で FPGA コアへの未使用I/O の利用が制限されます。HPS が外部メモリーに接続されている場合、その他の Arria 10 外部メモリー・インターフェイス IP インスタンスは同じ I/O カラムに配置できません。









関連情報External Memory Interface Handbook Volume 3: Reference Material - FunctionalDescription - HPS Memory Controller

Arria 10 の EMIF ハード・プロセッサー・サブシステムの制約と配置情報に関する情報を提供しています。

6.5.6.1 HPS 用 ECC 付き DDR3 x40 の Arria 10 パッケージサポート

HPS 用 ECC (32 ビット・データ + 8 ビット ECC) 付き DDR3 x40 インターフェイス 1 つをサポートするには、DDR カラムの上位 3 V I/O バンクより 2 つの I/O バンクの使用を必要とします。

表 84. 各デバイスパッケージでサポートされる HPS 用 DDR3 x40 インターフェイス数 (ECC 付き )この表は、HPS でのみサポートされる外部メモリー・インターフェイスの数を示しています。


U19 F27 F29 F34 F35 NF40 KF40

SX 160 1 1 1 — — — —

SX 220 1 1 1 — — — —

SX 270 — 1 1 1 1 — —

SX 320 — 1 1 1 1 — —

SX 480 — — 1 1 1 — —

SX 570 — — — 1 1 1 1

SX 660 — — — 1 1 1 1









https://www.altera.co.jp/documentation/hco1416493470528.html#mhi1417209248346

https://www.altera.co.jp/documentation/hco1416493470528.html#mhi1417209248346






6.5.6.2 HPS 用 ECC シングルランクおよびデュアルランク付き DDR3 x72 の Arria 10 パッケージサポート

HPS 用 ECC (64 ビット・データ + 8 ビット ECC) シングルおよびデュアルランク付き DDR3 x72インターフェイスを 1 つサポートするには、DDR 列にトップの 3 V I/O バンクの下に 3 つの I/O バンクを使用する必要があります。

表 85. 各デバイスパッケージでサポートされる HPS 用 ECC シングルランクおよびデュアルランク付きDDR3 x72 インターフェイスの数この表は HPS でのみサポートされる外部メモリー・インターフェイスの数を示しています。


U19 F27 F29 F34 F35 NF40 KF40

SX 160 0 0 0 — — — —

SX 220 0 0 0 — — — —

SX 270 — 0 0 0 0 — —

SX 320 — 0 0 0 0 — —

SX 480 — — 0 0 0 — —

SX 570 — — — 0 0 0 1

SX 660 — — — 0 0 0 1







6.5.6.3 HPS 用 ECC 付き DDR4 x40 の Arria 10 パッケージサポート

HPS 用 ECC (32 ビット・データ + 8 ビット ECC) 付き DDR4 x40 インターフェイス 1 つをサポートするには、DDR カラムの上位 3 V I/O バンクより 2 つの I/O バンクの使用を必要とします。








表 86. 各デバイスパッケージでサポートされる HPS 用 DDR4 x40 インターフェイス数 (ECC 付き )この表は、HPS にのみサポートされる外部メモリー・インターフェイスの数を示しています。


U19 F27 F29 F34 F35 NF40 KF40

SX 160 1 1 1 — — — —

SX 220 1 1 1 — — — —

SX 270 — 1 1 1 1 — —

SX 320 — 1 1 1 1 — —

SX 480 — — 1 1 1 — —

SX 570 — — — 1 1 1 1

SX 660 — — — 1 1 1 1














6.5.6.4 HPS 用 ECC シングルランク付き DDR4 x72 の Arria 10 パッケージサポート

HPS 用 ECC (64 ビット・データ + 8 ビット ECC) シングルランク付き DDR4 x72 インターフェイスをサポートするには、DDR 列にトップの 3 V I/O バンクの下に 3 つの I/O バンクを使用する必要があります。

表 87. 各デバイスパッケージでサポートされる HPS 用 ECC シングルランク付き DDR4 x72 インターフェイスの数この表は HPS にのみサポートされる外部メモリー・インターフェイスの数を示しています。


U19 F27 F29 F34 F35 NF40 KF40

SX 160 0 0 0 — — — —

SX 220 0 0 0 — — — —

SX 270 — 0 0 0 0 — —

SX 320 — 0 0 0 0 — —

SX 480 — — 0 0 0 — —

SX 570 — — — 0 0 0 1

SX 660 — — — 0 0 0 1







6.6 Arria 10 デバイスでの外部メモリー・インターフェイス

表 88. 各メモリー規格向けインテル FPGA IP サポートの種類この表は、インテルで提供されているメモリー・コントローラー IP を示しています。 Arria 10 デバイスでサポートされているすべてのメモリー規格で設定したソフトメモリー・コントローラーを使用することができます。 devices.

メモリー規格コントローラーハード・シーケンサー

ハードソフト

DDR4 SDRAM (21)。可能 — 可能

DDR3 SDRAM (22)。可能 — 可能

continued...

(21) x4/x8 DQ グループ、POD12 I/O 規格、およびバースト長 BL8

(22) x4/x8 DQ グループおよびバースト長 BL8








メモリー規格コントローラーハード・シーケンサー

ハードソフト

DDR3L SDRAM (22) 可能 — 可能

LPDDR3 SDRAM (23) 可能 — 可能

RLDRAM 3 (24) — 可能可能

QDR II SRAM — 可能可能

QDR II/II+/II+ Xtreme Xtreme SRAM — 可能可能

関連情報185 ページの Arria 10 デバイスでサポートされるメモリー規格

Arria 10 デバイスがサポートするすべてのメモリー規格をリストします。

6.6.1 ピンポン PHY IP

ピンポン PHY IP は、2 つのメモリー・インターフェイスが、時分割多重化を使用してアドレス / コマンドバスを共有を可能にします。ピンポン PHY IP は、スループットに影響を与えることなく、2 つの独立したインターフェイスに比べてピンの使用を少なくするという利点があります。

図 -125: ピンポン PHY 1T タイミングピンポン PHY の場合、2 つの独立したコントローラーからのアドレス信号とコマンド信号が、1 つのコントローラー出力による 1 つのフルレート・クロックサイクルの遅延により、共有バス上にマルチプレクサス化されます。その結果、1T タイミングが発生し、各フルレート・クロックサイクルで新しいコマンドが発行されます。

CK

CSn[0]

CSn[1]

Addr, ba

CmdDev1

CmdDev0

関連情報• 185 ページの Arria 10 デバイスでサポートされるメモリー規格

• 206 ページのハードメモリー・コントローラーの機能

(23) Arria 10 デバイスは x8 DQ グループを使用するシングル・コンポーネント x32 データをサポートします。

(24) Arria 10 デバイスは、ハード PHY とソフトメモリー・コントローラーを使用する外部メモリーインターフェイスをサポートしています。



6.7 Arria 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー

Arria 10 の外部メモリー・インターフェイス・ソリューションは、外部メモリー・インターフェイスを迅速かつ堅牢に実装するための高い性能が提供できるように設計されています。前世代の Arria デバイスのような周辺 I/O の代わりに、 Arria 10 デバイスには I/O カラムが備わっています。

図 -126: I/O カラム・アーキテクチャーI/O カラムは、I/O バンクと I/O-AUX ブロックで構成されています。


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank


Controller

Sequencer

I/O Bank

Hard NIOSIO-AUX

関連情報• 184 ページの Arria 10 外部メモリー・インターフェイス・ソリューションの主な特徴

• 187 ページの Arria 10 デバイスでの外部メモリー・インターフェイス I/O ピン

6.7.1 I/O バンク

ハード IP は、垂直 I/O バンクで構成されています。これらのモジュール式 I/O バンクは、大きなインターフェイスを形成するために、ともに作成することができます。



各 I/O バンクは、次のブロックで構成されています。

• エンベデッド・ハード・コントローラー

• ハード・シーケンサー

• 専用 DLL リソース

• 整数 PLL

• OCT キャリブレーション・ブロック

• PHY クロック・ネットワーク

• 4 つの I/O レーン

6.7.1.1 ハードメモリー・コントローラー

Arria 10 のハードメモリー・コントローラーは、高速、高性能、高い柔軟性、面積効率を実現するように設計されています。ハードメモリー・コントローラーは、DDR4、DDR3、および LPDDR3 を含むすべての一般的かつ新たなメモリー規格をサポートします。

高いパフォーマンスは、高度なダイナミック・コマンドおよびデータ・リオーダリング・アルゴリズムを実装することで実現されます。加えて、高速を維持すると同時にメモリー帯域幅の使用率の向上やレイテンシーの短縮のために、デザインに効率的なパイプライン技術を適用しています。ハード・ソリューションは、

高の利用性と時短での市場投入を提供します。コントローラー内部とコントローラーから PHY へのタイミングは、インテルで簡素化されたタイミング・クロージャーによって事前にクローズされています。

コントローラー・アーキテクチャーはモジュラーデザインであり、単一の I/O バンクに適合します。この構造は、ハードディスク・ソリューションから高の柔軟性を提供します。

• 各 I/O バンクは、次のいずれかのバスでコンフィグレーションすることができます。

— メモリー・インターフェイスでのすべてのアドレス / コマンドピンを駆動するコントロール・パス

— DDR 型のインターフェイスでの 32 データ・ピンまでを駆動するデータパス

• メモリー・コントローラーはどの場所でも配置できます。

• 複数のバンクを一つにまとめ、 144 ビットまでの異なる幅のメモリー・インターフェイスが作成できます。

柔軟性を高めるには、ハードメモリー・コントローラーをバイパスし、必要に応じてカスタム IP を使用して達成できます。



図 -127: ハードメモリー・コントローラー・アーキテクチャー

Read / Write Data Buffer

RegisterControl MMR

Data BufferControl

SidebandControl

Global Timer

Burst_genArbiterTiming

Bank PoolBurst

AdapterCommandGenerator

ECC / RMWController

Inpu

t Int

erfac

e / AM

M Ad

apte

r

AFI In

terfa

ce

ハードメモリー・コントローラーは、次のロジックブロックから構成されています。

• コアおよび PHY インターフェイス

• メイン・コントロール・パス

• データ・バッファー・コントローラー

• リードおよびライト・データ・バッファー

コア・インターフェイスは、Avalon® メモリーマップド (Avalon-MM) インターフェイス・プロトコルをサポートします。PHY と通信するインターフェイスは、アルテラ PHY インターフェイス (AFI) ・プロトコルに準拠します。コントロール・パス全体がメイン・コントロール・パスとデータ・バッファー・コントローラーに分割されます。

6.7.1.1.1 ハードメモリー・コントローラーの機能

表 89. Arria 10 ハードメモリー・コントローラーの特長

特徴説明

サポートされるメモリーデバイス次のメモリーデバイスをサポートします。• DDR4 SDRAM• DDR3 SDRAM• 低消費電力用 LPDDR3

メモリー・コントローラーのサポート • カスタム・コントローラー・サポート—ハードメモリー・コントローラーをバイパスし、カスタム・コントローラーを使用することができる設定可能なバイパスモードです。

• ピンポン・コントローラー—ハードメモリー・コントローラーの 2 つのインスタンスが同じアドレス / コマンドピンのセットのタイムシェアを可能にします。

インターフェイス・プロトコル・サポート • Avalon-MM と Avalon-ST インターフェイスをサポートします。• PHY インターフェイスは AFI プロトコルに準拠します。

レートサポートハーフレートまたはクオーターレートで実行するようにコントローラーを設定できます。

コンフィグレーション可能なメモリー・インターフェイス幅

8 ビット・インクリメントで 8 ~ 144 ビットの幅をサポートします。

複数のランクのサポート 4 ランクまでサポートします。

continued...



特徴説明

バースト・アダプターコントローラーのローカル・インターフェイス上で大 255 のバースト長までの任意のサイズのバーストを受け入れ、バーストを効率的にメモリーコマンドにマッピングします。

効率的な適化の機能 • オープンページ・ポリシー—デフォルトでは、データ・トラフィックはすべてのアクセス時にクローズページになります。ただし、コントローラーは受信するデータに基づいてロウを開いた状態に保ち、これにより特にランダム・トラフィックでのコントローラー効率を向上させることができます。

• プリエンプティブ・バンク・マネジメント—コントローラーは早い段階でバンク管理コマンドを発行できるため、リードまたはライトの発生時には必要なロウが開いています。

• データ・リオーダリング—コントローラーはリード / ライトのコマンドを並べ替えます。• 付加レイテンシー—コントローラーは、コマンド効率の向上のために、メモリーバンクに対し

tRCD より優先して ACTIVATE コマンド後に READ/WRITE コマンドを発行できます。

ユーザー要求の優先順位コマンドに優先順位を割り当てることができます。この機能により、レイテンシーの短縮のためにより優先度の高いコマンドを早い段階で発行できます。

スターベーション・カウンター事前定義されたタイムアウト期間後にすべての要求が処理されるようにし、これにより、効率性のためにデータの順序を変更しながら優先順位の低いアクセスが残されません。

アドレス / コマンドバスでのタイミング大コマンド帯域幅を大にするためには、1 つのコントローラー・クロック・サイクルでメモリーコマンド数を倍にできます。• ハーフレートのアドレス / コマンドバス用の Quasi-1T アドレッシング。• クオーターレートのアドレス/コマンドバス用の Quasi-2T アドレッシング。

バンク・インターリービング「ランダム」アドレスに対し、連続的にリード / ライトのコマンドを発行できます。バンクアドレスが正しくサイクルする必要があります。

オンダイ終端コントローラーはメモリーでオンダイ終端信号を制御します。この機能により、信号の整合性が改善し、ボードデザインが簡素化します。

リフレッシュ機能 • ユーザー制御のリフレッシュ・タイミング—必要に応じて、リフレッシュの発生時に制御できます。これにより、重要なリードまたはライト動作がリフレッシュ・ロックアウト時間と衝突するのを防ぐことができます。

• ランクごとのリフレッシュ—それぞれのランクごとでのリフレッシュを可能にします。• コントローラー制御のリフレッシュ

ECC サポート • 8 ビット ECC; シングルエラー訂正、ダブルエラー訂正 (SECDED)。• データビットの一部としてユーザー ECC ビットを介してユーザー ECC がサポートするパス。

省電力機能 • 低消費電力モード ( パワーダウンとセルフ・リフレッシュ )—必要に応じて、メモリーを 2 つの低電力状態の 1 つに配置するためにコントローラーを要求できます。

• 自動パワーダウン—コントローラーがアイドル状態時に、メモリーデバイスをパワーダウン・モードに配置します。アイドル待機時間を設定できます。

• メモリー・クロック・ゲーティング。

モード・レジスター設定メモリー・モード・レジスターにアクセスします。

DDR4 の特徴 • バンクグループのサポート—バンクグループ間の異なるタイミング・パラメーターをサポートします。

• データバス CRC—データバスのエンコードとデコード• コマンド / アドレスのパリティー—コマンドとアドレスバスのパリティーチェック• アラート通知—エラーアラートフラグに応答します。• 多目的レジスターアクセス—シリアル・リードアウト・モードで多目的レジスターアクセスをサ

ポートします。• 細粒度リフレッシュ—1x、2x、4x の固定のリフレッシュ・レートをサポートします。

continued...



特徴説明

• 温度制御リフレッシュ—温度の範囲に応じて、リフレッシュ・レートを調整します。• 低消費電力自動セルフ・リフレッシュ—動作温度に応じてセルフ・リフレッシュ・レートにトリ

ガーする自動調整。• 大限の電力削減。

LPDDR3 の特徴 • ディープ・パワーダウン・モード—メモリーアレイへの電力を排除して大限の電力削減を実現します。デバイスがディープ・パワーダウン・モードに入ると、データは保持されません。

• パーシャル・アレイ・セルフ・リフレッシュ。• バンクごとのリフレッシュ

ZQ キャリブレーション・コマンド DDR3 または DDR4 での長 / 短の ZQ キャリブレーション・コマンドをサポートします。

関連情報203 ページのピンポン PHY IP

ピンポン PHY の概要を提供します。

6.7.1.1.2 メイン・コントロール・パス

メイン・コントロール・パスは、次の機能を有します。

• コマンド処理パイプラインを含んでいます。

• すべてのタイミング・パラメーターを監視します。

• メモリー・アクセス・コマンドの依存関係を追跡します。

• メモリーアクセスの危険性を保護します。

表 90. メイン・コントロール・パス・コンポーネント

コンポーネント説明

入力インターフェイス • ハーフまたはクオーターレートでコアロジックからのメモリー・アクセス・コマンドを受け入れます。• Avalon-MM または Avalon-ST プロトコルを使用します。デフォルトのプロトコルは Avalon-ST です。

入力インターフェイス Avalon-MM との互換性には、コンフィグレーション・レジスターでハードアダプターをイネーブルにします。

• ハードメモリー・コントローラーは、ネイティブ Avalon-ST インターフェイスを有します。Avalon-ST インターフェイスを AMBA AXI にブリッジするために、標準ソフトアダプターをインスタンス化できます。

• すべてのバイパスモードをサポートし、ポート数の小に保つために、すべてのポートリストのスーパーセットは物理的な幅として使用されます。ポートはバイパスモード間で共有されます。

コマンド・ジェネレーターとバーストアダプター

• 入力インターフェイスからコマンドを排出し、タイミング・バンク・プールに供給します。• リード・モディファイ・ライトが必要な場合は、ストリームに必要なリード・モディファイ・ライトのリードおよ

びライトコマンドを挿入します。• バーストアダプターは任意のバースト長をメモリータイプで指定された番号にチョップします。

タイミング・バンク・プール • メモリー・コントローラーの主要コンポーネントです。• パラレルキューをコマンドの依存関係の追跡のために設定します。• 終ディスパッチのためにアービターに追跡されている各コマンドの準備ステータスを通知します。• ビッグ・スコアボード構造。エントリー数は、大 8 つのコマンドを同時に監視する場合は 8 にサイズ設

定されています。• タイミング制約の一部が追跡される間に、メモリーアクセスの危険性 (RAW、WAR よび WAW) を処理

します。• 次のリオーダリング実装でアービターをアシストするための、高い信頼性を有します。

— ロウ・コマンドのリオーダリング ( アクティベートとプリチャージ )。— カラム・コマンド・リオーダリング ( リードおよびライト )。

• プールが満量になると、フロー制御信号がトラフィックを停止するためにアップストリームに戻されます。continued...



コンポーネント説明

アービター • アービトレーション・ルールを実行します。• 後ののアービトレーションを実行してすべてのレディーコマンドからコマンドを選択し、メモリーに選択

したコマンドを発行します。• ハーフレートの Quasi-1T モードとクオーターレートの Quasi-2T モードをサポートします。• Quasi モードでは、ロウコマンドはカラムコマンドとペアである必要があります。

グローバルタイマー次のグローバル・タイミング制約を追跡します。• tFAW—4 つの起動コマンドのみの時間を指定する Four Activates Window パラメータです。• tRRD—異なるバンクへのバック・ツー・バック起動コマンド間の遅延です。• バス・ターンアラウンド・タイム・パラメータの一部です。

MMR/IOCSR • すべてのコンフィグレーション・レジスターのホストです。• Avalon-MM バスを使用してコアと通信します。• コアロジックはすべてのコンフィグレーション・ビットのリードとライトができます。• デバッグバスはこのブロックを介してコアに配線されます。

サイドバンドリフレッシュおよびパワーダウンの機能を実行します。

ECC コントローラー ECC エンコードとデコードがソフトロジックで実行されたとしても、ECC コントローラーはハード・ソリューションでリード・モディファイ・ライトのステートマシンを維持します。(25)

AFI インターフェイスメモリー・コントローラーはこのインターフェイスを使用して PHY と通信します。

6.7.1.1.3 データ・バッファー・コントローラー

データ・バッファー・コントローラーは、次の主な信頼性があります。

• リードおよびライトのデータバッファーへのアクセスを管理します。

— ライトデータを受け入れたとき、またはリードに戻りデータが到着したときに、バッファーへのポインターを格納するデータを提供します。

— ライトデータがメモリーにディスパッチされたとき、またはリードデータがバッファーからリードされてユーザーに送り返されたときに、ドレインポインターを提供します。

• 必要なライト・レイテンシーを満たします。

• ECC のサポートがイネーブルされると、リード・モディファイ・ライの実行のためにメイン・コントロール・パスをアシストします。

データ・リオーダリングは、データ・バッファー・コントローラーとデータ・バッファーを用いて実行されます。

各 I/O バンクは、各バンク内で分割されたデータ・バッファー・レーン用の 2 つのデータ・バッファー・コントローラー・ブロックを含みます。タイミングを向上するために、データ・バッファー・コントローラーを物理的に I/O レーンの近くに配置します。

6.7.1.2 遅延ロックループ

遅延ロックループ (DLL) は、チェーンの遅延が 1 クロックサイクルに等しくなるように、9 ビット遅延チェーンの遅延設定を検出します。

各 I/O バンクは、中心に 800 MHz~1.3 GHz の周波数範囲をサポートする 1 つの遅延ロックループ(DLL) がありますす。

(25) ECC エンコードとデコードは、中央 ECC 計算の場所にデータビットを配線からハード接続を免除するためにソフトロジックで実行されます。中央置へのデータの配線は、モジュラー設計の利点と柔軟性が損なわれます。



DLL のリファレンス・クロックは同じ I/O バンク内の PLL の出力から得られます。DLL はリファレンス・クロックを 8 分周し、launch と measure の 2 つのクロック・パルスを作成します。 launch とmeasure の間の位相差は、リファレンス・クロック・サイクル 1 つです。クロックパルス launch は、遅延チェーンで制御される遅延設定を介して配線されます。遅延 launch は、次に measure と比較されます。

DLL 遅延チェーンの設定は 9 ビット・カウンターからで、遅延 launch と measure が同位相で整列されるまで、遅延時間を変更するために上下に移動します。DLL がロックされると、遅延チェーンを通る遅延は 1 つのリファレンス・クロック・サイクルに等しくなり、遅延設定は DQS 遅延ブロックに送信されます。

6.7.1.3 シーケンサー

シーケンサーは、インターフェイスのキャリブレーションを行うことで高周波のメモリー・インターフェイスの動作を可能にし、伝送遅延によるセットアップおよびホールド要件の変動を補償します。

シーケンサーは、大きな遅延変動が存在するとしても、遅延のキャリブレーションとデータおよびクロック信号の中央揃えの維持に必要なフェーズ設定を決定するために、キャリブレーション・アルゴリズムを実装します。FPGA の I/O のプログラマブル遅延チェーンは、データが中央で維持するように計算された遅延を実装します。

シーケンサーは、すべての I/O バンクに埋め込まれています。シーケンサーは次のコンポーネントで構成されています。

• リード - ライト・マネージャー

• アドレス / コマンド・セットまたは命令 ROM

• PHY、データ、追跡のマネジャーのようなヘルパーモジュール

• リード - ライト・マネジャーで管理されている各ピン単位でのデータパターンとデータ・アウト・バッファー

シーケンサーのすべての主要なコンポーネントは、Avalon バス上に接続され、Nios II サブシステムに制御、可視性、および柔軟性を提供します。



図 -128: シーケンサー

IO48 Sequencer

IO48 Sequencer

IO48 Sequencer

IO48 Sequencer

IO48 Sequencer

IO48 Sequencer

Curre

ntM

irror Bridge

Bridge

External MemoryInterface Microcontroller

IO AUX

x12_checkerCmd_decoder

Inst_ROM (128)

AC ROM (512)

PHY Manager

dqs_en_delay

LFIFO

VFIFO

Postamble_tracking

x1_checker

dq_out_delay

dqs_out_delay

dq_in_delay

dqs_in_delay

write decoder

AC DO ROM (64)

rd pattern RAM (64)

x4

x48

Per bank control Per lane control Per I/O control

87

Avalon BusWrite, Read, Clock, Address[19:0], Write_Data[31:0], Read_Data[31:0]

6.7.1.4 クロックツリー

Arria 10 外部メモリー・インターフェイスの PHY クロック・ネットワークは、1.2 GHz DDR4 メモリー規格をサポートするように設計されています。

前世代のデバイスと比べ、PHY クロック・ネットワークのクロックツリーは短く、ジッターとデューティー・サイクル歪みが少なくなっています。

PHY クロック・ネットワークの構成は次の通りです。

• リファレンス・クロック・ツリー

• PHY クロックツリー

• DQS クロックツリー



図 -129: クロック・ネットワーク・タイプリファレンスクロックツリーは、容易に統合できるようにモジュラー設計を採用しています。

Hard MemoryController and

Sequencer

DLL

I/O Lane

I/O Lane

Phase Align

phy_clk_phslvds fbcore fb

phy_clk[1:0]pa_clkout

I/O PLL

pll ccnt outpll mcnt out

dll clkcore fblvds fb

cascad_outcascad_in

ext_clk

clkpin_in

I/O Center

I/O Bank

Split

ter

Refer

ence

CLK

x8/x9 DQS/DQSB

x16/x18 DQS/DQSB

x16/x18 DQS/DQSB

x8/x9 DQS/DQSB

x8/x9 DQS/DQSB

x8/x9 DQS/DQSB

x32/x36 DQS/DQSB

Clock in pins

Clock out pinsCore reference clock

To core clock networkTo core fb clock network

GPIO register clocksfrom core clock network


PHY C

LK

DQS c

lock t

ree

fbclk_in

core_clk_in[1:0]

core_clk_out[1:0]

pllcout[8:0]pllmoutcoreclk

ioclkin[3:0]

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

I/O Lane

I/O Lane



LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

LVDS/DPALVDS/DPA

6666666

6666

13

48

48

Recovered clock toPCLK network

Only half of therecovered clockconnect to PCLK

2

2

2

2

22

2

2

2

2

2

4

46

2

2

2

666666666666

13

13

48

9

8

2

222

13

48

2

13

Recovered clock toPCLK network

Only half of therecovered clockconnect to PCLK



6.7.1.5 I/O レーン

各 I/O バンク内には I/O レーンが 4 つあります。各 I/O レーンは、同一のリードとライトのデータパスとバッファーを有する 12 個の I/O ピンを備えています。

図 -130: I/O レーン・アーキテクチャー

Avalon-MM DynamicOCT Control

ReadData

Buffer

ReadFIFO

WriteFIFO

WriteData

Buffer

PhaseInterpolator

FIFOControl Post-amble

DQ Delay

DQS Delay

I/O LanePLL

DLL

To buffers

To IO_AUX Avalon bus

To hard logic and core DDIO

Per bit logicPer lane logicPer bank logic

データパスのコンポーネント説明

入力パスキャプチャー・レジスターおよびリード FIFO を含んでいます。

出力または出力イネーブル (oe) パス次で構成されています。• ライト FIFO• クロック・マルチプレクサー• 位相補間—周波数に基づいて約 5 ~10 ps の分解能をサポートします。• ダブル・データレート・コントロール

入力遅延チェーン 0 ~ 625 ps の遅延範囲を有する約 5 ps の分解能をサポートします。

リード / ライト・バッファーライト・データ・バッファーは、コアまたはハードメモリー・コントローラーからデータを取得するためのオプションが組み込まれています。

関連情報General Pin-Out Guidelines for Arria 10 EMIF IP

6.7.1.5.1 DQS ロジックブロック

DQS ロジックブロックは次を含んでいます。

• ポストアンブル・レジスター

• DQS 遅延チェーン

• FIFO コントロール

• マルチランク・スイッチ・コントロール・ブロック



https://www.altera.co.jp/documentation/hco1416492180052.html#hco1416490865242

DQS 遅延チェーン

DQS 遅延チェーンは、DQS 信号に可変遅延を提供し、キャリブレーション中に DQS 信号のタイミングを調整して、DQ キャプチャーの tsetup と thold を大限にすることができます。

遅延値を一定に保つために、DQS 遅延チェーンには次も含まれています。

• 温度と低周波電圧変動を追跡するロジック

• マルチランク・インターフェイスのキャリブレーションされた遅延設定を保持するシャドウレジスター、および DQS 遅延チェーン設定の大 4 つの異なる設定の 1 つへの切り替え。

6.7.2 I/O AUX

各 I/O カラム内に、1 つの I/O AUX ブロックを含んでいます。

• ハード Nios II プロセッサーを含み、エンベデッド・メモリー・ブロックをサポートしています。

• 全体の I/O カラムのキャリブレーション・アルゴリズムを処理します。

• 専用 Avalon インターフェイスを介して各 I/O バンクでシーケンサーと通信します。



図 -131: IO AUX のブロック図

JTAGDebugCore

HardNIOS

Interrupt

Avalon Decoder

SequencerBridge

Generates waitfor NIOS

Avalon Decoder

Avalon Decoder

Avalon Decoder

ConfigurationData Wrapper

IntervalTimer

Avalon Decoder

Async.Clock

CrossingFIFO

Avalon Decoder

Async.Clock

CrossingFIFO

Avalon Decoder

DebugRegisters

RAM

Address Wrapperto use ECC bit for data

Avalon InterconnectMaster 1

Master 2 Slave 4Slave 5

Slave 2 Slave 1

Slave 3

IO AUX

Calib

ratio

n bus

to I/

O ba

nks

CORETo

Signal Tap

To Debug Console

SLD node

SLD Hub

ハード Nios II プロセッサーは、次の動作を実行します。

• シーケンサーでのキャリブレーション作業の設定と開始

• データの収集と処理

• I/O の設定のために終結果を使用

Nios II コードとシーケンサーの両方の組み合わせで、アルゴリズム実装は次のメモリー・インターフェイスの規格でのキャリブレーションをサポートします。

• DDR2、DDR3、および DDR4 SDRAM

• QDR II と QDR IV SRAM

• RLDRAM 3

• LPDDR2 と LPDDR3



注意: インテルは、メモリー・インターフェイスのキャリブレーションで Nios サブシステムの使用を推奨します。

6.8 改訂履歴


2017 年 6 月 2017.06.21 メモリー・インターフェイス・サポートについて、48 ピン以下での I/O バンクがデータピンのみで使用されることを明記する注意を更新。このため、すべての外部メモリー・インターフェイスでは A/C ピンを配置するために少なくとも 1 つの 48 ピン I/O バンクが必要です。

2017 年 3 月 2017.03.15 • ハードメモリー・コントローラーでの Avalon Streaming (Avalon ST) インターフェイス・プロトコルのサポートを削除。

• 商標を「インテル」へ変更。

2016 年 10 月 2016.10.31 F36 パッケージを Arria 10GX デバイスファミリーのバリアントから削除。

2016 年 5 月 2016.05.02 • QDR II、QDR II+および QDR II+ Xtreme SRAM の大周波数を更新。• 大でサポートされる DDR4 SDRAM の周波数を更新。• Arria 10 GT デバイスでの NF40 および UF45 のパッケージのサポートを削除。• 章「 Arria 10 デバイスでの外部メモリー・インターフェイス I/O ピン」に、項「ガイドライ

ン : 外部メモリー・インターフェイスでの I/O バンク 2A の使用」を追加。• HPS ハード・メモリー・コントローラーの LPDDR3 サポートを削除。• 章「 Arria 10 における HPS 外部メモリー・インターフェイスの接続」に、同じデバイス内

で HPS EMIF と非 HPS EMIF を併用する際の制限事項の説明を追加。• F36 と KF40 パッケージ ( GX 570 と GX 660 デバイス ) の ECC 付き DDR4 x40

向けサポートのインターフェイス数を更新。• ECC 付き DDR4 x40 インターフェイスをサポートするための 3V I/O バンクの使用に

ついて、注意と注釈を削除。• HPS EMIF インスタンスが同じデバイス内で使用される際の Arria 10SX デバイスパッ

ケージでサポートされるメモリー・インターフェイス数を示す表を追加。• メイン・コントロール・パス・コンポーネントの表の DDR3 と DDR4 でのバーストチョッ

プ機能を削除。• ハードメモリー・コントローラーの特徴の表の DDR4 ギア・ダウン・モード機能を削除。• ハードメモリー・コントローラーの特徴の表のハードメモリー・コントローラーの DQS の

追跡機能を削除。

2015 年 11 月 2015.11.02 • 各メモリー規格の Altera IP サポートのタイプの表の DDR4、DDR3、および DDR3LSDRAM の BC4 と On-the-fly のサポートを削除。

• 各メモリー規格の Altera IP のサポートのタイプの表の DDR4、DDR3、および DDR3LSDRAM のサポートされる DQ グループを x4/x8 に変更。

• ハードメモリー・コントローラーと IP サポートで LPDDR3 SDRAM を追加。• Arria10 デバイスのデータシートへの「ハードメモリー・コントローラーと Arria10 デバ

イスのデータシートでサポートされるメモリ規格」と「ソフトメモリー・コントローラーでサポートされるメモリー規格」のリンクを追加。

• HPS 用の ECC 付き DDR3 x32、HPS 用の DDR3 x 72 シングルとデュアルランク、HPS 用の ECC 付き DDR4 x32、および DDR3 x72 シングルとデュアル・ランクの表の Arria 10 パッケージサポートを追加。

• 表記を Quartus II から Quartus Prime に変更。

2015 年 6 月 2015.06.15 ハードメモリー・コントローラー・アーキテクチャーの図の DFI ラベルを削除。Arria 10 デバイスは DFI をサポートしていません。

2015 年 5 月 2015.05.15 Arria 10 ハードメモリー・コントローラーでサポートされるメモリー規格のリスト表の DDR3のハーフレートおよびクオーターレートの大周波数を修正。

2015 年 5 月 2015.05.04 Arria 10 デバイスのハードメモリー・コントローラーでサポートされるメモリー規格のリスト表を変更。

continued...




2015 年 1 月 2015.01.23 • Arria 10 デバイスでサポートされるメモリー規格のリスト表を更新。• ハードメモリー・コントローラーと LPDDR3 SDRAM の IP サポートを削除。• RLDRAM 2 のサポートを削除。• QDR II+/II Xtreme SRAM のサポートで QDR II SRAM を含めるために更新。• QDR IV 用のソフトメモリー・コントローラーのサポートを追加。• I/O バンク 2K の使用を含む Arria 10 SX 480 デバイスの F34 パッケージでサポー

トする DDR4 x32 インターフェイス数を明記する脚注を追加。FPGA 用 DDR4 x32 インターフェイスで I/O バンク 2K を使用する場合、HPS は DDR4 x32 インターフェイスにアクセスできません。

• 32 ビット・データと 8 ビット ECC を含む ECC 付き DDR3 と DDR4 x32 インターフェイスを明記する情報を追加。

• Nios サブシステムのハードおよびソフトの箇所の情報を削除。Arria 10 のハードメモリー・コントローラー IP は、Nios II プロセッサーのみを使用して外部メモリー・インターフェイスのキャリブレーションを実行します。

2014 年 8 月 2014.08.18 • DDR4 SDRAM のハードメモリー・コントローラーのハーフレートのサポートを削除。• ハードメモリー・コントローラーと DDR3U SDRAM の IP サポートを削除。• QDR II + SRAM および QDR II Xtreme SRAM でのソフトメモリー・コントローラー

のフルレートのサポートを追加。• HPS でサポートされる外部メモリー規格のリストを更新。• U19 パッケージでサポートされる DDR3 x72 ( シングルランク ) メモリー・インターフ

ェイス数を更新。• HPS での 3 V I/O バンクの使用についての注意を削除。HPS の場合、3 V I/O バンク

は、外部メモリー・インターフェイスで使用されていません。• Arria 10 SX デバイスでサポートされる DDR3 x72 ( デュアルランク ) メモリー・イン

ターフェイス数を更新。• Arria 10 GT 1150 デバイスの NF45 パッケージでサポートされる DDR4 x32 (ECC

付き ) メモリー・インターフェイス数を更新。• QDR II + SRAM でのソフトメモリー・コントローラー IP のサポートを追加。• RLDRAM3 サポートがソフトメモリー・コントローラーでのハード PHY を使用すること

を明記し、追加。• 精度の向上と情報の補足を追加するためにハードメモリー・コントローラーの機能の一覧

表を更新。• すべての I/O バンクが外部メモリー・インターフェイスに利用可能であることを明確にす

るために、外部メモリー・インターフェイースのパッケージのサポートのリスト・トピックの前にメモを追加。

• 外部メモリー・インターフェイス・ピンのガイドラインと DDR4 での外部メモリー・インターフェイスの実装例を外部メモリー・インターフェイス・ハンドブックへ移動。

2013 年 12 月 2013.12.10 HPS メモリー規格のサポートを LPDDR2 から LPDDR3 へ更新。

2013 年 12 月 2013.12.02 初版



7 Arria 10 デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード

この章では、Arria 10 デバイスでのコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレードについて説明します。



• Arria 10 デバイス・データシートサポートされているすべてのコンフィグレーション手法の圧縮されていない .rbf ファイルサイズ、FPP DCLK-to-DATA [] 比率、およびタイミング・パラメーターについて、詳しい情報を提供します。

• PLLs and Clock Networks Chapter of the Arria 10 Transceiver PHY User GuideArria 10 デバイスが通常動作状態でパワーアップされている際の使用されていないトランシーバー・チャネルのコンフィグレーションの必要性について、詳しい情報を提供します。

7.1 エンハンスト・コンフィグレーションおよびプロトコルを介したコンフィグレーション

表 91. Arria 10 デバイスのコンフィグレーション・スキームと機能Arria 10 デバイスは、1.8 V のプログラミング電圧および多様なコンフィグレーション・モードをサポートしています。

スキームデータ幅最大クロックレート(MHz)

最大データレート

(Mbps)(26)

圧縮復元デザイン・セキュリティ

ー(27)

パーシャルリコンフィグレーション

(28)

リモート・システム・アッ

プデート

JTAG 1 ビット 33 33 — — 可能 (29) —

EPCQ-L コンフィグレーション・デバイスを介したアクティブシリアル (AS)

1 ビット、4 ビット

100 400 可能可能可能(29) 可能

continued...

(26) 圧縮あるいはデザイン・セキュリティー機能のいずれかを有効にすると、大データレートに影響を与えます。詳細については、 Arria 10 デバイスのデータシートを参照してください。

(27) 暗号化と圧縮を同時に使用することはできません。

(28) パーシャル・リコンフィグレーションは、デバイスファミリーの高度な機能です。パーシャル・リコンフィグレーションを使用される場合は、インテルまでお問い合わせください。

(29) パーシャル・リコンフィグレーションは、内部ホストとしてコンフィグレショーンされている場合のみ

A10-HANDBOOK | 2017.06.21





https://www.altera.co.jp/documentation/nik1398707230472.html#dri1470844801638




スキームデータ幅最大クロックレート(MHz)

最大データレート

(Mbps)(26)

圧縮復元デザイン・セキュリティ

ー(27)

パーシャルリコンフィグレーション

(28)

リモート・システム・アッ

プデート

CPLD または外部マイクロコントローラーを介したパッシブシリアル (PS)

1 ビット 100 100 可能可能可能(29) パラレル・フラッシュ・ロ

ーダー(PFL) IP

コア

CPLD または外部マイクロコントローラーを介した高速パッシブパラレル (FPP)

8 ビット 100 3200 可能可能可能 (30) PFL IP コア

16 ビット可能可能


HPS を介したコンフィグレーション

16 ビット 100 3200 可能可能可能 —


CvP (Configurationvia Protocol)(PCIe)

×1、×2、×4、×8 レー

ン

— 8000 可能可能可能(29) —

CvP (Configuration via Protocol) を使用して PCIe を介して Arria 10 デバイスをコンフィグレーションすることができます。Arria 10 CVP の実装は、PCIe 100 ms のパワーアップからアクティブまでの時間要件に準拠しています。

関連情報インテル FPGA のユーザーガイドにおける CvP (Configuration via Protocol) の実装

CvP コンフィグレーション手法について、詳しい情報を提供します。

7.2 コンフィグレーション手法

この項では、AS、PS、FPP、および JTAG のコンフィグレーション手法について説明します。

関連情報• Configuration via Protocol (CvP) Implementation in インテル FPGAs User Guide

CvP コンフィグレーション手法について、詳しい情報を提供します。

• パーシャル・コンフィグレーションでのデザイン・プランニングパーシャル・コンフィグレーションについて、詳しい情報を提供します。

(26) 圧縮あるいはデザイン・セキュリティー機能のいずれかを有効にすると、大データレートに影響を与えます。詳細については、 Arria 10 デバイスのデータシートを参照してください。

(27) 暗号化と圧縮を同時に使用することはできません。

(28) パーシャル・リコンフィグレーションは、デバイスファミリーの高度な機能です。パーシャル・リコンフィグレーションを使用される場合は、インテルまでお問い合わせください。

(30) 大 100 MHz のクロックレートでサポートされています。

7 Arria 10 デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレードA10-HANDBOOK | 2017.06.21




https://www.altera.co.jp/documentation/jbr1437426657605.html#jka1466533251124

7.2.1 アクティブシリアル (AS) コンフィグレーション

図 -132: AS コンフィグレーション手法における EPCQ-L プログラミングの概要

FPGAEPCQ-L

Configuration Data SFL

Quartus PrimeSoftware

using JTAG

AS コンフィグレーション手法では、コンフィグレーション・データは、EPCQ-L のコンフィグレーション・デバイス内に格納されています。EPCQ-L のデバイスのインシステムは、SFL ( シリアル・フラッシュ・ローダー ) IP コアで JTAG インターフェイスを使用してプログラミングできます。SFL は、JTAG インターフェイスと EPCQ-L デバイス間で FPGA 内のブリッジとして機能します。Arria 10 デバイスでの ASメモリー・インターフェイス・ブロックは、コンフィグュレーション・プロセスを制御します。

AS コンフィグレーション手法は、AS x1 (1 ビットのデータ幅 ) と AS x4 (4 ビットのデータ幅 ) モードをサポートしています。AS x4 モードでは、AS x1 モードよりも 4 倍速のコンフィグレーション時間を提供します。AS コンフィグレーション手法では、Arria 10 デバイスはコンフィグレーション・インターフェイスを制御します。

注意: SFL を使用するアクティブ・シリアル・プログラミングの場合、プログラマーが EPCQ-L ID を読み出せるように、MSEL ピンをアクティブシリアル設定に設定する必要があります。

関連情報• Arria 10 Device Datasheet

Provides more information about the AS configuration timing.

• AN 370: Using the Serial Flash Loader with the Quartus Prime Software

• Nios II Flash Programmer User Guide

• EPCQ-L Serial Configuration Devices Datasheet

• EPCQ-L Device Package InformationEPCQ-L パッキング仕様、熱抵抗、寸法について、詳しい情報を提供します。

7.2.1.1 DATA クロック (DCLK)

Arria 10 デバイスは、シリアル・インターフェイスにタイミングを提供するシリアルクロックの DCLK を生成します。AS コンフィグレーション手法では、Arria 10 デバイスは、DCLK の立ち下がりエッジでコントロール信号を駆動し、このクロックピンの次の立ち下がりエッジでコンフィグレーション・データをラッチします。

AS コンフィグレーション手法でサポートされる大 DCLK 周波数は、100 MHz です。CLKUSR または内蔵オシレーターを使用して、DCLK をソースすることができます。内蔵オシレーターを使用する場合は、 Quartus Prime ソフトウェアの Configuration ページの Device and Pin Options ダイアログボックスから、12.5、25、50、または 100 MHz のクロックを選択することができます。

パワーアップ後、DCLK はデフォルトにより 12.5 MHz の内蔵オシレーターで駆動されます。Arria 10デバイスは、プログラミング・ファイルでオプションビットを読み出すことで使用するクロックソースと周波数を決定します。





http://www.altera.com/literature/ug/ug_nios2_flash_programmer.pdf

https://www.altera.co.jp/documentation/wtw1396921531042.html#wtw1396921651224

http://wl.altera.com/support/devices/packaging/specifications/pkg-pin/dev-package-listing.jsp?device=EPCQ-L

関連情報Arria 10 Device Datasheet

Provides more information about the DCLK frequency specification in the ASconfiguration scheme.

7.2.1.2 アクティブ・シリアル・シングルデバイス・コンフィグレーション

Arria 10 デバイスをコンフィグレーションするには、次の図に示すように、デバイスをクワッドシリアル・コンフィグレーション (EPCQ-L) に接続します。

図 -133: シングルデバイス AS x1 モード・コンフィグレーション

DATADCLK

nCSASDI

AS_DATA1DCLKnCSO[0] ASDO

EPCQ-L Device FPGA Device

10 kΩ10 kΩ10 kΩ

VCCPGM

GND

nCEO

nCE

nSTATUS

nCONFIGCONF_DONE N.C.

MSEL[2..0]

CLKUSR

VCCPGM VCCPGM

1.8 Vの電源で VCCPGM にプルアップ抵抗を接続します。

詳細については、MSEL ピンの設定を参照してください。

コンフィグレーション時にDCLKを駆動する外部クロックソースを供給するためにCLKUSRピンを使用することができます。




図 -134: シングルデバイス AS x4 モード・コンフィグレーション

AS_DATA0/ASDOAS_DATA1

AS_DATA2AS_DATA3

DCLKnCSO[0]

EPCQ-L Device FPGA Device

10 kΩ10 kΩ10 kΩ

VCCPGM

GND

nCEO

nCE

nSTATUS

nCONFIGCONF_DONE N.C.

MSEL[2..0]

CLKUSR

VCCPGM VCCPGM

DATA0DATA1DATA2DATA3

DCLKnCS

詳細については、MSEL ピンの設定を参照してください。

コンフィグレーション時にDCLK を駆動する外部クロックソースを供給するためにCLKUSRピンを使用することができます。

1.8 Vの電源でVCCPGM にプルアップ抵抗を接続します。

7.2.1.3 アクティブ・シリアル・マルチデバイス・コンフィグレーション

チェーンに接続されている複数のデバイスを設定することができます。AS x1 モードでは、マルチデバイス・コンフィグレーションのみをサポートしています。

チェーンの初のデバイスは、コンフィグレーション・マスターです。チェーン内の次のデバイスは、コンフィグレーション・スレーブです。



7.2.1.3.1 ピン接続とガイドライン

このコンフィグレーションの設定は、次のピン接続とガイドラインに従って行います。

• AS コンフィグレーション手法の選択は、チェーン内の初のデバイスの MSEL ピンを接続して行います。チェーン内の次のデバイスはそれらの MSEL ピンを接続し、PS コンフィグレーション手法を選択します。PS コンフィグレーションをサポートするその他のインテルデバイスも、コンフィグレーション・スレーブとしてチェーンの一部になります。

• チェーン内のすべてのデバイスの次のピンをともに接続します。

— nCONFIG

— nSTATUS

— DCLK

— DATA[]

— CONF_DONE

CONF_DONE 、nSTATUS、および nCONFIG を一緒に接続することで、デバイスは初期化と同時にユーザーモードになります。チェーン内のいずれかのデバイスがエラーを検出した場合、コンフィグレーションはチェーン全体で停止され、すべてのデバイスをリコンフィグレーションする必要があります。例えば、チェーンでの初のデバイスが nSTATUS ピンでエラーをフラグする場合、そのnSTATUS ピンを Low にプルダウンしてチェーンをリセットします。

• シグナル・インテグリティーおよびクロックスキューの問題を防ぐために、DCLK と DATA[] が4 つのデバイスごとにバッファーされているかを確認します。

7.2.1.3.2 複数のコンフィグレーション・データの使用

複数のコンフィグレーション・データを使用して、チェーン内の Arria 10 デバイスを複数設定するには、デバイスを次の図のように EPCQ-L デバイスに接続します。

図 -135: チェーン内の両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス AS コンフィグレーション　

DATADCLK

nCSASDI

EPCQ-L Device FPGA Device Master FPGA Device Slave

GND

nCE nCEO

nSTATUSCONF_DONE

DATA0DCLK

nCEO

nSTATUSCONF_DONE

10 kΩ

nCONFIG nCONFIGnCE

MSEL [2..0]

AS_DATA1DCLK

nCSO[0]ASDO

VCCPGM

MSEL[2..0]

CLKUSR

VCCPGM VCCPGM

VCCPGM10 kΩ 10 kΩ

10 kΩ

別のデバイスのnCEピンに信号を供給していない場合、nCEOピンは未接続のままにするか、またはユーザーI/Oピンとして使用できます。

POR遅延設定に基づいて適切なMSEL設定については、PS方式とスレーブデバイスMSEL設定を設定します。

詳細については、 MSELピンの設定を参照してください。

コンフィグレーション時にDCLKを駆動する外部クロックソースを供給するためにCLKUSRピンが使用できます。

バッファー

AS_DATA1 またはDATA0 、およびDCLK（ 4つのデバイスごとに）のためのFPGAマスタおよびスレーブデバイスの間のリピーターバッファーを接続します。

1.8 Vの電源でVCCPGM Vにプルアップ抵抗を接続します。



デバイスがコンフィグレーションを完了すると、nCEO ピンは Low にリリースされ、チェーン内の次のデバイスの nCE ピンをアクティブにします。コンフィグレーションは、1 クロックサイクルで 2 番目のデバイスに対して自動的に開始されます。

7.2.1.4 複数の EPCQ-L デバイスとのアクティブ・シリアル・コンフィグレーション

Arria 10 デバイスは、コンフィグレーションおよびリモート・システム・アップグレードのための 3 つのEPCQ-L デバイスをサポートしています。

Arria 10 デバイスごとに 3 つの EPCQ-L デバイスまで使用することができます。各 EPCQ-L デバイスは専用の nCSO ピンを接続しますが、次の図で示すように他のピンを共有しています。



図 -136: 複数の EPCQ-L デバイスとの AS コンフィグレーション


DCLKnCS

EPCQ-L 0


DCLKnCS

EPCQ-L 1


DCLKnCS

EPCQ-L 2

AS_DATA0/ASDOAS_DATA1AS_DATA2AS_DATA3

DCLKnCS[0]

FPGA

nCS[1]nCS[2]

CON

FDO

NE

nSTATUS

nCE

nCEO

VCCPGMVCCPGM

MSEL[2:0]

10 KΩ10 KΩ

10 KΩ

Quartus Prime ソフトウェアを使用して EPCQ-L デバイスの数を選択できます。

7.2.1.5 EPCQ-L デバイスの使用

EPCQ-L デバイスは、AS x1 および AS x4 モードをサポートしています。

注意: Arria 10 デバイスは、 EPCQ-L デバイスのみサポートしています。



各 Arria 10 デバイスは、3 つの nCSO ピン—nCSO[2..0]を備えています。これにより、Arria 10 デバイスが 3 つの EPCQ-L デバイスへの接続を可能にします。

3 つの EPCQ-L デバイスへの接続の利点は、次の通りです。

• リモート・システム・アップグレード用の複数の設計ファイルの保存機能を有します。

• 使用可能な大の単一 EPCQ-L デバイスを超えるストレージの増加が可能です。

関連情報• EPCQ-L Serial Configuration Devices Datasheet

• EPCQ-L Device Package InformationEPCQ-L パッキング仕様、熱抵抗、寸法について、詳しい情報を提供します。

7.2.1.5.1 ディスプレイ・デバイスの制御

コンフィグレーション時に、 Arria 10 デバイスは、nCSO 出力ピンを Low に駆動することで EPCQ-Lデバイスをイネーブルし、EPCQ-L デバイスのチップセレクト (nCS) ピンに接続します。。Arria 10 デバイスは、動作コマンドを送信し、EPCS または EPCQ デバイスにアドレス信号を読み込むためにDCLK と ASDO ピンを使用しています。 EPCS デバイスは Arria 10 デバイスの AS_DATA [] 入力に接続し、シリアルデータ出力（DATA []）ピンは、上のデータを提供しています。

注意: EPCS ピンの制御を取得する場合、nCONFIG ピンを Low に保ち、nCE ピンを High にプルアップします。これにより、デバイスピンをセットし、AS コンフィグレーション・ピンとしてトライステートになります。

7.2.1.5.2 トレース長のガイドライン

大トレース長は、次の表で示す通り、シングルデバイスとマルチデバイスの AS コンフィグレーションのセットアップの両方に適用されます。トレース長は Arria 10 デバイスから EPCQ-L デバイスまでの長さです。

注意: ボードレベルの DCLK と AS_DATA [3..0]トレース長の大スキューは、400 ps 以下でなければなりません。

表 92. Arria 10 デバイスでの AS x1 と x4 コンフィグレーションの最大トレース長

Arria 10 デバイスの AS ピン最大のボードトレース長 ( インチ )

12.5 / 25 / 50 MHz 100 MHz

DCLK 10 6

AS_DATA[3..0] 10 6

nCSO[2..0] 10 6

関連情報AS Timing Parameters in Arria 10 Device Datasheet

データ・セットアップ時間およびホールドタイム要件について詳しい情報を提供します

7.2.1.5.3 EPCQ-L デバイスのプログラミング

EPCQ-L デバイス・イン・システムは、インテル FPGA ダウンロード・ケーブルを使用してプログラミングができます。あるいは、SRunner ソフトウェア・ドライバーとともにマイクロプロセッサーを使用することでも EPCQ-L をプログラムすることが可能です。



https://www.altera.co.jp/documentation/wtw1396921531042.html#wtw1396921651224

http://wl.altera.com/support/devices/packaging/specifications/pkg-pin/dev-package-listing.jsp?device=EPCQ-L


インシステム・プログラミング(ISP)は、AS プログラミング・インターフェイスまたは JTAG インターフェイスのいずれかを使用して、EPCQ-L をプログラムするためのオプションを提供しています。AS プログラミング・インターフェイスを使用すると、コンフィグレーション・データは、 Quartus Prime ソフトウェアまたはサポートされている任意のサードパーティーのソフトウェアで EPCQ-L にプログラムされます。JTAG インターフェイスを使用すると、JTAG インターフェイスと EPCQ-L 間のブリッジを形成するために、SFL ( シリアル・フラッシュ・ローダー ) IP コアと呼ばれるインテル FPGA IP を Arria 10 デバイスにダウンロードする必要があります。これにより、EPCQ-L は JTAG インターフェイスを使用し、直接プログラムすることができます。

関連情報• AN 370: Using the Parallel Flash Loader with the Quartus Prime Software

• AN 418: SRunner: An Embedded Solution for Serial Configuration DeviceProgramming

• Nios II Flash Programmer User Guide

JTAG インターフェイスを使用した EPCQ-L のプログラミング

JTAG インターフェイスを使用して EPCQ-L デバイスをプログラムするには、デバイスを次の図のように接続します。

図 -137: JTAG インターフェイスを使用した EPCQ-L のプログラミングの接続セットアップ

DATA0DATA1DATA2DATA3DCLKnCS

FPGA Device

1 kΩ

GND

nCE

TCKTDO

TMSTDI

MSEL[2..0]

nSTATUSCONF_DONEnCONFIG

AS_DATA0/ASDOAS_DATA1AS_DATA2AS_DATA3DCLKnCSO[0]

CLKUSR

Serial Flash

Loader

VCCPGM

VCCPGM VCCPGM

Pin 1

Download Cable10-Pin Male Header

(JTAG Mode) (Top View)

EPCQ-L Device

10 kΩ 10 kΩ 10 kΩ

VCCPGM VCCPGM

GND GND

VCCPGM

1.8 V の電源で VCCPGM Vにプルアップ抵抗を接続します。

抵抗値の範囲は1kΩから10kΩまでです。セットアップのための抵抗値を選択するために、シグナル・インテグリティー解析を実行します。

詳細については、MSELピンの設定を参照してください。

EPCQ-L および10ピンヘッダーの間のブリッジを形成するために、デザインにSFL をインスタンス化します。

コンフィグレーション時に DCLK を駆動する外部クロックソースを供給するためにCLKUSR ピンを使用します。

アクティブ・シリアル・インターフェイスを使用した EPCQ-L のプログラミング

AS インターフェイスを使用して EPCQ-L デバイスをプログラムするには、次の図のようにデバイスを接続します。




http://www.altera.com/literature/an/an418.pdf


http://www.altera.com/literature/ug/ug_nios2_flash_programmer.pdf

図 -138: AS インターフェイスを使用した EPCQ-L のプログラミングの接続セットアッププログラマーは、AS ヘッダーの使用により、DATA0 上のに EPCQ-L に動作コマンドとコンフィグレーション・ビットをシリアル送信します。

DATA0DATA1

DATA3DCLK

nCS

DATA2

FPGA Device

AS_DATA0/ASDOAS_DATA1AS_DATA2AS_DATA3DCLKnCSO[0]

EPCQ-L Device

nCE

MSEL[2..0]

nCONFIGnSTATUS nCEOCONF_DONE

10 kΩ10 kΩ 10 kΩ

10 kΩ

Pin 1

Download Cable (AS Mode)

10-Pin Male Header

N.C.

CLKUSR

VCCPGM

VCCPGM

VCCPGMVCCPGM

GND

1.8 Vの電源でVCCPGM Vにプルアップ抵抗を接続します

コンフィグレーション時にDCLKを駆動する外部クロックソースを供給するためにCLKUSRピンを使用します。

ダウンロードケーブルのVCC(TRGT) を VCCPGM


にパワーアップ

EPCQ-L デバイスをプログラミングする場合、ダウンロード・ケーブルは nCE ピンが High に駆動することで、AS インターフェイスへのアクセスをディスエーブルします。また、リセットステージで Arria 10デバイスを保持するため、nCONFIG ラインも Low にプルダウンされます。プログラミングが完了すると、ダウンロード・ケーブルは、nCE と nCONFIG をリリースし、プルダウンとプルアップ抵抗はピンをそれぞれ GND と V CCPGM に駆動することができます。

ダウンロード・ケーブルを使用した EPCQ-L のプログラミング中に、DATA0 は、プログラミング・データ、動作コマンド、およびアドレス情報をダウンロード・ケーブルから EPCQ-L に転送します。ダウンロード・ケーブルを使用した EPCQ-L の検証中に、DATA1 は、プログラミング・データをダウンロード・ケーブルに逆転送します。



7.2.2 パッシブシリアル (PS) コンフィグレーション

図 -139: PS コンフィグレーション手法におけるフラッシュ・プログラミングの概要

CPLD

CFI FlashMemory

FPGAConfiguration Data

CommonFlashInterface

PFL


using JTAG

FPGA Not Used forFlash Programming

PS コンフィグレーション手法では、外部ホストを使用しています。マイクロプロセッサー、MAX II デバイス、MAX V デバイス、またはホスト PC を外部ホストとして使用することができます。

外部ホストを使用して、フラッシュメモリーなどの外部ストレージからコンフィグレーション・データのFPGA への転送を制御することができます。コンフィグレーション・プロセスを制御するデザインは、外部ホストにあります。

コンフィグレーション・データは、Programmer Object ファイル(.pof)、 .rbf 、 .hex 、または .ttfに格納することができます。 .rbf 、 .hex 、または .ttf でコンフィグレーション・データを使用している場合、初に各データバイトの LSB を送信します。例えば、 .rbf がバイトシーケンス02 1B EE 01 FA を含んでいる場合、デバイスに送信されるシリアルデータは、0100-00001101-1000 0111-0111 1000-0000 0101-1111 でなければなりません。

PFL IP コアを MAX II または MAX V デバイスとともに使用して、フラッシュメモリー・デバイスからのコンフィグレーション・データの読み出しや Arria 10 デバイスのコンフィグレーションができます。

PC ホストでは、インテル FPGA ダウンロード・ケーブルを使用して、PC をデバイスに接続します。

コンフィグレーション・データは、デバイスの DATA0 ピンにシリアルにシフトされます。

Quartus Prime プログラマーを使用して、CLKUSR ピンがイネーブルされる場合、使用中のデバイスを初期化するためにピンのクロックソースを提供する必要はありません。

関連情報• Arria 10 ハード・プロセッサー・システム・テクニカル・リファレンス・マニュアル ( 英語版 )

HPS を介したコンフィグレーションについて、詳しい情報を提供します。

• Parallel Flash Loader IP Core User Guide

7.2.2.1 外部ホストを使用したパッシブ・シリアル・シングルデバイスのコンフィグレーション

Arria 10 デバイスを設定するには、デバイスを次の図のように外部ホストに接続します。



https://www.altera.co.jp/documentation/sfo1410070178831.html#sfo1410070173557

https://www.altera.co.jp/documentation/sss1411439280066.html#sss1411450059290

図 -140: 外部ホストを使用したシングルデバイスでの PS コンフィグレーション

External Host(MAX II Device, MAX V Device, orMicroprocessor

CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device

Memory

ADDR

GND

10 kΩ

DCLK

nCEO N.C.

MSEL[2..0]

DATA0

10 kΩ

VCCPGMVCCPGM

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスおよび外部ホスト上のI/OのV 仕様を満たすのに十分な高さでなければなりません。インテルは、 VCCPGM とのすべてのコンフィグレーション・システム I/Oをパワーアップすることを推奨します。

nCEOピンは、別のデバイスのnCEピンに信号を供給していない場合は、未接続のままにするか、またはユーザーI/Oピンとして使用できます。


7.2.2.2 インテル FPGA ダウンロード・ケーブルを使用したパッシブ・シリアル・シングルデバイス・コンフィグレーション

Arria 10 デバイスを設定するには、デバイスを次の図のようにダウンロード・ケーブルに接続します。

図 -141: 外部ホストを使用したシングルデバイスでの PS コンフィグレーション

Download Cable 10-Pin Male Header

(PS Mode)

VCCPGM VCCPGM VCCPGM VCCPGM VCCPGM

VCCIO

FPGA Device

DCLK

nCONFIG

CONF_DONE

ShieldGND

10 kΩ

nSTATUS

DATA0 Pin 1

nCEGND

GND

nCEO N.C.

MSEL[2..0]

10 kΩ 10 kΩ 10 kΩ 10 kΩ

ダプルアップ抵抗をウンロードケーブルと同じ電源電圧（VCCIO ）に接続します。


ダウンロード・ケーブルは、ボード上の唯一のコンフィグレーション方式の場合にのみ、 DATA0とDCLKのプルアップ抵抗が必要です。これは、DATA0とDCLKは、コンフィグレーション後にフローティング状態のままにされていないことを保証します。例えば、 MAX II デバイス、MAX Vデバイス、またはマイクロプロセッサーを使用している場合、 DATA0 とDCLKのプルアップ抵抗は必要ありません。

7.2.2.3 パッシブ・シリアル・マルチデバイス・コンフィグレーション

チェーンに接続された複数の Arria 10 デバイスを設定することができます。






— nCONFIG

— nSTATUS

— DCLK

— DATA0

— CONF_DONE

　　　

CONF_DONE および nSTATUS を一緒に接続することで、デバイスは初期化と同時にユーザーモードになります。チェーン内のいずれかのデバイスがエラーを検出した場合、コンフィグレーションはチェーン全体で停止され、すべてのデバイスをリコンフィグレーションする必要があります。例えば、チェーンでの初のデバイスが nSTATUS ピンでエラーをフラグする場合、その nSTATUS ピンを Low にプルダウンしてチェーンをリセットします。

• 同じコンフィグレーション・データを使用してチェーン内のデバイスをコンフィグーションしている場合、デバイスは同じパッケージと密度である必要があります。

7.2.2.3.2 複数のコンフィグレーション・データの使用

複数のコンフィグレーション・データを使用して、チェーン内の Arria 10 デバイスを複数設定するには、デバイスを次の図のように EPCQ-L デバイスに接続します。

注意: FPP×8 コンフィグレーションモードを使用する場合、DATA[7..0]ピンを使用してください。FPP x16コンフィグレーション・モードを使用する場合、DATA[15..0]ピンを使用してください。FPP x32 のコンフィグレーション・モードを使用している場合、DATA[31..0]ピンを使用してください。デフォルトでは、nCEO ピンは Quartus Prime ソフトウェアでディスエーブルされています。マルチ・デバイス・コンフィグレーション・チェーンでは、 Quartus Prime ソフトウェアでの nCEO ピンをイネーブルする必要があります。それ以外の場合、デバイスのコンフィグレーションが失敗する可能性があります。

図 -142: 両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス PS コンフィグレーション

External Host (MAX II Device, MAX V Device, orMicroprocessor

CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device 1

Memory

ADDR

GND

10 kΩ 10 kΩ10 kΩ

DCLK

nCEO

MSEL[2..0]

VCCPGMVCCPGM

CONF_DONEnSTATUSnCE

DATA0nCONFIG

FPGA Device 2

DCLK

nCEO N.C.

MSEL[2..0]

DATA0

.VCCPGM

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 V CCPGM は、デバイスおよび外部ホスト上のI/Oの VIH仕様に適合するよう十分な高さが必要です。インテルは、 V CCPGMとのすべてのコンフィグレーション・システム I/Oをパワーアップするすることを推奨します。

別のデバイスのnCEピンに信号を供給していない場合、 nCEOピンは未接続のままにするか、ユーザーI/Oピンとして使用できます。

詳細については、MSELピンの設定を参照してください。

デバイスがコンフィグレーションを完了すると、nCEO ピンは Low にリリースされ、チェーン内の次のデバイスの nCE ピンをアクティブにします。コンフィグレーションは、自動的に 2 番目のデバイスのために開始されます。　



7.2.2.3.3 シングル・コンフィグレーション・データの使用

単一のコンフィグレーション・データを使用して、チェーン内の Arria 10 デバイスを複数を設定するには、デバイスを次の図のように外部ホストに接続します。

注意: デフォルトでは、nCEO ピンは Quartus Prime ソフトウェアでディスエーブルされています。マルチデバイス・コンフィグレーション・チェーンでは、 Quartus Prime ソフトウェアでの nCEO ピンをイネーブルする必要があります。それ以外の場合、デバイスのコンフィグレーションが失敗する可能性があります。

図 -143: 両デバイスが同じコンフィグレーション・データのセットを受信する場合のマルチデバイス PS コンフィグレーション　

External Host(MAX II Device, MAX V Device, orMicroprocessor

FPGA Device 1

Memory

ADDR

GND

CONF_DONEnSTATUSnCE

DATA0nCONFIGDCLK

nCEO

MSEL[2..0]

VCCPGMVCCPGM

FPGA Device 2

nCEON.C.

MSEL[2..0]

N.C.

DATA010 kΩ10 kΩ

GND

CONF_DONEnSTATUSnCE

DATA0nCONFIGDCLK

.

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスおよび外部ホスト上のI/OのVIH 仕様に適合するよう十分な高さが必要です。インテルは、 V CCPGMとのすべてのコンフィグレーション・システム I/Oをパワーアップするすることを推奨します。


nCEOピンは未接続のままにするか、ユーザーI/Oピンとして使用できます。

チェーン内のデバイスの nCE ピンは GND に接続されており、これらのデバイスのコンフィグレーションで開始と終了が同時に設定できます。

7.2.2.3.4 PC ホストとダウンロード・ケーブルの使用

複数の Arria 10 デバイスを設定するには、デバイスを次の図のようにダウンロード・ケーブルに接続します。




図 -144: インテル FPGA ダウンロード・ケーブルを使用したマルチデバイス PS コンフィグレーション

FPGA Device 1

FPGA Device 2

nCE

nCONFIG

CONF_DONE

DCLK

nCE

nCONFIG

CONF_DONE

DCLK

nCEO

GND

(PS Mode)

VCCPGM

VCCPGM

VCCPGM

VCCPGM

VCCPGMnSTATUS

nSTATUS

DATA0

DATA0

GND

10 kΩ

10 kΩ

Pin 1

Download Cable10-Pin Male Header

nCEO N.C.

GNDMSEL[2..0]

MSEL[2..0]

VCCPGM

10 kΩ

10 kΩ

10 kΩ


プルアップ抵抗をダウンロードケーブルとして同じ電源電圧（ VCCIO）に接続します。

ダウンロード・ケーブルは、ボード上の唯一のコンフィグレーション方式の場合のみ、 DATA0 およびDCLKのプルアップ抵抗が必要です。これは、DATA0とDCLKは、コンフィグレーション後にフローティング状態のままにされていないことを保証します。例えば、コンフィレーションデバイスを使用している場合、 DATA0 とDCLKのプルアップ抵抗は必要ありません。

デバイスがコンフィグレーションを完了すると、nCEO ピンは Low にリリースされ、チェーン内の次のデバイスの nCE ピンをアクティブにします。コンフィグレーションは、自動的に 2 番目のデバイスのために開始されます。　

7.2.3 ファースト・パッシブ・パラレル (FPP) コンフィグレーション

図 -145: FPP コンフィグレーション手法におけるフラッシュ・プログラミングの概要

CPLD

CFI FlashMemory

FPGAConfiguration Data

CommonFlashInterface

PFL


using JTAG

FPGA Not Used forFlash Programming

FPP コンフィグレーション手法は、マイクロプロセッサー、 MAX® II デバイス、または MAX V デバイスなどの外部ホストを使用します。この手法は、Arria 10 デバイスの設定への速の方法です。FPP コンフィグレーション手法では、8-、16-、32 ビットのデータ幅をサポートしています。

外部ホストを使用して、フラッシュメモリーなどの外部ストレージからコンフィグレーション・データのFPGA への転送を制御することができます。コンフィグレーション・プロセスを制御するデザインは、外部ホストにあります。コンフィグレーション・データは、Raw Binary ファイル(.rbf)、16 進( インテル形式 ) ファイル(.hex)、または .ttf に格納することができます。

PFL IP コアを MAX II または MAX V デバイスとともに使用して、フラッシュメモリー・デバイスからのコンフィグレーション・データの読み出しや Arria 10 デバイスのコンフィグレーションができます。



注意: CONF_DONE ピンが High になった後、FPP コンフィグレーショで圧縮と非圧縮のコンフィグレーション・データのデバイスの初期化を開始するために、2 つの DCLK 立ち下がりエッジを必要とします。

関連情報• Altera Parallel Flash Loader IP Core User Guide

• Arria 10 デバイス・データシートFPP コンフィグレーションのタイミングについて、詳しい情報を提供します。

7.2.3.1 ファースト・パッシブ・パラレル・シングルデバイス・コンフィグレーション

Arria 10 デバイスを設定するには、デバイスを次の図のように外部ホストに接続します。

注意: FPP×8 コンフィグレーションモードを使用する場合、DATA[7..0]ピンを使用してください。FPPx16 コンフィグレーション・モードを使用する場合、DATA[15..0]ピンを使用してください。FPP x32コンフィグレーション・モードを使用する場合、DATA[31..0]ピンを使用してください。

図 -146: 外部ホストを使用したシングルデバイス FPP コンフィグレーション

External Host(MAX II Device,

MAX V Device, or Microprocessor)

CONF_DONEnSTATUSnCE

DATA[]nCONFIG

FPGA Device

Memory

ADDRDATA[7..0]

GND

MSEL[2..0]

DCLK

nCEO N.C.

10 kΩ 10 kΩ

VCCPGM VCCPGM

.

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 V 　　は、デバイスおよび外部ホスト上のI/Oの V 　仕様に適合するよう十分な高さが必要です。インテルは、 V 　　とのすべてのコンフィグレーション・システム I/Oをパワーアップするすることを推奨します。

CCPGM

IH

CCPGM


別のデバイスのnCEピンに信号を供給していない場合、 nCEOピンは未接続のままにするか、またはユーザーI/Oピンとして使用できます。





7.2.3.2 ファースト・パッシブ・パラレル・マルチデバイス・コンフィグレーション

チェーンに接続された複数の Arria 10 デバイスを設定することができます。




— nCONFIG

— nSTATUS

— DCLK

— DATA[]

— CONF_DONE

CONF_DONE と nSTATUS ピンを一緒に接続することで、デバイスは初期化と同時にユーザーモードになります。チェーン内のいずれかのデバイスがエラーを検出した場合、コンフィグレーションはチェーン全体で停止され、すべてのデバイスをリコンフィグレーションする必要があります。例えば、チェーンでの初のデバイスが nSTATUS ピンでエラーをフラグする場合、その nSTATUS ピンを Low にプルダウンしてチェーンをリセットします。

• シグナル・インテグリティーおよびクロックスキューの問題を防ぐために、DCLK と DATA[] が 4つのデバイスごとにバッファーされているかを確認します。

• チェーン内のすべてのデバイスは、同じデータ幅を使用する必要があります。

• 同じコンフィグレーション・データを使用してチェーン内のデバイスをコンフィグーションしている場合、デバイスは同じパッケージと密度である必要があります。

7.2.3.2.2 マルチ・コンフィグレーション・デバイスの使用

複数のコンフィグレーション・データを使用して、チェーン内の Arria 10 デバイスを複数設定するには、デバイスを次の図のように外部ホストに接続します。

注意: FPP x8 コンフィグレーション・モードを使用する場合、DATA[7..0]ピンを使用してください。FPPx16 コンフィグレーション・モードを使用する場合、DATA[15..0]ピンを使用してください。FPP x32コンフィグレーション・モードを使用する場合、DATA[31..0]ピンを使用してください。




図 -147: 両デバイスが異なるコンフィグレーション・データのセットを受信する場合に外部ホストを使用するマルチデバイス FPP コンフィグレーション

CONF_DONEnSTATUSnCE

nCONFIG

Memory

ADDR DATA[7..0]

GND

10 kΩ10 kΩ

DCLK

nCEO

CONF_DONEnSTATUSnCE

nCONFIGDCLK

nCEO

VCCPGM VCCPGM

DATA[]

MSEL[2..0]

DATA[]

MSEL[2..0]


MAX V Device, orMicroprocessor)

FPGA Device Master FPGA Device Slave

N.C.

10 kΩ

VCCPGM

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 VCCPGM は、デバイスおよび外部ホスト上のI/Oの VIH 仕様に適合するよう十分な高さが必要です。インテルは、 VCCPGMとのすべてのコンフィグレーション・システム I/Oをパワーアップするすることを推奨します。


別のデバイスのnCEピンに信号を供給していない場合、 nCEOピンは未接続のままにするか、またはユーザーI/Oピンとして使用できます。

バッファー

4つのデバイスごとにDATA [] とDCLKのためのFPGAマスターとスレーブデバイスとの間にリピーターバッファーを接続します。

デバイスがコンフィグレーションを完了すると、nCEO ピンは Low にリリースされ、チェーン内の次のデバイスの nCE ピンをアクティブにします。コンフィグレーションは、1 クロックサイクルで 2 番目のデバイスに対して自動的に開始されます。

7.2.3.2.3 シングル・コンフィグレーション・データの使用

単一のコンフィグレーション・データを使用して、チェーン内の Arria 10 デバイスを複数設定するには、デバイスを次の図のように外部ホストに接続します。

注意: FPP x8 コンフィグレーション・モードを使用する場合、DATA[7..0]ピンを使用してください。FPPx16 コンフィグレーション・モードを使用する場合、DATA[15..0]ピンを使用してください。FPP x32コンフィグレーション・モードを使用する場合、DATA[31..0]ピンを使用してください。




図 -148: 両デバイスが同じデータを受信する場合に外部ホストを使用するマルチデバイス FPP コンフィグレーション

nCONFIG

Memory

ADDRDATA[7..0]

DCLK

nCEO N.C.

nCONFIGDCLK

nCEO N.C.

MSEL[2..0] MSEL[2..0]

VCCPGM VCCPGM

10 kΩ 10 kΩ

GND GND

CONF_DONE CONF_DONEnSTATUS nSTATUSnCE nCE

DATA[] DATA[]


MAX V Device, orMicroprocessor)

FPGA Device Master FPGA Device Slave

FPGAデバイスの許容入力信号を供給する電源に抵抗を接続します。 V 　　は、デバイスおよび外部ホスト上のI/OのV IH 仕様に適合するよう十分に高くなければなりません。インテルは、 V 　　とのすべてのコンフィグレーション・システム I/Oをパワーアップするすることを推奨します。

CCPGM

CCPGM詳細については、 MSELピンの設定を参照してください。

別のデバイスのnCEピンに信号を供給していない場合、nCEOピンは未接続のままにするか、またはユーザーI/Oピンとして使用できます。

4つのデバイスごとにDATA [] とDCLKのためのFPGAマスターとスレーブデバイスとの間にリピーターバッファーを接続します。使用できます。

バッファー

チェーン内のデバイスの nCE ピンは GND に接続されており、これらのデバイスのコンフィグレーションで開始と終了が同時に設定できます。

7.2.4 JTAG コンフィグレーション

Arria 10 デバイスでは、JTAG 命令は、他のコンフィグレーション手法よりも優先されます。

Quartus Prime ソフトウェアは、 Quartus Prime ソフトウェア・プログラマーのダウンロード・ケーブルを使用し、JTAG コンフィグレーションに使用可能 SRAM Object ファイル(.sof)を生成します。または、 Quartus Prime ソフトウェアを.rbf、 JAM™ STAPL(Standard Test and Programming Language) Format ファイル(.jam)、もしくは JAM ByteCode ファイル(.jbc)をその他のサードパーティーのプログラマー・ツールとともに使用することができます。

注意: JTAG ベースのコンフィグレーションの使用中に Arria 10 デバイスをコンフィグレーションする場合は、Arria 10 の圧縮復元またはデザイン・セキュリティー機能は使用できません。

Arria 10 デバイスのチップワイド・リセット (DEV_CLRn) ピンとチップワイド出力イネーブル(DEV_OE) ピンは、JTAG バウンダリー・スキャンまたはプログラミング動作に影響を与えません。

インテル FPGA ダウンロード・ケーブルは、1.5 V または 1.8 V の VCCPGM 電源をサポートしていますが、1.2 V ではサポートしていません。

関連情報• 249 ページのデバイス・コンフィグレーション・ピン

JTAG コンフィグレーションのタイミングについて、詳しい情報を提供します。

• 263 ページの JTAG セキュアモード

• Arria 10 デバイス・データシートJTAG コンフィグレーションのタイミングについて、詳しい情報を提供します。

• Programming Support for Jam STAPL Language

• Intel FPGA USB Download Cable User Guide




http://www.altera.com/support/devices/tools/jam/vendor-support/tls-jam-support.html

http://www.altera.com/literature/ug/ug_usb_blstr.pdf

• ByteBlaster II Download Cable User Guide

• EthernetBlaster Communications Cable User Guide

• EthernetBlaster II 通信 EthernetBlaster II Communications Cable User Guide

7.2.4.1 JTAG シングルデバイス・コンフィグレーション

プログラミング・ソフトウェアは、デバイスを JTAG チェーンでコンフィグレーションするために、他のデバイスをバイパスモードに設定します。バイパスモードのデバイスは、バイパスレジスター 1 つを介してTDI ピンから TDO ピンへプログラミング・データを転送します。コンフィグレーション・データは 1 クロックサイクル後に TDO ピンで有効になります。

Quartus Prime ソフトウェアは、JTAG ポートを介してコンフィグレーション・プロセスの完了を確認するために CONF_DONE ピンを使用します。

• CONF_DONE ピンが Low の場合、コンフィグレーションの失敗を示します。

• CONF_DONE ピンが High の場合、コンフィグレーションの成功を示します。

コンフィグレーション・データが JTAG TDI ポートを介してシリアルに送信された後、TCK ポートはデバイスの初期化のために 1,222 サイクルを追加してクロックします。

ダウンロード・ケーブルを使用して Arria 10 デバイスを設定するには、デバイスを次の図のように接続します。

図 -149: ダウンロード・ケーブルを使用したシングルデバイス JTAG コンフィグレーション


(JTAG Mode) (Top View)

FPGA Device

DCLK

nCONFIGCONF_DONE

GNDGND

nSTATUSTDI

TRST

TMS

TDOTCK

Pin 1

nCEGND

GND

nCEON.C.

MSEL[2..0]

VCCPGM VCCPGM

10 kΩ 10 kΩ

VCCPGM

VCCPGM

VCCPGM

1 kΩ

VCCPGM

プルアップ抵抗VCCPGMを接続します。

JTAGコンフィグレーションのみを使用する場合、nCONFIG を VCCPGMに、また MSEL[2..0]を GND に接続します。ボード上で都合がよい方に、DCLKを Highにプルアップまたは Low にプルダウンします。別のコンフィグレーション手法と併せて、JTAG を使用している場合、選択したコンフィグレーション手法に基づいて、 MSEL [2..0]、nCONFIG、および DCLKを接続します。

抵抗値の範囲は1kΩ から10kΩまでです。セットアップのための抵抗値を選択するために、シグナル・インテグリティー解析を実行します。

成功したJTAGコンフィグレーションのために、nCEをGNDに接続するか、またはそれをLowに駆動する必要があります。

resistor V

マイクロプロセッサーを使用して Arria 10 デバイスを設定するには、デバイスを次の図のように接続します。ソフトウェア・ドライバーとして JRunner を使用することができます。



http://www.altera.com/literature/ug/ug_bbii.pdf

http://www.altera.com/literature/ug/ug_ebcc.pdf

http://www.altera.com/literature/ug/ethernetblasterII.pdf

図 -150: マイクロプロセッサーを使用したシングルデバイス JTAG コンフィグレーション

Microprocessor

CONF_DONEnSTATUS

nCE

nCONFIG

FPGA Device

Memory

ADDR

GND

DCLK

TRSTTDITCKTMS

nCEO N.C.MSEL[2..0]

DATA

TDO

10 kΩ10 kΩ

VCCPGM VCCPGM

VCCPGM

チェイン内のすべての FPGAデバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。 VCCPGM は、デバイスのI/OのVIH仕様に適合するよう十分名高さが必要です。

nCE をGNDに接続するか、または Lowに駆動します。

JTAGピンを駆動するように、マイクロプロセッサーは、VCCPGM と同じI/O規格を使用する必要があります。

JTAGコンフィグレーションのみを使用する場合、nCONFIG をVCCPGM に、 MSEL[2..0] をGND に接続します。DCLKをHighにプルアップまたはLow に別のコンフィグレーション手法と併せて、JTAGを使用している場合、選択したコンフィグレーション手法に基づいて、MSEL [2..0]、nCONFIG、および DCLK を接続します。

プルダウンします。

関連情報AN 414: The JRunner Software Driver: An Embedded Solution for PLD JTAGConfiguration

7.2.4.2 JTAG マルチデバイス・コンフィグレーション

JTAG チェーン内に複数のデバイスを設定することができます。



• 各デバイスがそれぞれユーザーモードに入るように CONF_DONE および nSTATUS ピンを分離します。

• 1 つの JTAG-compatible 互換ヘッダーが JTAG チェーン内の複数のデバイスに接続されています。チェーン内のデバイスの数は、ダウンロード・ケーブルの駆動能力によって制限されます。

• JTAG チェーン内に 4 つ以上のデバイスを有する場合、オンボードバッファーで TCK、TDI、およびTMS のピンをバッファーします。また、JTAG をサポートするその他のインテル FPGA のデバイスをチェーンに接続することも可能です。

• JTAG チェーンデバイスのプログラミングは、システムに複数のデバイスが含まれている場合やJTAG バウンダリー・スキャン・テスト (BST)回路を使用して、システムをテストする場合に理想的です。





7.2.4.2.2 ダウンロード・ケーブルの使用

次の図は、マルチデバイス JTAG コンフィグレーションを示しています。

図 -151: ダウンロード・ケーブルを使用したマルチデバイスの JTAG コンフィグレーション

TMS TCK


(JTAG Mode)

TDI TDO

VCCPGM

VCCPGM

VCCPGM

Pin 1

nSTATUSnCONFIG

MSEL[2..0]nCE

GND GND GND

VCCPGM VCCPGM VCCPGM VCCPGMVCCPGM VCCPGM

CONF_DONE

FPGA Device FPGA Device FPGA Device

1 kΩ

10 kΩ 10 kΩ 10 kΩ 10 kΩ 10 kΩ 10 kΩ

DCLK

TMS TCK

TDI TDO

nSTATUSnCONFIG

MSEL[2..0]nCE

CONF_DONEDCLK

TMS TCK

TDITDO

nSTATUSnCONFIG

MSEL[2..0]nCE

CONF_DONEDCLK

JTAGコンフィグレーションのみを使用する場合、nCONFIGをVCCPGM に、また MSEL[2..0]をGND に接続します。ボード上で都合がよい方に、DCLKをHigh にプルアップまたはLow にプルダウンします。別のコンフィグレーション手法と併せて、JTAG を使用している場合、選択したコンフィグレーション手法に基づいて、 MSEL [2..0]、nCONFIG 、および DCLK を接続します。

抵抗値の範囲は1kΩから 10kΩまでです。セットアップのための抵抗値を選択するために、シグナル・インテグリティー解析を実行します。

プルアップ抵抗VCCPGM を接続します。

関連情報AN 656: Combining Multiple Configuration Schemes

他のコンフィグレーション手法での JTAG コンフィグレーションの組み合わせに関する詳細情報を提供します。

7.3 コンフィグレーションの詳細

この項では、MSEL ピンの設定、コンフィグレーション・シーケンス、デバイス・コンフィグレーション・ピン、コンフィグレーション・ピンのオプション、およびコンフィグレーション・データの圧縮について説明します。

7.3.1 MSEL ピンの設定

コンフィグレーション手法の選択は、MSEL ピンを VCCPGM および GND にプルアップ抵抗またはプルダウン抵抗をせずに接続して行います。

注意:




表 93. Arria 10 デバイスの各コンフィグレーション手法での MSEL ピンの設定• マイクロプロセッサーや他のデバイスとともに MSEL ピンを駆動しないでください。

• PS または FPP MSEL ピンの設定を HPS を介したコンフィグレーションで使用します。

コンフィグレーション手法 VCCPGM (V) パワーオン・リセット (POR) 遅延

有効 MSEL[2..0]

JTAG ベースのコンフィグレーション

— — 下記のいずれかの有効な MSELピンの設定を使用します。

AS (x1 および x4) 1.8 高速 010

標準 011

PS およびFPP (x8、x16、および x32)

1.2 / 1.5 / 1.8 高速 000

標準 001

注意: また、 Quartus Prime ソフトウェア内の Device and Pin Options ダイアログボックスのConfiguration のページで、コンフィグレーション手法を選択する必要があります。選択に基づいて、プログラミング・ファイル内のオプションのビットは適宜設定されます。

関連情報• Arria 10 ハード・プロセッサー・システム・テクニカル・リファレンス・マニュアル ( 英語版 )

HPS を介したコンフィグレーションについて、詳しい情報を提供します。

• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )JTAG ピンの電圧レベル接続について、詳しい情報を提供します。

7.3.2 CLKUSR

CLKUSR ピンは、 Arria 10 デバイスのコンフィグレーションと初期化でのクロックソースとして使用することができます。また、CLKUSR ピンは、コンフィグレーションやトランシーバー・キャリブレーションにも同時に使用することができます。

トランシーバー・キャリブレーションの場合、CLKUSR は、次の表に示すように、デバイスのコンフィグレーション手法に応じて、パワーアップ時に 100Mhz ~ 125 MHz 間で自走クロックで実行している必要があります。トランシーバーのキャリブレーションがデバイスのコンフィグレーション中に CLKUSR の使用を開始し、デバイスがユーザーモードに入った場合でも、それを使用し続けます。

表 94. Arria 10 デバイスでの使用可能なコンフィグレーション・クロック・ソースとトランシーバー・キャリブレーション CLKUSR の周波数

コンフィグレーション・スキーム

デバイス・コンフィグレーションでサポートされるクロックソース

デバイスの初期化でサポートされるクロックソース

トランシーバーキャリブレーションでサポートされる CLKUSR 周波数

AS 内蔵オシレーター、CLKUSR 内蔵オシレーター、CLKUSR 100 MHz

PS DCLK のみ内蔵オシレーター、CLKUSR、DCLK 100～125 MHz

FPP (x8、x16、x32)

関連情報Arria 10 デバイスファミリーのピン接続ガイドライン ( 英語版 )

JTAG コンフィグレーションについて、詳しい情報を提供します。




http://www.altera.com/literature/dp/arria-10/PCG-01017.pdf


7.3.3 コンフィグレーション・シーケンス

コンフィグレーション・シーケンスおよび各構成のステージを説明します。

図 -152: Arria 10 デバイスのコンフィグレーション・シーケンス

パワーアップ

•

• コンフィグレーションRAM ビットをクリアーする

リセット

•

• すべての I/Oピンは内部ウィークプルアップに接続される • MSEL ピンをサンプリングする

初期化

• 内部ロジックとレジスターを初期化する• I/Oバッファーをイネーブルする

コンフィグレーション・エラー　　　　　処理

• • • オプションがイネーブルされる場合に再起動される

ユーザーモード

デザインを実行する

コンフィグレーション

FPGA にコンフィグレーション・データを書き込む

• すべての I/Oピンは内部ウィークプルアップに接続される

nSTATUS と CONF_DONEはlowに駆動される

VCCPGMを含む電源は推奨動作電圧に達します。

nSTATUS と CONF_DONEはowのままにする

nSTATUSとnCONFIGはHighにリリースCONF_DONEはLowにプルダウン

CONF_DONEはHighにリリース

INIT_DONEはHighにリリース（オプションがイネーブルされる場合)

nSTATUSはLowにプルダウンするCONF_DONEはLowのままにする

リコンフィグレーションは、パーシャル・リコンフィグレーション動作を使用したコンフィグレーションを除き、nCONFIG ピンを少なくとも小 tCFG Low パルス幅まで引き下げることで開始することができます。このピンが Low に引き下げられると、nSTATUS ピンと CONF_DONE ピンは Low に引き下げられ、すべての I/O ピンは内部ウイーク・プルアップに接続されます。



7.3.3.1 パワーアップ

POR 回路によってモニターされるすべての電源装置を電源投入します。 V CCPGM を含むすべての電源は、0 V からランプアップ時間仕様内で推奨される動作の電圧レベルに達するまで、立ち上げる必要があります。それ以外では、すべての電源が推奨される電圧レベルに達するまで、 nCONFIG ピンを Lowに保ちます。

VCCPGM ピン

コンフィグレーション入力バッファーは、 Arria 10 デバイスの通常の I/O バッファーと電源ラインを共有する必要はありません。 VCCPGM を 1.8 V に接続します。

コンフィグレーション入力ピンの動作電圧は、コンフィグレーション中に I/O バンク電源の V CCIO に依存しません。したがって、 Arria 10 デバイスは V CCIO 上の設定電圧の制約を必要としません。

インテルは、FPP x8、x16、および x32 での二重目的のコンフィグレーション・ピンの I/O バンク電源VCCIO を、 VCCPGM に接続することを推奨しています。

関連情報• Arria 10 デバイス・データシート

ランプアップ時間の仕様について、詳しい情報を提供します。

• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )コンフィグレーション・ピンの接続について、詳しい情報を提供します。

• 249 ページのデバイス・コンフィグレーション・ピンコンフィグレーション・シーケンスについて、詳しい情報を提供します。

7.3.3.2 リセット

POR 遅延は、POR 回路によってモニターされているすべての電源が、推奨される動動作電圧に到達するまでの時間枠で、nSTATUS が High にリリースされて Arria 10 デバイスがコンフィグレーションを開始する準備ができるまでの時間です。

MSEL ピンを使用して、POR 遅延を設定します。

ユーザー I/O ピンは、デバイスが設定を完了するまで内部ウィークプルアップに関連付けられています。

関連情報• 240 ページの MSEL ピンの設定

• Arria 10 デバイス・データシートPOR 遅延の仕様について、詳しい情報を提供します。

7.3.3.3 コンフィグレーション

各コンフィグレーション手法のための DATA [] ピンについて詳しくは、適切なコンフィグレーション手法を参照してください。






7.3.3.3.1 コンフィグレーション・エラー検出

Quartus Prime ソフトウェアがコンフィグレーション・ビットストリームを生成すると、ソフトウェアはまた各 CRAM フレームの 32 ビット CRC 値も計算します。コンフグレーション・ビットストリームは、各データフレームに 1 つの CRC 値が含まれています。データフレームの長さは、デバイスごとに変更することができます。

コンフィグレーション時に各データフレームが FPGA にロードされるにつれて、あらかじめ計算されていた CRC 値が CRC 回路にシフトされます。それと同時に、FPGA の CRC エンジンはデータフレームの CRC 値を計算し、あらかじめ計算された CRC 値と比較します。両方の CRC 値が一致しない場合、nSTATUS ピンが Low にセットされ、コンフィグレーション・エラーを表示します。

7.3.3.4 コンフィグレーション・エラーの処理

コンフィグレーションを自動的に再開するには、 Quartus Prime ソフトウェアの Device and PinOptions ダイアログボックスの General ページで Auto-restart configuration after errorオプションをオンにします。

関連情報Arria 10 デバイス・データシート

tSTATUS と tCFG タイミング・パラメーターについて、詳しい情報を提供します。

7.3.3.5 初期化

初期化クロックソースは、内部オシレーター、CLKUSR ピンまたは DCLK ピンからなります。デフォルトでは、内部オシレーターは初期化用のクロックソースです。内部オシレーターを使用する場合、Arria 10デバイスは適切に初期化するための十分なクロックサイクルを提供します。

注意: 初期化クロックソースとしてオプションの CLKUSR ピンを使用し、nCONFIG ピンを Low にプルダウンしてデバイスの初期化中にコンフィグレーションを再開する場合は、nSTATUS ピンが Low になって再び High になるまで、CLKUSR または DCLK ピンがトグルし続ければなりません。

CLKUSR ピンは、複数のデバイスの初期化を同期したり、初期化を遅らせるたりする柔軟性を提供します。初期化中の CLKUSR ピンのクロック供給は、コンフィグレーションには影響を与えません。CONF_DONE ピンが High になると、t CD2CU で指定された時間後に CLKUSR または DCLK ピンがイネーブルされます。この時間が経過すると、Arria 10 デバイスは適切に初期化して tCD2UMC パラメータで指定されたようにユーザーモードに入るために、Tinit で指定された小クのロックサイクル数を必要とします。


tCD2CU 、tinit 、tCD2UMC タイミング・パラメーター、およびクロックソースの初期化について、詳しい情報を提供します。

7.3.3.6 ユーザーモード

オプションの INIT_DONE ピンをイネーブルし、初期化の段階を監視することができます。INIT_DONE ピンが High にプルアップされると、初期化が完了し、デザインが実行を開始します。ユーザー I/O ピンは、デザインで指定されている通りに機能します。





7.3.4 コンフィグレーション・タイミング波形

7.3.4.1 FPP コンフィグレーション・タイミング

図 -153: DCLK-to-DATA[] 比 = 1 の場合の FPP コンフィグレーション・タイミング波形この波形の開始は、ユーザーモードのデバイスを示しています。ユーザーモードでは、nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG を Low にプルダウンすると、リコンフィグレーション・サイクルが開始されます。

(6)

(1) 電源投入後、デバイスはPOR遅延によって指定された時間のためにnSTATUSをLowに保ちます。(2) 電源投入後、コンフィグレーションの前と中はCONF_DONEはLowです。(3) DCLKはコンフィグレーション後にフローティングのままにしないでください。より便利である方を、HgihまたはLowに駆動できます。(4) (5)

(6)

(7) INIT_DONEピンを有効にするオプションビットがデバイスに設定されると、INIT_DONEはLowになります。は(8) nSTATUSがHighにプルアップされている前に、DCLKをHighに切り替えないでください。

“r” はDCLK-to-DATA[] 比を意味します。DCLK-to-DATA[]比は減圧とデザインセキュリティー機能の有効な設定に基づきます。

コンフィグレーションを正常に実行するには、デバイスにコンフィグレーション・データを送信します。すべてのコンフィグレーション・データが正常受信されると、CONF_DONEはHighにリリースされます。 CONF_DONEのHgih後、DCLKに2つの立ち上がりエッジの追加を送信し、初期化を開始してユーザーモードに入ります。

(8)

nCONFIG

nSTATUS

CONF_DONE

DCLK

User I/O

INIT_DONE

tCD2UM

tCF2ST1

tCF2CD

tCFG

tCHtCL

tDH

tDSU

tCF2CK

tSTATUStCLK

tCF2ST0

tST2CK

High-Z

(1)

(2)

(3)(4)

(5)

(6)

(7)

CONFIGURATIONSTATE User ModeConfigurationPower-up & Reset Initialization

User Mode

Reset Configuration

High-Z

リコンフィグレーションがトリガーされます。

DATA[31..0] Word 0 User Mode Word 0

1 2 r

Word 2

1 2 r

Word (n-1)

r 1

必要に応じてDCLKをLowに保ちながら一時停止します。DCLKが再起動すると、外部ホストは初のDCLK立ち上がりエッジの送信のためにDATA[31..0]ピンのデータを供給する必要があります。



図 -154: DCLK-to-DATA[] 比 > 1 の場合の FPP コンフィグレーション・タイミング波形この波形の開始は、ユーザーモードのデバイスを示しています。ユーザーモードでは、nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG を Low にプルダウンすると、リコンフィグレーション・サイクルが開始されます。

(1) (2) (3)

(5)

電源投入後、デバイスはPOR遅延によって指定された時間のためにnSTATUSをLowに保ちます。電源投入後、コンフィグレーションの前と中はCONF_DONEはLowです。DCLKはコンフィグレーション後にフローティングのままにしないでください。DCLKはコンフィグレーション完了後に無視されます。必要に応じてHighかLowにトグルが可能です。FPP ×16ではDATA[15..0]を使用し、FPP ×8では、DATA[7..0]を使用します。 DATA[31..0]はコンフィグレーション後ユーザーI/Oピンとして使用できます。このピンの状態は兼用汎用ピン設定で異なります。コンフィグレーションを正常に実行するには、デバイスにコンフィグレーション・データを送信します。すべてのコンフィグレーション・データが正常受信されると、CONF_DONEはHighにリリースされます。 CONF_DONEのHgih後、DCLKに2つの立ち上がりエッジの追加を送信し、初期化を開始してユーザーモードに入ります。INIT_DONEピンを有効にするオプションビットがデバイスに設定されると、INIT_DONEはLowになります。nSTATUSがHighにプルアップされている前に、DCLKをHighに切り替えないでください。

(4)

(6) (7)

nCONFIG

nSTATUS

CONF_DONE

DCLK

User I/O

INIT_DONE

tCD2UM

tCF2ST1

tCF2CD

tCFG

tCHtCL

tDH

tDSU

tCF2CK

tSTATUStCLK

tCF2ST0

tST2CK

High-Z

(1)

(2)

(3)

(4)

(5)

(6)

(7)


User Mode

Reset Configuration

High-Z


DATA[31..0]Word 0Word 1Word 2Word 3 Word n-1 User Mode Word 0Word 1

関連情報DCLK-to-DATA[] Ratio (r) for FPP Configuration




7.3.4.2 AS コンフィグレーション・タイミング

図 -155: AS コンフィグレーション・タイミング波形

tCF2ST1

(1)AS x4モードの使用時はこの信号はAS_DATA[3..0]を表し、EPCQ-LはDCLKサイクルごとに4ビットのデータを送信します。(2) 初期化クロックは内蔵オシレーターのまたはCLKUSRピンからの得られます。(3) (4)DCLKの初のトグルへの立下りエッジ間の時間は15ns以上です。

CONFIGURATIONSTATE User ModeInitializationConfigurationPower-up & Reset

nCONFIG

nSTATUS

CONF_DONE

DCLK

User I/O

INIT_DONE

High-Z User Mode

AS_DATA0/ASDO Read Address

tCO

AS_DATA1 bit 0 bit(n-2)bit(n-1)bit 1

tSU

tDH

tCD2UM

(1)

(3)

(2)

Reset Configuration

High-Z

tCF2ST1


nCSO (4)

INIT_DONEピンを有効にするオプションビットがデバイスに設定されると、INIT_DONEはLowになります。



7.3.4.3 PS コンフィグレーション・タイミング

図 -156: PS コンフィグレーション・タイミング波形この波形の開始は、ユーザーモードのデバイスを示しています。ユーザーモードでは、nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィグレーション・サイクルが開始されます。

nCONFIG

nSTATUS

CONF_DONE

DCLK

DATA0

User I/O

INIT_DONE

Bit 0 Bit 1 Bit 2 Bit 3

tCD2UM

tCF2ST1

tCF2CD

tCFG

tCHtCL

tDH

tDSU

tCF2CK

tSTATUStCLK

tCF2ST0

tST2CK

High-Z

Bit (n-1)

(1) (2) 電源投入後、コンフィグレーションの前と中はCONF_DONEはLowです(3)

(4)

(5)

(6)(7)

電源投入後、コンフィグレーションの前と中はCONF_DONEはLowです。

DCLKはコンフィグレーション後にフローティングのままにしないでください。DCLKはコンフィグレーション完了後に無視されます。必要に応じてHighかLowにトグルが可能です。DATE0はユーザーI/Oピンとして使用できます。このピンの状態はデバイスとピンのオプションで兼用汎用ピン設定で異なります。コンフィグレーションを正常に実行するには、デバイスにコンフィグレーション・データを送信します。すべてのコンフィグレーション・データが正常受信されると、CONF_DONEはHighにリリースされます。 CONF_DONEのHgih後、DCLKに2つの立ち上がりエッジの追加を送信し、初期化を開始してユーザーモードに入ります。INIT_DONEピンを有効にするオプションビットがデバイスに設定されると、INIT_DONEはLowになります。nSTATUSがHighにプルアップされている前に、DCLKをHighに切り替えないでください。

(1)

(2)

(3)

(4)

(5)

(6)

(7)


User Mode

Reset Configuration

High-Z

Bit 0


7.3.5 コンフィグレーション時間の見積り

コンフィグレーション時間は、ほとんどの場合、コンフィグレーション・データを CFI フラッシュメモリーまたは EPCQ-L デバイスから Arria 10 デバイスに転送するのに要する時間です。

コンフィグレーション時間の見積りには、次の式を使用します。

AS コンフィグレーション

デフォルトでは、AS×1 モードが使用されます。 Arria 10 デバイスは、プログラミング・ファイル内のオプションビットを読み出すことで、AS モードを決定します。

• AS x1 モード

推定小コンフィグレーション時間= .rbf サイズ x ( 小 DCLK 周期 / DCLK サイクルあたり 1 ビット )

• AS x4 モード

推定小コンフィグレーション時間= .rbf サイズ x ( 小 DCLK 周期 / DCLK サイクルあたり 4 ビット )



PS コンフィグレーション

推定小コンフィグレーション時間 = .rbf サイズ x ( 小 DCLK 周期 / DCLK サイクルあたり 1 ビット )

FPP コンフィグレーション

推定小コンフィグレーション時間 = .rbf サイズ / FPP データ幅 x r x 小周期

r は、DCLK-to-DATA[] の比率を表します。

注意: コンフィグレーション・データを圧縮すると、コンフィグレーション時間が短縮されます。増加した時間は、コンフィグレーションの方法および対応する DCLK 比によって変化します。

関連情報DCLK-to-DATA[] Ratio (r) for FPP Configuration

7.3.6 デバイス・コンフィグレーション・ピン

コンフィグレーション・ピンの概要

次の表は、Arria 10 コンフィグレーション・ピンとそれらの電源を示しています。

注意: TDI、TMS、TCK、TDO、および TRST ピンは、VCCPGM でパワーアップされます。

注意: CLKUSR、 DEV_OE 、 DEV_CLRn 、 DATA[31..1] 、および DATA0 ピンは、コンフィグレーション時には V CCPGM で、ユーザー I/O ピンとして使用する場合はピンが存在するバンクの V CCIO でパワーアップされます。

表 95. Arria 10 デバイスのコンフィグレーション・ピンの概要

コンフィグレーション・ピン

コンフィグレーション手法入力 / 出力ユーザーモード電源供給元

TDI JTAG 入力 — VCCPGM

TMS JTAG 入力 — VCCPGM

TCK JTAG 入力 — VCCPGM

TDO JTAG 出力 — VCCPGM

TRST JTAG 入力 — VCCPGM

CLKUSR すべての手法入力 I/O VCCPGM / VCCIO (32)

CRC_ERROR オプション、すべてのモード出力 I/O VCCPGM / プルアップ

CONF_DONE すべての手法双方向 — VCCPGM / プルアップ

DCLK FPP、PS 入力 — VCCPGM

AS 出力 — VCCPGM

DEV_OE オプション、すべての手法入力 I/O VCCPGM / VCCIO (32)

DEV_CLRn オプション、すべての手法入力 I/O VCCPGM / VCCIO (32)

INIT_DONE オプション、すべての手法出力 I/O プルアップ

continued...




コンフィグレーション・ピン

コンフィグレーション手法入力 / 出力ユーザーモード電源供給元

MSEL[2..0] すべての手法入力 — VCCPGM

nSTATUS すべての手法双方向 — VCCPGM /プルアップ

nCE すべての手法入力 — VCCPGM

nCEO すべての手法出力 I/O プルアップ

nCONFIG すべての手法入力 — VCCPGM

DATA[31..1] FPP 入力 I/O VCCPGM / VCCIO (32)

DATA0 FPP、PS 入力 I/O VCCPGM / VCCIO (32)

nCSO[2:0] AS 出力 — VCCPGM

nIO_PULLUP (31) すべての手法入力 — VCC

AS_DATA[3..1] AS 双方向 — VCCPGM

AS_DATA0 / ASDO AS 双方向 — VCCPGM

PR_REQUEST パーシャル・リコンフィグレーション

入力 I/O VCCPGM / VCCIO (32)

PR_READY パーシャル・リコンフィグレーション

出力 I/O VCCPGM / VCCIO (32)

PR_ERROR パーシャル・リコンフィグレーション


PR_DONE パーシャル・リコンフィグレーション


関連情報Arria 10 GX、GT、および SX デバイスファミリーのピン接続のガイドライン ( 英語版 )

JTAG コンフィグレーションのタイミングについて、詳しい情報を提供します。

7.3.6.1 コンフィグレーション・ピンのための I/O 規格およびドライブ強度

Arria 10 デバイス用のスタンダードの I/O 電圧は 1.8 V です。専用のコンフィグレーション I/O でのドライブ強度の設定は、ハードワイヤードされています。コンフィグレーション中のデュアル機能コンフィグレーション I/O ピンでのデフォルトのドライブ強度は、50 Ω で 1.8V です。コンフィグレーション・ピンを有効にすると、 Quartus Prime ソフトウェアは、CVP_CONF_DONE ピンを 1.8 V CMOS 4 mAのドライブ強度に設定し、INIT_DONE および CRC_ERROR ピンを 1.8 V CMOS 8 mA のドライブ強度に設定します。

(31) nIO_PULLUP ピンを VCC に接続する場合は、追加の電流が I/O ピンから引き出されるのを防ぐために、すべてのユーザー I/O ピンと兼用 I/O ピンがコンフィグレーションの前と中ではロジック 0 になっていなければなりません。

(32) このピンは、コンフィグレーションの前と中では VCCPGM から電源が供給され、ユーザーモード中にユーザーI/O として使用されている場合は、VCCIO から電源が供給されます。




表 96. コンフィグレーション・ピンのための I/O 規格およびドライブ強度

コンフィグレーション・ピン入力 / 出力ドライブ強度

nSTATUS 専用 1.8 V CMOS 4 mA

CONF_DONE 専用 1.8 V CMOS 4 mA

TDO 専用 1.8 V CMOS 12 mA

DCLK 専用 1.8 V CMOS 24 mA

nCSO[2..0] 専用 1.8 V CMOS 12 mA

AS_DATA0/ASD0 専用 1.8 V CMOS 24 mA

AS_DATA1 専用 1.8 V CMOS 24 mA



INIT_DONE 二重機能 1.8 V CMOS 8 mA

CRC_ERROR 二重機能 1.8 V CMOS 8 mA

CvP_CONFDONE 兼用 1.8 V CMOS 4 mA

7.3.6.2 Quartus Prime ソフトウェアでのコンフィグレーション・ピンのオプション

次の表は、 Quartus Prime ソフトウェアの Device and Pin Options ダイアログボックスで使用可能な兼用のコンフィグレーション・ピンの一覧です。

表 97. コンフィグレーション・ピンのオプション

コンフィグレーション・ピンカテゴリーページオプション

CLKUSR 汎用ユーザー提供のスタートアップ・クロック(CLKUSR) のイネーブル

DEV_CLRn 汎用デバイスワイド・リセット (DEV_CLRn)のイネーブル

DEV_OE 汎用デバイスワイド出力イネーブル(DEV_OE)のイネーブル

INIT_DONE 汎用 INIT_DONE 出力のイネーブル

nCEO 汎用 nCEO ピンのイネーブル

CRC_ERROR エラー検出 CRC エラー検出 CRC_ERROR ピンのイネーブル

CRC_ERROR ピンのオープンドレインのイネーブル

内部スクラブのイネーブル

PR_REQUEST 汎用 PR ピンのイネーブル

PR_READY

PR_ERROR

PR_DONE



関連情報Reviewing Printed Circuit Board Schematics with the Quartus Prime Software

デバイスおよびピンオプションのダイアログボックスの設定について、詳しい情報を提供します。

7.3.7 コンフィグレーション・データの圧縮

Arria 10 デバイスは、圧縮されたコンフィグレーション・ビットストリームを受信し、コンフィグレーション時にリアルタイムでデータを解凍することができます。予備データは、通常デザインに応じてコンフィグレーション・ファイルのサイズが 30% ~ 55%縮小することを示しています。

圧縮の解凍は、JTAG コンフィグレーション手法を除くすべてのコンフィグレーション手法でサポートされています。

デザインのコンパイルの前または後に圧縮をイネーブルすることができます。

注意: すべてのコンフィグレーション手法で暗号化と圧縮を同時に有効にすることはできません。

7.3.7.1 デザインのコンパイル前の圧縮の有効化

デザインのコンパイル前に圧縮を有効にするには、次の手順を実行します。

1. Assignments メニューで、Device をクリックします。

2. Arria 10 デバイスを選択して Device and Pin Options をクリックします。

3. Device and Pin Options ウィンドウで、Category リストの Configuration を選択し、Generate compressed bitstreams をオンにします。

7.3.7.2 デザインのコンパイル後の圧縮の有効化

デザインのコンパイル後に圧縮をイネーブルするには、次の手順を実行します。

1. File メニューで、Convert Programming Files をクリックします。

2. プログラミング・ファイル・タイプ ( .pof 、 .sof 、 .hex 、 .hexout 、 .rbf 、または .ttf ) を選択します。 POF 出力ファイルの場合、コンフィグレーション・デバイスを選択します。

3. Input files to convert リストで、SOF Data を選択します。

4. Add File をクリックし、Arria 10 デバイス.sof を選択します。

5. SOF Data 領域に追加したファイル名を選択し、Properties をクリックします。

6. Compression チェックボックスをオンにします。

7.3.7.3 マルチデバイス・コンフィグレーションでの圧縮の使用

次の図は、2 つの Arria 10 デバイスのチェーンを示しています。圧縮は初のデバイスでのみイネーブルされます。

この設定は、AS または PS マルチデバイス・コンフィグレーションでのみサポートされています。




図 -157: 同じコンフィグレーション・ファイルでの圧縮および非圧縮のシリアル・コンフィグレーション・データ

nCE

GND

nCEO

FPGADevice 1

FPGA Device 2

nCE nCEO N.C.

Serial Configuration Data

EPCQ-L orExternal Host

DecompressionController

CompressedConfiguration

Data

UncompressedConfigurationData

FPP コンフィグレーション手法では、同じマルチデバイス・コンフィグレーション・チェーンで圧縮および非圧縮されたコンフィグレーションの組み合わせは、 DCLK-to-DATA[] の比率差のため、使用できません。

7.4 アクティブシリアル手法を使用したリモート・システム・アップグレード

Arria 10 デバイスは、専用のリモート・システム・アップグレード回路が含まれています。この機能を使用して、遠隔地からシステムのアップグレードができます。

図 -158: Arria 10 リモート・システム・アップグレードのブロック図

DevelopmentLocation

FPGA Configuration

FPGARemote System

Upgrade Circuitry

Data

DataData

ConfigurationMemory

1

2

3

コンフィグレーション・デバイスでは、アプリケーション・コンフィグレーション・イメージのリモート・アップグレードを管理するためにシステムを設計することができます。次のリストは、リモート・システム・アップグレードのシーケンスです。

1. Arria 10 デバイスのロジック ( エンベデッド・プロセッサーまたはユーザーロジック ) は、遠隔地からコンフィグレーション・イメージを受信します。デバイスは、TCP/IP、PCI、ユーザー・データグラム・プロトコル(UDP)、UART、または専用インターフェイスなどの通信プロトコルを使用して、リモートソースに接続することができます。

2. ロジックは、コンフィグレーション・イメージを不揮発性コンフィグレーション・メモリーに保存します。

3. ロジックは、新たに受信したコンフィグレーション・イメージを使用して、リコンフィグレーション・サイクルを開始します。

エラーが発生した場合、回路がエラーを検出し、安全なコンフィグレーション・イメージに戻り、デザインにエラーステータスを提供します。



7.4.1 コンフィグレーション・イメージ

Arria 10 デバイスは、direct-to-application と application-to-application のアップデートを提供する新しいリモート・システム・アップグレード機能を提供しています。リモート・アップデート・プログラミング・モードで Arria 10 デバイスに電源を投入すると、Arria 10 デバイスは EPCQ-L デバイスの32'd0 アドレスの開始アドレスポインターで示されるように、ファクトリーまたはアプリケーション・コンフィグレーション・イメージをロードします。

システム内の各 Arria 10 デバイスは、1 つのファクトリー・イメージを必要とします。ファクトリー・イメージは、次の手順を実行するためのロジックを有するユーザー定義のコンフィグレーション・イメージです。

• 専用リモート・システム・アップグレード回路から提供されたステータスに基づいてエラーを処理します。

• リモートホストとの通信、新しいアプリケーション・イメージの受信、およびローカル不揮発性メモリーデバイスへの新しいコンフィグレーション・データの保存を実行します。

• Arria 10 デバイス内にロードするためのアプリケーション・イメージを決定します。

• ユーザー・ウォッチドッグ・タイマーをイネーブルまたはディスエーブルし、およびそのタイムアウト値をロードします。

• 専用リモート・システム・アップグレード回路にリコンフィグレーション・サイクルの開始を指示します。

また、デバイスで 1 つ以上のアプリケーション・イメージを作成することができます。アプリケーション・イメージでは、ターゲット・デバイスに実装される選択された機能が含まれています。

EPCQ-L デバイスの次の位置に、イメージを保存します。

• ファクトリー・コンフィグレーション・イメージ—EPCQ-L デバイスのPGM[31..0] = 32'h00000020 スタートアドレス。

• アプリケーション・コンフィグレーション・イメージ—任意セクター・バウンダリー。インテルは、1 セクター・バウンダリーで 1 つのイメージだけの保存を推奨します。

• 開始アドレス (0x00 ~ 0x1F)—パワーアップ時にアプリケーション・コンフィグレーション・イメージをロードするための 32 ビット・アドレス・ポインターが格納されています。



図 -159: 開始アドレスとファクトリー・アドレスの位置次の図は、ファクトリー、ユーザー・データ、アプリケーション 1、およびアプリケーション 2 のセクションを示しています。各セクションは、新しいセクター・バウンダリーで開始します。

Address Pointer

Factory

User Data

Application 1

Application 2

Factory Address 32’d32Start Address 32’d0

Programmed byQuartus Prime Software

注意: インテルは、固定開始アドレスを設定し、ユーザーモード時に開始アドレスを更新しないことを推奨しています。新しいアプリケーション・イメージを持っている場合のみ、既存のアプリケーション・コンフィグレーション・イメージを上書きする必要があります。これは、ファクトリー・コンフィグレーション・イメージが開始アドレスの更新のたびに意図せず消去されるの防ぐためです。



7.4.2 リモート・アップデート・モードでのコンフィグレーション・シーケンス

図 -160: リモート・アップデート・モードでのファクトリーとアプリケーション・コンフィグレーション間の遷移

After POR ornCONFIG Assertion

Read Start Addressfrom Flash

Load ApplicationNumber POF

After POR ornCONFIG Assertion

Load Factory POF

Enter FactoryUser Mode

Enter ApplicationUser Mode

Trigger reconfiguration & Start Address = 0or externaly pulse nCONFIG

Trigger reconfiguration & Start Address = 0or externaly pulse nCONFIG

Reconfiguration & Start Address > 0 and not 32

Error Count > 3

WatchdogTimeout

Error Count <= 3

No Error

Factory Configuration Application Configuration

Reconfiguration &Start Address = 32

Reconfiguration &Start Address = 32

Reconfiguration &Start Address > 0

and not 32

nCONFIG を使用してトリガーされるパワーアップまたはリコンフィグレーションでは、AS コントローラーは EPCQ-L デバイスから開始アドレスを読み込み、ファクトリーまたはアプリケーション・コンフィグレーション・イメージのいずれかの初期のコンフィグレーション・イメージをロードします。初期のイメージがアプリケーション・コンフィグレーション・イメージであり、エラーが発生した場合、コントローラーは、ファクトリー・コンフィグレーション・イメージのロード前に、同じ初期のアプリケーション・コンフィグレーション・イメージのロードを 3 回試みます。初期のアプリケーション・コンフィグレーション・イメージがユーザー・ウォッチドッグ・タイムアウト・エラーを発生する場合は、コントローラーはファクトリー・コンフィグレーション・イメージをロードします。ファクトリー・ユーザーモードまたはアプリケーション・ユーザーモード中に、新しいアプリケーション・コンフィグレーション・イメージをロードすることができます。エラーが発生した場合、コントローラーはファクトリー・コンフィグレーション・イメージをロードします。

注意: エラーが発生すると、AS コントローラーはファクトリー・イメージに戻る前に、同じアプリケーション・コンフィグレーション・イメージを 3 回ロードします。それに要する合計時間は 100 ms を超え、CvP の使用時の PCIe のブートアップ時間に違反します。デザインが PCIe ブートアップ要件に影響を与える場合は、インテルは direct-to-application 機能の使用を推奨しません。

関連情報259 ページのリモート・システム・アップグレード・ステート・マシン

リモート・アップデート・モードのコンフィグレーション・シーケンスの詳しい説明。



7.4.3 リモート・システム・アップグレード回路

リモート・システム・アップグレード回路は、リモート・システム・アップグレード・レジスター、ウォッチドッグ・タイマー、およびこれらのコンポーネントを制御するステートマシンを備えています。

注意: アルテラ Remote Update IP コアを使用している場合、IP コアは RU_DOUT 、 RU_CTL[1:0] 、RU_CLK 、 RU_DIN 、 RU_nCONFIG 、および RU_nRSTIMER 信号を内部で制御し、すべての関連するリモート・システム・アップグレードの動作を実行します。

図 -161: リモート・システム・アップグレード回路

Logic Array

Shift Register

Status Register (SR)[4..0]

Control Register [45..0]

din

capture

dout Bit [4..0]

Logic Array

clkout

RU_CTL[1:0] RU_CLK RU_DIN RU_nCONFIG RU_nRSTIMER

UserWatchdog

Timer

RU_DOUT

capture

clkin

update

Logic Array

capture

dinBit [45..0]dout

updateUpdate Register

[45..0]

Timeout

Remote System

Upgrade State

Machine

Internal Oscillator


リモート・システム・アップグレードのタイミング仕様について、詳しい情報を提供します。

7.4.4 リモート・システム・アップグレード回路のイネーブル化

リモート・システム・アップグレードの機能を有効にするには、 Quartus Prime ソフトウェアで、Device and Pin Options ダイアログボックスの Configuration ページのコンフィグレーション手法のリストから、Active Serial Configuration Device を選択します。

インテルが提供するアルテラ Remote Update IP コアは、リモート・システム・アップグレード回路へのメモリーに類似したインターフェイスを提供し、シフトレジスターの Arria 10 デバイスロジックでのリード / ライト・プロトコルを処理します。

関連情報Altera Remote Update IP Core User Guide




https://www.altera.co.jp/documentation/sam1412657373811.html#sss1432869089964

7.4.5 リモート・システム・アップグレード・レジスター

表 98. リモート・システム・アップグレード・レジスター

レジスター説明

Shift このレジスターはコアロジックによってアクセス可能で、ユーザーロジックによるアップデート・レジスター、ステータスレジスター、およびコントロール・レジスターへの書き込みとサンプリングを可能にします。

Control このレジスターには、現在のページのアドレス、ウォッチドッグ・タイマーの設定、および現在のコンフィグレーション・イメージがファクトリー・コンフィグレーションまたはアプリケーション・コンフィグレーション・イメージかを指定する1 ビットが含まれています。このレジスターは、リモート・システム・アップグレード中に EPCQ-L デバイスからコンフィグレーション・イメージをロードするための AS コントローラーが使用されています。

Update このレジスターは、コントロール・レジスターと同様のデータが含まれていますが、更新に続いてデータをシフト・レジスターへシフトすることで、ファクトリー・コンフィグレーションまたはアプリケーション・コンフィグレーション・イメージで更新されます。リモート・システム・アップグレードのソフト IP コアは、次のリコンフィグレーション・サイクル中にコントロール・レジスターで使用される値とともに、このレジスターを更新します。

Status このレジスターは、リコンフィフグレーションのトリガーを記録するために、各リコンフィグレーション・サイクル中にリモート・アップデート・ブロックによって書き込まれます。この情報は、リコンフィグレーション・サイクルに沿って適切なアクションを決定するために、リモート・システム・アップグレードのソフト IP コアで使用されます。

関連情報• 258 ページのコントロール・レジスター

• 259 ページのステータスレジスター

7.4.5.1 コントロール・レジスター

表 99. コントロール・レジスター・ビット

ビット名前リセット値(33) 説明

0 AnF 1'b0 ファクトリー・ビットではないアプリケーション。現在デバイスにロードしているコンフィグレーション・イメージのタイプを示します。ファクトリー・イメージの場合は 0、アプリケーション・イメージの場合は 1です。このビットが 1 の場合、コントロール・レジスターへのアクセスは、読み出し専用に限定され、ウォッチドッグ・タイマーがイネーブルされます。ファクトリー・コンフィグレーション・デザインは、アプリケーション・コンフィグレーション・イメージを使用してリコンフィグレーションをトリガーする前にこのビットを 1 に設定する必要があります。

1..32] PGM[0..31] 32'h00000000 AS コンフィグレーション開始アドレス

33 Wd_en 1'b0 ユーザー・ウォッチドッグ・タイマー・イネーブル・ビット。ウォッチドッグ・タイマーをイネーブルするには、このビットを 1 に設定します。

34..45 Wd_timer[11..0] 12'h000 ユーザー・ウォッチドッグ・タイムアウト値。

(33) これは　デバイスが POR を終了し、リコンフィグレーション中にファクトリー・コンフィグレーション・イメージに戻った後のデフォルト値です。



7.4.5.2 ステータスレジスター

表 100. ステータス・レジスター・ビット

ビット名前リセット値(34)

説明

0 CRC 1'b0 1 に設定すると、アプリケーション・コンフィグレーション中に CRC エラーを示します。

1 nSTATUS 1'b0 1 に設定すると、nSTATUS がエラーのために外部デバイスによってアサートされていることを示します。

2 CORE_nCONFIG 1'b0 1 に設定すると、リコンフィグレーションがデバイスのロジックアレイでトリガーされていることを示します。

3 nCONFIG 1'b0 1 に設定すると、nCONFIG がアサートされていることを示します。

4 Wd 1'b0 1 に設定すると、ユーザー・ウォッチドッグ・タイムアウトを示します。

7.4.6 リモート・システム・アップグレード・ステート・マシン

リモート・システム・アップグレード機能がエラー検出をする動作は次の通りです。

1. パワーアップの後に、リモート・システム・アップグレード・レジスターは 0 までリセットされ、ファクトリーまたはアプリケーション・コンフィグレーション・イメージは、EPCQ-L デバイスの 0x00 ~0x1F で格納された開始アドレスに基づいてロードされます。

2. ファクトリー・コンフィグレーション・イメージでは、ユーザーロジックは AnF ビットを 1 に設定し、アプリケーション・イメージの開始アドレスがロードされます。ユーザーロジックはウォッチドッグ・タイマーの設定も書き込みます。

3. コンフィグレーション・リセット(RU_CONFIG)が Low になると、ステートマシンはアップデート・レジスターの内容でコントロール・レジスターを更新し、アプリケーション・コンフィグレーション・イメージを使用してリコンフィグレーションをトリガーします。　

4. エラーが発生した場合、ステートマシンは、ファクトリー・イメージに戻ります。コントロールおよびアップデート・レジスターは 0 にリセットされ、ステートレジスターは、エラー情報で更新されます。

5. コンフィグーションの成功後は、システムはアプリケーションの設定を保ちます。

7.4.7 ユーザー・ウォッチドッグ・タイマー

ユーザー・ウォッチドッグ・タイマーは、誤ったアプリケーション・コンフィグレーションがいつまでもデバイスを停止するのを防止します。アプリケーション・コンフィグレーションが正常にデバイスにロードされた際に、タイマーを使用して機能エラーを検出することができます。タイマーは自動的にファクトリー・コンフィグレーションでディスエーブルされ、アプリケーション・コンフィグレーションでイネーブルされます。

注意: アプリケーション・コンフィグレーションでこの機能が必要ない場合は、ファクトリー・コンフィグレーション・ユーザーモードの動作時にアップデート・レジスターで Wd_en ビットを 1'b0 に設定して、この機能をオフにする必要があります。アプリケーション・コンフィグレーションでこの機能をディスエーブルすることはできません。

(34) デバイスが POR とパワーアップが終了すると、ステータスレジスターの内容は 5'b00000 です。



カウンターは 29 ビット幅で、2 29 の大カウント値を有します。ユーザー・ウォッチドッグ・タイマー値を指定する場合、唯一のも重要な 12 ビットを指定します。タイマー設定の精度は、2 17 サイクルです。サイクルタイムは、ユーザー・ウォッチドッグ・タイマーの蔵オシレーターの周波数に基づいています。

アプリケーション・コンフィグレーションがユーザーモードに入るとすぐにタイマーがカウントを開始します。タイマーが終了すると、リモート・システム・アップグレード回路は、タイムアウト信号を生成し、ステータスレジスターを更新し、ファクトリー・コンフィグレーション・イメージのロードをトリガーします。時間をリセットするには、 RU_nRSTIMER をアサートします。


ユーザー・ウォッチドッグ内蔵オシレーターの周波数の動作範囲に関する詳しい情報を提供します。

7.5 デザイン・セキュリティー

Arria 10 のデザイン・セキュリティーは、次の機能をサポートしています。

• 256 ビット・キーの業界標準のデザイン・セキュリティー・アルゴリズム(FIPS-197 確定)をサポートする拡張の内蔵 AES( 高度暗号化規格 )復号化ブロック

• 揮発性および不揮発性キーのプログラミングサポート

• 改ざん保護モード経由の揮発性と不揮発性の両方のキーのセキュア動作モード

• JTAG セキュアモードでのパワーアップ時の限定的なアクセス JTAG 命令

• サイドチャネル攻撃に対する POF 認証および保護のサポート

• ヒューズビットまたはオプションビット経由の JTAG アクセス・コントロールおよびセキュリティー・キー・コントロールの提供

• デバイスが初期化されるまでパワーアップからのすべての JTAG 命令のディスエーブル

• ボードレベルのテストのサポート

• 不揮発性キーのオフボードキー・プログラミングのサポート

• コンフィグレーション・ビットストリームへの他のセキュリティー設定を使用した暗号化および暗号化のためのスタンドアローン Qcrypt ツール

• JTAG を除いたすべてのコンフィグレーション手法で使用可能

• リモート・システム・アップグレード機能のサポート

表 101. Arria 10 FPGA のデザイン・セキュリティーのアプローチ

デザイン・セキュリティーのエレメント

説明

Non-Volatile key 不揮発性のキーは、デバイス内のヒューズにしっかりと保存されています。このキーの決定は、独自のセキュリティー機能により困難を要します。

Volatile Key 揮発性のキーは、デバイス内のバッテリー・バックアップ RAM に安全に格納されます。このキーの決定は、独自のセキュリティー機能により困難を要します。

Key Generation ユーザー提供の 256 ビット・キーは、デバイスにプログラムされる前に、一方向関数により処理されます。

Key Choice デバイス内には、揮発性および不揮発性の両キーの存在が可能です。ユーザーは、Convert Programming File ツールまたは Qcrypt ツールを介し、暗号化されたコンフィグレーション・ファイル内のオプションビットを設定して、使用するキーの選択ができます。

continued...




デザイン・セキュリティーのエレメント

説明

Tamper ProtectionMode

改ざん防止モードでは、暗号化されていないコンフィグレーション・ファイルは FPGA にロードされません。このモードを有効にすると、FPGA はキーで暗号化されたコンフィグレーションでのみロードできます。暗号化されていないフィグレーションおよび正しくないキーで暗号化されたコンフィグレーションは、コンフィグレーション・エラーが起こります。このモードを有効にするには、デバイス内でヒューズを設定します。

ConfigurationReadback

これらのデバイスは、コンフィグレーション・リードバック機能をサポートしていません。セキュリティーの観点から、暗号化されていないコンフィグレーション・データのリードバックは不可能です。

Security Key Control 異なる JTAG 命令と Qcrypt ツールのセキュリティー・オプションの使用によって、揮発性または非揮発性キーの使用を柔軟に永続的または一時的に無効にすることができます。また、揮発性キーをロックし、上書きまたは再プログラムされることを防げます。

JTAG Access Control Qcrypt ツールを使用してコンフィグレーション・ファイルの OTP ヒューズまたはオプション・ビットを設定することで、JTAG アクセス・コントロールのさまざまなレベルを有効にします。1. フル・コンフィグレーションまたはコンフィグレーションの一部を HPS 経由のみで強制的に行います。2. 外部 JTAG ピンまたは HPS JTAG をバイパスします。この機能は、外部 JTAG または HPS JTAG アクセスを無

効にしますが、内部コア・アクセスを介してロックを解除します。3. 外部 JTAG ピンからすべての AES キーに関連する JTAG 命令を無効にします。4. JTAG セキュアモードと同様に、限られた必須の JTAG 命令セットに外部 JTAG からアクセスできるようにしま

す。

注意: •

• FPP コンフィグレーション手法で Arria 10 デバイスとともにデザイン・セキュリティー機能を使用する場合は、異なる DCLK-to-DATA[] 比が必要です。

関連情報AN 556: インテル FPGA におけるデザイン・セキュリティー機能の使用 ( 英語版 )

Arria 10 デバイスのデザイン・セキュリティーについて、詳しい情報を提供します。

7.5.1 セキュリティー・キーの種類

Arria 10 デバイスは、揮発性および不揮発性の 2 種類のキーを提供します。次の表は、揮発性キーと不揮発性キーの相違点を示しています。

表 102. セキュリティー・キーの種類

キーの種類キーのプログラマビリティー

キーストレージの電源プログラミング方法

揮発性 • 再プログラム可能• 消去可能

外部バッテリーが必要、VCCBAT (35) オンボード

不揮発性ワンタイム・プログラミング

外部バッテリーは不要オンボードおよびインソケット・プログラミング(36)

不揮発および揮発性のキー・プログラミングの両方ともに、リバース・エンジニアリングおよびデザインのコピーからの保護を提供します。改ざん保護モードを設定すると、デザインも改ざんから保護されます。

(35) VCCBAT は揮発性キーストレージ専用の電源です。VCCBAT は、オンチップの電源状態に関係なく、揮発性レジスターに電源を供給し続けます。

(36) サードパーティー・ベンダーはインソケット・プログラミングを提供しています。




関連情報• AN 556: インテル FPGA におけるデザイン・セキュリティー機能の使用 ( 英語版 )

FPGA 内での揮発性または不揮発性キーのプログラミングについて、詳しい情報を提供します。

• Arria 10 GX、GT、および SX デバイスファミリーのピン接続のガイドライン ( 英語版 )VCCBAT ピン接続の推奨事項について、詳しい情報を提供します。

• Arria 10 デバイス・データシートバッテリーの仕様について詳しい情報を提供します。

• 284 ページのサポートされる JTAG 命令

7.5.2 セキュリティー・モード

表 103. Arria 10 デバイスで可能なセキュリティー・モード

注意: これらの指示や各モードでのヒューズの投入方法について詳しくは、インテルのテクニカルサポートにお問い合わせください。また、Qcrypt ツールを使用してこれらのデザイン・セキュリティー・モードのすべてを有効にすることもできます。Qcrypt ツールは、ワンタイム・プログラミングの制限があるヒューズの投入と比べて、一時的解決策を提供します。

セキュリティー・モード

JTAG 命令セキュリティー機能

JTAG Secure(37) EXT_JTAG_SECURE 必須の IEEE Std. 1149.1 BST JTAG 命令のみ可能です。表 104263 ページのを参照してください。

TamperProtection

OTP_VOLKEY_SECURE Arria 10 デバイス内にロードされる正しいキーで暗号化されたコンフィグレーション・ファイルのみ可能です。暗号化されていないキーまたは不正暗号化キーを使用すると、コンフィグレーション・エラーが発生します。

JTAG Bypass EXTERNAL_JTAG_BYPASS 外部 JTAG ピンまたは HPS JTAG からのすべての直接制御を無効にします。JTAGSecure モードと比較すると、JTAG Bypass モードでのデバイスは、内部 JTAG コアを介して外部 JTAG ピンまたは HPS JTAG インターフェイスにアクセスすることができます。

Key RelatedInstructionDisable

KEY_EXT_JTAG_DISABLE 外部 JTAG ピンから発行された AES キーに関連するすべての JTAG 命令を無効にします。

HPSConfigurationOnly

FORCE_HPS_CONFIG コンフィグレーションまたは一部のみリコンフィグレーションするデバイスからの外部JTAG ピンを無効にします。HPS のみがコンフィグレーション・ピンを制御し、MSEL ピンはパッシブモードになります。

HPS JTAG Bypass EXTERNAL_JTAG_BYPASS HPS JTAG コントローラーをバイパスし、HPS 内部マスター・コントロールを無効にします。

PR andScrubbingDisable

PR_SCRUBBING_DISABLE 外部ピンと HPS からのパーシャル・リコンフィグレーションおよび外部スクラブを無効にします。FPGA コアのみがパーシャル・リコンフィグレーションを実行することができます。

Volatile Key Lock VOLKEY_LOCK ゼロ設定または再プログラムされた揮発性キーをロックします。ただし、KEY_CLR_VREG 命令を使用して揮発性キーを消去できます。VOLKEY_LOCK 命令は、揮発性キーがデバイスにプログラムされた後にのみ発行することができます。

continued...

(37) Arria 10 デバイスで JTAG Secure モードを有効にするか、または Test Disable モードでテストモードを無効にする、および JTAG インターフェイスを介してプログラミングを無効にします。このプロセスは不可逆的であり、インテルが不良分析を実行するのを妨げます。






セキュリティー・モード

JTAG 命令セキュリティー機能

Volatile KeyDisable

VOLKEY_DISABLE すべての将来の揮発性キーのプログラミングを無効にします。プログラムされた既存の揮発性キーがデバイスに存在する場合、コンフィグレーション・ファイルの復号化には使用されません。

Non-Volatile KeyDisable

OTP_DISABLE すべての将来の不揮発性キーのプログラミングを無効にします。プログラムされた既存の非揮発性のキーがデバイスに存在する場合、コンフィグレーション・ファイルの復号化には使用されません。

Test DisableMode

TEST_DISABLE すべてのテストモードおよびテストに関連する JTAG 命令を無効にします。l このプロセスは不可逆的であり、インテルが不良分析を実行することを妨げます。

関連情報SoC Security of the Arria 10 Hard Processor System Technical Reference Manual

HPS コンフィグレーションのみおよび HPS JTAG バイパス・セキュリティー・モードについて、詳しい情報を提供します。

7.5.2.1 JTAG セキュアモード

Arria 10 デバイスが JTAG セキュアモードの場合、必須の IEEE Std 1149.1 規格の BST JTAG 命令を除く、すべての JTAG 命令が無効になります。

表 104. 必須および非必須の IEEE Std 1149.1 規格の BST JTAG 命令

必須の IEEE 1149.1 規格の BST JTAG 命令非必須の IEEE 1149.1 規格の BST JTAG 命令

• BYPASS

• EXTEST

• IDCODE

• LOCK

• UNLOCK

• SAMPLE/PRELOAD

• SHIFT_EDERROR_REG

• CONFIG_IO

• CLAMP

• EXTEST_PULSE (38)

• EXTEST_TRAIN (38)

• HIGHZ

• KEY_CLR_VREG

• KEY_VERIFY (38)

• PULSE_NCONFIG

• USERCODE

注意: EXT_JTAG_SECURE 命令を発行した後、Arria 10 デバイスはロック解除はできません。

関連情報284 ページのサポートされる JTAG 命令

7.5.3 Arria 10 Qcrypt セキュリティー・ツール

Qcrypt ツールは、Arria10 FPGA コンフィグレーション・ビット・ストリームのファイルの暗号化と復号化のためのスタンドアロンの暗号化ツールです。Qcrypt ツールは、スクリプトを介して HPS のブートイメージを暗号化するために使用することができます。現在、 Quartus Prime グラフィカル・ユーザー・インターフェイスからアクセスできないセキュリティー設定の異なる種類の Qcrypt ツールで設定することができます。

(38) これらの JTAG 命令は JTAG セキュアモード時に実行することができます。




Qcrypt ツールは、.sof および.pof ファイルのような他のコンフィグレーション・ファイルを抜いて、バイナリー・ファイル（.rbf）のみを暗号化と復号化します。暗号化のフローを通して、Qcrypt ツールは.rbf ファイルを暗号化するときに認証タグを生成します。認証タグはコンフィグレーション・ビット・ストリームの変更または改ざんを防止します。暗号化と復号化に加えて、Qcrypt ツールを使用すると、さまざまなセキュリティー機能と設定をイネーブルして実行することができます。.rbf ファイルにセキュリティー機能と設定を組み込むことにより永久にセキュリティー・ヒューズを燃焼させず、Arria10 デバイスのセキュリティー機能の異なる種類を使用する柔軟性があります。.ekp ファイル、または.rbf 以外の暗号化された設定ファイルを生成するには、変 Quartus Prime Convert Programming File ツールを使用する必要があります。

注意: Qcrypt ツールはライセンス保護されておらず、すべての Quartus Prime ソフトウェア・ユーザーが使用できます。

関連情報• AN 556 の Qcypt ツールオプション : インテル FPGA におけるデザイン・セキュリティー機能の

使用 ( 英語版 )Qcrypt ツールの機能について、詳しい情報を提供します。

• AN 759: Arria 10 SoC セキュアブート・ユーザーガイドHPS ブートイメージの暗号化について、詳しい情報を提供します。

• AN 556: インテル FPGA におけるデザイン・セキュリティー機能の使用 ( 英語版 )Arria 10 デバイスのデザイン・セキュリティーについて、詳しい情報を提供します。

7.5.4 デザイン・セキュリティーの実装

図 -162: デザイン・セキュリティーの実装

AES KeyProgramming File Key Storage

Encrypted Configuration

File

AES Encryptor

Quartus Prime Software

Memory orConfiguration

Device

FPGA Device

AES Decryption

Step 3

Step 1

Step 1

Step 2

256-bit User-DefinedKey

Step 4



https://www.altera.co.jp/documentation/bhc1410500804155.html#sss1458549182514

https://www.altera.co.jp/documentation/bhc1410500804155.html#sss1458549182514

https://www.altera.co.jp/documentation/cru1452898171006.html#cru1452898115026


安全なコンフィグレーションを実行するには、次の手順を行います。

1. Quartus Prime ソフトウェアは、デザインのセキュリティー・キーのプログラミング・ファイルを生成し、ユーザー定義の 256 ビットのセキュリティー・キーを使用して、コンフィグレーション・データを暗号化します。

2. 暗号化されたコンフィグレーション・ファイルを外部メモリー内に格納します。

3. JTAG インターフェイスを介して Arria 10 デバイス内に AES キーのプログラミング・ファイルをプログラムします。

4. Arria 10 デバイスを設定します。システムのパワーアップ時に、外部メモリーデバイスから暗号化されたコンフィグレーション・ファイルが Arria 10 デバイスに送信されます。

関連情報AN 556: インテル FPGA におけるデザイン・セキュリティー機能の使用 ( 英語版 )

Arria 10 デバイスのデザイン・セキュリティーについて、詳しい情報を提供します。

7.6 改訂履歴


2017 年 3 月 2017.03.15 • 商標を「インテル」へ変更。• Arria 10 デバイスのコンフィグレーション・ピンの概要に、nIO_PULLUP ピンの注釈を

追加。• 両デバイスが異なるコンフィグレーション・データのセットを受信する場合に外部ホストを

使用するマルチデバイス FPP コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。

• チェーン内の両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス AS コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。

• 両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス PS コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。

2016 年 10 月 2016.10.31 • コンフィグレーション・ピンのためのドライブ強度を更新。— DCLK—1.8 V CMOS 12 mA から 1.8 V CMOS 24 mA に更新。— NCSO[2..0]—1.8 V CMOS 8 mA から 1.8 V CMOS 12 mA に更新。— AS_DATA0/ASD0、AS_DATA1、AS_DATA2、および AS_DATA3—1.8 V

CMOS 8 mA から 1.8 V CMOS 24 mA に更新。

2016 年 6 月 2016.05.13 • デザイン・セキュリティー機能およびアプローチを更新。• 表記を EX_JTAG_SECURE から EXT_JTAG_SECURE へ修正。• 必須および非必須の IEEE 1149.1 規格の BST JTAG 命令を追加。• Arria 10 デバイスでの使用可能なセキュリティー・モードおよびそれらを有効にする命令

を更新。• Qrypt セキュリティー・ツールの情報を追加。

2016 年 5 月 2016.05.02 • FPP および PS コンフィグレーション時間の見積りを「コンフィグレーション時間の見積り」に追加し、項「コンフィグレーションの詳細」のサブセクションを移動。

• Direct-to-application を使用する際の PCIe のタイミング違反の可能性に関する注釈を追加。

• 固定のコンフィグレーション・イメージの開始アドレスの設定に関するユーザーへの推奨の注釈を追加。

• 項「コンフィグレーション・ピンのための I/O 規格およびドライブ強度」を追加。• AS コンフィグレーション・タイミング波形に nCSO を追加し、更新。• AS コンフィグレーション・タイミング波形での TSU および TDH を更新。

continued...





2015 年 12 月 2015.12.14 • CLKUSR の情報を更新。• CLKUSR サブセクションでの「アクティブ・シリアル・コンフィグレーション」から「コンフィ

グレーションの詳細」へ移動。

2015 年 11 月 2015.11.02 • 整合性のために「コンフィグレーション・モード」の語をコンフィグレーション手法に更新。• 「Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル」に

MSEL ピンの設定時のリンクを追加。• MSEL ピン設定の表に PS と FPP 列を結合し、両方とも同じ MSEL ピンの設定を有す

ること明示。• PS または FPP MSEL ピンの設定を使用するための HPS を介したコンフィグレーショ

ンについて MSEL ピン設定の表に説明を追加。• コンフィグレーション・モードおよび機能の表に、パーシャル・リコンフィグレーションが内

部ホストとして設定される場合にのみであるという脚注と、JTAG、AS、PS コンフィグレーション・モードで、パーシャル・リコンフィグレーションに Yes を追記し、更新。

• 圧縮と暗号化がすべてのコンフィグレーション手法で同時に使用することができないことを注記し、更新。

• FPP、AS および PS のタイミング波形にプリ・パワーアップ・ステートを追加し、更新。• Quartus II ソフトウェアの Device and Pin Options ダイアログボックスの

Configuration ページのコンフィグレーション・モードのリストから、Remote を選択する手順を削除。

• SFL プログラミング中に EPCQ-L ID の読み込みエラーを防ぐためのアクティブ・シリアルの MSEL ピンの設定の注意を追加。

• 表記を Quartus II から Quartus Prime へ変更。

2015 年 5 月 2015.05.04 • FPP、AS および PS コンフィグレーションのタイミング波形を追加。• 「トレース長および負荷」を「トレース長のガイドライン」に更新し、ロード内容を削除。• ロード情報の Arria 10 デバイスのデータシートへのリンクを追加。• 「Arria 10 デバイスのコンフィグレーション・モードと機能」で 8 ビットと 32 ビットをサ

ポートを FPP に更新。• 「デザイン・セキュリティー」および「コンフィグレーション・データの圧縮」に注釈を追加。

2015 年 1 月 2015.01.23 • 100 MHz での AS コンフィグレーション中の CLKUSR ピンの使用を更新。• PS、FPP x8、FPP x16 のコンフィグレーションの大クロックレートおよび HPS 経由の

コンフィグレーションを更新。• RU_SHIFTnLD と RU_CAPTnUPDT を RU_CTL[1:0] に置き換え、リモート・システ

ム・アップグレード回路図を更新。• ALTREMOTE_UPDATE メガファンクションをアルテラ remote Update IP コアに更

新。• ユーザー・ウォッチドッグ・タイムアウト値を 34..46 から 34..45 へ更新。• nIO_PULLUP が VCC により供給されることを更新。• Arria 10 デバイスのコンフィグレーション・モードの表に大データレートを追加。

2014 年 8 月 2014.08.18 • 項「複数の EPCQ-L デバイスとのアクティブ・シリアル・コンフィグレーション」のを追加。• 項「ユニークなチップ ID」を削除。• 項「JTAG コンフィグレーション」に USB-Blaster ダウンロード・ケーブルのサポートの

詳細情報を追加し、更新。• 項「パワーアップ・シーケンス」を更新。• 項「コンフィグレーション・イメージ」に開始アドレスを追加し、更新。• 項「リモート・アップデート・モード」でコンフィグレーション・シーケンスを更新。• 項「リモート・システム・アップグレード・ステート・マシン」を更新。• 図 7-18「マイクロプロセッサーを使用したシングルデバイス JTAG コンフィグレーショ

ン」で、JTAG ピンのパワー・リファレンスを更新。• 図 7-20「Arria 10 デバイスのコンフィグレーション・シーケンス」を更新。• 図 7-22「Arria 10 のリモート・システム・アップグレードのブロック図」を更新。• 表 7-1「Arria 10 デバイスのコンフィグレーション・モードと機能」で、パーシャル・リコン

フィグレーションでサポートされるクロックレートを更新。continued...




• 表 7-3「Arria 10 デバイスの各コンフィグレーション手法での MSEL ピンの設定」で、FPP および PS コンフィグレーション手法でサポートされる VCCPGM 電圧を追加し、更新。

• 表 7-6「リモート・システム・アップグレード・レジスター」で、シフト、コントロール、アップデート、およびステータス・スレジスターの説明を更新。

• 表 7-7「コントロール・レジスターのビット」を更新。• 項「ユニークなチップ ID」を削除。

2013 年 12 月 2013.12.02 初版



8 Arria 10 デバイスにおける SEU の緩和

8.1 SEU 緩和の概要

SEU ( シングル・イベント・アップセット ) は、宇宙放射線の影響により生じるデバイスやシステム内部のストレージエレメント、通常 SRAM ( スタティック・ランダム・アクセス・メモリー ) の状態の変化です。この状態はソフトエラーであり、ストレージ・エレメントの状態を元の値に戻すことで、デバイス自体に恒久的な損傷を与えることなく修正できます。意図しないメモリー状態のため、デバイスはこのアップセットを修正するまで誤って動作する可能性があります。　

SER ( ソフト・エラー・レート ) は、動作時間 10 億時間あたり 1 回のソフトエラーの発生として定義される FIT (Failure-in-Time) 単位で表されます。SEU の緩和は、発生頻度の低さから、不要とされることが多いです。しかしながら、複数の集積度の高いコンポーネントを有するような複雑性の高いシステムでは、エラーレートは重要なシステムデザインの要因となります。システムが複数な FPGA を含み、高い信頼性と可用性が必要な場合は、ソフトエラーの影響を考慮し、使用可能なテクニックを使用して、これらのタイプのエラーを検出して回復する必要があります。

関連情報• Introduction to Single-Event Upsets

• Understanding Single Event Functional Interrupts in FPGA Designs

• Arria 10 デバイス・ハンドブック : 既知の問題Arria 10 デバイス・ハンドブックで更新を予定している箇所をリストします。

• AN 737: Arria 10 デバイスでの SEU の検出と回復 ( 英語版 )Arria 10 SEU 検出と回復の実装およびリファレンス・デザインについて詳しい情報を提供します。

8.1.1 SEU 緩和アプリケーション

Arria 10 の SEU 緩和機能は、システムが常に適切に機能することを確実にし、SEU イベントに起因するシステムの誤作動を回避したり、システムに対して重大な SEU イベントを処理したりするのに役立ちます。SEU 緩和機能が必要な一般的なシステムは次の通りです。

• 防衛または航空宇宙—飛行システム

• オートモーティブまたはインダストリアル—安全性アプリケーション

• 通信、データセンター、クラウド・コンピューティング—システム稼働時間

8.1.2 コンフィグレーション RAM

FPGA は、ユーザーロジック ( バルクメモリーとレジスター ) 内と CRAM (Configuration RAM) 内の両方のメモリーを使用します。CRAM はユーザーデザインがロードされるメモリーです。CRAM は、デバイス内の全てのロジックと配線をコンフィグレーションします。万一、SEU が CRAM ビットに衝突し

A10-HANDBOOK | 2017.06.21



http://www.altera.com/literature/wp/wp-01206-introduction-single-event-upsets.pdf

http://www.altera.com/literature/wp/wp-01207-single-event-functional-interrupt.pdf






たとしても、その CRAM ビットが未使用の場合は影響は無害です。しかしながら、ルックアップ・テーブル・ビットなどの内部信号配線のクリティカルなロジックに影響を与えると、機能的なエラーが発生する可能性があります。

8.1.3 エンベデッド・メモリー

Arria 10 デバイスには、次の 2 種類のメモリーブロックが含まれています。

• 20 Kb M20K ブロック—メモリーリソースのブロック。M20K ブロックは大規模なメモリーアレイに適しており、同時に、多数の独立ポートを提供します。

• 640 ビットのメモリー・ロジック・アレイ・ブロック (MLAB)—兼用ロジック・アレイ・ブロック (LAB)からコンフィグレーションされるエンハンスト・メモリー・ブロックです。MLAB は幅が広く深さがないメモリーアレイのために理想的です。MLAB はデジタル信号処理 (DSP) アプリケーション、幅が広く深さがない FIFO バッファー、およびフィルターの遅延ラインに使用するシフトレジスターの実装向けに適化されています。各 MLAB は 10 個のアダプティブ・ロジック・モジュール (ALM)から構成されています。Arria 10 デバイスではこれらの ALM を各 MLAB につき 1 つの 32×20シンプル・デュアル・ポート SRAM ブロックを提供する 10 個の 32×2 ブロックとしてコンフィグレーションすることができます。

エンベデッド・メモリーは、SEU への影響が強いため、インテルは、FIT レートを小限に抑えるためにインターリーブと特別なレイアウト手法を採用し、ECC ( 誤り訂正コード ) 機能を加えて SEU FIT レートをほぼセロまで軽減しています。　

関連情報Arria 10 デバイスにおけるエンベデッド・メモリー・ブロック

8.2 Arria 10 における緩和手法

Arria 10 デバイスは、さまざまなアプリケーション・エリア向けの多様な SEU ( シングル・イベント・アップセット ) 緩和のアプローチを備えています。

表 105. Arria 10 デバイスにおける SEU 緩和のエリアとアプローチ

エリア SEU 緩和のアプローチ

シリコンデザイン : CRAM / SRAM / フリップフロップ

インテルは、アップセットの削減や修正可能な 2 ビット・エラーの抑制のために多様なデザイン手法を使用しています。

EDCRC ( エラー検出巡回冗長検査 ) / スクラブ

CRAM SEU イベントを検出し、CRAM 内容を自動訂正する EDCRC 機能を活用できます。

M20K SRAM ブロックインテルは、インターリーブ、特別なレイアウト手法、および ECC ( 誤り訂正コード ) を採用しており、SEU FIT レートをほぼ 0 にします。

センシティビティー・プロセッシングセンシティビティー・プロセッシングを使用して、SEU が生じた CRAM ビットが使用されているか未使用かを識別します。

フォルト・インジェクションフォルト・インジェクション機能を使用して、CRAM 状態を変更してエラーをトリガーすることで、SEU イベントへのシステムの反応を検証します。

階層的タグ付けセンシティビティー・プロセッシングおよびフォルト・インジェクションを補完する機能であり、デザインロジックの特定の部分の SEU レポートおよび注入の制約向けです。

トリプル・モジュール・リダンダンシー (TMR) ステートマシンのようなクリティカルなロジックに、TMR 手法を実装できます。

8 Arria 10 デバイスにおける SEU の緩和A10-HANDBOOK | 2017.06.21



8.2.1 メモリーブロックの誤り訂正コードのサポート

ECC は、メモリーの出力時にデータのエラーを検出し、訂正することを可能にします。ECC は 32 ビット・ワードでシングル・エラー (1 ビット・エラー ) 訂正、ダブル隣接エラー ( 隣接する 2 ビット・エラー ) 訂正、およびトリプル隣接エラー ( 隣接する 3 ビット・エラー ) 検出を実行することができます。ただし、ECC は 4 つ以上のエラーを検出することはできません。

×32 幅シンプル・デュアルポート・モードでは、M20K ブロックは ECC のビルトインのサポートを有します。

• ECC が有効になっている場合は、M20K は ECC シンプル・デュアルポート・モード以外よりも動作が遅くなります。しかしながら、オプショナルの ECC パイプライン・レジスターを出力デコーダーの手前で有効にすることで、1 サイクルのレイテンシーを追加しつつ、パイプライン ECC モード以外との比較においてより高い性能を実現できます。

• M20K の ECC ステータスは、e ( エラー ) と ue ( 訂正不可能なエラー ) の 2 つの ECC ステータスフラグ信号を用いて伝達されます。これらのステータスフラグはメモリーブロックからの標準の出力の一部です。ECC を使用する際には、ECC ステータスフラグが 2 つのパリティービットと置き換わるため、これらのビットにはアクセスできません。

関連情報メモリーブロック誤り訂正コードのサポート

8.2.2 CRAM でのエラー検出訂正

8.2.2.1 EDCRC ( エラー検出巡回冗長検査 )

ユーザーモードでは、コンフィグレーションされた CRAM (Configuration RAM) ビットの内容が、ソフトエラーによる影響を受ける可能性があります。これらのソフトエラーはイオン化した粒子によって引き起こされますが、インテル FPGA デバイスで頻繁に発生するものではありません。しかし、エラーのないデバイス動作を要求する高信頼性アプリケーションでは、デザインでこれらのエラーについて考慮されていることが要求されます。

ハード化されたオンチップ EDCRC 回路を使用することにより、フィッティングやデバイスの性能に影響を与えることなく、次の動作を行うことができます。

• コンフィグレーション中に巡回冗長検査 (CRC) エラーを自動検出する

• ユーザーモードでオプションのソフトエラー (SEU と MBU) 検出し識別する

• 高速ソフトエラー検出。エラー検出速度の向上

• 2 種類のチェックビット

— フレームベースのチェックビット—CRAM に格納され、フレームのインテグリティーの検証に使用される

— カラムベースのチェックビット—レジスターに格納され、すべてのフレームのインテグリティーの保護に使用される

ユーザーモードでのエラー検出時には、 Arria 10 デバイスで複数の EDCRC エンジンが並列的に動作します。エラー検出 CRC エンジンの数は、フレーム内の合計ビット数であるフレーム長に依存します。

カラムベースの各エラー検出 CRC エンジンがそれぞれのフレームから 128 ビットを読み出し、4 サイクル以内に処理します。エラーを検出するために、エラー検出 CRC エンジンは全てのフレームをリードバックする必要があります。




図 -163: ユーザーモードでのエラー検出のブロック図次の図に、ユーザーモードでのレジスターおよびデータフローを示します。

CRCCalculation

Error DetectionSearch Engine

Error Message Register

JTAG UpdateRegister

JTAG ShiftRegister

User UpdateRegister

User ShiftRegister

HPS ShiftRegister

HPS UpdateRegister

CRC_ERROR

JTAGTDO

GeneralRouting

HPSOutput

ReadbackBitstream

SyndromeCorrection

Pattern Write Back toCRAM for Correction

表 106. エラー検出レジスター

レジスター名概要

エラー・メッセージ・レジスター (EMR) 1 ビット・エラーまたは隣接する 2 ビット・エラーの詳細を収容する。エラー検出回路がエラーを検出する毎に回路がレジスターを更新する。

ユーザー・アップデート・レジスターこのレジスターは、EMR 内容が検証された 1 クロックサイクル後に EMR レジスターの内容で自動的に更新される。ユーザー・アップデート・レジスターはクロックイネーブルを含み、これはユーザー・アップデート・レジスターの内容がユーザー・シフト・レジスターに書き込まれる前にアサートされる必要がある。この条件により、その内容がユーザー・シフト・レジスターに読み出される際にユーザー・アップデート・レジスターの内容が上書きされることを防ぐ。

ユーザー・シフトレジスターこのレジスターにより、ユーザーロジックがコア・インターフェイスを介してユーザー・アップデート・レジスターの内容にアクセスすることができる。ユーザー・シフト・レジスターを介して EMR 情報をシフトアウトするために、アルテラ Error MessageRegister Unloader IP コアを使用する。詳細については関連情報を参照。

JTAG アップデート・レジスターこのレジスターは、EMR の内容が検証された 1 クロックサイクル後に EMR レジスターの内容で自動的に更新される。JTAG アップデート・レジスターはクロックイネーブルを含み、これは JTAG アップデート・レジスターの内容が JTAG シフトレジスターに書き込まれる前にアサートされる必要がある。この条件により、その内容が JTAG シフトレジスターに読み出される際に JTAG アップデート・レジスターの内容が上書きされることを防ぐ。

JTAG シフトレジスターこのレジスターにより、SHIFT_EDERROR_REG JTAG 命令を使用して、JTAG インターフェイスを介して JTAG アップデート・レジスターの内容にアクセスすることができる。

ハード・プロセッサー・システム（HPS）アップデート・レジスター

このレジスターは、EMR 内容が検証された 1 クロックサイクル後に EMR レジスターの内容で自動的に更新される。HPS アップデート・レジスターはクロックイネーブルを含み、これは HPS アップデート・レジスターの内容が HPS シフトレジスターに書き込まれる前にアサートされる必要がある。この条件により、その内容が HPS シフトレジスターに読み出される際に HPS アップデート・レジスターの内容が上書きされることを防ぐ。

HPS シフトレジスターこのレジスターにより、HPS インターフェイスを介して HPS アップデート・レジスターの内容にアクセスすることができる。



関連情報• Altera Error Message Register Unloader IP Core User Guide

EMR をシフトアウトするためのユーザー・シフトレジスターの使用について、詳しい情報を提供します。

• FPGA Manager Address Map and Register Definitions in Arria 10 Hard ProcessorSystem Technical Reference Manual

エラー検出レジスターを読み出すためにハード・プロセッサー・システムを使用する方法について、詳しい情報を提供します。

8.2.2.1.1 カラムベースとフレームベースのチェックビット

図 -164: カラムベースとフレームベースのチェックビット

128-BitsData

128-BitsData Frame 0

128-BitsData

128-BitsData Frame 1

Frame 2

128-BitsData Last Frame

Column 0 Column 1 Last Column

32-Bits Frame-BasedCheck-Bits




32-Bits Column-BasedCheck-Bits

32-Bits Column-BasedCheck-Bits

EDCRC チェックビットの更新

フレームベースのチェックビットは、コンフィグレーション中にオンチップで計算されます。カラムベースのチェックビットは、コンフィグレーション後に更新されます。

EDCRC 機能を有効にした場合、EDCRC 機能はデバイスがユーザーモードになった後に CRAM フレームの読み出しを開始します。リードバック・フレームから収集されたデータは、フレームベースのチェックビットとの比較により検証されます。

初のフレームベースの検証の完了後に、CRAM のそれぞれのカラムに基づいてカラムベースのチェックビットが計算されます。EDCRC ハードブロックは、次のいずれかのシナリオでカラムベースのチェックビットを再計算します。

• FPGA リコンフィグレーション

• パーシャル・リコンフィグレーション (PR) セッションの成功後

• CvP (Configuration via Protocol) セッション後



https://www.altera.co.jp/documentation/esc1417461530107.html#esc1417477325834

https://www.altera.co.jp/documentation/sfo1410070178831.html#lro1430268904151

https://www.altera.co.jp/documentation/sfo1410070178831.html#lro1430268904151

8.2.2.1.2 エラー・メッセージ・レジスター

EMR には、エラータイプ、エラー位置、および実際の症状に関する情報が含まれます。Arria 10 デバイスでは、このレジスターは 78 ビット幅です。EMR は、訂正不可能なエラーの位置ビットは検出しません。EMR のエラー位置には、フレーム番号、ダブルワード位置、さらにフレームおよびカラム内のビット位置が含まれます。

このレジスターの内容は、以下を介してシフトアウトできます。

• EMR Unloader IP コア—コア・インターフェイス

• SHIFT_EDERROR_REG JTAG 命令—JTAG インターフェイス

• HPS シフトレジスタ—HPS インターフェイス

図 -165: エラー・メッセージ・レジスター・マップMSB LSB

Frame Address Column-BasedDouble Word

Column-BasedBit

Column-BasedType

Frame-BasedSyndrome

Frame-BasedDouble Word

Frame-BasedBit

Frame-BasedType

1 bit1 bit3 bits5 bits10 bits32 bits3 bits5 bits2 bits16 bits

Reserved Column-Check-Bit Update

Column-Based Fields

Frame-Based Fields

表 107. エラー・メッセージ・レジスター幅と概要

レジスター名幅 ( ビット ) 概要

Frame Address 16 エラー位置のフレーム番号

Column-Based Double Word 2 カラム内のフレームごとに 4 のダブルワードがあり、これがエラーのダブルワード位置を示す。

Column-Based Bits 5 32 ビット・ダブルワード内でのエラー位置

Column-Based Type 3 表 108274 ページの示すエラーのタイプ

Frame-Based syndrome register 32 現在のフレーム用に計算された 32 ビットの CRC シグネチャーを収容する。CRCが 0 の場合、CRC_ERROR ピンが Low に駆動されエラーが無いことを表示。それ以外の場合はピンが High に引き上げられる。

Frame-Based Double Word 10 CRAM フレーム内のダブルワードの位置

Frame-Based Bit 5 32 ビット・ダブルワード内でのエラー位置

Frame-Based Type 3 表 108274 ページの示すエラーのタイプ

Reserved 1 予約ビット

Column-Based Check-Bits Update 1 カラム・チェックビット更新ステージで生じたエラーがある場合、ロジック High になる。CRC_ERROR ピンがアサートされ、FPGA がリコンフィグレーションされるまで High を保つ。

エラー情報の取得

EMR の内容は、コア・インターフェイスを介して、または SHIFT_EDERROR_REG JTAG 命令を用いた JTAG インターフェイスを介して取得できます。インテルは、コア・インターフェイスを介して EMR の内容をアンロードし、幾つかのデザイン・コンポーネント間で共有することができる Error MessageRegister Unloader IP コアを提供します。



関連情報Altera Error Message Register Unloader IP Core User Guide

EMR をシフトアウトするためのユーザー・シフトレジスターの使用について、詳しい情報を提供します。

EMR のエラータイプ

表 108. EMR のエラータイプ次の表は、EMR のエラータイプ・フィールドでレポートされる可能性のあるエラータイプをリストしています。

エラータイプビット 2 ビット 1 ビット 0 概要

フレームベース 0 0 0 エラーなし

0 0 1 1 ビット・エラー

0 1 X 隣接する 2 ビット・エラー

1 1 1 訂正不可能なエラー

カラムベース 0 0 0 エラーなし

0 0 1 1 ビット・エラー

0 1 X 同じフレーム内で隣接する 2 ビットのエラー

1 0 X 別のフレームにまたがって隣接する 2 ビットのエラー

1 1 0 別のフレームにまたがって隣接する 2 ビットのエラー

1 1 1 訂正不可能なエラー

8.2.2.1.3 CRC_ERROR ピンの動作

Arria 10 の高速 EDCRC 機能は、全てのカラムベースのチェックビット・エンジンを並列的に処理します。SEU が検出されると、カラムベースのチェックビットは CRC_ERROR をアサートし、次に、検出されたフレーム位置は影響を受けたビットの位置をより詳しく特定するためにフレームベースのチェックビットに渡されます。このプロセスにより CRC_ERROR ピンは 2 度アサートされます。カラムベースのチェックビットが初に CRC_ERROR パルスをアサートし、フレームベースのチェックビットによる 2 番目のパルスのアサートが続きます。

Arria 10 では、CRC_ERROR は SEU が検出されるとすぐに High にアサートされ、EMR の読み出しが可能になるまで High にとどまります。CRC_ERROR ピンが Low になるとすぐに EMR データをアンロードできます。EMR データがアンロードされると、エラータイプおよび影響を受けた位置が特定できます。これらの情報によって、その SEU イベントにシステムが対応する方法を決定します。




図 -166: 高速 EDCRC プロセスのフローチャート

CRC_ERROR ディアサート

EDCRC 動作

EDCRC カラムベース・エラースキャン開始

エラー訂正

フレーム位置を検索

EMR カラムベース・フィールドを更新

EDCRC フレームベース・エラースキャン開始

フレーム位置の検索

EMR フレームベース・フィールドの更新

エラー検出？

エラー訂正可能？

エラー訂正可能？

NO

NO

NO

YES

YESYES

CRC_ERROR ディアサート

CRC_ERROR アサート CRC_ERROR アサート

図 -167: カラムベースのチェックビットのタイミング図エラーが訂正可能であれば、1 つの SEU イベント中に 2 番目のパルスが生じます。CRC_ERROR ピンが 2 パルスをアサートした際に、エラーが訂正不可能な場合があります。完全な訂正可能なエラーと訂正不可能なエラーの事例については、訂正可能なエラーと訂正不可能なエラーを参照してください。完全な EMR は、2 番目のパルスの立ち下りエッジからのみ使用できます。

CRC ERROR ピン

カラムベースのエラー検出

カラムベースのチェックビットのアサート時間

カラムベースのEMRの読み出しが可能

EMRのアンロード完了

完全なEMRの読み出しが可能

フレームベースのチェックビットのアサート時間

フレームベースのチェックビットによってトグルされる2番目のパルスを待機

EMRのアンロード開始

1つのSEUイベント 2番目のフレーム向けEMR (1)

(1) 別のフレームでの稀なイベントである訂正可能な隣接する2ビット・エラー位置。

稀な事象である訂正不可能なエラーあるいは位置不明なエラーでは、CRC_ERROR 信号は 1 度だけアサートされます。訂正不可能なエラーの位置は特定できないため、フレームベースのチェックビットによる 2 番目のパルスのアサートは生じません。訂正不可能な複数ビットの SEU が生じる統計的な可能性は、標準的な環境条件下のデバイスでは 10,000 年に 1 回以内です。





図 -168: カラムベースまたはフレームベースのチェックビットのタイミング図

1 つの SEU イベントで 1 度のパルスが観測されたカラムベースまたはフレームベースのチェックビットの CRC_ERROR ピン動作の例です。

CRC ERROR ピン

カラムベース / フレームベースのエラー検出

EMR アンロードの開始

カラムベース / フレームベースのチェックビットのアサーション時間

関連情報Arria 10 Device Family Pin Connection Guidelines

CRC_ERROR 接続ガイドラインついて詳しい情報を提供します。

8.2.2.2 SEU センシティビティー

動作中の FPGA をリコンフィグレーションは、その FPGA を使用しているシステムに重大な影響を与えます。SEU の回復を計画する際は、FPGA をシステムの現在の状態と整合する状態に戻すまでの所用時間を考慮しなければなりません。例えば、内部のステートマシンが不正なステートにあり、リセットが必要な場合などです。また、周囲のロジックでもこのような想定外の動作を考慮する必要がある場合もあります。

SEU は、実装されたデザインで使用されない CRAM ビットに影響することが頻繁にあります。多くのコンフィグレーション・ビットは、デザインで未使用のロジックと配線ワイヤーを制御するため使用されません。実装方法により、も使用するデバイスですべての CRAM ビットのうちの 40% が使用できます。これは、SEU イベントの 40% だけが対応を必要とし、60% の SEU イベントは無視できることを意味します。使用されているビットはクリティカル・ビットとして判断され、未使用のビットはクリティカルではないビットと判断されます。

さらに、実装されたデザインの一部は、FPGA の機能で使用されていないと判断できます。例えば、実装されているがデバイスの動作には重要ではないテスト回路、あるいは、ログされるが再プログラムやリセットの必要がないその他のクリティカルではない機能が含まれます。




図 -169: センシティビティー・プロセッシング・フロー

no

yes

no

yes

正常動作

CRAM CRC 　エラー？

システムに通知

CRAMビットのルックアップ・センシティビティー

クリティカル・　ビット？

訂正アクションを実行

8.2.2.3 階層的タグ付け

階層的タグ付けは、デザインの各部のセンシティビティーを区分けするプロセスです。

Quartus Prime ソフトウェアを使用してデザイン・パーティションを作成することにより、階層的タグ付けを行い、次に、そのパーティションに ASD (Advanced SEU Detection) 領域のパラメーターを割り当てます。パラメーターは 0 から 15 までの値で、システムをデザインの各部に対応する 16 段階に区分けすることができます。

デザイン階層のセンシティビティー・プロセッシングは、Sensitivity Map Header ファイル (.smh)の内容に依存します。このファイルは、FPGA のロジックデザインのどの部分が CRAM ビット反転にセンシティブであるかを決定します。.smh ファイルからセンシティビティー情報を使用して、正しい ( 悪影響がも少ない ) リカバリーシーケンスを決定することができます。

機能が有効に発揮する.smh を生成するには、階層的タグ付けの手順を使用して機能ロジックビューからデザインへのセンシティビティーを指定する必要があります。

関連情報アルテラ Advanced SEU Detection IP コア・ユーザー

アルテラ Advanced SEU Detection IP コアを使用した段層的タグ付けについて、詳しい情報を提供します。




8.2.2.4 機能エラーに対するシステムの対応の評価

SEU の衝突に対する機能干渉の比率を SEFI (Single Event Functional Interrupt) レートといいます。この比率を小限に抑えることで SEU 緩和が改善されます。SEU は、どのメモリーエレメントにもランダムに衝突するため、システムのテストは包括的なリカバリー対応を保障するのに重要です。

SEU リカバリー対応は、フォールト・インジェクションの使用で可能です。フォールト・インジェクション機能は、システムの FPGA を動作させ、ランダムな CRAM ビット反転を注入して、FPGA とシステムがSEU から検出および完全に回復する能力をテストできます。これらのシミュレーションにより、これらのシミュレーションされた SEU の衝突からの FPGA とシステムの回復を監視できます。これらの衝突の経過より、FPGA とシステムのリカバリーシーケンスを改善できます。フォールト・インジェクションの使用により、デザインの SEFI レートが特定できます。

関連情報• アルテラ Fault Injection IP コア・ユーザーガイド

アルテラ Fault Injection IP コアを使用した SEU をシミュレーションするためのソフトエラー注入について、詳しい情報を提供します。

• Debugging Single Event Upset Using the Fault Injection DebuggerFault Injection Debugger の使用について、詳しい情報を提供します。

8.2.2.5 CRC エラーからの回復

Arria 10 デバイスは内部スクラブ機能をサポートしています。内部スクラブ機能は、アップセットが検出されると訂正可能な CRAM のアップセットを自動的に訂正します。ただし、内部スクラブは FPGAを既知の正常な状態に訂正することはできません。エラーからスクラブ完了までの時間は数十ミリ秒になります。この期間は、データがメモリーまたはステータスレジスターに正当に書き込まれている数千クロックサイクルを意味します。FPGA 動作を既知の正常な状態に戻すには、ソフトリセットですべてのSEU イベントを追うことを推奨します。

ソフトリセットが FPGA を既知の正常な状態に戻せない場合、デバイスをリコンフィグレーションしてCRAM を再度書き込み、デザインのレジスターを再び初期化します。Arria 10 デバイスをホストするシステムは、デバイスのリコンフィグレーションを制御する必要があります。リコンフィグレーションが正常に完了すると、Arria 10 デバイスが意図したとおりに動作します。

関連情報Arria 10 デバイスでのコンフィグレーション、デザイン・セキュリティー、およびリモートシステム・アップグレード

コンフィグレーション・シーケンスについて詳しい情報を提供します。

8.2.2.5.1 誤り訂正 ( 内部スクラブ ) の有効化

Arria 10 は、SEU に起因する反転ビットを自動的にスクラブする内部スクラブ機能をサポートします。内部スクラブ機能を有効にするには、次のステップを実行します。

1. Assignments メニューで、Device をクリックします。

2. Device and Pin Options をクリックし、Error Detection CRC タブを選択します。

3. Enable internal scrubbing をオンにします。

4. OK をクリックします。




https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/qts/quartusii_handbook.pdf



8.3 仕様

この項では、ユーザーモードでのエラー検出でのエラー検出周波数および CRC 演算に要する時間を示します。

8.3.1 エラー検出周波数

EMR アップデート間隔の仕様の範囲内で EMR をアンロードできない場合は、エラー検出周波数を下げることができます。エラー検出処理の速度は、 Quartus Prime ソフトウェアでクロック周波数の除数を設定することで制御できます。

注意: エラー検出周波数を下げることによって消費電力に大きな利点が生じることはありません。

各データフレームのエラー検出処理のスピードは、次の式で求められます。

図 -170: エラー検出周波数の式

Error Detection Frequency =Internal Oscillator Frequency

N

表 109. Arria 10 デバイスでのエラー検出周波数の範囲次の表は、各スピードグレードでの FMIN と FMAX を示しています。

注意: 周波数は、N = 1 の場合を示しています。N = 2 または 4 であれば、それに応じた一覧の周波数を除算してください。

スピードグレードエラー検出周波数

fMIN fMAX

1 49 77

2 45 77

3 42 77

8.3.2 エラー検出時間

SEU エラーの検出に要する時間は、実際の SEU イベントに応じて異なります。これは、使用中のデバイスとエラー検出クロックの周波数によって決まります。

表 110. Arria 10 デバイスでの CRC 演算に要する時間

Error detection timeMaximum = Error detection time Error Detection Frequency fMAX

Error Detection Frequency fMINNx x( )

Error detection timeMinimum Error detection time Nx=

• スピードグレード 1 ： N = 1、2、または 4

• スピードグレード 2 と 3 ： N = 2 または 4 のみ

バリアント集積度エラー検出時間 (ms)

GX/SX 160 / 220 14.29

270 / 320 14.29

continued...



バリアント集積度エラー検出時間 (ms)

480 21.13

570 / 660 27.84

GX/GT 900 / 1150 27.84

8.3.3 EMR アップデート間隔

現在の EMR データが次のエラーで上書きされるのを防ぐには、EMR データを小 EMR アップデート間隔の範囲内でアンロードする必要があります。ただし、アルテラ EMR Unloader IP コアは、アンロードのプロセス中に EMR データの損失が確実にないことによりこれを処理できます。この IP コアは、emr_error 信号をフラグすることで損失を検出します。

エラー・メッセージ・レジスターをアップデートする間隔は、デバイスとエラー検出クロックの周波数によって異なります。

表 111. Arria 10 デバイスでの EMR アップデート間隔の概算

EMR update interval Maximum =Error Detection Frequency fMAX


EMR update intervalMinimum Nx=

EMR update interval

EMR update interval

• スピードグレード 1 ： N = 1、2、または 4


バリアント集積度 EMR アップデート間隔 (ms)

GX/SX 160 / 220 0.28

270 / 320 0.28

480 0.41

570 / 660 0.54

GX/GT 900 / 1150 0.55



8.3.4 エラー訂正時間

Arria 10 では、高速なエラー訂正機能を提供しています。各デバイスバリアントのエラー訂正時間を下に示します。

表 112. エラー訂正時間

Correction timeMaximum = Correction time Error Detection Frequency fMAX


Correction timeMinimum Correction time Nx=

注意: • スピードグレード 1 ： N = 1、2、または 4


バリアント集積度訂正時間 (µs)

GX/SX 160 / 220 19.73

270 / 320 27.62

480 27.21

570 / 660 27.21

GX/GT 900 / 1150 39.68

8.4 改訂履歴


2017 年 3 月 2017.03.15 商標を「インテル」へ変更。

2016 年 5 月 2016.05.02 • エラー検出巡回冗長検査 (EDCRC : Error Detection Cyclic Redundancy Check)を編集し、更新。

• カラムベースのチェックビットとフレームベースのチェック・ビットに CRC チェックビットのインスタンスを更新。

• 図エラー・メッセージ・レジスター・マップを更新。• 図高速 EDCRC プロセスのフローチャートを追加。• 注意「エラー検出周波数を下げることによって消費電力に大きな利点が生じることはあり

ません」を追加。

2015 年 12 月 2015.12.14 • 章の構成を更新。• 項「エラー訂正時間」を追加。• エンベデッド・メモリー、メモリーブロックの誤り訂正コードのサポート、SEU センシティ

ビティー、階層的タグ付け、機能エラーに対するシステムの対応の評価に概要および関連リンクを追加。

• エラー検出周波数で除数値を更新。• エラー検出周波数の範囲の表で、fMAX と fMIN を更新。• EMR アップデート間隔の概算および CRC 演算に要する時間の表を更新• EMR アップデート間隔および CRC 演算に要する時間における式を追加。

2015 年 11 月 2015.11.02 Quartus II を Quartus Prime に変更

2015 年 6 月 2015.06.15 アルテラ EMR Unloader IP コア・ユーザーガイド、アルテラ Fault Injection IP コア・ユーザーガイド、アルテラ Advance SEU Detection IP コア・ユーザーガイドへのリンクを更新。

continued...




2015 年 5 月 2015.05.04 • アルテラ EMR Unloader IP コア・ユーザーガイド、アルテラ Fault Injection IP コア・ユーザーガイド、アルテラ Advance SEU Detection IP コア・ユーザーガイドへのリンクを追加。

• 項「CRC_ERROR ピンの動作」で、カラムベースの CRC エラー検出とカラムベース / フレームベースの CRC エラー検出を追加し、更新。

• EMR のエラータイプの表で、カラムベースのタイプのビット 0 を更新。• 編集上の変更。• 項「エラー検出周波数」の除数の値と範囲を更新。• 項「CRC 演算に要する時間」でスピードグレードを追加し、それに応じて再編集し、更新。• 項「EMR アップデート間隔」を更新。• エラー・メッセージ・レジスター・マップとユーザーモードでのエラー検出のブロック図のレ

ジスターを更新。

2015 年 1 月 RCLK[2015.01..23]

• EMR のタイミング間隔を追加。• CRC 演算に要する時間を追加。• タイミング図を追加。

2014 年 8 月 2014.08.18 • 項「エラー検出機能」を更新。• CRC 値を改訂し、項「コンフィグレーション・エラー検出」を更新。• 項「ユーザーモード・エラー検出」で、エラー検出 CRC のチェックビットの計算を追加し、

更新。• 項「CRC_ERROR ピンの動作」を更新。• 項「エラー情報の取得」を更新。• 項「CRC_ERROR ピン」で、ピンの概要を更新。• 表 8-4 で、フレームベースのシンドローム・レジスター、ユーザー・アップデート・レジスタ

ー、およびユーザー・シフトレジスターの概要を更新。• 表 8-5 で、エラータイプにフレームベース・タイプとカラムベース・タイプを更新。

2013 年 12 月 2013.12.02 初版



9 Arria 10 デバイスにおける JTAG バウンダリー・スキャン・テスト

この章では、Arria 10 デバイスのバウンダリー・スキャン・テスト (BST) 機能について説明します。



9.1 BST 動作コントロール

Arria 10 GX、Arria 10 GT および Arria 10 SX デバイスは、IEEE Std. 1149.1 BST とIEEE Std. 1149.6 BST をサポートしています。BST は Arria 10 デバイスでコンフィグレーションの前、後、あるいはコンフィグレーション中に行うことができます。

9.1.1 IDCODE

IDCODE は、各 Arria 10 デバイスに固有です。このコードを使用して、JTAG チェーン内のデバイスを識別します。

表 113. Arria 10 デバイスの IDCODE 情報

製品タイプ製品ライン IDCODE (32 ビット )

バージョン (4 ビット )

パートナンバー(16 ビット ) メーカー ID (11 ビット )

LSB (1ビット)

Arria 10 GX GX 160 0000 0010 1110 1110 0010 000 0110 1110 1

GX 220 0000 0010 1110 0010 0010 000 0110 1110 1

GX 270 0000 0010 1110 1110 0011 000 0110 1110 1

GX 320 0000 0010 1110 0010 0011 000 0110 1110 1

GX 480 0000 0010 1110 0010 0100 000 0110 1110 1

GX 570 0000 0010 1110 1110 0101 000 0110 1110 1

GX 660 0000 0010 1110 0010 0101 000 0110 1110 1

GX 900 0000 0010 1110 1110 0110 000 0110 1110 1

GX 1150 0000 0010 1110 0110 0110 000 0110 1110 1

Arria 10 GT GT 900 0000 0010 1110 0010 0110 000 0110 1110 1

GT 1150 0000 0010 1110 0000 0110 000 0110 1110 1

Arria 10 SX SX 160 0000 0010 1110 0110 0010 000 0110 1110 1

SX 220 0000 0010 1110 0000 0010 000 0110 1110 1

SX 270 0000 0010 1110 0110 0011 000 0110 1110 1

continued...

A10-HANDBOOK | 2017.06.21







製品タイプ製品ライン IDCODE (32 ビット )

バージョン (4 ビット )

パートナンバー(16 ビット ) メーカー ID (11 ビット )

LSB (1ビット)

SX 320 0000 0010 1110 0000 0011 000 0110 1110 1

SX 480 0000 0010 1110 0000 0100 000 0110 1110 1

SX 570 0000 0010 1110 0110 0101 000 0110 1110 1

SX 660 0000 0010 1110 0000 0101 000 0110 1110 1

9.1.2 サポートされる JTAG 命令

表 114. Arria 10 デバイスでサポートされる JTAG 命令

JTAG 命令命令コード概要

SAMPLE (39) / PRELOAD 00 0000 0101 • 通常のデバイス動作中にデバイスピンから信号をキャプチャーあるいは検査することができるようにし、デバイスピンで初期のデータパターンを出力できるようにします。

• この命令を使用して、EXTEST 命令をロードする前にアップデート・レジスターにテストパターンをプリロードします。

EXTEST 00 0000 1111 • 出力ピンでテストパターンをフォースすることにより、外部回路やボードレベルでのインターコネクトをテストできるようにし、入力ピンでテスト結果をキャプチャーします。出力ピンに既知のロジック High レベルとLow レベルをフォースすることにより、スキャンチェーン内の任意のデバイスのピンの開放と短絡とを検出することができます。

• EXTEST のハイ・インピーダンス状態は、バスホールドやウィークプルアップ抵抗の機能によってオーバーライドされます。

BYPASS 11 1111 1111 • TDI ピンと TDO ピンの間に 1 ビットのバイパスレジスターを配置します。デバイスの規定の動作時に、1 ビットのバイパスレジスターは BST データを選択されたデバイスから隣接するデバイスへと同期的に通過させます。

• バイパスレジスターー出力での読み出しは「0」になります。

USERCODE 00 0000 0111 32 ビットの USERCODE レジスターを選択して TDI ピンと TDO ピンの間に配置すると、USERCODE が TDO にシリアルにシフトアウトできるようになります。

continued...

(39) SAMPLE JTAG 命令は、高速シリアル・インターフェイス (HSSI) ピン向けにはサポートされていません。

9 Arria 10 デバイスにおける JTAG バウンダリー・スキャン・テストA10-HANDBOOK | 2017.06.21



IDCODE 00 0000 0110 • JTAG チェーン内のデバイスを識別します。IDCODE を選択すると、デバイス識別レジスターに 32 ビットのベンダー定義の識別コードがロードされます。

• 32 ビットの IDCODE レジスタを選択してTDI ピンと TDO ピンの間に配置すると、IDCODE が TDO にシリアルにシフトアウトできるようになります。

• IDCODE は、電源投入時およびTAP RESET ステートでのデフォルト命令です。いずれの命令もロードすることなくSHIFT_DR ステートに移行し、JTAG デバイス ID をシフトアウトすることができます。

HIGHZ 00 0000 1011 • すべてのユーザー I/O ピンの駆動ステートを非アクティブに設定します。

• TDI ピンと TDO ピンの間に 1 ビットのバイパスレジスターを配置します。規定の動作時に、1 ビットのバイパスレジスター・は新しい JTAG 命令が実行されるまですべての I/O ピンをトライステートにすると同時に、選択されたデバイスから隣接するデバイスへと BST データを同期的に通過させます。

• コンフィグレーション後にデバイスをテストする場合、ピンの HIGHZ 値はプログラマブル・ウィーク・プルアップ抵抗やバスホールドの機能によって、オーバーライドされます。

CLAMP 00 0000 1010 • TDI ピンと TDO ピンの間に 1 ビットのバイパスレジスターを配置します。規定の動作時に、1 ビットのバイパスレジスターはバウンダリー・スキャン・レジスターのデータにより定義されたステートに I/O ピンをホールドすると同時に、選択されたデバイスから隣接するデバイスへと BST データを同期的に通過させます。

• コンフィグレーション後にデバイスをテストする場合、ピンの CLAMP 値はプログラマブル・ウィーク・プルアップ抵抗またはバスホールド機能によってオーバーライドされます。CLAMP 値はバウンダリー・スキャンセル (BSC) のアップデート・レジスターに格納された値です。

PULSE_NCONFIG 00 0000 0001 物理的なピンへの作用がなくてもリコンフィグレーションをトリガーするために、nCONFIGの Low へのパルスをエミュレーションします。

EXTEST_PULSE 00 1000 1111 次の 3 つの出力遷移を生成することにより、AC カップリングされているトランスミッターとレシーバーとのボードレベルでの接続をチェックします。• UPDATE_IR/DR ステートでは TCK の立

ち下りエッジでドライバーがデータを駆動• RUN_TEST/IDLE ステートに入ってから

TCK の立ち下りエッジでドライバーが反転したデータを駆動

• RUN_TEST/IDLE ステートを出た後でTCK の立ち下りエッジでドライバーがデータを駆動

continued...




　

EXTEST_TRAIN 00 0100 1111 TAP コントローラーが RUN_TEST/IDLE ステートである限り、出力が TCK の立ち下がりエッジでトグルし続けていることを除いて、EXTEST_PULSE 命令と同じ動作をします。

SHIFT_EDERROR_REG 00 0001 0111 この JTAG 命令は、エラー検出ブロック内でEMR を JTAG ピンに TDI ピンと TDO ピンの間で接続します。

注意: デバイスがリセット状態にあり nCONFIG または nSTATUS 信号が Low の場合、デバイス IDCODEが正しく読み出されない可能性があります。デバイス IDCODE を正しく読み出すには、IDCODE JTAG命令を nCONFIG と nSTATUS 信号が High の際にのみ発行する必要があります。

9.1.3 JTAG セキュアモード

JTAG セキュアモードでは、JTAG ピンは BYPASS、 SAMPLE/PRELOAD 、EXTEST、およびIDCODE JTAG 命令のみをサポートしています。

関連情報AN 556 の JTAG セキュアモード

JTAG セキュアモードについて、詳しい情報を提供します。

9.1.4 JTAG プライベート命令

注意: 以下の命令コードを呼び出さないでください。これらの命令は、デバイスに損傷を与えたり、使用不能にしたりする場合があります。

• 1100010000

• 1100010011

• 0111100000

• 0101011110

• 0000101010

• 0011100000

• 0000101010

• 0101000001

• 1110000001

• 0001010101

• 1010100001

9.2 JTAG 動作での I/O 電圧

IEEE Std. 1149.1 モードと IEEE Std. 1149.6 モードで動作する Arria 10 デバイスは、TDI、TDO、TMS、TCK の 4 つの必須の JTAG ピンと、オプショナルの TRST ピンを使用します。




TCK ピンは内蔵のウイークプルダウン抵抗を備えており、TDI、TMS と TRST ピンは内蔵のウィークプルアップ抵抗を備えています。1.8V、1.5 V、または 1.2 V の VCCPGM 電源で、TDI、TDO、TMS、TCK、ならびに TRST ピンに電力を供給します。すべてのユーザー I/O ピンは JTAG コンフィグレーションの間、トライステートにされています。

JTAG ピンは 1.8 V、1.5 V と 1.2 V の TTL/CMOS I/O 規格をサポートしています。1.8 V を超えるすべての電圧に対してレベルシフターを使用する必要があります。JTAG ピンに対するレベルシフターの出力電圧は VCCPGM 電源の設定と同じである必要があります。

注意: TDI、TMS、TCK と TRST ピンに 1.8V、1.5V、あるいは 1.2-V の VCCPGM 電源よりも高い電圧で信号を駆動しないでください。TDI、TMS、TCK と TRST 入力ピンへの電圧は VCCPGM 電源と同じである必要があります。

表 115. TDO 出力バッファー

TDO 出力バッファー電圧 (V)

VCCPGM 1.8 1.5 1.2

VOH(MIN) 1.7 1.4 1.1

9.3 BST の実行

BYPASS、IDCODE、SAMPLE JTAG 命令を、コンフィグレーションを中断せずに、コンフィグレーションの前、後あるいはコンフィグレーション中に発行することができます。

次のガイドラインに従って、この他の JTAG 命令を発行します。

• コンフィグレーション前にテストを実行するには、nCONFIG ピンを Low にホールドします。

• コンフィグレーション中に BST を実行するには、 CONFIG_IO JTAG 命令を発行してコンフィグレーションを中断します。コンフィグレーションの中断中は、BST 実行のために他の JTAG 命令を発行することができます。BST の完了後に PULSE_NCONFIG JTAG 命令を発行するかnCONFIG を Low にパルスして、デバイスをリコンフィグレーションします。

Arria 10 デバイスのチップワイド・リセット (DEV_CLRn) ピンとチップワイド出力イネーブル(DEV_OE) ピンは、JTAG バウンダリー・スキャンやコンフィグレーション動作に影響を与えません。これらのピンがトグルしていても BST 動作を中断することはありません ( 想定されている BST 動作を除く )。

Arria 10 デバイスの JTAG コンフィグレーションを行うボードをデザインする場合には、専用コンフィグレーション・ピンの接続について考慮する必要があります。

注意: SoC デバイスでは、FPGA ブロックの JTAG 接続と HPS ブロックの JTAG 接続は Arria 10 デバイスにチェーン接続されています。FPGA の JTAG 接続は、HPS ブロックの JTAG 接続よりも高い優先度になります。

注意: コンフィグレーション前もしくは中に HIGHZ JTAG 命令を実行する場合、I/O エレメントのnIO_PULLUP ピンを High に引き上げて内蔵のプルアップ抵抗を無効にする必要があります。ユーザーモード時にこの JTAG 命令を実行する場合には、nIO_PULLUP ピンは High への引き上げも Lowへの引き下げも可能です。

注意: ユーザーモードで BST を実行する場合に、PR_ENABLE、CRC_ERROR、CVP_CONFDONE ピンがユーザー I/O として使用されていなければ、これらのピンの正しい値をキャプチャーすることができません。



注意: JTAG BST は、電源投入後に nCONFIG と nSTATUS の両方が High になった後のみ行うことができます。

関連情報• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )

ピン接続についての詳しい情報を提供します。

• JTAG コンフィグレーションJTAG コンフィグレーションのタイミングについての詳しい情報を提供します。

• JTAG コンフィグレーションJTAG コンフィグレーションのタイミングについての詳しい情報を提供します。

• 237 ページの JTAG コンフィグレーション

9.4 IEEE Std. 1149.1 BST 回路を有効または無効にする

IEEE Std. 1149.1 BST 回路は Arria 10 デバイスへの電源投入後に有効にされます。ただし、Arria10 SoC FPGA では、BST を実行するために HPS と FPGA の両方を起動する必要があります。

IEEE Std. 1149.1 回路が必要ではないときに不用意に有効にしないように、次の表のピン接続で常に回路を無効にしておきます。

表 117. Arria 10 デバイスで IEEE Std. 1149.1 回路を常に無効にするためのピン接続

JTAG ピン(41) 無効にするための接続

TMS VCCPGM

TCK GND

TDI VCCPGM

TDO オープンのまま

TRST GND

(41) JTAG ピンは専用です。ソフトウェア・オプションを使用して Arria 10 デバイスの JTAG を無効にすることはできません。






9.5 IEEE Std. 1149.1 バウンダリー・スキャン・テストのガイドライン

IEEE Std. 1149.1 デバイスで BST を実行するには、次のガイドラインを考慮します。

• SHIFT_IR 状態の初のクロックサイクルの間に「10...」パターンが TDO ピンから命令レジスターにシフトアウトされなければ、TAP コントローラーが適切な状態に達しません。次のの手順のいずれかを行い、この問題を解決します。

— TAP コントローラーが適切に SHIFT_IR 状態に入ったことを確認します。TAP コントローラーを SHIFT_IR 状態に進めるには、RESET 状態に戻り、 01100 コードを TMS ピンに送ります。

— デバイスの VCC、GND、JTAG ならびに専用コンフィグレーション・ピンとの接続を確認します。

• 初の EXTEST テストサイクルの前に SAMPLE/PRELOAD テストサイクルを実行し、EXTESTモードに入る時点でデバイスピンに既知のデータを存在させます。OEJ アップデート・レジスターに0 が入っていれば、OUTJ アップデート・レジスターのデータが出力駆動されます。システムの他のデバイスとの衝突を避けるために、状態が既知で正しいものである必要があります。

• イン・サーキット・リコンフィグレーション中の EXTEST はサポートされないため、イン・サーキット・リコンフィグレーション中に EXTEST テストを行わないでください。テストを実行するにはコンフィグレーションの完了を待つか、コンフィグレーションを中断するために CONFIG_IO 命令を発行します。

• コンフィグレーション後には、差動ピンペアのいずれのピンもテストすることができません。コンフィグレーション後に BST を実行するには、これらの差動ピンペアに対応する BSC グループを内部セルとして編集、再定義します。

関連情報IEEE 1149.1 BSDL Files

BSC グループの定義についての詳しい情報を提供します。

9.6 IEEE Std. 1149.1 バウンダリー・スキャン・レジスター

バウンダリー・スキャン・レジスターは、TDI ピンを入力として、TDO ピンを出力として使用する大規模なシリアル・シフト・レジスターです。バウンダリー・スキャン・レジスターは、Arria 10 の I/O ピンと関連付けられた 3 ビットのペリフェラル・エレメントで構成されています。バウンダリー・スキャン・レジスターは、外部ピンとの接続をテストしたり内部データをキャプチャーするために使用することができます。



http://www.altera.com/download/board-layout-test/bsdl/11491/bsd-11491.html

図 -171: バウンダリー・スキャン・レジスター次の図は、IEEE Std. 1149.1 デバイスのペリフェラルでテストデータがどのようにシリアルにシフトされているかを示しています。

TCK TMSTDI TDO

Internal Logic

TAP Controller

各ペリフェラル・エレメントは、I/Oピン、専用入力ピン、または専用コンフィグレーション・ピンのいずれかです。

9.6.1 Arria 10 デバイス I/O ピンのバウンダリー・スキャン・セル

Arria 10 デバイスの 3 ビット BSC は、次のレジスターで構成されています。

• キャプチャー・レジスター—OUTJ、OEJ と PIN_IN 信号を介して内部デバイスデータへ接続

• アップデート・レジスター— PIN_OUT と PIN_OE 信号を介して外部データへ接続

TAP コントローラーは IEEE Std. 1149.1 BST レジスターへのグローバル・コントロール信号(shift、clock と update) を内部的に生成します。命令レジスターのデコードにより MODE 信号を生成します。

バウンダリー・スキャン・レジスターのデータ信号パスは、SDI ( シリアル・データ・イン ) 信号から SDO( シリアル・データ・アウト ) 信号に続いています。スキャンレジスターは、デバイスの TDI ピンから始まり TDO ピンで終わります。



図 -172: Arria 10 デバイスでの IEEE Std. 1149.1 BST 回路のユーザー I/O BSC

01

01

01

01

01

01

01

D QInput

D QInput

D QOE

D QOE

D QOutput

D QOutput

GlobalSignals

From or to device

I/O circuitryand/or

logic array

CaptureRegisters

UpdateRegisters

PadPIN_OUT

OutputBuffer

InputBuffer

PIN_ININJ

SDO

RDEBUGOEJ

OUTJ

SHIFT SDIN CLK UPDATE HIGHZ MODE

PIN_OE

1

注意: TDI、TDO、TMS、TCK、TRST、VCC、GND、VREF、VSIGP、VSIGN、TEMPDIODE と RREF ピンはBSC を備えていません。

表 118. Arria 10 デバイスのバウンダリー・スキャン・セルの説明この表は Arria 10 デバイス内の全ての BSC のキャプチャー・レジスターとアップデート・レジスターの機能の一覧です。

ピンタイプキャプチャードライブ備考

出力キャプチャー・レジスター

OE キャプチャー・レジスター

ー

入力キャプチャー・レジスター

出力アップデート・レジスター

OE アップデート・レジスター

入力アップデート・レジスター

ユーザー I/Oピン

OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ —

専用クロック入力

接続なし(N.C.)

N.C. PIN_IN N.C. N.C. N.C. PIN_IN はクロック・ネットワークまたはロジックアレイへ駆動

continued...



ピンタイプキャプチャードライブ備考

出力キャプチャー・レジスター

OE キャプチャー・レジスター

ー

入力キャプチャー・レジスター

出力アップデート・レジスター

OE アップデート・レジスター

入力アップデート・レジスター

入力専用(42)(43)

N.C. N.C. PIN_IN N.C. N.C. N.C. PIN_IN はコントロール・ロジックへ駆動

双方向専用( オープンドレイン )(44)

0 OEJ PIN_IN N.C. N.C. N.C. PIN_IN はコンフィグレーション・コントロールへ駆動

双方向専用(45) OUTJ OEJ PIN_IN N.C. N.C. N.C. PIN_IN はコンフィグレーション・コントロールへ駆動、OUTJ は出力バッファーへ駆動

出力専用(46) OUTJ 0 0 N.C. N.C. N.C. OUTJ は出力バッファーへ駆動

9.6.2 IEEE Std. 1149.6 バウンダリー・スキャン・レジスター

Arria 10 デバイスの HSSI トランスミッター ( GXB_TX[p,n] ) とレシーバー / 入力クロックバッファー ( GXB_RX[p,n] ) / ( REFCLK[p,n] ) の BSC は、I/O ピン用の BSC と異なります。

注意: HSSI トランシーバーの AC カップリングには EXTEST_PULSE JTAG 命令を使用する必要があります。HSSI トランシーバーの AC カップリングに EXTEST JTAG 命令を使用しないでください。Arria 10 デバイスでは、AC JTAG をコンフィグレーションの前、後あるいはコンフィグレーション中に行うことができます。

(42) nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4 と nCE ピンが含まれます。

(43) PLL_ENA、VCCSEL、PORSEL、nIO_PULLUP、nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4 とnCE ピンが含まれます。

(44) CONF_DONE と nSTATUS ピンが含まれます。

(45) DCLK ピンが含まれます。

(46) nCEO ピンが含まれます。



図 -173: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI トランスミッター BSC

MEM_INIT SDIN SHIFT

0

1

0

1

D Q

D Q

CLK

SDOU

T

MODE

AC_TEST AC_MODE

CaptureRegisters

UpdateRegisters

BSTX1

Tx OutputBuffer

0

1

D Q

D Q

D Q

D Q

HIGHZUPDATE

BSCAN PMA

0

1

0

1

0

1BSOEB

MORHZOE Logic

BSTX0 OE

OE

nOE

Mission

(DATAOUT)

TX_BUF_OE

ACJTAG_BUF_OE

AC JTAGOutput Buffer

AC JTAGOutput Buffer

Pad

Pad

図 -174: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI レシーバー / 入力クロックバッファー

HIGHZ SDIN SHIFT

0

1

0

1

D Q

D Q

CLK

SDOU

T

MODE

AC_TEST

CaptureRegisters

UpdateRegisters

BSRX1

BSOUT1

BSRX0

BSOUT0

MEM_INIT

AC_MODE

BSCAN PMA

UPDATE

HystereticMemory

HystereticMemory

AC JTAG TestReceiver

Mission (DATAIN)Optional INTEST/RUNBISTnot supported

RX InputBuffer

Pad

Pad

AC JTAG TestReceiver

9.7 改訂履歴


2017 年 3 月 2017.03.15 商標を「インテル」へ変更。

2016 年 5 月 2016.05.02 • IDCODE を更新• SAMPLE 命令が HSSI ピン向けに使用できない注釈を追加。

continued...




2015 年 12 月 2015.12.14 • Arria 10 デバイスでの IEEE Std. 1149.1 BST 回路のユーザー I/O BSC の図を更新。

• サポートされる JTAG 命令の表に SHIFT_EDERROR_REG を追加。

2015 年 11 月 2015.11.02 nSTATUS および nCONFIG が High になった後で JTAG BST が実行できることを注釈に明記。

2014 年 8 月 2014.08.18 • 新しい命令コードを追加するために、JTAG プライベート命令の項を更新。• TDO 出力バッファーの詳細を更新するために、JTAG 動作での I/O 電圧の項を更新。• 項「BST の実行」に、ユーザーモードで BST を実行する場合の注釈を追加し、更新。• 項「Arria 10 デバイス I/O ピンのバウンダリー・スキャン・セル」を更新。

2013 年 12 月 2013.12.02 初版



10 Arria 10 デバイスにおけるパワー・マネジメント

この章では、電力消費、消費電力削減の手法、電源検出ライン機能、オンチップ電圧センサー、内部ならびに外部の温度検知ダイオード (TSD)、パワーオン・リセット (POR) の要件、パワーアップとパワーダウンのシーケンス要件および、パワー・サプライ・デザインについて説明します。



• PowerPlay Power Analysis chapter in volume 3 of the Quartus Prime HandbookQuartus Prime の PowerPlay Power Analyzer ツールについて、詳しい情報を提供します。

• Recommended Operating Conditions各電源の推奨される動作条件について、詳しい情報を提供します。

• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )電源ピン接続のガイドラインと電源レギュレーターの共有について、詳しい情報を提供します。

• Board Design Resource Center電源デザイン要件について、詳しい情報を提供します。

• PowerPlay Early Power Estimators (EPE) and Power Analyzer各電源レールへの電源供給と回路の要件について、詳しい情報を提供します。

• Intel Power Management PowerSoC SolutionsFPGA への電源供給向けにデザインされたインテルの Power Management IC とPowerSoC ソリューションについて詳しい情報を提供します。

10.1 消費電力

Arria 10 デバイス全体の消費電力は、次の要素から構成されます。

• スタティック電力—通電しているがユーザークロックが未動作の状態で設定されたデバイスが消費する電力　

• ダイナミック電力—信号の動作やトグルによるデバイスの追加の消費電力

10.1.1 ダイナミック電力の方程式

図 -175: ダイナミック電力次の方程式は、P を電力、C を負荷容量、V を電源電圧とした、ダイナミック電力の計算法です。frequency はクロック周波数を指し、データはクロックサイクル毎にトグルします。

A10-HANDBOOK | 2017.06.21




http://www.altera.com/literature/hb/qts/qts_qii5v3.pdf



http://www.altera.com/technology/signal/board-design-guidelines/sgl-bdg-index.html

http://www.altera.com/support/devices/estimator/pow-powerplay.jsp

http://www.altera.com/devices/power/power-index.html




方程式は、電力がデザインによって左右され、またデザインの動作周波数によって決定されることを表しています。Arria 10 デバイスは、高度なプロセス適化によってスタティック電力とダイナミック電力を

小限に抑えます。これらの適化により、Arria 10 デザインでは可能な限り低電力で特定の性能要件を満たすことができます。

10.2 消費電力削減手法

Arria 10 デバイスは、先端の 20nm プロセス技術、エンハンスト・コア・アーキテクチャーならびに適化を活用し、全体の消費電力を削減しています。下のオプションの消費電力削減手法は、Arria 10 のPowerPlay Early Power Estimator (EPE) で提供されサポートされており、Arria 10 デザインでそれぞれを有効にすることで、消費電力の削減が概算できます。

• SmartVID

• プログラマブル・パワー・テクノロジー

• 低スタティック電力デバイスグレード

10.2.1 SmartVID

SmartVID 機能により、電源レギュレーターは特定のデバイスのスピードグレードの性能を維持しながら、Arria 10 デバイスにより低い VCC および VCCP 電圧レベルを提供します。Arria 10 デバイスを公称の VCC と VCCP よりも低い電圧レベルで動作させることで、総消費電力が削減できます。Arria 10 デバイスに必要な小電圧レベルは、製造時にヒューズブロックにプログラミングされています。インテルは、これらの値の読み出しや外部電源レギュレーターもしくはシステムの電源コントローラーと通信のための IP コアを提供しています。この機能は、電源オプションが –V でスピードグレードが –2 と –3のデバイスでのみサポートされます。

SmartVID 機能を使用する際は、Arria 10 デバイスを公称電圧レベルで起動する必要があります。コンフィグレーションまたはパーシャル・リコンフィグレーション・モード中、Arria 10 デバイスは公称電圧レベルでの動作を続けます。ユーザーモードに入ると、Arria 10 デバイスはヒューズブロックに応じた低い電圧で動作することができます。スピードグレードが –2 のデバイスは、SmartVID 機能の使用中もEDCRC ( エラー検出巡回冗長検査 ) 機能の使用が可能です。しかし、他のスピードグレードでは、EDCRC 機能の実行時には Arria 10 デバイスを公称電圧で動作させる必要があります。スクラブとパーシャル・リコンフィグレーションの機能は、デバイスが公称電圧で動作している際にのみサポートされます。

関連情報• Power Reduction Features in Arria 10 Devices

• SmartVID Controller IP Core User Guide

10.2.2 プログラマブル・パワー・テクノロジー

Arria 10 デバイスでは、高速または低電力モードでの動作のために、コアの一部分であるタイルをコンフィグレーションすることができます。このコンフィグレーションは、ユーザーによる操作を必要とせず、Quartus Prime ソフトウェアで自動的に実行されます。タイルはオンチップ回路で高速または低電力モードに設定でき、余分な電源を必要としません。デザインのコンパイル時に、 Quartus Prime ソフトウェアはデザインのタイミング制約に基づいて、タイルを高速モードまたは低電力モードのどちらにすべきかを判断します。

10 Arria 10 デバイスにおけるパワー・マネジメントA10-HANDBOOK | 2017.06.21



http://www.altera.com/literature/ug/ug_smartvid.pdf

Arria 10 のタイルは次のコンポーネントから構成されています。

• メモリ・ロジック・アレイ・ブロック（MLAB）/ロジック・アレイ・ブロック（LAB）のペアと、ペアまでの配線

• ペアおよび隣接する DSP ( デジタル信号処理 ) ブロック / メモリーブロック配線への配線を有する MLAB/LAB ペア

• TriMatrix メモリーブロック

• DSP ブロック

すべてのブロックと配線がタイルと関連付けられており、高速モードまたは低電力モードの一方と同じ設定を共有します。デフォルトでは、DSP ブロックまたはメモリーブロックを含むタイルは、性能を十分に発揮するために高速モードに設定されます。使用されない DSP ブロックとメモリーブロックは、スタティック電力を小限に抑えるために低電力モードに設定されます。使用されない M20K ブロックは、スタティック電力を削減するために VCCERAM をディスエーブルすることでスリープモードに設定されます。クロック・ネットワークは、プログラマブル・パワー・テクノロジーをサポートしていません。

プログラマブル・パワー・テクノロジーを備えた高速スピードグレードの FPGA は、プログラマブル・パワー・テクノロジーのない FPGA デバイスと比較して、必要なスタティック電力がわずかです。プログラマブル・パワー・テクノロジーを備えたデバイスでは、クリティカル・パスはデザインのごく一部分です。このため、高速モードにおける高速 MLAB および LAB ペアはわずかです。プログラマブル・パワー・テクノロジーのないデバイスでは、クリティカル・パスのタイミングを満たすために FPGA 全体をデザインする必要があります。

Quartus Prime ソフトウェアは、デザインの未使用デバイスリソースを低電力モードにセットしてスタティック電力を削減します。次のリソースもデザインで使用されていない場合には低電力モードにセットされます。

• LAB および MLAB

• TriMatrix メモリーブロック

• DSP ブロック

デザインでフェーズ・ロック・ループ(PLL) がインスタンス化されている場合は、areset ピンを Highにアサートすることで PLL を低電力モードに保つことができます。

表 119. Arria 10 デバイスで可能な電力プログラミング下の表は、使用可能な Arria 10 での電力プログラミングの一覧です。スピードグレードの考慮によって、システムを柔軟にデザインすることができます。

内容プログラマブル・パワー・テクノロジー

LAB 可能

配線可脳

メモリーブロック固定設定 (47)

DSP ブロック固定設定(47)

クロック・ネットワーク不可能

(47) デザインで使用される DSP ブロックとメモリーブロックを有するタイルは、常に高速モードに設定されています。使用されない DSP ブロックとメモリーブロックはデフォルトで低電力モードに設定されています。



関連情報Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )

各電源レールに必要な電圧レベルについて詳しい情報を提供します。

10.2.3 低スタティック電力のデバイスグレード

インテルは、性能を維持しながら、標準電力のデバイスよりもスタティック電力の消費が少ない Arria10 デバイスのグレードを提供します。低スタティック電力のデバイスグレードは、電源オプションが「L」の選択されたデバイスでのみ提供されます。

関連情報Arria 10 Device Variants and Packages

注文コードについて詳しい情報を提供します。

10.2.4 SmartVID 機能の実装

SmartVID 機能の実装は、デバイスの製造時にヒューズブロックにプログラミングされた 7 ビットのVID で構成されています。

7 ビットの VID は、0.85 V ~ 0.9 V の電圧レベルを示します。それぞれのデバイスは、固有の 7 ビット VID を備えています。7 ビット VID は、SmartVID Controller IP コアで読み出すことができます。VID ビットの読み出しは、イネーブルもしくはディスエーブルを選択できます。

7 ビット VID はヒューズブロックから読み出され、インテル FPGA がサポートするインターフェイスを介して、外部レギュレーターまたはシステム電源コントローラーに送信されます。7 ビット VID 値を受信すると、調整可能なレギュレーターが VCC および VCCP 電圧レベルを 7 ビット VID で指定された低い電圧に引き下げます。Arria 10 デバイスでは、VID 値を外部レギュレーターやシステム電源コントローラーに通信するために、複数のインターフェイスの手法がサポートされています。使用可能な初のメソッドは 7 ビットのパラレル・インターフェイスです。

インテルは、SmartVID 機能をサポートする外部レギュレーターとシステム電源コントローラーを提供しており、これらは Arria 10 デバイスが使用する複数のインターフェイスの手法と互換性があります。

7 ビットのパラレル・インターフェイス・ソリューション

7 ビットのパラレル・ソリューションは、インテルがサポートするパラレルの VID ビット・インターフェイスです。このインターフェイスは、外部レギュレーターと通信するための、7 ビットのパラレル VID ビット用の I/O ピン 7 つと VID_EN 用のピンを 1 つを必要とします。

インテルは、VID_EN ピンの機能では RZQ_2A ピンの使用を推奨しています。バンク 2A を DDR インターフェイスで使用し、RZQ_2A ピンをキャリブレーションで使用する必要がある場合、VID_EN ピンの機能では使用可能なその他の汎用 I/O ピンが使用できます。VID_EN ピンをアサートする前に、VID_EN ピンをホストする I/O バンクと VID ピンが起動する必要があります。VID_EN ピンは 1kΩのプルダウン抵抗に接続します。

VID ピンは、電源投入時や VID_EN ピンのアサート前にトライステートである必要があります。インテルは、VID 信号と電圧レギュレーター・コントローラーを分離するために、レベルシフターの使用を推奨します。これは、いくつかの VID ビットの設定が大 VCC および VCCP 値を超える可能性があるためです。





図 -176: 7 ビットのパラレル・ソリューションの外部インターフェイス接続

FPGAFuse

Regulator7-bit parallel VID

VCC and VCCPpower supplies

IP CoreRZQ_2A pin

次の表は、インテル SmartVID ソリューションを満たすレギュレーター要件の一覧です。

表 120. インテル SmartVID ソリューションでのレギュレーター要件

仕様値

電圧範囲 0.82 V～0.93 V(48)

電圧ステップ 10 mV ステップ

VCC 電源 10 W～100 W

VID 入力 7 ビット VID

公称電圧 0.85 V～0.9 V (49)

ランプ時間 0.5 mV/us

VID_EN ピン 1 ピン

関連情報SmartVID Controller IP Core User Guide

10.3 電源検出ライン

Arria 10 デバイスは電源検出ライン機能をサポートしています。VCCLSENSE ピンと GNDSENSE ピンは VCC 電源をモニタリングするための差動リモート検出ピンです。

インテルは、VCCLSENSE ピンと GNDSENSE ピンを電源検出ライン機能をサポートするレギュレーターに接続することを推奨します。VCCLSENSE ラインと GNDSENSE ラインをレギュレーターのリモート検出入力に接続するために必要な条件は、次のとおりです。

• VCC または VCCP 電流 > 30A

• SmartVID 機能が使用されている

(48) この電圧範囲は、Arria 10 デバイスへの許容誤差を含むレギュレーター出力です。

(49) デバイスの電源投入時の公称電圧は 0.9 V です。



https://www.altera.co.jp/documentation/vgo1411127252655.html#vgo1411127508220

10.4 電圧センサー

Arria 10 はオンチップ電圧センサーをサポートしています。電圧センサーは観測されたアナログ信号を6 ビットのデジタル表記で出力します。次の図で示すように、電圧センサーは 2 つの外部差動入力と 6つの内部電源をモニタリングします。VCCPT 電圧値は ADC 入力を得るために 2 で除算されています。実際の VCCPT 電圧値を得るには、ADC 出力を 2 で乗算します。

図 -177: 電圧センサー

VSIGP_0VSIGN_0VSIGP_1VSIGN_1

V CCV CCP

V CCPTV CCERAM

V CCL_HPS

6-Bit ADC500 ksps

ADCGND

Two ExternalDifferential

Inputs

Six InternalPower

Supplies

V REFP_ADC

V REFN_ADC

ADCGND

ChannelStatus

RegisterFPGA Core

6-Bit Output

ADC の変換速度は 500 ksps の累積です。複数のチャネルを使用すると、それに応じてチャネルごとの速度が減少します。

注意: VREFP_ADC ピンが消費する電流はごくわずかで、ほとんどの消費電流はリーク電流により、10 µA未満です。VREFN_ADC ピンでは、電流は 0.1 mA 未満です。

より良い ADC 性能を得るには、VREFP_ADC ピンと VREFN_ADC ピンを 1.25V の正確な外部リファレンス・ソース (±0.2％) に接続します。オンチップ・リファレンス・ソース (±10%) はVREFP_ADC ピンを GND に接続することでアクティブになります。VREFN_ADC 信号をVREFP_ADC 信号とともにアナログ信号として扱うことにより、差動 1.25 V 電圧が出力できます。

外部リファレンスが供給されていない場合は、VREFP_ADC ピンと VREFN_ADC ピンの両方を GNDに接続します。

関連情報Altera Voltage Sensor IP Core User Guide



https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_voltagesensor.pdf

10.4.1 外部アナログ信号での入力信号の範囲

ADC のコンフィグレーションし、ユニポーラー・アナログ外部入力信号を測定することができます。

10.4.1.1 ユニポーラー入力モード

ユニポーラー入力モードでは、測定される VSIGP ピンの電圧が VSIGN ピンに対して常に正になる必要があります。VSIGP 入力は、常に外部アナログ信号により駆動される必要があります。VSIGN ピンは、ローカルグランドまたはコモンモード信号に接続されます。

10.4.2 Arria 10 デバイスでの電圧センサーの使用

電圧センサー機能を使用して、クリティカルなオンチップ電源や外部アナログ電圧をモニタリングすることができます。Arria 10 デバイスの電圧センサーブロックは、FPGA コアからのアクセスをサポートしています。Arria 10 デバイスで電圧センサーを使用するフローは、次の項で説明しています。

図 -178: 電圧センサー・コンポーネントConfiguration

Register

Logic

State Machine

ADC

6 Bits500 KSPS

dataout[5:0]

ch_sel[3:0]

eoc 6 Bits Output

Register Address

2 ExternalInputs

6 InternalPower Supplies

ch_sel[3:0]

eos

Result0Result1Result2Result3Result4Result5Result6Result7

CH0CH1CH2CH3CH4CH5CH6CH7

V sigp/n_0

V sigp/n_1

VCCVCCP

VCCPTVCCERAM

VCCHPSADCGND

confinclk

CONV_BEGIN

Internal ADCCLK

corectlreset

clkSignals from

Control Block

Multiplexer

Multiplexer

10.4.2.1 FPGA コアアクセスを使用した電圧センサーへのアクセス

ユーザーモード中、電圧センサーブロックにアクセスするためのソフト IP を実装することができます。コア・ファブリックから電圧センサーブロックにアクセスするには、 Quartus Prime プロジェクトに次の WYSIWYG アトムを含める必要があります。

例-1: 電圧センサーブロックにアクセスするための WYSIWYG アトム

twentynm_vsblock<name>( .clk (<input>, clock signal from core), .reset(<input>, reset signal from core), .corectl(<input>, core enable signal from core), .coreconfig(<input>, config signal from core), .confin(<input>, config data signal from core), .chsel(<input>, 4 bits channel selection signal from core), .eoc(<output>, end of conversion signal from vsblock),



.eos(<output>, end of sequence signal from vsblock), .dataout(<output>, 12 bits data out of vsblock));

表 121. 電圧センサーブロック WYSIWYG の概要

ポート名タイプ説明

clk 入力コアからのクロック信号。電圧センサーは 20 MHz までのクロックをサポートします。

リセット入力アクティブ High のリセット信号。電圧センサーの変換の開始には、リセット信号を非同期で High から Low へ遷移する必要があります。リセット信号を Highにすると全てのレジスターがクリアされ、電圧センサー内部クロックはゲートオフされます。

corectl 入力アクティブ High 信号。「1」は電圧センサーでコアのアクセスが有効になっていることを示します。「0」は電圧センサーでコアのアクセスが無効になっていることを示します。

coreconfig 入力シリアル・コンフィグレーション信号。アクティブ High。

confin 入力コンフィグレーション・レジスターをコンフィグレーションするための、コアからのシリアル入力データ。コア・アクセス・モードのコンフィグレーション・レジスターは 8 ビット幅です。シフトインされる初のビットは LSB です。

chsel[3:0] 入力 4 ビットのチャネルアドレス。変換するチャネルを指定します。

eoc 出力変換の終了を示します。この信号は、それぞれのチャネルデータが変換されるとアサートされます。

eos 出力シーケンスの終了を示します。この信号は、選択したシーケンスでの変換が 1 サイクル完了するとアサートされます。

dataout[11:0] 出力 • dataout[11:6]— 6 ビットの出力データ。• dataout[5:0]—予約

10.4.2.1.1 コア・アクセス・モードでのコンフィグレーション・レジスター

コアアクセスのコンフィグレーション・レジスターは 8 ビット・レジスターです。

図 -179: コアアクセスのコンフィグレーション・レジスター

NA CAL NA NA BU1 BU0 MD1 MD0

D7 D6 D5 D4 D3 D2 D1 D0

表 122. コアアクセスのコンフィグレーション・レジスターの概要

ビット番号ビット名概要

D0 MD0 チャネル・シーケンサーのモード選択• MD[1:0]=2'b00—チャネル 2 からチャネル 7 へのチャネル・シーケンサ・

サイクル• MD[1:0]=2'b01—チャネル 0 からチャネル 7 へのチャネル・シーケンサ

ー・サイクル• MD[1:0]=2'b10—チャネル 0 からチャネル 1 へのチャネル・シーケンサ

ー・サイクル• MD[1:0]=2'b11—IP コアによるコントロール。chsel[3:0]で変換す

るチャネルを指定します。

D1 MD1

D2 BU0 チャネル 0—チャネル 0 を表すレジスタービット。ユニポーラー選択向けに「0」にセットします。

continued...



ビット番号ビット名概要

D3 BU1 チャネル 1—チャネル 1 を表すレジスターのビット。ユニポーラー選択向けに「0」にセットします。

D4 NA 予約。0 にセット。


D6 CAL キャリブレーション・イネーブルビット。「0」はキャリブレーション・オフ、「1」はキャリブレーション・オンを示します。キャリブレーションがオフの際には、12 ビットの終的な変換データにキャリブレーション結果が含まれません。


10.4.2.1.2 MD[1:0] が 2'b11 ではない場合のコア・アクセス・モードでの電圧センサーへのアクセス

下のタイミング図は、MD[1:0] が 2'b11 ではない場合に、コア・アクセス・モードで電圧センサーへアクセスするための IP コアの要件を示しています。

図 -180: MD[1:0] が 2'b11 ではない場合のタイミング図

Configuration Data (8 bit)

Previous DataFirst Converted Data Second Converted Data Last Converted Data

Core Sample Data Core Sample Data Core Sample Data

22 Cycles 22 Cycles 22 Cycles

Minimum 2 Clock Pulse


clk

corectl

reset

coreconfig

confin

eos

eoc

dataout[5:0]

1 2 3 4 5 6 7

1. corectl 信号を Low から High へ遷移させることで、コア・アクセス・モードをイネーブルします。

ステップ 2 に進む前に、短 2 クロックパルス待機します。

2. reset 信号をディアサートすることで、電圧センサーのリセット状態を解除します。


3. コンフィグレーション・レジスターへの書き込みと、8 クロックサイクルの coreconfig 信号のアサートにより、電圧センサーをコンフィグレーションします。コア・アクセス・モードのコンフィグレーション・レジスターは 8 ビット幅で、コンフィグレーション・データはコンフィグレーション・レジスター内にシリアルにシフトインされます。

4. coreconfig 信号が Low になり、コンフィグレーション・レジスターで定義されたコンフィグレーションに基づいた変換の開始を示します。

5. eoc と eos ステータス信号をポーリングして、MD[1:0] で定義された初のチャネルへの変換が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[5:0]信号の出力データをラッチします。

6. eoc と eos ステータス信号をポーリングして、MD[1:0] で定義された後続のチャネルへの変換が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[5:0]信号の出力データをラッチします。

7. eos 信号がアサートされるまでステップ 6 を繰り返し、MD[1:0] で定義されたチャネルで 1 サイクルの変換が完了したことを示します。

a. 電圧センサーが後のチャネルの変換を完了すると、eoc と eos 信号の両方が同じクロックサイクルでアサートされます。



b. コンフィグレーション・レジスターへの書き込みによる電圧センサーの動作の中断は、eos 信号の 1 サイクルが完了した後でのみ可能です。

8. シーケンスが完了した後に corectl 信号と reset 信号が変化しない状態の場合、変換はcorectl が 0 になり reset が 1 になるまで同じシーケンスを繰り返します。その他のシーケンスを測定する必要がある場合は、ステップ 2 からステップ 7 を繰り返してください。

10.4.2.1.3 MD[1:0] が 2'b11 の場合のコア・アクセス・モードでの電圧センサーへのアクセス

下のタイミング図は、MD[1:0] が 2'b11 の場合に、コア・アクセス・モードで電圧センサーへアクセスするための IP コアの要件を示しています。

図 -181: MD[1:0] が 2'b11 の場合のタイミング図

1 2 3 4 5 6 7

Configuration Data (8 bit)

Core Sample Data Core Sample Data Core Sample Data

22 Cycles 22 Cycles 22 Cycles



clk

corectl

reset

coreconfig

confin

eoc/eos

Converted Datafor First chsel

Converted Datafor Second chsel

Converted Datafor Subsequent chsel

dataout[5:0]

8

First chsel Second chsel Subsequent chselchsel[3:0]

1. corectl 信号を Low から High へ遷移させることで、コア・アクセス・モードをイネーブルします。


2. reset 信号をディアサートすることで、電圧センサーのリセット状態を解除します。


3. コンフィグレーション・レジスターへの書き込みおよび 8 クロック・サイクルでの coreconfig 信号のアサートにより、電圧センサーをコンフィグレーションします。コア・アクセス・モードのコンフィグレーション・レジスターは 8 ビット幅で、コンフィグレーション・データはコンフィグレーション・レジスター内シリアルにシフトインされます。

4. chsel[3:0]信号で変換するチャネルを指定します。chsel[3:0]信号のデータは、coreconfig 信号がディアサートされる前に準備されている必要があります。

5. coreconfig 信号が Low になり、コンフィグレーション・レジスターと chsel[3:0]信号で定義されたコンフィグレーションに基づいた変換の開始を示します。

6. chsel[3:0]信号で次に変換するチャネルを指定します。chsel[3:0]信号のデータは、eoc信号がアサートされる 1 サイクル前に準備されている必要があります。eoc と eos ステータス信号をポーリングして、ステップ 4 で chsel[3:0]信号で定義した初のチャネルへの変換が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[5:0]信号の出力データをラッチします。

7. 後続のすべてのチャネルにステップ 6 を繰り返します。

10.4.2.2 電圧センサーの伝達関数

次の図は、ユニポーラー・モードの電圧センサーの伝達関数を示しています。



図 -182: ユニポーラー・モードの電圧センサーの伝達関数

03F

03E

006005

004

003

002001000

19.5

39.0

58.6

78.1

97.6

117.2

1230

.4

1250

Input Voltage (mv)

6-bit OutputCode (Hex)

10.5 温度センサーダイオード

Arria 10 の温度センサーダイオード (TSD) は、PN 結合ダイオードの特性を使用してダイの温度を決定します。接合部温度を知ることは、熱管理のために極めて重要です。結合部温度は、周辺温度やケース温度、結合部から周囲まで (ja) の熱抵抗または結合部からケースまで (jc) の熱抵抗、ならびにデバイスの消費電力から計算することができます。Arria 10 デバイスは、内部 TSD と接続する内蔵のアナログ-デジタルコンバーター (ADC) 回路、または、外部 TSD と接続する外付けの温度センサーを使用して、デバイス自体のダイ温度をモニタリングします。これにより、デバイスへの空気流量を制御することができます。

関連情報Altera Temperature Sensor IP Core User Guide

10.5.1 内部温度センサーダイオード

Arria 10 デバイスは、ダイ温度のモニタリングするために、10 ビットの内蔵 ADC 回路を有する内部TSD をサポートしています。Arria 10 デバイスは、NPN トランジスターを使用して温度を検知し、変換のための独自のリファレンス電圧を生成します。内部 TSD の変換速度は、約 1 ksps です。



https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_alttemp_sense.pdf

図 -183: 内部 TSD のブロック図

　10-Bit ADC回路1 ksps

温度データレジスター

10ビット出力NPNトランジスターを使用する温度検知ダイオード

FPGA コア

VCCADC

ADCGND

この電源はVCCA_PLLから供給されています。

ユーザーモード時にダイの温度を読み出すには、CORECTL 信号を Low から High にアサートします。アクティブ High の RESET 信号は、いつでもレジスターをリセットする必要がある際に使用します。ADC 回路は、1 回の変換の完了に 1,024 クロックサイクルを必要とします。EOC 信号は、変換の完了を示す 1 クロックサイクル High になります。FPGA コアは EOC 信号の立ち下がりエッジでTEMPOUT[9:0]信号のデータを読み出します。

図 -184: 内部 TSD のタイミング図1,024 Cycles

Previous Data

CoreSamples

Data

ADCCLK

POR

EOC

TEMPOUT[9:0]

RESET

CORECTL

Current Data

関連情報• 内部温度センサーダイオードの仕様 ( 英語版 )

Arria 10 の内部 TSD の仕様について詳しい情報を提供します。

• アルテラ Temperature Sensor IP コア・ユーザーガイド ( 英語版 )

10.5.1.1 内部 TSD の伝達関数

次の図は、内部 TSD の伝達関数を示しています。




https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_alttemp_sense.pdf

図 -185: ADC 伝達関数

-40 -39.4 25 124.4 125

337

431

576

10 BitOutput

(Dec)

Temperature (° C)

次の式で、tempout[9:0]値からの温度を計算することができます。

Temperature = (AxC)÷1024 - B

この式での A、B、C は次の通りです。

• A = 693

• B = 265

• C = tempout[9..0]の 10 進数の数

10.5.2 外部温度センサーダイオード

Arria 10 の外部 TSD は、電圧リファレンスでの 2 つのピンを必要とします。次の図は、Arria 10 のダイ温度の外部からの検出を可能にするための、外部 TSD と外付け温度センサーデバイスとの接続方法を示しています。

図 -186: TSD の外部ピン接続

FPGA

TEMPDIODEPExternal TSD

TEMPDIODEN

External Temperature Sensor

TSD は、デバイスの使用状況でボードやデバイスパッケージ内部の他のトレースからのノイズ・カップリングに影響される恐れがある、非常にセンシティブな回路です。Arria 10 デバイスから外付け温度センサーにインターフェイスする信号は、外部 TSD ピンで見られるようにミリボルト (mV) の差に基づきます。また、TSD ピンに近接する I/O の切り替えが温度の読み出しに影響を与える場合があります。インテルは、温度の読み出しをデバイスの非動作時に行うか、あるいは内部 TSD と接続する内蔵 ADC回路を使用することを推奨します。



TSD 外部ピン接続におけるボード接続のガイドラインは、次の通りです。

• TEMPDIODEP /TEMPDIODEN の大トレース長は、8 インチ未満でなければなりません。

• 両トレースをパラレルで配線し、両側に接地されたガードトラックで互いに近接して配置します。

• インテルは両トレースに 10 mil の幅とスペースを推奨しています。

• 熱電対効果を小限に抑えるために、小数のビアおよびクロスアンダーでトレースを配線します。

• 両方のトレースでビアの数が同じでなければなりません。

• 両方のトレースがほぼ同じ長さでなければなりません。

• ダイオードのトレースと高周波信号の間に GND プレーンを配置することで、トグル信号 ( クロックや I/O など ) とのカップリングを避けてください。

• 高周波ノイズのフィルタリングでは、TEMPDIODE P /TEMPDIODE N のトレース間 ( 外部チップ付近 ) に外付けコンデンサーを配置します。Maxim のデバイスでは、2200pF から 3300 pF の間の外付けコンデンサーを使用します。

• 外部デバイス付近に 0.1 uF のバイパス・コンデンサーを配置します。

• 内部 TSD は、内蔵 ADC 回路と外部 TSD と共に同時に使用できます。

• 内臓 ADC 回路のみを使用する場合、外部 TSD ピンは使用しないため、外部 TSD ピン(TEMPDIODE P /TEMPDIODE N ) を GND に接続できます。

デバイスの仕様と接続ガイドラインについて詳しくは外部温度センサーデバイスのデバイス製造元のデータシートを参照してください。

関連情報• 外部温度センサーダイオードの仕様

外部 TSD の仕様について詳しい情報を提供します。　

• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )外部 TSD を使用しない場合の TEMPDIODEP/TEMPDIODEN のピン接続について、詳しい情報を提供します。

10.6 パワーオン・リセット回路

POR 回路は、電源の出力が推奨される動作範囲に達するまで Arria 10 デバイスをリセット状態を維持します。

POR イベントは、Arria 10 デバイスの電源を投入すると、すべての電源が大電源ランプ時間 tRAMPの範囲内で推奨される動作範囲に達するまで発生します。tRAMP に満たない場合、デバイスのコンフィグレーションは成功せず、Arria 10 デバイスの I/O ピンとプログラミング・レジスターはトライステートに維持されます。





図 -187: tRAMP と POR 遅延間の関係

Time

POR trip level

Volts

POR delay configuration timetRAMP

first power supply

last power supply

Arria 10 の POR 回路は個々の検出回路を使用して、コンフィグレーションに関連するそれぞれの電源を個別にモニタリングします。メイン POR 回路は、個々の検出すべての出力によりゲートされています。メイン POR 信号は電力が上昇を開始するとアサートされます。この信号は、後に立ち上がる電源がPOR トリップレベルに達して、POR 遅延が経過した後にリリースされます。POR 遅延の時間は、MSELピンの設定により高速または標準に選択することがができます。

CvP (Configuration via Protocol) コンフィグレーション手法では、初の電力上昇から後の電力上昇までの合計ランプ時間が 10 ms 未満である必要があります。高速 POR を選択し、PCIe* リンクの初期化とコンフィグレーションのために十分な時間を確保する必要があります。

ユーザーモードでは、モニタリングされた電源のいずれかが POR トリップレベルを下回るとメインPOR 信号がアサートされます。POR 信号をアサートすることで、デバイスは強制的にリセット状態になります。

POR 回路はパワーアップ・モード中に、VCCPT と VCCPGM の電源で駆動される I/O レベルシフターの機能をチェックします。メイン POR 回路は、個別のすべての POR 回路が POR 信号をリリースするまで待機してからコントロール・ブロックにデバイスのプログラミング開始を許可します。



図 -188: Arria 10 デバイスの POR の簡略図

V CC PORV CC

V CCBAT POR Modular

Main PORMain PORV CCBAT

V CCPGM

関連情報• POR Specifications

POR 遅延の仕様について、詳しい情報を提供します。

• MSEL Pin Settings各 POR 遅延向けの MSEL ピン設定について、詳しい情報を提供します。

• Recommended Operating Conditions電源ランプ時間について詳しい情報を提供します。

10.6.1 POR 回路でモニタリングされる電源とモニタリングされない電源

表 123. Arria 10 の POR 回路でモニタリングされる電源とモニタリングされない電源

モニタリングされる電源モニタリングされない電源

• VCCBAT

• VCC

• VCCIO (50)

• VCCERAM

• VCCP

• VCCPT

• VCCPGM

• VCCL_HPS (52) (51)

• VCCH_GXB

• VCCR_GXB

• VCCT_GXB

• VCCA_PLL

• VCCIO_HPS (52)

• VCCPLL_HPS (52)

注意: デバイスが POR を終了するには、揮発性キーを使用しない場合でも VCCBAT 電源に電力を供給する必要があります。

10.7 パワーアップ・シーケンスおよびパワーダウン・シーケンス

Arria 10 デバイスは、パワーアップ・シーケンスとパワーダウン・シーケンスを必要とします。電源シーケンスは 3 つの電源グループに分かれています。

(50) バンク 2A の VCCIO 専用です。

(51) VCCL_HPS は HPS ブロック専用としてモニタリングされる電源であり、メイン POR をゲートしていません。HPSの未使用時は、VCCL_HPS を GND に接続してください。

(52) SoC (system-on-a-chip) FPGA でのみサポートされています。






注意: 過剰な I/O ピンの電流を避けるために、パワーアップとパワーダウン時には I/O ピンを外部に駆動しないでください。

• 過剰な I/O ピンの電流は、デバイスの寿命や信頼性に影響を与えます。

• 3V I/O ピンでの過剰な電流は、 Arria 10 デバイスに損傷を与える場合があります。

表 124. 電源グループの立ち上げシーケンス

電源グループ立ち上げ順序条件

パワーアップパワーダウン

グループ 1 1 番目後 • パワーアップ時、グループ 1 のすべての電源レールは、グループ 2 のいずれかの電源レールが上昇を開始する前に公称電圧の 90% まで上昇している必要があります。VCC および VCCP の電圧レベルが、VCCT_GXB、VCCR_GXB、および /または VCCERAM と異なる場合、先に VCC および VCCP の電圧レベルを公称電圧の 90% まで上昇させます。次に、VCCT_GXB、VCCR_GXB、および VCCERAM を任意の順序で上昇させます。

• パワーダウン時、グループ 1 の VCC を後に下降させる必要があります。• VCCERAM を別のレギュレーターから供給する必要がある SmartVID 機能を

使用していない限り、VCC、VCCP、および VCCERAM は同じレギュレーターに接続する必要があります。

グループ 2 2 番目 2 番目 • パワーアップ時、グループ 2 のすべての電源レールは、グループ 3 のいずれかの電源レールが上昇を開始する前に公称電圧の 90% まで上昇している必要があります。

• パワーダウン時、グループ 2 のすべての電源レールは、グループ 1 のいずれかの電源レールが下降を開始する前に公称電圧の 10% まで下降している必要があります。

• グループ 2 の電源レールは任意の順序でランプできます。• グループ 3 の VCCIO 、VCCPGM 、VCCIO_HPS は、これらの電源レールが 1.8 V

で、グループ 2 で同じレギュレーターを共有している場合のみ、グループ 2 のその他の電源レールと共にランプできます。

グループ 3 3 番目 1 番目 • パワーダウン時、グループ 3 のすべての電源レールは、グループ 2 のいずれかの電源レールが下降を開始する前に公称電圧の 10% まで下降している必要があります。

• グループ 3 の電源レールは任意の順序でランプできます。

パワーダウン・シーケンスを完全に順守できない場合、パワーダウン時に次の条件を満たして FPGA に見られる好ましくない動作を小限に抑える必要があります。

• 後のパワーダウンはグループ 1 である

• すべての電源レール内でボードレベルの電源サージやグリッジを防ぐ

パワーダウン・シーケンスは、パワーアップ・シーケンスの逆を行います。電源シーケンスが適切に行われていれば、I/O ピンはパワーアップまたはパワーダウン時にトライステートになります。

パワーダウンでは、すべての電源レールがパワーダウン・シーケンスの開始から 100 ms 以内にパワーダウンされるようにしてください。



図 -189: Arria 10 デバイスでのパワーアップ・シーケンス要件グループ 3 のすべての電源レールは、これらの電源レールが 1.8 V で、グループ 2 で同じレギュレーターを共有している場合のみ、グループ 2 のその他の電源レールと共にランプできます。

VCCPGM,VCCIO,VCCIO_HPS

VCCPT,VCCH_GXB,VCCA_PLL,VCCPLL_HPS,VCCIOREF_HPS

VCC, VCCP,VCCR_GXB,VCCT_GXB,VCCERAM,VCCL_HPS

Group 3

Group 2

Group 190% of nominal voltage

90% of nominal voltage

Group 1

Group 2

Group 3

パワーアップ・シーケンスの要件

これらはSoC(システムオンチップ) FPGAでのみサポートされます。

図 -190: Arria 10 デバイスのパワーダウン・シーケンス要件グループ 3 のすべての電源レールは、これらの電源レールが 1.8 V であり、かつグループ 2 と同じレギュレーターを共有している場合にのみ、グループ 2 の他の電源レールとともにランプできます。




Group 3

Group 2

Group 1



Group 1

Group 2

Group 3

パワーダウン・シーケンスの要件

これらはSoC(システムオンチップ)FPGAでのみサポートされます。



図 -191: グループ 3 のすべての電源レールが 1.8 V で、グループ 2 で同じレギュレーターを共有している場合限定の Arria 10 デバイスのパワーダウン・シーケンスの要件




Group 3

Group 2

Group 1



Group 1

Group 2

Group 3

パワーダウン・シーケンスの要件

これらのSoC(システムオンチップ)FPGAでのみサポートされています。

グループ3のすべての電源レールが1.8Vのときに、同じレギュレーターをグループ2の電源レールと共用します。

注意: VCCBAT はパワーアップ・シーケンスまたはパワーダウン・シーケンス時にはいつでもパワーアップまたはパワーダウンできます。

すべての電源レールは、単調に立ち上がなければなりません。デバイス・データシートで指定されているように、tRAMP 時間内にすべての電源レールを公称電圧レベルまで立ち上げます。パワーアップ・シーケンスは、標準または高速 POR 遅延の時間を満たしている必要があります。

10.8 電源デザイン

Arria 10 デバイスでの電源要件は、各特定のユースケースのスタティック電力とダイナミック電力によって異なります。パワーダウン前に Arria 10 デバイスのダイナミック電力を無視できる程度に削減するには、nCONFIG ピンを Low に保ち Arria 10 デバイスを強制的にリセットステージにします。包括的な設計ツールと統合されたインテルの Enpirion®ポートフォリオのパワー・マネジメント・ソリューションにより、Arria 10 デバイスの電源デザインを適化することができます。Enpirion ポートフォリオに含まれているパワー・マネジメント・ソリューションは、Arria 10 デバイスで使用される複数のインターフェイスの手法と互換性があり、SmartVID 機能などの Arria 10 の電力削減機能をサポートするようにデザインされています。

Arria 10 デバイスは、動作のために調整された電源を必要とする複数の入力電圧レールを有します。複数の入力レールの要件は、電圧要件、ノイズ感度やシーケンスなどのシステムの考慮事項に応じてグループ分けができます。Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines では、入力レールのグループ分けについてより詳しい推奨事項を提供しています。また、Arria 10 デバイス向け PowerPlay Early Power Estimator (EPE) ツールでも、特定の各 Arria 10 ユースケースに基づいた入力レールの電源要件と特定のデバイスの推奨事項を、シームレスかつ自動的に提供します。それぞれの入力レールの電圧と電流の要件は「Report」タブにまとめられており、入力レールのグループ分けと特定の電源の推奨事項は、それぞれ「Main」タブと「Enpirion」タブで確認できます。

関連情報• Arria 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン ( 英語版 )

電源ピン接続のガイドラインと電源レギュレーターの共有について、詳しい情報を提供します。

• PowerPlay Early Power Estimators (EPE) and Power Analyzer各電源レールへの電源供給と回路の要件について、詳しい情報を提供します。




http://www.altera.com/support/devices/estimator/pow-powerplay.jsp

• Intel FPGA Power Management PowerSoC SolutionsFPGA への電源供給向けにデザインされたインテルの Power Management IC とPowerSoC ソリューションについて、詳しい情報を提供します。

• Power Delivery Network (PDN) Tool for Arria 10 and MAX 10 Devices

10.9 改訂履歴


2017 年 3 月 2017.03.15 • 商標を「インテル」へ変更。• 項「パワーアップ・シーケンスおよびパワーダウン・シーケンス」を更新。

2016 年 10 月 2016.10.31 • AN692 へのリンクを削除。• 電圧センサーブロック WYSIWYG の概要の表を更新。• 過度な I/O ピンの電流が、デバイスの信頼性に影響を及ぼしデバイスに損傷を与える

ことを強調するために、項「パワーアップ・シーケンスおよびパワーダウン・シーケンス」を更新。

2016 年 6 月 2016.06.13 • アルテラ SmartVID ソリューション向けレギュレーター要件の表で VID_EN ピンの値を更新。

• 項「パワーアップ・シーケンスとパワーダウン・シーケンス」で、パワーダウン・シーケンスについての詳しい情報を追加し、更新。

• ユニポーラー・モードの電圧センサーの伝達関数の図を追加。

201 6 年 5 月 2016.05.02 • 電圧センサーブロックにアクセスするための WYSIWYG アトムの例を更新。• アルテラ SmartVID ソリューション向けレギュレーター要件の表で、電圧の範囲と公

称電圧の範囲を更新。• 電圧センサーブロック WYSIWYG の概要の表を更新。• コアアクセスのコンフィグレーション・レジスターの概要の表を更新。• 電源グループの立ち上げシーケンスの表で、グループ 1 のパワーアップ・シーケンス

の条件を更新。• 項「パワーオン・リセット回路」で、CvP コンフィグレーション手法の要件を更新。• VCC PowerManager 機能のサポートを削除。

2015 年 12 月 2015.12.14 • Arria 10 の POR 回路でモニタリングされる電源とモニタリングされない電源の表で、VCCIO と VCCL_HPS 電源レールに注釈を追加。　

• 内部 TSD のタイミング図の RESET 信号と CORECTL 信号を更新。• ADC 伝達関数の式を更新。• SmartVID 機能でサポートされるスピードグレードのデバイスを更新。• 電源グループの立ち上げシーケンスの表で、グループ 1 の条件を更新。• 項「パワーアップ・シーケンスとパワーダウン・シーケンス」を更新。• 項「電圧センサー」を更新。• 項「外部温度センサーダイオード」を更新。• 電圧センサーの機能から、バイポーラー入力モードのサポートを削除。• 電圧センサーの機能から JTAG アクセスモードのサポートを削除。• 項「電圧センサーの伝達関数」を削除。

2015 年 11 月 2015.11.02 • ADC 伝達関数の図を更新。• 表記を Quartus II から Quartus Prime へ変更。

2015 年 6 月 2015.06.15 • 項「電圧センサー」で、VREFP_ADC と VREFN_ADC ピンの電流について注釈を追加。

• ADC 伝達関数の図を更新

continued...



http://www.altera.com/devices/power/power-index.html

https://www.altera.com/content/dam/altera-www/global/en_US/others/technology/signal/power-distribution-network/pdn_tool_a10.zip


2015 年 5 月 2015.05.04 • 項「パワーアップ・シーケンスとパワーダウン・シーケンス」で、各グループのパワーレールのパワーダウン・シーケンスを追加し、更新。

• 表 10-4 の config ポートの説明を更新。• 項「内部 TSD の伝達関数」で、tempout[9:0]値から温度を計算する式を追加し、

更新。• 項「SmartVID 機能と VCC PowerManager 機能の実装」で、サポートされるパラレ

ル VID ビット・インターフェイスを 7 ビットに更新。• 項「SmartVID 機能と VCC PowerManager 機能の実装」で、電圧範囲の表の注に許

容誤差を追記。• 項「電圧センサー」で、オンチップ・リファレンス・ソースを ±10% に更新。

2015 年 1 月 RCLK[2015.01..23]

• 項「ユニポーラー入力モード」を更新。• 項「電圧センサー」で、VREFP_ADC ピンのオンチップ・リファレンス・ソースを更新。• 項「JTAG アクセスを使用した電圧センサー・コンポーネントへのアクセス」の手順を

更新。• 電圧センサーブロック WYSIWYG の概要の表で、reset ポートと corectl ポー

トの説明を更新。• 項「内部温度センサーダイオード」で、ユーザーモード時にダイの温度を読み出す方法

を更新。• MD[1:0] が 2'b11 ではない場合のタイミング図を更新• MD[1:0] が 2'b11 の場合のタイミング図を更新• 内部 TSD のタイミング図を更新

2014 年 8 月 2014.08.18 • 項「SmartVID 機能と VCC PowerManager 機能の実装」を追加。• 項「Arria 10 デバイスでの電圧センサーの使用」を追加。• 項「内部 TSD の伝達関数」を追加。• 項「電源デザイン」を追加。• 項「ダイナミック電力の方程式」を更新。• 項「消費電力削減手法」を更新。• 項「SmartVID」を更新。• 項「プログラマブル・パワー・テクノロジー」を更新。• 項「電圧センサー」を更新。• 項「パワーアップ・シーケンスとパワーダウン・シーケンス」を更新。

2013 年 12 月 2013.12.02 初版



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