CAPÍTULO 4 Diseño e implementación eléctrica del...

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CAPÍTULO 4 Diseño e implementación eléctricadel Comparador regenerativo yConvertidor Current-Steerring.

4.1. Introducción.

En este capítulo se presentan y describen los dos bloques de circuito que

han sido objeto del proyecto de fin de carrera. Dichos componentes han

sido insertados en un modulador de tiempo continuo cuyas características

han sido mencionadas en el capítulo anterior y realizado por D. Ramón

Tortosa Navas como parte de su Tesis Doctoral. La estructura de este capí-

tulo se enfoca de manera que primero se intenta hacer una descripción del

entorno que rodea a cada bloque (esto nos ayudará a entender las prestacio-

nes y características), pasando luego a mostrar el procedimiento para dise-

ñarlo y conclusiones.

Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.

83

4.2. Especificaciones del Comparador.

Las características que debe tener el comparador, las cuales se menciona-

ron al describir la arquitectura para CT ΣΔM en cascada 3-2 en el capítulo

anterior, se presentan en la Tabla 4.1

Para cubrir estas especificaciones, especialmente demandantes en veloci-

dad, se han empleado los comparadores regenerativos con realimentación

positiva, de manera que seamos capaces de responder a las especificacio-

nes enunciadas, concretamente a la resolución en tiempo.

4.3. Comparadores: Una visión general.

4.3.1 Comparadores regenerativos con realimentación positiva.

Aunque la operación de comparar tensiones se podría realizar con blo-

ques de ganancia en tensión, existen diferencias entre éstos y los bloques

comparadores propiamente dichos. Los amplificadores usualmente son uti-

lizados para trabajar en la zona lineal, empleándose sobre todo en configu-

raciones de lazo cerrado, las cuales requieren una compensación de la

respuesta dinámica sino queremos una situación de inestabilidad cuando

apliquemos el lazo de realimentación. Sin embargo, la dinámica de los

comparadores no tiene porqué ser estable en configuraciones de lazo

abierto, de hecho, se mostrará que aquéllos que resultan ser inestables a

causa de una realimentación positiva, también son los más rápidos.

La Fig.(4.1a) muestra una implementación de circuito donde la realimen-

tación positiva es realizada por el OTA (de “Operational Transconductance

Amplifier”), cuya transconductancia de pequeña señal es gmpf, durante la

Tabla 4.1 Prestaciones para el Comparador.Prestación Valor

Histéresis 20 mV

Offset 20 mV

Resolución en Tiempo < 1ns

84

Capítulo 4 : Descripción de: Comparador regenerativo y Convertidor Current-Steering.

fase activa de reloj ϕa. La comparación tiene lugar sólo cuando la fase de

reloj ϕa está a nivel alto.

La Fig.(4.1b) muestra un modelo de primer orden que representa el com-

portamiento de Fig.(4.1a) alrededor del punto quiescente y=0, cuando la

fase de reloj está en el nivel alto.

La realimentación positiva es modelada por una resistencia negativa (en

la figura no aparece de manera explícita) rpf= -gmpf-1 la cual compensa la

acción de realimentación negativa realizada por la resistencia ro. Si conse-

guimos que gmpf>go = ro-1, la realimentación total alrededor del punto

quiescente es positiva, y por consiguiente, la comportamiento global será

inestable.

Una mejor comprensión de lo que está ocurriendo nos la proporciona la

Fig.(4.1c) y Fig.(4.1d). Allí, se representa la característica resistiva “vista”

desde el condensador Co durante la fase de comparación, debido a la

acción combinada de los dos OTA de la Fig.(4.1a), y teniendo en cuenta la

no-linealidad del OTA. La Fig.(4.1c) corresponde a “pequeños” valores

para la entrada x, mientras Fig.(4.1d) corresponde a “grandes” valores de

entrada. La característica vista en cada caso dependerá del signo que tenga

la señal de entrada durante la fase de comparación; los trazos en color azul

corresponden a entradas positivas, mientras que los de color rojo represen-

tan entradas negativas. Independientemente de si la entrada es positiva o

negativa, de gran o pequeña señal, durante la fase de reset la salida es

situada en el punto central Po, para el cual y=0. Esto define el punto quies-

cente, donde el modelo de pequeña señal es aplicable.

Consideremos ahora que una “pequeña” señal es aplicada durante la fase

de comparación. Para x>0, el condensador verá la característica inferior de

la Fig.(4.1c), la cual incluye tres puntos de equilibrio: dos estables, QL y

QH, y otro inestable, Q0. Ya que la carga del condensador no puede cam-


85

biar de manera instantánea, el estado inicial y=0 corresponde al punto P+

en la característica, el cual está localizado en el lado derecho de Q0. Desde

P+ la acción de repulsión ejercida por Q0, descarta que el punto QL sea una

opción de equilibrio estable, de manera que la trayectoria viaja hacia el

punto de equilibrio situado en el lado derecho, QH, donde y = EOH. De otra

manera, para x<0, el punto central empuja a la trayectoria hacia el punto de

equilibrio QL, donde y = -EOL. En ambos casos, la evolución dinámica

alrededor del punto central es gobernado por el modelo que se ha represen-

tado en la Fig.(4.1b) y, por consiguiente, realizada a alta velocidad debido

a la acción de la realimentación positiva.

Para valores de entrada “grandes”, aplicamos la característica de la

Fig.(4.1d). En tal caso, existe solamente una posición de equilibrio estable

para cada signo de la entrada, x, y la descripción que muestra la evolución

del transitorio es similar a la descrita anteriormente.

Por otra parte, decir que la descripción anterior permanece válida para

cualquier magnitud de entrada. Al contrario que sucede en las topologías

“single-step”, la resolución de este tipo de comparadores no está limitada

por la ganancia estática. Desafortunadamente aquí, la limitación más

importante es la del offset [Rodr95].

86


Los comparadores regenerativos de tiempo discreto (DT) se construyen

con un par de inversores “cruzados” formando un latch. La Fig.(4.2a)

muestra el concepto de la “comparación regenerativa” basada en un latch,

donde los bloques etiquetados con “τ“ modelan el retraso en la transmi-

sión de voltajes en el lazo de realimentación. Los inversores amplifican la

entrada diferencial xa+ - xa- para obtener la salida diferencial saturada y+ -

y- de acuerdo con las características dibujadas en línea sólida mostradas en

la Fig.(4.2b). Durante la fase de reset (ϕr a nivel alto), la entrada diferencial

es almacenada en los condensadores de muestreo y el circuito evoluciona

hasta situarse en el estado central Q0. Durante la fase activa (ϕa a nivel

alto), la entrada diferencial es recuperada, forzando que el circuito evolu-

cione hacia otra estado estable, a la derecha de Q0 si x>0 o, a la izquierda si

x<0. Desde este estado inicial, la acción de la realimentación positiva

fuerza a la salida a evolucionar hacia QH, para x>0, o hacia QL, para x<0,

como ilustran las líneas en azul o rojo en la Fig.(4.2b).

Figura 4.1. Comparador incluyendo la realimentación positiva.

+

-gm

+

-x

+

- ϕrCo

Tca

Tcr

+

-y

+

-y Co rpf

P+

P-

y

icx<0

x>0 P+

P-

y

icx<0

x>0

(a)

(c) (d)

(b)gmpf xgm •

QL

-EOL

Q0

P0

Q0

-EOHQL

-EOL

P0 -EOH

QHQH

ϕa

ϕr

ϕa

ϕr


87

4.3.2 Comparadores regenerativos con preamplificador.

Idealmente, la resolución estática de los comparadores regenerativos es

ilimitada. En la práctica, su resolución es limitada por la “disimetría” y

otros fenómenos de segundo orden. Sin embargo, los errores causados por

la disimetría son mucho mayores en comparadores con realimentación

positiva que en otros [Raza95]. De esta manera, si queremos conservar la

ventaja en la velocidad de decisión de estos comparadores unido a la alta

resolución, optamos por ubicar un amplificador.

Esta es la estrategia empleada en el esquemático conceptual que presenta

la Fig.(4.3). Observamos que los inversores en el latch se encuentran auto-

polarizados durante la fase de reset. Durante la fase activa, la señal de

entrada x+- x- es primero amplificada por un factor Ain, y entonces sumada

al voltaje del punto quiescente de los inversores. La amplificación de la

seña de entrada ocurre durante la primera parte de la fase activa (ϕa1 a

nivel alto).

Figura 4.2. Modelo conceptual de un latch y operación dinámica.

xa+

ϕr

y+

y-τ

xa-C

ϕa

x-

C

ϕaϕr

x+

ϕrτ

x>0x<0 Q0

QL

QHy+ - y-

xa+ - xa-

Co

xa+

go

gminx+ gminy-

y+

Co

xa-

go

gminy+ gminx-

y-

88


La realimentación positiva es habilitada durante la última parte de la fase

activa (ϕa2 a nivel alto), cuyo flanco de subida es retrasado con respecto

ϕa2 de manera que podamos garantizar que el desbalanceo se podrá llevar

a acabo. De esta manera, podemos decir que la resolución de esta arquitec-

tura es mejor con respecto de la misma sin pre-amplificador en un factor

igual a Ain.

Figura 4.3. Comparador regenerativo con preamplificador.

+

-

gm

x+

ϕa

+

-

Ain+

-

ϕa1

ϕr

ϕr

ϕa1

xa-

xa+

C

C

ϕa2

ϕa2

ϕr

ϕr

y-

y+

ϕa1

ϕa2

x-


89

4.4. Entorno del comparador.

La Fig.(4.4) muestra el escenario donde se desarrolla el trabajo del com-

parador. Su función es clara: trabajar como un ADC, esto es, convertir los

niveles de voltaje procedentes de la escalera de resistencias a dígitos nece-

sarios que son procesados por el DEM (de “Dynamic-Element-Matching”).

De este modo, para que la función relatada anteriormente se lleve a cabo,

es necesario prestar atención, además de las prestaciones mencionadas al

principio del capítulo, a las siguientes:

• Capacidad de entrada: Es una especificación muy importante, ya

que junto con el valor nominal de la escalera de resistencias consti-

tuirá el ancho de banda del “core” del convertidor. Como siempre

existe un compromiso (en inglés “trade-off”) entre velocidad y

resolución, más especifícamente, velocidad-desapareamiento. Para

obtener una baja capacidad es necesario, entre otras acciones, reali-

zar transistores muy pequeños de entrada (los que gobiernan el par

diferencial), lo que dará como consecuencia que el offset, histéresis

Vcc

Iin+

Iin-

Vgnd

Vp<1:15>

Vn<1:15>

Dig

ital

Analógico

Dout<1:15>

Dout_b<1:15>

Filtr

o de

lazo

Dyn

amic

Ele

men

t Mat

chin

g (D

.E.M

)

Esca

lera

de

Res

iste

ncia

s

CLK

Vcc

Vgnd

Figura 4.4. Entorno del comparador.

90


y la disimetría (mismatching) aumenten. Dicha capacidad se fijó por

simulación en 5.5fF. Si observamos las Fig.(4.5) y Fig.(4.6), la

impedancia vista desde el nodo de entrada será:

(Ec 4.1)

(Ec 4.2)

ZinputVfIf-----

If 1=

12 π f C•••-----------------------------= =

C 12 π f Zinput•••--------------------------------------- 1

2 π 1.3e7 2.316e6•••------------------------------------------------------- 5.28 fF= = =

Vcc

Pbias<1>

Pbias<2>

Vgnd

vop von

ig vg

Figura 4.5. Esquemático para la simulación de la capacidad de entrada del comparador.

106 107 108 109104

105

106

107

108

Frecuencia (Hz)

vg (v

oltio

s)

Capacidad de entrada

vg =2.31e6frecuencia= 1.3e7

Figura 4.6. Relación Vg(f)/Ig(f) para el esquemático de la Fig.(4.5).


91

• Modo común. El comparador [Wang00], es muy sensible al modo

común, básicamente porque no tiene una corriente idc que mantenga

a los transistores saturados cuando éstos están en reposo, no hay

punto quiescente. A partir de aquí existen dos alternativas posibles:

1. Realizar quince comparadores diferentes, de manera que cada uno de

ellos se adapte al modo común que marque la escalera de resistencias.

Esta opción dará problemas de mismatch, ya que no todos los niveles

de tensión van a ser iguales. Pensemos en un gradiente, éste no afec-

tará igual a todos los comparadores ya que éstos no son iguales.

2. Introducir un previo, muy simple, que se encargue (entre otras fun-

ciones) de absorver esas desviaciones de modo común. Se optó por

esta opción, principalmente porque es la única manera de realizar

todos los comparadores iguales invirtiendo para ello poco esfuerzo

(potencia y silicio), además ponemos una barrera a un ruido impor-

tante el “kickback noise”.

• Kickback noise. Con el fin de resolver el problema que [Wang00]

hace explícito1, dispusimos un amplificador diferencial a la entrada,

con ello también se conseguía dar cabida a la variación de modo

común mencionada en el apartado anterior.

4.5. Comparador regenerativo de una sola fase de reloj.

Trataremos en este apartado de mostrar el comparador que ha servido

para diseñar los cuantizadores2 del ΣΔM. La Fig.(4.7) muestra una vista

superior de este componente.

1. “....... Otro importante fenómeno en el comparador es el ruido denominado “kickback”, produ-ciéndose éste al comienzo de las fases de reset y regeneración......”

2. Cada cuantizador supone quince comparadores, uno por cada nivel.

92


Como indicamos en párrafos anteriores, dicho comparador esta com-

puesto a su vez por los siguientes bloques de circuito, Fig.(4.8):

Figura 4.7. Símbolo del comparador con las señales de polarización.

ip

CLK

in

opon

Vcc

Pbias<1:2>Vdd

Vgnd

Vss

ip

CLK

in

Vcc Pbias<1:2>

Vdd

Vgnd

Vss

opon

Vdd

Vdd

Vss

Vss

SRR

S

op

onVddVss

“Core” Inversor Latch S-R

ip

in

Vcc Pbias<1:2>

Vdd

Vgnd

Vss

opon

Preamplificador

ip

in

CLK

op

on

Latch Regenerativo

(a)

(b)

Figura 4.8. Componentes del comparador. (a) Vista completa. (b) Vista para latch+pream-plificador.


93

4.5.1 Preamplificador.

Se trata de un par diferencial, tipo-P, alimentado por una fuente de

corriente de 30 μA -Pbias<1> y Pbias<2>-. En lo que se refiere al diseño de

este simple circuito debemos decir lo siguiente:

• Se ha elegido transistores tipo-P a la entrada para acomodar el rango

de tensiones de modo común que existe en la escalera, ésta ha sido la

premisa, dejando aparte otras cuestiones de interés, por ejemplo, el

ruido.

• Se ha sacrificado la impedancia de salida de un par: , por

, con el fin de conseguir una simetría total. Este hecho no ha

influido en la resolución total del comparador, puesto que tal especi-

ficación ya era alcanzada por el core antes de añadir este circuito3.

• En lo que se refiere al procedimiento de diseño, éste se ha realizado

por simulación, partiendo de la fuente de corriente -30 μA- y del

rango de tensiones de modo común (desde 0.3V hasta 0.7V).

3. Conviene recordar que el preamplificador tiene una función muy concreta: acomodar la variaciónde modo común que se produce en la escalera de resistencias.

ip

in

Vcc Pbias<1:2>

Vdd

Vgnd

Vss

opon

Vcc

Pbias<1>

Pbias<2>

in ip

Vgnd

vop von

(a) (b)

M1

M2

M3 M4

M5 M6

Figura 4.9. Preamplificador para el comparador. (a) Símbolo. (b) Esquema eléctrico.

rdsp rdsn||

1gm-------

94


En la Tabla 4.2 se muestran las dimensiones

de los componentes que forman el preamplifi-

cador.

4.5.2 Latch regenerativo.

La Fig.(4.11) muestra el esquemático del latch

y la Fig.(4.12) su layout. El funcionamiento se

puede explicar del siguiente modo: Cuando

CLK está a nivel bajo, Sb1 está el OFF, S1-S4

en “ON”, y los nodos P, Q, X, e Y están pre-

cargados a VDD. Por lo tanto, a la lógica de

este comparador habrá que aplicarle un inver-

sor además de un biestable SR-NOR,

Fig.(4.13), de manera que cuando CLK esté a

nivel bajo y no se efectúe comparación alguna

el sistema sea capaz de recordar el estado

anterior, teniendo en cuenta que para este

estado, ambas salidas del latch presentan un

estado lógico alto. Siguiendo con el funciona-

miento, cuando CLK conmuta al nivel alto,

Sb1 se enciende, entonces M1-M2, Fig.(4.11),

estarán en disposición de procesar los niveles

Tabla 4.2 Dimensionamiento del preamplificador, w(μm), l(nm).

Transistor w/l Vcca

a. Tensión analógica rail supeior.

Vgndb

b. Tensión analógica rail inferior.

M1 6/300 1.2V 0VM2 10/130

M3,M4 2/450M5,M6 1.5/870

Figura 4.10. Layout para el preamplificador.


95

procedentes de la escalera de resistencias, Fig.(4.7), de modo que condu-

cirá uno de ellos quedando el otro apagado.

Ya que M5-M8 están inicialmente apagados, la corriente diferencial

resultante fluirá en un primer momento a través de la capacidad total vista

desde el nodo X e Y, creando una diferencia de potencial en dichos nodos.

Entretanto M7 y M8 comienzan a conducir. Después los mecanismos cru-

zados también se encienden produciéndose el efecto de realimentación

positiva y “lanzando” la tensión de los nodos P y Q a las tensiones de ali-

mentación.

El comparador que se está describiendo nos ofrece tres propiedades

importantes, que lo hacen atractivo para el diseño de altas velocidades:

1.La disipación de potencia estática es cero. El circuito requiere sola-

mente una fase de reloj, simplificando de manera considerable el

“routing” a través del chip.

2.El offset a la entrada es dominado por el par diferencial en vez de por

el offset de los dispositivos “cruzados”.

Para llegar a comprender esta propiedad, volvamos a estudiar al compa-

rador en la fase de amplificación. Después de que CLK alcanza el nivel

alto, la entrada diferencial es amplificada por M1-M2 y la capacidad pará-

sita de los nodos X e Y, hasta que Vx y Vy caen una tensión por umbral por

debajo de VDD. En este momento, M7 y M8 están encendidos mientras que

M5 y M6 permanecen apagados. La amplificación entonces continúa, de

manera que M5 y M6 contribuyen con una pequeña ganancia al proceso de

regeneración, hasta que éstos se encienden por completo e inician el pro-

ceso de regeneración. La idea clave aquí está en que la entrada “ya” ha sido

amplificada de manera sustancial antes de que M5-M8 se enciendan por

completo y el proceso de regeneración comience.

96


El tamaño de los transistores que lo forman aparece explícito en la Tabla

4.3.

Tabla 4.3 Dimensionamiento del latch, w(μm), l(nm).

Transistor w/l Vdda Vssb

M1,M2 5/1000 1.2V 0VM5,M6 3/130M7,M8 1.5/130

Figura 4.11. Lacth regenerativo.(a) Símbolo. (b) Esquemático.

ip

in

CLK

op

on

Vdd

CLK CLK

CLKCLK

vopvon

CLK

onop

Vgnd

P Q

X Y

(a) (b)

M6 S2M5S1

S3 M7 M8 S4

M1 M2

Sb1

Vss

Figura 4.12. Layout del latch.


97

La Tabla 4.4 muestra las dimensiones para

los componentes de la puerta NOR.

Transistor w/l Vdd VssS1,S2,S3,S4 0.650/130 1.2V 0V

Sb1 7.8/130

a. Tensión digital del rail superior.b. Tensión digital del rail inferior.

Tabla 4.4 Dimensionamiento de la puerta NOR, w(μm), l(nm).

Transistor w/l Vdd VgndM1 8.4/130 1.2V 0VM2 4.4/130

M3 2.34/130

M4 1.56/130

Tabla 4.3 Dimensionamiento del latch, w(μm), l(nm).

SRR

S

op

onVdd

Vss

S

R

on

op

NOR

NOR

ºA

B

Vgnd

Vdd

A+B

(a) (b)

M1

M2

M4 M3

Figura 4.13. Vista para el biestable S-R.

Vss

Figura 4.14. Layout para la puerta NOR.

98


4.5.3 Procedimiento de Diseño.

Hacemos explícito en este apartado las decisiones que han sido tomadas

para llegar a diseñar el bloque latch. Decir que el procedimiento ha estado

dividido en fases, en función de la importancia relativa4 de unos dispositi-

vos sobre otros.

4.5.3.1 Llaves: S1, S2, S3, S4 y Sb1.

Las longitudes se han elegido de manera que sean mínimas, teniendo en

cuenta que empleamos una tecnología de 0.13 μm. En cuanto a la relación

de aspecto y tras varias simulaciones se ha visto que w/l = 5 es la mínima

para que sean suficientemente rápidas [Malo01], los problemas de inyec-

ción de carga no influyan demasiado al resto del circuito y su resistencia en

“ON” sea baja.

4.5.3.2 Llaves: M5, M6, M7 y M8.

La premisa aquí ha sido rapidez, esto es, las dimensiones tienen que ser

suficientemente pequeñas como para que el proceso de regeneración sea

rápido, muy rápido, pero teniendo en cuenta el “mismatch” [King05], aun-

que se ha dejado indicado que los principales responsables en el control de

éste son los mecanismos que forman parte de los diferenciales de entrada.

4.5.3.3 Llaves: M1, M2.

El mismatch [King05], [Pelg89] ha sido la herramienta fundamental que

hemos utilizado. De este modo, una vez que tenemos diseñado el resto de

dispositivos hemos ido subiendo la relación de aspecto de éstos hasta cum-

plir especificaciones.

4.5.4 Resultados de simulación.

4.5.4.1 Resolución en tiempo.

4. Sobre todo en lo que a “mismatch” se refiere.


99

El esquemático junto con los resultados de la simulación aparecen en la

Fig.(4.15) y Fig.(4.16)5, respectivamente. Se puede observar como estamos

dentro de especificaciones, ya que la última muestra aparece retrasada con

respecto de la señal de reloj 950 ps. En la propia gráfica se ha escalado por

conveniencia la señal de entrada, en realidad ésta es una señal escalón de

mV, de esta manera las características estáticas no influirán en la diná-

micas que son las que tratamos de medir.

5. Si observamos la forma de la “salida” en la Fig.(4.16) varía entre 1.2V y -1.2V. Este hecho es el resultado dela polaridad que tiene la fuente de tensión controlada (su función es convertir la señal diferencial a single-ended) en la Fig.(4.15). Lo mismo ocurrirá al observar la Fig.(4.19).

20±

Figura 4.15. Esquema utilizado para realizar la simulación de Montecarlo.

ip

CLK

in

op

on

Vcc Pbias<1:2>

Vdd

Vgnd

Vss

+-

+- Egain=0.5

+- Egain=0.5

+-

Input

Vcm+-

+- Egain=1

Output

25 fF

25 fF

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1x 10-8

-1.5

-1

-0.5

0

0.5

1

1.5

Tiempo (segundos)

Volti

os

CLKentradasalida

Figura 4.16. Resultados de la simulación de Montecarlo.

100


4.5.4.2 Simulación de esquinas.

En las Tabla 4.5 y Tabla 4.6 se presenta los resultados de la simulación

de proceso.

Se ha tenido en cuenta el modo común que el comparador ha de soportar,

recordemos que éste esta integrado en una escalera de resistencias, y en

cada punto la tensión de modo común es diferente, por lo que las caracte-

rísticas de éste se van a ver afectadas.

Se puede observar perfectamente como estamos dentro de las especifica-

ciones dadas al comienzo del capítulo. Con respecto al consumo de poten-

cia hemos de añadir que solamente es en la fase activa, ya que en la etapa

de “no comparación”, Fig.(4.11), el switch, Sb1, permanece abierto.

En la Tabla 4.7 se puede observar la situación para el peor caso.

Tabla 4.5 Simulación de Proceso.Mos N Mos P Tiempo

subida (ps)(Vcm = 10 mV)

Time Bajada (ps)

(Vcm = 10 mV)

Time subida (ps)

(Vcm = 500 mV)

Time bajada (ps)

(Vcm = 500 mV)

tt 827 755 846 780

ss 873 802 899 826

tt ff 781 723 809 750

snfp 789 731 815 754

fnsp 875 818 881 816

tt 826 740 852 773

ss 873 794 903 826

ss ff 785 708 817 748

snfp 789 712 816 746

fnsp 869 788 891 814

tt 838 779 846 794

ss 877a

a. Máximos valores para cada esquina.

823 893 837

ff ff 799 746 819 772

snfp 806 748 821 771

fnsp 874 816 890 834


101

4.5.4.3 Offset e Histéresis.

Las simulaciones para determinar el offset e histéresis del comparador se

han llevado a cabo atendiendo a lo explicitado en la Fig.(4.16). Así de esta

manera, tanto el offset como la histéresis quedan definidos como sigue:

(Ec 4.3)

(Ec 4.4)

Una muestra de las simulaciones realizadas la tenemos en la Fig.(4.17)

donde se han utilizado los parámetros típicos.

Tabla 4.6 Simulación de Proceso.Mos N Mos P Imáx (μA)

(Vcm= 10 mV)

Consumo de Potencia (μA) (Vcm = 10 mV)

Imáx (μA) (Vcm= 500 mV)

Consumo de Potencia (μA)

(Vcm = 500 mV)

tt 735.30 160.62 737.13 159.76

ss 642.69 151.91 641.71 150.60

tt ff 829.97 173.24 832.88 172.09

snfp 770.69 168.47 773.14 167.55

fnsp 687.42 156.95 687.94 150.01

tt 661.40 156.03 664.12 155.04

ss 591.87 146.81 591.62 145.46

ss ff 722.69 162.81 727.06 161.57

snfp 686.72 157.39 690.17 156.38

fnsp 626.22 153.73 627.76 152.66

tt 813.07 153.65 813.94 165.37

ss 698 157 695.51 150.10

ff ff 932.08a

a. Máximos valores para cada esquina.

175.65 933.99 174.74

snfp 859.9 168.58 861.91 167.86

fnsp 751.11 162.31 752.12 161.45

Tabla 4.7 Peor Caso.Tsubida (ps) Tbajada (ps) Imáx (μA) Potencia Consumida

903 837 933.9 174.74 1.2V• 209.68 μw=

offset lastT FirstT+2

------------------------------------=

Histeresis lastT F– irstT2

---------------------------------=

102


La Fig.(4.19) recoge la señal de entrada que se ha utilizado para realizar

la simulación de estos dos parámetros.

La Tabla 4.8 muestra los resultados numéricos (véase Fig.(4.19)) para

esta simulación:

Tabla 4.8 Offset e Histéresis. Parámetros Típicos.Voltaje Común Offset Hysteresis Primera Transición Última Transición

500 mV 21.5892 μV 229.4784 μV 9.9480 μs 10.0627 μs

Vi = -207.8892 μV Vi = 251.0676 μV

Figura 4.17. Procedimiento de simulación para la obtención del offset e histéresis.

-40 mV

40 mV

Primera Transición

T (us)20

Entrada

Última Transición

Figura 4.18. Señal de entrada para la simulación del offset e histéresis.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1x 10-5

-0.04

-0.03

-0.02

-0.01

0

0.01

0.02

0.03

0.04

Tiempo (segundos)

Volta

je (v

oltio

s)

Input

m = 4 mV/us


103

4.6. Especificaciones para el Convertidor.

Al igual que hiciéramos para el comparador, comenzamos la descripción

del convertidor detallando sus especificaciones.

4.6.1 Impedancia de salida.

Las simulaciones a nivel de sistema demandaron una impedancia de

salida para el DAC, de manera que su máscara fuera como la que se pre-

senta en la Fig.(4.19).

Se puede deducir por tanto que para dar cumplimiento a esta especifica-

ción, dicha impedancia deberá constar de:

• Resistencia > 1MΩ.

• Condensador < 1 pF.

El primer problema con el que nos hallamos fue encontrar una fuente de

corriente “fácil de conmutar” y que además ofreciera una impedancia de

Figura 4.19. Simulación realizada para la comprobación del offset e histéresis, utilizando los parámetros típicos y un modo común de 500 mV.

0.94 0.96 0.98 1 1.02 1.04 1.06 1.0x 10-5

-1.5

-1

-0.5

0

0.5

1

1.5

Tiempo (segundos)

Volta

je (v

oltio

s)

Offset e Histéresis

(10.0627μs, -251.0676 μV)(9.9480 ms, -207.8892 mV)

104


salida alta. Este punto en principio no parece difícil a “priori”, pero debe-

mos contar con la impedancia de salida, representada en la Fig.(4.20), que

ofrece un transistor en la tecnología de trabajo6.

Como deducimos de la Fig.(4.21), en el mejor de los casos (Lmáx) la

impedancia no alcanza los 80kΩ. Ello nos lleva a pensar en utilizar transis-

tores “cascode”, sin embargo tenemos un handicap importante: la tensión

en modo común que ha de soportar el DAC viene gobernada por el modo

común del integrador “front-end”, Fig.(4.22), éste es de: vol-

tios, lo cual nos da (en el peor caso):

6. UMC 0.13μm.

CLK

D_<1:15>

N+

N-

D<1:15>

< 1pF > 1M Ω

Figura 4.20. Impedancia de salida para el DAC. (a) Circuito eléctrico. (b) Máscara.

100 102 104 106 108 1010 1012100

101

102

103

104

105

106

107

Frecuencia (Hz)

Impe

danc

ia (O

hmio

s)

Máscara

(a)

(b)

0 75 0 15,±,


105

• Salida tipo-P: 0.9 voltios.

• Salida tipo-N: 0.6 voltios.

4.6.2 Apareamiento (“mismatch”) de las fuentes de corriente.

Para alcanzar los 12 bits de precisión las simulaciones a nivel de sistema

demandaron un “mismtaching” de 0.15%. Esta cantidad pudo relajarse gra-

cias a la utilización del DEM (Dynamic Element Matching) a 0.5 LSB.

Figura 4.21. Impedancia de salida para un transistor en la tecnología UMC 0.12μm.

100 102 104 106 108 1010 10120

1

2

3

4

5

6

7

8 x 104

Frecuencia (Hz)

Impe

danc

ia (O

hmio

s)l=200nl=600nl=1ul=1.4ul=2u

Figura 4.22. Tension de modo común y diferencial que gobierna el DAC.

CLK

D_<1: 15>

N+

N-

D<1:15> Fuente tipo P

Fuente Tipo N

Vcomún = 0.75 0. 3 V

N +

N -

Vmáx = 0.9 V

Vmin = 0. 6V

106


4.6.3 Tiempo de Establecimiento (“Settling Time”).

Quizás sea la especificación más demandante7: el 90% de la corriente

que maneja el DAC debe estar establecida en 0.5 ns, esto es, de periodo

de la señal de reloj.

4.7. DACs: Una visión general.

Comparando la topología “Current-steering” con aquéllas basadas en

escaleras de resistencias o condensadores, en aplicaciones que demanden:

alta velocidad, consumo de potencia bajo e integrabilidad en tecnologías

CMOS estándar8 y por tanto susceptibles de ser incrustadas (en inglés

“embedded”) en un “system-on-chip”, las primeras ofrecen un bajo coste y

alta fiabilidad.

4.7.1 Arquitecturas alternativas para los DACs de Nyquist.

Los DACs de alta velocidad que trabajan a la frecuencia de Nyquist, pue-

den ser clasificados siguiendo diferentes criterios. Dependiendo básica-

mente de la naturaleza de los elementos de escalado (y por consiguiente de

las magnitudes que se manejan) pueden dividirse en:

• Modo voltaje (aquí se escala una tensión).

• Modo corriente (se pondera una intensidad).

• Distribución de carga, en los que se trabaja con la carga de los con-

densadores.

7. Si se considera de manera aislada, a lo mejor se podría cumplir sin mayores problemas. Sinembargo estamos hablando de fuentes de corriente (current steering) con un tiempo de estable-cimiento de 500 ps y un mismatch de 0.5%, palabras o parámetros totalmente antagónicos, yaque como bien es conocido, el mismtach es inversamente proporcional al área, pero a más área,más capacidades parásitas y consecuentemente mayor tiempo de establecimiento. Aquí, encon-trar la solución de compromiso fue una idea clave en el diseño del DAC.

8. Conviene recordar en este punto, que el DAC diseñado ha sido incrustado en un lazo de reali-mentación de un convertidor ΣΔ, funcionando éste a 240 MHz, con un ancho de banda de20MHz, cuyo consumo no alcanza los 50 mW e implementado en una tecnología 0.13μmCMOS estándar.

18---


107

Por lo que respecta a los DACs basados en el escalado de voltajes

[Rand90], Fig.(3.23a), éstos justifican su funcionamiento en la atenuación

de un voltaje de referencia que se puede obtener de manera directa por la

acción de un divisor resistivo compuesto por una cadena de resistencias de

igual valor. La selección de un voltaje correspondiente a un código digital

concreto es llevado a cabo por un decodificador apropiado (usualmente

implementado con un árbol de llaves [Gust02], lo cual justifica su denomi-

nación alternativa de arquitecturas “codificadas”; observar que pueden ser

considerados como un potenciómetro digital también). Es inmediato

demostrar que el voltaje a través del resistor k es dado por:

(Ec 4.5)

proporcionando de esta manera la funcionalidad de conversión DAC.

Aunque una de las ventajas interesantes de esta arquitectura es su inhe-

rente monotonicidad, le falta velocidad, debido a su sensibilidad a las capa-

VkkR

2N R•---------------Vref=

+-

Vref

R R R

dz-1 dz-2 d0

Decodificador

b0

bN-2

bN-1

dz-2

dz-1

d0

(a) +-

Vref

bN-1 bN-2 b0

(b)

Vout

Vout

2N-1i0 2N-2i0R 2R i0

2N-1R

+-

Vref

R R 2R

bN-1 bN-2 b0

(c)

2N-1i0 2R 2N-2i0 2R i0 2R

R

+-

Vref

bN-1 bN-2 b0

(d)

Vout

2N-1C 2N-2C C

φ1

φ2

φ1

φ2

φ2

φ1

CA

CB

Figura 4.23. Diferentes opciones para los DACs de Nyquist. (a) Escalado de voltajes. (b) escalado de corrientes basado en una escalera de resistores pesados de manera binaria. (c) escalado de corrientes basado en una escalera R-2R. (d) escalado de carga basada en capacidades conmutadas.

108


cidades parásitas producto éstas de la existencia de nudos de alta

impedancia, requiriendo además un conjunto de 2N resistencias ecualiza-

das.

Siendo el objetivo de un convertidor analógico-digital reproducir una

señal analógica de salida (en corriente o voltaje), que es una representación

de la palabra digital de la entrada, el resto de arquitecturas persiguen imple-

mentar la funcionalidad requerida para este propósito, esto es, proporcionar

una señal analógica

(Ec 4.6)

donde s representa cualquier señal en voltaje o corriente, N la resolución

del convertidor, en bits, y . Además la palabra digital de

entrada viene expresada como . El tamaño de

paso es definido como el valor analógico correspondiente a un Bit

menos significativo (Least Significant Bits, LSB) del código digital, y esta

relacionado con el fondo de escala (Full Scale Range, FS) como .

Ya que la suma de señales es connatural, inherente, intrínseco a la repre-

sentación de corrientes y, además, el escalado de éstas ocurre directamente

en el dominio del tiempo, las arquitecturas basadas en el escalado de

corrientes es una opción natural. La Fig.(4.23b) corresponde a una escalera

de resistores responsables de proporcionar una conversión v/i pesada bina-

riamente a través de una suma de corrientes escaladas. La arquitectura ape-

nas tiene utilidad en la práctica debido a la alta dispersión que existe en el

valor de las resistencias, siendo las arquitecturas basadas en las estructuras

R-2R las actuales implementaciones, mostradas éstas en la Fig.(4.23c).

Ambas arquitecturas tienen un origen histórico y corresponden sobre todo

Sout

Sout Sref b02 1– b12 2– ...... bN 1– 2 N–+ + +( ) Sref bj2j 1+( )–

j 0=

N 1–

∑ Srefk= = =

0 k 2N 1–< <

D b0 b1 .....bN 1–, ,[ ]=

Δ

Δ FS

2N-------=


109

a procesos bipolares, aun cuando hayan sido reconsiderados recientemente

en entornos CMOS tomando las ventajas de las escaleras “sólo MOSFET”

[Bult92].

La conversión voltaje-carga proporcionada por el escalado de condensa-

dores se puede aprovechar para obtener una estructura DAC a través de

capacidades conmutadas, una ilustración de ésta es representada en

Fig.(4.23d). Esta arquitectura puede utilizar tanto elementos pesados bina-

riamente como el procedimiento C/2C [Rand90].

Las arquitecturas vistas anteriormente, basadas en escalado de corrientes

y carga, pueden combinarse en una topología híbrida [Rand90].

Las arquitecturas previas comparten la desventaja de necesitar un ampli-

ficador a la salida (transimpedancia), éste a parte de ocupar área, también

representa un consumo de potencia extra (llegando a ser particularmente

importante para DACs de altas velocidades), reduciendo además la lineali-

dad del DAC. Por lo tanto, para aplicaciones de altas prestaciones, el uso

de este “buffer” es descartado y una salida en modo-corriente con capaci-

dad de manejar directamente la carga es el objetivo. Este hecho impone

condiciones restrictivas al escalado de elementos con respecto a su impe-

dancia, con el fin de evitar severos efectos de carga (incluso cuando se

dirige cargas de baja impedancia, como es el caso de 50Ω o 75Ω o cables

coaxiales). La solución a este problema de diseño considera celdas de

corriente activas con alta impedancia.

La Fig.(4.24a) muestra un esquema conceptual de esta arquitectura, en el

cual se puede apreciar que la conmutación de N celdas de corriente escalas

binariamente, es capaz de reproducir la funcionalidad expresada en la

Ec.(3.6).

Observar que esta topología exhibe excelente eficiencia en potencia ya

que toda ésta es dirigida a la salida.

110


Aunque las arquitecturas pesadas-binariamente requieren un mínimo

número de elementos, son muy sensibles al mismatch. Por consiguiente, un

adicional criterio para clasificar los DACs sería tomar en cuenta la natura-

leza del código que ataca a los “switches”, de esta manera, resulta una

nueva división: binario o termométrico. Éste último aprovecha un conjunto

de elementos de igual tamaño (ecualizados). La salida para este caso será:

(Ec 4.7)

La ventaja de la estructura con código termométrico es la reducción en lo

que a sensibilidad se refiere con respecto al matching, siendo en particular

su característica entrada-salida monotónica. Por otro lado, el número de

llaves y elementos escalados crece exponencialmente con el número de

bits, excluyéndose de esta manera para aplicaciones de alta resoluciones.

Figura 4.24. Diferentes opciones para los DACs. Escalado de corrientes basado en fuentes de corrientes activas (a) pesado-binario. (b) código termométrico. (c) procedimiento Current-steering.

2N-1i0

bN-1

2N-2i0

bN-2

i0

b0

iout

i0

cz-1

i0

cz-2

i0

c0

iout

Binario->Termométrico

b0

bN-2bN-1

c0

cz-2cz-1

2N-1i0

bN-1

2N-2i0

bN-2

i0

b0

iout

(a)

(c)

(b)

Sout Sref C0 C1 ......+C2N 1–

+ +( ) Sref Cj

j 0=

2N 1–

∑= =


111

Recurriendo a la arquitectura de fuentes de corriente activas, en la

Fig.(4.24a), Fig.(4.24b), aunque el medio más simple de activar una fuente

de corriente es conmutar su salida al estado de “apagado9”, esta solución es

inviable debido sobre todo a la existencia de “glitches” de corriente. El pro-

blema es resuelto usando la técnica “current-steering”, esto es, direccionar

la corriente al nodo “sumidero” o a un nodo “dummny” de baja impedancia

a través de un switch complementario. De esta manera, siguiendo este pro-

cedimiento, el cual corresponde a la arquitectura de la Fig.(4.24c), la célula

de corriente nunca es dejada en circuito abierto.

4.7.2 Implementaciones prácticas de los DACs “current-steering”y estado del arte.

Como se muestra en el DACs current-steering segmentado de la

Fig.(4.25a), los bits menos significativos (Least Significant Bits, LSB’s)

redireccionan un array de fuentes de corriente pesadas binariamente, mien-

tras los bits más significativos (Most Significant Bits, LSB’s) son codifica-

dos a termométrico para manejar el área segmentada termométrica.

La Fig.(4.25b), muestra un diagrama de bloques práctico de un DAC seg-

mentado current-steering, el cual representa la estructura más común de

implementaciones CMOS incluyendo el “floorplanning”.

Los “B” bits de entrada más bajos representan el código binario, los cua-

les tras un periodo de latencia para ecualizarlos, controlan las llaves de las

fuentes binarias pesadas binariamente. Los “M” bits de entrada más altos

corresponden al código termométrico. Éstos son codificados para manejar

las llaves de las fuentes de corriente, teniendo todas ellas el mismo

peso. El tamaño del decodificador se incrementa exponencialmente con M.

La frecuencia de trabajo del circuito es sincrónicamente proporcionada por

una señal de reloj, la cual es distribuida a todo el array a través de un “clock

9. La llave que sigue a la fuente de corriente permanecería abierta.

2M

112


driver”. La corriente de salida diferencial es capaz de manejar cargas de

baja impedancia10.

La Tabla 4.9 muestra un resumen acerca del estado del arte de diversos

diseños CMOS que han sido publicados recientemente.

10.Y si el DAC está incrustado (en inglés “embedded”) en un lazo de realimentación perteneciente aun modulador ΣΔ, ¿qué hacemos entonces?, ¿vale esta configuración?, y las celdas de corriente¿se complicarían en exceso?

Figura 4.25. (a) Esquemático. (b) Diagrama de bloques conceptual.

2B-1i0

bB-1

2B-2i0

bB-2

i0

b0

2Bi0

cT-1

2Bi0

cT-2

2Bi0

c0

RLi0uti0ut RL

Termométrico Binario

Binario->TermométricobB

bN-1

c0

cT-1

Binario-> Termométrico

Equalizador de tiempo

“Latch” e interruptores

unitarios

“Latch” e interruptores

binarios

Matriz de fuentes de corriente unitarias

Matriz de fuentes de corriente binarias

“Driver” del reloj

N bits

M bits B bits

B bits2M-1 bits

i0ut

i0ut

(a)

(b)


113

Tabla 4.9 Comparación del Estado del arte de los DAC CMOS current steering segmentados.

Ref Resolución (bits)

Frecuencia Mestreo (Ms/s)

Segmentación (Binario+Termo.)

INL (LSB)

DNL (LSB)

Power (mW)

Area (mm2)

Process/Polarización

[Ao06] 10 120 10+0 <0.14 <0.18 2.5 - 0.18μm /1.2V

[Borr01] 10 800 10+0 <0.2 <0.2 7.8 0.23 0.5μm/ 2.7V

[Bosh01] 10 1000 6+4 <0.2 <0.15 110 0.35 CMOS 0.35μm

[Bosh01b] 12 500 7+5 <0.3 <0.25 63 1 CMOS 0.35μm

[Marq98], [Bast98]

12 300 4+(4+ 2) 0.6 0.3 320 1.92 0.5μm/3.3V

[Chen04] 14 130 7+7 0.7 0.45 103 3.5 0.5μm/2.5V

[Chue07] 10 400 4+6 <0.5 <0.5 11.8 0.28 0.09μm/1V

[Deve06] 10 250 1+9 <0.1 <0.1 22 <0.35 0.18μm/1.8V

[Hald05] 10 80 4+6 0.4 0.55 27.65 0.18 0.25μm/2.5V

[Merc05] 14 200 5+(4+5) 0.6 0.9 0.28 2.25 0.18μm/3.3V

[Mika01] 14 100 14+0 <0.5 <0.5 20 1 0.18μm/1.8V

[Ni06] 12 300 4+8 0.6 0.5 150 3.52 0.35μm/3.3V

[Radi06] 12 200 6+6 1 0.7 85 - 0.18μm/1.5V

[Raja06] 16 50 3+13 0.3 0.1 165 0.06 0.35μm/3.3V

[Reza02] 10 400 2+8 <0.24 <0.03 <250 - 0.6μm/3V

[Saee04] 14 400 6+(4+4) <0.35 <0.25 63 - 0.18μm/1V

[Sang04] 10 500 0+(6+4) <0.5 <0.5 45 1.012 0.35μm/3V

[Sull04] 12 300 7+5 0.4 0.3 82 0.44 0.18μm/3.3V

[Tort07] 4 240 0+4 <0.5 <0.5 4.72 0.16 0.13μm/1.2V

[Ueno05] 12 200 4+8 <0.85 <0.20 21.6 - 0.09μm/1.2V

[Virt07] 12 500 6+6 <0.25 <0.3 2.6 - 0.13μm/1.2V

[Wang04] 8 10 0+8 <0.3 <0.23 2 0.25 0.25μm/2V

114


Las conclusiones a las que se puede llegar analizando los datos expuestos

en la Fig.(4.28) son las siguientes:

• En el plano frecuencia de muestreo vs resolución, Fig.(4.28a), debe-

mos destacar que la práctica totalidad de los diseños (excepto

[Raja06][Wan04][Tort07]), se agrupadan entorno a los 10-14 bits

(grupo 1), trabajando éstos a unas velocidades que oscilan desde los

101 102 103

4

6

8

10

12

14

16

Frecuencia de Muestreo (Ms/s)

Res

oluc

ión

(bits

)

[Ao06][Bosh01][Bosh01b][Marq98][Borr01][Chen04][Chue07][Deve06][Hald05][Merc05][Mika01][Ni06][Radi06][Raja06][Reza02][Saee04][Sang04][Sull04][Tort07][Ueno05][Virt07][Wang04]

101 102 103100

101

102

Frecuencia de Muestreo (Ms/s)

Pote

ncia

(mw

)

[Ao06][Bosh01][Bosh01b][Marq98][Borr01][Chen04][Chue07][Deve06][Hald05][Merc05][Mika01][Ni06][Radi06][Raja06][Reza02][Saee04][Sang04][Sull04][Tort07][Ueno05][Virt07][Wang04]

(a)

(b)

Figura 4.26. Comparación de los diferentes diseños DACs current-steering. (a) Frecuen-cia muestreo vs resolución. (b) Frecuencia muestreo vs potencia.

Grupo1

Este trabajo

Este trabajo


115

80 Ms/s [Hald05] hasta los 1000 Ms/s [Bosh01], es decir, existe una

gran dispersión en la frecuencia de muestreo, no presentándose esta

característica en la resolución.

• En el plano frecuencia de muestreo vs potencia, Fig.(4.28b), no se

presenta ninguna propiedad interesante que se pueda tomar com cri-

terio de agrupación, no obstante, llama la atención el diseño [Ao06],

ya que con 16 bits y 120 Ms/s, solamente consume 2.5mw.

4.8. Entorno del Convertidor.

La Fig.(4.27) muestra el entorno de trabajo del DAC current steering que

constituye uno de los objetivos del presente proyecto de fin de carrera.

Es importante señalar que el ruido que introduzca el DAC se sumará

directamente con la señal de entrada y dicho ruido no va a sufrir el efecto

del “noise-shaping”. Por lo tanto, ni que decir tiene que su diseño puede

resultar muy crítico a la vez que demandante, sobre todo, como es el caso,

en aquellas situaciones donde el DAC este trabajando junto a un integrador

Gm-C y por consiguiente este manejando un nodo de alta impedancia.

Otro dato interesante de mencionar y que ya se apuntó en el apartado

(6.1) referente a la impedancia de salida, es el modo común que existe a la

Figura 4.27. Entorno del DAC current steering.

Out+

Out-

Vin+

Vin-

Vdd

Vss

Integration Capacitor

CLKD<1:15> D<1:15>

N+ N-

Vmax = 0.9VVmin = 0.75V

Vmax = 0.75VVmin = 0.6V

Out+

Out-

Vin+

Vin-

Vdd

Vss

CLK

D<1:15> D<1:15>

N+ N-

DAC

Gm-C Integrator

H(s)

D/A

+

-

X Y

Filtro de Lazo

(a)

A/D

fs

116


salida del integrador: 0.75V, más una señal de 0.3V de amplitud super-

puesta a éste. Significa este hecho que si hablamos de un DAC totalmente

diferencial, éste lo es, las fuentes tipo-P tienen que funcionar con tan sólo

0.3V, y las tipo N, 0.6V, teniendo en cuenta que la tensión de rail es 1.2V,

Fig.(4.21).

Dicho esto, y con las especificaciones apuntadas en el apartado anterior

nos hacemos una idea de la dificultad del diseño. Es verdad que estas con-

diciones de diseño podían haber sido muy diferentes11 si se hubiera elegido

un integrador R-C, sobre todo por su buena linealidad, [Pato04], [Bree04],

[Dorr05], [Nguy05], [Scho05]. Sin embargo, se eligió un integrador Gm-C

por dos razones:

• El comportamiento del lazo de realimentación es optimizado. Este

hecho se desprende de diferentes simulaciones que fueron realiza-

das.

• La posibilidad de mantener prácticamente inalterable la constante de

tiempo C/gm ante variaciones de C.

4.9. Arquitectura y celda de corriente estándar.

4.9.1 Arquitectura estándar.

La Fig.(4.28) muestra la estructura básica para un convertidor current-

steering, así como las especificaciones principales de la fuente de corriente

activa que forma parte de este tipo de dispositivos.

Para este tipo de estructura básica [Wang04], [Ueno05], [Haid05],

[Saee04], [Radi06], [Wein06], [Hass02], [Bosh01], [Raja06] es importante

indicar que una de sus características principales es la imposibilidad de

manejar cargas capacitivas, ya que si los resistores fuesen reemplazados

11.Sobre todo en lo que se refiere al modo común y a la impedancia de salida de las celdas activas.


117

por condensadores en la Fig.(4.28), las consecuencias podrían ser las

siguientes:

1.Un incremento en el voltaje de modo común12. Este hecho llevaría a

los transistores que forman parte de la celda activa de corriente a la

zona de corte. Con el fin de evitar esta situación, se podría hacer uso

de un circuito para controlar dicho voltaje (Common Mode Feedback,

MFB). Sin embargo, esta acción afectaría a la velocidad del lazo.

2.Los condensadores no tendrían un camino de carga y descarga.

3.La impedancia de salida de las celdas activas tendría que aumentar de

manera considerable, de manera que fuesen capaces de gobernar un

nodo de alta impedancia.

Por lo tanto, podemos concluir diciendo que este estructura no es válida

para ser “incrustada” en el lazo de realimentación de un ΣΔ ADC13.

12.En la Fig.(4.28),

13.Precisamente éste fue el primer paso en el desarrollo del proyecto de fin de carrera, desechar unaestructura que se pone de manifiesto en una buena cantidad de publicaciones acerca de modula-dores sigma-delta y convertidores current-steering.

Figura 4.28. Convertidor Current-steering termomérico.

C0CT-2CT-1

IoutIout RL

RL

IU IU IU

Vo Vo

Tens

ión

de

“ove

rdri

ve”

Componentes adicionales

ZFuente

Zcom_adi

Mismatch

IU ±Δ

Vo Vo+2

------------------

118


4.9.2 Celda estándar.

En la literatura aparecida en los dos últimos años acerca de los converti-

dores current-steering, [Haid05], [Saee04], [Radi06], la celda de corriente

más utilizada es la que aparece en la Fig.(4.29) en sus dos versiones, simple

Fig.(4.29b) y cascode Fig.(4.29c). Las características más importantes para

este tipo de topología se describen a continuación:

4.9.2.1 Celda de Corriente básica.

Aparece representada en la Fig.(4.29b), fue la primera idea inicial que se

tuvo con el fin de resolver el problema. Las características que más nos

interesan son: impedancia de salida y tensión de “overdrive”.

• Impedancia de salida:

(Ec 4.8)

• Overdrive: Si no tenemos en cuenta la caída de voltaje en RL, enton-

ces será:

(Ec 4.9)

Aunque el circuito es muy rápido y simple, no cumple con las especifica-

ciones, sobre todo en lo que se refiere a su impedancia de salida.

4.9.2.2 Celda Cascode.

La solución para solventar el problema de la topología anterior es añadir

un segundo transistor cascode [Abid88], mejorando de esta forma la impe-

dancia de salida, pero, necesitamos más “Overdrive”. Veamos las ecuacio-

nes:

• Impedancia de salida:

(Ec 4.10)

• Overdrive:

Rout gmsw rdssw• rdscs•=

vdsatsw vdsatcs+

Rout gmsw gmcas r• dssw• rdscs rdcas••=


119

(Ec 4.11)

Para tener una alta impedancia de salida en las fuentes de corriente que

componen el DAC, una buena opción es trabajar con longitudes de canal

más elevadas que el mínimo proporcionado por la tecnología. Este hecho

tiene dos consecuencias directas:

a). Pequeñas , y consecuentemente relativamente grandes .

b). Incremento de , si queremos mantener al transistor en la zona

de saturación, ya que de otra manera (región óhmica) la resistencia

de salida del transistor sería mucho más pequeña. Ello nos obligaría

a aumentar la tensión overdrive.

Finalmente, la simulaciones realizadas han puesto de manifiesto una

fuerte solución de compromiso entre el SFDR (relacionada directamente

con la impedancia, [Van99]) y la tensión de overdrive, de tal manera que si

empleásemos esta topología sería necesario tener una tensión de overdrive,

reflejada ésta en la ecuación Ec.(3.11), de 1V-1.1V14. Recordemos aquí,

que la tensión de modo común del integrador está fijada en 0.75V, lo cual

nos fija una tensión de overdrive para las fuentes tipo-P de 0.3V y 0.6V

para las fuentes tipo-N, éstas cantidades están entorno a un 60%-40% con

respecto a aquéllas.

Todo esto nos conduce a buscar tanto otro tipo de arquitectura para el

DAC, con una topología distinta para las fuentes que conforman dicho

DAC.

14.La tensión de rail es de 1.2V.

vdsatsw vdsatcs vdsatcas+ +

wl---- VGS

VDS

120


4.10. Arquitectura del DAC y su justificación.

La Fig.(4.30a) muestra el diagrama conceptual para el DAC diferencial.

Esta compuesto por dos fuentes de corriente tipo-P15, “fijas”, “no conmuta-

bles” de 360 μA. También quince fuentes tipo-N16, “redireccionables” a

través de llaves NMOS, gobernados éstos por D-latch, Fig.(4.30b).

En la Fig.(4.31) se muestra una vista completa de las quince fuentes tipo-

N más la polarización de éstas, donde se pueden observar detalles del

layout realizado [Bake98][Hast06], como la utilización de anillos de

guarda, condensadores de desacoplo de la tensión de alimentación y

empleo de transistores “dummy”.

15.Cuya topología está basada en la técnica gain-boosted.16.Empleando para su construcción la técnica regulated-cascode.

Tens

ión

de

“ove

rdriv

e”

Componentes adicionales

ZFuente

Zcomp_adi

Mismatch

IU±Δ

VGSW VGSW

Vo Vo

VCAS

VGCS

Io Io

VGSW VGSW

Vo Vo

VGCS

Io Io

(a)

(b)

(c)

Figura 4.29. Celdas de corriente estándar. (a) principales parámetros de una celda activa. (b) Fuente de corriente básica. (c) cascode.


121

4.10.1 Justificación de la Arquitectura.

La Fig.(4.32) muestra una estructura típica para un DAC current-steering.

Se puede observar como las fuentes tipo-P y tipo-N están en serie con una

Figura 4.30. DAC current-steering. Diagrama conceptual. (a) Fuentes de corriente tipo-N y tipo-P. (b) D-latch.

CLK

D_<1: 15>

N+

N-

D<1: 15>

360 µA 360 µAi DAC+

i DAC-

D1 D1 D15

Iu CLKIu

D15 DxDx D_ D

(a) (b)

Op

On

Condensador de desacoplo

Anillo de Guarda Vcc

Fuente de 48 μAFuente de 24 μA con “dummy”

Anillo de Guarda Vgnd

Polarización interior

Figura 4.31. Vista completa para las quince fuentes tipo-N más la celda de polari-zación.

122


llave (en el DAC propuesto, las fuentes tipo-P son fijas). Las desventajas o

problemas que aquí se presentan son los siguientes:

• La tensión “overdrive” para las fuentes tipo-P es muy pequeño, sólo

0.3V (25% del voltaje de raíl-a-raíl). En dicha tensión también

habría que incluir a la llave. Éste necesitará una mínima “vdsat” para

trabajar en la región de óhmica. Es muy difícil trabajar con ese mar-

gen de tensión y conseguir un circuito (fuente de corriente activa)

consistente.

• Las conmutaciones en las fuentes tipo-P pueden causar en la línea de

alimentación un rizado de cientos de milivoltios si la velocidad del

modulador es tomada en cuenta (recordemos que el DAC va a estar

“incrustado” en un modulador trabajando a 240 MHz). Este pro-

blema puede dar lugar a consecuencias graves, especialmente si

recordamos el nudo tan crítico al que ataca el DAC.

Éstas han sido las principales razones por las que se ha reemplazado las

fuentes conmutables tipo-P por unas fijas. Otras ventaja, aunque menos

importante que las anteriores es la referente al código de conmutación, ya

que con la solución propuesta se relaja totalmente, al atacar directamente

el cuantizador al DAC.

Iu/2

+ -

Iu

+ -

Iu/2

- +

Iu

- +

iDAC+

i DAC-

0.3 V Overdrive

0.6 V OverdriveCelda unitaria, debe ser replicada siete veces

Figura 4.32. DAC current-steering convencional.


123

4.11. Diseño de las fuentes de corriente activas.

4.11.1 Impedancia de salida para cada celda.

Una vez que sabemos la arquitectura y topología para el DAC current-

steering podemos hallar la impedancia de cada fuente de corriente, de

modo que se puedan cumplir las especificaciones enunciadas en el apar-

tado (3.6.1). La impedancia de salida diferencial para el DAC representado

en la Fig.(4.33) se indica a continuación:

(Ec 4.12)

En la Ec.(4.12) existe solamente una condición de ligadura y dos grados

de libertad, que son el valor de la impedancia de ambas fuentes de

corriente, tipo-N y tipo-P. Fijando el valor de la impedancia para la fuente

unitaria tipo-N en 4MΩ, tendremos para la impedancia tipo-P lo siguiente:

ZDiff Z1 Z2+ Z360 Z360Zu15------||⎝ ⎠

⎛ ⎞ 1MΩ≥+= =

CLK

D_<1:15>

N+

N-DAC

D<1:15>

N+

N-

Z360

Z 360

Zu/ 15

N+

N-

1MΩ 1pF=

N+

N-

Z 360

Z360

Zu/15

-

Iinput

Z2

Z1

+

Figura 4.33. Impedancia de salida diferencial para el DAC. (a) Esquema conceptual. (b) Especificaciones. (c) Esquema eléctrico.

(a) (b)

(c)

124


(Ec 4.13)

Con el fin de tener un espacio de seguridad, tomamos la determinación de

fijar el valor de la impedancia para la fuente tipo-P en 1.5MΩ. De esta

manera, recurriendo a Ec.(4.12), el valor de la impedancia para el DAC

será de 1.74MΩ, cumpliendo las especificaciones fijadas en un primer

momento.

1.Fuente de corriente tipo-P.

Fijándonos en la Fig.(4.34) y tomando en cuenta a [Bult90], las ecuacio-

nes que nos han ayudado a diseñar la celda son:

(Ec 4.14)

(Ec 4.15)

(Ec 4.16)

Z36012---

Zu15------–

225 4 Zu2•+( )

30---------------------------------------

Zu 4MΩ≥0.8MΩ≥±≥

Rout gmcas rcas• Add 1+( )• 1+( ) rdri• rcas+=

Rout 1.5MΩ≥

vdsatcas vdsatdri+ 0 3,≤

+

-Vref

Vi

iOUT

150 μA 350 μA

Gain- Boosting

vdsatDRIVER

vdsatCASCODE

M1

M2

M3

M4

MD

MC

M5

M7

M6

M8

M9

C R

300 μA 420 μA

Figura 4.34. Celda Gain-Boosted con Ota-Miller


125

En la Fig.(4.35) se puede apreciar como se cumple la especificación

correspondiente a la impedancia de salida.

Tabla 4.10 Dimensionamiento Gain-Boosted w(μm), l(nm).

Transistor w/l Vcc VgndM1 162/3220 1.2V 0VM2 20/130M3 350/400M4 90/130MC 90/130

MD 350/400

Tabla 4.11 Dimensionamiento del Opamp, w(μm), l(nm).

Transistor w/l Vcc VgndM5,M6 173.12/450 1.2V 0VM7,M8 20/400

M9 221.95/130C 200fFR 886Ω

100 102 104 106 108 1010 10120

1

2

3

4

5

6

7

8

9

10 x 106

Frecuencia (Hz)

Impe

danc

ia (O

hms)

Figura 4.35. Impedancia de salida para la fuente tipo-P,siendo Zmáx = 9.5MΩ.

126


La arquitectura de amplificador elegida corresponde a un Ota Miller,

especialmente por dos razones:

1.Tiene un alto GBW. Esta característica es muy positiva, sobre todo

para el establecimiento del lazo de realimentación donde el DAC va

“incrustado”.

2.El GBW no depende de la carga, sino de la capacidad de compensa-

ción.

(Ec 4.17)

Para este caso concreto, las características solicitadas al OTA, Fig.(4.36),

son:

• GBW = 850 MHz.

• Ao = 46 dB.

Los layouts de los diferentes componentes se muestran en la Fig.(4.37).

GBWgmfirst stage–

Cc--------------------------------=

100 102 104 106 108 1010 1012-50

0

50

Frecuencia (Hz)

Mag

nitu

d (d

B)

Magnitud

100 102 104 106 108 1010 1012-50

0

50

100

150

200

Frecuencia (Hz)

Fase

(Gra

dos)

Fase

Figura 4.36. Prestaciones para el opamp(Gain-Boosted).


127

2.Fuente de corriente tipo-N.

(a) (b)

(c)Figura 4.37. Layouts. (a) fuente de corriente de 360 μA. (b) transistores que forman el gain-boosting (todos excpto las fuentes de corriente y el opamp. (c) Opamp.

Figura 4.38. Celda de corriente tipo-N, propuesta por [Sack90].

Iout= 48 μA24 μA

Polarización Celda-N

MCm=2

60 μA

MDm=2

M4m=1

30 μA

M1m=1

M2m=1

M3m=2

128


Una cuestión importante a destacar y que aparece tanto en la Fig.(4.37)

como en la Fig.(4.39), es el tratamiento que se le ha dado al mismatch. Se

ha replicado un celda de 48 μA, por eso en el layout, la celda de 24 μA

consiste en una de 48 μA pero con los transistores “sobrantes” convertidos

a “dummy”. También, para conseguir la celda de 360 μA, replicamos ocho

de 48 μA, pero una de ellas lleva la mitad “dummy”, de esta manera, 360 =

7.5*48.

Tabla 4.12 Dimensionamiento fuente de corriente Tipo-N w(μm), l(nm).

Transistor w/l Vcc VgndM1 1.9/130 1.2V 0VM2 6/4000M3 1.8/130M4 1.5/130MC 1.9/130

MD 6/4000

Transistores activosTransistores

“Dummy”

Polarización, 24 μA Fuente tipo-N, 48 μA

Figura 4.39. Celda tipo-N más la polarización.


129

Para el dimensionamiento de la celda de corriente activa se han utilizado

las siguientes ecuaciones básicas:

(Ec 4.18)

Ahora, la Add es igual a la ganancia en pequeña señal del transistor que

realiza la realimentación:

(Ec 4.19)

En referencia a la tensión de overdrive, tenemos:

(Ec 4.20)

La especificación de “mismtach” también debe ser cumplida:

(Ec 4.21)

(Ec 4.22)

A continuación las Fig.(4.40) y Fig.(4.41) muestran los resultados de las

simulaciones para el desapareamiento y la impedancia de salida, respecti-

vamente.

Rout gmcas rcas• Add 1+( )• 1+( ) rdri• rcas+=

Add gmf rdf•=

vdsatcas vdsatdri+ 0 6,≤

Wdri2 I

2 Kp• σ I( )I

----------⎝ ⎠⎛ ⎞ 2

•----------------------------------------

Aβ2

Vgs Vt–( )dri2

----------------------------------- 4 A2vt•

Vgs Vt–( )dri4

-----------------------------------+•=

Ldri2 Kp

2 I• σ I( )I

----------⎝ ⎠⎛ ⎞ 2

•----------------------------------- Vgs Vt–( )dri

2 A• β2

4 A2vt•+[ ]•=

mu = 48.0699usd = 263.953nN=100

�(i)/i= 0.54%

Figura 4.40. Simulación para el mismatch.

130


100 102 104 106 108 1010 10120

0.5

1

1.5

2

2.5

3

3.5

4

4.5 x 107

Frecuencia (Hz)

Impe

danc

ia (O

hms)

Figura 4.41. Impedancia de salida para la celda tipo-N, siendo Zmáx = 44MΩ.

Zu = 4.4 MΩ @ 20 MHz de

ancho de banda.


131

4.12. Resultados.

Presentamos en este último apartado los resultados de las simulaciones

realizadas para verificar la impedancia de salida, tanto de la celda tipo-N

como de tipo-P, así como el tiempo de conmutación o establecimiento de

cada rama en la celda tipo N, entendiendo éste como el tiempo que

transcurre desde que la señal de reloj alcanza el 50% hasta que la corriente

por la rama, “ITOP” o “ITON” ha alcanzado el 90% de su valor, en este

caso 43.2 μA.

La Fig.(4.44) muestra el esquemático17 empleado para comprobar el

“settling-time” de la celda tipo N.

17.Aunque en la Fig.(4.30) aparece el esquemático del D-latch se ha preferido incluirlo en este apar-tado junto con las dimensiones de sus componentes que aparecen en la Tabla 4.13. En lo que res-pecta al “switch”, se ha representado su esquema y tamaño de los transistores que lo forman en laTabla 4.14.

DATA

DATAN

CLK

PHI

PHIN

DLatch PHI

PHIN

+- +-

O ON

0.6 V 0.6 V

48 μ

A

ITO

P

ITO

N

M1 M2

M3 M4

M5 M6

M8

M9

M10

M11

Switch

Ms1 Ms2PHI PHINO ON

DATADATAN

CLKCLK

PHIN PHI

Figura 4.42. Simulación transitoria de la celda tipo N.

132


Las Fig.(4.43-4.45), presentan las señales que se emplearon para obser-

var el comportamiento en régimen transitorio de la fuente de corriente

tipo-N. Veamos cada una de las señales por separado a fin de facilitar su

comprensión.

• DATA y DATAN, corresponden a los datos que supuestamente

serían enviados desde el cuantizador (ver Fig.(3.2)).

• CLK es el reloj del sistema, con una velocidad de conmutación de

240MHz, equivalente a un periodo de 4.16 ns.

• VPHI Y VPHIN coinciden con las salidas del D-latch. Éstas son las

encargadas de hacer conmutar al “switch” que va situado en serie

con la fuente de corriente tipo-N, y que en definitiva hace que la

intensidad de 48μA pueda ser redireccionada.

• ITOP e ITON, se refieren a la intensidades transitorias que circulan

por cada rama en las que se bifurca la corriente de 48μA.

Teniendo en cuenta lo dicho, podemos observar en la Fig.(4.43) como

ITOP, una vez superado el transitorio inicial, y estando tanto la señal CLK

como DATAN a nivel alto, conmuta desde 0 μA hasta los 43.2 μA en tan

sólo 150 ps, respondiendo perfectamente a las exigencias que se señalaban

en el anterior capítulo para este bloque de circuito.


133

Figura 4.43. Señales empleadas en el transitorio1.

1. Para una mejor comprensión de las señales, se aconseja analizar el esque-mático que aparece en la Fig.(4.42).

0 2 4 6 8 10 12 140

0.2

0.4

0.6

0.8

1

1.2

1.4

Tiempo (ns)

Tens

ión

(vol

tios)

CLK

0 2 4 6 8 10 12 140

0.2

0.4

0.6

0.8

1

1.2

1.4

Tiempo (ns)

Tens

ión

(vol

tios)

DATAN

0 2 4 6 8 10 12 14-20

0

20

40

60

80

100

120

140

Tiempo (ns)

Inte

nsid

ad (u

A)

ITOP

50 % CLK = 0.6VTiempo= 4.19ns

DATAN= 1.2V=Nivel alto

ITOP= 0 μΑ

ITOP= 43.2 μATiempo = 4.34 ns

Tiempo establecimiento = 150 ps

Transitorio

inicial

134


0 2 4 6 8 10 12 14-0.2

0

0.2

0.4

0.6

0.8

1

1.2

1.4

Tiempo (ns)

Tens

ión

(vol

tios)

VPHIN



0 2 4 6 8 10 12 140

0.2

0.4

0.6

0.8

1

1.2

1.4

Tiempo (ns)

Tens

ión

(vol

tios)

DATA

0 2 4 6 8 10 12 14-10

0

10

20

30

40

50

60

Tiempo (ns)

Inte

nsid

ad (u

A)

ITON


135

El dimensionamiento del “D-latch” y del “switch” se muestran en la

Tabla 4.13y 4.14 respectivamente.

La Tabla 4.15 presenta los resultados para la simulación de proceso.

Tabla 4.13 Dimensionamiento del D-latch. w(μm), l(nm).

Transistor w/l Vdd VssM1,M2 1/130 1.2V 0VM3,M4 0.5/130M5,M6 1/130M8,M10 2/130M9,M11 0.5/130

Tabla 4.14 Dimensionamiento del switch. w(μm), l(nm).

Transistor w/lMs1,Ms2 0.240/130



0 2 4 6 8 10 12 14-0.2

0

0.2

0.4

0.6

0.8

1

1.2

1.4

Tiempo (ns)

Tens

ión

(vol

tios)

VPHI

136


Tabla 4.15 Simulación de Proceso.Mos N Mos P Zout Celda

tipo-N (MΩ)ZoutP Celda tipo-P (MΩ)

Tiempo de Conmutación

(ps)

tt 43.45 9.162 153.424

ss 35.1 3.724 154.601

tt ff 37.65 7.89 150.4

snfp 42.6 9.42 160.35

fnsp 41.29 6.35 156.025

tt 47.92 20.71 163.25

ss 35.12 16.19 170ss ff 34.3 15.3 178.02

snfp 42.57 20.33 262.579

fnsp 41.25 19.18 272.14a

a. Máximo valor para el tiempo de conmutación o establecimiento.

tt 43.5 2.905 99.862

ss 35b

b. Mínimo valor para la impedancia de salida correspondiente a la celda tipo N.

2.860 101.288

ff ff 38.43 2.67 105.67

snfp 42.71 3.469 97.62

fnsp 41.3 2.21c

c. Mínimo valor para la impedancia de salida correspondiente a la celda tipo P.

102.669


137

4.13. Conclusiones.

En este capítulo se han descrito los dos bloques de circuito que han sido

insertados en un CT ΣΔM y son objeto principal de este proyecto de fin de

carrera.

La primera parte del capítulo está dedicada a describir todo lo referente al

comparador regenerativo, de este modo, tras una revisión de los tipos de

comparadores existentes, se detallan los bloques básicos que componen tal

comparador: preamplificador, latch regenerativo y biestable S-R y los

resultados obtenidos: histéresis, offset y tiempo de establecimiento.

Es en la segunda parte cuando se detalla el procedimiento de diseño del

DAC, poniéndose de relieve dos aspectos importantes:

1.Las arquitecturas “estándar” no son válidas para una aplicación de

este tipo, esto es, hacer trabajar al DAC en un lazo de realimentación

de un CT ΣΔM, principalmente debido a que no son capaces de sopor-

tar la dinámica que impone dicho lazo.

2.Las celdas de corriente “convencionales” no ofrecen las prestaciones

requeridas en lo que se refiere a impedancia de salida, tensión de

overdrive y tiempo de establecimiento.

Una vez que se ha hecho explícita la problemática existente, el resto de

esta parte del capítulo está dedicada a describir el diseño y los resultados

obtenidos para las celdas de corriente que componen el DAC, tipo-P y tipo-

N.

CAPÍTULO 4 Diseño e implementación eléctrica del...

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