AN 563: Arria II GX のデザイン・ガイドライン · 要件で定義されるその他のI/O...

©2009 年 2月 Altera Corporation

2009年 2月

この資料は英語版を翻訳したもので、内容に相違が生には、新の英語版で内容をご確認ください。

じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際

　　AN 563: Arria II GX のデザイン・　　ガイドライン

AN-583-1.0

はじめにこのアプリケーション・ノートでは、使いやすいガイドラインを提供し、Arria® II GXデザインで考慮すべき要素について説明します。デザイン・プロセス全体を通じて

アルテラの推奨事項に従うことが重要です。Altera® Arria II GX FPGA は、高速トラン

シーバと I/O で共通のインタフェースをサポートすると同時に、使いやすさ、低コス

ト、および低消費電力のためにデザインされます。デザインを成功させるには、デ

ザイン・プロセスの早期に FPGA とシステムを計画することが不可欠です。

Arria II GX デバイスのアーキテクチャ、およびデザインで使用する Quartus® II ソフト

ウェアおよびサードパーティ・ツールの機能について説明します。製品に関するす

べて詳細は含まれていません。詳細な仕様、デバイスの機能説明、およびその他の

ガイドラインが記載されたその他の文書への参照を示しています。このアプリケー

ション・ノートに示すガイドラインに従うと、生産性が向上し、デザインでよく発

生する誤りを回避することができます。

このアプリケーション・ノートに示すガイドラインに従うと、生産性が向上し、デ

ザインでよく発生する誤りを回避することができます。表 1に示すとおり、各ス

テージが一般的に実行される順序でデザイン・フローのさまざまなステージを説明

します。57 ページの「デザイン・チェックリスト」を使用して、各ガイドラインに

従っていることを確認できます。

f Arria II GX デバイス・アーキテクチャの詳細資料は、「Arria II GX Literature」ページを参

照してください。Arria II GX FPGA に関連する新のテクニカル情報については、「Knowledge Database」を参照してください。

表 1. デザイン・フローのステージの要約およびガイドライン・トピック

デザイン・フローのステージガイドライン・トピック2 ページの「システム仕様」 IP の選択、デザイン仕様の計画

3 ページの「デバイスの選択」デバイス情報、デバイス・タイプと集積度、パッケージ、マイグレーション、およびスピード･グレード

6 ページの「早期システムおよびボードの計画」

早期消費電力見積り、コンフィギュレーション手法の計画、オン･チップ・デバッグの計画

15 ページの「ボード・デザインのピン接続の検討事項」

パワーアップ、パワー・ピン、PLL 接続、デカップリング・コンデンサ、コンフィギュレーション・ピン、シグナル・インテグリティ、ボード・レベルの検証

24 ページの「I/O およびクロックの計画」

ピン・アサインメント、早期ピンの計画、I/O 機能および接続、メモリ・インタフェース、クロックおよび PLL 選択、SSN

37 ページの「デザイン・エントリ」コーディング・スタイルおよびデザイン推奨事項、SOPC Builder、階層またはチーム・ベース・デザインの計画

44 ページの「デザインの実装、解析、適化、および検証」

合成ツール、デバイスの稼働率、メッセージ、タイミング制約および解析、面積およびタイミングの適化、コンパイル時間、検証、電力解析および適化

AN 563: Arria II GX のデザイン・ガイドライン

http://www.altera.com/support/kdb/kdb-index.jsp

http://www.altera.co.jp/literature/lit-arria-ii-gx.jsp

2 システム仕様

システム仕様Arria II GX デバイスが搭載されたシステムでは、FPGA は通常システム全体において大

きな役割を果たし、システム・デザインの他の部分に影響を与えます。システムと

FPGA に詳細なデザイン仕様を作成すること、またシステムの残りの回路に FPGA 入

力インタフェースと出力インタフェースを判断することによって、デザイン・プロ

セスを開始することが重要です。

デザイン仕様の作成ロジック・デザインを作成したり、システム・デザインを完成させる前に、デザイ

ンの詳細な仕様では、システムの動作を定義し、FPGA の I/O インタフェースを指定

し、異なるクロック・ドメインを識別します。また、基本デザイン機能のブロック

図も含めます。IP（Intellectual Property）ブロックを含めるための推奨事項について

は、「IP の選択」を参照してください。これらの仕様を作成することにより、デザイ

ン効率が向上しますが、FPGA 設計者はよくこのステージをスキップします。

システムの検証方法を確認するために機能検証のプランを作成します。また、この

段階でテスト・プランを作成すると、DFT（Design-For-Testability）および DFM（Design-For-Manufacturability）も容易になります。例えば、ビルトイン・セルフ・テ

スト機能を実行して、インタフェースをドライブしますか？その場合は、FPGA デバ

イス内で Nios® II プロセッサとともに UART インタフェースを使用することができま

す。すべてのデザイン・インタフェースを検証する機能が必要な場合があります。シ

ステムに実装されたデバイスの解析およびデバッグに関連するガイドラインについ

ては、13 ページの「オン･チップ・デバッグの計画」を参照してください。

デザインに複数の設計者が携わっている場合、この時点で共通のデザイン・ディレ

クトリ構造について検討するこことも得策です。これによって、デザインの統合ス

テージが容易になります。42 ページの「階層およびチーム・ベース・デザインの計

画」に、チーム・ベースのデザインに関するより詳細な提案が記載されています。

IP の選択アルテラおよびアルテラのサードパーティ IP パートナは、アルテラのデバイスに

適化された標準 IP コアを多数提供しています。これらのパラメータ化された IP ブ

ロックはデザインに容易に実装でき、システムの実装時間と検証時間が短縮される

ため、ユーザーは独自の価値の追加に集中することができます。

IP の選択は、しばしばシステム・デザイン、特にシステム内の FPGA が他のデバイス

とインタフェースする部分に影響を与えます。システム・デザイン内のどの I/O イン

タフェースまたは他のブロックが IP コアを使用して実装できるかを検討し、これら

のコアを FPGA デザインに組み込むように計画します。

1. 詳細なデザイン仕様を作成し、該当する場合はテスト・プランを作成します。

2. ブロック図でクロック・ドメイン、クロック・リソース、および I/O インタフェース早期を計画します。

AN 563: Arria II GX のデザイン・ガイドライン ©2009 年 7月 Altera Corporation

デバイスの選択 3

多くの IP コアで利用可能な OpenCore Plus 機能により、IP ライセンスを購入する前に

FPGA をプログラムして、ハードウェアでデザインを検証することができます。評価

版は、デザインを一定時間実行できる Untethered モード、または Tethered モードをサ

ポートしています。Tethered モードでは、アルテラのシリアル JTAG（Joint Test Action Group）ケーブルをボードの JTAG ポートとホスト・コンピュータとの間に接続する

必要があります。このホスト・コンピュータ上では Quartus II Programmer がハード

ウェア評価中動作している必要があります。

f 提供されている IP コアの説明は、アルテラ・ウェブサイトの製品情報

（www.altera.co.jp）の IP（Intellectual Property）ページを参照してください。

デバイスの選択この項では、Arria II GX デザイン・プロセスの初のステップについて説明します —デザイン要件に適なトランシーバ、デバイス集積度、機能、パッケージ、および

スピード・グレードを選択します。またこの項では、FPGA マイグレーション・デバ

イスをターゲットとする方法についても説明します。

f 各デバイスで提供される集積度、ロジック・メモリ・ブロック数、乗算器数、およ

び PLL（Phase-Locked Loop）数、またパッケージの種類および I/O ピン数については、

「Arria II GX デバイス・ハンドブック」の「Arria II GX デバイス・ファミリの概要」の

章を参照してください。

高速トランシーバArria II GX FPGA には、PCS と PMA サポートがある 600 Mbps~3.75 Gbps のデータ・

レートでの 4 から 16 以内の全二重、および PCI Express ハード IP ブロックが含まれ

ています。アプリケーションにトランシーバを十分サポートするデバイス集積度お

よびパッケージを選択してください。集積度とパッケージ・ピン・カウントは大きけ

れば大きいほど、より多くのトランシーバを提供します。

ロジック、メモリ、およびマルチプライヤの集積度Arria II GX デバイスは、メモリ、乗算器、およびアダプティブ・ロジック・モジュー

ル（ALM）ロジック・セルなど、異なるデバイス・ロジック・リソース量を持つ幅

広い集積度を提供します。必要なロジック集積度の決定は、デザインの計画のプロ

セスの中でも困難な作業になる可能性があります。ロジック・リソースの多いデバ

イスほど、大きく複雑なデザインを実装することが可能ですが、通常コストも高く

なります。デバイスが小さいほど、スタティック消費電力も少なくなります。

Arria II GX デバイスは、5 ページの「デバイスのバーティカル・マイグレーション」

で説明するような柔軟性を提供するバーティカル・マイグレーションをサポートし

ます。

3. システム・デザイン、特に I/O インタフェースに影響を与える IP を選択します。

4. Open Core Plus の Tethered モードを使用する場合は、ボード・デザインでこの動作モードがサポートされていることを確認します。

5.トランシーバ、I/O ピン数、LVDS チャネル、パッケージの種類、ロジック / メモリ / マルチプライヤの集積度、PLL、クロック配線およびスピード・グレードに基づいて、デバイスを選択します。

©2009 年 2月 Altera Corporation AN 563: Arria II GX のデザイン・ガイドライン

http://www/products/ip/ipm-index.html

http://www.altera.com

http://www.altera.co.jp/

http://www.altera.co.jp/products/ip/ipm-index.html

http://www.altera.com/literature/hb/arria-ii-gx/aiigx_51001.pdf



4 デバイスの選択

多くの次世代デザインは、現在のデザインを出発点として使用します。アルテラ・

デバイスをターゲットとする他のデザインがある場合、それらのリソース使用率を

新しいデザインの見積もりとして使用することができます。Settings ダイアログ・

ボックスの Auto device selected by the Fitter オプションを使用して、Quartus II ソフト

ウェアの既存のデザインをコンパイルします。リソース使用率を確認して、デザイ

ンに適合するデバイスの集積度を決定します。コーディング・スタイル、デバイス・

アーキテクチャ、および Quartus II ソフトウェアで使用される適化オプションが、

デザインのリソース使用率に大きく影響する可能性があることに留意してください。

リソース使用率の決定について詳しくは、45 ページの「デバイスのリソース使用率

レポート」を参照してください。

アルテラの IP デザインの特定のコンフィギュレーションに対するリソース使用率を

見積もるには、（www.altera.co.jp）の資料セクションにある IP メガファンクションページのアルテラ・メガファンクションおよび IP MegaCores のユーザーガイドを参

照してください。

デザイン・サイクルの後半でロジックを追加したり、デザインをアップグレードま

たは拡張できるように、ある程度の安全マージンを持ってデザイン要件に適なデ

バイスを選択します。42 ページの「階層およびチーム・ベース・デザインの計画」

で説明したとおり、デバイスの空きスペースを増やして、インクリメンタルまたは

チーム・ベース・デザインのデザイン・フロアプランを容易に作成できるようにし

たい場合もあります。13 ページの「オン･チップ・デバッグの計画」の説明に従っ

て、デバッグ用リソースの確保について検討します。

I/O ピン数、LVDS チャネル、およびパッケージの種類Arria II GX デバイスは、ユーザー I/O ピンの 150 ～ 600 までさまざまな I/O ピン数を持

つ省スペースの FineLine BGA パッケージで提供されます。デザインの他のシステム・

ブロックとのインタフェース要件を考慮して、アプリケーションに必要な I/O ピン数

を決定します。

高集積度とパッケージ・ピン数は、シリアライゼーションおよびデシリアライゼー

ションに、より多くの LVDS チャンネルを提供します。集積度のパッケージ組み合わ

せが十分な LVDS チャンネルを含むことを確実にしてください。

また、他の要素もデザインに必要とする I/O ピン数に影響できます。例えば同時ス

イッチング・ノイズ（SSN）、ピン配置ガイドライン、専用入力として使用するピン、

各 I/O バンクの I/O 規格の対応の可否、ロウとカラム I/O バンクの I/O 規格かつスピー

ド間の差、および移行のオプションなどです。ピンの位置の選択について詳しくは、

15 ページの「ボード・デザインのピン接続の検討事項」および 24 ページの「I/O お

よびクロックの計画」を参照してください。

13 ページの「オン･チップ・デバッグの計画」の説明に従って、デバッグ用のピンを

予約することについても検討します。

6. 今後の開発およびデバッグのために、デバイスのリソースを予備します。


http://www.altera.co.jp/

http://www.altera.co.jp/literature/lit-index.html

http://www.altera.co.jp/literature/lit-ip.jsp

デバイスの選択 5

PLL およびクロック配線Arria GX デバイスは、4 または 6 個の PLL を搭載しています。デバイスには、大 16のグローバル・クロック、48 のリージョナル・クロック、および 84 の追加ペリフェ

ラルがあります。

選択されたデバイスの集積度のパッケージ組み合わせがデザインのための十分な

PLL とクロック配線リソースを含むことをチェックします。グローバル・クロック・

リソースが特定の PLL 間で共有されるため、利用可能な入力に影響できます。クロッ

ク・ピンおよびグ利用可能の詳細について、24 ページの「I/O およびクロックの計

画」を参照してください。

スピード･グレードデバイスのスピード・グレードは、デバイスのタイミング性能およびタイミング・

クロージャ、また消費電力に影響を与えます。Arria II GX デバイスは、4、5、および

6 の 3 つのスピード・グレードで提供されており、-4 は高速です。一般に、高速

なデバイスほどコストも高くなります。デザインに必要なスピード・グレードを判

断する 1 つの方法は、特定の I/O インタフェースでサポートされているクロック・

レートを参照することです。

f デバイスのスピード・グレードに応じてデバイスの異なるサイドの I/O ピンを使用す

るメモリ・インタフェースに対してサポートされるクロック・レートについては、

「Arria II GX デバイス・ハンドブック」の「 External Memory Interfaces in Arria II GX Devices」の章を参照してください。

一部の設計者は、プロトタイプ作成時にも高速なスピード・グレードを使用して

コンパイル時間を短縮し（短い時間でデザインを適化し、タイミング要件を満た

すことができる）、デザインがタイミング要件を満たした場合は、コストを低減する

ために生産段階で低速なスピード・グレードに移行します。

デバイスのバーティカル・マイグレーションArria II GX デバイスは、同一のパッケージにおけるバーティカル・マイグレーション

をサポートしており、専用ピン、コンフィギュレーション・ピン、および電源ピン

が同じ配置で、異なる集積度のデバイスにマイグレーションすることができます。

これにより、ボード上の FPGA を集積度が異なる別の Arria II GX デバイスに置き換え

ることができるため、将来ボード・レイアウトを変更することなく、デザインを

アップグレードまたは変更することが可能になります。

f マイグレーション・デバイスのリストについては、「Arria II GX デバイス・ハンドブッ

ク」の「Arria II GX Device Family Overview 」の章での Arria II GX Device Package Options and I/O Information 表を参照してください。

デザインを別のデバイス集積度にマイグレーションするオプションが必要かどうか

を決定します。デザインが完成に近づいたら、考えられる将来のデバイス・マイグ

レーションに柔軟に対応するために、デバイスの集積度とパッケージを選択します。

デザイン・サイクルの初期段階で、Quartus II ソフトウェアで潜在的なマイグレー

ション・オプションを指定する必要があります。マイグレーション・デバイスの選

択は、デザインのピン配置に影響を与え、Fitter でデザインが選択したデバイスに準

拠することを保証します。マイグレーション・デバイスをデザイン・サイクルの後

7. バーティカル・デバイス・マイグレーションの対応の可否および要件を検討します。




http://www.altera.co.jp/literature/hb/arria-ii-gx/aiigx_51001.pdf

6 早期システムおよびボードの計画

半で追加することができますが、新しいターゲット・デバイスに適合するようにピ

ン・アサインメントをチェックする余分な作業が必要であり、さらにデザインや

ボード・レイアウトの変更が必要になる場合もあります。デザインがほぼ完成しマ

イグレーションが可能な状態となるデザイン・サイクルの後半よりも前半の方がこ

れらの問題に容易に対応できます。

25 ページの「FPGA ピン・アサインメントの作成」で説明するように、Quartus II Pin Planner は、現在選択されているデバイスとマイグレーション・デバイスで機能が異

なるピンをハイライトします。

早期システムおよびボードの計画設計者が Quartus II ソフトウェアのデザインを完成する前に、FPGA に関連するシス

テム情報は早くデザイン・プロセスで計画される必要があります。早期計画によっ

て、FPGA チームは PCB ボード設計者とシステム設計者に情報を提供できます。この

項では、次の内容について説明します。

■ 6 ページの「早期消費電力見積り」

■ 7 ページの「デバイス・コンフィギュレーションの計画」

■ 13 ページの「オン･チップ・デバッグの計画」

早期消費電力見積りFPGA の消費電力は、デザインの重要な検討事項です。適切な電力供給量を把握し

て、電源、電圧レギュレータ、デカップリング、ヒート・シンク、および冷却シス

テムを設計するには、デバイスの消費電力を正確に見積もる必要があります。消費

電力の見積もりと解析には、以下の 2 つの重要な計画要件があります。

■ 熱計画 — 冷却ソリューションによって、デバイスで発生した熱を十分に放逸しま

す。特に、計算されたジャンクション温度がデバイスの標準仕様の範囲内に収ま

る必要があります。

■ 電源計画 — 電源は十分な電流を供給することによって、デバイスの動作をサポー

トしなければなりません。

FPGA デバイスの消費電力は、ロジック・デザインによって異なります。このこと

が、ボード仕様およびレイアウトの早期段階での消費電力の見積もりを困難にして

います。アルテラの PowerPlay Early Power Estimator（EPE）スプレッドシートでは、

デバイスおよびデザインで使用されるデバイス・リソース、そして動作周波数、ト

グル・レート、および環境面への配慮などに関する情報を処理して、デザインが完

成する前に消費電力を見積もることができます。スプレッドシートを使用して、周

囲温度やヒート・シンク、空気流量、ボードの熱モデルなどに関する情報を入力し

て、デバイスの接合温度を計算することができます。EPE は、次にデザインの消費

電力、電流見積もり、および熱解析を計算します。

8. 冷却ソリューションと電源を計画するために、Early Power Estimator スプレッドシートを使用して消費電力を見積もります。


早期システムおよびボードの計画 7

既存のデザインがない場合は、デザインで使用するデバイス・リソース数を見積

もって、それを手動で入力します。スプレッドシートの精度は、デバイス・リソー

スの入力と見積もりに依存します。この情報が（デザインの途中または完了後に）

変更された場合は、消費電力見積もり結果の精度が低くなります。既存のデザイン

または部分的にコンパイルされたデザインがある場合は、Quartus II ソフトウェアの

Generate PowerPlay Early Power Estimator File コマンドを使用して、スプレッドシート

に入力することができます。

PowerPlay Early Power Estimator スプレッドシートには、Quartus II 生成消費電力見積も

りファイルの情報、あるいは古いバージョンの Early Power Estimator の情報を分解し

スプレッドシートに転送する Import Data マクロがあります。マクロを使用しない場

合は、データを Early Power Estimator スプレッドシートに手動で転送します。既存の

Quartus II プロジェクトがフル・デザインの一部のみをカバーしている場合は、終

デザインで使用する追加リソースを入力する必要があります。消費電力見積もり

ファイル情報をインポートした後、スプレッドシートを編集し、追加デバイス・リ

ソースを追加するか、またはパラメータを調整することができます。

デザインが完成したら、より正確に消費電力をチェックするために完全な電力解析

を実行することが必要です。Quartus II ソフトウェアの PowerPlay Power Analyzer ツー

ルを使用して、デザインの消費電力を正確に見積もり、熱バジェットおよび電源バ

ジェットに違反していないことを確認します。消費電力をも正確に見積もるには、

ゲート・レベル・シミュレーションの結果を、Quartus II シミュレータまたはサード

パーティ・シミュレーション・ツールの .vcd 出力ファイルで使用します。51 ページ

の「電力解析」を参照してください。

サポートしている各デバイス・ファミリの PowerPlay Early Power Estimator スプレッド

シートおよびユーザーガイドは、以下のアルテラのウェブサイトで提供されていま

す。

www.altera.com.jp/support/devices/estimator/pow-powerplay.jsp

f PowerPlay Early Power Estimator スプレッドシートの使用について詳しくは、「PowerPlay Early Power Estimator User Guide for Arria II FPGAs」を参照してください。消費電力の見

積りおよび解析について詳しくは、「Quartus II ハンドブック Volume 3」の「PowerPlay Power Analysis」の章を参照してください。

デバイス・コンフィギュレーションの計画Arria II GX デバイスは、SRAM セルをベースにしています。SRAM メモリは揮発性の

ため、デバイスに電源を投入されるたびに Arria II GX デバイスにコンフィギュレー

ション・データをダウンロードする必要があります。デバッグまたはテストに、ま

た生産環境用などに複数のコンフィギュレーション手法を必要とするかどうかを検

討します。デバイス・コンフィギュレーション手法は、システム設計者やボード設

計者がシステムにコンパニオン・デバイスを追加する必要があるかどうかを判断で

きるよう、初期段階で選択します。また、手法ごとに必要な接続が異なるため、

ボード・レイアウトはプログラマブル・デバイスに使用するコンフィギュレーショ

ン手法に依存します。コンフィギュレーション・ピンに関連するボード・デザイン・

ガイドラインについては、15 ページの「ボード・デザインのピン接続の検討事項」

を参照してください。


http://www.altera.co.jp/support/devices/estimator/pow-powerplay.jsp

http://www.altera.com/support/devices/estimator/pow-powerplay.html

http://www.altera.com/literature/ug/ug_agx_epe.pdf?GSA_pos=1&WT.oss_r=1&WT.oss=PowerPlay Early Power Estimator User Guide for Arria II FPGAs


http://www.altera.com/literature/hb/qts/qts_qii53013.pdf





さらに、コンフィギュレーション手法に応じて、Arria II GX デバイスは新のコン

フィギュレーション機能を提供しています。また、Arria II GX デバイスには、オプ

ションのコンフィギュレーション・ピンとボードおよびシステム・デザインに必要

なすべての情報を取得するために、デザイン・プロセスで事前に選択して Quartus IIソフトウェアの起動時に設定しなければならないリコンフィギュレーション・オプ

ションもあります。

この項では、次の内容について説明します。

■ 「コンフィギュレーション手法の選択」

■ 10 ページの「コンフィギュレーション機能」

■ 12 ページの「Quartus II のコンフィギュレーション設定」

f コンフィギュレーションについて詳しくは、「Arria II GX デバイス・ハンドブック」

「Configuration, Design Security, and Remote System Upgrades in Arria II GX Devices 」の章を

参照してください。詳細は、「コンフィギュレーション・センタ」を参照してくださ

い。このウェブページでは、コンフィギュレーション問題のデバッグを支援するト

ラブルシュータ「JTAG Configuration & ISP Troubleshooter」および「FPGA Configuration Troubleshooter」へのリンクを提供しています。

コンフィギュレーション手法の選択Arria II GX デバイスは、4 種類のコンフィギュレーション手法のいずれか 1 つを使用

してコンフィギュレーションできます。

■ ファスト・パッシブ・パラレル (FPP) — コンフィギュレーション・データをパラ

レルに Arria II GX FPGA に供給するコントローラです。

■ ファスト・アクティブ・シリアル (AS) —Arria II GX FPGA は、コンフィギュレー

ション・プロセスを制御し、シリアル・コンフィギュレーション（EPCS）デバイ

スからコンフィギュレーション・データを取得します。

■ パッシブ・シリアル (PS) — コンフィギュレーション・データをシリアルに Arria II GX FPGA デバイスに供給するコントローラです。

■ JTAG (Joint Test Action Group) —Arria II GX FPGA は、IEEE Standard 1149.1 インタ

フェースを経てダウンロード・ケーブルでコンフィギュレーションされるか、ま

たはフラッシュ・メモリと共に MAX II デバイスかマイクロプロセッサを使用して

コンフィギュレーションされます。

Arria II GX デバイス MSEL ピンをボードの特定の値にドライブすることによって、特

定のコンフィギュレーション手法をイネーブルにすることができます。

f サポートされているコンフィギュレーション手法については、コンフィギュレー

ション・センタを参照してください。Arria II GX でサポートされるコンフィギュレー

ション手法、必要なコンフィギュレーション手法の実行方法、コンフィギュレー

ション電圧規格と POR 時間、および MSEL ピン設定など必要なすべてのオプショ

ン・ピン設定については、「Arria II GX デバイス・ハンドブック」の「Arria II GX デバ

イスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・シス

テム・アップグレード」の章を参照してください。

9. コンフィギュレーション手法を選択し、コンパニオン・デバイスとボード接続を計画します。




http://www.altera.co.jp/support/devices/configuration/cfg-index.html

http://www.altera.com/cgi-bin/ts.pl?fn=jtagprog

http://www.altera.com/cgi-bin/ts.pl?fn=configuration

http://www.altera.com/cgi-bin/ts.pl?fn=configuration





すべてのコンフィギュレーション手法では、コンフィギュレーション・デバイス、

ダウンロード・ケーブル、または外部コントローラ（MAX II デバイスまたはマイク

ロプロセッサなど）のいずれかを使用します。

シリアル・コンフィギュレーション・デバイスアルテラのシリアル・コンフィギュレーション・デバイス（EPCS）は、ファスト ASコンフィギュレーション手法で使用されます。シリアル・コンフィギュレーション・

デバイスは、低コストでピン数の少ないコンフィギュレーション・ソリューション

を提供します。

f シリアル・コンフィギュレーション・デバイスについて詳しくは、「コンフィギュ

レーション・ハンドブック Volume 2」の「シリアル・コンフィギュレーション・デ

バイス（EPCS1、EPCS4、EPCS16、EPCS64、および EPCS128）データシート」の章を

参照してください。

Quartus II ソフトウェアを介して、USB-Blaster™、EthernetBlaster、または

ByteBlaster™ II のダウンロード・ケーブルを使用してシリアル・コンフィギュレー

ション・デバイスをプログラムすることができます。あるいは、APU (Altera Programming Unit) がサポートされている BP Microsystems や System General などの

サードパーティ・プログラマまたは SRunner ソフトウェア・ドライバを搭載したマ

イクロプロセッサを使用することができます。SRunner は、設計者が異なるエンベ

デッド・システムにフィットするようにカスタマイズ可能なエンベデッド・シリア

ル・コンフィギュレーション・デバイス・プログラミングを構築するコンフィギュ

レーションソフトウェアのドライバです。

f SRunner について詳しくは、「AN 418: SRunner: An Embedded Solution for Serial Configuration Device Programming」またはアルテラ・ウェブサイト (www.altera.co.jp) のソース・コードを参照してください。

シリアル・コンフィギュレーション・デバイスは JTAG インタフェースを直接サポー

トしていませんが、JTAG ダウンロード・ケーブルが Quartus II ソフトウェアのシリア

ル・フラッシュ・ローダ (SFL) 機能を使用してデバイスをプログラムすることができ

ます。この機能は、両方のデバイスが同じ JTAG インタフェースを使用することを可

能にして、JTAG インタフェースおよびコンフィギュレーション・デバイス間のブ

リッジとして FPGA を使用します。

1 コンフィギュレーション・デバイスをプログラムする前に FPGA をコンフィギュレー

ションしなければならないので、SFL ソリューションは標準の AS コンフィギュレー

ション手法より遅いです。

f SFL について詳しくは、「AN 370: Using the Serial FlashLoader with the Quartus II Software」を参照してください。


http://www.altera.com/literature/an/an370.pdf

http://www.altera.co.jp/literature/an/AN418.pdf

http://www.altera.co.jp/literature/an/AN418.pdf

http://www.altera.com/literature/hb/cfg/cyc_c51014.pdf


http://www.altera.co.jp


ダウンロード・ケーブルQuartus II プログラマは、アルテラのプログラミング・ダウンロード・ケーブルを介

して PS または JTAG インタフェースを使用し、Arria II GX デバイスのコンフィギュ

レーションを直接サポートします。アルテラのダウンロード・ケーブルで接続され

たデバイスにデザインの変更を直接ダウンロードして、簡単にプロトタイプを作成

して、複数のデザインの繰り返しをすばやく連続して実行できます。同じダウン

ロード・ケーブルを使用してボード上のコンフィギュレーション・デバイスをプロ

グラムし、SignalTap II エンベデッド・ロジック・アナライザなどのデバッグ・ツー

ルを使用することができます。

f アルテラのダウンロード・ケーブルの使用方法については、以下のドキュメントを


■ ByteBlaster II Download Cable User Guide

■ USB-Blaster Download Cable User Guide

■ EthernetBlaster Communications Cable User Guide

MAX II パラレル・フラッシュ・ローダシステムに既にコモン・フラッシュ・インタフェース（CFI）対応フラッシュ・メモ

リが実装されている場合は、それを Arria II GX デバイスのコンフィギュレーション・

ストレージにも利用できます。MAX II デバイスでパラレル・フラッシュ・ローダ

（PFL）機能を使用することにより、JTAG インタフェースを通じて CFI フラッシュ・

メモリ・デバイスをプログラムすることができます。また、フラッシュ・メモリ・

デバイスから Arria II GX デバイスへのコンフィギュレーションを制御するためのロ

ジックを提供し、コンフィギュレーション・データのサイズを縮小するための圧縮

をサポートします。この PFL 機能を使用して、PS および FPP 両方のコンフィギュ

レーション・モードがサポートされます。

f PFL について詳しくは、「AN 386: Using the Parallel Flash Loader with the Quartus II Software」を参照してください。

コンフィギュレーション機能この項では、Arria II GX のコンフィギュレーション機能、およびデザイン・プロセス

にどのような影響を与えるのを説明します。

f これらの機能について詳しくは、「Arria II GX デバイス・ハンドブック」の

「Configuration, Design Security, and Remote System Upgrades in Arria II GX Devices」の章を


10. PFL にフラッシュ・デバイスを使用する場合は、サポートされているデバイスのリストをチェックします。

11.コンフィギュレーション手法およびボードが、データの復元、デザイン・セキュリティ、リモート・アップグレードおよび SEU の緩和などの必要な機能をサポートしていることを確認します。





http://www.altera.com/literature/ug/ug_bbii.pdf

http://www.altera.com/literature/ug/ug_ebcc.pdf

http://www.altera.com/literature/ug/ug_usb_blstr.pdf


データ圧縮圧縮機能をイネーブルにすると、Quartus II ソフトウェアは圧縮されたコンフィギュ

レーション・データでコンフィギュレーション・ファイルを生成します。これらの

圧縮ファイルは、コンフィギュレーション・デバイスまたはフラッシュ・メモリで

必要な容量を低減し、 Arria II GX デバイスにビットストリームを送信するために必要

な時間を短縮します。Arria II GX デバイスがコンフィギュレーション・ファイルを復

元するために必要な時間は、コンフィギュレーション・データをデバイスに送信す

るために必要な時間よりも短くなっています。

ArriaGX FPGA では、FPP、ファスト AS、および PS コンフィギュレーション手法で圧

縮復元をサポートしています。PS モードでコンフィギュレーション時間を短縮する

場合、Arria II GX の復元機能を使用する必要があります。FPP では、ホスト・コント

ローラは、4 倍のデータ・レートの DCLK を送信して、コンフィギュレーション・

データは 4 つの DCLK サイクルの間有効でなければなりません。Arria II GX の復元機

能は、JTAG コンフィギュレーション手法では提供されていません。

コンフィギュレーション・ビットストリーム暗号化を使用したデザイン・セキュリティデザイン・セキュリティ機能は、複製、リバース・エンジニアリング、および改ざ

んから Arria II GX デザインを保護します。Arria II GX デバイスは、FIPS-197 認定済みの

業界標準の暗号化アルゴリズムである AES アルゴリズムを使用して、コンフィギュ

レーション・ビットストリームを復号化する機能を備えています。Arria II GX デバイ

スは、256 ビットのセキュリティ・キーを利用したデザイン・セキュリティ機能を備

えています。

デザイン・セキュリティ機能は、FPP、ファスト AS、または PS コンフィギュレー

ション手法で利用可能です。FPP で、ホスト・コントローラは 4 倍のデータ・レー

トの DCLK を送信して、コンフィギュレーション・データは 4 つの DCLK サイクルの

間有効でなければなりません。デザイン・セキュリティ機能は、JTAG コンフィギュ

レーション手法では提供されていません。

リモート・システム・アップグレードリモート・システム・アップグレードは、経費のかかる製品回収を行わずに機能強

化やバグ修正を行うことができ、製品の市場投入の短縮や製品寿命の延長に役立ち

ます。Arria II GX デバイス機能は専用のリモート・システム・アップグレード回路を

備えています。Arria II GX デバイスに実装されるソフト・ロジック（Nios II エンベ

デッド・プロセッサまたはユーザー・ロジック）は、遠隔地から新しいコンフィ

ギュレーション・イメージをダウンロードし、そのイメージをコンフィギュレー

ション・メモリに格納し、さらに専用リモート・システム・アップグレード回路に

リコンフィギュレーション・サイクルの開始を指示することもできます。

Arria II GX デバイスでは、リモート・アップデートは単一デバイスのファスト AS コ

ンフィギュレーション手法でのみサポートされます。リモート・アップグレードは、

コンフィギュレーション・データのリアルタイム復元およびデザイン・セキュリ

ティと併せて実装することも可能です。

ALTREMOTE_UPDATE メガファンクションを使用して、またはリモート・システム・

アップグレード・アトムをインスタンスして、リモート・システム・アップグレー

ド・インタフェースを実装できます。

f ALTREMOTE_UPDATE メガファンクションについて詳しくは、「Remote Update Circuitry Megafunction User Guide (ALTREMOTE_UPDATE)」を参照してください。


http://www.altera.com/literature/ug/ug_altremote.pdf



SEU の緩和および CRC エラー・チェックArria II GX デバイスには CRC（Cyclic Redundancy Check）エラー検出機能用の専用回路

が組み込まれており、オプションで継続的かつ自動的に SEU（Single Event Upset）の

有無をチェックすることができます。これにより、Arria II GX デバイスに格納された

コンフィギュレーション・データが正確であるかを確認することができます。そし

て、システムにコンフィギュレーション・エラーの発生を警告することもできます。

SEU 緩和機能を活用するには、CRC エラー検出用の適切なメガファンクションを使

用します。エラーをフラグするために CRC_ERROR または CRITICAL ERROR ピンを

使用して、そして適切な処置を実行するのにシステムを設計します。これらのピン

は、CRC ファンクションに対してイネーブルされていない場合は、デザイン I/O とし

て使用できます。

f SEU について詳しくは、「Arria II GX デバイス・ハンドブック」の「SEU Mitigation in Arria II GX Devices」章を参照してください。

Quartus II のコンフィギュレーション設定この項では、設計者がコンフィギュレーション・ファイルまたはプログラミング・

ファイルを生成するためにコンパイル前に Quartus II ソフトウェアで設定できるのい

くつかのコンフィギュレーション・オプションについて説明します。これらの設定

およびピンは、ボードおよびシステム・デザインに影響を与えるため、計画のス

テージで考慮するべきです。Device and Pin Options ダイアログ・ボックスの Generalタブでオプションを設定します。

オプションのコンフィギュレーション・ピン以下のオプションのコンフィギュレーション・ピンは、イネーブルにすることがで

きます。

■ CLKUSR — CLKUSRピン Enable user-supplied start-up clock（CLKUSR）オプション

により、内部オシレータまたは CLKUSR ピンに供給される外部クロックのどちら

のクロック・ソースを初期化に使用するかを選択することができます。

■ INIT_DONE — INIT_DONEピンをモニタして、デバイスが初期化を完了してユー

ザー・モードになっているかどうかをチェックすることができます。このピンは

Enable INIT_DONE output オプションでイネーブルにします。INIT_DONEピンは

オープン・ドレイン出力で、VCCPGM への外部プルアップを必要とします。

エラー発生後のコンフィギュレーションの再開Auto-restart after configuration error オプションをイネーブルにすることで、コンフィ

ギュレーション・エラーが発生するとき、デバイスは nSTATUS を Low にドライブ

します。これにより、デバイスは内部でリセットされます。デバイスは、リセット・

タイムアウト期間を過ぎると nSTATUSピンを解放します。nSTATUS ピンが内部プ

ルアップを提供する外部コンフィギュレーション・デバイスに接続されていない場

合は、VCCPGM に 10-kΩの外部プルアップ抵抗を介して接続させます。

12. オプションのコンフィギュレーション・ピン CLKUSRおよび INIT_DONEをサポートするには、ボード・デザインを必要に応じて計画します。

13. Auto-restart after configuration error オプションを使用するボード・デザインを計画します。







オン･チップ・デバッグの計画オン・チップ・デバッグはデザイン・フローでオプションのステップであり、シス

テムおよび設計者ごとに、適なデバッグ・ツールは異なります。システム・ボー

ド、Quartus II プロジェクト、およびデザインで適切なオプションをサポートできる

よう、デザイン・プロセスの早期段階でオン･チップ・デバッグ・オプションを評価

します。計画によってデバッグに費やす時間を短縮でき、後で使用するデバッグ手

法に合わせて変更を加える手間を省くことができます。デバイスにおける内部信号

および I/O ピンのアクセス性のために、デバッグ・ピンを追加するだけでは不十分な

場合があります。まず、13 ページの「オン・チップ・デバッグ・ツール」から希望

のデバッグ・ツールを選択し、次に 14 ページの「デバッグ・ツールの計画ガイドラ

イン」を参照します。

オン・チップ・デバッグ・ツール検証ツールの Quartus II ポートフォリオには、以下のシステム・デバッグ機能が含ま

れます。

■ SignalProbe incremental routing — 元のデザインの配線に影響を与えることなく、

内部信号をすばやく I/O ピンに配線します。完全に配線されたデザインから開始

して、デバッグ用の信号を選択し、以前予約した I/O ピンまたは現在未使用の I/Oピンに配線することができます。

■ SignalTap II Embedded Logic Analyzer —FPGA デバイスでデザインをフル・スピード

で実行しながら、外部装置または追加 I/O ピンを使用しないで内部信号および I/O信号の状態をプローブします。カスタム・トリガ条件ロジックを定義して、精度

を向上させ、問題を特定する能力を改善します。デザインの内部ノードまたは

I/O ピンの状態をキャプチャするために外部プローブやデザイン・ファイルへの

変更を必要としません。キャプチャしたすべての信号データは、ユーザーがデー

タを読み出して解析できるようになるまでデバイス・メモリに便宜的に保存され

ます。SignalTap II エンベデッド・ロジック・アナライザは、同期インタフェース

に適です。非同期インタフェースをデバッグする場合は、も高い精度で信号

を表示するために SignalProbe または外部ロジック・アナライザの使用を検討しま

す。

■ Logic Analyzer Interface — このインタフェースにより、内部 FPGA 信号を外部ロジッ

ク・アナライザに接続および送信して解析できます。これによって、外部ロジッ

ク・アナライザまたはミックスド・シグナル・オシロスコープの新機能を活用

することができます。この機能を使用して、多数の内部デバイス信号をデバッグ

のために少数の出力ピンに接続することができます。そして、必要に応じて信号

をデザイン I/O ピンでマルチプレクス化できます。

■ In-System Memory Content Editor— この機能は、JTAG インタフェースを介してイ

ン・システム FPGA メモリおよび定数への読み出しおよび書き込みアクセスを提

供し、システム内でデバイスが動作している間に、FPGA のメモリ内容および定

数値への変更をより簡単にテストできるようにします。

■ In-System Sources and Probes— この機能は、カスタマイズされたレジスタ・チェ

インを設定して、ロジック・デザインに組み込まれたノードをドライブまたはサ

ンプリングし、シンプルな仮想スティミュラスを提供し、組み込まれたノードの

現在の値をキャプチャします。



■ Virtual JTAG Megafunction— この機能により、システム・レベルのデバッグのため

のソフトウェアにおけるプロセッサ・ベースのデバッグ・ソリューションおよび

デバッグ・ツールなど、独自のシステム・レベルのデバッグ基盤を構築すること

ができます。SLD_VIRTUAL_JTAG メガファンクションは、HDL コードで直接イン

スタンス化し、デバイスの JTAG インタフェースを使用して FPGA デザインの一部

にアクセスするために、1 本または複数の透過通信チャネルを提供することがで

きます。

f これらのデバッグ・ツールについて詳しくは、「 sld_virtual_jtag Megafunction User Guide」および「Quartus II ハンドブック Volume 3」の「Section V. In-System Design Debugging」を参照してください。この項の概要は、デバッグ・ソリューションを選

択することに関する詳細を提供します。

デバッグ・ツールの計画ガイドラインいずれかのオン・チップ・デバッグ・ツールを使用する場合は、以下のチェックリ

ストで説明されているように、システム・ボード、Quartus II プロジェクト、および

デザインを開発するときにツールを計画します。

14. オン・チップ・デバッグ機能を活用して内部信号を解析し、高性能デバッグ手法を実行します。

15. オン・チップ・デバッグ手法を早期段階で選択して、メモリおよびロジック要件、I/O ピン接続、およびボード接続を計画します。

16.SignalTap II Embedded Logic Analyzer、Logic Analyzer Interface、InSystem Memory Content Editor、In-System Sources and Probes、または Virtual JTAG Megafunction を使用する場合、デバッグに使用できる JTAG 接続付きのシステムおよびボードを計画します。

17. JTAG デバッグ機能の JTAG ハブ・ロジックを実装するための追加ロジック・リソースを計画します。

18. SignalTap II Embedded Logic Analyzer のデバッグは、システム動作中にデバイス・メモリを予備してデータをキャプチャします。

19. 後でデバッグ信号に対応するためにデザインやボードを変更しなくてすむように、SignalProbe または Logic Analyzer Interface によるデバッグ用の I/O ピンを予約します。

20. 対象のボードで、デバッグ信号がシステムの動作に影響を与えないデバッグ・モードがサポートされていることを確認します。

21. 外部ロジック・アナライザまたはミックスド・シグナル・オシロスコープを使用する場合は、必要に応じてピン・ヘッダまたは Mictor コネクタを組み込みます。

22.デバッグ・ツールをインクリメンタルに使用して、コンパイル時間を減少させる場合、デバッグ・ツールを変更するために、デザインを再コンパイルする必要がないようにインクリメンタル・コンパイルがオンであることを確認します。

23. カスタム・デバッグ・アプリケーションに Virtual JTAG メガファンクションを使用する場合は、HDL コードでこれをデザイン・プロセスの一部としてインスタンス化します。

24. In-System Sources and Probes 機能を使用する場合は、HDL コードのメガファンクションをインスタンス化します。

25.

RAM や ROM ブロック、あるいは LPM_CONSTANT メガファンクションに In-System Memory Content Editor を使用するには、MegaWizard Plug-In Manager でのメモリ・ブロックの Allow In-System Memory Content Editor to capture and update content independently of the system clockオプションを必ずオンにします。


http://www.altera.com/literature/ug/ug_virtualjtag.pdf


http://www.altera.com/literature/hb/qts/qts_qii5v3_05.pdf


ボード・デザインのピン接続の検討事項 15

ボード・デザインのピン接続の検討事項Arria II GX デバイスへのインタフェースの設計では、さまざまな要因が PCB のデザイ

ンに影響を与えます。この項では、次の内容の重要なガイドラインについて説明し

ます。

■ 「デバイスのパワーアップ」

■ 16 ページの「電源ピンの接続および電源」

■ 18 ページの「コンフィギュレーション・ピンの接続」

■ 21 ページの「ボード関連の Quartus II 設定」

■ 23 ページの「シグナル・インテグリティの検討事項」

■ 24 ページの「ボード・レベル・シミュレーションおよびアドバンスト I/O タイミ

ング解析」

24 ページの「I/O およびクロックの計画」には、ボード・デザインに影響する FPGAの I/O 信号の接続を詳説します。

f ボード・デザイン・ガイドラインの情報について詳しくは、アルテラの「Board Design Resource Center」を参照してください。このリソース・センタでは、設計者が

アルテラのデバイスと他の要素を統合する高速 PCB を適切に実装できるよう支援す

るアプリケーション・ノートおよびその他の文書を提供しています。

デバイスのパワーアップArria II GX デバイスは、外付け部品なしでホット・ソケットに対応します。Arria II GXデバイスは、システム / ボードの通常動作を中断または妨害することなく、パワー

アップ後のシステム・ボードに取り付けたり、取り外したりすることができます。

デバイスに損傷を与えることなく、パワーアップまたはパワーダウン前、またはそ

の間に、I/O ピンに信号を入力することができます。Arria II GX デバイスは、パワー

アップ・シーケンスまたはパワーダウン・シーケンス（VCCIO、VCC、および VCCPD）を

サポートし、システム・レベルのデザインを簡素化します。各電源のランプ・アッ

プおよびランプ・ダウン・レートの範囲は 50 μs ～ 50 ms です。電源ランプは、モノ

トニックでなければなりません。

ホット・ソケットの状態では、Arria II GX デバイスの出力バッファはシステムのパ

ワーアップまたはパワーダウン時にオフになります。また、Arria II GX デバイスは、

デバイスがコンフィギュレーションされて推奨動作条件下で動作するまで I/O をドラ

イブしません。

CONF_DONE、nCEO、および nSTATUSのコンフィギュレーション・ピンはコンフィ

ギュレーション時に必要になるため、これらのピンでホット・ソケット回路を使用

することはできません。これらのピンに期待される動作は、パワーアップおよびパ

ワーダウン・シーケンス中にドライブ・アウトすることです。

26.パワーアップのボードを設計する：Arria II GX の出力バッファは、デバイスがコンフィギュレーションされ、コンフィギュレーション・ピンがドライブ・アウトするまでトライ・ステートになります。

27. 電圧電源のランプがモノトニックになるように設計します。


http://www/technology/signal/board-design-guidelines/sgl-bdg-index.html




16 ボード・デザインのピン接続の検討事項

パワー・オン・リセット（POR）回路は、電源投入時に電源電圧レベルが安定するま

でシステム全体をリセット状態に維持します。電源投入時に I/O バンクの 3C および

8C の VCCCB、VCCA_PLL、VCC、VCCPD、および VCCIO がデバイスの POR トリップ・ポイント

を上回るまで、nSTATUSを解放しません。電源投入時に、I/O バンクの 3C および 8Cの VCC が POR トリップ・ポイントより下に下降する場合、VCC、VCCPD、または VCCIO が

ホット・ソケット回路のスレッショルドレベルよりも下回る場合にブラウン・アウ

トが発生します。

ファスト POR 時間で、ファスト・コンフィギュレーション時間の場合は通常 4 ms です。Arria II GX では、MSEL ピンの設定に応じて、ファスト POR 時間またはスタン

ダード POR 時間を選択できます。ファスト POR 時間で、ファスト・コンフィギュ

レーション時間の場合は通常 4 ms です。スタンダード POR 時間は通常 100 ms であ

り、低いパワー・ランプ・レートです。いずれの場合も、外部コンポーネントを使

用して nSTATUS ピンを Low にアサートすることによって、POR 時間を延長するこ

とができます。ボードが大電源ランプ時間仕様を満たさない場合は、デバイスを

適切にコンフィギュレーションしてユーザー・モードに入るには、POR 時間を延長

します。

Arria II GX デバイスに電源が投入されたとき、電源が所定の時間（大電源ランプ時

間、tRAMP として規定）内に推奨動作範囲に達した場合は、POR イベントが発生しま

す。Arria II GX デバイスの大電源ランプ時間については、小電源ランプ時間が 50 μsのときに、ノーマルPORまたはファストPORの場合はそれぞれ100 msまたは4 msになります。

f 詳細は、「Arria II GX デバイス・ハンドブック」の「Power Requirements for Arria II GX Devices」の章を参照してください。

パワー・シーケンスは正しい動作を実現するための必須条件ではありませんが、マ

ルチ・レール電源システムを設計するときには、長期間にわたるデバイスの信頼性

低下を防止するために、各レールのパワーアップ・タイミングを考慮する必要があ

ります。適切なシーケンスおよび電圧レギュレータ・デザインにより、デバイスの

突入電流を低減することができます。アルテラでは、ホット・ソケット仕様にデバ

イスの信頼性および準拠を実現するには、パワーを接続する前にボード間の GND を

接続することを強く勧めます。

f 詳細は、「Arria II GX デバイス・ハンドブック」の「Power Requirements for Arria II GX Devices」の章を参照してください。

電源ピンの接続および電源電源ピンの接続ガイドラインを確認することによって、システムに必要な電源およ

び共有可能な電圧入力を決定することができます。Arria II GX コア電圧 VCC は 0.9 V で

あり、他の電圧インプットは、1.1、1.5、および 2.5 V を必要とします。I/O 電圧 VCCIO

の接続はデザインの I/O 規格に依存し、1.2、1.5、1.8、2.5、3.0、および 3.3 V をサ

ポートします。

1 デバイスの出力ピンは、VCCIO レベルが I/O 規格の推奨動作範囲外にある場合は、I/O 規

格の仕様を満たしません。

28. 電源が安定するように POR 時間を設定します。

29. 高のデバイス信頼性が得られるように、パワー・シーケンス、電圧レギュレータおよびグランドの接続を設計します。








f Arria II GX デバイスに必要な電源電圧のリストおよび推奨動作条件については、

「Arria II GX デバイス・ハンドブック」の「Power Requirements for Arria II GX Devices」の章を参照してください。

電圧リファレンス（VREF）ピンは、特定の I/O 規格の電圧リファレンスとして機能し

ます。VREF ピンは、主に電圧バイアスとして使用され、多くの電流をソースまたは

シンクしません。電圧はレギュレータまたは抵抗ディバイダ・ネットワークによっ

て生成することができます。I/O バンクの VCCIO 電圧および VREF ピンについて詳しく

は、28 ページの「選択可能な I/O 規格と柔軟性の高い I/O バンク」を参照してくだ

さい。

f 電源タイプおよび電源の共有または絶縁のガイドラインについて詳しくは、「Arria II GX Device Family Pin Connection Guidelines」を参照してください。

デカップリング・キャパシタ電源の要件が高まるに伴って、電源全体のシグナル・インテグリティを向上させる

ためのボード・デカップリングがますます重要になっています。

Arria II GX デバイスには、高周波数デカップリングを供給する、エンベデッド・オ

ン・パッケージおよびオン・ダイ・デカップリング・コンデンサが搭載されていま

す。これらの低インダクタンス・コンデンサは、電源ノイズを抑制して優れたシグ

ナル・インテグリティ性能を達成し、また外部 PCB デカップリング・コンデンサの

数を削減し、ボード・スペースの節約、コストの削減、PCB デザインの大幅な簡略

化を実現します。

アルテラは、ボード・レベル PDN を視覚的に適化する使いやすい電力配電回路網

（PDN）デザイン・ツールを作成してきました。ボード・レベル PDN の目的は、電圧

レギュレータ・モジュール（VRM）から FPGA 電源へリターン電流に分配すること、

および適なトランシーバ・シグナル・インテグリティと FPGA 性能をサポートする

ことです。

各電源に、PDN 設計者は大量およびセラミックのデカップリング・コンデンサの

ネットワークを選択することが必要です。回路をシミュレーションするために SPICEシミュレーションを使用することにより、PDN デザイン・ツールは、適なコスト

と性能トレードオフのためのデカップリング・コンデンサの正確な数を決定するた

めのすばやく、精度かつインタラクティブな方法を提供します。

f PDN デザインおよび適化プロセスについて詳しくは、「 Power Delivery」を参照して

ください。そして、「 Power Delivery Network (PDN) Tool」をダウンロードすることもで

きます。

30. PDN ツールを使用して、電源分配ネットリストおよびデカップリング・コンデンサを計画します。


http://www.altera.com/literature/dp/arriaiigx/PCG-01007.pdf

http://www.altera.com/literature/dp/arriaiigx/PCG-01007.pdf


http://www.altera.com/literature/ug/ug_pdn.pdf

http://www.altera.com/literature/ug/pdn_tool_v1_0.zip


PLL ボード・デザイン・ガイドラインクロックおよび PLL 手法の設計について詳しくは、34 ページの「クロックおよび

PLL 選択」および 35 ページの「PLL 機能ガイドライン」を参照してください。PLLには、デジタル・デバイスに組み込まれたアナログ・コンポーネントが搭載されて

います。以下のチェックリストに、PLL を使用するボードの設計とジッタの低減に

ついての検討事項を示します。

f PLL 電源向けのボード・デザイン・ガイドラインについて詳しくは、「 Board Design Resource Center」の「General Board Design Considerations/Guidelines」のセクションを


トランシーバ・ボード・デザイン・ガイドライン

f トランシーバ・デザインのガイドラインについて詳しくは、「Arria II GX ハンドブッ

ク」の「Transceiver Architecture」のセクションを参照してください。

コンフィギュレーション・ピンの接続コンフィギュレーション手法に応じて、異なるプルアップ / プルダウン抵抗あるいは

シグナル・インテグリティ要件が適用される場合があります。また、一部のコン

フィギュレーション・ピンには、未使用の場合には特定の要件があります。コン

フィギュレーション・ピンは正しく接続することが非常に重要です。この項では、

一般的な問題に対処するためのガイドラインを提供します。

f 専用および兼用コンフィギュレーション・ピンのリスト、および機能の説明と接続

ガイドラインについては、「Arria II GX デバイス・ハンドブック」の「Configuration, Design Security, and Remote System Upgrades in Arria II GX Devices」の章を参照してくだ

さい。

DCLK および TCK シグナル・インテグリティTCKトレースおよび / または DCLKトレースが、オーバーシュート、アンダーシュー

ト、またはリンギングのないクリーンな信号を生成するようにしてください。

31. デザインで PLL を使用しない場合でも、すべての PLL 電源ピンを接続します : 2.5-V のVCCA_PLL、また 0.9-V の VCCD_PLL

32. 電源から各 PLL 電源ピンに厚い配線パターン（低 20 ミル）を走らせます。

33. すべての PLL 電源ピンをボード上でもノイズの少ないデジタル電源に接続します。

34. フェライト・ビーズを使用して、PLL 電源をデジタル電源から絶縁します。

35. すべてのコンフィギュレーション・ピン接続およびプルアップ / プルダウン抵抗がコンフィギュレーション手法に正しく設定されることをチェックします。

36. コンフィギュレーション・ピンの DCLKおよび TCLKピンにノイズが発生しないように設計します。


http://www.altera.com/literature/hb/arria-ii-gx/aiigx_5v2_01.pdf

http://www.altera.com/technology/signal/board-design-guidelines/sgl-bdg-index.html





ボードを設計するときは、クロック・ラインのレイアウトと同じ手法を使用して

TCKトレースと DCLKトレースをレイアウトします。TCK信号にオーバーシュート、

アンダーシュート、リンギング、またはその他のノイズが JTAG コンフィギュレー

ションに影響を与える可能性があります。DCLK信号にノイズが多い場合、コンフィ

ギュレーションが影響を受け、CRC エラーが発生することがあります。デバイスの

チェインでは、チェイン内の TCKピンまたは DCLK ピンのノイズによって、チェイ

ン全体の JTAG プログラミングまたはコンフィギュレーションが失敗することがあり

ます。

f チェイン内のデバイスの接続について詳しくは、「Arria II GX デバイス・ハンドブック」の「 Configuration, Design Security, and Remote System Upgrades in Arria II GX Devices」の章を参照してください。

JTAG ピンJTAG コンフィギュレーションは、他のすべてのコンフィギュレーション手法より優

先されるため、JTAG インタフェースを使用しない場合は、これらのピンをコンフィ

ギュレーション中にフローティング状態のままにしたり、トグルしないようにする

必要があります。

JTAG インタフェースを使用しない場合、この項のガイドラインに従ってください。

JTAG ピンの接続JTAG モードで動作するデバイスは、TDI、TDO、 TMS、および TCK の 4 本の専用ピ

ン、および TRST の 1 本のオプション・ピンを使用します。TCKピンは内部ウィー

ク・プルダウン抵抗を備えていますが、 TDIピン、TMSピン、および TRST ピンは内

部ウィーク・プルアップ抵抗（標準 25 kΩ）を備えています。すべての JTAG 入力ピ

ンは、VCCIO 電源で駆動します。TDOピンは、I/O バンク 8C の VCCIO および VCCPD 電源

で駆動されます。すべての JTAG ピンは、LVTTL I/O 規格のみをサポートします。

チェイン内に複数のデバイスがある場合、1 つのデバイスの TDOピンをチェイン内

の次のデバイスの TDIピンに接続します。

デバイスがコンフィギュレーション、ユーザー・モード、またはパワーアップ中の

場合、JTAG ピンのノイズによってデバイスが不定の状態または不定モードになるこ

とがあります。

37. JTAG ピンが未使用の場合は、安定した電圧レベルに接続します。

38. JTAG ピンをダウンロード・ケーブルのヘッダに正しく接続します。

39. パワーアップ時に JTAG ステート・マシンをディセーブルするには、TCKピンを Low にプルダウンして、TCK上に予期しない立ち上がりエッジが発生しないようにします。

40. 抵抗を通して TMSを High にプルアップします。

41. 1 kΩ抵抗を通して TRSTを VCCPD に接続します。（ピンをグランドに接続すると JTAG 回路がディセーブルされます。）




ダウンロード・ケーブルの動作電圧ターゲット・ボードの 10 ピン・ヘッダからアルテラのダウンロード・ケーブルに供

給される動作電圧により、ダウンロード・ケーブルの動作電圧レベルが決まります。

電圧レベルが異なるデバイスを含む JTAG チェインでは、電圧レベルが高いデバイス

は、電圧レベルが同じかそれ以下のデバイスをドライブしなければなりません。こ

のデバイス構成では、チェインの末端に 1 個のレベル・シフタが必要です。この配

置が不可能な場合は、レベル・シフタをチェインに追加する必要があります。

f チェイン内のデバイスに複数の電圧を印加する JTAG チェインでの接続に関する推奨

事項は、「Arria II GX デバイス・ハンドブック」の「 JTAG Boundary Scan Testing」の章


JTAG 信号のバッファリングJTAG のシグナル・インテグリティ、特に TCK 信号のシグナル・インテグリティに応

じて、JTAG チェインにバッファを追加しなければならない場合があります。これは

TCK信号が JTGA クロックであり、また高速の JTAG 信号であるためです。アルテラ

では、信号をコネクタでバッファすることを推奨しています。これは、ケーブルや

ボードのコネクタは適切な伝送ラインではなく、信号にノイズを発生させる傾向が

あるためです。このようなコネクタでの初のバッファに続いて、チェインが延長

されたり、信号がボード・コネクタを通過する必要が生じた場合は必ずバッファを

追加してください。

ケーブルが 3 個以上のデバイスをドライブする場合は、ケーブル・コネクタで JTAG信号をバッファして、信号の劣化を防ぎます。これはボード・レイアウト、負荷、

コネクタ、ジャンパ、およびボード上のスイッチ類に依存します。JTAG 信号のイン

ダクタンスまたはキャパシタンスに影響を与える要素がボードに追加されると、

チェインにバッファを追加する必要性が高まります。

並列にドライブされる TCK信号と TMS信号の場合は、各バッファでドライブされる

負荷を 8 以下に抑える必要があります。ジャンパまたはスイッチをパスに追加した

場合は、負荷の数を少なくします。

42. ダウンロード・ケーブルはデバイスの JTAG ピンにインタフェースするため、ダウンロード・ケーブルと JTAG ピンの電圧が適合していることを確認します。

43. 特にコネクタに対して、またはケーブルが 4 個以上のデバイスをドライブする場合は、推奨事項に従って JTAG 信号をバッファします。

44. デバイスがコンフィギュレーション・チェインにある場合は、チェイン内のすべてのデバイスが正しく接続されていることを確認します。




MSEL コンフィギュレーション・モード・ピンコンフィギュレーション手法を選択するには、Arria II GX デバイスの MSEL ピンを

High または Low にドライブします。MSEL ピン選択に関係なく、JTAG コンフィギュ

レーションは常に使用できます。MSEL ピンは、それらのピンが存在するバンクの

VCCPGM 電源で駆動されます。MSEL[2..0]ピンには、常にアクティブな 5 kΩ内部プ

ルダウン抵抗があります。POR およびリコンフィギュレーション中、MSEL ピンがロ

ジック Low およびロジック High と判定されるには、LVTTL VIL レベルおよび VIH レベ

ルであることが必要です。不正なコンフィギュレーション手法の検出の問題を回避

するために、MSEL ピンをマイクロプロセッサや他のデバイスでドライブしてはなり

ません。

その他のコンフィギュレーション・ピン以下のピンを含むすべての専用および兼用コンフィギュレーション・ピンを正しく

接続する必要があります。

PULLUPピンは、コンフィギュレーション実行前および実行中に、ユーザー I/O ピン

および兼用 I/O ピン（DATA[7..0]、CLKUSR、INIT_DONE、DEV_OE、DEV_CLRn、CRC_ERROR）の内部プルアップ抵抗をオンまたはオフのいずれにするかを選択しま

す。内部プルアップ抵抗をオフにするには、nIO-PULLUP を VCCPGM に直接接続する

か 1 kΩのプルアップ抵抗を使用し、オンにするには nIO-PULLUPを GND に直接接

続します。

シングル・デバイス・コンフィギュレーションまたは JTAG プログラミングでは、

nCEを Low に接続します。マルチ・デバイス・コンフィギュレーションでは、初の

デバイスの nCEは Low に接続し、nCEO ピンはチェイン内の次のデバイスの nCEピ

ンに接続します。

ボード関連のQuartus II 設定Quartus II ソフトウェアは、ボード設計時に考慮すべき FPGA I/O ピンに対するオプ

ションを提供します。Quartus II プロジェクトが作成されたら、これらのオプション

が正しく設定されることを確認します。そして、ボード・デザインの機能性の計画

してください。

45.

MSEL ピンをフローティング状態にしないで、コンフィギュレーション手法を選択するように接続します。テスト中またはデバッグ中にコンフィギュレーション・モードを切り換える柔軟性のために、各ピンを 0-Ω 抵抗で、VCCPGM または GND のいずれかに接続できるようにボードを設定します。

46. nIO_PULLUPを正しく接続して、内部プルアップ抵抗を設定します。

47. nCEチップ・イネーブルを、コンフィギュレーション実行中、初期化中、およびユーザー・モードでは Low に保持します。



デバイス・ワイド出力イネーブル・ピンArria II GX デバイスは、ユーザーがデバイスの I/O のすべてのトライ・ステートを無

効にできるオプションのチップ・ワイド出力イネーブルをサポートしています。こ

の DEV_OEピンが Low にドライブされると、すべての I/O ピンはトライ・ステート

になり、High にドライブされるとプログラムどおりに動作します。この DEV_OE ピ

ンが Low にドライブされると、すべての I/O ピンはトライ・ステートになり、Highにドライブされるとプログラムどおりに動作します。このチップ・ワイド出力イ

ネーブルを使用するには、デザインをコンパイルする前に Quartus II ソフトウェア

で、Device & Pin Options ダイアログ・ボックスの General タブにある Enable device-wide output enable (DEV_OE) をオンにします。

未使用ピンボード・デザインを柔軟に行うために、Quartus II ソフトウェアで未使用ピンの状態

を、トライ・ステートになる入力、グランドをドライブする出力、指定されていな

い信号をドライブする出力、バスホールドでトライ・ステートになる入力、あるい

はウィーク・プルアップでトライ・ステートになる入力のいずれかに指定できます。

シグナル・インテグリティを改善するには、未使用ピンはグランドをドライブする

出力として設定し、それらをボード上のグランド・プレーンに直接接続します。こ

れにより、短いリターン・パスを作成することによってインダクタンスを低減し、

隣接する I/O 上のノイズを低減します。消費電力を低減するには、グランドをドライ

ブするようクロック・ピンを設定し、未使用 I/O ピンをトライ・ステートになる入力

として設定します。未使用 I/O ピンの予約状態を設定する場合、ボード上の他のデバ

イスにそれらのピンを接続しないでください。デザインに適切な設定を行うには、

Device & Pin Options ダイアログ・ボックスの Unused Pins タブにある Reserve all unused pins に許容される 5 つの状態の 1 つを選択するか、Pin Planner で特定のピン

に Reserve Pin アサインメントを適用します。

デザインをコンパイルするとき、Quartus II ソフトウェアはデバイス・ピンの接続方

法を指定するためのピン・レポート・ファイル（.pin）を生成します。未使用 I/O ピ

ンは、ソフトウェアで設定した未使用ピン・オプションに応じて、Quartus II レポー

ト・ファイルでマークされます。GND* として指定されるすべての I/O ピンは、デバ

イスのノイズ耐性を向上させるためにグランドに接続するか、未接続のままにする

ことができます。ボード上の RESERVED I/O ピンは、規定されていない信号をドライ

ブするため、すべて未接続のままにしておきます。RESERVED I/O ピンが VCC、グラン

ド、または別の信号ソースに接続されると、競合が起こり、デバイスの出力ドライ

バが損傷することがあります。RESERVED_INPUT I/O ピンは、ボード上の High また

は Low 信号に接続でき、RESERVED_INPUT_WITH_WEAK_PULLUPピンと

RESERVED_INPUT_WITH_BUS_HOLD ピンは未接続のままにしておくことができま

す。

48. 必要に応じて、デバイス・ワイド出力イネーブル・オプションをオンにすします。

49. 未使用 I/O ピンの予約状態を指定します。

50. Quartus II ソフトウェアで生成された .pin ファイルで、ピン接続を慎重にチェックします。



シグナル・インテグリティの検討事項この項では、電圧リファレンス・ピン、同時スイッチング・ノイズ、および I/O 終端

に関連するボード・デザイン・ガイドラインについて説明します。

電圧リファレンス・ピンVREF ピンの電圧変動は、入力のスレッショルド感度に影響を及ぼすことがありま

す。

電圧リファレンス・ピンおよび I/O 規格について詳しくは、27 ページの「I/O 機能お

よびピン接続」を参照してください。

同時スイッチング・ノイズ（近接する）多数のピンが同時に電圧レベルを変化させた場合、同時スイッチング・

ノイズ（SSN）が問題になります。SSN で発生したノイズによって、ノイズ・マージ

ンが減少し誤ったスイッチングが発生する可能性があります。SSN はデバイス・

パッケージで一般的に発生する問題です。ノイズの低減に役立つボード・レイアウ

トの推奨事項については、アルテラのボード・デザイン・リソース・センタの PCBガイドラインを参照してください。例えば、以下の場合を検討してみます。

I/O 終端電圧リファレンス形式の I/O 規格には、入力リファレンス電圧（VREF）と、終端電圧

VTT の両方が必要です。受信デバイスのリファレンス電圧は、送信デバイスの終端電

圧に追従します。電圧リファレンス形式の I/O 規格は、それぞれに固有の終端設定が

必要です。例えば、SSTL2 規格では優れたノイズ・マージンを持つ信頼性の高い

DDR メモリ・システムを作成するために、適切な抵抗性の信号終端方式が重要です。

シングル・エンド非電圧リファレンス形式の I/O 規格では終端は不要ですが、反射を

抑え、シグナル・インテグリティを向上させるためにインピーダンス・マッチング

が必要です。

Arria II GX の直列および並列 On-Chip Termination では、外部コンポーネントが必要な

いためデザインが簡潔になります。その代わりとして、外部プルアップ抵抗を使用

して、SSTL や HSTL などの電圧リファレンス形式の I/O 規格を終端できます。

差動 I/O 規格は、通常はレシーバの 2 つの信号間に終端抵抗を必要とします。終端抵

抗は、信号ラインの差動負荷インピーダンスと整合しなければなりません。Arria GXデバイスは、LVDS 規格の使用時に適な差動 On-Chip Termination を提供します。

1 特定の専用クロック入力ペアは、差動終端をサポートしません。

On-Chip Termination 機能および制約について詳しくは、27 ページの「I/O 機能および

ピン接続」を参照してください。

51. VREF ピンにノイズが発生しないように設計します。

52. デバイス近くのボード層で大きなバス信号が突発的に発生した場合に、クロストークの低減に役立つことがあります。

53. 2 つの信号層が隣接している場合は、可能であれば配線パターンを直角に配線します。2～ 3 の配線パターン幅を分離して使用します。

54. 選択した I/O 規格、特に電圧リファレンス形式の規格の I/O 終端およびインピーダンス・マッチングをチェックします。



24 I/O およびクロックの計画

ボード・レベル・シミュレーションおよびアドバンスト I/O タイミング解析 I/O 信号がボード・セットアップにおいて確実にレシーバ・スレッショルド・レベル

を満たすようにするには、IBIS モデルを使用するサードパーティ製のボード・レベ

ル・シミュレーション・ツールでフル・ボード配線シミュレーションを実行します。

この機能を Quartus II ソフトウェアで使用できる場合、Settings ダイアログ・ボック

スの EDA Tool Settings ページの Board-level signal integrity analysis で、IBIS を選択しま

す。

f このシミュレーション・フローについて詳しくは、「Quartus II ハンドブック」の

「Signal Integrity with Third-Party Tools」の章を参照してください。

ボード・デザインに高速インタフェースを備えた FPGA デバイスを含める場合は、シ

ステムを適切に動作させる上で、シグナル・インテグリティとボード配線伝播遅延

を把握することが不可欠です。特に高速デザインでは、I/O およびボードの計画の一

部としてボード・レベル・タイミングを解析する必要があります。

Quartus II ソフトウェアでは、選択した I/O 規格のボード・トレース・モデルをコン

フィギュレーションし、「ボードを考慮した」シグナル・インテグリティ・レポート

を生成することができます。Enable Advanced I/O Timing がオンのとき、TimeQuest タイミング・アナライザは、システム・レベルでの信号動作を把握するために、I/Oバッファ、パッケージ、およびボード・トレース・モデルに対するシミュレーショ

ン結果を使用して、より精度の高い I/O 遅延と特別なレポートを生成します。これら

の高度なタイミング・レポートを参考にして、I/O アサインメントとボード・デザイ

ンを変更し、タイミングおよびシグナル・インテグリティを向上させることができ

ます。

f I/O 解析のためのボード・トレース・モデルについて詳しくは、「Quartus II ハンドブッ

ク Vol 2」の「I/O 管理」の章を参照してください。

I/O およびクロックの計画Arria II GX デバイスの多数の I/O ピンおよび高度なクロック管理機能では、I/O リソー

スおよびクロック・リソースの計画および割り当ては重要なタスクです。利用可能

な I/O リソースを効率的に計画して使用率を高め、シグナル・インテグリティに関連

する問題を防止するためのさまざまな検討事項が重要です。FPGA デザインの性能に

とって、優れたクロック管理システムも不可欠です。

FPGA の I/O およびクロック接続は、システムの他の部分およびボード・デザインに

影響与えるため、これらの接続は、デザイン・サイクルの早期段階で計画すること

が重要です。

この項では、以下の項目について説明します。

■ 25 ページの「FPGA ピン・アサインメントの作成」

■ 26 ページの「早期ピンの計画および I/O アサインメントの解析」

55. IBIS モデル（使用可能な場合）を使用して、ボード・レベルでシミュレーションを実行します。

56. Quartus II アドバンスト I/O タイミング解析のためのボード・トレース・モデルをコンフィギュレーションします。



http://www.altera.co.jp/literature/hb/qts/qts_qii52013_j.pdf

I/O およびクロックの計画 25

■ 27 ページの「I/O 機能およびピン接続」

■ 34 ページの「クロックおよび PLL 選択」

■ 35 ページの「PLL 機能ガイドライン」

■ 36 ページの「クロック・コントロール・ブロック」

■ 37 ページの「同時スイッチング・ノイズ」

FPGAピン・アサインメントの作成Quartus II Pin Planner GUI を使用すると、I/O 計画のプロセスを通じて、I/O バンク、

VREF グループ、および差動ピンの組み合わせを識別できます。特定のピンを検索す

るには、Pin Planner スプレッドシート・インタフェースで右クリックし、Pin Finderクリックします。マイグレーション・デバイスを選択すると、5 ページの「デバイス

のバーティカル・マイグレーション」で説明したとおり、Pin Migration View で現在選

択しているデバイスとマイグレーション・デバイスで機能が変化するピンがハイラ

イトされます。

デザイン・フローで通常スプレッドシートを使用する場合は、Microsoft Excel スプ

レッドシートを Quartus II ソフトウェアにインポートして I/O 計画のプロセスを開始

する選択肢があります。さらに、すべてのピンが割り当てられている場合は、I/O ア

サインメントを含むカンマ区切り値（.csv）ファイルをスプレッドシート用にエクス

ポートすることもできます。

Quartus II ソフトウェアでデザインをコンパイルする場合、フィッタにおける I/O ア

サインメントの解析により、アサインメントがすべてのデバイス要件を満足するこ

とが検証され、問題があればメッセージが生成されます。

Quartus II 設計者はピン位置に関する情報を PCB 設計者に渡すことができます。特に

ピン配置を変更する必要がある場合は、デザインが配置されたボード上で正しく機

能するように、Quartus II ソフトウェアと回路図ツールおよびボード・レイアウト・

ツールとの間でピン・アサインメントを一致させることが重要です。Pin Planner は、

特定の PCB デザイン EDA ツールと密接に統合され、これらのツールからピン位置の

変更を読み出して提案された変更をチェックすることができます。デザインをコン

パイルすると、Quartus II ソフトウェアにより .pin ファイルが生成されます。この

ファイルを使用して、ボード回路図で各ピンが正しく接続されていることを確認す

ることができます。

f Pin Planner を使用した I/O アサインメントの作成について詳しくは、「Quartus II ハンド

ブック Volume 2」の「I/O 管理」の章を参照してください。Quartus II ソフトウェアと

サードパーティ EDA ツール間での I/O 情報の受け渡しについて詳しくは、「Quartus II Handbook Volume 2」の「 Mentor Graphics PCB Design Tools Support」および「 Cadence PCB Design Tools Support 」の章を参照してください。

57. Quartus II Pin Planner を使用してピン・アサインメントを実施します。

58. ピン・アサインメントのサイン・オフのための Quartus II Fitter のメッセージとレポートを使用します。

59. Quartus II ピン・アサインメントが回路図およびボード・レイアウト・ツールのアサインメントに適合することを検証します。









早期ピンの計画および I/O アサインメントの解析多くのデザイン環境において、FPGA 設計者は、トップ・レベル I/O ピンを早期に計

画して、ボード設計者が PCB のデザインおよびレイアウトの開発を開始できるよう

にすることを望みます。FPGA デバイスの I/O 機能とボード・レイアウト・ガイドラ

インは、ピン位置およびその他のタイプのアサインメントに影響を及ぼします。

ボード・デザイン・チームが FPGA のピン配置を指定する場合は、できるだけ早期に

FPGA 配置配線ソフトウェアでピン位置を確認して、ボード・デザインを変更する必

要が生じないようにすることが非常に重要です。

Quartus II Pin Planner により、25 ページの「FPGA ピン・アサインメントの作成」で説

明するとおり、I/O ピン・アサインメントの計画、アサインメント、および検証を簡

単に行うことができます。Quartus II の Start I/O Assignment Analysis コマンドにより、

ターゲットの FPGA アーキテクチャでピン位置とピン・アサインメントがサポートさ

れていることがチェックされます。チェックには、リファレンス電圧ピンの使用、

ピン配置アサインメント、および I/O 規格の混在が含まれます。I/O アサインメント

の解析を使用して、デザイン・プロセスを通じて作成または変更した I/O 関連アサイ

ンメントを検証することができます。

FPGA のピンの計画を早期に開始することにより、早期のボード・レイアウトに対す

る信頼が高まり、エラーが生じる可能性が低くなり、デザインの全体的な

「Time-To-Market」が短縮されます。現在は、Quartus II Pin Planner を使用してアルテラ

の FPGA の暫定ピン配置を作成してから、ソース・コードを設計できます。

システム開発者は通常、デザイン・プロセスの早期に、標準 I/O インタフェース（メ

モリやバス・インタフェースなど）、デザインで使用する IP コア、およびシステム

要件で定義されるその他の I/O 関連アサインメントに関する情報を持っています。

Pin Planner の Create/Import Megafunction 機能は、MegaWizard Plug-In Manager とインタ

フェースし、I/O インタフェースを使用するカスタム・メガファンクションおよび IPコアの作成とインポートを可能にします。オプションがピン配置ルールに影響を及

ぼすので、PLL および LVDS ブロックをダイナミック・フェーズ・アラインメント

（DPA）などのオプションを含めて入力します。できるだけ多くの I/O 関連情報を入

力したら、Create Top-Level Design File コマンドを使用して、トップ・レベル・デザ

インのネットリスト・ファイルを生成します。I/O 解析の結果を使用して、ピン・ア

サインメントまたは IP パラメータを変更し、I/O インタフェースがデザイン要件を満

たし、Quartus II ソフトウェアのピン・チェックに合格するまで、チェック・プロセ

スを繰り返すことができます。

前の項で説明しているように、計画が完了したら、ピン位置に関する情報を PCB 設

計者に渡すことができます。デザインが完成したら、Quartus II Fitter により生成され

るレポートとメッセージを使用して、ピン・アサインメントの終的なサインオフ

を行います。

f I/O アサインメントおよび解析について詳しくは、「Quartus II ハンドブック Volume 2」の「I/O 管理」の章を参照してください。

60. I/O Assignment Analysis を使用して、Top-Level Design File コマンドを作成し、I/O アサインメントをチェックします。





I/O 機能およびピン接続Arria II GX I/O は、使いやすさと迅速なシステム統合を実現すると同時に、広帯域幅を

提供し、共通インタフェースをサポートするように設計されています。バーティカ

ル・マイグレーションが可能な共通バンク構造を持つ独立したモジュール・ベース

の I/O バンクにより、高速 I/O の効率と柔軟性が高まります。この項では、I/O 機能と

ピン接続に関するガイドラインを提供します。デバイスの I/O バンクでの異なる I/O信号の種類と I/O 規格のサポート、およびデザインで使用可能なその他の I/O 機能に

ついて説明します。さらに、メモリ・インタフェース、パッド配置ガイドライン、

および特殊ピンの接続に関する情報も提供します。

f ピン接続のガイドラインについて詳しくは、「 Arria II GX Device Family Pin Connection Guidelines」を参照してください。

I/O 信号タイプArria II GX デバイスは、シングル・エンド、電圧リファレンス形式のシングル・エン

ド、および差動 I/O 規格などの I/O 規格を幅広くサポートします。この項では、信号

の種類の選択に関する一般的なガイドラインを提供します。

シングル・エンド I/O 信号は、シンプルなレール・ツー・レール・インタフェースを

提供します。その速度は、大きな電圧振幅とノイズの制限を受けます。シングル・

エンド I/O は、システム内の反射によって悪影響が生じない限り、終端は必要ありま

せん。

電圧リファレンス形式の信号は、複数のピンで同時に電圧レベルを変化させる同時

スイッチング出力（SSO）（例えば、外部メモリ・インタフェースのデータおよびア

ドレス・バス）の影響を軽減します。また、電圧リファレンス形式の信号は、電圧

振幅の低減によりロジック遷移レートを改善し、終端要件に起因する反射によって

発生するノイズを抑制しますが、追加の終端了コンポーネントはリファレンス電圧

源 VTT に必要です。

差動信号は、隣接する追加の反転データ信号とのペアで使用することにより、シン

グル・エンドおよび電圧リファレンス形式の信号のインタフェース性能障壁をなく

します。また、差動信号はクリーンなリファレンス電圧を必要としません。これは、

低い振幅電圧とコモン・モード・ノイズ除去機能によるノイズ耐性によって実現で

きます。この実装の検討事項には、サンプリング・クロックを生成する専用 PLL の

使用、および反転ペアと非反転ペア間の位相差をなくすためのトレース長の一致が

含まれます。

Arria II GX デバイスの I/O ピンはペアで編成されており、差動規格をサポートします。

各 I/O ピン・ペアは、差動入力動作のみをサポートする特定のクロック・ピンを除

き、差動入力動作または差動出力動作をサポート可能です。デザインのソース・

コードでは、1 本のピンだけが差動ペアとなるように定義し、そのペアのポジティ

ブ・エンドにピン・アサインメントを行います。差動 I/O 規格を指定すると、

Quartus II ソフトウェアは自動的に対応するネガティブ・ピンを配置します。

61. システム要件に基づいて、信号タイプを計画します。

62. ソフトウェアで差動ピン・ペアのネガティブ・ピンの位置を割り当てます。


http://www.altera.com/literature/dp/arria-ii-gx/PCG-01007.pdf

http://www.altera.com/literature/dp/arria-ii-gx/PCG-01007.pdf


選択可能な I/O 規格と柔軟性の高い I/O バンクデバイスの I/O ピンは、モジュラー I/O バンクと呼ばれるグループで編成されます。

デバイス集積度に応じて、I/O バンク数は 6 ～ 12 バンクになり、そしてトランシー

バ・バンク数は 1 ～ 4 バンクになります。Arria II GX デバイスで、サイドあたりの

大 I/O バンク数は 4 個です。1 サイドあたりの I/O バンク数が異なるデバイスを移行

するとき、除去または挿入されるのは「B」バンクです。

デバイスのトップおよびボトム、またはレフトおよびライトの特定の I/O バンクは、

異なる I/O 規格をサポートします。レフト・サイドの I/O バンクには、バンク 3C お

よび 8C で専用コンフィギュレーション・バンク付き高速トランシーバ・バンクがあ

ります。DPA 付き LVDS は、5A、 5B、6A、および 6B でサポートされています。

Pin Planner で、I/O 規格を割り当て、I/O 関連の設定を行うことができます。クロック

やグローバル・コントロール信号などの信号には、34 ページの「クロックおよび

PLL 選択」で説明するとおり、必ず正しい専用ピン入力を使用してください。

バンクの各 VCCIO ピンに、ボードは各バンクに対して 1 つの VCCIO 電圧レベルを供給す

る必要があります。各 I/O バンクは、特定のバンクの VCCIO ピンでパワーアップされ、

他の I/O バンクの VCCIO からは独立しています。1 つの I/O バンクは、VCCIO と同じ電圧

でドライブする出力信号をサポートします。I/O バンクは、次に示すように、異なる

差動 I/O 規格（電圧リファレンス形式の入力に対する幾つかの例外があり）が割り当

てられたいかなる数の入力信号でも同時にサポートできます。

電圧リファレンス形式の I/O 規格に対応するために、Arria II GX デバイスの各 I/O バン

クは、共通の VREF バスに信号を供給する複数の VREF ピンをサポートします。VREFピンをバンク内で I/O 規格に対応する正しい電圧に設定してください。各 I/O バンク

が任意の時点で持つことができるのは、1 つの VCCIO 電圧レベルと 1 つの VREF 電圧レ

ベルだけです。VREF ピンは、電圧基準として使用されていない場合に汎用 I/O ピン

として使用することができないので、VCCIO または GND に接続しなければなりませ

ん。

シングル・エンド規格または差動規格に対応する I/O バンクは、すべての電圧リファ

レンス形式の規格が同じ VREF 設定を使用している限り、電圧リファレンス形式の規

格をサポートできます。性能上の理由により、電圧リファレンス形式の入力規格は、

電源として独自の VCCPD レベルを使用します。したがって、2.5 V 以下の VCCIO 電圧を

持つバンクに電圧リファレンス形式の入力信号を配置することができます。並列

OCT は VCCIO に接続された出力バッファを使用するため、並列 OCT が使用されている

電圧リファレンス入力は、入力規格の電圧を合わせるために I/O バンクの VCCIO が必

要です。電圧リファレンス形式の双方向信号および出力信号は、I/O バンクの VCCIO 電

圧レベルでドライブ・アウトしなければなりません。

63. 各 I/O ピンに適な信号タイプおよび I/O 規格を選択します。

64. ターゲットの I/O バンクで適切な I/O 規格サポートがサポートされていることを確認します。

65. 同じ電圧レベルを共有する I/O ピンを同じ I/O バンク内に配置します。

66. 各 I/O バンクのすべての出力信号が、バンクの VCCIO 電圧レベルでドライブ・アウトするようになっていることを確認します。

67. 各 I/O バンクのすべての電圧リファレンス形式の信号が、バンクの VREF 電圧レベルを使用するようになっていることを確認します。

68. LVDS およびトランシーバ機能の I/O バンクのサポートをチェックします。



異なる I/O ピンに LVDS 信号の異なるサポートが搭載されていますが、Arria II GX トラ

ンシーバ・バンクには、追加サポートが搭載されています。

f LVDS I/O 規格で使用可能なチャネル数について詳しくは、「Arria II GX デバイス・ハン

ドブック」の「 High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」を参

照してください。トランシーバ・バンクに関連する機能について詳しくは、

「Arria II GX デバイス・ハンドブック」の「Arria II GX Transceiver Architecture」を参照し

てください。

f I/O について詳しくは、「Arria II GX デバイス・ハンドブック」の「I/O Features in Arria II GX Devices」の章を参照してください。Arria II GX デバイスの I/O バンクの図を参照し

てください。これには各 I/O バンクの位置と各バンクでサポートする機能が示されて

います。各バンク内の I/O 数を示す図は、各デバイス集積度に固有のバンク情報を提

供します。各バンク内で組み合わせ可能な I/O 規格については、I/O バンクの制約に

ついて説明した項を参照してください。また、LVDS に関する制約について詳しく

は、I/O 配置ガイドラインについて説明した項を参照してください。

f 各 I/O 規格の電気的特性について詳しくは、「Arria II GX デバイス・ハンドブック」の

「Device Datasheet 」の章を参照してください。

差動 I/O ピンに関連する配置ガイドラインLVDS I/O ピンに対するシングル・エンド I/O ピンの配置は制限されています。シング

ル・エンド出力と LVDS I/O を分離する必要がある I/O ピンの数を規定するピン配置

ルールに従ってください。Quartus II Fitter は、コンパイル中にこれらのガイドライン

が満足されていることを検証します。

バンクの VCCIO 電源は、バンク内のスイッチング出力からのノイズに敏感です。VCCIO

電源で許容ノイズ・レベルを維持するために、差動パッドに対するシングル・エン

ド I/O パッドの配置に制約があります。Quartus II ソフトウェアは、これらの制約を

自動的にチェックします。

バンク内にシングル・エンド電圧リファレンス形式の入力があると、Quartus II ソフ

トウェアは VREF パッドおよび電源ペア（VCCIO と GND）に対する出力の配置に関する

制約を自動的にチェックします。この制約は VCCIO 電源で許容ノイズ・レベルを維持

し、VREF レールのシフトによる出力スイッチング・ノイズを防止するためのもので

す。

メモリ・インタフェースArria II GX デバイスは、小型のモジュール・ベースの I/O バンク構造により、幅広い

外部メモリ・インタフェースに迅速かつ容易に適合する効率的なアーキテクチャを

提供します。Arria II GX では、DDR3、DDR2、DDR SDRAM、および QDRII SRAM などの

既存および新しい外部ダブル・データ・レート (DDR) メモリ規格がサポートされて

います。Arria II GX FPGA は、I/O バンクのトップ、ボトムおよびライトの DDR 外部メ

モリをサポートします。

69. 注意を使用し、LVDS I/O 付近におけるピンの配置のガイドラインに従います。

70. 各メモリ・インタフェースの ALTMEMPHY メガファンクション（または IP コア）を使用して、該当するドキュメントの接続ガイドラインに従います。






http://www.altera.com/literature/hb/stratix-iv/stx4_siv54001.pdf



セルフ・キャリブレート・メガファンクション（ALTMEMPHY）は、Arria II GX I/O 構

造および Quartus II TimeQuest タイミング・アナライザを活用するために適化され

ます。ALTMEMPHY メガファンクションでは、外部メモリ・インタフェース機能を設

定し、も信頼性の高い動作周波数でシステムに適な物理インタフェース（PHY）の設定を支援します。アルテラのメモリ・コントローラ MegaCore ファンクションを

使用する場合、ALTMEMPHY メガファンクションがインスタンス化されます。

アルテラの IP を使用してデバイス内に複数のメモリ・インタフェースを設計する場

合は、1 つのメモリ・インタフェースを一度だけ設計してそれを繰り返しインスタン

ス化する方法を取らずに、必ず各インスタンス用の固有インタフェースを生成して、

良好な結果が得られるようにしてください。

Arria II GX デバイスでは、データ・ストローブ DQS およびデータ DQ ピンの位置は固

定されています。デバイス・ピン配置を設計する前に、これらの信号および他のメ

モリ関連の信号に関連した詳細かつ重要な制限について詳しくは、メモリ・インタ

フェースのガイドラインを参照してください。

f ピン配置の各種メモリ規格および制約のための大サポートされるクロック・レー

トを含む、Arria II GX デバイスを外部メモリ・デバイスと接続するについて詳しく

は、「Arria II GX デバイス・ハンドブック」の「 External Memory Interfaces in Arria II GX Devices」の章を参照してください。関連情報については、「 External Memory Solutions Center」を参照してください。そして、特定のメモリ・インタフェースに関連する具

体的なガイドラインについては、該当するアプリケーション・ノートを参照してく

ださい。

f Arria II GX PLL について詳しくは、「Arria II GX デバイス・ハンドブック」の「 Clock Networks and PLLs in Arria II GX Devices」の章を参照してください。ALTMEMPHY メガ

ファンクションについて詳しくは、「 External DDR Memory PHY Interface Megafunction User Guide (ALTMEMPHY)」を参照してください。

兼用ピンおよび特殊ピンの接続Arria II GX デバイスは、兼用コンフィギュレーション・ピンによる I/O の柔軟性を可

能にします。兼用コンフィギュレーション・ピンは、デバイス・コンフィギュレー

ションの完了後は汎用 I/O として使用できます。Device and Pin Options ダイアログ・

ボックスの Dual-Purpose Pins タブで、各兼用ピンに必要な設定を選択します。これ

らのピンは、コンフィギュレーション手法に応じて、通常の I/O ピン、トライ・ス

テート入力、グランドをドライブする出力、または規定されていない信号をドライ

ブする出力として予約することができます。

また、グローバル・クロック・ネットワークにドライブする専用クロック入力ピン

も、クロック・ピンとして使用されていない場合は、汎用入力ピンとして使用でき

ます。クロック入力ピンには専用 I/O レジスタがないので、クロック入力を汎用入力

として使用するとき、I/O レジスタは ALM ベースのレジスタを使用します。

デバイス・ワイドのリセットおよびクリア・ピンは、イネーブルされていない場合

はデザイン I/O として使用できます。詳しくは、22 ページの「デバイス・ワイド出

力イネーブル・ピン」および 39 ページの「レジスタ・パワーアップ・レベルとコン

トロール信号」を参照してください。

71. メモリ・インタフェースに専用 DQ/DQS ピンおよび DQ グループを使用します。

72. 兼用ピンの設定を行い、これらのピンを通常の I/O として使用する際の制約をチェックします。







http://www.altera.co.jp/literature/ug/ug_altmemphy_j.pdf

http://www.altera.co.jp/literature/ug/ug_altmemphy_j.pdf

http://www.altera.co.jp/technology/memory/mem-index.jsp

http://www.altera.co.jp/technology/memory/mem-index.jsp


Arria II GX の I/O 機能デバイス・インタフェースのための Arria II GX の双方向の I/O エレメント（IOE）機能

は、デバイス間の高速データ転送、また PCB の複雑さとコストを低減することに役

立ちます。表 2 に、Arria II GX I/O の I/O 機能、使用方法に関する情報とデザイン検討

事項、およびこれらの機能に関する詳細情報の参照先を示します。

表 2. Arria II GX I/O 機能 ( １ / ３ )

機能使用方法ガイドラインおよび詳細情報

MultiVolt I/O インタフェース

この機能により、すべてのパッケージが異なる電源電圧のシステムとインタフェースできます。VCCIO ピンは要求される出力のレベルに応じて、1.2-、1.5-、1.8-、2.5-、または 3.0-V のいずれかの電源に接続することができます。出力レベルは電源と同じ電圧のシステムと互換性があります。VCCPD 電源ピンは、3.0-V VCCIO の場合は 3.0-V、その他の I/O 電圧の場合は2.5-V に接続しなければなりません。

MultiVolt I/O のサポートの概要、サポートされている I/O 規格、および出力の VCCIO、VCCPD、VREF、およびボード VTT の標準値については、前の項と「Arria II GX デバイス・ハンドブック」の「I/O Features in Arria II GX Devices」の章を参照してください。アルテラでは、入力信号が 3.0 V か 3.3 Vのとき、カラム I/O ピンの上に外部のクランプ・ダイオードを使用することができます。

3.3-V I/O インタフェース

Arria II GX I/O バッファは、システムのトランスミッタまたはレシーバとして 3.3-V I/O規格をサポートします。Arria II GX の VCCIO

電圧は 3.3 V で動作されるとき、出力 High電圧（VOH）、出力 Low 電圧（VOL）、入力High 電圧（VIH）、および入力 Low 電圧

（VIL）のレベルは、3.3-V I/O 規格に適合します。

デバイスの信頼性と適切な動作を実現するには、Arria II GX デバイスを使用して3.3 V I/O システムとインタフェースするときに、デバイスの絶対大定格に違反しないことが重要です。アルテラでは、オーバーシュート電圧およびアンダーシュート電圧はガイドライン範囲内にあることを確認するように、IBIS シミュレーションを実行することを推奨しています。詳細のガイドラインについては、「Arria II GX デバイス・ハンドブック」の「I/O Features in Arria II GX Devices」の章を参照してください。

プログラマブル出力電流強度

特定の I/O 規格に使用できるプログラマブル・ドライブ強度コントロール機能です長い伝送線路またはレガシー・バックプレーンに起因する高い信号減衰の影響を緩和できます。ドライブ強度を高くすると、I/O 性能は向上しますが、インタフェースのノイズも増大するため、ドライブ強度コントロール機能を使用してノイズを管理できます。

出力バッファ・ドライブ強度が十分に高いが、I/O 規格の電圧スレッショルド・パラメータに違反する過剰なオーバーシュートやアンダーシュートは生じないことを確認してください。アルテラでは、特定のアプリケーションに対する正しいドライブ強度設定を決定するために、IBISまたは SPICE シミュレーションを実行することを推奨しています。規格および設定の一覧は、「Arria II GX デバイス・ハンドブック」の I/O Features in Arria II GX Devices」の章を参照してください。








プログラマブル・スルー・レート・コントロール

低ノイズ性能または高速性能が得られるように、各ピンをコンフィギュレーションします。高速スルー・レートを指定した場合は、高速転送が行われます。より高速なスルー・レートを使用して、メモリ・インタフェース・アプリケーションで得られるタイミング・マージン、または出力ピンに高い容量性負荷がある場合のタイミング・マージンを改善することができます。低速スルー・レートを指定した場合、システム・ノイズの低減には役立ちますが、立ち上がりおよび立ち下がりエッジに一定の遅延が追加されます。スルー・レートを使用して、SSN を低減することができます。

低速スルー・レートを使用する場合は、インタフェースが性能要件を満たしていることを確認してください。アルテラでは、特定のアプリケーションに対する正しいスルー・レート設定を決定するために、IBIS または SPICE シミュレーションを実行することを推奨しています。

プログラマブル IOE遅延

プログラマブル IOE 遅延は、ゼロ・ホールド・タイムの維持、セットアップ・タイムの小化、clock-to-output 時間の向上を実現することができます。プログラマブル IOE 遅延は、デスキュー回路として使用し、バスのすべてのビットが同じ遅延でデバイスに入出力されるようにします。

この機能によってバスにおける信号間の不確実性が小さくなるため、リード・マージンおよびタイム・マージンを確保するのに役立ちます。

遅延の仕様について詳しくは、「Arria II GXデバイス・ハンドブック」の「Device Datasheet」の章を参照してください。

プログラマブル出力バッファ遅延

シングル・エンド出力バッファの遅延チェインは、出力バッファの立ち上がりエッジおよび立ち下がりエッジ遅延を独立して制御することができます。

遅延を使用して、出力バッファのデューティ・サイクルを調整し、チャネル間スキューを補正し、意図的にチャネル間スキューを導入することによって SSO ノイズを低減し、高速メモリ・インタフェースのタイミング・マージンを改善することができます。

オープン・ドレイン出力

オープン・ドレインとしてコンフィギュレーションした場合、出力のロジック値は high-Z または 0 のいずれかです。システム内の複数のデバイスでアサートできるシステム・レベルのコントロール信号で使用されます。

一般に、ロジック High を供給するには外部プルアップ抵抗が必要です。

バス・ホールド

約 7 kΩの公称抵抗値（RBH）を持つ抵抗を使用して、次の入力信号が現れるまでI/O ピンの信号を後にドライブされた状態にウィーク状態で保持します。この機能により、バスがトライ・ステートになったとき、信号レベルを保持するための外部プルアップ抵抗またはプルダウン抵抗が不要になります。バス・ホールド回路は、ノイズによって高周波数スイッチングが予定外に発生しそうな場合、ドライブされていないピンを入力スレッショルド電圧から離します。

バス・ホールド機能がイネーブルにされている場合、プログラマブル・プルアップ・オプションは使用することができません。バス・ホールド機能がイネーブルにされている場合、プログラマブル・プルアップ・オプションは使用することができません。この抵抗を通してドライブされる具体的な保持電流、および各 VCCIO

のための電圧レベル次にドライブされる入力レベルの識別に使用されるオーバードライブ電流について詳しくは、「Arria II GX デバイス・ハンドブック」の「Device Datasheet」の章を参照してください。

表 2. Arria II GX I/O 機能 ( ２ / ３ )







プログラマブル・プルアップ抵抗

プルアップ抵抗（通常 25 kΩ）は、ユーザー・モードのときに I/O を VCCIO レベルにウィーク状態で保持します。オープン・ドレイン出力と併用して、外部プルアップ抵抗を不要にすることができます。

バス・ホールド機能がイネーブルにされている場合、プログラマブル・プルアップ・オプションは使用することができません。

PCI クランプ・ダイオード

PCI/PCI-X I/O 規格インタフェースでの過剰なオーバーシュート電圧からピンを保護するために使用できます。

On-Chip Termination (OCT)

ドライバ・インピーダンス・マッチングは、I/O ドライバに伝送ラインのインピーダンスと厳密にマッチングする制御された出力インピーダンスを提供して、反射を大幅に低減します。 OCT は、信号品質の維持、ボード・スペースの節約、外部コンポーネント・コストの低減を実現します。Arria II GX ファミリは、キャリブレーション付きまたはキャリブレーションなし直列 On-Chip Termination（チップ内終端）

（RS）、およびキャリブレーション付き差動 (RD) をサポートします。Arria II GX ファミリは、 25 -Ω、50 -Ω、および 100 -Ω のLVDS のオンチップ差動終端の直列 OCT 値を提供します。

異なる I/O 規格が同じ VCCIO 電源電圧を使用する場合、それらの I/O 規格に対して、同じ I/O バンクで OCT RS がサポートされます。I/O バンクの各 I/O は、OCT RS またはプログラマブル・ドライブ強度をサポートするために、独立してコンフィギュレーションすることができます。同じ I/O バッファに対して、OCT RS とプログラマブル・ドライブ強度の両方をコンフィギュレーションすることはできません。すべての I/O ピンは OCT RD をサポートするわけではありません。クロック入力ピン CLK[4..15]は、OCT をサポートしていません。詳細は、「Arria II GX デバイス・ハンドブック」の「I/O Features in Arria II GX Devices」および「High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」の章を参照してください。

プログラマブル・プリエンファシスおよび VOD

プリエンファシスは、出力信号の高周波成分の振幅を大きくして、伝送線路における周波数依存減衰を補償するのに役立ちます。

詳細は、「Arria II GX デバイス・ハンドブック」の「High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」の章を参照してください。

プログラマブル差動出力電圧

プログラマブル VOD 設定で、トレース長と消費電力を適化するように出力アイの高さを調整できます。より小さい VOD振幅は消費電力を低減しますが、より高い VOD 振幅はレシーバ端における電圧マージンを向上させます。.

詳細は、「Arria II GX デバイス・ハンドブック」の「High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」の章を参照してください。

DPA サポート付き専用差動 I/O SERDES回路

Arria II GX デバイスは、デバイスの右側の高速 LVDS インタフェースをサポートするビルトイン SERDES 回路を備えています。ソース・シンクロナス・クロックおよび受信したシリアル・データ間のスキューを補償するために DPA 回路は適なの位相を自動的に選択します。

DPA を使用する場合は、MegaWizard Plug-In Manager で必ずこの機能をイネーブルして、デザインで正しい PLL が使用されるようにします。DPA の使用は高速差動チャネルの配置に何らかの制約を加えます。機能説明および配置ガイドラインについては、「Arria II GX デバイス・ハンドブック」の「High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」の章を参照してください。

表 2. Arria II GX I/O 機能 ( ３ / ３ )





message URL http://www.altera.com/literature/hb/arria-ii-gx/aiigx_51008.pdf










詳細なガイドラインのために、以下のチェックリスの項目を考慮し、適切なドキュ

メンテーションを参照してください。

クロックおよび PLL 選択クロック方式の計画での初のステージは、システムのクロック要件を決定するこ

とです。デバイスの使用可能なクロック・リソースを理解し、それに応じてデザイ

ンのクロック方式を計画します。タイミング性能に関する要求、および特定のク

ロックによってドライブされるロジック量を考慮してください。

Arria II GX デバイスは、低スキュー、高ファンアウトの専用配線ネットワークを提供

します。これらのネットワークは、デバイス内で大 148 個の固有のクロック・ド

メインを提供し、デバイスの 1 つのエリアにつき大 52 個の固有のクロック・ソー

スを許容する階層的なクロック構造で編成されています。デバイスごとに大 6 個

の PLL があり、PLL ごとに大 10 個の個別にプログラム可能な出力があります。グ

ローバル・クロック・ネットワークまたはリージョナル・クロック・ネットワーク

をドライブ可能な大 6 本の専用差動グローバル・クロック入力ピンまたは 12 のシ

ングル・エンド・クロック入力を使用することができます。

専用クロック・ピンはクロック・ネットワークを直接ドライブし、他の I/O ピンと比

較して、スキューが確実に低減されます。ファンアウトの大きい信号のスキューを

低減しながら遅延を予測可能なものするには、専用配線ネットワークを使用します。

また、クロック・ピンとクロック・ネットワークを使用して、非同期リセットなど

のコントロール信号をドライブすることも可能です。

特定のクロック入力は、特定の低スキュー配線ネットワークをドライブできる特定

の PLL に接続します。各 PLL に対するグローバル・リソースの可用性と各クロック

入力ピンに対する PLL の可用性を解析します。

以下の説明を使用して、デザインのクロック信号にどのクロック・ネットワークが

適しているかを判断してください。

73.

電流強度、スルー・レート、I/O 遅延、オープン・ドレイン、バス・ホールド、プログラマブル・プルアップ抵抗、PCI クランプ・ダイオード、プログラム可能なプリエンファシスと VOD など、I/O インタフェースに役立つ利用可能なデバイスの I/O 機能をチェックします。

74. On-Chip Termination（チップ内終端）機能を使用して、ボード・スペースを節約します。

75. 必要な終端方法がすべてのピン位置でサポートされていることをチェックします。

76. 高速 LVDS インタフェース用の DPA、非 DPA またはソフト CDR の適切なモードを選択します。

77. DPA を使用する場合は、必ずこの機能をイネーブルして、デザインで正しい PLL が使用されるように、また DPA 配置ガイドラインを従うようにします。

78. クロックおよびグローバル・コントロール信号に、正しい専用クロック・ピンおよび配線信号を使用します。

79. デバイスの PLL をクロック管理に使用します。



■ グローバル・クロック（GCLK）ネットワークは、デバイス全体でドライブ可能で

あり、デバイス・ロジックの低スキュー・クロック・ソースとして働きます。こ

のクロック領域は、他のクロック領域に比べて遅延が大になりますが、デバイ

ス内のすべてのディスティネーションに信号を配信することができます。このオ

プションは、グローバル・リセット / クリア信号の配線、またはデバイス全体の

クロックの配線に適しています。

■ リージョナル・クロック・ネットワーク（RCLK）はそれ自身がドライブするエリ

アにのみ属します。RCLK ネットワークは、デバイスの 1 つのエリア内に含まれ

るロジックに対して、小のクロック遅延とスキューを実現します。

■ I/O エレメント（IOE）と内部ロジックは、GCLK および RCLK をドライブして、内部

で生成されるグローバルまたはリージョナル・クロック、および同期クリアまた

は非同期クリアやクロック・イネーブルなど、その他の高ファンアウト・コント

ロール信号を生成することもできます。

■ PLL は、内部で生成された GCLK や RCLK からはドライブできません。PLL への入力

クロックは、専用のクロック入力ピン、ピンまたは PLL から供給される

GCLK/RCLK のみを使用する必要があります。

■ ペリフェラル・クロック（PCLK）ネットワークは、Arria II GX デバイスの周辺から

ドライブされる個々のクロック・ネットワークの集合です。DPA ブロック、PLDトランシーバ・インタフェース・クロック、ロウ I/O ピン、および内部ロジック

からのクロック出力により、PCLK ネットワークをドライブできます。これらの

PCLK は、GCLK および RCLK ネットワークと比べるとスキューが高く、汎用配線

の代わりに使用して、Arria II GX デバイスの内外に信号をドライブできます。

f これらの機能およびクロック接続について詳しくは、「Arria II GX デバイス・ハンド

ブック」の「Clock Networks and PLLs in Arria II GX Devices」の章を参照してください。

システムがターゲット・デバイスで使用可能な数を超えるクロック信号またはコン

トロール信号を必要とする場合は、専用クロック・リソースを節約することができ

るケースを検討します。特にクロック遅延およびクロック・スキューがデザインの

性能に重大な影響を及ぼさない部分での、高ファンアウト信号および低周波数信号

について検討してください。Quartus II Assignment Editor で Global Signal アサインメン

トを使用して、グローバル配線のタイプを選択するか、アサインメントを Off に設定

して、信号がいかなるグローバル配線リソースも使用しないように指定します。

PLL 機能ガイドラインシステム要件に基づき、FPGA デザインに必要なクロック周波数と、FPGA で使用可

能な入力周波数を定義します。これらの仕様を使用して、PLL 方式を決定します。

Quartus II MegaWizard Plug-In Manager を使用して、ALTPLL メガファンクション用の設

定を入力し、結果をチェックして特定の機能や入力 / 出力周波数を特定の PLL に実

装できるかどうかを確認します。

f PLL と動作するようにタイミング制約を設定する詳細については、「 AN 471: High-Performance FPGA PLL Analysis with TimeQuest」に参照してください。

80. 各 PLL およびクロック・ピンの入力および出力配線接続を解析します。PLL 入力が専用クロック・ピンまたは別の PLL から供給されることを確認します。

81. PLL 機能をイネーブルにし、MegaWizard Plug-In Manager の設定をチェックします。







Arria II GX の PLL は、デバイス・クロック管理、外部システム・クロック管理、およ

び高速 I/O インタフェースのための強力なクロック管理および合成機能を提供しま

す。すべての Arria II GX PLL は、同じコア・アナログ構造およびサポートされる機能

を備えています。PLL デザインを計画するときは、以下の追加機能のいくつかを使

用することができます。

f PLL 機能について詳しくは、「Arria II GX デバイス・ハンドブック」の「 Clock Networks and PLLs in Arria II GX Devices」の章を参照してください。

f PLL の設計、および ALTPLL メガファンクションを使用して、この項で説明した機能を

活用する方法については、「Phase-Locked Loops Megafunction User Guide (ALTPLL)」を


クロック・フィードバック・モードArria II GX の PLL は、大でソース同期モード、非補償モード、ノーマル・モード、

ゼロ遅延バッファ（ZDB）モード、および LVDS 補正の 6 種類のクロック・フィード

バック・モードをサポートします。各モードは異なるクロック・ネットワークおよ

び遅延を補償しているため、クロックは異なる方法で揃えられます。アプリケー

ションに合わせて正しいフィードバック・モードを選択してください。

クロック・スイッチオーバークロック・スイッチオーバー機能により、PLL は 2 つの基準入力クロックを切り換

えることができます。この機能はクロック冗長性の目的で、あるいは前のクロック

が停止した場合に冗長クロックがオンになるシステムのようなデュアル・クロック・

ドメイン・アプリケーションに使用します。クロックがトグルしていないとき、ま

たはユーザー・コントロール信号（clkswitch）をベースにしている場合、デザイ

ンはクロック・スイッチオーバーを自動的に実行できます。

クロック・コントロール・ブロックグローバルおよびリージョナル・クロック・ネットワークごとに、専用のクロック・

コントロール・ブロックがあります。コントロール・ブロックは、以下の機能をサ

ポートしています。

■ クロック・ソースの選択（グローバル・クロックに対してはダイナミック選択）

■ グローバル・クロックのマルチプレキシング

■ クロックのパワーダウン（スタティックまたはダイナミック・クロック・イネー

ブルまたはディセーブル付き）

デザインで組み合わせロジックを使用せずに、異なるクロック入力信号またはパ

ワーダウン・クロック・ネットワークを選択して消費電力を低減する場合は、これ

らの機能を使用します。Arria II GX デバイスでは、クロック・イネーブル信号は PLL出力カウンタ・レベルではなく、クロック・ネットワーク・レベルでサポートされ

ているので、PLL が使用されていないときでもクロックをオフにすることができま

す。Quartus II ソフトウェアの設定を使用して、クロック・ソースをスタティックに

選択したり、マルチプレクサ選択入力をドライブする内部ロジックを使用して、ク

ロック・ソースをダイナミックに選択することができます。

82. 正しい PLL フィードバック補償モードを選択することを確認します。

83. クロックの選択とパワーダウンにクロック・コントロール・ブロックを使用します。




http://www.altera.co.jp/literature/ug/ug_altpll_j.pdf

デザイン・エントリ 37

f ALTCLKCTRL メガファンクションを使用したクロック・コントロール・ブロックの設

定方法については、「 Clock Control Block Megafunction User Guide (ALTCLKCTRL)」を参照


同時スイッチング・ノイズSSN は、同時に電圧レベルを変化させるピン（近接して）が多すぎると問題になり

ます。I/O およびクロック接続を計画するとき、以下のチェックリストの推奨事項を

検討してください。

使用可能な機能について詳しくは、31 ページの「Arria II GX の I/O 機能」を参照


デザイン・エントリ複雑な FPGA デザインの開発では、適切なデザイン手法およびコーディング・スタイ

ルが、デバイスのタイミング性能、ロジック使用率、およびシステムの信頼性にき

わめて大きな影響を与えます。また、メガファンクションと SOPC Builder を使用し

て、FPGA システムを設計することができます。さらに、デザインをプランと作成す

る間、デザインの生産性を向上させるために、階層およびチーム・ベース・デザイ

ンを計画します。

デザインの推奨事項同期デザインでは、クロック信号がすべてのイベントをトリガします。すべてのレ

ジスタのタイミング要件が満たされている限り、同期デザインはすべてのプロセス、

電圧、および温度（PVT）条件で、予測可能かつ信頼性の高い方法で動作します。同

期デザインでは、簡単に異なるデバイス・ファミリやスピード・グレードをター

ゲットにすることができます。

84. デザインを解析して、同時スイッチング・ノイズ問題が発生する可能性があるかどうか調べるます。

85. 可能であれば同時に電圧を切り換えるピン数を減らします。

86. スイッチング速度が高い I/O には、差動 I/O 規格、および低電圧規格を使用します。

87. スイッチング速度が高い I/O には低いドライブ強度を使用します。デフォルトのドライブ強度設定は、デザインで要求されるドライブ強度設定よりも高い場合があります。

88. 各バンク内の同時スイッチング出力ピン数を減らします。可能であれば、出力ピンを複数のバンクに分散させます。

89. バンク使用率が 100% を十分に下回っている場合は、スイッチング I/O をバンク全体に均等に分散させて領域内のアグレッサの数を減らして、SSN を低減します。

90. 同時にスイッチングするピンを SSN に敏感な入力ピンから分離します。

91. 重要なクロック・コントロール信号および非同期コントロール信号は、大きなスイッチング・バスから離して、グランド信号の近くに配置します。

92. PLL 電源ピンから 1 本または 2 本分離れた I/O ピンを、スイッチング速度が速い、またはドライブ強度が高いピンに使用しないようにします。

93. スタッガード出力遅延を使用して、出力信号を経時的にシフトするか、調整可能なスルー・レート設定を使用します。

94. 同期デザイン手法を使用します。クロック信号に注意してください。


http://www.altera.com/literature/ug/ug_altclock.pdf

38 デザイン・エントリ

その他のデザイン手法の問題としては、デバイスの伝播遅延への依存、不完全なタ

イミング解析、グリッチの可能性などがあります。

クロック信号は、デザインのタイミング精度、性能、および信頼性に大きな影響を

及ぼすので、特に注意してください。クロック信号に関連する問題は、デザインに

おいて機能上の問題およびタイミング問題を引き起こす可能性があります。良の

結果を得るために、専用クロック・ピンと専用クロック配線を使用します。クロッ

クの反転、逓倍、および分周には、デバイスの PLL を使用します。クロックの多重

化およびゲーティングには、組み合わせロジックの代わりに専用のクロック・コン

トロール・ブロック、または PLL クロック・スイッチオーバー機能を使用します。

18 ページの「PLL ボード・デザイン・ガイドライン」を参照してください。内部生

成クロック信号を使用する必要がある場合は、グリッチを低減するためにコント

ロール信号として使用される組み合わせロジックの出力をラッチします。例えば、

組み合わせロジックを使用してクロックを分周する場合、ディバイダ回路をクロッ

クするのに使用したクロック信号で終ステージをクロックします。

Quartus II ソフトウェアのデザイン・アシスタントは、デザイン・フローの早期にお

けるデザイン問題のチェックを可能にするデザイン・ルール・チェック・ツールで

す。デザイン・アシスタントは、デザインがアルテラ推奨のデザイン・ガイドライ

ンまたはデザイン・ルールを順守しているかどうかをチェックします。デザイン・

アシスタントを実行するには、Processing メニューで Start をポイントして、Start Design Assistant をクリックします。デザイン・アシスタントがコンパイル時に自動

的に実行されるように設定するには、Settings ダイアログ・ボックスで Run Design Assistant during compilation をオンにします。また、サードパーティの「リント」

ツールを使用してコーディング・スタイルをチェックすることもできます。

f デザインの推奨事項および Design Assistant の使用について詳しくは、「Quartus II ハン

ドブック」の「Design Recommendations for Altera Devices and the Quartus II Design Assistant 」の章を参照してください。業界紙を参照して、複数のクロック・デザイ

ンに関する詳しい情報を入手することもできます。適切な解析については、　　　　

「 Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs」を参


メガファンクションの使用アルテラは、アルテラのデバイス・アーキテクチャ用に適化された、パラメータ

化可能なメガファンクションを提供しています。独自のロジック・コード作成の代わ

りにメガファンクションを使用することで、デザインの作業時間を節約することが

できます。さらに、アルテラが提供するメガファンクションは、より効果的なロジッ

クの合成およびデバイスの実装を提供する場合もあります。メガファンクションの

サイズを拡大 / 縮小し、パラメータでさまざまなオプションを設定することができま

す。メガファンクションには、LPM（Library of Parameterized Modules）メガファンク

ションおよびアルテラ・デバイス特有のメガファンクションが含まれます。2 ページ

の「IP の選択」で説明したように、アルテラおよびサードパーティの IP およびリ

ファレンス・デザインを活用して、デザイン時間を節約することもできます。

95. デザインの信頼性をチェックするために Quartus II Design Assistant を使用します。




http://www.sunburst-design.com/papers/CummingsSNUG2001SJ_AsyncClk.pdf


Quartus II MegaWizard Plug-In Manager は、メガファンクションをカスタマイズするた

めのユーザー・インタフェースを備えています。すべてのポートとパラメータを正

しく設定するために、MegaWizard Plug-In Manager を使用してメガファンクションの

パラメータを構築または変更する必要があります。

f メガファンクションについて詳しくは、Quartus II Help またはアルテラ・ウェブサイ

トの「オンライン資料 : ユーザーガイド」ページのメガファンクション・ユーザー

ガイドを参照してください。

推奨される HDLコーディング構文HDL コーディング・スタイルは、プログラマブル・ロジック・デザインの結果の品

質（QoR）に大きな影響を与える可能性があります。適な合成結果が得られるよう

に、アルテラの推奨コーディング・スタイルを使用してください。メモリ・ファン

クションおよびデジタル・システム処理（DSP）ファンクションを設計する場合、デ

バイスのアーキテクチャを理解すれば、専用のロジック・ブロックのサイズやコン

フィギュレーションを活用できます。

f 具体的な HDL コーディング例と推奨事項については、「Quartus II ハンドブック」の　「推奨される HDL コーディング構文」の章を参照してください。その他のツール特

有のガイドラインについては、合成ツールのドキュメントを参照してください。

Quartus II ソフトウェアでは、テキスト・エディタの右クリック・メニューから選択

できる Language Templates の HDL の例を使用できます。

レジスタ・パワーアップ・レベルとコントロール信号Arria II GX デバイスはオプションのチップ・ワイドのリセットをサポートしており、

このリセットによってメモリ・ブロックのレジスタを含む（ただし、メモリ内容そ

のものは含まない）、デバイスのすべてのレジスタのクリアをすべて無効にすること

ができます。この DEV_CLRn ピンが Low にドライブされると、すべてのレジスタが

クリアされ 0 にリセットされます。以下のパラグラフでは、合成により NOT-gate push-back と呼ばれる適化が実行され、その場合に影響を受けたレジスタは

DEV_CLRnがLowにドライブされるときに高値にプリセットされているかのように振

舞うときの状況について説明します。DEV_CLRn ピンが High にドライブされると、

すべてのレジスタはプログラムされたとおりに動作します。このチップ・ワイドの

リセットを使用するには、デザインをコンパイルする前に、Device & Pin Options ダ

イアログ・ボックスの General タブで Quartus II ソフトウェアの Enable device-wide reset (DEV_CLRn) をオンにします。

96. MegaWizard Plug-In Manager でメガファンクションを使用します。

97. 特にメモリおよび DSP ブロックなどのデバイス専用ロジックを推測する場合は、推奨コーディング・スタイルに従います。

98. 必要に応じて、すべてのレジスタをクリアするためにチップ・ワイド・リセットを使用します。


http://www.altera.co.jp/literature/lit-ip.jsp



Arria II GX の各ロジック・アレイ・ブロック（LAB）には、各 ALM に対するレジス

タ・コントロール信号をドライブするための専用ロジックも内蔵されています。こ

のコントロール信号には、2 本のクロック、3 本のクロック・イネーブル、および 2本の非同期クリアが含まれます。LAB 内で信号が共有されるため、レジスタ・コン

トロール信号によりレジスタを LAB 内に実装する方法が制限されます。コントロー

ル信号がデバイス・アーキテクチャ内の専用コントロール信号を使用することが重

要です。したがって、場合によっては、デザインで使用する異なるコントロール信

号の数を制限する必要があります。

f LAB および ALM アーキテクチャについて詳しくは、「Arria II GX デバイス・ハンドブッ

ク」の「 Logic Array Blocks and Adaptive Logic Modules in Arria II GX Devices」の章を参照


リセットがアサートされたときにコントロール信号を使用できない場合は、通常非

同期リセットを使用してロジックをリセットします。推奨されるリセット・アーキ

テクチャでは、リセット信号を非同期でアサートし、かつ同期してディアサートす

ることができます。リセット信号のソースは、グローバル配線リソースに直接接続

できるレジスタの非同期ポートに接続されます。同期ディアサーションにより、す

べてのステート・マシンとレジスタを同時に起動することができます。同期ディア

サーションは、フリップ・フロップのアクティブ・クロック・エッジまたはその付

近で非同期リセット信号がリリースされて、フリップ・フロップの出力が準安定の

不定状態になる可能性も回避します。

f 業界紙を参照して、リセット・デザインに関する詳しい情報を入手することができ

ます。リセット・アーキテクチャの適切な解析を行うには、「 Asynchronous & Synchronous Reset Design Techniques - Part Deux」を参照してください。

Quartus II の合成は、デフォルトにより Power-Up Dont Care と呼ばれるロジック・オ

プションをイネーブルします。このオプションでは、デザインがデバイス・アーキ

テクチャのパワーアップ状態に依存しないとみなして、ソフトウェアが High にス

タックしたレジスタを削除することができます。他の合成ツールが同様の仮定を使

用することもあります。

設計者は通常デザインには、必ずしもパワーアップ時ではなく、リセット後にすべ

てのレジスタを適切な値に強制する明示的なリセット信号を使用します。非同期リ

セットによってボードが安全な状態で動作できるようデザインを作成できます。そ

の後で、リセットをアクティブにしてデザインを立ち上げることができます。こう

すれば、デバイスのパワーアップ状態に依存する必要はありません。

デザインに特定のパワーアップ条件を強制する合は、合成ツールで使用可能な合成

オプションを使用します。Quartus II の合成では、Assignment Editor で、またはソー

ス・コードの altera_attribute アサインメントにより、Tcl アサインメントで

Power-Up Level ロジック・オプションを適用することができます。

合成ツールによっては、ソース・コードでラッチされた信号のデフォルト値または

初期値を読み出し、この動作をデバイスに実装することも可能です。例えば、

Quartus II 合成機能は、レジスタにラッチされた信号の HDL デフォルト値および初期

値を Power-Up Level 設定に変換します。このようにすれば、合成された動作は、機能

シミュレーション中に HDL コードのパワーアップ状態に適合します。

f Power-Up Level オプションおよび altera_attributeアサインメントについては、

「Quartus II ハンドブック Volume 1」の「 Quartus II インテグレーテッド・シンセシス」の章で説明されています。



http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf

http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf



デバイス・コア内のレジスタは、物理的なデバイス・アーキテクチャにおいて常に

Low（0）ロジック・レベルでパワーアップします。High のパワーアップ・レベルす

なわち 0 以外のリセット値（プリセット信号と呼ばれる場合が多い）を指定した場

合、合成ツールは通常、レジスタで使用可能なクリア信号を使用し、NOT-gate push-back と呼ぶ適化を実行します。NOT-gate push back は、レジスタの入力および

出力にインバータを追加します。レジスタのハードウェアは実際にパワーアップし

て Low にリセットされますが、レジスタ出力は反転するので、すべてのディスティ

ネーションで得られる結果は High のロジック値になります。合成で NOT-gate push back 適化が実行された場合、レジスタはリセット状態またはパワーアップ状態で

の High（1）ロジック・レベルのように動作します。通常のデータ・パスでは信号が

2 回反転するので、通常のレジスタ動作が影響を受けることはありません。この適

化はデザインのフィッティングまたは性能に悪影響を与えませんが、オンチップ検

証中にレジスタからタップを取り出す場合、またはシミュレーション中にそれを表

示する場合は、正しい値が得られるよう、出力の反転後に信号をチェックする必要

があることに留意してください。

Low にリセットされたレジスタに対して High のパワーアップ・レベルを割り当てた

場合、または High にプリセットされたレジスタに対して低いパワーアップ・レベル

を割り当てた場合、合成ツールは NOT-gate push back 適化手法を使用することがで

きず、パワーアップ条件を無視する可能性があります。

リセット信号とプリセット信号を同じレジスタに実装するために、合成ツールは、

レジスタへの異なるパス間で遅延が異なるためグリッチを発生しやすいロジックと

ラッチでコントロールをエミュレートします。また、これらのレジスタに対するパ

ワーアップ値は未定義です。

SOPC BuilderSOPC Builder は、プロセッサ、ペリフェラル、およびメモリで構成されるシステムを

作成するための強力なシステム開発ツールです。SOPC Builder により、従来の手動に

よる統合手法を使用する場合よりもはるかに短い時間で、完全な

System-On-a-Programmable-Chip（SOPC）を定義および生成できます。SOPC Builder を使用し、GUI でシステム・コンポーネントを指定すると、SOPC Builder は自動的にイ

ンタコネクト・ロジックを生成します。SOPC Builder は、システムのすべてのコン

ポーネントを定義する HDL ファイルと、すべてのコンポーネントをまとめて接続す

るトップ・レベルの HDL デザイン・ファイルを出力します。

SOPC Builder は、一般に Nios II プロセッサをベースとするシステムを作成するための

ツールとして使用されます。ただし、SOPC Builder は、プロセッサの有無に関係なく

任意の SOPC デザインを作成するための汎用ツールです。SOPC Builder コンポーネン

トは、コンポーネントの物理的接続に Avalon インタフェースを使用しており、ユー

ザーは SOPC Builder を使用して Avalon インタフェースを備えた任意の論理デバイス

（オンチップまたはオフチップ）を接続できます。Avalon Memory-Mapped インタ

フェースではアドレス・マップド・リード / ライト・プロトコルが使用されており、

これによりマスタ・コンポーネントを接続するための柔軟なトポロジーで任意のス

レーブ・コンポーネントを読み書きできます。Avalon Streaming インタフェースは、

ソース・ポートとシンク・ポートを使ってデータを送受信するストリーミング・コ

ンポーネント間のポイント・ツー・ポイント接続を可能にする高速、双方向システ

ム・インタコネクトです。

99. レジスタ・パワーアップおよびコントロール信号に使用できるリソースを検討します。リセット信号とプリセット信号の両方を 1 個のレジスタに適用しません。



f Avalon インタフェースについて詳しくは、「 Avalon Interface Specifications」のマニュア

ルを参照してください。

SOPC Builder は、ハードウェア生成ツールとしての役割に加え、システム・シミュ

レーションおよびエンベデッド・ソフトウェア作成の出発点としての役割も果たし

ます。SOPC Builder は、ソフトウェアを簡単に記述できるようにする機能、およびシ

ステム・シミュレーションを高速化する機能を提供します。

f 生産性の向上のための SOPC Builder の使用については、「Quartus II ハンドブック Volume 4」の「 SOPC Builder」の章を参照してください。

階層およびチーム・ベース・デザインの計画Quartus II のインクリメンタル・コンパイル機能は、デザインのロジックを変更した

場合、変更されていないロジックの結果と性能を維持するため、ユーザーはより多

くのデザインの繰り返しを実行し、より効率的にタイミング・クロージャを達成す

ることができます。インクリメンタル・コンパイル・フローでは、システム開発者

は大規模なデザインを個別に設計可能な小さなパーティションに分割します。チー

ム・デザイン環境では、チーム・メンバが個々にパーティションで作業を行うこと

ができるため、デザイン・プロセスが簡素化され、コンパイル時間が短縮されます。

デザインを分割することはオプションですが、ここれらの利点は大規模な Arria II GXデザインにとって重要です。

Quartus II インクリメンタル・コンパイルでのコンパイル時間の節約と性能の維持を

活用する場合は、デザイン・サイクルの初からインクリメンタル・コンパイル・

フローを計画します。適切な分割とフロアプラン・デザインは、低いレベルのデザ

イン・ブロックがトップ・レベルのデザイン要件を満たすのに役立ち、トップ・レ

ベル・デザインの統合とタイミングの検証に費やされる時間を短縮します。

f Quartus II ソフトウェアでのインクリメンタル・コンパイル・フローの使用について

詳しくは、「Quartus II ハンドブック Volume 1」の「階層およびチーム・ベース・デザインのための Quartus II インクリメンタル・コンパイル」の章を参照してくださ

い。

デザイン・パーティションの計画FPGA のデザインを分割するには、パーティションが統合されたときに良の結果が

得られるよう、また各パーティションがデバイス内の他のパーティションに対して

適切に配置されるように計画する必要があります。

デザイン・パーティションを作成して全体的な結果の品質を改善するには、アルテ

ラの推奨事項を順守してください。例えば、パーティションの I/O 境界をレジスタで

受けることにより、クリティカル・タイミング・パスを個別に適化可能な 1 つの

パーティション内に維持できます。デザイン・パーティションが指定された場合は、

Incremental Compilation Advisor を使用して、パーティションがアルテラの推奨事項を

確実に満たすようにします。

それぞれのデザイン・ブロックが個別のファイルで定義されるように、ソースコー

ドを計画してください。これで、ソフトウェアは個別に自動的に各ブロックへの変化

を検出できます。サードパーティ合成ツールを使用する場合は、合成ツールでデザ

イン・パーティションごとに個別の Verilog Quartus Mapping（.vqm）または EDIF（.edf）ネットリストを作成します。必要に応じて、合成ツール内で個別にプロジェ

100. システム・デザインおよびプロセッサ・デザインに SOPC Builder を活用します。




http://www.altera.com/literature/manual/mnl_avalon_spec.pdf

http://www.altera.com/literature/hb/qts/qts_qii5v4.pdf


クトを作成して、ツールが各パーティションを個々に合成し、個別の出力ネットリ

スト・ファイルを生成するようにします。Quartus II インクリメンタル・コンパイル

のサポートについては、合成ツールのドキュメントを参照してください。分割する

ときにより多くの柔軟性を提供するように、デザインに階層を使用します。階層ツ

リーから外れたデザイン・ロジックをデザインロジックを維持します：つまり階層

のトップ・レベルのほとんどのロジックが必要であり、下位デザイン・ブロックが

ロジックを含んでいます。

f デザイン・パーティションの作成について詳しくは、「Quartus II ハンドブック Volume 1」の「 Best Practices for Incremental Compilation Partitions and Floorplan Assignments 」を


ボトムアップおよびチーム・ベース・フローにおける計画ボトムアップ・デザイン・フローでは、システム開発者が下位レベルのブロックの

設計者に対して、各パーティションが適切なデバイス・リソースを使用するように

指導することが重要です。デザインが個別に開発されるため、各下位レベルの設計

者は、全体的なデザインまたは各自のパーティションが他のパーティションとどの

ように接続されるのかについて情報を持っていません。このような情報の欠如は、

システム統合時に問題を引き起こす可能性があります。下位レベル・パーティショ

ンの設計者がデザインに着手する前に、ピン位置、物理的制約、およびタイミング

要求を含むトップ・レベル・プロジェクト情報を設計者に伝達する必要があります。

システム開発者は、トップ・レベルでデザイン・パーティションを計画し、

Quartus II インクリメンタル・コンパイルを使用して、自動的に生成されたスクリプ

トを介して下位レベルの設計者に情報を伝達することができます。Quartus II ソフト

ウェアの Generate bottom-up design partition scripts オプションは、トップ・レベル・

プロジェクト情報の下位レベル・モジュールへの転送プロセスを自動化します。こ

のソフトウェアには、トップ・レベル・デザインでプロジェクト情報を管理するた

めの、プロジェクト・マネージャ・インタフェースが備わっています。

デザイン・フロアプランの作成インクリメンタル・コンパイルをフルに活用するために、デザイン・フロアプラン

を作成してデザイン・パーティション間の競合を回避し、各パーティションが他の

パーティションに対して適切に配置されるようにすることができます。各パーティ

ションに対して異なるロケーション・アサインメントを作成した場合、ロケーショ

ンの競合は発生しません。また、デザイン・フロアプランは、ほとんどのリソース

が使用済みであるデバイス・エリアで、Fitter にデザインの一部を配置または再配置

するよう指示する状況を回避するのに役立ちます。フロアプラン・アサインメント

は、トップダウン手法におけるタイミング・クリティカルなパーティションに推薦

されます。

101. インクリメンタル・コンパイル実行のためにソースコードを設定し、またデザインを分割し、デザイン・フローの早期段階でプランするという推奨事項に従います。

102. 特にチーム・ベース・フローで、高の結果を達成するためにパーティション間でタイミング・バジェットの作成とリソース・バランシングを実行します。

103. デザイン・フローに必要な場合、インクリメンタル・コンパイル・パーティションのためのデザイン・フロアプランを作成します。



44 デザインの実装、解析、最適化、および検証

Quartus II Chip Planner を使用して、各デザイン・パーティションに対する LogicLock領域アサインメントを使用したデザイン・フロアプランを作成することができます。

トップ・レベル・デザインの基本的なデザインの枠組みがあれば、領域間の接続を

表示し、チップ上のフィジカル・タイミング遅延を見積もり、デザイン・フロアプ

ランで領域を移動させることができます。完全なデザインをコンパイル済みの場合

は、ロジック配置を表示し、配線が密集する領域を特定してフロアプラン・アサイ

ンメントを改善することもできます。

f デザイン・パーティションの作成について詳しくは、「Quartus II ハンドブック Volume 1」の「 Best Practices for Incremental Compilation Partitions and Floorplan Assignments」を

参照してください。デザイン・フロアプランでの配置アサインメントの作成につい

て詳しくは、「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解析および適化」の章を参照してください。

デザインの実装、解析、最適化、および検証デザインのソース・コードを作成し、デバイスの選択およびタイミング要求を含む

制約を適用した後、合成ツールでコードを処理し、それをデバイス・アーキテク

チャのエレメントにマップします。次に、Quartus II Fitter は、配置配線を実行して、

特定のデバイス・リソース内にデザイン・エレメントを実装します。必要に応じて、

Quartus II ソフトウェアを使用して、デザインのリソース使用率を適化してタイミ

ング・クロージャを達成し、変更されていないデザイン・ブロックの性能を維持し、

コンパイル時間を短縮して将来の繰返しに備えることができます。また、シミュ

レーションまたはフォーマル検証によってデザインの機能性を検証することもでき

ます。この項では、コンパイル・フローのこれらのステージに関するガイドライン

を提供します。

合成ツールの選択Quartus II ソフトウェアは、アルテラ・ハードウェア記述言語（AHDL）や回路図によ

るデザイン入力だけでなく、Verilog HDL および VHDL も完全にサポートする、高度な

使いやすい合成機能を備えています。また、業界をリードするサードパーティ EDA合成ツールを使用して、Verilog または VHDL デザインを合成し、次に結果として得ら

れる出力ネットリスト・ファイルを Quartus II ソフトウェアでコンパイルすることも

できます。New Project Wizard または Settings ダイアログ・ボックスの EDA Tools Settings ページで任意のサードパーティ合成ツールを指定して、合成ネットリストに

適した Library Mapping ファイルを使用します。

ツール・ベンダは絶えず新機能を追加し、ツールの問題を修正し、アルテラ・デバ

イスに対する性能を向上させているため、新バージョンのサードパーティ合成

ツールを使用するようにしてください。

合成ツールが異なると、得られる結果が異なる可能性があります。アプリケーショ

ンに対して高の性能を発揮するツールを選択したい場合は、アプリケーションお

よびコーディング・スタイルに対応した標準的なデザインを合成し、結果を比較す

ることによってツールを実験することができます。正確なタイミング解析およびロ

ジック使用率の結果を得るために、必ず Quartus II ソフトウェアで配置配線を実行し

てください。

104. サードパーティ合成ツールを指定し、サポートされている正しいバージョンを使用します。






デザインの実装、解析、最適化、および検証 45

合成ツールによっては、Quartus II プロジェクトを作成し、EDA ツールの設定、デバ

イスの選択、および合成プロジェクトで指定したタイミング要求などの制約を渡す

機能を提供するものもあります。配置配線のために Quartus II プロジェクトを設定す

るときに、この機能を使用して時間を節約することができます。

f サポートされている合成ツールについて詳しくは、「Quartus II ハンドブック Volume 1」の「 Section III. Synthesis」セクションの該当する章を参照してください。

Quartus II リリース・ノートには、Quartus II ソフトウェアの当該バージョンで正式に

サポートされている各合成ツールのバージョンが記載されています。

デバイスのリソース使用率レポートQuartus II ソフトウェアのコンパイル後、デバイスのリソース使用率情報に目を通し

て、将来ロジックを追加したり、その他のデザインの変更を行うことにより、

フィッティングに支障を来す恐れがあるか否かを判断します。コンパイルの結果、

no-fit エラーが生じた場合、リソース使用率情報は、デザインのフィッティングの問

題の解析を可能にするために重要です。

リソース使用率決定するために、既存の接続またはロジックの使用により使用不可

能なリソースの見積りを含めた総ロジック使用率を示す「Compilation Report」の

「Flow Summary」セクションを参照してください。

ALM と使用する FPGA に関しては、ロジック使用率が低いデバイスの ALM 使用率が

考えられる低の ALM 使用率であるわけではありません。また、ほぼ 100% とレ

ポートされたデザインでも、スペースが残されており、追加のロジックを収容でき

る場合もあります。フィッタは、ロジックを 1 個の ALM 内に配置できる場合でも、

異なる ALM 内の ALUT を使用し、それにより良のタイミングおよび配線性の結果

を達成することができます。これらの結果が達成される場合、ロジックがデバイス

全体に分散されている場合があります。デバイスの使用率が高くなると、フィッタ

は 1 個の ALM 内に一緒に配置できるロジックを自動的にサーチします。39 ページの

「レジスタ・パワーアップ・レベルとコントロール信号」で説明されるように、他の

要素は、デザインに使用される異なる制御信号の数を含むロジック・フィッティン

グに影響できます。

Compilation レポートの Fitter セクションの Resource Section の下にあるレポートを表

示すると、詳細なリソース情報を入手できます。Fitter Resource Usage Summary レポートは、ロジック使用率情報を分析し、完全に使用されている ALM および部分的

に使用されている ALM の数を表示し、各タイプのメモリ・ブロック内のビット数を

含むその他のリソース情報を提供します。また、コンパイル中に実行された一部の

適化について説明するレポートもあります。例えば、Quartus II の統合合成機能を

使用している場合、Analysis & Synthesis セクションの Optimization Results フォルダの

下にあるレポートは、合成中に削除されたレジスタを含む情報について説明します。このレポートは、部分的に完成したデザインについてデバイスのリソース使用率を

見積る際に、デザインの他の部分との接続の欠落が原因でレジスタが削除されてい

ないことを確認するのに使用します。

105. コンパイル後にリソース利用に関するレポートを確認します。




Quartus II メッセージコンパイル・フローの各ステージで、情報メモ、ワーニング、クリティカル・ワー

ニングを含むメッセージが生成されます。これらのメッセージに目を通して、デザ

インの問題がないかチェックします。あらゆるワーニング・メッセージの意味を確

実に理解し、必要に応じてデザインまたは設定を変更してください。Quartus II のユーザー・インタフェースでは、メッセージ・ウィンドウのタブを使用して特定の

タイプのメッセージのみを見ることができ、ユーザーは、あるメッセージがユー

ザーからのアクションを必要としないと判断した場合、そのメッセージを抑制する

ことができます。

f メッセージおよびメッセージの抑制について詳しくは、「Quartus II ハンドブック Volume 2」の「 Quartus II プロジェクトのマネージング」の章を参照してください。

タイミング制約およびタイミング解析FPGA デザイン・フローでは、正確なタイミング制約により、タイミング・ドリブ

ン・シンセシス・ソフトウェアと配置配線ソフトウェアは適な結果を得ることが

できます。タイミング制約は、デザインが確実にタイミング要求、すなわちデバイ

スが正しく動作するために満足されなければならない実際のデザイン要件を満足す

るために重要です。Quartus II ソフトウェアは、スピード・グレードごとに異なるタ

イミング・モデルを使用して、デザインを適化および解析するので、正しいス

ピード・グレードのためにタイミング解析を実行する必要があります。終的なプ

ログラム済みのデバイスは、タイミング・パスが十分に解析および検証されて要件

が満足されない限り、予測と異なる動作をする可能性があります。

Quartus II ソフトウェアには、デザインのすべてのロジックのタイミング性能を検証

する強力な ASIC スタイルのタイミング解析ツールである TimeQuest タイミング・ア

ナライザが含まれています。TimeQuest タイミング・アナライザは、業界標準の

Synopsys Design Constraints（SDC）フォーマットのタイミング制約をサポートし、イ

ンタラクティブなタイミング・レポート付きの使いやすい GUI を備えています。

TimeQuest タイミング・アナライザは、高速ソース・シンクロナス・インタフェース

およびクロック多重化デザイン構造を制約するのに理想的です。（Quartus II ソフト

ウェアには、レガシー・デザイン用に、異なるデザイン制約とレポートを使用する

クラシック・タイミング・アナライザも含まれています。Arria II GX デザインには、

TimeQuest タイミング・アナライザを使用します。）

このソフトウェアは、業界標準の Synopsys 社の PrimeTime ソフトウェアでのスタ

ティック・タイミング解析もサポートします。New Project Wizard または Settings ダイ

アログ・ボックスの EDA Tools Settings ページでツールを指定して、必要なタイミン

グネットリストを生成します。

包括的なスタティック・タイミング解析には、レジスタ間パス、I/O パス、および非

同期リセット・パスの解析が含まれます。デザイン内のすべてのクロックの周波数

と関係を指定することが重要です。外部デバイスまたは外部ボードのタイミング・

パラメータを指定するには、入力および出力遅延制約を使用します。システムの意

図が正確に反映されるように、外部インタフェース用コンポーネントに対する正確

なタイミング要求を指定します。タイミング・アナライザは、システム全体に対し

てスタティック・タイミング解析を実行し、データ要求時間、データ到達時間、お

よびクロック到達時間を使用して、回路性能を検証し、発生する可能性があるタイ

ミング違反を検出します。タイミング・アナライザは、デザインが正しく機能する

ために満足する必要があるタイミング関係を決定します。

106. すべての Quartus II Messages、特にワーニング・メッセージを確認します。




report_datasheetコマンドを使用して、デザイン全体の I/O タイミング特性を要約

したデータシート・レポートを生成することができます。

f タイミング解析について詳しくは、「Quartus II ハンドブック Volume 3」の「 Quartus II TimeQuest タイミング・アナライザ」および「Synopsys PrimeTime Support」の章を参


推奨されるタイミング最適化およびタイミング解析のアサインメントこの項で説明するアサインメントと設定は、どのデザインでもデフォルトではソフ

トウェアでオンになりませんが、Arria II GX デバイスのデザインのように大規模なデ

ザインにとって重要です。

このオプションがオンのときは、デザインは Fast Timing プロセス・コーナおよび動

作条件、そして Slow Timing コーナにおけるタイミング要求を満足するように適化

されます。したがって、このオプションをオンにすると、プロセス、温度、および

電圧のばらつきに対してより堅牢なデザイン実装を作成するのに役立ちます。

このオプションは、TimeQuest タイミング・アナライザにデザインを解析し、低速お

よび高速コーナーについてのスラック・レポートを生成するよう指示します。

TimeQuest タイミング・アナライザ .sdc 制約ファイルでは、デザインに適用可能であ

れば、以下の推奨される制約を使用してください。

107. すべてのクロック信号および I/O 遅延を含めて、タイミング制約が完全かつ正確であることを確認します。

108. コンパイル後に TimeQuest タイミング・アナライザ・レポートを調べて、タイミング違反がないことを確認します。

109. Arria II GX デバイスにデータが提供されるときに、入力 I/O タイムに違反していないことを確認します。

110. Settings ダイアログ・ボックスの Fitter Settings ページで、Optimize fast-corner timing をオンにします。

111.Settings ダイアログ・ボックスの Timing Analysis Settings の Enable multicorner timing analysis をオンにするか、--multicornerコマンド・ライン・オプションを使用します。

112. create_clock、create_generated_clockを使用して、デザインのすべてのクロックの周波数と関係を指定します。

113. set_input_delay、set_output_delayを使用して、外部デバイスまたは外部ボードのタイミング・パラメータを指定します。

114.derive_pll_clocksを使用して、PLL メガファンクションでの設定に従って、すべての PLL 出力に対して生成されるクロックを作成します。LVDS トランスミッタまたはレシーバのパラレル変換係数に対して、マルチサイクル関係を指定します。

115. derive_clock_uncertaintyを使用して、インター・クロック、イントラ・クロック、および I/O インタフェースの不確実性を自動的に適用します。

116. check_timingを使用して、制約の欠落を含め、デザインまたは適用された制約に関する問題に関するレポートを生成します。






面積およびタイミングの最適化この項では、面積（またはリソース使用率）およびタイミング性能の適化を支援

するために Quartus II ソフトウェアで提供される機能のいくつかを重点的に説明しま

す。タイミング解析でデザイン要件に適合しなかったことがレポートされた場合は、

タイミング・クロージャを達成するように、デザインまたは設定を変更して、デザ

インを再コンパイルする必要があります。コンパイルの結果に no-fit メッセージが生

成された場合は、配置配線を成功させるために変更を行う必要があります。

f 追加の適化機能については、「Quartus II ハンドブック Volume 2」の「面積 & タイミングの適化」の章を参照してください。

Early Timing Estimation 機能を使用して、ソフトウェアが完全な配置配線を実行する前

に、デザインのタイミング結果を見積もることができます。解析と合成を実行した

後、Processing メニューで Start をポイントして、Start Early Timing Estimate をクリッ

クして、初のコンパイル結果を生成します。この機能を使用すると、フル・コン

パイルを実行した場合よりもタイミングの見積もり速度が大 45% 速くなります。

フィットは完全には適化されず、配線もされません。したがって、タイミング解

析レポートは見積もりにすぎません。見積もられた遅延は、終的なタイミング結

果と比較した場合、平均でフル・コンパイルで達成される遅延の 11% 以内です。

フィジカル・シンセシス適化によって、ネットリストに対して配置固有の変更が

行われ、特定のアルテラ・デバイスの結果が改善されます。Physical synthesis for performance オプションまたは Physical synthesis for fitting オプションを指定すること

ができます。これらのオプションを指定すると通常、コンパイル時間は大幅に増え

ますが、プッシュボタン適化によって結果の品質が大きく改善されます。これら

のオプションをオンにした場合は、デザインの結果が改善されたことを確認してく

ださい。デザインのタイミング要求を満足するのにこれらのオプションが必要ない

場合は、これらをオフにしてコンパイル時間を短縮します。

f 詳しくは、「Quartus II ハンドブック Volume 2」の「ネットリストおよびフィジカル・シンセシスの適化」の章を参照してください。

Design Space Explorer（DSE）は、デザインに適な Quartus II ソフトウェア設定の集

合を検索するプロセスを自動化するユーティリティです。Exploration Settings の下に

ある Search for Best Performance および Search for Best Area オプションでは、複数の

コンパイルと併せて、デザインの性能または面積の改善を目標とする定義済み

Exploration Space を使用します。さらに、DSE ウィンドウの Advanced タブを使用し

て、Optimization Goal を Optimize for Speed または Optimize for Area に設定することも

できます。消費電力の適化に関心がある場合は、52 ページの「消費電力の適化」


f 詳細は、「Quartus II ハンドブック Volume 2」の「面積 & タイミングの適化」の章を


117. フル・コンパイル実行前にタイミングの見積もりが必要な場合は、Early Timing Estimationを実行します。








Optimization Advisor は、デザインを適化する設定を作成するためのガイドを提供し

ます。Tools メニューで Advisors をポイントし、Resource Optimization Advisor または

Timing Optimization Advisor をクリックします。オプションを評価し、要件にも適し

た設定を選択します。

性能の維持およびコンパイル時間の短縮インクリメンタル・コンパイル機能を使用して、デザインの変更されていない部分

を維持し、タイミング性能を維持すると共に、より効率的にタイミング・クロー

ジャに達成することができます。インクリメンタル・コンパイル機能を使ってデザ

インを変更するときは、デザインのイタレーション時間を平均 60% 短縮できます。

ガイドラインおよび参考文献については、42 ページの「階層およびチーム・ベー

ス・デザインの計画」を参照してください。

デザインをコンパイルするのに複数のプロセッサを使用できる場合、Quartus II ソフ

トウェアは、複数のアルゴリズムをパラレルに実行して、複数のプロセッサを活用

しながらコンパイル時間を短縮することができます。Quartus II のコンパイルに使用

可能なプロセッサの数を設定するには、Settings ダイアログ・ボックスの Compilation Process Settings ページで、Maximum processors allows for parallel compilation を指定し

ます。デフォルトで、このオプションが Use all available processors に設定され、パ

ラレル・コンパイルはデフォルトでオンになります。

Compilation Time Advisor は、デザインのコンパイル時間を短縮する設定を作成するた

めのガイドを提供します。Tools メニューで Advisors をポイントし、Compilation Time Advisor をクリックします。これらの手法のいくつかを使ってコンパイル時間を短縮

すると、結果の総合的な品質が低下する可能性があります。



シミュレーションQuartus II ソフトウェアは、機能シミュレーションとゲート・レベルのタイミング・

シミュレーションの両方をサポートします。デザイン・フローの初めに機能シミュ

レーションを実行して、各デザイン・ブロックのデザイン機能性または論理動作を

チェックします。デザインを完全にコンパイルする必要はなく、タイミング情報が

含まれていない機能シミュレーション・ネットリストを生成することができます。

118. タイミング・クロージャを達成したり、リソース利用を改善するために Quartus II の適化機能を使用します。

119. Timing and Area Optimization Advisors を使用して適な設定を提案します。

120. デザインで変更されていないブロックの性能を保持し、コンパイル時間を短縮するためにインクリメンタル・コンパイルを使用します。

121. コンパイルに複数のプロセッサを使用できる場合は、パラレル・コンパイルを設定します。

122. Compilation Time Advisor を使用してコンパイル時間を短縮する設定を提案します。




タイミング・シミュレーションは、TimeQuest タイミング・アナライザで生成され

た、異なるデバイス・ブロックの遅延や配置配線情報を含むタイミング・ネットリ

ストを使用します。デザインがターゲット・デバイスで確実に動作するように、デ

ザイン・フローの後にトップ・レベル・デザインに対してタイミング・シミュ

レーションを実行することができます。

アルテラは、ModelSim-Altera シミュレータを提供しています。これにより、先端

のテストベンチ機能およびその他の機能を活用することができます。また、

Quartus II EDA Netlist Writer は、Synopsys 社の VCS、Cadence 社の NC-Sim や社 Aldec のActive-HDL などのその他のサードパーティ・シミュレーション・ツールをサポートす

るために、タイミング・ネットリスト・ファイルを生成できます。Settings ダイアロ

グ・ボックスの EDA Tools Settings ページでシミュレーション・ツールを指定して、

適切な出力シミュレーション・ネットリストを生成します。

サードパーティ製シミュレーション・ツールを使用する場合は、Quartus II バージョ

ンでサポートされているソフトウェア・バージョンを使用してください。Quartus IIリリース・ノートには、Quartus II ソフトウェアの特定のバージョンで正式にサポー

トされている各シミュレーション・ツールのバージョンが記載されています。ライ

ブラリはバージョンによって異なることがあり、使用するシミュレーション・ネッ

トリストとの間に不一致が生じる可能性があるため、使用中の Quartus II ソフトウェ

アに付属しているモデル・ライブラリを使用してください。Processing メニューの

Start をポイントして、Start Testbench Template Writer をクリックして、テストベンチ

を作成します。

f シミュレーション・ツールのフローについて詳しくは、「Quartus II ハンドブック Volume 3」の「 Simulation」セクションの該当する章を参照してください。

フォーマル検証Quartus II ソフトウェアは、フォーマル検証フローをサポートしています。必要とす

るフォーマル検証フローがデザインおよびデザインのコンパイル・ステージに影響

を及ぼすか否かについて検討してください。

フォーマル検証フローを使用すると、レジスタのリタイミングなどの特定のロジッ

ク適化をオフにし、階層ブロックが強制的に維持され、それによって適化が制

約されるので、性能結果に影響を及ぼす可能性があります。フォーマル検証ではメ

モリ・ブロックをブラック・ボックスとして扱います。したがって、メモリを別の

階層ブロックに保持して、他のロジックが検証のためにブラック・ボックスに取り

込まれないようにすることが良の策です。デザインが制限されるその他の制約も

ある：詳しくは、ドキュメントを参照してください。デザインにフォーマル検証が

重要な場合は、デザイン・フローの初期段階で制限と制約を計画する方が、後半で

変更を行うよりも簡単です。

123. サードパーティ・シミュレーション・ツールを指定し、サポートされている正しいバージョンとシミュレーション・モデルを使用します。




Quartus II リリース・ノートには、Quartus II ソフトウェアの特定のバージョンで正式

にサポートされている各フォーマル検証ツールのバージョンが記載されています。

Settings ダイアログ・ボックスの EDA Tools Settings ページでフォーマル検証ツールを

指定して、適切な出力ネットリストを生成します。

f フォーマル検証のフローについて詳しくは、「Quartus II ハンドブック Volume 3」の　

「 Formal Verification 」セクションを参照してください。

電力解析デザインの完成前に、6 ページの「早期消費電力見積り」の説明に従って、スプレッ

ドシートを使用して消費電力を見積もります。デザインをコンパイルしたら、

Quartus II PowerPlay Power Analyzer を使用して消費電力と放熱性を解析し、デザイン

が電源バジェットおよび熱バジェットに違反していないことを確認します。

PowerPlay Power Analyzer を使用するには、デザインをコンパイルし（デザイン・リ

ソース、配置配線、および I/O 規格に関する情報を提供するため）、シグナル・アク

ティビティ・データ（トグル・レートおよびスタティック確率）を提供する必要が

あります。シグナル・アクティビティ・データは、シミュレーション結果、または

ユーザー定義のデフォルト・トグル・レートおよびベクタなし見積もりから得るこ

とができます。解析に使用されるシグナル・アクティビティは、実際の動作を反映

したものでなければなりません。消費電力をも正確に見積もるには、ゲート・レ

ベル・シミュレーションの結果を、Quartus II シミュレータまたはサードパーティ・

シミュレーション・ツールの .vcd 出力ファイルで使用します。シミュレーション動

作には、機能検証で頻繁に使用される例外的なケースではなく、実際の期間におけ

る標準的な入力ベクタを含める必要があります。良い結果を得るには、シミュレー

タの推奨設定（グリッチ・フィルタリングなど）を使用します。

また、コア電圧、デバイスの電力特性、周囲温度およびジャンクション温度、冷却

ソリューション、およびボードの熱モデルなどの動作条件も指定する必要がありま

す。Settings ダイアログ・ボックスの Operating Conditions ページで適切な設定を選択

します。

ダイナミック消費電力、スタティック消費電力、および I/O 熱消費電力を計算するに

は、Processing メニューから PowerPlay Power Analyzer Tool をクリックします。この

ツールでは、解析に使用されるシグナル・アクティビティの集計、そしてシグナル・

アクティビティのためのデータ・ソースの総合的な品質を反映する信頼性指標も提

供されます。

1 レポートは、提供されるデータに基づく消費電力の見積もりであり、電力仕様では

ありません。常にデバイスのデータシートを参照してください。

124. サードパーティ・フォーマル検証ツールを指定し、サポートされている正しいバージョンを使用します。

125. フォーマル検証を使用する場合、サポートおよびデザインの制限をチェックします。

126. コンパイル終了後、PowerPlay Power Analyzer で消費電力および放熱性を解析します。

127. 正確な消費電力解析結果を得るために、できればゲート・レベル・シミュレーション.vcd ファイルで正確な標準シグナル・アクティビティを提供します。

128. 電力解析の正しい動作条件を指定します。




f 消費電力解析、シグナル・アクティビティ情報を作成するためのシミュレーション

設定の推奨事項について詳しくは、「Quartus II ハンドブック Volume 3」の

「 PowerPlay による電力解析」の章を参照してください。Signal Activity ファイル

（.saf）およびその作成方法については、「Quartus II ハンドブック Volume 3」の「 Quartus II Simulator」の章を参照してください。

消費電力の最適化Arria II GX デバイスは、特許取得済みのアーキテクチャ省電力技術を使用して、低消

費電力と高性能を達成しています。

Arria II GX デバイスのダイナミック消費電力を削減するために、さまざまなデザイン

およびソフトウェア手法を使用してデザインを適化することができます。

Quartus II ソフトウェアの消費電力適化は、正確な電力解析の結果に依存します。

前の項のガイドラインを使用して、Quartus II ソフトウェアがデザインの動作および

条件に対して正しく電力利用を適化するようにします。

デバイスおよびデザインの消費電力最適化手法この項では、消費電力を低減可能ないくつかのデザイン手法について説明します。

これらの手法の結果はデザインごとに異なります。

f 消費電力を低減するための詳細および追加デザイン手法については、「Quartus II ハン

ドブック Volume 2」の「消費電力の適化」の章を参照してください。

クロック消費電力管理クロックは、高いスイッチング動作と長いパスのために、ダイナミック消費電力の

大きな部分に関係します。Quartus II ソフトウェアは、ダウンストリームのレジスタ

に供給する必要があるクロック・ネットワーク部のみをイネーブルにすることに

よって、クロック配線の消費電力を自動的に適化します。また、クロック・コン

トロール・ブロックを使用してクロック・ネットワークをダイナミックにイネーブ

ルまたはディセーブルすることもできます。クロック・ネットワークがパワーダウ

ンされると、クロック・ネットワークから信号が供給されるすべてのロジックがオ

フ状態になり、デバイスの全体的な消費電力が減少します。

f クロック・コントロール・ブロックの使用方法について詳しくは、「 Clock Control Block Megafunction User Guide (ALTCLKCTRL)」を参照してください。

クロック・ツリー全体をディセーブルしないで LAB ワイド・クロックの消費電力を

低減するには、LAB ワイド・クロック・イネーブル信号を使用して LAB ワイド・ク

ロックをゲートします。Quartus II ソフトウェアは、レジスタ・レベルのクロック・

イネーブル信号を自動的に LAB レベルに昇格させます。

129. 必要に応じて、デザインの消費電力を適化するために、推奨デザイン手法およびQuartus II オプションを使用します。

130. Power Optimization Advisor を使用して適化設定を提案します。








メモリの低消費電力化メモリの消費電力を低減する鍵は、メモリ・クロッキング・イベント数を低減する

ことです。クロック・ゲーティングまたはメモリ・ポートのクロック・イネーブル

信号を使用することができます。リード・イネーブル信号を使用して、必要な場合

にのみリード動作が実行されるようにします。デザインで Read-During-Write 動作が

不要な場合は、ライト動作中にリード・イネーブル信号をディアサートして消費電

力を削減することができます。Quartus II ソフトウェアは、自動的に未使用メモリ・

ブロックを低消費電力モードに切り替えてスタティック消費電力を削減します。

I/O 消費電力のガイドラインI/O バッファのダイナミック消費電力は、合計負荷キャパシタンスに比例するため、

キャパシタンスが低いと消費電力が減少します。

LVTTL や LVCMOS などの非終端 I/O 規格のレール・トゥ・レール出力振幅は、VCCIO 電

源電圧と同じです。ダイナミック消費電力は電圧を 2 乗した値に比例するため、低

電圧 I/O 規格を使用してダイナミック消費電力を低減します。これらの I/O 規格は、

ほとんどスタティック電力を消費しません。

ダイナミック消費電力は出力遷移周波数にも比例するため、高周波数アプリケー

ションの場合は、SSTL などの抵抗で終端された I/O 規格を使用します。出力負荷電

圧振幅は、一部のバイアス・ポイント周辺では VCCIO より小さいため、ダイナミック

消費電力は同様の条件下では非終端 I/O の場合よりも少なくなります。

抵抗終端 I/O 規格では、電流が継続的に終端ネットワークにドライブされるため、多

くのスタティック電力が消費されます。抵抗終端された I/O 規格を使用する場合は、

スタティック消費電力を低減するために、速度および波形要件を満たす小ドライ

ブ強度を使用してください。

1 外部デバイスで使用される電力は PowerPlay での計算には含まれないため、別にシス

テム消費電力の計算に含める必要があります。

Quartus II の消費電力の最適化手法Quartus II ソフトウェアは、コア・ダイナミック消費電力を低減する消費電力が適

化された合成とフィッティングを提供します。デフォルトの設定は、Normal compilation です。デザインの達成可能な大性能に影響を与える追加の消費電力

適化には、Extra effort を選択することができます。Settings ダイアログ・ボックスの

Analysis and Synthesis Settings ページおよび Fitter Settings ページで、 PowerPlay power optimization をクリックします。

使用するロジック・ブロック数が減少すると通常、スイッチング動作も低下するた

め、デザインの面積を適化すれば消費電力が低下します。DSE および Power Optimization Advisor を使用して、消費電力を低減するための追加推奨事項を提供する

ことができます。

f パワー・ドリブン・コンパイルおよび Power Optimization Advisor について詳しくは、

「Quartus II ハンドブック Volume 2」の「消費電力の適化」の章を参照してくださ

い。



54 結論

DSEDSE は、デザインに適な Quartus II ソフトウェア設定の集合を検索するプロセスを

自動化するユーティリティです。Exploration Settings の下にある Search for Lowest Power（低消費電力を検索する）オプションでは、複数のコンパイルを使用してデ

ザインの全体的な消費電力の改善を目標とする、定義済み Exploration Space を使用し

ます。DSE ウィンドウの Advanced タブを使用して、Optimize for Power に対して

Optimization Goal オプションを設定することもできます。



Power Optimization AdvisorQuartus II ソフトウェアには、現在のデザイン・プロジェクトの設定およびアサイン

メントに基づく、消費電力の適化に関する具体的なアドバイスや推奨事項を提供

する Power Optimization Advisor 機能があります。Tools メニューで Advisors をポイント

し、 Power Optimization Advisor をクリックします。推奨される変更のいずれかを行っ

た後、デザインを再コンパイルし、Power Play Power Analyzer を実行して消費電力の

変化をチェックします。

結論このアプリケーション・ノートのデザイン・ガイドラインでは、Arria II GX デザイン

で考慮すべき重要な要素について説明します。良好な結果を達成し、一般的な問題

を回避してデザインの生産性を向上させるには、デザイン・プロセス全体を通じて

アルテラの推奨事項に従うことが重要です。57 ページの「デザイン・チェックリス

ト」では、本資料で説明したチェックリストの項目の要約を示します。以下の

チェックリストを使用して、Arria II GX デザインを完成させる前に、すべてのガイド

ラインを再検討したことを確認することができます。

参考資料このアプリケーション・ノートでは、以下のドキュメントを参照しています。

■ AN 370: Using the Serial FlashLoader with the Quartus II Software

■ AN 386：Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用

■ AN 418: SRunner: An Embedded Solution for Serial Configuration Device Programming User Guide

■ AN 471: High-Performance FPGA PLL Analysis with TimeQuest

■ 「 Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解析および適化」の章

■ 「 Quartus II ハンドブック Volume 2」の「面積 & タイミングの適化」の章

■ 「 Quartus II ハンドブック Volume 1」の「Best Practices for Incremental Compilation Partitions and Floorplan Assignments」の章

■ ByteBlaster II Download Cable User Guide

■ Clock Control Block Megafunction User Guide (ALTCLKCTRL)




http://www.altera.co.jp/literature/an/an386_j.pdf



http://www.altera.com/literature/ug/ug_bbii.pdf







http://www.altera.com/literature/an/AN418.pdf

参考資料 55

■ 「 Arria II GX デバイス・ハンドブック」の「Clock Networks and PLLs in Arria II GX Devices」の章

■ 「 Arria II GX デバイス・ハンドブック」の「Configuration, Design Security, and Remote System Upgrades in Arria II GX Devices」の章

■ 「 Arria II GX デバイス・ハンドブック」の「Device Datasheet」の章

■ 「 Quartus II ハンドブック Volume 1」の「Design Recommendations for Altera Devices and the Quartus II Design Assistant 」の章

■ 「 Quartus II ハンドブック Volume 2」の「面積 & タイミングの適化」の章

■ EthernetBlaster Communications Cable User Guide

■ External DDR Memory PHY Interface Megafunction User Guide (ALTMEMPHY)

■ 「 Arria II GX デバイス・ハンドブック」の「External Memory Interfaces in Arria II GX Devices」の章

■ 「 Arria II GX デバイス・ハンドブック」の「High-Speed Differential I/O Interfaces with DPA in Arria II GX Devices」の章

■ 「 Arria II GX デバイス・ハンドブック」の「I/O Features in Arria II GX Devices」の章

■ 「 Quartus II ハンドブック Volume 2」の「I/O 管理」の章

■ 「 Arria II GX デバイス・ハンドブック」の「JTAG Boundary Scan Testing」の章

■ 「 Arria II GX デバイス・ハンドブック」の「Logic Array Blocks and Adaptive Logic Modules in Arria II GX Devices」の章

■ 「 Quartus II ハンドブック Volume 2」の「Quartus II プロジェクトのマネージング」の章

■ 「 Quartus II ハンドブック Volume 2」の「Mentor Graphics PCB Design Tools Support」および「Cadence PCB Design Tools Support」の章

■ 「 Quartus II ハンドブック Volume 2」の「Netlist Optimizations and Physical Synthesis」の章

■ Phase-Locked Loops Megafunction User Guide (ALTPLL)

■ Phase-Locked Loops Reconfiguration (ALTPLL_RECONFIG) Megafunction User Guide

■ 「 Arria II GX デバイス・ハンドブック」の「Power Requirements in Arria II GX Devices」の章

■ 「 Quartus II ハンドブック Volume 2」の「消費電力の適化」の章

■ 「 Quartus II ハンドブック Volume 3」の「PowerPlay による電力解析」の章

■ 「 Quartus II ハンドブック Volume 1」の「階層およびチーム・ベース・デザインのための Quartus II インクリメンタル・コンパイル」の章

■ 「 Quartus II ハンドブック Volume 1」の「Quartus II インテグレーテッド・シンセシス」の章

■ Quartus II リリース・ノート

■ 「 Quartus II ハンドブック Volume 3」の「Quartus II Simulator」の章

■ 「 Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest Timing Analyzer」の章

■ 「 Quartus II ハンドブック Volume 1」の「Recommended HDL Coding Styles」の章
















http://www.altera.com/literature/ug/ug_altpll_reconfig.pdf

http://www.altera.com/literature/ug/ug_ebcc.pdf








http://www.altera.com/literature/ug/ug_altmemphy.pdf

http://www.altera.com/literature/ug/ug_altpll.pdf













56 改訂履歴

■ Remote Update Circuitry Megafunction User Guide (ALTREMOTE_UPDATE)

■ 「 Quartus II ハンドブック Volume 3」の「Section I. Simulation」の章

■ 「 Quartus II ハンドブック Volume 1」の「Section III. Synthesis」の章

■ 「 Quartus II ハンドブック Volume 3」の「Section V. In-System Design Debugging」の章

■ 「 Quartus II ハンドブック Volume 3」の「Section VI. Formal Verification」の章

■ 「コンフィギュレーション・ハンドブック Volume 2」の「Serial Configuration Devices (EPCS1, EPCS4, EPCS16, EPCS64, and EPCS128) Data Sheet」の章

■ 「 Arria II GX デバイス・ハンドブック」の「SEU Mitigation in Arria II GX Devices」の章

■ 「 Quartus II ハンドブック Volume 3」の「Signal Integrity with Third-Party Tools」の章

■ sld_virtual_jtag Megafunction User Guide

■ 「 Arria II GX デバイス・ハンドブック」の「Arria II GX Device Family Overview」の章

■ 「 Arria II GX デバイス・ハンドブック」の「Arria II GX Transceiver Architecture」の章

■ 「 Quartus II ハンドブック Volume 3」の「Synopsys PrimeTime Support」の章

■ Technical Brief 92: Power Distribution Network (High-Speed Board Design Advisor)

■ 「 Arria II GX デバイス・ハンドブック」の「Section I. Transceiver Architecture」の章

■ USB-Blaster Download Cable User Guide

■ 「 Quartus II ハンドブック」の「Volume 4: SOPC Builder」

改訂履歴表 3 に、このアプリケーション・ノートの改訂履歴を示します。

表 3. 改訂履歴

日付およびバージョン変更内容概要概要

2009 年 2 月、

v1.0初版。


http://www.altera.com/literature/hb/qts/qts_qii5v4.pdf




http://www.altera.com/literature/hb/arria-ii-gx/aiigx_5v2_01.pdf











http://www.altera.com/literature/tb/tb-092.pdf

http://www.altera.com/literature/ug/ug_usb_blstr.pdf

デザイン・チェックリスト 57

デザイン・チェックリストこのアプリケーション・ノートは、本資料で説明したガイドラインの要約を提供し

ます。このチェックリストを使用して、デザインの各ステージでガイドラインに

従っていることを確認してください。

完了不適用

1. 詳細なデザイン仕様を作成し、該当する場合はテスト・プランを作成します。

2.ブロック図でクロック・ドメイン、クロック・リソース、および I/O インタフェース早期を計画します。

3. システム・デザイン、特に I/O インタフェースに影響を与える IP を選択します。

4.Open Core Plus の Tethered モードを使用する場合は、ボード・デザインでこの動作モードがサポートされていることを確認します。

5.

トランシーバ、I/O ピン数、LVDS チャネル、パッケージの種類、ロジック / メモリ /マルチプ

ライヤの集積度、PLL、クロック配線およびスピード・グレードに基づいて、デバイスを選択します。

6. 今後の開発およびデバッグのために、デバイスのリソースを予備します。

7. バーティカル・デバイス・マイグレーションの対応の可否および要件を検討します。

8.冷却ソリューションと電源を計画するために、Early Power Estimator スプレッドシートを使用して消費電力を見積もります。

9. コンフィギュレーション手法を選択し、コンパニオン・デバイスとボード接続を計画します。

10.PFL にフラッシュ・デバイスを使用する場合は、サポートされているデバイスのリストをチェックします。

11.

コンフィギュレーション手法およびボードが、データの復元、デザイン・セキュリティ、リ

モート・アップグレードおよび SEU の緩和などの必要な機能をサポートしていることを確認します。

12.オプションのコンフィギュレーション・ピン CLKUSRおよび INIT_DONEをサポートするには、ボード・デザインを必要に応じて計画します。

13.Auto-restart after configuration error オプションを使用するボード・デザインを計画します。

14. オン・チップ・デバッグ機能を活用して内部信号を解析し、高性能デバッグ手法を実行します。

15.オン・チップ・デバッグ手法を早期段階で選択して、メモリおよびロジック要件、I/O ピン接続、およびボード接続を計画します。

16.

SignalTap II Embedded Logic Analyzer、Logic Analyzer Interface、InSystem Memory

Content Editor、In-System Sources and Probes、または Virtual JTAG Megafunction を使用する場合、デバッグに使用できる JTAG 接続付きのシステムおよびボードを計画します。

17.JTAG デバッグ機能の JTAG ハブ・ロジックを実装するための追加ロジック・リソースを計画します。


58 デザイン・チェックリスト

18.SignalTap II Embedded Logic Analyzer のデバッグは、システム動作中にデバイス・メモリを予備してデータをキャプチャします。

19.後でデバッグ信号に対応するためにデザインやボードを変更しなくてすむように、SignalProbeまたは Logic Analyzer Interface によるデバッグ用の I/O ピンを予約します。

20.対象のボードで、デバッグ信号がシステムの動作に影響を与えないデバッグ・モードがサポートされていることを確認します。

21.外部ロジック・アナライザまたはミックスド・シグナル・オシロスコープを使用する場合は、必要に応じてピン・ヘッダまたは Mictor コネクタを組み込みます。

22.

デバッグ・ツールをインクリメンタルに使用して、コンパイル時間を減少させる場合、デバッ

グ・ツールを変更するために、デザインを再コンパイルする必要がないようにインクリメンタル・コンパイルがオンであることを確認します。

23.カスタム・デバッグ・アプリケーションに Virtual JTAG メガファンクションを使用する場合は、HDL コードでこれをデザイン・プロセスの一部としてインスタンス化します。

24.In-System Sources and Probes 機能を使用する場合は、HDL コードのメガファンクションをインスタンス化します。

25.

RAM や ROM ブロック、あるいは LPM_CONSTANT メガファンクションに In-System Memory Content

Editor を使用するには、MegaWizard Plug-In Manager でのメモリ・ブロックの Allow In-System Memory Content Editor to capture and update content independently of the system clock オプションを必ずオンにします。

26.

パワーアップのボードを設計する：Arria II GX の出力バッファは、デバイスがコンフィギュ

レーションされ、コンフィギュレーション・ピンがドライブ・アウトするまでトライ・ステートになります。

27. 電圧電源のランプがモノトニックになるように設計します。

28. 電源が安定するように POR 時間を設定します。

29.高のデバイス信頼性が得られるように、パワー・シーケンス、電圧レギュレータおよびグラ

ンドの接続を設計します。

30.PDN ツールを使用して、電源分配ネットリストおよびデカップリング・コンデンサを計画します。

31.デザインで PLL を使用しない場合でも、すべての PLL 電源ピンを接続します : 2.5-V のVCCA_PLL、また 0.9-V の VCCD_PLL

32. 電源から各 PLL 電源ピンに厚い配線パターン（低 20 ミル）を走らせます。

33. すべての PLL 電源ピンをボード上でもノイズの少ないデジタル電源に接続します。

34. フェライト・ビーズを使用して、PLL 電源をデジタル電源から絶縁します。

35.すべてのコンフィギュレーション・ピン接続およびプルアップ / プルダウン抵抗がコンフィギュレーション手法に正しく設定されることをチェックします。

完了不適用



36.コンフィギュレーション・ピンの DCLKおよび TCLKピンにノイズが発生しないように設計します。

37. JTAG ピンが未使用の場合は、安定した電圧レベルに接続します。

38. JTAG ピンをダウンロード・ケーブルのヘッダに正しく接続します。

39.パワーアップ時に JTAG ステート・マシンをディセーブルするには、TCKピンを Low にプルダウンして、TCK上に予期しない立ち上がりエッジが発生しないようにします。

40. 抵抗を通して TMSを High にプルアップします。

41.1 kΩ抵抗を通して TRSTを VCCPD に接続します。（ピンをグランドに接続すると JTAG 回路がディセーブルされます。）

42.ダウンロード・ケーブルはデバイスの JTAG ピンにインタフェースするため、ダウンロード・ケーブルと JTAG ピンの電圧が適合していることを確認します。

43.特にコネクタに対して、またはケーブルが 4 個以上のデバイスをドライブする場合は、推奨事項に従って JTAG 信号をバッファします。

44.デバイスがコンフィギュレーション・チェインにある場合は、チェイン内のすべてのデバイスが正しく接続されていることを確認します。

45.

MSEL ピンをフローティング状態にしないで、コンフィギュレーション手法を選択するように接

続します。テスト中またはデバッグ中にコンフィギュレーション・モードを切り換える柔軟性のために、各ピンを 0-Ω抵抗で、VCCPGM または GND のいずれかに接続できるようにボードを設定します。

46. nIO_PULLUPを正しく接続して、内部プルアップ抵抗を設定します。

47.nCEチップ・イネーブルを、コンフィギュレーション実行中、初期化中、およびユーザー・モードでは Low に保持します。

48. 必要に応じて、デバイス・ワイド出力イネーブル・オプションをオンにすします。

49. 未使用 I/O ピンの予約状態を指定します。

50. Quartus II ソフトウェアで生成された .pin ファイルで、ピン接続を慎重にチェックします。

51. VREF ピンにノイズが発生しないように設計します。

52.デバイス近くのボード層で大きなバス信号が突発的に発生した場合に、クロストークの低減に役立つことがあります。

53.2 つの信号層が隣接している場合は、可能であれば配線パターンを直角に配線します。2 ～ 3 の配線パターン幅を分離して使用します。

54.選択した I/O 規格、特に電圧リファレンス形式の規格の I/O 終端およびインピーダンス・マッチングをチェックします。

55.IBIS モデル（使用可能な場合）を使用して、ボード・レベルでシミュレーションを実行します。

完了不適用



56.Quartus II アドバンスト I/O タイミング解析のためのボード・トレース・モデルをコンフィギュレーションします。

57. Quartus II Pin Planner を使用してピン・アサインメントを実施します。

58.ピン・アサインメントのサイン・オフのための Quartus II Fitter のメッセージとレポートを使用します。

59.Quartus II ピン・アサインメントが回路図およびボード・レイアウト・ツールのアサインメントに適合することを検証します。

60.I/O Assignment Analysis を使用して、Top-Level Design File コマンドを作成し、I/O アサインメントをチェックします。

61. システム要件に基づいて、信号タイプを計画します。

62. ソフトウェアで差動ピン・ペアのネガティブ・ピンの位置を割り当てます。

63. 各 I/O ピンに適な信号タイプおよび I/O 規格を選択します。

64. ターゲットの I/O バンクで適切な I/O 規格サポートがサポートされていることを確認します。

65. 同じ電圧レベルを共有する I/O ピンを同じ I/O バンク内に配置します。

66.各 I/O バンクのすべての出力信号が、バンクの VCCIO 電圧レベルでドライブ・アウトするようになっていることを確認します。

67.各 I/O バンクのすべての電圧リファレンス形式の信号が、バンクの VREF 電圧レベルを使用するようになっていることを確認します。

68. LVDS およびトランシーバ機能の I/O バンクのサポートをチェックします。

69. 注意を使用し、LVDS I/O 付近におけるピンの配置のガイドラインに従います。

70.各メモリ・インタフェースの ALTMEMPHY メガファンクション（または IPコア）を使用して、該当するドキュメントの接続ガイドラインに従います。

71. メモリ・インタフェースに専用 DQ/DQS ピンおよび DQ グループを使用します。

72. 兼用ピンの設定を行い、これらのピンを通常の I/O として使用する際の制約をチェックします。

73.

電流強度、スルー・レート、I/O 遅延、オープン・ドレイン、バス・ホールド、プログラマブ

ル・プルアップ抵抗、PCI クランプ・ダイオード、プログラム可能なプリエンファシスと VODなど、I/O インタフェースに役立つ利用可能なデバイスの I/O 機能をチェックします。

74. On-Chip Termination（チップ内終端）機能を使用して、ボード・スペースを節約します。

75. 必要な終端方法がすべてのピン位置でサポートされていることをチェックします。

76. 高速 LVDS インタフェース用の DPA、非 DPA またはソフト CDR の適切なモードを選択します。

77.DPA を使用する場合は、必ずこの機能をイネーブルして、デザインで正しい PLL が使用されるように、また DPA 配置ガイドラインを従うようにします。

完了不適用



78.クロックおよびグローバル・コントロール信号に、正しい専用クロック・ピンおよび配線信号を使用します。

79. デバイスの PLL をクロック管理に使用します。

80.各 PLL およびクロック・ピンの入力および出力配線接続を解析します。PLL 入力が専用クロック・ピンまたは別の PLL から供給されることを確認します。

81. PLL 機能をイネーブルにし、MegaWizard Plug-In Manager の設定をチェックします。

82. 正しい PLL フィードバック補償モードを選択することを確認します。

83. クロックの選択とパワーダウンにクロック・コントロール・ブロックを使用します。

84.デザインを解析して、同時スイッチング・ノイズ問題が発生する可能性があるかどうか調べるます。

85. 可能であれば同時に電圧を切り換えるピン数を減らします。

86. スイッチング速度が高い I/O には、差動 I/O 規格、および低電圧規格を使用します。

87.スイッチング速度が高い I/O には低いドライブ強度を使用します。デフォルトのドライブ強度設定は、デザインで要求されるドライブ強度設定よりも高い場合があります。

88.各バンク内の同時スイッチング出力ピン数を減らします。可能であれば、出力ピンを複数のバンクに分散させます。

89.バンク使用率が 100% を十分に下回っている場合は、スイッチング I/O をバンク全体に均等に分散させて領域内のアグレッサの数を減らして、SSN を低減します。

90. 同時にスイッチングするピンを SSN に敏感な入力ピンから分離します。

91.重要なクロック・コントロール信号および非同期コントロール信号は、大きなスイッチング・バスから離して、グランド信号の近くに配置します。

92.PLL 電源ピンから 1本または 2本分離れた I/O ピンを、スイッチング速度が速い、またはドライブ強度が高いピンに使用しないようにします。

93.スタッガード出力遅延を使用して、出力信号を経時的にシフトするか、調整可能なスルー・レート設定を使用します。

94. 同期デザイン手法を使用します。クロック信号に注意してください。

95. デザインの信頼性をチェックするために Quartus II Design Assistant を使用します。

96. MegaWizard Plug-In Manager でメガファンクションを使用します。

97.特にメモリおよび DSP ブロックなどのデバイス専用ロジックを推測する場合は、推奨コーディング・スタイルに従います。

98. 必要に応じて、すべてのレジスタをクリアするためにチップ・ワイド・リセットを使用します。

99.レジスタ・パワーアップおよびコントロール信号に使用できるリソースを検討します。リセット信号とプリセット信号の両方を 1個のレジスタに適用しません。

完了不適用



100. システム・デザインおよびプロセッサ・デザインに SOPC Builder を活用します。

101.インクリメンタル・コンパイル実行のためにソースコードを設定し、またデザインを分割し、デザイン・フローの早期段階でプランするという推奨事項に従います。

102.特にチーム・ベース・フローで、高の結果を達成するためにパーティション間でタイミング・バジェットの作成とリソース・バランシングを実行します。

103.デザイン・フローに必要な場合、インクリメンタル・コンパイル・パーティションのためのデザイン・フロアプランを作成します。

104. サードパーティ合成ツールを指定し、サポートされている正しいバージョンを使用します。

105. コンパイル後にリソース利用に関するレポートを確認します。

106. すべての Quartus II Messages、特にワーニング・メッセージを確認します。

107.すべてのクロック信号および I/O 遅延を含めて、タイミング制約が完全かつ正確であることを確認します。

108.コンパイル後に TimeQuest タイミング・アナライザ・レポートを調べて、タイミング違反がないことを確認します。

109.Arria II GX デバイスにデータが提供されるときに、入力 I/O タイムに違反していないことを確認します。

110.Settings ダイアログ・ボックスの Fitter Settings ページで、Optimize fast-corner timingをオンにします。

111.Settings ダイアログ・ボックスの Timing Analysis Settings の Enable multicorner timing analysis をオンにするか、--multicornerコマンド・ライン・オプションを使用します。

112.create_clock、create_generated_clockを使用して、デザインのすべてのクロックの周波数と関係を指定します。

113.set_input_delay、set_output_delayを使用して、外部デバイスまたは外部ボードのタイミング・パラメータを指定します。

114.

derive_pll_clocksを使用して、PLL メガファンクションでの設定に従って、すべての PLL

出力に対して生成されるクロックを作成します。LVDS トランスミッタまたはレシーバのパラレル変換係数に対して、マルチサイクル関係を指定します。

115.derive_clock_uncertaintyを使用して、インター・クロック、イントラ・クロック、および I/O インタフェースの不確実性を自動的に適用します。

116.check_timingを使用して、制約の欠落を含め、デザインまたは適用された制約に関する問題に関するレポートを生成します。

117.フル・コンパイル実行前にタイミングの見積もりが必要な場合は、Early Timing Estimationを実行します。

118.タイミング・クロージャを達成したり、リソース利用を改善するために Quartus II の適化機能を使用します。

完了不適用



119. Timing and Area Optimization Advisors を使用して適な設定を提案します。

120.デザインで変更されていないブロックの性能を保持し、コンパイル時間を短縮するためにインクリメンタル・コンパイルを使用します。

121. コンパイルに複数のプロセッサを使用できる場合は、パラレル・コンパイルを設定します。

122. Compilation Time Advisor を使用してコンパイル時間を短縮する設定を提案します。

123.サードパーティ・シミュレーション・ツールを指定し、サポートされている正しいバージョンとシミュレーション・モデルを使用します。

124.サードパーティ・フォーマル検証ツールを指定し、サポートされている正しいバージョンを使用します。

125. フォーマル検証を使用する場合、サポートおよびデザインの制限をチェックします。

126. コンパイル終了後、PowerPlay Power Analyzer で消費電力および放熱性を解析します。

127.正確な消費電力解析結果を得るために、できればゲート・レベル・シミュレーション .vcd ファイルで正確な標準シグナル・アクティビティを提供します。

128. 電力解析の正しい動作条件を指定します。

129.必要に応じて、デザインの消費電力を適化するために、推奨デザイン手法および Quartus IIオプションを使用します。

130. Power Optimization Advisor を使用して適化設定を提案します。

完了不適用


AN 563: Arria II GX のデザイン・ガイドライン · 要件で定義されるその他のI/O...

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