จุดประสงค์การทดลอง 1. ประกอบวงจรลอจิกเกตได้

2. ทดสอบคณุสมบตัิของลอจิกเกตชนิดตา่ง ๆ ได้ 3. ใช้เคร่ืองมือวดัและทดลอบตรวจสอบการท างานของวงจรลอจิกเกตได้ 4. วิเคราะห์การท างานของวงจรลอจิกเกตและการลดรูปสมการได้ เคร่ืองมือและอุปกรณ์ 1. ดีซีโวลต์มิเตอร์ จ านวน 1 เคร่ือง 2. ชดุทดลองดิจิตอล จ านวน 1 ชดุ 3. ไอซีลอจิกเกตตระกลู TTL เบอร์ 7400, 7402, 74047408, 7432, 7486 และ 74266 เบอร์ละ 1 ตวั จ านวน 7 ตวั ล าดับขัน้การทดลอง 1. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 1 บนัทกึผลลงในตารางท่ี 1

ตารางที่ 1 ส าหรับการทดลองข้อท่ี 1 OR gate

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 0 0.1 ดบั 0 1 1 4.5 สวา่ง 1 0 1 4.5 สวา่ง 1 1 1 4.5 สวา่ง

2. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 2 บนัทกึผลลงในตารางท่ี 2

ตารางที่ 2 ส าหรับการทดลองข้อท่ี 2 AND gate

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 0 0.1 ดบั 0 1 0 0.1 ดบั 1 0 0 0.1 ดบั 1 1 1 4.5 สวา่ง

3. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 3 บนัทกึผลลงในตารางท่ี 3

ตารางที่ 3 ส าหรับการทดลองข้อท่ี 3 NOR gate

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 1 4.5 สวา่ง 0 1 0 0.1 ดบั 1 0 0 0.1 ดบั 1 1 0 0.1 ดบั

4. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 4 บนัทกึผลลงในตารางท่ี 4

ตารางที่ 4 ส าหรับการทดลองข้อท่ี 4 NAND gate

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 1 4.5 สวา่ง 0 1 1 4.5 สวา่ง 1 0 1 4.5 สวา่ง 1 1 0 0.1 ดบั

5. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 5 บนัทกึผลลงในตารางท่ี 5

ตารางที่ 5 ส าหรับการทดลองข้อท่ี 5 Exclusive OR gate

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 0 0.1 ดบั 0 1 1 4.5 สวา่ง 1 0 1 4.5 สวา่ง 1 1 0 0.1 ดบั

6. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 6 บนัทกึผลลงในตารางท่ี 6

ตารางที่ 6 ส าหรับการทดลองข้อท่ี 6 Exclusive NOR gate (Open collector)

อินพตุ เอาต์พตุ B A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 0 1 4.5 สวา่ง

0 1 0 0.1 ดบั

1 0 0 0.1 ดบั

1 1 1 4.5 สวา่ง

7. ตอ่วงจรตามรูปด้านลา่ง แล้วป้อนอินพตุตามตารางท่ี 7 บนัทกึผลลงในตารางท่ี 7

ตารางที่ 7 ส าหรับการทดลองข้อท่ี 7 NOT gate

อินพตุ เอาต์พตุ A ระดบัลอจิก (0/1) แรงดนัไฟฟ้า (V) LED1 (ดบั/สวา่ง) 0 1 4.5 สวา่ง

1 0 0.1 ดบั

สรุปผลการทดลอง

จุดประสงค์การทดลอง 1. ประกอบวงจรลอจิกเกตได้

2. ออกแบบวงจรด้วยวิธีลดรูปสมการโดยใช้พีชคนิตบลูีนได้ 3. ออกแบบวงจรด้วยวิธีลดรูปสมการโดยใช้แผนผงัคาร์โนห์ได้ 4. ใช้เคร่ืองมือวดัและทดลอบตรวจสอบการท างานของวงจรลอจิกเกตได้ 5. วิเคราะห์การท างานของวงจรลอจิกเกตและการลดรูปสมการได้ เคร่ืองมือและอุปกรณ์ 1. ดีซีโวลต์มิเตอร์ จ านวน 1 เคร่ือง 2. ชดุทดลองดิจิตอล จ านวน 1 ชดุ 3. ไอซีลอจิกเกตตระกลู TTL เบอร์ 7400, 7402, 7404, 7408, 7432, 7486 และ 74266 เบอร์ละ 1 ตวั จ านวน 7 ตวั ล าดับขัน้การทดลอง 1. จากสมการ Y = AB + AB + AB ลดรูปสมการโดยใช้พีชคณิตบลูีน ได้สมการ Y = A+B 2. ตอ่วงจรตามรูปด้านลา่ง เพ่ือพิสจูน์วา่ AB + AB + AB = A + B

3. ป้อนคา่ของตวัแปรอินพตุ A, B และ C บนัทกึคา่ของเอาต์พตุ Y 1 และ Y 2 ลงในตารางท่ี1 (สงัเกตท่ี LED ถ้า LED สวา่ง แสดงวา่เป็นลอจิก 1 ถ้า LED ไมส่วา่ง แสดงวา่เป็นลอจิก 0)

ตารางที่ 1 ตารางบนัทกึผลการทดลองของข้อ 3

INPUT OUTPUT C B A Y1 Y2 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1

4. จากผลการทดลองในตารางท่ี 1 สงัเกตผลของเอาต์พตุ Y1 และ Y2 มีคา่เหมือนกนัหรือแตกตา่งกนัอย่างไร ตอบ เหมือนกนั

5. จากสมการ ด้านลา่ง จงลดรูปสมการโดยเขียนลงในแผนผงัคาร์โนห์ ด้านลา่ง

Y = DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA

BADC

00

01

11

10

00 01 11 10

1

1

1

1

1

1

1

1

1

1

DBA

DCACB

CB

Y = CB CB DBA DCA

6. น าสมการที่ได้จากข้อ 5 เขียนวงจรลงในรูปด้านลา่ง และตอ่วงจรตามรูปท่ีออกแบบ

D C B A

Y

7. ป้อนอินพตุ A, B, C และ D ตามตารางท่ี 2 บนัทกึผลลงในตารางท่ี 2

ตารางที่ 2 ตารางบนัทกึผลการทดลอง

INPUT OUTPUT Y D C B A

0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1

8. เปรียบเทียบผลจากการทดลองในตารางท่ี 2 กบัผลจากภาคทฤษฏีในตารางท่ี 2.5 มีผลเหมือนกนัหรือแตกต่างกนัอย่างไร ตอบ เหมือนกนั

สรุปผลการทดลอง

จงอธิบาย/บรรยาย หรือออกแบบ 1. จงอธิบายคณุลกัษณะของลอจิกเกตดงัตอ่ไปนี ้ 1.1 AND gate 1.2 OR gate 1.3 NOT gate 1.4 NAND gate 1.5 NOR gate 1.6 Exclusive OR gate 1.7 Exclusive NOR gate ตอบ 1.1 คณุลกัษณะของ AND gate คือ เอาต์พตุจะเป็นลอจิก 1 เมื่ออินพตุทกุตวัเป็นลอจิก 1 1.2 คณุลกัษณะของ OR gate คือ เอาต์พตุจะเป็นลอจิก 1 เมื่ออินพตุตวัใดตวัหนึง่เป็นลอจิก 1 1.3 คณุลกัษณะของ NOT gate คือ เอาต์พตุจะมีลอจิกตรงกนัข้ามกบัอินพตุ 1.4 คณุลกัษณะของ NAND gate คือ เอาต์พตุจะเป็นลอจิก 1 เมื่ออินพตุตวัใดตวัหนึง่เป็นลอจิก 0 1.5 คณุลกัษณะของ Exclusive OR gate คือ เอาต์พตุจะเป็นลอจิก 1 เมื่ออินพตุมีลอจิกไมเ่หมือนกนั 1.5 คณุลกัษณะของ Exclusive NOR gate คือ เอาต์พตุจะเป็นลอจิก 1 เมื่ออินพตุมีลอจิกเหมือนกนั

2. จงอธิบายโครงสร้างของลอจิกเกตตอ่ไปนี ้ 2.1 ลอจิกเกตตระกลู DTL 2.2 ลอจิกเกตตระกลู HTL 2.3 ลอจิกเกตตระกลู TTL 2.4 ลอจิกเกตตระกลู NMOS 2.5 ลอจิกเกตตระกลู CMOS 2.6 ลอจิกเกตประเภท CPLD, VHDL

ตอบ 2.1 โครงสร้างของลอจิกเกตตระกูล DTL คือวงจรด้านอินพุตเป็นไดโอด วงจรเอาต์พุตเป็นทรานซิสเตอร์ ดงัรูปด้านลา่ง

2.2 โครงสร้างของลอจิกเกตตระกูล HTL คือวงจรด้านอินพุตเป็นไดโอด วงจรเอาต์พุตเป็นทรานซิสเตอร์จ านวน 2 ตวัและมีซีเนอร์ไดโอดต่อระหว่างขา E ของ Q1 และขา B ของ Q2 เพ่ือรักษาระดบัของค่าคงท่ี Threshold ดงัรูปด้านลา่ง

2.3 โครงสร้างของลอจิกเกตตระกูล TTL คือวงจรด้านอินพุตเป็นทรานซิสเตอร์ วงจรเอาต์พุตเป็นทรานซิสเตอร์ ดงัรูปด้านลา่ง

2.4 โครงสร้างของลอจิกเกตตระกลู NMOS ใช้อปุกรณ์ประเภท FET (Field Effect Transistor) มาเป็นสวิตช์แทนไบโพลา่ร์ทรานซิสเตอร์ (BJT)ดงัรูปด้านลา่ง

2.5 โครงสร้างของลอจิกเกตตระกูล CMOS ประกอบด้วย FET ชนิด P (PMOS) และ FET ชนิด N (NMOS) ตอ่ร่วมกนั วงจรด้านเอาต์พตุจะใช้ตวัเก็บประจตุอ่ลงกราวด์ ดงัรูปด้านลา่ง

2.6 โครงสร้างของลอจิกเกตประเภท CPLD, VHDL ซึง่ CPLD ย่อมาจาก Complex Programmable Logic Device เทคโนโลยีท่ีใช้จะเหมือนกบั EEPROM ท าให้มีความจุของเกตต ่า โดยทั่วไปจะน้อยกว่า 20,000 เกต แต่ข้อดี คือสามารถเก็บข้อมูลท่ีโปรแกรมลงไปได้โดยไม่จ าเป็นต้องมีไฟเลีย้ง และในการโปรแกรมจะใ ช้ทรานซิสเตอร์ 1 ตวัต่อ 1 บิต FPGA ย่อมาจาก Field Programmable Gate Array ใช้เทคโนโลยีในการโปรแกรมเหมือนกบั SRAM (Static RAM) ท าให้สามารถโปรแกรมซ า้ได้โดยไม่จ ากดัจ านวนครัง้ นอกจากนีย้งัมีความจุของเกตในระดบัปานกลางถึงสงูมาก (ประมาณ 10,000 – 1,000,000 เกท) ซึง่ข้อดีของ SRAM Based FPGA คือใช้เวลาในการโปรแกรมน้อย การโปรแกรมท าได้ง่ายเทียบได้กับการเขียน SRAM ทั่วไป และเหมาะส าหรับการออกแบบวงจรท่ีมีความสลบัซบัซ้อน ส่วนข้อเสียคือไม่สามารถเก็บโปรแกรมในภาวะท่ีไม่มีไฟเลีย้งได้ ข้อสงัเกตประการหนึง่คือ CPLD จะมีความจตุ ่ากวา่ FPGA รวมถงึมีคณุสมบตัิพิเศษอ่ืนๆน้อยกวา่

3. จากตารางด้านลา่ง จงเขียนสมการแบบ SOP และ POS

INPUT OUTPUT Y

สมการ C B A แบบ SOP แบบ POS 0 0 0 0 C B A 0 0 1 1 CBA 0 1 0 1

CBA 0 1 1 1 CBA 1 0 0 0 C B A 1 0 1 0 C B A 1 1 0 0 C B A+ 1 1 1 1 CBA

4. จากสมการตอ่ไปนี ้จงใช้พีชคณิตบลูีนลดรูปของสมการให้เหลือน้อยท่ีสดุ 4.1 Y = AB + ABC 4.2 Y = (A+B) A +C)+ BC( 4.3 Y = (A+B)(A+B)(A+C) 4.4 Y = ABC+AB(AC) 4.5 Y = ABC + ABC + ABC + BC ตอบ สามารถใช้พีชคณิตบลูีนลดรูปของสมการให้เหลือน้อยท่ีสดุ ได้ดงันี ้ 4.1 Y = AB + ABC

= AB(1 + C) = AB(1)

= AB 4.2 Y = (A+B) A +C)+ BC(        A A + A C + A B + B C + B C  

  =   A + A C + A B + B C + B C       =    A (1+B) + A C + B C (1+B C)

   =    A + A C + B C                            =     A 1 + C + B C   Y =     A + B C   

4.3 Y = (A+B)(A+B)(A+C)

= (AA+AB+BA+B )(A+C)B = (A+AB+BA)(A+C) = (A(1+B)+BA)(A+C) = (A+BA)(A+C) = A(1+B)(A+C) = A(A+C) = A 4.4 Y = ABC+AB(AC)

= ABC+AB(A+C) = ABC+AB(A+C)

= ABC+AB+ABC = ABC+ABC+AB = (ABC+ABC)+AB = AC(B+B)+AB = AC(1)+AB

= AC+AB = A(C+B) 4.5 Y = ABC + ABC + ABC + BC

Y = ABC+ABC+ABC+BC

= ABC+ABC+ABC+BC = (ABC+ABC)+ABC+BC = C(AB+AB)+ABC+BC = C(1)+ABC+BC

= C+ABC+BC = (C+ABC)+BC = C(1+AB)+BC = C(1)+BC

= C+BC = C+B

5. จากสมการตอ่ไปนี ้จงใช้แผนผงัคาร์โนห์ลดรูปของสมการให้เหลือน้อยท่ีสดุ 5.1 Y = ABC + ABC + ABC + ABC + ABC 5.2 Y = ABC + ABC + ABC + ABC + ABC + ABC 5.3 Y = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD 5.4 Y = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD

ตอบ สามารถใช้แผนผงัคาร์โนห์ลดรูปของสมการให้เหลือน้อยท่ีสดุ ได้ดงันี ้ 5.1 Y = ABC + ABC + ABC + ABC + ABC

C 00 01 11 100

1

AB

1

0

1

0

10

1 1 = B

= AC

Y = A + BC

5.2 Y = ABC + ABC + ABC + ABC + ABC + ABC

C 00 01 11 100

1

AB

1

1

0

1

11

1 0 = B

= A Y = A + B

5.3 Y = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD

CDAB

00

01

11

10

00 01 11 100 100

1 000

1 110

1 101 = BD

= ACD

= ABC

= ACD = ABC Y = ABC + ABD + ACD + BD + ABC

5.4 Y = ADCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD

CDAB

00

01

11

10

00 01 11 100 100

1 100

1 101

1 010 = ABCD

= BC

= ABD

= ABD

= ACD Y = ACD + BC + ABD + ABCD + ABD 6. จากตารางด้านลา่ง จงออกแบบวงจรให้มีขนาดเลก็สดุ โดยใช้แผนผงัคาร์โนห์

INPUT OUTPUT Y C B A

0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1

ตอบ จากตาราง Y = CBA +CBA + CBA + CBA + CBA

A 00 01 11 100

1

CB

1

1

1

0

10

1 0 = CB

= CB

= CA

Y = CB + CBA + CA