Mquinas de estadosEjemplos/ALU

El objetivo es crear un sistema que genere unas salidas determinadas, dependiendo de los estados por donde va fluyendo la ruta de datos. Por consiguiente, har falta el reset y reloj del sistema como entradas del sistema. Tambin se aade una seal para sacar el estado al exterior. Entradas: rst: Reset del sistema. clk: Reloj del sistema. Salidas: a: Salida de datos. b: Salida de datos. estado: Salida del estado.

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY maquina_estados IS PORT (clk : IN std_logic; rst : IN std_logic; a : OUT std_logic; b : OUT std_logic; estado : OUT std_logic_vector(3 downto 0)); END maquina_estados; ARCHITECTURE synth OF maquina_estados IS SIGNAL pstate, n_state : std_logic_vector(3 downto 0); BEGIN -- maquina de estados PROCESS (clk, rst) BEGIN IF rst = '1' THEN pstate