UNIVERSIDAD DEL CAUCA

FACULTAD DE INGENIERA ELECTRNICA Y TELECOMUNICACIONES

Programa de Ingeniera Electrnica y Telecomunicaciones

Laboratorio I

Circuitos Digitales I

Ing. Fernando Aparicio Urbano

Primer Periodo de 2015

Sebastin David Ossa Hernndez

Esteban Alberto Arteaga Benavidez

Popayn, Jueves 16 de Abril de 2015

1. TABLA DE CONTENIDO

1 TABLA DE CONTENIDO ......................................................................................................... 1 2. PROCEDIMIENTO DE DISEO .............................................. Error! Marcador no definido.

2.1 Diseo del control para una alarma .............................. Error! Marcador no definido. 2.2 Decodificador Binario Decimal / Binario Hexadecimal con entrada de 4 bits ....... 5 2.3 Diseo del Sumador-Restador ...................................................................................... 7 Implementacin Control de Alarma. .................................................................................. 8 Implementacin del Decodificador .................................................................................. 11 Implementacin del Sumador-Restador ............................. Error! Marcador no definido.

3. CONCLUSIONES ................................................................................................................. 26

2. Procedimiento de diseo

Se disearon tres circuitos diferentes (Control de alarma, Decodificador, Sumador-

Restador) aplicando la teora vista en clase y utilizando como herramienta principal el

software Quartus II. Los respectivos procedimientos se describen posteriormente.

2.1. Control para una Alarma

Un sistema de alarma es un dispositivo pasivo que se encarga de avisarnos que algo fuera

de lo comn est pasando, dependiendo del medio en el que est trabajando.

Para que una alarma est funcionando correctamente debe tener un sistema que controle

las condiciones en la que debe estar en reposo y las condiciones en la que debe estar activa,

para esto existen una serie de sensores que, depende de su funcin, manden un 1 lgico o

un 0 lgico segn lo que este detectando.

Los requerimientos para este diseo son: Existe un interruptor principal (I), tres sensores de

proximidad (A, B, C) y un sensor de humo (H). Cada uno de ellos genera un cero en estado inactivo

y un uno en estado activo. La alarma deber activarse si se da una de las siguientes situaciones:

a. El interruptor principal est activo y al menos dos de los sensores de proximidad estn detectando

presencia.

b. El interruptor principal y el sensor de humo estn activos.

c. El sensor de proximidad A y el detector de humo se activan as no est activo el interruptor

principal.

Para el diseo, se toma (I) como el bit ms significativo (MSB) y (C) como el bit menos significativo

(LSB), en este orden de ideas se construye la siguiente tabla de verdad que es la base de todo el

diseo:

I H A B C F

0 0 0 0 0 0

0 0 0 0 1 0

0 0 0 1 0 0

0 0 0 1 1 0

0 0 1 0 0 0

0 0 1 0 1 0

0 0 1 1 0 0

0 0 1 1 1 0

0 1 0 0 0 0

0 1 0 0 1 0

0 1 0 1 0 0

0 1 0 1 1 0

0 1 1 0 0 1

0 1 1 0 1 1

0 1 1 1 0 1

0 1 1 1 1 1

1 0 0 0 0 0

1 0 0 0 1 0

1 0 0 1 0 0

1 0 0 1 1 1

1 0 1 0 0 0

1 0 1 0 1 1

1 0 1 1 0 1

1 0 1 1 1 1

1 1 0 0 0 1

1 1 0 0 1 1

1 1 0 1 0 1

1 1 0 1 1 1

1 1 1 0 0 1

1 1 1 0 1 1

1 1 1 1 0 1

1 1 1 1 1 1

Tabla de verdad del Control para Alarma

2.2 Decodificador Binario Decimal / Binario Hexadecimal con entrada de 4 bits

Un decodificador es un circuito combinacional que convierte un cdigo binario de entrada a

cualquier otro cdigo natural, segn sea el caso. Tiene muchas aplicaciones en la vida cotidiana,

como en el caso de las empresas de telecomunicaciones que venden sus servicios de televisin, la

seal llega a travs del cable coaxial y el codificador se encarga de traducir esos datos para que cada

uno de nosotros podamos disfrutarlos en la comodidad del hogar.

En este caso hay que implementar un decodificador que convierta un binario de 4 bits de entrada a

cdigo BCD o cdigo Hexadecimal segn el estado lgico de la lnea de seleccin, el resultado se

mostrara en el despliegue siete-segmentos, tambin existe una lnea habilitadora que, como su

nombre lo indica, habilita o deshabilita todo el sistema dependiendo de su estado lgico.

Algo muy importante que hay que tener en cuenta en la tarjeta Altera DE0 que se utiliza para la

comprobacin de este diseo es que los despliegues son nodo comn, esto significa que cada

segmento se enciende con un nivel lgico bajo y se apaga con un nivel lgico alto.

En este caso, la disposicin del despliegue que se va a utilizar en el diseo es:

Entonces se construye la tabla de verdad a partir de los requisitos y la disposicin de las

salidas (OUTPUTS):

E S A B C D D0 D1 D2 D3 D4 D5 D6

0 x x x x x 1 1 1 1 1 1 1

1 0 0 0 0 0 0 0 0 0 0 0 1

1 0 0 0 0 1 1 0 0 1 1 1 1

1 0 0 0 1 0 0 0 1 0 0 1 0

1 0 0 0 1 1 0 0 0 0 1 1 0

1 0 0 1 0 0 1 0 0 1 1 0 0

1 0 0 1 0 1 0 1 0 0 1 0 0

1 0 0 1 1 0 0 1 0 0 0 0 0

1 0 0 1 1 1 0 0 0 1 1 1 1

1 0 1 0 0 0 0 0 0 0 0 0 0

1 0 1 0 0 1 0 0 0 0 1 0 0

1 0 1 0 1 0 1 1 1 1 1 1 1

1 0 1 0 1 1 1 1 1 1 1 1 1

1 0 1 1 0 0 1 1 1 1 1 1 1

1 0 1 1 0 1 1 1 1 1 1 1 1

1 0 1 1 1 0 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 0 0 0 0 0 0 0 0 1

1 1 0 0 0 1 1 0 0 1 1 1 1

1 1 0 0 1 0 0 0 1 0 0 1 0

1 1 0 0 1 1 0 0 0 0 1 1 0

1 1 0 1 0 0 1 0 0 1 1 0 0

1 1 0 1 0 1 0 1 0 0 1 0 0

1 1 0 1 1 0 0 1 0 0 0 0 0

1 1 0 1 1 1 0 0 0 1 1 1 1

1 1 1 0 0 0 0 0 0 0 0 0 0

1 1 1 0 0 1 0 0 0 0 1 0 0

1 1 1 0 1 0 0 0 0 1 0 0 0

1 1 1 0 1 1 1 1 0 0 0 0 0

1 1 1 1 0 0 0 1 1 0 0 0 1

1 1 1 1 0 1 1 0 0 0 0 1 0

1 1 1 1 1 0 0 1 1 0 0 0 0

1 1 1 1 1 1 0 1 1 1 0 0 0

Tabla de verdad del Conversor Binario Decimal/Hexadecimal

2.3 Sumador-Restador

Es un circuito que nos permite operar operaciones como la suma y la resta.

En este caso tenemos una lnea seleccionadora que escoge entre resta o suma y tenemos

cuatro entradas para dos nmeros de dos bits. Con ayuda del anterior diseo se mostraran

los resultados en los despliegues de la tarjeta Altera DE0.

Entonces implementamos la siguiente tabla de verdad:

S0 A1 A2 B1 B2 B C D Ds

0 0 0 0 0 0 0 0 1

0 0 0 0 1 0 0 1 0

0 0 0 1 0 0 1 0 0

0 0 0 1 1 0 1 1 0

0 0 1 0 0 0 0 1 1

0 0 1 0 1 0 0 0 1

0 0 1 1 0 0 0 1 0

0 0 1 1 1 0 1 0 0

0 1 0 0 0 0 1 0 1

0 1 0 0 1 0 0 1 1

0 1 0 1 0 0 0 0 1

0 1 0 1 1 0 0 1 0

0 1 1 0 0 0 1 1 1

0 1 1 0 1 0 1 0 1

0 1 1 1 0 0 0 1 1

0 1 1 1 1 0 0 0 1

1 0 0 0 0 0 0 0 1

1 0 0 0 1 0 0 1 1

1 0 0 1 0 0 1 0 1

1 0 0 1 1 0 1 1 1

1 0 1 0 0 0 0 1 1

1 0 1 0 1 0 1 0 1

1 0 1 1 0 0 1 1 1

1 0 1 1 1 1 0 1 1

1 1 0 0 0 0 1 0 1

1 1 0 0 1 0 1 1 1

1 1 0 1 0 1 0 0 1

1 1 0 1 1 1 0 1 1

1 1 1 0 0 0 1 1 1

1 1 1 0 1 1 0 0 1

1 1 1 1 0 1 0 1 1

1 1 1 1 1 1 1 0 1

Implementacin Control de Alarma

Tomando los datos de la tabla de verdad se procedi a hallar la expresin para la funcin a

implementar. Se utiliz el mtodo de los mapas de Karnaugh para 5 variables para hallarla

y se obtuvo:

= (( + ) + + ) +

El circuito queda de esta manera:

Ahora se muestra la simulacin para corroborar el funcionamiento.

Simulacin en Altera Quartus II

El circuito tambin se mont en protoboard utilizando un integrado 7408 (4 compuertas

AND) y un integrado 7432 (4 compuertas OR).

Se midi voltaje y corriente en la salida del circuito para todas las combinaciones, se

obtuvieron los siguientes valores:

Combinacin Voltaje (V) Corriente (mA)

00000 0 0

00001 0 0

00010 0 0

00011 0 0

00100 0 0

00101 0 0

00110 0 0

00111 0 0

01000 0 0

01001 0 0

01010 0 0

01011 0 0

01100 3.865 2.53

01101 3.613 2.35

01110 3.645 2.16

01111 3.65 1.96

10000 0 0

10001 0 0

10010 0 0

10011 3.623 1.82

10100 0 0

10101 3.7 2.57

10110 3.78 2.48

10111 3.63 2.11

11000 3.86 2.4

11001 3.523 2.56

11010 3.714 2.57

11011 3.8 2.15

11100 3.75 2.49

11101 3.6 1.85

11110 3.7 2.3

11111 4.4 2.43

Implementacin del Decodificador

Tomando los datos de la tabla de verdad se procedi a hallar las expresiones para la funcin

a implementar. Se utiliz el mtodo de los mapas de Karnaugh para 6 variables para

hallarlas y se obtuvo:

0 = + + + + + +

1 = + + + + + +

2 = + + + + +

3 = + + + + + +

4 = + + + + +

5 = + + + + + +

6 = + + + + +

Unos de los requisitos del diseo es implementarlo solamente con negadores en las

variables de entrada y con compuertas NAND, entonces se aplica el teorema de Morgan

negando dos veces cada termino y queda de la siguiente manera:

0 =

1 =

2 =

3 =

4 =

5 =

6 =

Entonces cada salida para los segmentos quedan as:

0

1

2

3

4

5

6

Se simul todo el circuito con el fin de comprobar si existan o no errores.

Simulacin en Altera Quartus II

La simulacin demuestra el correcto funcionamiento del circuito implementado.

El circuito se encapsulo en un bloque funcional para usarlo posteriormente en el siguiente

diseo.

Implementacin del Sumador-Restador con resultado en despliegue

Se toman los datos de la tabla de verdad y se procede a hallar las funciones para cada

salida, se utiliz el mtodo de los mapas de Karnaugh para hacer la simplificacin.

Entonces lo que se obtuvo fue:

= 212 + 11 + 122

= 1 2 1 + 1 12 + 11 2 + 121 + 1 12 + 12 1 + 1 21 2 + 1212

= 22 + 2 2

= ( + 1 + 2 + 2) ( + 2 + 1 + 2 ) ( + 1 + 1 )

Este diseo tambin se implement con compuertas NAND, entonces se utiliz el teorema

de Morgan negando dos veces cada termino y el diseo queda as:

= 212 11 122

= 1 2 1 1 12

11 2 121

1 12 12 1

1 21 2 1212

= 22 2 2

= 1 2 2 2 12

1 1

As el circuito para cada salida queda de esta forma:

Ahora se hace la respectiva simulacin.

Simulacin en Altera Quartus II

Despues de obtener el correcto funcionamiento del circuito, se encapsulo para unirlo con

el anterior diseo, as obtendremos los resultados mostrados en el despliegue de la tarjeta

DE0.

Cuando unimos los dos bloques debemos tener en cuenta que este sumador-restador

tiene una salida de 3 bits, y como el bloque del conversor tiene 6 entradas debemos

conectar la lnea habilitadora directamente a Vcc para que el circuito este en constante

funcionamiento. Tambin debemos conectar la lnea de seleccin y la entrada (A) a tierra,

ya que este es un estado lgico bajo y as se garantiza la salida deseada.

Simulacin Sumador-Restador con respuesta en despliegue.

3. Conclusiones:

Se aprendi a usar correctamente la tarjeta Altera DE0.

Se aprendi a utilizar correctamente el software QUARTUS II para la

implementacin de diseos de circuitos lgicos.

Se reforz la teora vista en clase como los mapas de Karnaugh para simplificacin

de circuitos y el teorema de Morgan para la implementacin solo con compuertas

NAND.

Se demostr que cualquier circuito se puede expresar en compuertas NAND o

NOR, utilizando el teorema de Morgan.

Se reforz la correcta utilizacin y conexionado de elementos como circuitos

integrados de manera ordenada en la tabla experimental (QT).