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ESCUELA POLITECNICA NACIONALLABORATORIO DE SISTEMAS DIGITALES

INFORME Nro. 09

DISEÑO DE FLIP – FLOPS

OBJETIVO:

Aplicar los conocimientos sobre contadores binarios, construyendo un reloj digital, incluido un sistema de igualación.

1. Diseñar un contador sincrónico ascendente / descendente módulo 8 utilizando flip flop J-K. Incluya el circuito de visualización en displays de ánodo común y el circuito de borrado manual.

U9:A(CLK)

R15.6k

R1(2)

0

1 23

U3:A7432

1 23

U4:A74LS86

1 2 1312

U5:A7411

3 4 56

U5:B74111 2

U7:A

7404

A7

QA13

B1

QB12

C2

QC11

D6

QD10

BI/RBO4

QE9

RBI5

QF15

LT3

QG14

U8

74LS47

J4

Q15

CLK1

K16

Q14

S2

R3

U9:A

74LS76

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

(COM)

U1:B(J)

U8(LT)

2. Diseñe un circuito digital que permita dividir una señal cuadrada de frecuencia de 25 KHz, para obtener una señal de frecuencia de 5 KHz.

CKA14

Q012

CKB1

Q19

Q28

Q311

R0(1)2

R0(2)3

R9(1)6

R9(2)7

U1

74LS90

D1LED-GREEN

D2LED-GREEN

R1330R

R2330R

CIRCUITO 02

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

J4

Q15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

J4

Q15

CLK1

K16

Q14

S2

R3

U3:A

74LS76

1

1

23

U4:A

74LS32

A1

10S1

9

A2

8S2

6

A3

3S3

2

A4

1S4

15

B1

11

B2

7

B3

4

B4

16

C0

13C4

14

U874LS83

9

108

U5:C

74LS32

1 23

U6:A74LS08

12

1311

U5:D

74LS32

A7

QA13

B1

QB12

C2

QC11

D6

QD10

BI/RBO4

QE9

RBI5

QF15

LT3

QG14

U7

74LS48

A7

QA13

B1

QB12

C2

QC11

D6

QD10

BI/RBO4

QE9

RBI5

QF15

LT3

QG14

U20

74LS48

R11330RR20330RR3330RR4330RR5330RR6330RR7330R

R8330RR9330RR10330RR21330RR12330RR13330RR14330R

2

31

U9:A

74LS02

CIRCUITO 01

A

B

C

D


3) CUESTIONARIO:

a) Explique las diferencias en el diseño de contadores sincrónicos y asincrónicos.

Diseño de contadores asincrónicos:Los Flip-Flops que se conectan en cascada; los conectamos de modo que la salida del primer Flip-Flops sea el reloj del siguiente Flip-Flops, así consecuentemente tenemos tiempo de retardo acumulado por cada Flip-Flops.

Diseño de contadores sincrónicos:La principal diferencia es que el reloj de cualesquier Flip-Flops puede ser común e incluso independiente.Para el diseño de este tipo de contadores es menester conocer la TABLA DE COMPORTAMIENTO DEL CS.

b) Determine lo que haría para obtener una señal de reloj de 6 Hz, a partir de una señal de reloj generada por un cristal de 12 MHz.

Configuraciones en las que podemos usar el TLC555:

Configuración estable:

La frecuencia de operación está dada por la siguiente fórmula:

f = 1,44

(Ra+2 Rb)C1 La frecuencia máxima de operación de esta configuración es de 2,1 MHz, con lo cual podemos colocar una capacidad mínima de 200 pF. C1 = C2 y el capacitor C2 será colocado opcionalmente para obtener la función de by-pass.


Configuración monoestable:

El tiempo está dado por la siguiente fórmula: t = 1,1 Ra C La temporización mínima está dada por un capacitor de 200 pF y una resistencia no menor que 200 ohm. En este caso también el capacitor C2 será opcional cumpliendo la misma misión que en circuito anterior.

A partir de estos dos circuitos básicos que hemos visto podemos tener diversas variaciones, con las que podremos lograr alteraciones de los ciclos activos, excitación de cargas de mayor potencia, modulación, etc. Estable con 50% de ciclo activo:

Con esta configuración se obtiene a la salida una señal cuadrada perfecta con ciclo activo 50%, lo que no ocurría con la configuración estable básica (Figura 3).

Este ciclo es posible porque los recorridos -tanto para la descarga como para la carga del capacitor- son los mismos. Es importante que la resistencia utilizada no sea menor que 10 K para no sobrecargar la salida.Las formas de onda de la entrada y de la salida serán cono se ve en la figura 6.

La excitación de una carga externa de mayor potencia, como por ejemplo una lámpara o un relé, puede hacerse con la disposición de la figura 7, la cual será cargada la semana que viene.

c) Se desea diseñar un contador binario que haga cuentas pares o impares bajo el control de una entrada U. Si U=0 la cuenta será: 0, 2, 4, 6 y si U=1 la cuenta será: 1, 3, 5, 7. Considerar que la


entrada de control U sólo puede cambiar mientras el contador está en el estado más elevado de la cuenta par o impar. El paso de la cuenta impar a par (al ponerse U=0) se hará decrementando en una unidad el estado más alto de la cuenta impar. Por el contrario, el paso de la cuenta par a la impar (al ponerse U=1) se hará incrementando en una unidad el máximo estado par. Utilizar Flip-Flops J-K disparados por el flanco de bajada con entradas asíncronas activas a nivel bajo para la inicialización. Presentar la simulación del circuito diseñado en el paquete computacional Proteus.

4) CONCLUSIONES

Para los contadores 74 x 90 y 74 x 93, se tiene un contador módulo 2 o módulo 8, pero si se conecta el CKb al bit menos significativo; Qo. Se obtendrá un módulo 16.

Parta un conteo regresivo utilizando contadores asincrónicos; podemos negar las salidas de los Flip-Flops.

Un contador es un divisor de frecuencias, así podemos hacer una frecuencia más pequeña que la entrada a una razón proporcional al modulo del contador.

Cuando se necesita realizar contadores de módulos muy altos (Módulo 100 por ejemplo) es necesario conectar los CIs en cascada, así por ejemplo con el CI 74x92. tenemos que conectar la salida Q3 del primer CI al CKa del segundo CI y así sucesivamente para obtener el modulo requerido; y si lo amerita utilizar el pin de Reset para el número máximo/mínimo al que llegaríamos en el conteo.


Mediante el uso de las compuertas lógicas (A-O-N) se puede diseñar un sumador binario completo que se lo comprobó satisfactoriamente en el laboratorio.

Los circuitos integrados en esta práctica de laboratorio están construidos con una mayor integración que los utilizados anteriormente, por lo que permiten agrupar un mayor número de transistores y realizar funciones más complejas que las anteriormente vistas.

5) BIBLIOGRAFÍA

Sistemas Electrónicos Digitales, Mandado Enrique, 7ª Edición, Pág. 165-174

Novillo M., Carlos; “Sistemas Digitales”, Circuitos MSI, Págs. 61 - 67, EPN, Quito, Ecuador, 2003.

Espinosa, Alfonso; Apuntes de Sistemas Digitales, Abril - Agosto 2004.