tema1_2

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Tema 2: diseño digital CMOSTema 2: diseño digital CMOS

Diseño de Circuitos Integrados IDiseño de Circuitos Integrados IJosé Manuel José Manuel MendíasMendías CuadrosCuadros

Hortensia Mecha LópezHortensia Mecha LópezDpto. Arquitectura de Computadores y AutomáticaDpto. Arquitectura de Computadores y Automática

Universidad Complutense de MadridUniversidad Complutense de Madrid

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Módulo I Tecnología CMOSMódulo I Tecnología CMOSTema 1. Tecnologías de diseño Tema 1. Tecnologías de diseño microelectrónicomicroelectrónico..

Tema 2. Diseño digital CMOS.Tema 2. Diseño digital CMOS.Tema 3. Diseño físico de circuitos CMOS.Tema 3. Diseño físico de circuitos CMOS.Tema 4. Diseño de elementos CMOS específicos.Tema 5. Cables.Tema 5. Cables.

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Tema 2. Diseño digital CMOS.Tema 2. Diseño digital CMOS.

1.1.-- El transistor NMOS. El transistor PMOS. El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS.Puertas de paso: NMOS, PMOS y CMOS.2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

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2.1 El transistor 2.1 El transistor nMOSnMOSUn transistor MOS (MetalUn transistor MOS (Metal--OxideOxide--SiliconSilicon) de canal n () de canal n (nMOSnMOS) es una ) es una estructura física creada mediante la estructura física creada mediante la superposición de diferentes superposición de diferentes materiales:materiales:–– Un sustrato tipo p ligeramente Un sustrato tipo p ligeramente

dopado.dopado.–– Dos regiones tipo n fuertemente Dos regiones tipo n fuertemente

dopadas, fuente y dopadas, fuente y drenadordrenador, , separadas por una región de separadas por una región de sustrato llamada canal.sustrato llamada canal.

–– Una fina capa de aislante sobre el Una fina capa de aislante sobre el canal.canal.

–– Una capa de Una capa de polisiliciopolisilicio sobre el sobre el aislante.aislante.

pn+ n+

fuente(source, S)

drenador(drain, D)

puerta(gate, G)

sustrato(bulk, B)

silicio dopado positivamente(B, Ga, aceptadores de e-)

polisilicio conductor

óxido aislante (SiO2)

silicio muy dopado negativamente(P, As, Sb, donantes de e-)

canal

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2.1 El transistor 2.1 El transistor nMOSnMOSEléctricamente, un transistor Eléctricamente, un transistor nMOSnMOS es un dispositivo de 4 es un dispositivo de 4 terminales que permite controlar por voltaje la intensidad que terminales que permite controlar por voltaje la intensidad que circula por el canal.circula por el canal.–– SustratoSustrato: típicamente no se tiene en cuenta porque suele : típicamente no se tiene en cuenta porque suele

estar conectado a GND.estar conectado a GND.–– PuertaPuerta: es un terminal de control que regula la intensidad : es un terminal de control que regula la intensidad

que circula por el canal.que circula por el canal.–– Fuente y Fuente y drenadordrenador: son los terminales origen y destino de : son los terminales origen y destino de

los portadores de carga (electrones), físicamente son los portadores de carga (electrones), físicamente son equivalentes, su nombre depende del sentido de la equivalentes, su nombre depende del sentido de la intensidadintensidad

Fuente: origen del flujo de electrones, destino de Fuente: origen del flujo de electrones, destino de intensidad.intensidad.DrenadorDrenador: destino del flujo de electrones, origen de : destino del flujo de electrones, origen de intensidad.intensidad.

D S

G

G

D S

B

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2.1 El transistor 2.1 El transistor nMOSnMOS

Conceptualmente su comportamiento es:Conceptualmente su comportamiento es:–– Si existe una diferencia de Si existe una diferencia de potencial positivo suficientepotencial positivo suficiente entre puerta y entre puerta y

sustrato se induce un canal conductor de sustrato se induce un canal conductor de tipo ntipo n entre entre drenadordrenador y y fuente.fuente.

–– Si existe una diferencia de potencial entre Si existe una diferencia de potencial entre drenadordrenador y fuente, y existe y fuente, y existe canal, la corriente circula a través del mismo.canal, la corriente circula a través del mismo.

D S

G

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Un transistor MOS de canal p (Un transistor MOS de canal p (pMOSpMOS) tiene ) tiene una construcción y comportamiento duales a una construcción y comportamiento duales a las del transistor las del transistor nMOSnMOS..La sección vertical de un transistor La sección vertical de un transistor pMOSpMOSestá formada típicamente por:está formada típicamente por:–– Un sustrato tipo n ligeramente dopado.Un sustrato tipo n ligeramente dopado.–– Dos regiones tipo p fuertemente Dos regiones tipo p fuertemente

dopadas, fuente y dopadas, fuente y drenadordrenador, separadas , separadas por una región de sustrato llamada por una región de sustrato llamada canal.canal.

–– Una fina capa de aislante sobre el canal.Una fina capa de aislante sobre el canal.–– Una capa de Una capa de polisiliciopolisilicio sobre el sobre el

aislante.aislante.

2.1 El transistor 2.1 El transistor pMOSpMOS

np+ p+

fuente(source, S)

drenador(drain, D)

puerta(gate, G)

sustrato(bulk, B)

silicio dopado negativamente(P, As, Sb, donantes de e-)

polisilicio conductor

óxido aislante (SiO2)

silicio muy dopado positivamente(B, Ga, aceptadores de e-)

canal

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Eléctricamente, un transistor Eléctricamente, un transistor pMOSpMOS es un es un dispositivo de 4 terminales que también dispositivo de 4 terminales que también permite controlar por voltaje la intensidad que permite controlar por voltaje la intensidad que circula por el canal.circula por el canal.–– SustratoSustrato: típicamente no se tiene en cuenta : típicamente no se tiene en cuenta

porque suele estar conectado a PWR.porque suele estar conectado a PWR.–– PuertaPuerta: es un terminal de control que : es un terminal de control que

regula la intensidad que circula por el regula la intensidad que circula por el canal.canal.

–– Fuente y Fuente y drenadordrenador: son los terminales : son los terminales origen y destino de los portadores de carga origen y destino de los portadores de carga (huecos), físicamente son equivalentes, su (huecos), físicamente son equivalentes, su nombre depende del sentido de la nombre depende del sentido de la intensidad.intensidad.


D S

G

G

D S

B

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Conceptualmente su comportamiento es:Conceptualmente su comportamiento es:–– Si existe una diferencia de Si existe una diferencia de potencial negativo suficientepotencial negativo suficiente entre puerta entre puerta

y sustrato se induce un canal conductor de y sustrato se induce un canal conductor de tipo ptipo p entre entre drenadordrenador y y fuente.fuente.

–– Si existe una diferencia de potencial entre Si existe una diferencia de potencial entre drenadordrenador y fuente, y existe y fuente, y existe canal, la corriente circula a través del mismo.canal, la corriente circula a través del mismo.


D S

G

10


1.1.-- El transistor NMOS. El transistor PMOS. El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS.Puertas de paso: NMOS, PMOS y CMOS.2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

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2.1 Puertas de paso: NMOS, PMOS y 2.1 Puertas de paso: NMOS, PMOS y CMOSCMOS

Considera un transistores MOS como Considera un transistores MOS como interruptoresinterruptores. . ConsideracionesConsideraciones–– ‘1 lógico’: voltaje comprendido entre 1.5V y 15V, representado p‘1 lógico’: voltaje comprendido entre 1.5V y 15V, representado por or

Vdd, o PWR.Vdd, o PWR.–– ‘0 lógico’, voltaje de 0V, representado por Vss, o GND.‘0 lógico’, voltaje de 0V, representado por Vss, o GND.–– Por convenio, la intensidad circula de Por convenio, la intensidad circula de VddVdd a a VssVss, en sentido contrario , en sentido contrario

al flujo de eal flujo de e--..–– La fuerza de una señal (‘0’ ó ‘1’) en un punto se define como laLa fuerza de una señal (‘0’ ó ‘1’) en un punto se define como la

capacidad de ese punto de conducir intensidad (más fuerza = más capacidad de ese punto de conducir intensidad (más fuerza = más capacidad).capacidad).

VddVdd es una fuente de ‘1’ fuertes.es una fuente de ‘1’ fuertes.VssVss es una fuente de ‘0’ fuertes.es una fuente de ‘0’ fuertes.Las salidas son más fuertes que las entradas.Las salidas son más fuertes que las entradas.

Abstracción digital del comportamiento de transistores MOS

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2.1 Puertas de paso: NMOS, PMOS 2.1 Puertas de paso: NMOS, PMOS y CMOSy CMOS

Comportamiento de un Comportamiento de un transistor transistor nMOSnMOS::–– Si Si G=G=‘0’ fuente y drenador se aíslan, en transistor no conduce.‘0’ fuente y drenador se aíslan, en transistor no conduce.–– Si Si G=G=‘1’ fuente y drenador se unen mediante el canal, el transistor ‘1’ fuente y drenador se unen mediante el canal, el transistor

conduceconducetransmitiendo sin distorsionar los ‘0’s.transmitiendo sin distorsionar los ‘0’s.transmitiendo distorsionados los ‘1’s.transmitiendo distorsionados los ‘1’s.

Comportamiento de un Comportamiento de un transistor transistor pMOSpMOS::–– Si Si G=G=‘1’ fuente y drenador se aíslan, en transistor no conduce.‘1’ fuente y drenador se aíslan, en transistor no conduce.–– Si Si G=G=‘0’ fuente y drenador se unen mediante el canal, el transistor ‘0’ fuente y drenador se unen mediante el canal, el transistor

conduceconducetransmitiendo sin distorsionar los ‘1’s.transmitiendo sin distorsionar los ‘1’s.transmitiendo distorsionados los ‘0’s.transmitiendo distorsionados los ‘0’s.

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‘0’ ‘0’

‘1’

‘1’ ‘1’

‘1’

(débil)

x y

‘0’

=x y

x y

‘1’

=x y

‘0’ ‘Z’

‘0’

‘1’ ‘Z’

‘0’(fuerte)

puerta de paso nMOS

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‘0’ ‘0’

‘0’

‘1’ ‘1’

‘0’

(fuerte)

x y

‘1’

=x y

x y

‘0’

=x y

‘0’ ‘Z’

‘1’

‘1’ ‘Z’

‘1’(débil)

puerta de paso pMOS

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Los transistores MOS funcionando por separado como puertas Los transistores MOS funcionando por separado como puertas de paso son imperfectos pero complementarios:de paso son imperfectos pero complementarios:–– nMOSnMOS –– transmite sin degradar ‘0’ cuando la puerta vale transmite sin degradar ‘0’ cuando la puerta vale

‘1’.‘1’.–– pMOSpMOS –– transmite sin degradar ‘1’ cuando la puerta vale transmite sin degradar ‘1’ cuando la puerta vale

‘0’.‘0’.Una combinación en paralelo de un transistor Una combinación en paralelo de un transistor nMOSnMOS y otro y otro pMOSpMOS con valores de puerta opuestos será una puerta de paso (o con valores de puerta opuestos será una puerta de paso (o interruptor) perfecta. interruptor) perfecta. –– Si Si s=s=‘0’, ningún transistor conduce, la salida se aísla.‘0’, ningún transistor conduce, la salida se aísla.–– Si Si s=s=‘1’ ambos transistores conducen, las salida sigue a la ‘1’ ambos transistores conducen, las salida sigue a la

entradaentradaCuando hay un ‘0’, el transistor nMOS lo transmite.Cuando hay un ‘0’, el transistor nMOS lo transmite.Cuando hay un ‘1’ lo transmite el transistor pMOS.Cuando hay un ‘1’ lo transmite el transistor pMOS.

x

s

s

y = x

s

s

x y = x

Puerta de paso CMOS

s

s

x y = x

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2.1 Puertas de paso: NMOS, PMOS y 2.1 Puertas de paso: NMOS, PMOS y CMOSCMOS

Una aplicación inmediata de las puertas Una aplicación inmediata de las puertas de paso CMOS es la construcción de de paso CMOS es la construcción de multiplexores.multiplexores.–– AsímismoAsímismo, si las entradas de , si las entradas de

datos se conectan a datos se conectan a VddVdd ó ó VssVsspodemos usar los multiplexores podemos usar los multiplexores para implementar tablas de para implementar tablas de verdadverdad

s

x1

x0

s

s sxsxy ⋅+⋅= 10

Diseño con puertas de paso CMOS

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1.1.-- El transistor NMOS. El transistor PMOS. Puertas de El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS. paso: NMOS, PMOS y CMOS.

2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

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2.2 El inversor CMOS estático2.2 El inversor CMOS estáticoObservaciones:Observaciones:–– las funciones lógicas generan a la salida valores diferentes quelas funciones lógicas generan a la salida valores diferentes que los los

presentes a la entrada.presentes a la entrada.–– usando usando drenadordrenador y fuente como entrada y salida sólo conseguimos y fuente como entrada y salida sólo conseguimos

pasar una señalpasar una señal–– para transformarlas será crucial usar la puerta del transistor cpara transformarlas será crucial usar la puerta del transistor como omo

entradaentradapara para nmosnmos, un terminal será la salida y el otro estará conectado , un terminal será la salida y el otro estará conectado permanentemente a permanentemente a VssVss (ya que el transistor (ya que el transistor nmosnmos sólo transmite sin sólo transmite sin degradar ‘0’s)degradar ‘0’s)para para pmospmos, un terminal será la salida y el otro estará conectado , un terminal será la salida y el otro estará conectado permanentemente a permanentemente a VddVdd (ya que el transistor (ya que el transistor pmospmos sólo transmite sin sólo transmite sin degradar ‘1’s)degradar ‘1’s)

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2.2 El inversor CMOS estático2.2 El inversor CMOS estático

–– ¿qué sucederá si se unen las entradas y salidas de un transistor¿qué sucederá si se unen las entradas y salidas de un transistor nmosnmos y y otro otro pmospmos?? hemos diseñado un inversorhemos diseñado un inversor

‘0’

‘Z’

‘1’

‘0’

‘0’

‘1’

‘1’

‘Z’

x

y

x

y

‘0’ ‘1’ ‘1’ ‘0’x y = x

20

2.2 El inversor CMOS estático2.2 El inversor CMOS estático

Un Un inversor CMOSinversor CMOS ((ComplementaryComplementary MOS) estático está MOS) estático está formado por un transistor formado por un transistor pmospmos en serie con un transistor en serie con un transistor nmosnmos con sus puertas unidas:con sus puertas unidas:–– la entrada del inversor es la puerta común y la salida, el puntola entrada del inversor es la puerta común y la salida, el punto de de

unión de los transistores.unión de los transistores.–– el transistor el transistor pmospmos se llama transistor de se llama transistor de pullpull--upup, tiene un terminal , tiene un terminal

conectado a conectado a VddVdd y es el encargado de poner la salida a ‘1’ cuando y es el encargado de poner la salida a ‘1’ cuando conduce (cuando la entrada vale ‘0’).conduce (cuando la entrada vale ‘0’).

–– el transistor el transistor nmosnmos se llama transistor de se llama transistor de pullpull--downdown, tiene un , tiene un terminal conectado a terminal conectado a VssVss y es el encargado de poner la salida a ‘0’ y es el encargado de poner la salida a ‘0’ cuando conduce (cuando la entrada vale ‘1’).cuando conduce (cuando la entrada vale ‘1’).

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1.1.-- El transistor NMOS. El transistor PMOS. Puertas de El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS. paso: NMOS, PMOS y CMOS. 2.2.-- El inversor CMOS. El inversor CMOS.

3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas básicos: puertas NAND, puertas NOR, multiplexores. NAND, puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

22

2.3 Circuitos 2.3 Circuitos combinacionalescombinacionalesbásicos básicos

Todo circuito Todo circuito combinacionalcombinacional CMOS estático se basa en la CMOS estático se basa en la conexión de dos árboles duales con entradas comunes y conexión de dos árboles duales con entradas comunes y salida común, que en estado estacionario no conducen salida común, que en estado estacionario no conducen simultáneamentesimultáneamente

árbol depull-up

árbol depull-down

F(x)x

–– ArbolArbol de de pullpull--upup, formado únicamente , formado únicamente por transistores por transistores pMOSpMOS, que conectan , que conectan condicionalmente (en función de las condicionalmente (en función de las entradas) la salida a entradas) la salida a VddVdd..

–– ArbolArbol de de pullpull--downdown, formado , formado únicamente por transistores únicamente por transistores nMOSnMOS, que , que conectan condicionalmente (en función conectan condicionalmente (en función de las entradas) la salida a de las entradas) la salida a VssVss..

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⌦ Reglas de diseñoLos transistores se usan como interruptores (controlados por puerta).Los árboles se construyen conectando en serie o en paralelo grupos de transistores del mismo tipo.Es condición suficiente aunque no necesaria que las estructuras de transistores de los árboles sean duales (ej.Si en el árbol de pull-up los transistores están en serie, en el de pull-down estarán en paralelo).Implementa lógica inversora, es decir, funciones inversas se implementan directamente, funciones directas requieren de un inversor adicional.


árbol depull-up

árbol depull-down

F(x)x

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Conectan la salida a Conectan la salida a VssVss cuando cuando xx00 yy xx11 valen ’1’valen ’1’–– Ponen los ‘0’ de la función NAND.Ponen los ‘0’ de la función NAND.

‘0’

‘0’

‘Z’

‘1’

‘0’

‘Z’

‘0’

‘1’

‘Z’

‘1’

‘1’

‘0’

x1

x0

10 xxy ⋅=

Conexión de transistores nMOS en serie


25

⌦ Conectan la salida a Vss cuando x0 ó x1 valen ’1’Ponen los ‘0’ de la función NOR.

Conexión de transistores nMOS en paralelo

x0 x1

10 xxy +=‘0’ ‘0’

‘Z’

‘1’‘1’

‘0’

‘0’ ‘1’

‘0’

‘0’‘1’

‘0’


26

⌦ Conectan la salida a Vdd cuando x0 y x1 valen ’0’Ponen los ‘1’ de la función NOR.

‘0’

‘0’

‘1’ ‘Z’ ‘Z’ ‘Z’

x1

x0

‘0’

‘1’ ‘0’

‘1’

‘1’

‘1’

10 xxy ⋅=

Conexión de transistores pMOS en serie


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Conexión de transistores pMOS en paralelo⌦ Conectan la salida a Vdd cuando x0 ó x1 valen ’0’

Ponen los ‘1’ de la función NAND.

x0 x1

10 xxy +=

‘0’‘0’

‘1’

‘1’ ‘0’

‘1’

‘1’‘0’

‘1’

‘1’ ‘1’

‘Z’


28

2.3.2.3.-- Circuitos Circuitos combinacionalescombinacionalesbásicosbásicos

x0 x1

10 xxy ⋅=

1 1

1 0

x010

x1

10

x0 x1

10 xxy +=

1 0

0 0

x010

x1

10

puerta NAND puerta NOR

salida ‘1’ cuando

x0 ó x1 valen ‘0’


x 0y x 1

valen ‘1’

salid

a ‘0’

cuan

dox 0

ó x1

valen

‘1’


x 0y x 1

valen ‘0’

10 xxy ⋅=

10 xxy +=10 xxy +=

10 xxy ⋅=

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1.1.-- El transistor NMOS. El transistor PMOS. Puertas de El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS. paso: NMOS, PMOS y CMOS. 2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores.

4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

30

2.4.2.4.-- Circuitos Circuitos combinacionalescombinacionalesgeneralesgenerales

Metodología partiendo de una expresión de Metodología partiendo de una expresión de conmutaciónconmutación–– Para implementar el Para implementar el árbol de árbol de pullpull--upup se trabaja con la función sin se trabaja con la función sin

complementar.complementar.Manipular la función para que sólo dependa de variables complemeManipular la función para que sólo dependa de variables complementadas.ntadas.Cada término producto se diseña mediante transistores Cada término producto se diseña mediante transistores pMOSpMOS en serie.en serie.Cada término suma se diseña mediante transistores Cada término suma se diseña mediante transistores pMOSpMOS en paralelo. en paralelo.

–– Para implementar el Para implementar el árbol de árbol de pullpull--downdown se trabaja con la función se trabaja con la función complementada.complementada.

Manipular la función para que sólo dependa de variables sin compManipular la función para que sólo dependa de variables sin complementar.lementar.Cada término suma se diseña mediante transistores Cada término suma se diseña mediante transistores nMOSnMOS en paralelo.en paralelo.Cada término producto se diseña mediante transistores Cada término producto se diseña mediante transistores nMOSnMOS en serie. en serie.

–– Si no es posible hacer el proceso hacer una doble inversión de lSi no es posible hacer el proceso hacer una doble inversión de la a función e implementar por un lado el inversor y por otro la funcfunción e implementar por un lado el inversor y por otro la función ión invertida siguiendo el anterior proceso.invertida siguiendo el anterior proceso.

31


Metodología partiendo de un diagrama de Metodología partiendo de un diagrama de KarnaughKarnaugh–– Para implementar el Para implementar el árbol de árbol de pullpull--upup se agrupan los ‘1’.se agrupan los ‘1’.

Representar la función como una suma de productos de variables Representar la función como una suma de productos de variables complementadas.complementadas.Proceder como se ha explicado anteriormente.Proceder como se ha explicado anteriormente.

–– Para implementar el Para implementar el árbol de árbol de pullpull--downdown se agrupan los ‘0’.se agrupan los ‘0’.Representar la función como un producto de sumas de variables siRepresentar la función como un producto de sumas de variables sin n complementar.complementar.Proceder como se ha explicado anteriormente.Proceder como se ha explicado anteriormente.

32


1 1

0 0

1 1

1 0

0 0

1 1

0 0

1 1

ab1000 01 11

cd10

0001

11

1 1

0 0

1 1

1 0

0 0

1 1

0 0

1 1

ab1000 01 11

cd10

0001

11

a

b

c

d

d

a b c

dcbay +⋅⋅=

dcbadcdbday

⋅++=⋅+⋅+⋅=

)(

dcbay ⋅++= )(

33


dcbay ⋅+⋅=

a b

c d

b

a

d

c

dcbay ⋅+⋅=

)()( dcbadcbadcbay

+⋅+=⋅⋅⋅=⋅+⋅=

dcbay ⋅+⋅=

34


1.1.-- El transistor NMOS. El transistor PMOS. Puertas de El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS. paso: NMOS, PMOS y CMOS. 2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales.

5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflipflopsflops. . 6.6.-- Lógica CMOS estática y lógica CMOS dinámica.Lógica CMOS estática y lógica CMOS dinámica.

35

2.5.2.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos:

latcheslatches, , flipflip flopsflops. .

Un Un biestablebiestable tipo D disparado por nivel (tipo D disparado por nivel (latchlatch)), es un , es un dispositivo de 3 terminales capaz de almacenar 1 dispositivo de 3 terminales capaz de almacenar 1 bitbit de de información bajo el control de una señal de control:información bajo el control de una señal de control:–– D D -- entrada de datosentrada de datos–– CLK CLK -- entrada de relojentrada de reloj–– Q Q -- salida de datossalida de datos

Biestable disparado por nivel

D

QCLK

Q

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latcheslatches, , flipflip flopsflops. . Su comportamiento es el siguiente:Su comportamiento es el siguiente:–– Si Si CLK=CLK=‘1’, transmite la entrada a la salida‘1’, transmite la entrada a la salida–– Si Si CLK=CLK=‘0’, la salida permanece estable al último valor de la entrada ‘0’, la salida permanece estable al último valor de la entrada

cuando CLK valía ‘1’.cuando CLK valía ‘1’.

Se diseña realimentando 2 inversores, a través de puertas de pasSe diseña realimentando 2 inversores, a través de puertas de paso.o.

D

QCLK = ‘1’

D

CLK = ‘0’Q

D

QCLK

Q

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latcheslatches, , flipflip flopsflops..

El comportamiento de un El comportamiento de un biestablebiestable tipo D disparado por flanco de subida (tipo D disparado por flanco de subida (flipflip--flopflop))es similar al es similar al latchlatch con la diferencia de que sólo muestrea la entrada durante el incon la diferencia de que sólo muestrea la entrada durante el intervalo tervalo en que cambia la señal de reloj de 0 a 1.en que cambia la señal de reloj de 0 a 1.Se diseña componiendo 2 Se diseña componiendo 2 latcheslatches en serie (maestro y esclavo).en serie (maestro y esclavo).

Biestable disparado por flanco

D Q

CLK

Q

CLK = ‘0’

D Q

D

CLK = ‘1’

QD

CLK = ‘1’

Q

38


1.1.-- El transistor NMOS. El transistor PMOS. Puertas de El transistor NMOS. El transistor PMOS. Puertas de paso: NMOS, PMOS y CMOS. paso: NMOS, PMOS y CMOS. 2.2.-- El inversor CMOS. El inversor CMOS. 3.3.-- Circuitos Circuitos combinacionalescombinacionales básicos: puertas NAND, básicos: puertas NAND, puertas NOR, multiplexores. puertas NOR, multiplexores. 4.4.-- Circuitos Circuitos combinacionalescombinacionales generales. generales. 5.5.-- Circuitos Circuitos secuencialessecuenciales básicos: básicos: latcheslatches, , flipflip flopsflops. .

6.6.-- Lógica CMOS estática y lógica CMOS Lógica CMOS estática y lógica CMOS dinámica.dinámica.

39

2.6.2.6.-- Lógica CMOS estática y lógica Lógica CMOS estática y lógica CMOS dinámicaCMOS dinámica

Excepto durante transitorios, toda salida de una puerta está conExcepto durante transitorios, toda salida de una puerta está conectada a ectada a VddVdd o o VssVss a través de un camino de baja resistencia, luego las salidas noa través de un camino de baja resistencia, luego las salidas nose degradan.se degradan.Excepto durante transitorios, no existe un camino directo entre Excepto durante transitorios, no existe un camino directo entre VddVdd y y VssVss, luego el consumo estático es prácticamente nulo., luego el consumo estático es prácticamente nulo.Excepto durante transitorios, toda salida de una puerta tiene elExcepto durante transitorios, toda salida de una puerta tiene el valor de la valor de la función de conmutación que implementefunción de conmutación que implementeUna puerta de N entradas requiere 2N transistores.Una puerta de N entradas requiere 2N transistores.Facilidad de diseño, ya que tiene que existir una relación fija Facilidad de diseño, ya que tiene que existir una relación fija de tamaño de tamaño entre sus componentes.entre sus componentes.Baja sensibilidad al ruido y a las variaciones del proceso.Baja sensibilidad al ruido y a las variaciones del proceso.

Lógica CMOS Estática

40

2.6.2.6.-- Lógica CMOS estática y lógica Lógica CMOS estática y lógica CMOS dinámicaCMOS dinámica

Tiempos de subida y bajada simétricos (bajo los factores Tiempos de subida y bajada simétricos (bajo los factores de escala adecuados)de escala adecuados)El retardo de propagación de una puerta se degrada El retardo de propagación de una puerta se degrada rápidamente conforme aumenta el fanrápidamente conforme aumenta el fan-- in de la mismain de la misma–– Al crecer el número de transistores, crece la capacidad globalAl crecer el número de transistores, crece la capacidad global–– Las conexiones en serie retardan la transición, ya que las Las conexiones en serie retardan la transición, ya que las

resistencias de carga/descarga aumentan.resistencias de carga/descarga aumentan.

41

2.6.2.6.-- Lógica CMOS estática y lógica CMOS Lógica CMOS estática y lógica CMOS dinámicadinámica

Diferentes configuraciones de transistores MOS dan lugar a diferDiferentes configuraciones de transistores MOS dan lugar a diferentes entes metodologías de diseño (lógicas) con diferentes prestaciones:metodologías de diseño (lógicas) con diferentes prestaciones:–– CMOS estáticaCMOS estática–– transistores de paso (pass transistor)transistores de paso (pass transistor)–– nMOSnMOS–– pseudo pseudo nMOSnMOS–– CMOS dinámicaCMOS dinámica–– NORA CMOSNORA CMOS–– CMOS dinámica CMOS dinámica multifasemultifase–– CC22MOS (MOS (clockedclocked CMOS)CMOS)–– CVSL (CVSL (cascadecascade volagevolage switchswitch logiclogic))–– SFPL (SFPL (SourceSource FollowerFollower PullPull--up up LogicLogic))–– ......

42


Existen dos redes duales que no se activan Existen dos redes duales que no se activan simultáneamente:simultáneamente:–– pullpull--upup, en función de las entradas carga la , en función de las entradas carga la

salida a 1salida a 1–– pullpull--downdown, en función de las entradas descarga , en función de las entradas descarga

la salida a 0la salida a 0

CMOS estático

1 → 0

0 → 1

árbol depull-up

árbol depull-down

F(x)x

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Mejora la potencia de excitación de las puertas Mejora la potencia de excitación de las puertas CMOS añadiendo un CMOS añadiendo un driverdriver bipolarbipolar

BiCMOS

árbol pMOSpull-up

árbol nMOSpull-down

xF( x )

1 → 0

0 → 1

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pseudo nMOS


x

F( x )

1 → 0

0 → 1

⌦ Reemplaza el árbol de pull-up del por un único transistor pMOS (que siempre está en conducción)

45


Existe una señal de reloj, Existe una señal de reloj, φφ,, que divide el ciclo de que divide el ciclo de operación de la puerta en dos fasesoperación de la puerta en dos fases–– precargaprecarga (cuando (cuando φφ es 0), la salida se carga es 0), la salida se carga

incondicionalmente a 1incondicionalmente a 1–– evaluaciónevaluación (cuando (cuando φφ es 1), en función de las es 1), en función de las

entradas la salida eventualmente se descarga a 0entradas la salida eventualmente se descarga a 0

φ

F( x )

precarga evaluación

CMOS dinámico


x

φ

F( x )

Las entradas deben estar estables durante Las entradas deben estar estables durante la fase de evaluaciónla fase de evaluación

luego el encadenamiento de etapas puede luego el encadenamiento de etapas puede causar descargas no deseadas durante la causar descargas no deseadas durante la

fase de evaluación.fase de evaluación.

46


Para no solapar la activación de los transistores Para no solapar la activación de los transistores de precarga y evaluación de etapas de precarga y evaluación de etapas encadenadas, se incorpora un inversor CMOS encadenadas, se incorpora un inversor CMOS a la salida a la salida –– precargaprecarga (cuando (cuando φφ es 0), la entrada del es 0), la entrada del

inversor se carga incondicionalmente a 1, inversor se carga incondicionalmente a 1, siendo la salida de esta estructura 0. Todas la siendo la salida de esta estructura 0. Todas la etapas lógicas (tipo nMOS) alimentadas por etapas lógicas (tipo nMOS) alimentadas por esta salida están cortadas. esta salida están cortadas.

–– evaluaciónevaluación (cuando (cuando φφ es 1), en función de las es 1), en función de las entradas la entrada del inversor pasa entradas la entrada del inversor pasa eventualmente a 0 y la salida de la estructura eventualmente a 0 y la salida de la estructura pasa a 1, permitiendo que las siguientes etapas pasa a 1, permitiendo que las siguientes etapas evalúen.evalúen.

CMOS dominó


x

φ

F( x )

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Para no solapar la activación Para no solapar la activación de los transistores de de los transistores de precarga y evaluación de precarga y evaluación de etapas encadenadas, se usan etapas encadenadas, se usan dos fases de reloj y se dos fases de reloj y se alternan bloques alternan bloques nMOSnMOS de de precarga a 1 y precarga a 1 y pMOSpMOS de de precarga a 0precarga a 0

NORA CMOS - NP domino


x

φ

árbol pMOSpull-upx’

φF( x’, G( x ) )

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Los transistores se utilizan como interruptores puros que se conLos transistores se utilizan como interruptores puros que se conectan en ectan en serie.serie.Si se utilizan solamente puertas de paso Si se utilizan solamente puertas de paso nMOSnMOS se requiere se requiere

un transistor de un transistor de pullpull--up que restaure el nivel 1 lógico que up que restaure el nivel 1 lógico que a red transmite degradado.a red transmite degradado.

F( x, y )

x x y y

Transistores de paso

x x y y

F( x, y )

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