Proceso de Fabricación CMOS · 2018. 7. 25. · REGLAS DE DISEÑO ⇓ EXTRACCIÓN ELÉCTRICA DEL...
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Proceso de Fabricación CMOS Asignatura: Tecnología de Computadores Grupo: 22M Curso 2004-2005
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Proceso de Fabricación CMOS
Asignatura: Tecnología de ComputadoresGrupo: 22M
Curso 2004-2005
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© Consuelo Gonzalo, 2003
Procesos CMOS
Doble pozo
Pozo n
Pozo pSilicio sobre
aislante (SOI): substrato
aislante (Zafiro)
Procesos Bulk: substrato Si
dopado
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© Consuelo Gonzalo, 2003
Procesos CMOS: pozo p
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© Consuelo Gonzalo, 2003
Procesos CMOS: pozo n
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© Consuelo Gonzalo, 2003
Procesos CMOS: doble pozo
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© Consuelo Gonzalo, 2003
Procesos CMOS: SOI
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© Consuelo Gonzalo, 2003
Layout de un inversor
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© Consuelo Gonzalo, 2003
Mascára 1: Difusión pozo nMascara para eliminarSiO2
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© Consuelo Gonzalo, 2003
Layout de un inversor
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© Consuelo Gonzalo, 2003
Máscara 2:Definición de regiones activas
Define las regiones activas donde se van a colocar los dispositivos
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Layout de un inversor
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© Consuelo Gonzalo, 2003
Máscara 3: Puerta de polisilicio
Se deposita el polisilicio de puerta
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Layout de un inversor
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© Consuelo Gonzalo, 2003
Máscara 4: Difusión n+
Se crea la fuente y el drenador de los dispositivos n
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© Consuelo Gonzalo, 2003
Layout de un inversor
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© Consuelo Gonzalo, 2003
Máscara 5: Difusión p+
Se crea la fuente y el drenador de los dispositivos p
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© Consuelo Gonzalo, 2003
Máscara 6: Agujeros de contactos
Determina las posiciones donde van los contactos
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© Consuelo Gonzalo, 2003
Layout de un inversor
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© Consuelo Gonzalo, 2003
Máscara 7: Metalización
Determina las posiciones donde van las interconexiones
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© Consuelo Gonzalo, 2003
Sección de un inverso CMOS
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© Consuelo Gonzalo, 2003
Layout de un inverso CMOS
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© Consuelo Gonzalo, 2003
Efecto latch-up
Definición: Generación de un camino de baja impedancia en CI CMOS entre alimentación y tierra debido a la aparición de transistores bipolares parásitos.
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© Consuelo Gonzalo, 2003
Efecto latch-up
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© Consuelo Gonzalo, 2003
Efecto latch-up
•T1 y T2 forman un circuito tristor •Si Rw y/o Rs no 0 y T1 o T2 conducen, Vdd se cortocircuita con GND•Los dos transistores conducen permanentemente hasta que se corta la alimentación latch-up
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Reducción del efecto latch-up
• Reducción de la ganancia de los transistores parásitos•Aumentando la distancia entre dispositivos de diferente tipo•Anillos de guarda•Contactos de pozo y substrato próximos a las fuentes de conexión
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© Consuelo Gonzalo, 2003
Realización de un CI
PLANTEAMIENTO DEL PROBLEMA.
ESPECIFICACIÓN
⇓ DISEÑO LÓGICO DEL
SISTEMA. ESQUEMÁTICO
⇓
VERIFICACIÓN DEL DISEÑO LÓGICO.
SIMULACIÓN LÓGICA ⇓ REPRESENTACIÓN DEL
LAYOUT. REGLAS DE DISEÑO
⇓ EXTRACCIÓN ELÉCTRICA
DEL SISTEMA. EXTRACCIÓN DE NODOS
⇓ VERIFICACIÓN ELÉCTRICA. SIMULACIÓN ELÉCTRICA
Fichero C.I.F. ← ⇓
INTEGRACIÓN: GENERACIÓN DE
MÁSCARAS FABRICACIÓN. PROCESOS
Proceso de diseño de un CI desde la concepción hasta la puesta en funcionamiento
(Caltech Interchange Format)
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© Consuelo Gonzalo, 2003
Layout de un inverso CMOS
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© Consuelo Gonzalo, 2003
• http://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/Lectures/Lecture5-Manufacturing.pdf
• http://dunham.ee.washington.edu/ee539/notes/Chapter2.pdf• http://tuttle.merc.iastate.edu/ee432/notes/mosprocessoverview
s/cmos70/cmos70.htm
http://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/Lectures/Lecture5-Manufacturing.pdfhttp://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/Lectures/Lecture5-Manufacturing.pdfhttp://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/Lectures/Lecture5-Manufacturing.pdfhttp://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/Lectures/Lecture5-Manufacturing.pdfhttp://dunham.ee.washington.edu/ee539/notes/Chapter2.pdfhttp://dunham.ee.washington.edu/ee539/notes/Chapter2.pdf
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© Consuelo Gonzalo, 2003
Sección de un transistor
Proceso de Fabricación CMOSProcesos CMOSProcesos CMOS: pozo pProcesos CMOS: pozo nProcesos CMOS: doble pozoProcesos CMOS: SOILayout de un inversorMascára 1: Difusión pozo nLayout de un inversorMáscara 2:Definición de regiones activasLayout de un inversorMáscara 3: Puerta de polisilicioLayout de un inversorMáscara 4: Difusión n+Layout de un inversorMáscara 5: Difusión p+Máscara 6: Agujeros de contactosLayout de un inversorMáscara 7: MetalizaciónSección de un inverso CMOSLayout de un inverso CMOSEfecto latch-upEfecto latch-upEfecto latch-upReducción del efecto latch-upRealización de un CILayout de un inverso CMOSSección de un transistor
