Problemes per al disseny del Projecte d’Aplicació d...

Problemes per al disseny del

Projecte dAplicaci

dElectrnica Digital Francesc Josep Snchez i Robert Ramon Casanella Alonso

(versi setembre 2006)

Problemes per al disseny del Projecte dAplicaci dElectrnica Digital

2

ndex dels problemes

1 Perifrics dentrada i sortida de senyals i unitats aritmtiques i lgiques ..................................... 3

1.1 Descodificador hexadecimal per a visualitzador de 7 segments (DEC HEX-7SEG) ................... 3

1.2 Codificador de teclat de 4x4 tecles ............................................................................................... 6

1.3 Disseny modular del descodificador 74LS138 i aplicaci com DEMUX8 ................................. 10

1.4 Disseny dun xip codificador de 8 a 3 lnies ............................................................................... 12

1.5 Disseny modular dun sumador complet de 4 bits ...................................................................... 14

1.6 Convertidor de codi binari a BCD ............................................................................................. 16

1.7 Sumador total de nombres BCD ................................................................................................. 18

1.8 Comparador de nombres enters codificats en Ca2..................................................................... 21

1.9 Sistema de comptatge de places ocupades dun prking ............................................................ 22

2 Problemes dunitats de control i unitats operatives ...................................................................... 23

2.1 Design of a simple frequency counter of 1MHz range and 1Hz resolution ................................ 23

2.2 4 bits Up-Down Johnson Counter, Right-Left Rotator & and Parallel Register ........................ 26

2.3 Disseny simple del control de semfors duna crulla de carrers .............................................. 27

2.4 Control ms avanat de semfors duna crulla de carrers........................................................ 29

2.5 Disseny del velocmetre duna bicicleta ..................................................................................... 32

2.6 Descodificaci dun banc de memria de C ............................................................................. 37

2.7 Commutador digital de llum de 2 i 3 posicions .......................................................................... 40

2.8 Control digital dun motor pas a pas ......................................................................................... 41

2.9 Design and simulation of a 4-bit 74169-like presettable synchronous 4-bit up/down binary counter .................................................................................................................................................... 44

2.10 Control digital del nivell dun dipsit daigua ........................................................................... 46

2.11 Disseny dun transmissor dun port srie RS-232 ...................................................................... 47

2.12 Sumador de 4 bits seqencial ..................................................................................................... 48

2.13 Disseny dun comptador Gray universal .................................................................................... 49

2.14 Disseny dun registre de desplaament universal ...................................................................... 50

2.15 Accs per teclat codificat ............................................................................................................ 52

Primera part: Problemes de perifrics dentrada i sortida de senyals i unitats aritmtiques i lgiques

3

1 Perifrics dentrada i sortida de senyals i unitats aritmtiques i lgiques

1.1 Descodificador hexadecimal per a visualitzador de 7 segments (DEC HEX-7SEG)

La Fig. 1.1-1 representa un visualitzador de 7 segments dnode com dAgilent HDSP-311Y de color groc (www.semiconductor.agilent.com).

Fig. 1.1-1 Visualitzador HDSP-313Y dAgilent en node com

Volem representar en aquest visualitzador tots els nombres de 0 a 9 i tamb les lletres que corresponen als smbols hexadecimals A, b, C, d, E, F. Com a punt de partida hem trobat el xip descodificador de BCD a 7 segments 74LS47, que permet representar els 10 primers smbols numrics, per quan a lentrada hi ha el codi corresponent a les lletres, sobtenen smbols diferents dels que volem representar. Vegeu les Fig. 1.1-2 i Fig. 1.1-3. La idea s de modificar les equacions daquest xip pel tal de poder fer el nostre propi circuit integrat gravant un dispositiu lgic programable PLD amb les prestacions dun HEX-7SEG

Fig. 1.1-2 Circuit descodificador BCD a 7 segments 74LS47


4

Fig. 1.1-3 Taula de veritat del descodificador dexemple 74LS47 (en el nostre cas, la combinaci dentrada 6 ha de tenir la sortida a_L nivell baix per tal de diferenciar-la de la lletra b).

Interpretaci de lenunciat del problema i de la informaci dels databooks de components electrnics:Bloc a dissenyar i especificacions

a) Ompliu la taula de veritat del bloc a dissenyar representat a la Fig. 1.1-4 per a que puguem representar tot els smbols hexadecimals: 0, 1, 2, ....8, 9, A, b, C, d, E, F. Feu de la

lnia RBOBI / (que en el xip s al mateix temps una entrada i sortida) una lnia dentrada BI_L i una lnia de sortida RBO_L. Escriviu la taula amb 1 i 0 en lloc de H i L. Escriviu totes les variables actives a nivell baix com per exemple LT amb la nomenclatura de classe, s a dir LT_L. Poseu comentaris per indicar el funcionament normal com a descodificador i les prestacions addicionals quan sactiven les entrades LT_L, BI_L, RBI_L. Cerqueu a la web el manual del 74LS47 i imprimiu-lo.

Fig. 1.1-4 Circuit digital construt amb bloc descodificador HEX -7SEG a dissenyar


5

BI_L LT_L RBI_L D C B A a_L b_L c_L d_L e_L f_L g_L RBO_L 1 1 1 0 0 0 0

Disseny intern modular i verificaci de funcionament PROTEUS-VSM

b) Si suposem que el disseny intern del SC descodificador HEX-7SEG es realitza modularment a partir de lestructura mostrada a la Fig. 1.1-5, analitzeu-la i expliqueu com funciona.

Fig. 1.1-5 Estructura interna proposada pel DEC HEX-7SEG

c) Dissenyeu la taula de veritat i el circuit intern del blocs SC2 i SC3 de control de sortida. Comproveu que els blocs funcionen a travs duna simulaci amb Proteus-VSM (ISIS)

d) Per realitzar el disseny intern del bloc SC1 usarem el programari MINILOG. Construu el fitxer

dentrada hex_7seg.tbl (Fig. 1.1-6) i feu crrer el programa fent que doni un PdS i fent que cada variable de sortida es minimitzi per separat (minilog /s /p hex_7seg.tbl).

hex_7seg.tbl Hex_7seg.min minilog

opci /p : PoS Product of Sums

opci /s minimitzaci de cada variable de sortida independentment

Fig. 1.1-6 Opcions del minilog.exe

e) Comproveu que el programari no sequivoca al realitzar els mapes de Karnaugh comprovant a m la minimitzaci dun un parell de sortides (c_L, g_L).

f) Si el circuit simplementa amb xips de la famlia LS, calculeu la potncia dissipada i la mxima velocitat doperaci.

g) Captureu el circuit final en PROTEUS-VSM i verifiqueu el vostre disseny


6

1.2 Codificador de teclat de 4x4 tecles

Volem dissenyar la interfcie digital entre un teclat hexadecimal i un microcontrolador (C) PIC. Vegeu la Fig. 1.2-1. Codificar la tecla polsada com una paraula binria de 4 bits s la forma destalviar lnies de connexi amb el C. Daquesta manera, per un teclat de PC de 102 tecles tan sols s necessari un bus de 7 bits. El C actua sobre EI_L (input enable) per tal dhabilitar el teclat. Daltra banda, llegeix el bus A_L [[[[3:0]]]] de 4 bits quan els senyals GS_L (grup signal ) i EO_L (output enable) indiquen tecla polsada .

K_L

12

K_L

5

B

R7

A_L3

R10

A_L1

K_L

15

K_L

1

K_L[15:0]

R010k

A_L2

C

R13

R11R

8

10k

GS_L

K_L

0

7

EO_LF

LO

5

EI_L

enable.stm

K_L

13

K_L

11

E8

Vcc

K_L

4

2

Vcc

R14

1

Vcc

9

4

K_L

8

Vcc

5V

R6

A_L[3:0]

R12

K_L

3

60 3

R1

PIC

K_L

10K

_L2

K_L

6

R5

K_L

14

R2

R15

K_L

9R

9

R3

D

R4

K_L

7

IC1

ENCODER16X4

EI_L

K_L[15:0]

EO_L

GS_L

A_L2

A_L1

A_L0

A_L3

A

A_L0

Fig. 1.2-1 Esquema elctric duna interfcie digital dun teclat hexadecimal cap a un C PIC i fotografia dun teclat (keypad) comercial de 4x4 tecles

a) Per tal de construir un codificador de 16 canals COD 16:4, usarem el xip 74LS148 amb el smbol i la taula de veritat mostrada a la Fig. 1.2-2 i que t tant les entrades com les sortides actives a nivell baix. Interpreteu la taula anomenant les variables dentrada: EI_L, I0_L, I1_L, ...., I7_L; i les funcions de sortida: A2_L, A1_L, A0_L, GS_L i EO_L. Useu 0 i 1 en lloc de L i H. Cerqueu a internet el seu datasheet.

b) Observant la taula de veritat implementeu el xip a 3-nivells de portes (mnim 2). c) Si useu portes de la famlia LS per construir el xip anterior, calculeu el seu consum i la seva mxima

freqncia de funcionament (mnim 3).


7

d) Proposeu el disseny intern modular del xip 74LS148 encadenant 2 codificadors COD 4:2 i la lgica addicional (mnim 4)

NOTA: Codificador amb prioritat COD 8:3 construt encadenant dos codificadors de 4:2 lnies. El mtode s el mateix que per encadenar dos mduls codificadors COD 2:1 per a fer un COD 4:2. Per tant, s molt ms senzill veure com es dissenya aquest ltim i desprs aplicar la mateixa metodologia i repetir les expressions resultants.

e) Representeu la taula de veritat que ha de tenir el codificador COD 16:4 de la Fig. 1.2-1.

Fig. 1.2-2 Smbol lgic i taula de veritat dun 74LS148

f) Amb la mateixa tcnica que a d), encadeneu 2 xips 74LS148 i dissenyeu la lgica addicional per tal dobtenir el bloc IC1 amb la taula de veritat descrita a e) (mnim 4).

g) Lapartat ms important: verifiqueu el vostre disseny amb el programari Proteus VSM Lite, o amb el

DEEDS. s a dir: captureu desquema amb el programa i imprimiu-lo, apliqueu diversos valors a les entrades i verifiqueu la taula de veritat del COD 16:4.


8

Exemple de soluci de lapartat f): Codificador amb prioritat de 16:4 construt encadenant dos codificadors de 8:3 lnies. El mtode s el mateix que per encadenar dos mduls codificadors de 2:1 per a fer-ne un de 4:2 lnies. Per tant, s molt ms senzill veure com es dissenya aquest ltim i desprs aplicar les expressions resultants. Taula per al disseny dun codificador de 4:2 que inclou les variables internes de dentrada i sortida de cadascun dels codificadors elementals de 2:1

Entrades generals Bloc A (LSB) Bloc B (MSB) Sortides generals

EI_L K3_L K2_L K1_L K0_L AEI_L AGS_L AEO_L AA0_L BEI_L BGS_L BEO_L BA0_L GS_L EO_L A1_L A0_L

1 x x x x 1 1 1 1 1 1 1 1 1 1 1 1

0 1 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1

0 1 1 1 0 0 0 1 1 0 1 0 1 0 1 1 1

0 1 1 0 x 0 0 1 0 0 1 0 1 0 1 1 0

0 1 0 x x 1 1 1 1 0 0 1 1 0 1 0 1

0 0 x x x 1 1 1 1 0 0 1 0 0 1 0 0

Don es dedueix observant la TdV sobtenen les segents algebraiques:

EI_L = BEI_L; AEI_L = BEO_L; EO_L = AEO_L; GS_L = AGS_L BGS_L; A1_L = BGS_L; A0_L = AA0_L BA0_L

que, extrapolat al mdul de 16:4 que ens demanen resulta el circuit de la Fig. 1.2-3

AGS_L

AA0_L

K_L8

A_L2

BA2_L

A_L0

K_L2

U3C

7408

9

108

U3D

7408

12

1311

EO_L

U2

74148

A1

A0

A2

GS

IN0IN1IN2IN3IN4IN5IN6IN7EI EO

AA2_L

K_L9

K_L4

BA1_L

K_L14

K_L10

K_L1

K_L5

GS_L

K_L0

K_L11

K_L6

K_L15

K_L12

U3A

7408

1

23

K_L7

U174148

A1

A0

A2

GS

IN0IN1IN2IN3IN4IN5IN6IN7EI EO

EI_L

BA0_L

A_L1

K_L13

BEO_L

U3B

7408

4

56

K_L[15:0]

K_L3

A_L3

AA1_L

Fig. 1.2-3 Codificador amb prioritat alta de 16 a 4 lnies


9

Exemple de soluci de lapartat g) de verificaci de funcionament a partir de la uni dels circuits del Problema 1.1 (visualitzador HEX-7SEG) i Problema 1.2 (codificador de teclat hexadecimal). Quan el xip est habilitat EI_L = 0, i premem el 6 surt el codi 1001. Aquest codi invertit bit a bit s el nmero 6 que sobserva al visualitzador. Tamb sobserva que mentre la tecla 6 (fixeu-vos en el codi de colors blau [0] i vermell [1] ) est premuda sobt GS_L = 0 i EO_L = 1.

Fig. 1.2-4 Codificador amb prioritat alta de 16 a 4 lnies actives a nivell baix connectat al descodificador HEX-7SEG desenvolupat al Problema 1.8 a travs dun conjunt dinversors


10

1.3 Disseny modular del descodificador 74LS138 i aplicaci com DEMUX8

Es vol dissenyar el descodificador 74LS138 representar a la Fig. 1.3-1 amb portes lgiques a partir de tres arquitectures diferents com exemple per clarificar els conceptes de disseny a 3-nivells de portes i disseny modular.

1. Recerca dinformaci sobre les especificacions del xip. A partir de la informaci que trobareu en el seu datasheet, construu la taula de veritat de la Fig. 1.3-1 i obteniu les expressions lgiques que defineixen les variables de sortida {Y i_L, i=0,...,7} a partir de les variables dentrada de selecci C, B i A, i dhabilitaci G1, G2A_L i G2B_L.

2. Dibuixeu lesquema del circuit a 3-nivells de portes amb el grup complet cannic NOT-OR-AND

U1

74LS138

15141312111097

1

5

23

64

Y0Y1Y2Y3Y4Y5Y6Y7

A

G2B

BC

G1G2A

G1 G2A_L G2B_L C B A Y7_L Y6_L Y5_L Y4_L Y3_L Y2_L Y1_L Y0_L 0 0 0 1 1 1

Fig. 1.3-1 El descodificador 74LS138 i la seva taula de la veritat.

3. Si per al primer disseny intern modular es proposa larquitectura de la Fig. 1.3-2, obteniu: a) Les taules de la veritat del blocs SC0 i SC1 i les seves expressions lgiques b) La implementaci dels blocs SC0 i SC1amb NAND. Quants nivells de portes t el circuit?

Fig. 1.3-2 Arquitectura modular proposada pel disseny del descodificador 74LS138.


11

4. Es vol dissenyar amb la tcnica de lencadenament a partir de descodificadors 74LS139 (Fig.

1.3-3). Per aix es demana: a) Taula de veritat del smbol representat a la Fig. 1.3-3.

74LS139A

1

23

4567

G

AB

Y0Y1Y2Y3

Fig. 1.3-3 El descodificador 74LS139A

b) Comproveu que el disseny de la Fig. 1.3-4 es correspon amb larquitectura proposada al gui de la unitat per realitzar lencadenament de descodificadors. s a dir, disseny dun DEC 3:8 a partir de DEC 2:4. Per aix es demana:

1. Obteniu la taula de veritat del circuit Sistema Combinacional dentrada i dissenyeu -lo a 3 nivells de portes

2. Atenent a les caracterstiques de la famlia lgica LS, quina s la mxima velocitat doperaci aquest bloc de la Fig. 1.3-4

G2A_L

SC d'entrada

74LS139A

1

23

4567

G

AB

Y0Y1Y2Y3

G1

B

Y0_LC

Y7_L

A 74LS139A

1

23

4567

G

AB

Y0Y1Y2Y3

G2B_L

Fig. 1.3-4 Disseny per completar

5. Es vol dissenyar un desmultiplexor DEMUX8 de 8 canals a partir del descodificador 74LS138 representat a la Fig. 1.3-1 i altres elements si s necessari. Per aix es demana:

a) Realitzeu el smbol i la taula de veritat corresponent a un DEMUX8 amb sortides actives a

nivell baix, amb entrada de dades D, amb habilitaci E i amb entrades de selecci X2, X1, X0.

b) Obteniu les expressions lgiques de les sortides del desmultiplexor en funci de E, D, X2, X1, X0.

c) Proposeu un circuit lgic per al desmultiplexor usant el 74LS138.


12

1.4 Disseny dun xip codificador de 8 a 3 lnies

Un codificador s un circuit lgic combinacional que realitza bsicament la funci inversa del descodificador. Vegeu la Fig. 1.4-1. El bloc disposa de: 2n entrades de codi; 1 entrada dhabilitaci EI (input enable); n sortides de codi; i 2 sortides addicionals anomenades senyal de grup GS (grup signal) i habilitaci de sortida EO (output enable) per a poder-los encadenar. Per exemple el xip MSI HEF4532B s un codificador daquest tipus de 8 a 3 lnies amb totes les entrades i sortides actives a nivell alt (a diferncia del 74148 del Problema 1.2). Observeu tamb la taula de veritat del xip.

Entrades

EI

-1GS

2n

n -1

X0

EO

n

Sortidesn

YCodificador

X2

Y0

Y1X1

2

n

n

Fig. 1.4-1 Bloc codificador genric i circuit integrat HEF4532B

a) Construu lesquema elctric dun codificador de teclat de 16 tecles en lnia com el de la Fig. 1.4-2 usant un codificador com el dissenyat al problema 1.4.11 i altres elements si sn necessaris.

C

9

21

7

D

8

E

3

BA

Teclat hexadecimal en lnia

5

0

4 6

F

Fig. 1.4-2 Teclat en lnia de 16 polsadors


13

Nota daplicaci

Els codificadors sapliquen en xips com el MM74922 representat a la Fig. 1.4-3 per a codificar en binari les tecles polsades dun teclat (matricial). Text del fabricant de descripci del component: These CMOS key encoders provide all the necessary logic to fully encode an array of SPST switches. The keyboard scan can be implemented by either an external clock or external capacitor. These encoders also have on-chip pull- up devices, which permit switches with up to 50 k on resistance to be used. No diodes in the switch array are needed to eliminate ghost switches. The internal debounce circuit needs only a single external capacitor and can be defeated by omitting the capacitor. A Data Available output goes to a high level when a valid keyboard entry has been made. The Data Available output returns to a low level when the entered key is released, even if another key is depressed. The Data Available will return high to indicate acceptance of the new key after a normal debounce period; this two-key roll-over is provided between any two switches. An internal register remembers the last key pressed even after the key is released. The TRI-STATE outputs provide for easy expansion and bus operation and are LPTTL compatible. Features: 50 k maximum switch on resistance; On or off chip clock, On-chip row pull-up devices, 2 key roll-over, Key bounce elimination with single capacitor, Last key register at outputs, TRI-STATE outputs LPTTL compatible

Fig. 1.4-3 Esquema intern del MM74C92216-Key encoder


14

1.5 Disseny modular dun sumador complet de 4 bits

Es vol dissenyar un sumador binari de 4 bits tal com el representat a la Fig. 1.5-1 de forma modular a partir de dues estratgies diferents, perqu el disseny intern a 3-nivells de portes s molt complicat (la taula de veritat t 512 combinacions).

A0

A1

A2

A3

B0

B1

B2

B3

0010

1

1

0101

1001

SUM4

SUMADOR BINARI 4 BITS

A0A1A2A3

B0B1B2B3

C0

S0S1S2S3

C4

Fig. 1.5-1. Sumador complet de 4 bits

La primera estratgia ser lencadenament srie de sumadors complets d1 bit tal com mostra la Fig. 1.5-2.

C1C2C3

A0

B0

C0

S0

SUM1-0

SUM1

ci

ai

bi

si

ci+1

A1

B1

S1

SUM1-1

SUM1

ci

ai

bi

si

ci+1

A2

B2

S2

SUM1-2

SUM1

ci

ai

bi

si

ci+1

A3

B3

S3

SUM1-3

SUM1

ci

ai

bi

si

ci+1

C4

1

23

1

23

74LS32

4

56

1

23

4

56

74LS08

9

108

bi ciai

4

5674LS86

Ci+1

si

Fig. 1.5-2. Sumador de 4 bits a partir de lencadenament de circuits sumadors d1 bit muntats amb portes lgiques

a) Analitzeu el circuit intern la Fig. 1.5-2 i deduu-li les equacions. Verifiqueu que es corresponent a les dun circuit sumador.

b) Calculeu la mxima freqncia de funcionament del sumador de 4 bits. Calculeu la potncia consumida si es realitza amb portes lgiques de la famlia LS.


15

La segona estratgia ser la mostrada a la Fig. 1.5-3 en la qual susa un sistema combinacional que calcula anticipadament els rssecs (fast look-ahead carry generator), tal com ho fa el circuit comercial 74xx283.

A[3..0]

B[3..0]

A0

A1

A2

A3

B0

B3

B1

B2

B0

B1

B2

B3

A0

A1

A2

A3

S0

SC2-0

MIG-SUM

ai

bisi

SC1

GENERADOR DE RSSECS

ci

C0

C0

C1

C2

C3

S1

SC2-1

MIG-SUM

ai

bisi

ci

S2

SC2-2

MIG-SUM

ai

bisi

ci

S3

SC2-3

MIG-SUM

ai

bisi

ci

B[3..0]

A[3..0]

C4

C4

Fig. 1.5-3. Sumador complet de 4 bits amb la tcnica del clcul anticipat de rssecs

c) Cerqueu la bibliografia on sespecifiquen les equacions que governen el circuit SC1 a travs de la definici de generadors i propagadors de rssec i proposeu-li un disseny intern a 3-nivells de portes.

d) Dissenyeu tamb els blocs SC2 i calculeu la mxima freqncia doperaci de tot el sumador de 4

bits i la potncia dissipada


16

1.6 Convertidor de codi binari a BCD

Volem dissenyar comptador de mdul 60 en binari per tal dusar-lo posteriorment en un rellotge digital que indicar hores, minuts i segons. El disseny del bloc comptador es realitzar ms endavant al tema de sistemes seqencials. Ara implementarem la part corresponent al convertidor de codi de binari a BCD. Vegeu la Fig. 1.6-1 on es veuen les connexions realitzades entre els blocs. a) Si volem implementar el convertidor de

codi en una memria EPROM, 1. Quina s lamplada de la paraula

digital que emmagatzema cada cella de memria?

2. Quina s la capacitat dadreament del xip ?

3. Qu hem descriure a cadascuna de les posicions de memria ?

4. Com realitzareu amb xips de memria de 32kBytes 8 bits una expansi per a la conversi de codi binari de 16 bits a BCD ?

Fig. 1.6-1 Blocs dun comptador de mdul 60 i visualitzador a 7 segments

La Fig. 1.6-2 representa el xip DM74185A de National Semiconductor que s un convertidor de codi de binari a BCD de 5 entrades i 6 sortides realment basat en una memria ROM (i ja totalment obsolet perqu s tracta de la tpica aplicaci que es pot gravar directament en un xip programable) per que volem estudiar com si es tracts dun circuit combinacional convencional. La conversi es realitza a partir del bit B1, ja que el bit B0 s una connexi directa a la sortida U0. La sortida D3 s sempre 0 per aquesta aplicaci que arriba fins al nombre 63. La Taula 1.6-1 de veritat representa totes les combinacions possibles per tal de realitzar la conversi de codis. Com que B0 no es representa, cada fila equival a dos nombres binaris. b) Simplifiqueu la sortida U1 amb la taula de Karnaugh de 5 variables la Fig. 1.6-3, escriviu lexpressi

de la funci i realitzeu-la solament amb portes NAND.

Fig. 1.6-2 Xip DM74185A i aplicaci per a la conversi a BCD dun nombre binari de 6 bits

Unitats

f

BCD / 7Segments

g

22

d

f

0

BCD / 7Segments

d

D C B Aab b

a

E_L

B5 B4 B3 B2 B1 B0

c

D3 D2 D1 D0 U3 U2 U1 U0

5

X5 X4 X3 X2 X1 X0

Convertidor de codiBINARI / BCD

e

D C B A

CLK

g

c

Comptador mdul 60Clk

Decenes

e


17

Primeres 16 combinacions

(0 .......31)

ltimes 16 combinacions (32 ...... 63)

B5 B4 B3 B2 B1 D2 D1 D0 U3 U2 U1 B5 B4 B3 B2 B1 D2 D1 D1 U3 U2 U1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 1

0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 1 1 0 1 0

0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1

0 0 0 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0

0 0 1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 0 0

0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 0 0 1

0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 0 0 1 0

0 0 1 1 1 0 0 1 0 1 0 1 0 1 1 1 1 0 0 0 1 1

0 1 0 0 0 0 0 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0

0 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 0 0

0 1 0 1 0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 0 0 1

0 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 1 0 1 0 1 0

0 1 1 0 0 0 1 0 0 1 0 1 1 1 0 0 1 0 1 0 1 1

0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 1 1 0 1 1 0 0

0 1 1 1 0 0 1 0 1 0 0 1 1 1 1 0 1 1 0 0 0 0

0 1 1 1 1 0 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1

Taula 1.6-1 Taula de veritat del bloc convertidor binari BCD de 5bits

B2 B1 B4 B3 00 01 11 10

B2 B1 B4 B3 00 01 11 10

00 00

01

01

11 11

10 10

B5 = 0 B5 = 1

Fig. 1.6-3 Taula de Karnaugh de 5 variables

c) Implementeu la sortida U2 amb un multiplexor de 16 canals i portes lgiques (No s necessari obtenir

el circuit ptim de menys portes lgiques). d) Amb aquest bloc podem realitzar expansions per a nombres

de ms bits. Quina sortida sobt al circuit de la Fig. 1.6-4 quan lentrada binria de 8 bits s 11001101 ?

Fig. 1.6-4 Expansi del convertidor binari BCD a nombres de 8 bits


18

1.7 Sumador total de nombres BCD

Volem dissenyar de forma totalment modular un circuit digital sumador total de nombres BCD de 4 dgits tal com el representat a la Fig. 1.7-1a, a partir dels mduls de suma di dgit de la Fig. 1.7-1b. Desprs a aquest nucli sumador li afegirem un mdul de teclat i un mdul de visualitzaci per a poder representar els resultats de les sumes.

a) b)

Fig. 1.7-1 a) Bloc sumador total de 4 dgits BCD amb capacitat 0 S[16:0] 19999. b) Sumador total BCD d1 dgit

a) Construu el mdul de la Fig. 1.7-1a a partir de circuits com el de la Fig. 1.7-1b. b) A tal dexemple, per tal de saber com es pot implementar a travs de circuits lgics ms bsics el

circuit de la Fig. 1.7-1b, i deduir-ne la tcnica a seguir, realitzeu la suma segent en BCD (S = A + B)BCD:

A = 5619; B = 8432

Quina tcnica cal seguir per a sumar en BCD? c) La Fig. 1.7-2 representa el diagrama en blocs constitutiu del circuit de la Fig. 1.7-1b. Expliqueu com

funciona i proveu alguns exemples per a demostrar que realment pot ser capa de realitzar sumes en BCD. El mdul 4 s el xip sumador total binari de 4 bits 74HC/HCT283 de la Fig. 1.7-3.

d) Dissenyeu el sistema combinacional SC1 que serveix per a generar la sortida CD. s a dir, hi ha dos

possibilitats: a) Feu la taula de veritat, expresseu la funci CD amb mxterms o mnterms, simplifiqueu-la

per Karnaugh i feu el circuit amb portes. b) Feu el disseny modular interconnectant blocs combinacionals bsics dels que shan estudiat.

e) Respecte del circuit complet representat a la Fig. 1.7-1a, si volem connectar les sortides CDT i S[15:0]

a un conjunt de 5 visualitzadors de 7 segments dnode com tal com el representat a la Fig. 1.7-4. Proposeu un circuit integrat comercial per a fer aquesta descodificaci i dissenyeu el circuit elctric complet.


19

A[3:0]

S[3:0]

B[3:0]

S4A A[3:

0]

B[3

:0]

C[3

:0]

Co

C4

CD

S4B

A[3

:0]

C[3

:0]

CoC

4

B0

B1

B2

B3

Co

SC1

X[3

:0]R

CD

Fig. 1.7-2 Diagrama de blocs proposat pel sumador BCD d1 dgit

Fig. 1.7-3 74HC/HCT283: 4-bit binary full adder with fast carry

Fig. 1.7-4 Dgit de 7 segments HDSP-313Y dAgilent en node comu


20

f) Feu les connexions necessries als descodificadors per tal de no visualitzar els zeros a lesquerra del resultat.

g) Si els nombres BCD provenen dun teclat de 10 tecles (vegeu la Fig. 1.7-5), proposeu un xip

comercial i el circuit elctric complet per tal dobtenir una codificaci de la informaci de la tecla premuda a un nombre BCD.

K_L

1

R2

K_L

8

40

R010k

K_L

7

Vcc

5V

R1

LO

R5K

_L0

87

K_L[9:0]

K_L

3

K_L

4

65K

_L5

K_L

6

K_L

9

R4

1

K_L

2

R6

Vcc

R8R7

2 9

Vcc

R3

3

R9

Fig. 1.7-5 Connexi elctrica de les tecles

NOTA: tal com podeu imaginar-vos, com que hi ha dos nombres a sumar, si volem usar el mateix teclat per entrar-los, s necessari algun tipus de circuit amb memria que sigui capa demmagatzemar el primer nombre entrat. Aquests circuits sanomenen registres i sn sistemes seqencials que sexplicaran durant el Tema 2 del curs. El conjunt format per la unitat aritmtica i els registres sanomena unitat operativa. NOTA: El circuit integrat MC14560 s un sumador de nombres BCD semblant al qu es pretn dissenyar. Podeu observar la informaci del xip que trobareu a la web. Shi descriuen aplicacions per a sumar i restar directament en BCD usant el MC14560 amb laltre xip MC14561 (9s complementer).

Fig. 1.7-6 Xip MC14560 (NBCD Adder)


21

1.8 Comparador de nombres enters codificats en Ca2

Implementeu un comparador de nmeros enters de 4 bits codificats en complement a 2. Realitzeu un disseny modular amb la utilitzaci, entre altres components, de blocs bsics comparadors binaris de 4 bits 7485.

Dibuixeu el bloc funcional del circuit que heu de dissenyar Repasseu com funcionen els comparadors binaris tipus 7485 Estudieu com sn els nombres enters codificats en Ca2 de 4 bits (3 bits de mdul ms bit de

signe) Intenteu deduir un algorisme per calcular les sortides (A >B), (A


22

1.9 Sistema de comptatge de places ocupades dun prking

Es vol dissenyar un sistema que compti el nombre de places ocupades dun prking de 32 places. Cada plaa t un sensor ultrasnic al sostre que dna un nivell alt 1 quan t un cotxe sota i dna un 0 quan no hi ha cotxe. La indicaci del nombre de places ocupades es realitza a travs dun parell de dgits de 7 segments. Observeu la Fig. 1.9-1, dna una indicaci de 21 places ocupades per exemple per una entrada com:

[1001 0011 1110 1111 1000 1111 1010 1110]

DU_L[6]

DU_L[6:0]

X[31:0]

Dgit Decenes

f_L

Db

VCC

DU_L[0]

DU_L[3]e_L

DU_L[1]

Dg

Dgit Unitats

DD_L[6:0]

d_LDU_L[2]

ac

R1

1k

c_Lb_L

Exemple de circuit elctric del Dgit node Com de les unitats

Dc

DU_L[4]

Dd

DU_L[5]

De

DfSISTEMACOMBINACIONALCOMPTADOR DEPLACES OCUPADES

a_L

g_L

VCC

Da

Fig. 1.9-1 Esquema del bloc a dissenyar.

Gui dajuda: Arquitectura general . Estudieu com podeu realitzar el bloc de la Fig. 1.9-1

modularment a travs dun sistema combinacional comptador duns de 32 entrades, un convertidor de binari a BCD i un parell de descodificadors de BCD a 7 segments.

Disseny de cada bloc . Proposeu el disseny de cada bloc combinacional descrit a larquitectura general anterior. En el cas de poder usar blocs comercials, heu dusar-los. Comenceu pel disseny dels blocs ms senzills.

Arquitectura interna i estratgia de disseny del comptador duns Disseny intern del comptador duns, tamb si pot ser amb circuits comercials. Podeu

incloure la simulaci amb el programari DEEDS dalgun circuit o funci. Representaci de tot lesquema i aplicaci de vectors de prova per verificar el seu

funcionament.

Segona part: Problemes dunitats de control i unitats operatives

23

2 Problemes dunitats de control i unitats operatives

2.1 Design of a simple frequency counter of 1MHz range and 1Hz resolution

An example of how to control an operating unit (OU) by means of a FSM acting as the control unit (CU).

An example of an Application Project which integrates in a single application many concepts distributed in the course and even in courses like Laboratori dElectrnica.

We want to design a simple frequency counter of 6 digits for measuring frequencies from 1 Hz to 1 MHz. The block diagram with the main building blocks are pictured in Fig. 2.1.1. A frequency counter is an electronic device capable of counting the number of cycles in an electrical signal during a preselected time interval, in our case, 1 s, so that the count number represents directly the measurement of the frequency of the input signal. The main blocks of the circuit are: 1) the input conditioner; 2) the output 6 digit indicator; 3) the time base which generates a CLK signal of a 1 Hz frequency from a 10MHz quartz oscillator; 4) the operational unit (UO) for counting the input pulses and registering the final count; and 5) the control unit (CU) for governing the system by means of a state diagram.

4

7

10MHzquarz 4

7

Input signalcoditioner

7

4

1Hz time base

F

6 x BCD-7SEG decoder

4

F

7

in

4

6-digit decadecounter

LD_L

in

CD

7

4

CLK

4

4

Operational Unit or Data Subsystem

CLK2

= 1 s 24-line parellelregister

4

P

Hz

4

ControlUnit orFSM

4

4

T

Fig. 2.1.1 Block diagram of the electronic digital frequency counter which has to be designed in this exercise.

Designing the operational unit (OU):


24

- Implement the counter module 106 for having a measurement range of 6 digits. Use a chain of 6 decade counters, which can be, for example, the universal counters implemented in Problem 2.13 truncated for a BCD count).

- Implement the 24 bit parallel register for saving the frequency count. Use, for example, the

parallel load feature of an universal counter which has been permanently disabled for counting (CE_L = 1).

Designing the output module for the 7-segment displays:

- Use and adapt the circuit designed in Problem 1.1 for this task.

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

Designing the input signal conditioner for adapting many waveforms and voltages

ranges.

- In this case, you have to rely on the concepts and circuits implemented in the Laboratori dElectrnica course. Try for example, an operational amplifier connected in open loop acting as comparator in order to obtain a digital square waveform from a sinusoidal input.

Designing the control unit

a) Specifications:

Symbol: Shown in Fig. 2.1.1. Example of a timing diagram showing the CLK signal, and the outputs activity for some

periods. State diagram

b) Particularize the general architecture of a Moore FSM to the problem as in Fig. 2.1.2 if FF-JK

(use for example the 74112) are selected as the state memory building block.

Statememory

SC1

PSC2

CLK

Q[1..0]

Q[1..0]2

4

LD_L

CD

Fig. 2.1.2 Example of particularization of the canonical FSM that can be designed step by step following the general procedure stated in Unit 2.5.


25

c) Codify the states in binary code.

d) Draw the state memory schematic.

e) Design the SC2, which produces the outputs CD, LD_L, and P.

f) Design the SC1, which establishes the next state after each CLK edge transition from low to high.

g) (optional) Capture the schematics in Proteus-VSM Lite and perform a circuit simulation to verify

if the design follows the specifications stated in a).

h) (optional) Using the MAX-PLUS software from Altera, try to capture the schematics or VHDL files for describing de circuit and program a CPLD like MAX7128 or FLEX10K to implement the whole circuit in a single chip.


26

2.2 4 bits Up-Down Johnson Counter, Right-Left Rotator & and Parallel Register

We want to design a synchronous sequential system that operates in 6 different modes as represented in Fig. 2.2.1. The rotation operation can be derived from a shift register and some wiring. The system includes an active low asynchronous reset (CD_L).

LD CE RT U-D_L Synchronous function mode 1 X X X Parallel load (parallel-parallel register) 0 0 X X Inhibit (do nothing) 0 1 0 0 Johnson down counter 0 1 0 1 Johnson up counter 0 1 1 0 Right rotator 0 1 1 1 Left rotator

Fig. 2.2.1 Synchronous operation modes of the system to be designed

a) Specifications: Symbols for the entities. Deduce how rotators can be implemented using shift registers

and some wiring. Deduce a single symbol for unifying all the functionality described in Fig. 2.2.1.

Synchronous mode function table (This is Fig. 2.2.1) Example of a timing diagram State diagrams of each mode of operation

---------------------------------------------------- Method A: Designing as a canonical FSM

b) Particularize the general architecture of the Moore FSM to the problem if FF-D 74x74 are selected as the state memory building block.

c) Codify the states in binary code. d) Design the state memory. e) Design the SC2 which produces the outputs, mainly a circuit that synchronously reset the outputs

when detecting an illegal code if the Johnson up or down counter modes have been selected and previously has been used as register or rotator.

f) Design the SC1, which establishes the next state after each CLK edge transition from low to high. Try to implement a modular design using a multiplexer for selecting the synchronous mode of operation. Use transition tables and the design table of the FF-D 74x74 to produce the excitation signals.

----------------------------------------------------

Method B: As an alternative, design the same entity but featuring the universal shift register 74x194 as the main building block

b) Print the data sheet of the 74HC194 and study it to determine its features.

c) Propose and implement a design

---------------------------------------------------- g) (optional) Capture the schematics in Proteus-VSM Lite and perform a circuit simulation to verify

if the design follows the specifications stated in a). h) (optional) Program a GAL 22V10 sPLD to implement the system and perform a circuit

simulation to verify if the design follows the specifications stated in a).


27

2.3 Disseny simple del control de semfors duna crulla de carrers

La crulla de 2 carrers de sentit nic mostrada a la Fig. 2.3.1 ha de ser regulada mitjanant un sistema que controli 2 semfors. Es disposa de 2 detectors, DA i DB, situats a certa distncia de la crulla que sactiven quan els vehicles passen pel seu damunt. Es pretn dissenyar el sistema de control sncron dels semfors.

Fig. 2.3.1 Detall dels carrers i situaci dels sensors i els semfors

Les especificacions que ha de complir el sistema sn : - Quan els 2 carrers estiguin a lhora buits o plens, el controlador ha de generar la seqncia

verdambre-roig, de manera que quan un semfor estigui roig laltre estigui verd o ambre. - Quan en un carrer hi hagi circulaci i a laltre no, el semfor del carrer buit ha de passar al

roig (sense passar per lambre) i laltre ha de posar-se verd, mantenint aquesta situaci fins que canvin les condicions del trnsit.

a) Cal deduir un possible diagrama destats que compleixi les especificacions. En primer lloc, es

poden generar a travs de les entrades dels sensors uns senyals que indiquin les situacions dinters. Per exemple:

DA DB T TA TB

0 0 1 0 0 T = (DA DB) ; ambds carrers buits o plens 0 1 0 0 1 TA = DADB ; sols vehicles en el carrer A 1 0 0 1 0 TB = DADB ; sols vehicles en el carrer B 1 1 1 0 0

DA

DB

T TA TB

S.C.

Cal fixar-se en que per a cada combinaci dels detectors solament hi ha un senyal T, TA i TB actiu. Per tant, en funci daquests senyals, es pot decidir a quin estat cal anar. Un possible diagrama destats s mostra a la Fig. 2.3.2. Lestat S0 representa la circulaci pel carrer A; S1 la preparaci per a tallar el trfic pel carrer A; S2 s el trfic pel carrer B i S3 la preparaci per a tallar la circulaci pel carrer B.


28

(AA, RB)

(RA, VB)

(VA, RB)

(AB, RA)

TA

TB T

T or TA T

T or TB

TA

TB

TB

TA

S0

S1 S3

S2

Fig. 2.3.2 Diagrama destats proposat

b) Feu el diagrama de larquitectura interna del sistema de control com una mquina destats finits (FSM) cannica de Moore. Particularitzeu el disseny usant flip-flops J-K comercials 74LS112 com els representats a la Fig. 2.3.3.

c) Codifiqueu els estats en binari natural. d) Realitzeu lesquema intern del registre de memria destat de r bits.

Fig. 2.3.3 Detall de connexions i la taula de veritat del dual J-K flip-flop HEF4027B

e) Realitzeu el sistema combinacional SC2 per obtenir les sortides dels semfors. f) Realitzeu el disseny del SC1 a travs de la taula de transicions destats a partir del diagrama

representat a la Fig. 2.3.2 usant tamb com a eina la taula de disseny del JK.

g) (opcional) Podeu acabar el vostre disseny capturant lesquemtic amb Proteus - ISIS i verificant que funciona. Podeu simular els sensors DA i DB amb interruptors. (opcional).

h) (opcional) Per tal de comprovar que les especificacions del problema admeten ms dun possible diagrama destats i per tant, ms dun possible circuit electrnic dissenyat, proposeu un diagrama destats usant directament els senyals dels sensors DA i DB per realitzar les transicions.


29

2.4 Control ms avanat de semfors duna crulla de carrers

El disseny duna crulla de semfors es una de les aplicacions clssiques dels sistemes seqencials. El funcionament del sistema admet moltes variacions i millores successives en funci de la configuraci de carrers, polsadors, i indicadors lluminosos que shagin dinstallar a la crulla. Per exemple a la Fig. 1.1-1 en podeu veure un croquis particular duna crulla entre dos carrers A i B. Hi ha sentit nic de circulaci. Hi ha possibilitat de girar a la dreta venint pel carrer B. Hi ha dibuixats:

- els semfors de cotxes CA de tres colors; CB de tres colors i indicaci de pas a la dreta; CC que solament t un indicador de color ambre intermitent

- els semfors de vianants VA i VB de colors roig, verd i verd intermitent. - els polsadors VPA i VPB per a que els vianants puguin sollicitar creuar el carrer aturant el

trfic - els detectors de vehicles CPA i CPB ubicats al terra dels carrers per a detectar la presncia

de cotxes

CARRER A

CARRER B

CC

CB

CA

VB

VA

VPA

VPB CPB

CPA

Fig. 2.4.1 Croquis duna crulla de carrers amb semfors

El diagrama en blocs per al control del sistema est representat a la Fig. 1.4-3 i inclou: les entrades dels sensors; les sortides cap a les lmpades; una entrada de rellotge CLK de sincronisme duna freqncia de 1 Hz; una entrada CLR que colloca el sistema a un estat inicial segur; les lnies de control del temporitzador programable per tal de generar el senyal TC que programa la durada de cada estat.


30

VBVVBR

TEMPORITZADORPROGRAMABLE

CC

CBVD

VBVI

4

S1, S0CBV

SISTEMACOMBINACIONAL

3

VAR

CPA, CPB,VPA, VPB

TC

CBA

CAA

VAVI

Q2, Q1, Q0CLK

SEQENCIALITZADORD'ESTATS

CBR2

3

VAV

CAR

LD

CLR_L

3

CAV

Fig. 2.4.2 Esquema en blocs del sistema digital de control de trfic de la crulla de carrers

Comenarem amb el diagrama destats de la Fig. 2.4.3. Una primera versi que solament programa el funcionament bsic dels semfors i no controla les entrades dels polsadors de vianants VP ni els sensors de cotxes CP. El procs de disseny consistir en implementar en primer lloc el seqencialitzador destats bsic (a i b) que canvia destat en cada transici activa de rellotge i desprs afegir-li prestacions addicionals (c i d).

(AA, RB)

(RA, VB)

(VA, RB)

(RA, AB)

TC

TC

TC

TC

TC=0

S1

S2 S4

S3

S0

CLR_L (RA, RB)

TC=0

TC=0

TC=0

(Desprs de T2 s)

(Desprs de T1 s)

(Desprs de T3 s)

(Desprs de T2 s)

(Des de qualsevol estat sha de saltar a S0 activant CLR_L asincrnicament)

Fig. 2.4.3 Diagrama destats del controlador de semfors

h) Per a dissenyar el seqencialitzador bsic de 5 estats, es codifica cadascun dels estats amb un codi Gray de 3 bits. Sassignen els estats actuals S0, ..., S4 a les combinacions 000, 001, 011, 010, i 110. Es preveu tamb que si es dna el cas destar en una combinaci de sortida no usada,


31

es passi a lestat inicial S0 (per exemple, una interferncia pot fer canviar la sortida dun flip-flop i donar un estat no usat). Realitzeu el diagrama destats i la taula de transici destats del seqencialitzador. Les 3 combinacions no usades es reserven per a futures ampliacions del diagrama destats.

i) Seleccioneu el flip-flop D i simplifiqueu les funcions de comptar FCi de cadascun dels flip-flops.

j) Afegiu la prestaci de CLR_L asncron que permet retornar a lestat segur des de qualsevol

situaci.

k) Afegiu la funci dinhibir el comptatge FINH que estar controlada per lentrada TC. s a dir, quan TC = 1 s permet el comptatge i quan TC = 0 el comptador destats no avana.

l) Implementeu el sistema combinacional de sortida.

El temps en el que els semfors romanen en cada estat est controlat pel senyal TC. Aix permet programar la permanncia en cadascun dels estats. Per exemple T1 es el temps en que est verd el semfor del carrer A; T2 s el temps en que estar ambre i T3 s el temps en que estar verd el semfor del carrer B. Aconseguir diferents duracions per a la variable TC s feina del temporitzador programable, un perifric que ajuda al seqencialitzador.

m) A partir de la base de temps de 1s del CLK, volem dissenyar temporitzacions fins a 4 minuts. Dissenyeu un descomptador com el mostrat a la Fig. 1.4-3, amb carrega parallel LD sncrona i CLR_L asncron, que permeti programar fins a 4 perodes de temps diferents seleccionables amb els senyals S1, S0. Per exemple els temps T1, T2, T3 i T4 = T2 representats a la Fig. 2.4.3. Implementeu el senyal TC que sactiva quan arriba a zero. Dibuixeu tamb un cronograma de funcionament del sistema de la Fig. 1.4-3.

Amb les idees de disseny adquirides en aquests apartats, ja es pot passar a completar un altre diagrama destat ms elaborat que inclogui els nous estats o les condicions de salt entre estats obtingudes a partir de la informaci detectada pels polsadors tant de vianants com de vehicles. Per exemple, es pot preveure que quan no es detectin cotxes en un carrer, sinterrompi la seqncia dels semfors si sactiva el polsador de petici de pas de vianants1. Aix mateix cal incloure els circuits auxiliars de memria dels polsadors representats a la Fig. 2.4.4. Per tant,

n) es proposa tornar a implementar tots els apartats del problema per tal de millorar el diagrama destats de la Fig. 2.4.3.

S_L

74279

R

S Q

PCLR_L

V+

VPA

R1k

VPA

Fig. 2.4.4 Circuits auxiliars de memria de polsadors i sensors de cotxes

Finalment, s clar que aquesta mquina destats finits es pot dissenyar a partir de la programaci dun microcontrolador com el PIC. Queda proposat doncs tamb aquest exercici alternatiu. 1 Unes especificacions completes per aquest croquis de carrers de la Fig. 1.1-1 les podeu trobar a Dispositivos Lgicos Programables; E. Mandado, L. J. lvarez, M. D. Valds; Ed. Thomson, 2002; pg. 187. A ms, lautor proposa el disseny de tot el sistema en un PLD.


32

2.5 Disseny del velocmetre duna bicicleta

(Replantejar el diagrama de blocs del velocmetre) Es pretn dissenyar un velocmetre per bicicleta, que mesuri la velocitat instantnia de circulaci duna bicicleta i de la velocitat mxima que assoleix des del darrer RESET. Vegeu la Fig. 2.5.1. Aquest instrument capta la velocitat mitjanant 2 sensors magntics situats, respectivament, sobre un radi i a la forquilla de la roda davantera. Cada vegada que els sensors es creuen, es genera un pols digital. El temps entre 2 polsos consecutius ens indica quant ha trigat la roda a donar una volta sencera. Al manillar, hi ha un petit dispositiu electrnic que rebr aquests polsos i informa al ciclista de la velocitat en km/h amb 2 dgits de 7-segments (per les desenes i per les unitats) El visualitzador del manillar disposa de 2 botons, un per al reset del sistema i laltre per a determinar qu volem visualitzar, la velocitat mxima assolida des del darrer reset o b la velocitat instantnia actual.

Sensor MagnticForquilla

Sensor MagnticRadi

Cable

Visualitzador Km/hVolts

temps

Pols de tensi generat pelcreuament dels sensors

ResetInst/Max

VISUALITZADOR

Bot Reset

Bot Selector:Veure velocitat mximao instantnia.

Fig. 2.5.1 Detall de la collocaci dels sensors i el velocmetre a la bicicleta

El nucli del velocmetre est constitut pel diagrama de blocs de la Fig. 2.5.2 amb

els segents elements: - Comptador codi BCD mdul 100: Els senyals CE (Count Enable) i CLEAR sn sncrons. T lentrada de rellotge connectada al tren de polsos generat als sensors magntics. - Registres: Un registre emmagatzema la velocitat instantnia i laltre la velocitat mxima. Els senyals de Load i Clear sn sncrons. Vegeu la Fig. 2.5.3a). - Comparador BCD: Compara 2 nombres BCD de 2 xifres. La sortida val 1 quan A>B. - MUX : Multiplexor de 2 busos de 8 bits. Quan el bot selector est premut, es t un 0 a lentrada de selecci que colloca a la sortida del MUX la informaci emmagatzemada al registre velocitat mxima. Altrament, si lentrada de selecci s 1, a la sortida del MUX shi presenta la informaci emmagatzemada al registre velocitat instantnia. - TIMER : Genera un senyal ON que est actiu un temps preestablert Ton des del darrer clear si CE est actiu. Els senyals CE i Clear sn sncrons. El senyal ON sutilitzar per a determinar la velocitat a la que va la bicicleta, tal com sindica al cronograma a mode dexemple de la Fig. 2.5.3b). s a dir, el problema de saber la velocitat de la bicicleta se soluciona comptant el nombre de polsos generats a la roda mentre el senyal ON val 1.


33

Fig. 2.5.2 Diagrama en blocs del sistema de control del velocmetre

a)

Registre

I8

Q

8

LoadClear Clk

Q+Clear Load

1 X 0

0 1 I

0 0 Q

b)

ON

Tren de polsos generat si V=7KM/h

Ton

1 2 3 4 5 6 7

Tren de polsos generat si V=3Km/h

1 2 3

Fig. 2.5.3 (a) Detall de funcionament del registre i (b) cronograma dexemple del senyal ON

Per tal de seqenciar els senyals que sapliquen als diferents blocs, la unitat de control dissenyada com una mquina de Mealy, segueix el diagrama destats de la Fig. 2.5.4. Tots els senyals de sortida sn actius a nivell alt i en el diagrama destats shi mostra quan sactiven (per exemple, observeu que el senyal LDi sols val 1 quan sest a S2).


34

S0 S1 S2 S3Bot Reset

RSiRSmClear1Clear2

CE1CE2ON=1

ON=0LDi

A>B=0

A>B=1

Clear1Clear2

LDm

Fig. 2.5.4 Diagrama destats

Els estats es codifiquen amb 2 bits (Q1, Q0) en codi Gray. La Fig. 2.5.5, deduda del diagrama destats de la Fig. 2.5.4, representa la taula de transicions destats que determina lestat futur (Q1+, Q0+) i el valor de les sortides .

Estat Present Entrades

Estat Futur Sortides

ON A>B Q1 Q0 Q1+ Q0+ CE1 Clear1 Ldi RSi RSm LDm CE2 Clear2

X X 0 0 0 1 X 1 X 1 1 X X 1 0 X 0 1 1 1 0 0 0 0 0 0 0 0 1 X 0 1 0 1 1 0 0 0 0 0 1 0 X X 1 1 1 0 0 0 1 0 0 0 0 0 X 0 1 0 0 1 X 1 0 0 0 0 X 1 X 1 1 0 0 1 X 1 0 0 0 1 X 1

Fig. 2.5.5 Taula de transici destats i sortides derivada del diagrama de la Fig. 2.5.4

Es demana: a) Representeu el diagrama de blocs de la unitat de control de la Fig. 2.5.2 que sha de dissenyar segons

el mtode cannic. Discutiu per qu es tracta duna mquina destats finits de Mealy. b) Per a dissenyar el seqencialitzador destats de la unitat de control, es decideix usar el xip

HEF4027B que cont 2 flip-flops tipus J-K representats a la Fig. 2.5.6 juntament amb les seves taules de funcionament (function tables) subministrades pel fabricant i el significat de les potes de connexi (pinning).

b1) Obteniu les expressions lgiques de les 4 funcions dexcitaci dels biestables J2, K2, J1 i K1. b2) Implementeu la funci de reset general asncron que sactiva des del bot RESET del panell de linstrument i serveix per a reinicialitzar el sistema. b3) Dibuixeu lesquema del circuit dissenyat.

(NOTA: Es recomana que simplifiqueu per Karnaugh i realitzeu el circuit amb portes lgiques)


35

Fig. 2.5.6 Detall de connexions i la taula de veritat del dual J-K flip-flop HEF4027B

c) Implementeu el sistema combinacional que dna les sortides daquesta unitat de control en funci de lestat actual (Q1 i Q0) i les entrades (ON i A>B) mitjanant el mtode del descodificador 4 a 16 amb sortides actives a nivell baix i portes lgiques. Vegeu-lo a la Fig. 2.5.7

Fig. 2.5.7 Descodificador CD74HC4515 de 4 a 16 lnies amb sortides actives a nivell baix fabricat per Texas Instruments

d) El comptador codi BCD mdul 100 (0, 1, 2, 3. 97, 98, 99, 0, 1..) es vol dissenyar encadenant 2 sub-comptadors tal com es mostra a la Fig. 2.5.8. Cada sub-comptador est dissenyat a partir dels xip comptador binari mdul 16 de 4 bits amb entrada parallel Load = PE_L (vegeu la Fig. 2.5.9) i un sistema combinacional.

d1) Expliqueu com funcionen els sub-comptadors, per qu els senyals es connecten daquesta manera i qu cal connectar a les entrades parallel.

d2) Ordenant les variables dentrada: CE , Q3, Q2, Q1, Q0, feu la taula de veritat del circuit combinacional. Indiqueu clarament les possibles inespecificacions que es puguin donar. Obteniu lexpressi i el circuit de la sortida Y.


36

Comptador Binari Mdul 16

Clear

QClk

4

I

4

Load

CE

UnitatsSistema

Combinacional1

Y Q

CE

CE

Comptador Binari Mdul 16

Clear

QClk

4

I

4

Load

CE

Desenes

AB

Clear

SistemaCombinacional

2

Y Q

CE

Fig. 2.5.8 Encadenament de 2 sub-comptadors per a formar el comptador BCD de mdul 100

Fig. 2.5.9 Xip comptador binari natural 74ACT 163de mdul 16. Suposeu que CET (Count Enable Trickle Input) i CEP (Count Enable Parallel Input) sn la mateixa entrada CE

e) Dissenyeu el TIMER per a que es comporti tal com el cronograma de la Fig. 2.5.10 (se suposa que en aquest cronograma el TIMER sempre t lentrada CE activa). Utilitzeu tamb xips 74AC163 per a construir un comptador binari mdul 32 (5 bits) dentrades Clear i CE sncrones actives nivell alt (CLEAR t prioritat sobre CE) i un descodificador 5:32 amb sortides actives a nivell baix construt a partir dencadenar 2 xips CD74HC4515. Indiqueu clarament en el vostre muntatge on connecteu les entrades Clear, CE, Clk i la sortida ON del bloc TIMER.

Clear

Clk

ON

1 2 3 4 5 60 27 28

Fig. 2.5.10 Cronograma del bloc temporitzador (timer) del velocmetre de la bicicleta

f) Fixeu-vos que encara podreu proposar el disseny del bloc comparador y multiplexor (8MUX2) amb circuits integrats reals obtinguts de la web de lassignatura.

NOTA: Aquest exercici usa conceptes dels mnims 1, 2, 4, 5, 7, 8 de lassignatura. Plantegeu cada apartat de forma independent realitzant al comenar un diagrama del bloc que heu de dissenyar i tot seguit passeu a dissenyar-lo de forma modular particularitzant al final els blocs als circuits integrats concrets que se us proposen.


37

2.6 Descodificaci dun banc de memria de C

Volem dissenyar un banc de memria RAM de 1 MByte per tal de connectar-lo a un microcontrolador (C) PIC 16C74A. Vegeu la Fig. 2.6.1 on shi mostra part de lesquemtic. Com que el PIC no disposa prpiament de busos de dades i dadreces, s necessari usar alguns dels ports dentrada i sortida per a que realitzin aquesta funci. A ms, per tal de no ocupar totes les lnies dels ports, amb el latch 74LS373 es multiplexen part de les lnies del bus de adreces amb el bus de dades.

BANC DEMEMRIA RAM

20

AB[19:0]

U1 PIC16C74A

26

27282930

3334353637383940

1

234567

8910

13

14

15161718

19202122

232425

RC7/RX/DT

RD4/PSP4RD5/PSP5RD6/PSP6RD7/PSP7

RB0/INTRB1RB2RB3RB4RB5RB6RB7

MCLR/Vpp

RA0/AN0RA1/AN1RA2/AN2RA3/AN3/VREFRA4/TOCKIRA5/AN4/SS

RE0/RD/AN5RE1/WR/AN6RE2/CS/AN7

OSC1/CLKIN

OSC2/CLKOUT

RC0/T1OSO/T1CKIRC1/T1OSI/CCP2RC2/CCP1RC3/SCK/SCL

RD0/PSP0RD1/PSP1RD2/PSP2RD3/PSP3

RC4/SDI/SDARC5/SDORC6/TX/CK

ALE

UMx

TC558128BJ

4321

323130292120191817

5

28

12

67101122232627

16151413

A0A1A2A3A4A5A6A7A8A9A10A11A12

CE

OE

WE

I/O1I/O2I/O3I/O4I/O5I/O6I/O7I/O8

A13A14A15A16

WR_L

RD_L

8

CS0_LU11

74LS138

15141312111097

1

5

23

64

Y0Y1Y2Y3Y4Y5Y6Y7

A0

G2B

A1A2

G1G2A

UM1

TC558128BJ

4321

323130292120191817

5

28

12

67101122232627

16151413

A0A1A2A3A4A5A6A7A8A9A10A11A12

CE

OE

WE

I/O1I/O2I/O3I/O4I/O5I/O6I/O7I/O8

A13A14A15A16

NUCLIMICROCONTROLADOR

DB[7:0]

U2

74LS373

1

113478

13141718

256912151619

OC

CLK1D2D3D4D5D6D7D8D

1Q2Q3Q4Q5Q6Q7Q8Q

Fig. 2.6.1 Esquema en blocs del PIC amb el banc de memria RAM

Fig. 2.6.2 Detall del lencapsulat de la memria SRAM

a) El xip de memria que susar s el Toshiba TC558128BJ representat a la Fig. 2.6.2.

1. Quina s lamplada de la paraula digital que emmagatzema cada cella de memria? 2. Quina s la capacitat dadreament del xip ? 3. Quants bits pot emmagatzemar en total ? 4. Quin s el pin de control per a la lectura de la memria i el pin de selecci de xip? En quin estat

lgic es troben les lnies I/O quan no est habilitat el xip ? 5. Quants xips sn necessaris per a disposar d 1 MByte ? 6. Quin s el pin que permet emmagatzemar una nova paraula digital a la posici de memria

adreada pel bus dadreces?


38

7. Cerqueu als fulls de fabricant del xip, el cronograma doperaci descriptura en memria. Dibuixeu-lo i expliqueu-lo.

b) Volem un adreament continu de posicions de memria tal com mostra la Taula 2.6-1. Amb les lnies

del bus dadreces i amb el descodificador 74LS138 es generen els senyals dhabilitaci CS0_L, CS1_L, etc., dels xips de memria.

A19 A18 A17 A16 A15 A0 (Hex)

0 0 0 0 0 ..... 0 0 0000 : : : : : ..... : : 0 0 0 1 1 ..... 1 1 FFFF

0 0 1 0 0 ..... 0 2 0000 : : : : : ..... : : 0 0 1 1 1 ..... 1 3 FFFF

0 1 0 0 0 ..... 0 4 0000 : : : : : ..... : : 0 1 0 1 1 ..... 1 5 FFFF : : : : : ..... : : : : : : : ..... : : 1 1 1 1 1 ..... 1 F FFFF

Taula 2.6-1 Adreament de 1 MByte

1. Com heu de fer la connexi del bus de dades entre els xips de memria i el nucli microcontrolador?

2. Com heu de fer la connexi del bus dadreces, el descodificador i els xips de memria ? 3. Quins nivells lgics heu de posar a les entrades dhabilitaci per tal que el descodificador estigui

sempre habilitat ? 4. Com i on heu de connectar les lnies de control RD_L i WR_L ? 5. Realitzeu lesquema elctric complet del banc de memria

c) Quina adrea s la (8DA6C)HEX en decimal ? Si vull guardar una dada digital a aquesta adrea, a quin

xip queda emmagatzemada ? d) Quines caracterstiques hauria de tenir la CPU i el descodificador per tal de realitzar una expansi del

banc de memria fins a 2 MByte de RAM? Quants xips de memria TC558128BJ haurem demprar?

e) Si volgussim dissenyar un banc de memria de 1 MWord (16 bits damplada) per un

microcontrolador de 16 bits, quants xips de memria TC558128BJ haurem demprar? f) Amb lAD que porta incorporat aquest microcontrolador (per exemple a travs de la lnia RA0/AN0),

volem digitalitzar un canal telefnic de veu de 3,4 kHz damplada de banda. El senyal digital sobt mostrejant el senyal analgic amb una freqncia de mostratge de 4 3,4 kHz i quantificant les mostres amb 8 bits. Si les mostres digitals es guarden a la memria RAM, quina s la duraci mxima de la conversa telefnica que podem gravar fins omplir el banc de memria de 1 MByte ?


39

Soluci a) Lamplada de la paraula digital s de 8 bits I/O8 I/O0 La capacitat dadreament s de 17 lnies (217 = 131072 Byte 128 kbytes) La capacitat total de la memria s 1 Mbit (128 kBytes 8 bits) La lnia per habilitat la lectura del contingut duna posici de memria s OE_L La lnia per habilitar el xip en general s CE_L. En estat tri-state. Sn necessaris 8 xips de 128 kBytes cadascun. b) 1. El bus de dades ha de connectar-se en parallel a travs de tots els xips. Solament estar actiu un xip de memria a la vegada. 2. Les adreces AB[16:0] shan de connectar en parallel a travs de tots els xips. Les lnies A19, a18, A17 shan de connectar a les lnies dentrada del descodificador A2, A1, A0 respectivament. Les sortides del descodificador YO_L (CSO_L), Y1_L (CS1_L) Y7_L (CS7_L) shan de connectar a les entrades CE_L de cadascun del xips de memria. 3. G1 = 1; G2A _L = G2B _L = 0 4. Les lnies RD_L i WR_L shan de connectar en parallel a travs de tots els xips a les entrades OE_L i WE_L respectivament. c) (8DA6C)HEX = 816

4 + 13163 +10162 +6161 +12160 = (580204)DEC Aquesta posici es troba al banc 5 de memria que compren des la posici (80000)HEX fins a la posici (9FFFF)HEX. d) Cal afegir una lnia ms dadreament A20. 221 = 20977152 bytes. El descodificador ha de ser de 16 canals per tal de seleccionar 16 xips de memria de 128 kBytes. e) Sn necessaris 16 xips en bancs de 128 kWord. El banc de 128 kWord es configura a travs de 2 xips TC558128BJ, on un dells guarda el byte de menys pes de la paraula digital DB[7:0] i laltre el byte de ms pes DB[15:8]. f) 3400 Hz 4 mostres/s = 13600 mostres/s. Aix vol dir que cada mostra es digitalitza en un temps de 73,53 s (seleccionar canal analgic, conversi A/D i desar la paraula digital). Somplir el buffer de memria en 73 segons.


40

2.7 Commutador digital de llum de 2 i 3 posicions

Disseny del commutador de llum de 2 punts representat a la Fig. 2.7.1. La lmpada de 220 V sha dencendre i apagar indistintament des de PA o PB. Es proposa dissenyar el circuit de control digital seqencial asncron a partir dun diagrama destats com els representats a la Fig. 2.7.2. Codifiqueu els estats en binari natural.

PALmpada 220 V

AC1AC2 L1

L2PA1

PB1PB0

PA0

Commutadorde llumelectrnic

PB

~AC 220V

a)

B

A

L

GN

DV

cc

D2

LED

R11k

~AC 220V

PB

PADriver de potncia

D1

VCC

VCC

GN

DV

cc

PA0PA1

PB1

A

BPB0

Rel

AC-DC

VCC

Lmpada 220 V

Circuit de controldigital seqencial

Circuit polsadors VCC

AC2

AC1

GND

Vcc

b)

Fig. 2.7.1 a) Commutador de llum. b) Circuit elctric

a) Feu lexercici amb el mtode directe de la taula de veritat i portes lgiques. b) Feu lexercici amb el mtode cannic a partir de biestables latches R-S.

S0 L OFF

S1 L ON

A o B = 1

A o B = 1

A i B = 0

A i B = 0

S0 L OFF

S1 L ON

A o B = 1 A i B = 1

A i B = 0

S2 L ON

S3 L OFF

A o B = 1

A i B = 1 A i B = 0

a) b)

Fig. 2.7.2 Diagrama destats. a) Simple de 2 estats, b) Ms elaborat amb 4 estats

El diagrama destats de la Fig. 2.7.2a, sembla que ja s suficient per al disseny daquesta aplicaci. Per analitzant el diagrama en detall, sobserva que presenta linconvenient que shan daplicar al sistema polsos dactivaci de duraci inferior o igual al temps de propagaci de 1 porta lgica. Si no s aix, tal com mostra el diagrama, mentre dura lactivaci del polsador A o B, el sistema oscilla i genera un ona quadrada canviant destat constantment. Aix representa tot un problema prctic de soluci complicada. A ms, resulta tamb inviable que hi hagi el polsador A i B activats simultniament. Per aix, si susa un biestable addicional, poden codificar-se 4 estats resultant el diagrama de la Fig. 2.7.2b. Es comprova que necessriament el polsador premut ha de retornar a zero per a fer avanar la seqncia i resulta tamb que s possible que estiguin ambds activats simultniament.


41

2.8 Control digital dun motor pas a pas

Dissenyeu el control digital seqencial del motor pas a pas 9904 112 31004 de Philips representat a la Fig. 2.8.1. Les caracterstiques completes del motor es poden localitzar a www.farnell.com. Les 4 bobines L1, L2, L3 i L4 shan dexcitar dacord amb la seqncia indicada pel fabricant (two-phase drive). El motor pot girar seguint el sentit de les agulles del rellotge (CW clockwise) i en sentit contrari a les agulles del rellotge (CCW counterclockwise). Podeu documentar-vos moltssim ms sobre les caracterstiques tcniques dels motors pas a pas a la pgina web: http://users.pandora.be/educypedia/electronics/motorstep.htm.

Fig. 2.8.1 Motor pas a pas, caracterstiques, connexions i seqncia de funcionament

L2

VccAC1

AC2GND

Vdd

L1

Step

Vdd

Vcc

GND L1

L2

INH

CLK

H-AH_L

L3

L4

H-AH_L

Vcc

L4

Fontd'alimentaci DRIVER

(ULN2003)

GN

DV

cc

I1

I2

I3

I4

O1

O2

O3

O4

~ Vdd

Controldigital motorpas a pas

INH

MOTOR PAS a PAS

AC 220V

CLK

L3

Fig. 2.8.2 Esquema general del control del motor pas a pas

a) Especificacions La Fig. 2.8.2 mostra lesquema general del circuit electrnic de control del motor.


42

Text descriptiu: El sentit del gir sestablir segons el nivell lgic de lentrada H-AH_L: gir horari: H-AH_L = 1; gir anti-horari: H-AH_L = 0. Amb lactivaci de lentrada INH saconsegueix inhibir el motor (deixa de girar encara que arribin polsos de rellotge i mant la posici). El circuit ha de tenir un reset asncron inicial CLR_L (POR: internal power-ON reset) normalment connectat a la tensi dalimentaci a travs duna xarxa externa RC que deixa el motor a lestat (1): L1 = 1, L2 = L3 = 0, L4 = 1, desprs de 5ms dhaver-lo connectat a lalimentaci.

Smbol, diagrames destats, i cronograma de funcionament (opcional). b) Estructura general del control Particularitzeu per aquest problema lestructura dun sistema seqencial sncron cannic de Moore. Fixeu-vos que seran els polsos de rellotge els que faran avanar el motor. La freqncia de rellotge determinar la velocitat de gir. Sescullen flip-flop tipus D per implementar la memria destat. c) Codifiqueu els estats en codi Gray. Disseny intern d) Dibuixeu lesquema intern de la memria destat de r bits usants els flip-flop D 74LCX74 de

Fairchild Seminconductor representats a la Fig. 2.8.3.

Fig. 2.8.3 Low Voltage Dual D-Type Positive Edge-Triggered Flip-Flop with 5V Tolerant Inputs

e) Implementeu el SC2 de sortida a travs de la seva taula de veritat i un circuit amb portes lgiques. f) Disseny del SC1 de forma modular.

Proposeu la seva arquitectura modular interna tenint en compte que hi ha 3 modes de funcionament sncron (un multiplexor seleccionar el mode de funcionament).

Dissenyeu els tres subsistemes combinacionals (SC-GH, SC-GAH, SC-INH) amb lajuda de les taules de transicions destats i usant tamb la taula de disseny del flip-flop D. s a dir, cal deduir les funcions dexcitaci dels biestables FHi pel gir horari, les FAHi pel gir anti-horari i les FINHi per al mode dinhibici de gir.

Esquema electrnic final g) (Opcional). Dibuixeu lesquema electrnic complet en Proteus ISIS i verifiqueu el seu funcionament

usant tamb el motors pas a pas i el driver de potncia ULN2003. Per a fer aquesta tasca, cerqueu informaci sobre xips comercials que puguin ser dutilitat.

Estudi dun xip comercial de caracterstiques simil ars


43

h) (Opcional). Finalment, per tal de decidir si laplicaci final ha de ser construda amb el nostre propi disseny, o b, en canvi, s possible trobar circuits comercials que facin una feina similar, es demana que examineu el xip de la Fig. 2.8.4 UCN5804 dAllegro Microsystems o un altre de similar, per tal de comentar les seves caracterstiques principals i les millores i variacions que incorpora respecte del nostre disseny. Podeu trobar el seu databook a www.allegromicro.com

Fig. 2.8.4 Chip UCN5804(BiMOS II unipolar stepper-motor translator/driver) and a typical application controlling a two-phase stepper-motor.


44

2.9 Design and simulation of a 4-bit 74169-like presettable synchronous 4-bit up/down binary counter

(A structured FSM with 4 synchronous operation modes)

We want to design as shown in Fig. 2.9.1, an universal counter similar to a 74169, a 4-bit up/down counter with parallel load, count enable, terminal count and asynchronous reset. The HEX-7SEG (designed in Prob. 1.8) is used only to display the count number.

C2

C1

C0

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

R1

330

Vcc

CLK1

CLOCK=5Hz

COUNTER

CCT007

74x169-like presettable synchronous 4-bit up/downbinary counter

CE_L

U-D_L

CD

CLK

VCC

Q2

Q1

Q0

Q3

LD_L

TC_L

I3I2I1I0

R810k

Vcc

1 2

CLEAR DIRECT

(Asynchronous reset)

R910k

Vcc

01

01

R1010k

Vcc

R1110k

Vcc

PARALLEL-LOAD_L

UP-DOWN_L

1TC_L

Parallel Data lines for presetting the output to a know n state

COUNT-ENABLE_L

Fig. 2.9.1 Block diagram of the universal counter to be designed connected to some buttons and switches for activating the inputs, and to the HEX-7SEG display decoder (Prob. 1.8) for representing the actual count

i) Specifications: Symbol: Shown in Fig. 2.9.1. In addition, print the firsts pages of the datasheet, for example

the 74LVC169: a high-performance, low-power, low-voltage, Si-gate CMOS device and superior to most advanced CMOS compatible TTL families, and understand the main points.

Four modes of synchronous operation better specified by the following function table. The

table also shows signals precedence or priority.

LD_L CE_L U-D_L Mode of operation

0 X X Parallel load

1 1 X Inhibit counter (do nothing)

1 0 1 Count up

1 0 0 Count down

Example of a timing diagram showing the CLK signal, some activity of the 3 inputs and the

responses of the outputs TC_L and Q[3..0]. State diagrams for each synchronous mode of operation.

j) Particularize the general architecture of the Moore FSM to the problem if FF-D (use for example

the 7474) are selected as the state memory building block. See the block diagram in Fig. 2.9.2.


45

I[3..0]

Q[3..0]

Q[3..0]

Q[3..0]

D[3..0]

SC2

CCT006

UP --> TC_L = 0 for "1111"DOWN --> TC_L = 0 for "0000"

Q[3..0]

4-BIT STATE MEMORY (FF-D)

CCT004

D[3..0]

Q[3..0]CLK

SC1

CCT005

For calculating the next stateD[3..0]

X1

Q[3..0]

X0

SC-INPUT

CCT008

Only 2 control lines are needed for codifying 4synchronous modesof operation

LD_L

CE_L

U-D_L

X1

X0

CLK

CE_L

LD_L

CD

U-D_L

CD

TC_L TC_L

U-D_L

Q[3..0]

Note: Mealy output

TC_L = f( X, S)

I[3..0]

I[3..0]

Fig. 2.9.2 Example of particularization of the canonical FSM that can be designed step by step following the general procedure stated in Unit 2.5.

k) Codify the states in binary code.

l) Design the state memory.

m) Design the SC2, which produces the output TC_L. Note here how TC_L is really a Mealy output which depends from both, the internal state (Q[3..0]) and an the input signal U-D_L.

n) Design the SC1, which establishes the next state after each CLK edge transition from low to

high. Try to implement a modular design using a multiplexer for selecting the synchronous mode of operation. Use transition tables and the design table of the FF-D to produce the excitation signals.

o) (optional) Capture the schematics in Proteus-VSM Lite and perform a circuit simulation to verify

if the design follows the specifications stated in a).

p) (optional) Using the ispLEVER software from Lattice Semiconductor, try to capture the schematics or VHDL files for describing de circuit and program a sPLD like the GAL22V10 to implement the whole circuit. Perform a Proteus simulation prior to download the JED file to the GAL device by means of the ispVMS software.


46

2.10 Control digital del nivell dun dipsit daigua

Un dipsit daigua somple amb dues bombes B1 i B2. Tal com sobserva a la Fig. 2.10.1, hi ha collocats 3 detectors (D1, D2, D3) de nivell de lquid a les parets del dipsit que sactiven a nivell alt quan arriba laigua. Si laigua est per sota del nivell 1, treballen les dues bombes. Quan laigua arriba al nivell 2, satura la bomba B1. Quan laigua arriba al nivell 3, satura la bomba B2. Ambdues bombes no es tornen a engegar fins que el dipsit sha anat buidant i laigua no torna a estar per sota del nivell 1.

Nivell 3

Nivell 2

Nivell 1

D3

D2

D1

sortidaaigua

B1 B2

Fig. 2.10.1 Dipsit daigua amb control digital de nivell

a) Segons com es dissenyi el sistema digital, es pot deduir el diagrama destats de la Fig. 2.10.2 o la Fig. 2.10.3.

S0

S1

S2

S5

S4

S3

D1=1

D1=0

D2=0

D3=0

D3=1

D2=1

B1=1 B2 =1

B1=0 B2 =0

B1=0 B2 =0

B1=0 B2 =0 B1=0

B2 =1

B1=1 B2 =1

Dipsit ple

Dipsit per sota de N1

Dipsit omplint-se entre N1 i N2

S0

S1

S2

D2=1

D3=1

B1=1 B2 =1

B1=0 B2 =1

B1=0 B2=0

Dues bombes funcionant

Una bomba funcionant

D1=0

Bombes aturades

Fig. 2.10.2 Diagrama destats dissenyat per tal que el sistema spiga en tot moment entre quins nivells est aigua dins del dipsit

Fig. 2.10.3 Diagrama destats dissenyat per saber quines bombes han de funcionar

b) Dissenyeu un circuit seqencial asncron pel mtode directe que realitzi el diagrama de la Fig. 2.10.3.

c) Dissenyeu un circuit seqencial asncron amb latches RS pel mtode cannic que realitzi el diagrama destats de la Fig. 2.10.2. Dibuixeu lesquema elctric final si els biestables sn del tipus 74x279.

d) Dissenyeu un circuit seqencial sncron amb flip-flops JK pel mtode cannic que realitzi el diagrama destats de la Fig. 2.10.2. Dibuixeu lesquema elctric final si els biestables sn del tipus 74x112.

e) Indiqueu tamb com sespecificaria i es dissenyaria un sistema combinacional per a determinar si els sensors funcionen correctament.

f) Indiqueu tamb com sespecificaria i es dissenyaria un visualitzador a LED que indiqus visualment en quin nivell es troba el dipsit.


47

2.11 Disseny dun transmissor dun port srie RS-232

Es vol dissenyar el mdul transmissor dun port srie RS-232 tal com mostra lesquema general de la Fig. 2.11.1. Mentre no es transmet, la lnia TX est a 1 (marking). Quan rep lordre de comenament de transmissi a travs del senyal ST (start transmission), afegeix el bit darrencada (start bit) a 0, desprs serialitza les dades (8 bits), afegeix un bit de paritat i finalment 1 bit de parada (stop bit) a 1. Quan acaba informa amb el senyal ET (end transmission).

TRANSMISSOR SRIE

CLK

D[7:0]

8

ST

ET RECEPTOR

SRIE

D[7:0]

8

cable de transmissi bifilar

CLK 19600Hz

TX

Start

Marking D0bit

D1 D2 D3 D4 D5 D6 D7

Paritybit bit

Stop

Marking

5 -8 data bits 1-2 stop bits

Fig. 2.11.1 Bloc dun sistema transmissor - receptor de dades srie i format de les dades dun esquema de transmissi asncrona

a) Proposeu un diagrama de blocs amb els components necessaris per a realitzar el transmissor i expliqueu com voleu fer la captura i serialitzaci de dades. Proposeu una unitat operativa (UO) amb registre de desplaament, generador de paritat parell i altres elements, i una unitat de control (UC).

b) Especifiqueu el registre de desplaament i tots els altres senyals de la UO c) Proposeu larquitectura interna de la UC control sncrona cannica de Moore d) Proposeu un diagrama destats i realitzeu lassignaci destats en binari natural e) Seleccioneu FF-JK i realitzeu el disseny de la UC


48

2.12 Sumador de 4 bits seqencial

Al Tema 1 sexplica el disseny dun circuit sumador combinacional de 4 bits de forma modular a travs de lencadenament de 4 sumadors elementals dun bit. Tamb sinclou el disseny del sumador de 4 bits a travs de sumadors elementals dun bit amb la millora que representa el bloc generador de rssecs anticipats, tal com fa el xip 74283. Vegeu la Fig. 2.12.1. En aquest problema es planteja el disseny dun sumador de 4 bits seqencial utilitzant solament els recursos de clcul dun sumador dun bit. Es tracta de plantejar una unitat operativa (UO) i una unitat de control (UC) que segueixi un diagrama destats sncron per resoldre la suma dels 4 bits. vegeu lesquema del bloc a la Fig. 2.12.2. Una vegada dissenyat el circuit, comenteu els avantatges i els inconvenients que t cada disseny.

4 4

B[3:0] A[3:0]

4

S[3:0]

Sumador combinacional

de 4 bits

C4

C0

Fig. 2.12.1 Sumador de 4 bits combinacional (bsicament el xip 74 283)

4 4

B[3:0] A[3:0]

4

S[3:0]

Sumador seqencial de 4 bits

C4

C0

CLK

EO (End of Operation)

SO (Start of Operation)

Fig. 2.12.2 Sumador de 4 bits seqencial a dissenyar com un S. S. S. format per una UO, una UC i un rellotge de sincronisme.


49

2.13 Disseny dun comptador Gray universal

a) Especificacions i bloc a dissenyar Comptador Gray de mdul 16 (4 bits) Comptador i descomptador Habilitaci de comptatge Reset sncron actiu a nivell baix Crrega parallel sncrona activa a nivell alt Sortida de TC (terminal count) FSM (mquina destats finits) sncrona i cannica Flip-Flops D Dissenyeu tamb la taula de precedncia dels modes de funcionament

4 bit Gray universal counter

TC

CLR_L (sncron)

CLK

LD

U-D_L

4

Q[3:0]

4

I[3:0]

CE

Fig. 2.13.1 Bloc del comptador universal a dissenyar com una FSM sncrona

Gui per al disseny:

a) Especificacions i bloc a dissenyar b) Codi Gray i proposta darquitectura interna FSM c) Diagrames destat i codificaci destats en Gray d) Taula de precedncia de modes de funcionament e) Disseny dels registres de 4 bits f) Disseny del SC2 que calcula la sortida TC g) Disseny del SC1 que calcula el proper estat

- Metodologia de disseny modular i arquitectura interna del bloc SC1 - Disseny dels multiplexors i dels altres blocs interns del SC1


50

2.14 Disseny dun registre de desplaament universal

(Exemple denunciat de problema per ser treballat a laula en puzzle) A) Unitat didctica 2.10: Registres de desplaament (Mnim 8) B) Objectiu: Disseny intern dun registre universal de tipus comercial C) Conceptes mnims previs: 2, 3, 4, 5, 6, 7 D) Mtode:

- Puzzle a laula (1,5h) - Treball cooperatiu del grup base a les sessions de treball TGC fora de lhorari lectiu (1,5h)

E) Enunciat del problema:

Disseny dun registre de desplaament universal (Unitat 2.10)

Qu us sembla? Sou capaos de dissenyar aquest circuit a partir del que hem estudiat fins ara? Sabrem dissenyar un circuit intern per un registre de desplaament comercial?

Especificacions Funcionament compatible amb el registre de desplaament universal 74HC194 Reset asncron Modes de funcionament:

o Inhibici o Desplaament a la dreta o Desplaament a lesquerra o Crrega parallel

FSM (mquina destats finits) sncrona i cannica Flip-Flops D

Bloc

4 bit universal shift register

LSI

CLR_L (asncron)

CLK

RSI

S1

Q3

4

I[3:0]

S0

Q2 Q1 Q0

RSO LSO

Fig. 2.14.1Bloc del registre de desplaament (shift register) universal a dissenyar com una FSM sncrona


51

F) Gui per al disseny:

a) Preparaci prvia: Busqueu a la Web i imprimiu i les primeres pgines del datasheet del xip 74HCT194

TREBALL A LAULA (1,5 h): --------------------- Grups base (20 min)

b) Especificacions i bloc a dissenyar c) Explicaci dels modes de funcionament i dels senyals dentrada i sortida d) Proposta darquitectura interna FSM

--------------------- Grup informal A) (30 min)

e) Disseny del bloc de registres de memria destat . Discussi i selecci dels flip-flops comercials ms adients per laplicaci. Disseny del reset asncron.

Grup informal B) (30 min)

f) Disseny del SC1 que calcula lestat futur: Metodologia de disseny modular i arquitectura interna del bloc SC1. Estudi de la precedncia dels modes de funcionament i disseny del sistema multiplexor

Grup informal C) (30 min)

g) Disseny intern de cada bloc del sistema combinacional SC1. b. Circuit de desplaament dreta right shift c. Circuit de desplaament esquerra left shift d. Circuit de crrega parallel parallel load e. Circuit de crrega parallel parallel load f. Circuit dinhibici hold

--------------------- Grups base (30 min)

h) Discussi i explicaci entre membres del grup del disseny i anlisi de les solucions aportades per cada membre.

i) Dibuix de

Problemes per al disseny del Projecte d’Aplicació d...

Documents

Transcript of Problemes per al disseny del Projecte d’Aplicació d...