Principios De Diseño Lógico Digital - Norman Balabanian, Bradley Carlson

sta obra mmce clara inwodaKcibn ios pmmpmdel di- digital. &ras simiiares,

-.

perd ploratoria semejanza de investigacibn, o b j tivo cmsiste y sobra

Asi, 1 0, se invducren

conceptos.

Sblemas aplicacien. proce- .s5imMtos formul- en e! t4xb soluci6n m6s

= comphjos difi-qttad, 5e kngtiajc:&~€~ pwa tenguaj~c da dascripEioln diJcm8 Cgt esto se r0dYáf4l 6jl&-i In p r d e tbtireptor rubya- antes d r'--"-

una a

seño lógico A diferencia de otras la mayor parte de los temas se presentan desde una

a u de cuyo en descubrir conocimientos el tema

expuesto. at abordar un siempre intenta que los estudiantes comprendan su importancia y se en el des-cubrimiento de los

Características

Se incluyen abundantes ilustraciones, ejemplos y ejercicios para

cada tema con los cuales el estudiante puede reforzar y aplicar los conceptos vistos en la obra. Al final de cada capitulo, el lector encontrara una serie de pro-

: que van desde una muy rencilla de los hasta la de otros

y de mayar ha elegido el presentar lar

en hardware (HDL) como una herramienta de esfuerzo de los estudiantes para aprender

concentrarse en los

con -- HDL.

lógico digital Principios de diseño

Lógico Digital

Norman Balabanian

Technologies, Inc.

Diogonai B5A l io 26-115 Polc C'iib Far (57 1 1 11 87627 Telefonos 2570895 * A P g3925 Bcgo'o

a e-mail. info!>r-l-dru

www.k-t-dra.com \

Principios de Diseño

Universidad de Florida

Bradley Carlson Symbol

Grupo k-t-dro

6358137 . D T-Colombia ................................... ........., .....

comunicaclón

m Rmnacimlinto 180. luan nihui-, hcapomlco , 09100, MBxlco,

fax pedldos: (OIS] 561 4063

Tttulo Di~itaI Logic Dmign Principles / Norman Balabanian. Bradley Carlson 1SBN:

O Wiley Al1 Reserved edici6n inglts

&

Direcci6n Elisa

Guillermo Roddguez U p e z

Traducci6n: Gabriel Nagore Cdzares

CuauhtCmoc Carbajai Fernhndez Eltctrica Electrhnica

ITESM-Campus Mbxico

didio digitol edici6n

8 2002, &

Renacimiento Tlihuaca, Delegaci6n Azcapotzalco,

la Cirnara Indiistna

970-74-0256-5

Queda proliibida reprtiduccihn ii rdnsniisi6n presenle en culiirsquiea electr6nicas

consenijmiento escnto

México in Mexico

edicihn: U)U2

krmini5 de 7002 talleres Litugrifica INGRAMEX, de C.V

Centeno CuI. Granjas Eirneraldd 098 10. Mtnico.

Para establecer con nosotros puede hacerlo por:

correo: Col. San

D.F.

561 5231

original de la obra:

0-471-29351-2 Copyright 2001, John & Sons, lnc. Rights Traducción autorizada de la en publicada por John Wiley Sons, Inc.

editorial: Javier Enrique Callejas Coordinadora editorial: Pecina Rosas Diseño de interiores: Luna Diseño de portada: Perla Romo

Ing.

Revisión técnica: Dr. Profesor investigador del Depto. de y

Estado de

Principios de lógico Derechos reservados respecto a la en espaíiol:

GRUPO PATRIA CULTURAL, S.A. DEC.V. bajo el sello Compañia Editorial Continental

180, Colonia San Juan Código Postal 02400, Mtxico, D.F.

Miembro de Nacional de la Editorial Registro núm. 43

ISBN

la total o parcial del conte-nido de la obro formas, sean o mecánicas. sin el previo y por del editor.

Impreso en Esta obra se imprimir en marzo del Printed en los de S A .

No.162 Local 1 , Primera C.P. D.F.

mano :M)?

iMEX, ranjas D.E

-- --- ....*--. X u.. -__

--

LS32ikIN.1:

3 ~ ~ s Q -1 3a avals*nrilP.ln v 3 3 ~ 0 1 1 a i a

libro introductorio los priticipios 16gico digjtal. elkctrica,

Nu se eltctricos electrónica. enconbwhn que p r

revisar

deductivo -la aplicacilin siiele ilustrarse el aniincia ci upec-

resultado, del ni) iiiotivan definicidn

reviste adriptamos en presentaci6n

vilido casos ptncedirniento sc proyecto irivestigación. llega

valido varios cáiculos inás cnnduce Postenor-

conjeturri justifica modo siniilar,

cuyo objetivo conocimiemos

estudianres eiitjeniiiin uri tenia p a r hacer comentario pridría prosegiiir: priinero lo

yu& cúmo proccdi- cuestiones como

aplicacihn de teinri. digitales,

caracten'siicas abnrdn Estc cnfri- del brinda iii-

dica cori prohleinas plaritzados libro. este riatamos rrrrii

drj;irni)s (de guiiida) resultadcis para for- irien panc

están cctiniprometidos. rnuchii rnnntenerlris

ecuacirSn cornplelando pasos omitidris, ohcerven e1105 describzn analicen

cabo detaile. procedimientos.

Prefacio

l...

EL LIBRO

Éste es un de nivel sobre de diseño Se dirige a estudiantes de primero y segundo año de ingeniería ingeniería electrónica, ingeniería en computación o ciencias computacionales. requieren conocimientos previos de circuitos

o de También lo Út i l los lectores necesiten abordar primera vez o los principios del diseño digital.

Aspectos pedagógicos El proceso de principios generales a casos específicos-adecuadamente en los libros de texto. A menudo, autor un concepto general un to de un tema o seguido de ejemplos de aplicación concepto. Cuando los estudiantes inician un tema, tienen muy claras las ideas que una o un procedimiento ge-neral. Tampoco comprenden la utilidad o interés que un tema, o su trascendencia.

En este libro, un enfoque inductivo la del material, que incluye la formulación de un resultado generalmente a partir del estudio de específicos, como el

que seguiría en un de Un investigador a un resulta-do por lo general después de experimentos o específicos. Algunas veces el estudio de uno o casos específicos a una conjetura generalmente válida. mente, la se analiza y utilizando resultados establecidos con anterioridad.

De presentamos la mayor parte de los temas desde una perspectiva explora-toria, en vez de ofrecerlos a1 lector sin ninguna justificación. La exposición del texto se aseme-ja a un proyecto de investigación, consiste en descubrir y asimilar sobre 21 terna que se estudia. Al abordar un tema, se realiza un esfuerzo considerable para con-tribuir a que los por qué le debemos dedicar tiempo. Una vez qiie se agota

(esto es, cuando necesitamos al siguiente), se analizan las alternativas: "Podemos esto o aquello", y el "intentemos siguiente, por

las siguientes razones". Por seguir un hilo particular y podría presentarse un miento, son tan importantes aclarar al estudiante los detalles del procedimien-to o de la cierto algoritmo.

Cuando un como el de las circuitos alcanza un nivel avanzado un libro de texto tiende a adquirir enciclopédicas: se todo tenia concebible. que oculta al estudiante el juego descubrimiento. Se le la historia completa y se le

qué aprender de ella, practicando los ejercicios y en et En texto. de evitar el de catalogar todo lo que sabemos sobre el tema. En los pro-

blemas planteados en el texto, a los estudiantes el placer de generar manera que no son esenciales continuar con el tema. por lo que no es necesario que de la exposición.

n del Sabemos que los estudiantes aprenden mejor si No hay que losS.A. de C.V.

Esmeralda autores puedan hacer para así, aunque insistimos en que participen en la deducción de una pidiéndoles que los rasgos relevantes de un dia-grama o tabla que de manera cuidadosa, o solicitándoles que un plan pro-puesto antes de llevarlo a con Con Frecuencia recurrimos a estos

v

introductorio, priiiiero cm- bargo, et rigor la del

seleccidn selecci6n

académico, cuatrimes- presia aienci6n

selecci6n cada capi- "supleiiientarios" se presentan

incurran hrisan también inclusibn

permite mAs iiiteres iifec- tar n

elecci6n de descripci6ii de (HDL) herramienta diwño,

HDL. simulaci6n sintesis

semhntica Verilog.

numeración ecuaciones

esqiicmiis ¿\si ellas, estudiante dedica

utiljzunos numeracihn iecuencial, capítiilci, tanto

de principaIes ra pem enumz-

a\< improduciiva 4.3-5, identificiin 5 rara siibseccioncs

particulares. si otorga este ecuadones. sino slili) tac

ilur iina ecu~cihn indic;unuc cl tdmiino oj5gura.

Ilustraciones,

tema, aclarar,lo. reatidad. inducciiin. ilustracion~s

%mbidn ejeniplos teato ficilmente cuales pliintearse, asimiladas.

10s texto. nunierados seccio-

VI Prefacio

Nivel de presentación

El material de este libro es nivel de un libro no debe

bro se trata rigurosamente.

para dictar el grado de

o seguen

ndo año de universidad. Sin presentación. Todo tema l i -

Selección de temas

La de los temas fue la usual. La y el orden de los temas facilita el uso del libro en instituciones con diferentes calendarios y una diversidad de enfoques. El libro puede utilizarse en cursos que abarcan un año ya sea de dos semestres o tres tres, especialmente si se a la sección relativa al laboratorio (vea la descripción del manual del laboratorio). Mediante la adecuada de capítulos y temas de tulo, es posible adaptar un curso de un semestre. Los temas en secciones que los profesores pueden omitir sin que en una falta. Las secciones o pro-blemas finales que se en este material se pueden omitir si se desea. La de material de este tipo a los estudiantes con tiempo o beneficiarse sin

los demás. La ABEL para aprender un lenguaje de hardware corno

de reduce el esfuerzo de los estudiantes para aprenderse el lenguaje, lo que les permite concentrarse en los conceptos de diseño con un Todos los conceptos de la es-pecificación, y HDL pueden enseñarse utilizando ABEL; así, el estudiante no tiene necesidad de aprenderse la sintaxis y la de un lenguaje complejo como VHDL o

Esquema de de y figuras

En ocasiones es posible que algunos de numeracion de secciones, ecuaciones y figuras, como las remisiones a distraigan al que tiempo de manera improduc-

tiva a la búsqueda y lectura de los números. En este libm un sistema de que se inicia en cada para las ecuaciones como para las figuras.

(Cuando se haga referencia a una ecuación de un capitulo anterior, también se indíca el número capitulo.) De manera similar, las secciones de un capitulo se enumeran de mane consecutiva, sin indicar el capítulo, las secciones secundarias y tercianas no se

ran; se evita la lectura de números de sección tales como que la subsecciún de la sección 3 del capítulo 4. Es la referencia a una de estas

es que se llega a hacer en algún libro; por consiguiente, no se valor algu-no a un esquema de numeraciónde tipo. No se enumeran todas las importantes o a las se hace referencia más tarde. Cuando nos referimos o a una figura, la con ecuación

ejemplos, ejercicios y problemas

Al explicar un se emplean ilustraciones para En una ilustración podría preceder a la explicación del tema como parte del proceso de Las se in-corporan de ese modo en la presentación del material. hay numerados, sepa-rados del y distinguibles, los sr. abordan utilizando los conceptos que acaban de junto con otras ideas recientemente

A lo largo de la exposición y con un formato que distingue del se encuentran los ejercicios que los estudiantes deben resolver en el tiempo en que estudian las

;in em- i li-

1

tnmes- ripción

capí- ltan

pro- :lusión n afec-

es- idtante 1

iguras. iroduc- :ración iguras. iti mane-

mnume- .tifican ciones r algii- do hn ii

pdria sc in- sepa-

3s

Iris rccio-

iinprtantes. cBlculos sitriples apliqueii

parte proy~cro investigaciriri. de para Mp-flop prdrían rextri, I i is

exciiación flip-flops esiudian- [cs.

rcsuLtados (Lil respuestds por ello para les ie

Itls na sólo requiere11 repeticihn » cnrifiguraciones

ejeniplos analizados soliciti los

incluye prahl~tnas. serie prricedimientos el solucióii

mis crimplejos, Algunas estudimtes casus

dos o rnás de anibos prublema abierto nianera los

estiidinnres a los aplicaran.

facilitii ii cursor. cual

sc~luciciries eii el cniijunto piirencias de Éstas

paqiiete corista iicaairities hace rrfrrencia familias digitales ejemplo, 73LSO7),

los maniinl de es- rudiantes ~ r á c t i m disefiu último

paries del otros

pucden de para prActi- digital. sc desea inforriiacion rclativa Iabnratono, visítese si-

ir) web texto (http://www.wilcy.c~mícollege/eleclhalabania293S

desde asi labriratcirici rxprtimentos prScticas laboratorio

~itilizar softwxc Yilinx WebPack, gratuitarnenir Xiliiix ~hrtp:llwww.xilinx.com). mris rno-

estiidiantzs fami l~u~~i idos intcrfm

Quisiéramos varias contribuidu maneras n realización estc Norman dzsca al doctcii- Vijuy Pitchu- mani con Intel) al Dikran coii Iliiiveriiilad

nes El objetivo de estos ejercicios consiste en reforzar los conceptos que se estudian, invitando a los estudiantes a que efectúen algunos y después los resul-tados explicados. Éstos forman de la idea del de Los requerimientos

del excitación un tipo de formularse dentro del por ejemplo: re-

querimientos de para otros tipos de se dejan como ejercicio a los Cuando resulte de utilidad. se ofrecen las respuestas a fin de que los estudiantes confirmen

los de sus esfuerzos. mayoría de las veces. en especial si las son bre-ves y fáciles que los estudiantes den un vistazo dentro del texto, éstas presen-

uso del tan al pie de páginas.) Los ejercicios la de los pasos de un

puede ejemplo analizado, cambiando valores de circuito. Por consiguiente, no hay necesidad de ofrecer antes de a estudiantes que resuelvan iin

ejercicio. a Al final de cada capitulo se una serie de Los problemas de cada van

en desde la simple aplicación de formulada en libro, hasta la de proble-o mas o de gran utilidad. veces un problema requiere que los

apliquen una técnica específica. En otros se les pide que resuelvan un problema utilizan-do enfoques y que comparen el grado dificultad. En casos, practican técni-cas específicas y refuerzan el dominio de ellas. A veces el es de que

como tomen decisiones en torno métodos que lo que

e la Complementos del texto

como Hay dos paquetes de complementos. Uno se los profesores que adoptan el libro en sus el no se encuentra disponible para los estiidiantes. Incluye un manual que contiene

las completas de los problcmas libro. También incluye un de trans-figuras de la obra. se amplían de manera que los profesores. tengan la posi-

bilidad de utilizadas en el salón de clases. El otro de un manual de laboratorio. Aunque en el libro se

a específicas de circuitos (por el interés princi-pal se centra en principios de diseño. El laboratorio persigue involucrar a los

en la del digital, utilizando lo en la tecnología de qiie se dispone mero en la actualidad. En algunas libro, indicamos la forma de incorporar proyectos de di-

seño específicos del manual. Aunque algunos estudiantes quizá aprendan diseño digital con textos, también utilizar este manual laboratorio adquirir experiencia en la ca del diseño Si más al manual del el t del 12).

las SOFTWARE a

Kecomendainos el principio el usa de entradas esquemáticas. como dc simulación tem-poral y funcional en el (incluso con o de simples). Se puede el el cual se obtiene e n el sitio web

Este software apoya la versión reciente de ABEL, de do que al llegar al capítulo 8 los estarán con la de usuario.

. , RECONOCIMIENTOS

que dar nuestro agradecimiento a personas que han de diversas

la de libro. Balahanian agradecer (ahora y doctor Meliksetian (ahora IBM), de la de

r V I I ~

Siracmse. coautores de iniportantes

las ofrecieron comentanos observacioneb creacidn

Wisconsin-Madisoii K~eteli. Northeastem

DeLoach, of Wisconsin-Milwaukee Uiiiversity

Iames C. Harris, Cdifomia Polytechnic Obispo Sotinos Technoliigy Jaoies Aylor, af Ward Getty, Univeruity oi' Arbor Alexandros Eleftheriadis, in the City

Evolutionary Latifi, of Las

Gregory

solucjoncs

Prefacio

En diferentes etapas fueron este libro e hicieron contribucio-nes en la creación del texto.

Algunas de personas que y invaluables cuando se revisó el manuscrito en diferentes etapas de su fueron:

Yu Hen Hu, University of David R. University Juanita University Mehmet Celenk, Ohio

State University, San Luis G. Ziavras, New Jersey Institute of

H. University Virginia D. Michigan, Ann

Columbia University of New York Ike Evans, The University of Iowa y Heuristics Shahram University Nevada. Vegas

B. Lush, University of Texas en EL Paso

Por último, deseamos agradecer a Ko-Chi Kuo,quien elaboró las de los problemas

ibucio-

mdo

digitales analógicos 1 Hardware, firmwarc

sistemu binurio ntms

Conver5 iones de buse

binarir) biauria 9

Divisi611

binarios

Decimal codificado en el sisremu binarin ponderado5

Cridigo Cruy Ccjdrgo de ~ i e t e wgmentus 1 8 C ~ ~ d i ~ i i s rr!funumr'ricu~

Detecrióii Cridigos dr~ drr~cr idn errores 1 Córiigcls ti(: r!c-orn~l~cidii (le errt~res 22 Códigos tic Hrii~iiiiirig 73

75 26

se Contenido

l . Sistemas y 2. software y 3 3. Sistemas numéricos 4

El y sistemas numéricos 5 6

Conversión al sistema decimal 6 Conversión a partir del sistema decimal 7 Del octal o hexadecimal al 8

Aritmética 9 Suma Resta 10 Multiplicación 10

10 Complementos: a dos y a uno 11

Suma de números 13 4. Códigos y conversión de código 15

16 Códigos 16

18

19 5 . y corrección de errores 20

de 2

Resumen y repaso de1 capítulo Problemas

X

pít U IO ÁLGEBRA DE CoNMuTADoREs Y L~GICAS

bouleana de dualidud

Erwernus ,fiinJamentules Álgrbra ronmutacidn

de 38 operuci6nAND

Lu operucibn OR ,!h operucirin NOT

3 . Minitéminos, maxirérminos formu~ canhnicas Generalizucicin dtl Morgriri

4. Funciories conniutaciún Opemr*iories de sobre jufiiricinnes conmutaciba Numrm de téntiiticis formus can6ni~iicas Teorftnu de expan.qirin Shannon 47

prtiductos dc 4'1

5 . Otrüs conmutacióti 49 OR Oprruciones NOK p

h. Crinjutitos lógicas

Formus rilternarii~crs de Ni4ND NllR Compurrtrrs OR erc-litsivas Comentario 55

8. y cotnpuertas

Familirrs ldgiccis 58 Carricr~rísricas entradds,-tlirirr dtj critnpuertas lcigiras 59 Facror carga ytbc-tur d~ c,tiwra

Búfers

y rt~rnrdo de propagaciría 64 10.

Algunus rumt~rrrí~tiror ~ f t ~ CI Economíu de dii.eño Cl de especijica 69

alarnbr~da Compuet?us Irjgicas estlrdo,i írrltci ittipedadancia) rrirnp~ltrfris ({hierro y dr ubirrbo 7íl

y repdw Probleiiias

Contenido

Ca 2. COMPUERTAS 32

1. Álgebra 3 2 Principio 33

34 de 37

2. Operaciones conmutación La 38

39 39

Comentario 39 Expresiones de conmutación 40

y 4 1 la ley de De 43

de 45 conmutación de 46

47en de

Forma de suma de 48 Forma de producto sumas operaciones de exclusiva 50

NAND, XNOR 50 de operaciones universales 5 1

7 . Compuertas 5 2 las compuertas y 53

54

Lógica positiva, negativa combinada 55 9. Algunas cuestiones prácticas relativas a 57

de de de salida de entrada 61

o reforzadores 63 Consumo de potencia 63 Margen de ruido 64

Velocidad Circuitos integrados 66

los 66 68

aplicación 1 1 . Lógica 69

de tres 69 lógicas de colector drenaje

Resumen del capitulo 71 72

l . minitérminos rnmaritkminos minitémi~ius y fortnu de prud~drro~ rnaxitérmitrt)~ foiwuis sumas

Adyucenciu l#gica udyacencia geométrica

míninias cniirnutaciiin Expresiuries irrcdircibles Implicciiiir~

minima~ suma productos mírtirnas dr sumw

Implenlentucioaes niib~les 92 Irnplementaci6n Irnplementacidn Iiiiplementaci6n

Implementación exprehiones

Caracterfstir-a~ d p citrriiros tempurizacicin

6. inconipletamente irrelpvantes 1

Comparadores Comparadot.es Generalizcichi6n

104 Cnmparadores números

8. Determinación ptitno: rlt. hos k udyacente.~

10$ Selección unu tlxpresiijn

complclamente Maiiejv de vaidres 1

9. t cupítulo 1

Listas de y 76 Listas de de suma 77 Listas de y de producto de 78

2. Mapas lógicos 79 y 79

Cubos de orden k 84 3. Realizaciones de funciones de 87

y mínimas 87 primos 88

Expresiones de de 89 Expresiones producto de 9 1

de dos AND-OR 92 NAND 93 OR-AND 94

4. de lógicas 94 Análisis 97

de compuerta 97 5. Diagramas de 98

Funciones especificadas 100 Valores 00

7. 102 de 2 bits 102

104 Cnmparadores de 4 bits

de pares de bits 105 Comparadores de números impares de bits 105

del implicante método tabular 105 Representaciones cu 106 Clasificación por índice 107

Funciones incompletamente especificadas de mínima 109

Fuiiciones especificada% 109 irrelevantes 12

Circuitos de salida múltiple 12 Resumen y repaso del 13 Problemas 114

r 1 . binarios

Sumodor

Surnadnr Rrstudor

2. Multiplexores Multiplexure.7 como circuiros propdsito genera/

Decodificadores Drsmultiplexore.~ Decodificdor n 2" Decodijicador &bol 1 DecodiJ~~udures corno circuito.^ propdsiro getiernl: cnnver.~irirt

de (ROM) 5. 16gicus programables LSI t 4h

Idgico pr-ogmiiialjo (PLA) a r ~ g l o pmgrniiiodo ( PALI

CoMPoNENTEsDEclRculTos SECUENCIALES

l . bhaiciis flip-flops

temporizacllírt rekoj

muesrro-esc¿avn

rnaesmn-esclavo Parametros iictivaciiin

F¿ip-flt~p.i retrirdo ( D) 1 7 1 Flip-flop D activado

F l i ~ ~ - f l c ~ p 1 74 Requerimirtitt~s e.rcitri<-ión flip-jlop

Registni de ror r imie~ i to t.nrga Repi,~rm tft1 ~'t)rr imieti[o I I ~ ~>orgu piirulelo Conver.rión prirnlelo serir Rc~is tms universnIes

Resumen y Problrmaa

XII Contenido

Sumadores 125 completo 126

Sumador de acarreo propagado 128 de acarreo anticipado 128 hinario 132

Sumador y restador de complemento a dos 132 Sumador y restador de complemento a uno 133

134 lógicos de 136

3. y codificadores 139 139

de a líneas 139 de 14

lógicos de de código 142 4. Memoria sólo lectura 143

Otros dispositivos Arreglo 146 Lógica de 148

Resumen y repaso del capítulo 150 Problemas 151

Capítulo 5. Definiciones y conceptos 159

2. Cerrojos y 1 62 Cerrojos SR 163 Problemas de y cerrojos SR ron 166 Cerrojo JK 168 Cerrojo 168

Un diseño posible 169 Un diseño alternativo 170

de por pulso 171 de

por flanco 172 T

de del 175 3. Registros 176

en serie 176 en 177

178 180

repaso del capítulo 18 1 182

159

1 . Conceptcis básicos 187 Diagramu de estados 1 89 Tcibla de estados 19 1

Construcción de una tabla de estados a partir de un diagrama de estados 192 2. Asignaciones de estado 194

Análisis 196 Reglas prdctit-as pura asignar esrados 198

3. Procedimiento de diseño general 201 Máquina de Mraly 201 Máquina de Moore 206

4. Equivalencia de estados y minimizxidn de máquina 207 Distinguibilidudy equivalencia 208 Minimimcicin de mdquina 209

5 . M6quinas cori rangos de memoria finita 2 1 1 Máquinas con memoria de entrada f inita 2 1 1 Máquinas con memoria de sali&$nita 21 3 Máquinas de memoria finita 2 14

6. Contadores sincronos 7 1 5 Contadores de modo simp /e 2 15

Contadores de distancia unitaria 216 Contadores de anillo 2 17

Estados indeterminados 2 1 8 Cotircrdores multimodo 2 19

Contador ascendente-descendente de módulo 6 22 1 7. Máquinas de estado nlgorítmicas 22 1

Principios básico.^ 22 1 8. Entradas asincronas 226

Cotnunicacidn asíncroiw f p r o t o ~ ~ i b de "apretón de munt>,s") 226 Resumen y repaso del capítulo 278 Problenias 229

Representacicin implementacion 121

halida, ii ser dciectrir ~btenga

S

binarios alao b,b, eiitrndas uii sircuiio Icigico bin'ario C = rl,c,c,c,, que a cl pniductu

16gicos de cuatm (Podría aunquc csro ncccsano.)

encuentre expresicines s cndn r , . realizaci6n circuitu ilota coiiipie~idad

inuesira

und liihla

implicantes ehenciales mi driminari m, es m,,

Demuestre ci implicante cxpresiiin s Csie neczsanamcnte la dominm-

Eii dorninüntz.

Crimpleie lii detemiinación miriitiia de S de

Figura

se C, nirmeros Xk .r1x2 xk Yk y,?.: vh, con las mancra

disetiar + 1) comparadores un;- 16yica L wnici sc G,,,

stihre G, ccin k 1 . )

ldgicas G,,, S,,, (Sugrrrticid: ciitisidere positiles G, Gkil Sk+l.)

h. zsrin Ins CIs implementan 1. coiiio

dc tiuiiicros de Muzstrc diagratna C,

e de tunciones lógicas

45. a. Un circuito combinatorio de cuatro entradas, una va un de números primos BCD.Siguiendo los procedimientos en el ejercicio 18 del texto. uii circuito mínimo de

de p. b. Obtenga también un circuito minimo p de s.

46. Dos números de 2 bits A = y B = constituyen las a de cua-tro entradas. La salida es un número de 4 bits va ser dc A y B.

a. Construya mapas para cada salida en términos las variables de entrada. ayudar construir primero una tabla de verdad, no es

b. A partir de los mapas, mínimas de p para c. Construya una de de cada salida; elabore una acerca de la

del circuito.

47. La tabla de implicantes primos para una función incompletamente especificada se en la figu-ra P47.

a. Determine los implicantes primos esenciales, si los hay; construya después reducida si es necesario.

b. Si algunos renglones son dominados por otros, especifíquelos y eliminelos. Determine luego los primos secundarios, si los hay.

c. Se dice que una columna a otra columna si ni, dominada por todos los impli-cantes primos que cubre y posiblemente también por otros implicantes primos. Por ejemplo, la columna 24 domina a la columna 17. que. un primo en la mínima de de p cubre la columna dominada, cubrirá columna te. consecuencia. es posible eliminar la columna

d. Utilice el resultado dc la parte c para determinar una tabla reducida adicionalmente. e. de una expresión p

P47

48. Un comprador de k bits representa mediante en la figura P48. Compare dos de k bits = .. . y = . . . salidas G, y S, de la siguiente:

Se va a un comparador de (k bits utilizando un CI de de k bits y otra dad muestra cn la figura. (Estoes, y S,,, cumplen las condiciones precedentes

y S, reemplazada por k + a. Encuentre expresiones para las salidas y en términos de todas las entradas a L.

los valores de y S, y los valores resultantes dc y Supotiga que disponibles que L, así como las constantes O y De-muestre que las entradas a un CI L tendrían que ser de modo tal que servirían un compara-dor 1 bit.

c. un de bloques que implemente (un comparador de 3 bits) utilizando única-mente paquetes L.

Y,+ ""4-r- 1 Ik+' Y48

coniiiutación cuatro liiieas que lo esiás binario. I I n BCD rccihi-

da 0,2, 8; un circuiio mínimo nivclcs. P50 impleinentado La.; sali-

x(A, DI x,,,,, quc cl riuriicrti riiihirnti salidü\ f ,

y z correspondientes ü x,,,, 111s viiliireh Cin c~pzcific.xr .;izrnpre que

51. las idida< cir~uilri lógico crimhinaliiriii

todns 13s funcione^ inlcmerliür x po~ihle\. xmin nurrierti

iiiiiiitéi-milios. nilipas 16plr0h civ-respcindienies z,

rnliximn minittrminiis.

51. La Lrmvn Logii: Corporaiiun múltiplcs compuerta Pll. coii ciialro R, 13- salida ctimci PU. cu~iiyuertn iiiiyleiiieiita funcicin.

iiigeiiieros Lernon implementación diseiíe implementa

~xclusivamcntc trci cornpucrtas crirnpuertli OR. i a n t ciitno compleinento disponen criinri entrad~s

Llrvc cabo proyecto funcirin dc. tres vxiahlrs: J .r z.

122

Figura

49. Un circuito de va a tener de entrada. Se sabe que reciben líneas serán palabras decimales codificadas en La salida ser6 siempre que palabra

corresponda a 3, 5 u en otro caso la salida es O. Diseñe de dos 50. El diagrama de la figura representa uti circuito lógico de inancra parcial.

das son:

a. Construya un mapa lógico de la función B, C, = va a tcncr de minitérminos mientras siga pcrrniticndo las f , y dadas.

b. Construya mapas de y dejando sea posible.

Figura P50

Suponga que en el de la figura P50 van a ser:

a. De encuentre una que tenga e1 menor de

b, Muesire los para y y suponiendo que cada uno tiene el núme-ro de

ha disetiado un CI con copias dc un circuito, denominado variables de entrada -A, C, y una marcada Esta

la

Los de diseño en están investigando la posible de funciones de conmuiacion, utilizando lógica PU-OR.Para ayudarles, un circuito que la siguien-te función, utilizando PU y una (Suponga que la variable su re para PU.)

53. a uti de investigación para descubrir algunas propiedades de la OR ex-clusiva = @ ). @

Principios de diseño lógico digital

mpre quc

norninado i PU.

iciones siguien-

booleana para f tirminos 2 .

.4 p;inir tsta, und lista 10s rtrminus minittrminos núrnero.; binarios. iiii rxameri

esros níimems, generalc': accrcñ de r rD ,y t3 :.

prrihlema OR suclusiva variable<, @ A @J y @ :. 55. exte prohlciiia direfiar circuito quc sumad~r scricillo

guti pdra nuriizros hinanoi dc De\criba "algún ejemylifique con los núrnerri\ 1 1 Lir! ola,, b,b,,. eritraddc de di)\ dígitos es- I;r\ p:ilabrah binarias digiroh. crin cuairu liiitas

palzbra pg$,p, , cn Iíiiea~ rrprrienta

Escriba rlxpresicinel; uno digitos p,. real1'1lición dígiro.

pur riias

circuito conhtruyc compiizrrah de siguienle. compuertii lie- x , .r,. La< rntrddüs externa x, Ili

primera Recuerdc Ids

ii1i.i l .

rcsultqnte relacione.; clr treq necesnriar par4 h3\\dü 1 Circuiio cuanli cumpucna entradas

conehpcindistitr iarnhikn en tntradtic prriducir l .

inisriw lugar :i 1:i misinñ reIaci6n salida l. conoce carlen~ ripo murguri-

rcl (rlrr¿.\y rhaiti], sirve detector u

Alguiias vccrs dependiente\ con jun io dc ~ai-iab1c.r e n i r d a . us6 capíiulii implementar cada las lunciones snlida independientemcnte etiihargo,

pritnos comuneh mis funciiine\ diz casos compuena las ~rnyectorias hasia diis o más las

resulvar implicdntes la5 iricluso &tos implicantes primo.<. c i r n ~ r

coti rl cnmpuertüs inferior. scln halidas

casti. ~cinsiderc implementarinne< dikrentes:

p d ~ i c t o s minimas impleiiientan funcihn. implemcn~acion~s p d u c t o s cornpuertíis c.orriunes las tu11 -

~iuncs , ellai.

compuertas. CIs SS1 para implcmentar iii-

TO, 8,9, f, Tth, f, I(8, 12, 15) f , Z(O, R,10, 15) .f2 Z(0, 5. 7) ,fi Z(1, 1 .;, f I = Z ( l , 3 , 4 . 5 , 7 . 9 , 13,!8,19,20,21,2h.27) f, 2(4, 13. 29) 5, Z46. 7.9, 12, 15. 18. 20. 11,

máximo

Esta

de l a que tanto

a. Encuentre una expresión cti de x, y y b. de escriba f como de iniiiitérininos. c. Escriba en la lista de conio A partir de

de extraiga dos conclusiones los minitérminos dc

=54. Repita el 53 para la de cuatro El objetivo de es un utilice un completo más al-

otro elemento sumar dos n bits, un bit a la vez lo que sería ece otro elemento", y 101 y 0 10

56. niultiplicador tiene dos pares de líneas de entrada. y Las en líneas representan de dos El multiplicador cuenta de sa-

lida; la que aparece estas el producto de esos números.

U. lógicas para cada de los de producto b. Obtenga una para cada c. En la nicdida posible, utilice compuertas comunes compartidas de una salida.

57. Un se con dos XOR la manera La primera ne dos entradas externas, y a la segunda XOR ron la entrada y salida dc la XOR. la relación de entradas necesarias para que una compuerta SOR pro-duzca salida

a. Dibuje e! circuito y especifique las las entradas pro-ducir una

b. Amplíe el agregando unn XOR, una de cuyas es externa y la otra es la a la salida del circuito previo. Especifique este caso la re-lación entre las ncccsarias para una salida

Las XOR adicionales pueden sumarse de la manera, dando entre las entradas necesarias para producir una Esta estructura se como

v como un de paridad impar. Verifique esto para los caso:: en y h.

58. un circuito tendrá varias salidas, todas del mistnu de El procedimiento que se cn este puede aplicarse para una de de de las otras. Sin a veces es posible utilizar implicantes que son entre dos o de las salida. En esos la mis-ma se usa en desde las entradas de salidas. En realidad, podría rentable elegir que son comunes entre vanas de salidas si tio son El compromiso aquí es aceptar entradas adicionales a compuertas

beneficio de un número total de Los siguientes conjuntos de funciones que dependen de los mismns conjuntos de en-

tradas. Eii cada dos

Las sumas dc de manera independiente cada Las de suma de que utilizan entre tres

o entre pares de

Compare los números de entradas y necesarios de manera dependirtite cada una de las funciones.

a. j,= 1, 14, 15) = 7, 12, 13. 14, 15) = Y, 13. 14.

b. = 1.4. = 1, h. = 6, 9. 14)

c. = 5.6. 9, 12, 14, 20.21. 22, 23. I R . = 11, 13, 14, 19. 22, 23)

disetiu Iúgicu digital

J ,=Cí0 .4 .5 . 11. 111+W(6, 10) j , Lí4, 12) -t M(O, I4) 1, = X(4, 10, l ? + 14) 546. 7 < 3) /, =E(\. 20. 71, 30) U(3.4, 13, f2 =E(?, 7. 14, 21. 15. 28. +M(], 23,27, 24) f, I(6. 8, 17. 12. 16. 30) M(4, 28)

124 Principios de

d. = S. 10.

+ e. 5 , 7.4. 29. + 21, 25, 28)

6, 30,311 12, = 14. 24, + 10, 17, IR,

Diseño lógico binatorio

Iógi- cos hlgebra conmutucidn

compuerias Iüs

conmuiacirín rnosttlii efectiiar circujtns utiliza11

compuertas esas cunipljr

pitulri diseño dr circiiitus inás coniplejos. los que deleminado drpendrn Ins

16gicos cornhiiiarr~rios. prucediinicntos ilustrarin importantes ahora son iiniversales

métridri 16- cornbinaiorio despiiés uno

circuiro especíticas robre cierta* deficiencia$. meniido

citros. Iiis importdntes se costci hardware,

viririas cipecficionrs diilrre~ites crima diseniir los circiiitou

mfis que llcv6 Útil desenipeño in-

utilixando thgicas crirnpuertus que Schottky

Irigico,

incrementda ce n

Cvrnv explic6 capílulo 1 , resta de dos núnicros significad^ sunia. ya Id ce efectuando operaci6n rerultadri (Cu61 de las iiperaiiii-

cfcctúa cvmputudom, y~ rl subirarridri r i iiimaiidri >u ~ni i i~~lc~i ict i in capítulo 1 .)

com

En los capítulos anteriores se establecieron los fundamentos para el diseño de los circuitos digitales. Los elementns del booleana (álgebra de de dos elementos) y

la forma de representar con ella las operaciones de manera esquemática mediante (dispositivos primitivos) se analizaron en el capítulo 2. Cómomanipular y representar expre-siones de de diferentes maneras constituyó el tema del capitulo 3, el cual diversas formas de dichas representaciones en una diversidad de que

primitivas. Con todas herramientas disponibles para con el objetivo presente, en este ca-

nos interesa el lógicos Los circuitos en todas las salidas en un tiempo sólo de entradas en ese tiempo reciben el nombre de circuitos Los de diseño se con cla-ses de circuitos que en los sistemas digitales.

El aplicado consiste en examinar las tareas que pretende que efectúe un circuito gico y en identificar o más circuitos que puedan ejecutar la tarea. Es probable que un tenga algunas ventajas otros, aunque también puede incluir A es factible mejorar un factor, pero sólo a expensas de

Entre factores encuentra la velocidad de operación, la complejidad o el del la disipación de potencia y la disponibilidad de las unidades prefabricadas.

Consideraremos que resultan útiles en distintos contextos y mos-traremos apropiados para efectuar estas operaciones.

1 SUMADORES BINARIOS

Una de las operaciones importantes a cabo una computadora digital es la suma de dos números binarios'. Una medida del es la velocidad. Desde luego, ésta se crementa familias de la favorecen a costa de otras medidas, como el consumo de potencia (utilizando la familia avanzada, por ejemplo, en vez de la Schottky de baja potencia). Sin embargo, para el diseñador la pregunta importante con-siste en como diseñar un sumador para incrementar la velocidad, prescindiendo del tipo de com-puerta utilizada. Es factible que esa velocidad alcance expensas de una mayor

se e n e l la se incluye en el de la que recta

realiza primero alguna en el sustraendo y sumando después el nes se primero depende del tipo d e sea invirtiendo a dos, como se indica en el

Principiri~ lógico digital

Figura binariv nl

de palabras de

ES, vanos coniplejidad Ins crim-

pmmisos 1 o se

abirria miiltjples binarios. niimero n realmente n LU

dc ( i i bits. tal maiiera, + I medir) mitodos

con n I urio dependerfa de utiri salida 224 n

podrla estar de metodo

Sumador

núriieros n bits. caracceristicas

suniar, cori de sigiijficativos. ~iroduci- i icmea significat~vo.

éste canucc suwdr;rr si: diagríima esquem8tico. x, ocarreo en t rdu Ci. saldas

Si (dcurreo salidn Ci,,. para c l compleio las salidas ce iliistran 7.

mínimas producius salidas

Si xi'yiCir .t l-,yl'C;' xityilr, .T,?+~C~ C,, xi4'i .ric1 + yici

.rp, Ci (xl

esio.) minitérmiiio eIi ccinstiluye implicante pri- niu. compuerias

enuadas OR 4 acarreo requeritg compuertas tiene 5,

implementación niveles tendrh 2t,. rninitkrmino pn7 cubrz tres

plicantes i i i , cubre mediante iniplicante x,y,, cubrirlo y m6.

minitkminos impli- prirnijs expresihn resultarite C,,,

126 de diseño

1. Suma Sumador general, h) Sumador completo dos un bit.

complejidad del circuito. Esta habría diseños, cada uno caracterizado por cierta velo-cidad y cierta de circuito. Es necesario efectuar una valoración en cuanto a

aceptables entre ellas. En la figura muestra un diagrama simbólico que representa un sumador binario. Cada

flecha representa variables; en este caso las entradas son dos números Si cada tiene digitos, entonces cada línea indicada representa líneas. su-ma dos números de n bits es un número de + 1) De S (suma) representa r~

líneas de salida. Si el circuito se diseñara por de los del capitulo 3 , requeri-ría un circuito + funciones de salida cada 2n variables. La tabla de ver-dad para cada de los cuales de la\ funciones de tendría renglones. Puesto que

fácilmente en la gama 20-40, es obvio que se necesita un diferente.

completo

Otro método para sumar dos de bits consiste en utilizar circuitos separados para ca-da par correspondiente de U n circuito de estas aceptaría loa 2 bits que se van a junto el acarrea resultante de la suma los bits menos Se rían como salidas un hit de la suma y un hit del de salida del bit más Un circuito como se como completo. En la figura lb presenta un

Los 2 bits por sumar son e y,, y el de es Las son la suma y el de La tabla de verdad sumador y los mapas lógicos para dos en la figura

Las expresiones de suma de para las dos obtenidas de los ma-pas son:

= + + = + = + + y,)

(Asegúrese de verificar Cada el mapa de S, un En consecuencia, una expresión de suma de productos requerir6 cuatro AND de

3 y una compuerta de entradas. El tres AND y una compuerta OR. Si suponemos que cada compuerta el mismo retardo de propagación en-tonces una de dos un retardo de propagación de

En el mapa del acarreo, el se por medio de cada uno de los im-

primos. Esto es excesivo; puesto que se el primo no hay necesidad de otra vez utilizándolo para formar implicantes primos con m, Si existe algún beneficio al respecto, podríamos utilizar los Últimos dos como cantes sin formar implicantes con m,. La para se vuelve

Irigico coiiiliinatorio 127

c i . y i y , s i c i + , X ,T

o 0 0 O O 1 O

1 1 O O 1Ci

10 6) c)

Figura y ldgicos suinador comptzto. I b) c) L;,,. ; com-

(roiifirrne este una expresiiin Si 1 n. forma narios. prdiictas. Resultm'a uiia forma implementacióri m á s Ln su- jenta n Confrii-me, parU queri- irce

si xi y, e, ri

las piird Si C,,,. XOR, posible implementacidn sumador coiiipleto 3u.

XOR OR adicioriiil. figura el circuito srmisiinaa- drir. bjts dcarreo lidiis I ) bit5 2j

~ d u c i - Supuniendo compuerla tcnga tivo. 2tp, el sumsdor tiene pro- .iagramd JI,,, tdnto acarreci 1s

IS mapas

: \OS ma-

pri- AND de

I$ im- x ~ ; ,

t, p b) r l mo inipli-

:Ive cumplcto iiiiplerrirriiado ctin medios. a ) Suiiiador complcto. b) Sernisuniador. c) Diagrarnd esqustiiátíco serriisum~dor.

( 2 )

Diseño

1O

1 1 0 1 1 1 1 1

2. Tabla de verdad mapas del a)Tabla de verdad; mapa S,:. mapa

resultado.) Ya tenemos para en pero está en canónica de suma de útil buscar alternativa para una útil.

Ejercicio l. con álgebra de conmutación. confirme que La expresión la suma en la puede convert en

= @ @

Empleando expresiones y que contienen operaciones confirme que s i es obtener la del que se muestra en la figura Advier-

ta que el circuito consta de dos combinacionrs y AND, y una compuerta La 3b muestra dentro de cada caja punteada. que recibe el nombre de

Sus únicas entradas son Iris 2 que se van a sumar.sin un de entrada. Las dos sa-son: la suma de los 2 y el acarreo de salida.

que una XOR (realizada mediante un circuito de dos niveles) un retardo de propagación de completo en la figura 3a un retardo de pagacidn de para la suma como para el (verifique estas afirttiaciones).

velo-

. Cada

de ver-que

te.

para ca-e se van

Un

son la

( la )

:ante ;

tres no no

m,. Si

Figura 3. Sumador sumadores del

128 de distiiiu 16gico digital

secci6n núniercr~ binarios n se acarreo

más consíguientr, reílucir rctardo experi- nientado crimpleto

otras reatizaciorres runilzdor conipIecu. alguno? dc pro- prnpoiien realizacioiies crimpletu en

propagacidn acarreo es 25 cn lugar 45. zqcliií suindor coinpleto. rupandrernos retartiu prop~gación acarreo It,,.

Sumador

binanos rnultidígito formula manen. niimeros trinarius n todos dígitcrs en se

ciibo cornpletv sutnar cada iiúinero. compleim conecbn eii manera acmw

d números c l c : propaga binaria. en primera

acarrem dti~shordadoJ de + 1) bits. el acarreo de su~iiador conipIetci tieiie u11 propagacien de 2sp,

númems n. 2ni, lodos pares números n bits retra5o. ejemplo siguientes

prirriera ceru, efectuar ningún conswuencia. acarreo pmpagada

zi lu h caderia acnrrco. tnanejar caw debe

nue,vo para surna arites que el rctnrdo repres~ntadn por velocidad tanto, propapa- acarreu.

Siirnador acarreo

de númcros binLuios n dígiios, no( pasnió idla soIii cir.cui- to cornbinatorio coiisideramns niás siriiplr, sumiidor menor

del can este mktodo velcwidad. Puesto €sta limita retado la fiincihn acarreo. parte p d r i a pudieramoi -justo acarreo- mis entridas, tatitas

crimo ?TI. Siipnnpa que varia^ suniador completo tratar] una eiitradas son acarreo así iiidos

Surriiiciui acarrc~i bits.

Principios

En la siguiente observaremos que la velocidad total en la suma de dos de bits depende principalmente de la velocidad con la que propaga el desde

el bit menos significativo hasta el significativo. Por el por el acarreo de un sumador es una mejora importante. Esto es un incentivo

en la búsqueda de del En los casos en el hlema 1 al final del capítulo, se adicionales del sumador las que el retardo de para el de De e n adelante. paru un

que el de del corresponde a

de acarreo propagado

El problema de sumar dos números se de la siguiente Se dispone de dos de bits, con las paralelo. La suma lleva a

realizando un sumador para cada par correspondientede dígitos, uno a par-tir de Los sumadores se tándem de que el de salida de una etapa viene a ser el acarreo de entrada de la siguiente. como se ilustra en la fi-gura 4 puro caso de cuatro dígitos. Así, el acarreo se a lo largo de cada etapa. En la suma el acarreo l a etapa (menos significativa) es O. El acarreo final (el se convierte en el bit mas significativo de la suma (n

Puesto que cada retardo de el re-tardo total al efectuar la suma de dos de biis es No los de das de experimentarán este gran Considere como lvs dos números;

Suponiendo que el acarreo de entrada a la etapa sea al la suma no se ge-nera acarreo en ninguna etapa. En no habrá y, por ello, ningún retardo de propagación largo de de

Sin embargo, para el general, anticiparse el peor caso; ningún número debe presentarse la total el peor caso. La

máxinia de suma, por está limitada por el peor caso del retardo de la ción del

de anticipado

A l considerar la suma dos de Ia de un de todas esas entradas. Por ello el uso propagada de un circuito

un completo, con el número posible de entradas.Sin embargo, lo que se gana en simplicidad circuito se pierde en que a La

el en de de la velocidad perdida volverse a ganar si diseñar un circuito para el con de 2 pero no

etapas del se como unidad. Las a la unidad el de entrada a la unidad, como los dígitos de entrada a los

Figura 4. de propagado de 4

emh bi-

experi- icentivo i pro-

: 2tp.

nera. : lleva io par-

fi-

- bits. re-

numeros meros:

lo ge- por ello,

propaga-

circui- I

;o,

i

.as entra-

16gico

5.

sumadores quizh podria través niimero

conata sumado- digitos van

Ci, simulthea. obtener expresian CitZ, expresilin acarreo suniador

aclararhn ü dcis tkmiinos expresi6n en 3 .r c y acuzr-

Gi ararreri ~iroptqriiio para i-tsinia

Al

pencrurá e1 Gi Ai Bi lino 1.

embargo. serii (confirme esto). C,, Ci. que a c m r o prr)pagarrí

p m

iiiterpretar

la G,,, 1 . In primera etapa G, = 1, Pi+l 1 .

licmeci C, travks Pi Pi+, 1.

Evidcntemente, se volvzri

expresi6n C,,,. despuis Las este L .

se

o desde

el o en las para un a

Se a

a acarreo en la de cada acarreo 1)

!$, el

se

número caso. La

lo circuito

lo que a ésta la ganar si

no tantas

todos los

Diseño combinatorio 129

Figura Diagrama esquemático del circuito de acarreo anticipado.

completos en dicha unidad. Entonces el acarreo de salida obtenerse más rápido que el acarreo propagado a del mismo de sumadores completos.

Estos conceptos se ilustran en la figura 5 con una unidad que apenas de dos res completos y un circuito de acarreo anticipado. Los cuatro que se a sumar. asi co-mo el acarreo de entrada se presentan en forma Es posible lina para el acarreo de salida, de la unidad utilizando la para el del completo en 2).

Por razones que se mhs adelante, vamos a asignar nombres los en la de acarreo en 2),cambiando los nombres de las variables A y de de do con la figura 5. Definimos el acarreo generado y el P, el sumador completo de la manera siguiente:

insertar éstos en la expresión para el acarreo de salida en 2), obtenemos

Un acarreo se en i-ésimo sumador completo (esto es, = 1) si y son ambos iguales a l . Pero si sólo de ello': es no se generará un acarreo de salida. En ese caso, sin

P, 1 En consecuencia, el acarreo de salida será = Deci-mos el se hacia adelante.

La expresión el acarreo de salida en 5) puede actualizarse cambiando el índice i a i + 1:

Es posible la última expresiónde la siguiente forma. Un acarreo aparecerá en la sali-da de la unidad de acuerdo con tres circunstancias:

En ultima etapa se genera: = En se genera, y se propaga hacia adelante: = El de entrada se propaga a de ambas etapas: = =

este resultado puede extenderse a cualquier número de etapas, aunque el circui-to progresivamente más complicado.

Ejercicio 2. Extienda el resultado previo una etapa más y escriba la para Escri-ba formas en las cuales acarreo de salida puede ser Confirme su resultado uti-lizando el resultado general que da a continuación.

diheñri lógico digital r d etapas, la expresirin transforma

G,+,+, = G , , , + P,+,G,+,-, Pi+,Piii-l~i+j-2 -.. +~P#,P,,, ... Pi)C, (71

rhomplicada, fscil de siilida C1+,+, cudqiiieni dc lus aditivos ii acarreo la

seri para gencra últiinü etapa (r-~sirna) tl.iivts cl nc~meo

se etapa.+ Ia Cuarito rnayor cniiipleto unidad,

seri la vtlocidad del aiiiicipadri. Icis una ~inidad

palahras dr 4 ccapa consir le~st: circ.uitu suma circiiiio sepürarl» (0.

dr tierie conio acarrco palabras red de crapa los

basta s61o preccdznte. 1ü unidad priniera etüpa rritradas acarreo etapa

Ai. B1, B:+ ,, Bi+?. Ci.

Dii iuje iina utiiciüd dc utiliziindo suma la primera

cori 1

iinn realizaci~iri acarreo ultima uiia Sal\;n L;., la uiiid~d,

ciimpuertas acarreos yrripag;ldos Id

acarreos generados seiiiisuinador

iin diagrama semibloques siiniador etapas. (Ncite Ilevaii I;i en

subcircuitos estin Pl+, com-

acdmo dr

7.Semi~uriudor acarreos G, A,'Li,

y

130 Principios de

Extendiendo diseño a j en 6) se en

+ +

Esta expresión se ve pero es interpretar. Puesto qiie el acarreo de = 1 si términos la derecha es 1 , el de salida de uni-

dad 1 diversas posibilidades. Se ya sea en la de la unidad o en la etapa anterior, y se propaga a de las etapas sucesivas, o de entrada de la unidad propaga por todas las hacia salida.

sea el númern de etapas de sumador incluidas en una tan-to mayor mejora en la -aunque también mi s grande la complejidad cir-cuito de acarreo Existe un compromiso obvio entre dos. Considere de cuatro etapas, la cual va a sumar dos bits A y B. Tal puede co-mo si tuviera u n de (S) y un de acarreo El circuito de suma

cada etapa entradas el de la etapa anterior y los bits correspondientes de las A y R. Todas las entradas a la acarreo de cada son todos bits de las palabras A y B esa etapa y el acarreo no de la etapa sino de entrada a la

completa. Así, si la es la i, las al circuito de dc la i + 2 son: A,,,, y

Ejercicio 3. u n diagrama esquemático para tres etapas rectán-gulos para representar los circuitos de y acarreo de cada etapa (suponga que eta-pa es designada en vez de la i general).

La figura 6 muestra de circuito de la red de de la etapa en unidad de cuatro etapas. por el acarreo de entrada de las otras entradas a las

AND son acarreos generados y desde las diversas etapas de unidad. Estos y propagados los producen los circuitos de de la figura 7.

La figura S ilustra de del de acarreo anticipado de cua-tro que se supone que l a s ierminales que misma etiqueta diferentes

conectadas.) Puesto que cada acarreo propagado es la salida de una

Figura 6.Circuitn de anticipado cuatro etapas.

Figura para=

generado propagado.

biilidn je Iii

d a

idlid. d dcl inidad ; r m e

suma lientes iiis

~trada la i

io eta-

blnatorio

Diagrama esquemitico anticipadi) hiis.

el propagaci6n acarreo tiene alp. tirtüdos Gi+j y

Pi+? qiiedan dispimililes 2t,, despuis para siimu. 'umu lu taiito, ridemfis dr la propagaci6n

21,.

uii suniiid(ir unidade5 3 bits dos palabra\ 4k bits. diiigrnirin

13 f ip~rn 8 yiie cadri lino. y primera ieminr términos retardi) O traves ejerciciri.~

biis, el retardo travts dcir 20$. acarreo propagada

X 21, 641,. snbre

hardware adicionai.

S. coinpuertas implementación, Iii porcenta,je acarreo

acarreo 4

que aquí monolíticos. ejztnplo. dc acarreo propagado,

1. 4 hits. como CI MSI.

"a retardus triii.6~ de a! e1 circuito unicid (2: cads unol. b) Ú l t i n u i unidad (21,) puesio que C<ie rfppr~ide tcner I U Uliimü uiidad y c! t l rerardo adicional iil ubie-

Reiwdo ioirl = (1. 1 l)Zr,, = 4)$.

de uni-

la unidad de la

tan-cir-de co-

i de de

de las a la

etapa

rectán-meta

pa en una adas a las

Diseño lógico com 131

Figura 8. del sumador de acarreo de 4

puerta XOR, retardo total de la del circuito de que el diseño de la figura 7 corresponde a Sin embargo, todos los acarreos ge y propagados,

de todas las unidades dentro de de que las dos palabras se presentan primero la indica la figura 6. Por en todas las unidades de acarreo anticipado primera. el retardo de de la red de acarreo es únicamente

Ejercicio 4. Suponga que de acarreo anticipado va a tener k de para efectuar la suma de de De la explicación anterior, a partir del de

implementa de la consideración de la y Última unidades, de-el retardo de propagación de este sumador en [,,de el de propagacion

lo de cua- de una compuerta. (No consulte la respuesta hasta que realice el diferentes Respuesta2

Si un sumador tiene ocho unidades de 4 de propagación a de un suma-de acarreo anticipado será El sumador de correspondiente tendrá un

retardo de propagación igual a 4 8 X = Dc esta manera, el surnador de acarreo anti-cipado tendrá una ventaja de 320% en velocidad el de acarreo propagado. Sin embargo, no todo es ganancia fácil: la ventaja de veloc idad se ha pagado a costa de

Ejercicio A partir del conteo del número de en cada estime desventaja de hardware en del sumador de anticipado en comparación con el sumador d e propagado. Compare la desventaja con la ventaja de velocidad de 320 por ciento.

Los circuitos se describen se obtienen en CI Un sumador completa sencillo, por se dispone como una unidad. Un sumador como se ilustra en la figura y uno de acarreo anticipado para palabras d e se indica en la Figura 8, se consiguen como

suma de los a de acarreo de cada e l circuito de suma de la de el acarreo de ner el acarreo de la primera unidad + + (2k +

Sumad~ir 1 bits.

C1 sumndar b i t h ipiial qtie sumadiir de aniicipado

hits. ilustra CI acarreo cuatro

\es acarreo salicla sunia. salida miis si palabras ts.

y parte

binario

I binarios complenien- ciimdo w iina

el especial necesita núinero tal

secci6n para circuiteria

binaria mismti~ siimadores el sustraeiido.

Sumador restador

y ~ e de niirtieros binaricis complemei~to ü

iin final, ésic

desbordamierilu qiie ciiando rango.> I aritmé-

detectarre diferentes acarreo posición mhs Así, desbordamieniri

comylemcnto diferente surnndnr

i.Que ocurre crin la twendo Por salida

SU sumadur. Lln circuir0 caractefisticah ;por sisrema

tiardware püne destinado estos er ~ p o i

elegii.se

intervalo binanos iienen hinarios fnma complementv dris cs < m < 2"'-

Figura 9. de alta velocidad, palabras de 4

Externamente, un consistente en un de acarreo propagado de palabras de 4 se vería que un paquete consta de un acarreo de palabras de 4

El diagrama de bloques de la figura 9 un de este tipo. Hay nueve entradas: el de entrada y entradas por palabra. Son cinco salidas: el de y los 4 bits de la (El acarreo de se

vuelve el bit significativo de la suma el circuito sc usa justo para suinar de 4 bi tio como de un sumador de palabras más largas.)

Restador

En el capitulo se estudiaron dos representaciones de números con signo: to a uno y complemento a dos. Recuerde que los números representan en de las formas de complemento. único tratamiento que se en la suma de un núrnero negativo con otro positivo o negativo se encuentra en el acarreo de salida final. De manera, los sumadores que se estudiaron en la anterior resultan adecuados la suma de números representados en una de estas formas si se usa alguna adicional para pro-cesar el acarreo de salida final. Adetiiás. la resta puede efectuarse utilizando los circuitos al negar

y en complemento a dos

Recuerde del capitulo 1 cuando la suma 2 con dos pro-duce acarreo puede ignorarse.

Sin embargo, es necesario detectar el tal vez ocurra el resulta-do de la suma está fuera de En 21 capitulo se concluyo que un desbordamiento tica pudría si resultan el acarreo de entrada y el de salida de la

del bit significativo. es posible detectar el con una compuer-ta OR exclusiva adicional. El sumador de a dos no es rniiy del binario para números sin signo.

i-esta'? Ya sugerimos que ésta debe efectuarse complementando el sus-y sumando. ello la tarea consiste en diseñar un circuito cuya es el complemen-

to a dos de la entrada. y en utilizar salida como una entrada para un de estas se diseña sin dificultad. pero qué un debe contener parte del

dedicado a la suma y otra a la resta? Si la única diferencia entre dos circuitos un circuito que calcula el complemento a dos, entonces qué no diseñar u n circuito en el que cualquier suma o resta pueda con una entrada adicional'? Cuando es-

' El de números que n dígitos representados en de a -?"-' 1 .

u5

is 4

limplemen- I

núrnero inal. ;ira 13

pro-

j L1 dos

resulta- mto aritmé- ;alida

compuer- le1 suniador

indo sus- omplemen-

I

deikirdamiento

10. Sutnridorlrestador de ctiniplemcnto do< dzshrdamiento.

11. Sumlidorlrcstadcx de uno

ta ulrima y cjecu- Pai-ece sericiIlo: una representaci6n utilizando las

3. riutique describirtios continurición. dc operacihn y advierta

enlr~da sepun- entrada. cs 1, la

Esto es e1 para tiuestro sumador/restador e i 'eciu~ embrirgo, complemen- io I número 1. ¿Alguna ccimo

sumadvr sena1 acarreo

de sumador/restüdor est5 para núnieros muestra 10.

,4 + embarpu, reaiiza

restador

complrmento ü

empleii el suinfidorlrestador caniplemento iinica dcscümos

de 4 bits labras de 4 Figura a con detección de

le salida se de bits,

una de las un

De tal suma

al para los mismos

Figura complemento a

es, digamos. 0, el circuito efectúa la suma, cuando la entrada correspondea 1, pro- ta la resta. del circuito puede obtenerse técni-

cas del capítulo existe una solución elegante que a ) el Examine la tabla verdad de la OR exclusiva que es posible conside-

rarla como un inversor condicional. Si una es O, entonces la salida es idéntica a la de la da Si una entrada entonces la salida corresponde al complemento de segunda

a entrada. conveniente para producir complemento de una entrada circuito cuando queremos la resta. Sin para calcular el

a dos de binario tenemos que sumar idea acerca de efectuar lo an-el terior sin compuertas adicionalesa? (Piense en ello antes de continuar.)

El completo para el bit menos significativo tiene una de entrada de circuito de que puede utilizarse para sumar el 1 requerido.

er parte del El diseno nuestro circuito de complemento a dos completo; una ver-entre estos sión sumar de 4 bits se en la figura Si la señal de coiitrol M es 0, enton-diseñar un ces el circuito efectúa B; sin si M es 1, el circuito A- B.

Cuando es-Sumador y de complemento a uno

Para efectuar la resta en uno es posible utilizar el circuito OR exclusivo que se en de a dos. La diferencia es que no

134 1

meniis ~ignificaiivo. requiere 1 cuando ocurrc mas significa~ivo.

conseguirsc ~emisumadores niuestra 11. teccion desbordamiento coniplemento coma

de s más implemenla coniplejidad circuitri

unti. Éste cr plinto donde Ilzga~nios eti la palahra~

madorcs para cüpltulo.

Eri crintrol puedeii operacio- ties nizdiatite ldgicos di.ceñadri gutia eti empleri

esta y desctihiremris

sus MSl LS1. operacivn comiin se 12. Los datos

necrsita una ciimunic;iciones.

datos en p"ro transmi- elegir

linziis linca transmitirse ese niomento. multil~lexado. U n ejern-

multiplexiido conversaciones telefhnico. 211

se conmutan dc manera I n iratu- del lcis escuchan

e1

dcl dispositivti ncccsiuio qiie deshu i rnultiplexado: desrnultiplexor. eii seiie entrantes

interinezcladob telefo- sepwarse envime oyeiites

multiplexor 2" líneas datos línea entrada cspecífica

efectiía n entradas seleccibn, funci6n ec una de las

I -

U desmultiplexrir

canal de comunicaciones

Principios de diseño lágico digital

inyectar un acarreo en el hit La siima de complemento a uno añadir a la suma un acarreo de salida a partir de la posición del bit Es-

to puede utilizando múltiples como se en la figura La de-de para la suma de a uno se deja problema al lector.

La suma complemento dos es el niétodo común que se en las compu-tadora~ modernas debido a su reducida de cn comparación con el com-pleinentri a

el hastd suma de multibit; otros circuitos su-se dejan los problemas de fin de

2 MULTIPLEXORES

las comunicaciones, y sistemas de computadora ejecutarse muchas circuitos combinatorios. Cuando un circuito se ha para efectuar al-

tarea una aplicacidn, a menudo también encuentra eii diferentes aplicaciones. De este modo, adquiere diferentes nombres a partir de sus diversos usos. En en las secciones siguientes varias de estos circuitos y sus empleos. Explicaremos sus principios de operación, especificando implementaciones o

Una ilustra en la figura que se generan en una localidad se van a usar en otra. Se un método para transmitirlos de localidad a otra a través de algún canal de

Los están disponibles. paralelo, en muchas líneas diferentes, deben tirse por un solo enlace de comunicación. Se necesita un mecanismo para en forma se-cuencial cada una de las de datos de manera que los datos que la seleccionada porta. puedan en Este proceso recibe el nombre de plo es el de en el sistema Varias conversaciones la línea telefónica alternada muchas veces por segundo. Debido a raleza sistema auditivo humana. oyentes no pueden detectar lo que si hay inte-rrupciones y las conversaciones de otras personas se mezclan con las propias en proceso de transmisión.

En el otro extremo enlace de comunicación está un el un Éste debe aceptar los datos y dirigirlos en pa-

ralelo a una de muchas líneas de salida. Los trozos de las conversaciones nicas, por ejemplo, deben y a los correctos.

Un digital es un circuito con de entrada de y una línea de salida; tanibién debe tener una manera de determinar la de de datos que se va a seleccionar en cualquier momento. Esto se con otras líneas de entrada, denominadas

de cuya elegir 2" entradas de datos para la conexión con

. salida de dalos

multrplexor

Figura 12. Un problema de comiinicación de datos.

cornhinatorio

iadir I. ES-

ifur.

1s

h~liiliiple\or wii rishil eiitradas de datos.

wlida. I!n ~*irciiiti) pai-a rr ac murdrii rigura n líneas 8 combiiiacicines valo~+cs ~ U C coiisti tuycn .wlrccirin binarios.

Esci-iba exyi-esiiineh la5 5alidus compuerm AND entradas S, il,, ccwfim~ando multiplicadrir D, binario

Cuando selecciiin comhinacirín . F ~ ~ . F ~ O1 por serhn 0, aquélla ctinecian

D,. AND D, serin D, del selecciún combinaci6n

ria dzcinial D3 transmitirse posihle ohtetirr CI estandar multiplexores. 14a muestra circiiito C1 contietie dos riiultiplrxures paran iticluidas ?ti figura t3 este ha-

t~ilrta<ior~l por ejetriplo, para el e1 csti o ~ r a i d o . vnlot L . l o s uadas srlecciiin. circuito operando cuandu

otros serial esta. invenida; 14a.)

setiales AND. despuks

Diseño lógico 135

a de-

mpu-com-

SU-

Figura 13.

la = 3 cn la 13. Las de selección tienen 2" = de números de

Ejercicio 6. para cada una de de en términos de las y que el de cs cl equivalente de k.

las entradas de tienen la = 1 , ejemplo, las sali-das de todas las compuertas AND excepto a la cual se la línea de da-tos Las otras entradas a la compuerta diferentes de l . Por consiguiente, aparece a la salida circuito. De este modo, las entradas de cuya bina-

corresponde al 3 han elegido la entrada de datos para a la salida. Es MSI como La figura el

para uti que independientes = 2. Las consideraciones prác-ticas no la explican algunos de los rasgos dc circuito. La entrada

E. se utiliza controlar el periodo de tiempo en que multiplexor Asi. cuando el de E es la salida será O sin importar valores de las en-

de El estará únicamente la entrada habiliiadora co-rrespondiente es O. (En circuitos. la habilitadora no en tales casos, el circuito opera cuando E = 1, exactamente la opuesto al caso mostrado en la figura

Además, advierta en la figura que tanto las de selección como sus complementos son entradas para las compuertas Las mismas entradas de señal se obtienen de dos

diseño Iúgico digital I

1 ik

t i l b) dunl cntradas habilitdor

iiiversionei, n fornia, s610

14a srlecci6n una tarn-

bien ciimún. Eii I4b esquematico inultiplexor IMUX)

preferida 74LSOO y multiplexnr figura

dos conipuertas AND funcioti imple-

mentación niultiplexor coinpuerias

general

inultiple.rar figuras Idgico cada 1 ec

selecci6n. implementacihn cancínica suma conmuiaci6n conjunto

136 Principios de

salida 1

Figura 14. Multiplexor dual de cuatro entradai con hühilitador. Multiplexor de cuatro con sencillo.

lo cual resulta especialmente Útil si es grande. En esta el circuito que pro-duce las entradas de >elección tiene como carga una compuerta simple (e1 inversor) en vez de varias compuertas AND. En la figura las entradas de son comunes a ambos multiplexores, aunque cada tiene su propio habilitador. En otros diseños, el habilitador

puede ser la figura se muestra el diagrama de un dual de cuatro entradas con un solo habilitador.

La NAND es la forma de compuerta para muchos CI (por ejemplo, el el 74LS10).Puesto que el diseño del en la 13 o 14 es un circuito AND-OR de

niveles. la sustitución directa de todas las y OR por compuertas NAND mantendrá la lógica, como se explicó en el capitulo anterior. De este modo, la

real del se efectúa con NAND.

Multiplexores como circuitos lógicos de propósito

Es claro que la estructura de un en las 1 3 y 14 es la de un circuito AND-OR de dos niveles, teniendo compuerta AND n + entradas. donde n el número de entradas de Parece que el multiplexor constituiría una de de productos de una función de si todas las líneas de datos en

combinalurio

reprel;entan di: selecciún.

Vamos cunmu para iamañu rnultiplexor nccesmio selecciiin) elesirnos multiple~or qiie 1 Gnicamente rnas

tociris lar; funcirin esiai entradas de lecciiin las ? m - 1 entradas Di. estas variables

¿pero a~ignacidn?~

wlida despiigs funcirín dada. Comparando

Di cn de

l

funci6n conmutaci6n implrmentar

S(X, Y, Z) = E{ .r',vl: -r'yz' q'~' xys

funci6n niultiplexor dcseado tendrri selecci6n: MüX realizarfi tarea. expre- si6n rnultiplexor

= s ~ ~ s ~ ' D ~ . F ~ ' s ~ ~ s ~ s ~ ' D ~ +. slsnD2

cOmo selector voriablzs dr tun- S, x S,

= x ' y r D o + x ' y D , +x.ylv'D, +xyD3

Cotnpmtidt> ésta

Do 0, = z D I = D Z = z l

con miiltiple.ror

cuales selecci6n cunniutación.

Csia embargo, Di elecci6n

ejenipla 1 , .r so Di.

Ejercicw elija restantes variables dztrrniine despuks Di

compuertas

1111 soiijunto ¡hay in I canlidadcs esgei í f ic i is '

D , = D , = y . U , = U , = ! '

en vez

Diseño lógico 137

jiisto una variable de conmutación (o su complemento) y cada una de una variable de conmutación.

las entradas

a trabajar hacia atrás desde una función especificada de m variables de tación l a cual tenemos escrita una expresión canónica de suma de productos. El del

(numero de entradas de no es evidente. Suponga que un tiene m - entradas de selección, dejando otra variable para

acomodar entradas de datos. Escribimos una de salida de se-y de datos Ahora planeamos asignar na - 1 de a las

entradas de selección; cómo hacer la Realmente no hay restricciones, por lo que puede realizarse de manera arbitraria.

El siguiente paso es escribir la del multiplexor de las entradas de selección con m - 1 de las variables de la Ins dos expresiones término por tér-mino, las entradas pueden determinarse términos la variable restante.

EJEMPLO 1

Una de que va a con un multiplexores:

1, 2. 4, 7) = + + + Puesto que la tiene tres variables, el 3 - 1 = 2 entradas de

la mitad del dual de cuatro entradas de la figura 14 la La para la salida del es:

f + + No hay restricciones acerca de asignar las entradas de a las la ción dada; dejemos arbitrariamente que = y = y. Entonces

f

con la expresión original para la función dada llegamos u

=

Así, la función original se implementa iin de cuatro entradas. ¤

Existen otras cinco maneras mediante las Ias dos entradas de podrían haber sido asignadas a dos de las tres variables de Nise para la elección, por lo que es arbitraria. Sin para las entradas depende de esa inicial.

nguna condición necesita cumplir-el resultado especifico obtenido

Ejercicio 7. En el problema del Respuesta5

elija = z y = x. Determine las

8. Como practica, cada una de las mde selección a las de conmutación, y las externas necesarias.

aneras posibles de asignar entradas las requeridas; especifique

Para de m - 1 variables, maneras de asignar m - a variables

P ! ! I

diseno logico digi:al

(u 1 (f))

15.Itiiplemeiit.i~ión rlc dr f Z(O, 1 , 1 I

implcmentar m vlstn ~riulliplz- xor cntradas st.lzcciiin la fiiricihn.

ser c l de estris crimplejidad MUX debe11 uiigiiiarsc dc :iI

gún otro CON.

dc cualro mapa en 5 , he implemeni:ir rne- diante u11 miiltiplexor. Sicrn~rr-e posi bIe I 3 selcccrdn. cmbar- go, varnns multiplexur sólo selrcción

implemeritar funci6n. Arbitrüriarnentr asignamas zntradas dc .Y, sn w expresilin

la salida dcl muitiplexor n-iisiiia indich e j e m p ! ~ ya ksta tirne Iris misriifis dimensiones. Pwu nJx A l,so UO, csa expresicín teduce Do. Pcro lus IYX 0, expresidn 4'':' + y ' : y' . coiisigujente, 12, ? ' .

sii~rilar. eri column,~ O ! de1 B , mapa v: y;' = y ; corisiguiente, U , la, misma Iriatieia, de columna 11 cnrrintranios = de DI = y ? . [Confirn~e esto.) figl.ira l5b este que

bastank Enccintramos implenientar funciiin dc cüairo vu- rzab1e.q. ernplcarrjc ui i i~ivliiplexor ordcii menor qEe ri de tina :iirnpiisrta AND adiciiinal. (El con orderi

como D

qemplo 7, s, y g :. itb

i. Deierrnine esprcciunes para 1x5 eiitmdas dc datris eri ténrinos de x, hard- w x e externo se necesitriri iidemás 1;i

elccciones seleccihn. Respiiestah

6 0, DI = W ' I'. [J: W'X. D3 = tr @ A, tres cciiipuertas AND iina XOR, d e m i s & b

Demu

138 Principios de

Figura multiplexor = 6, 7, ).

Para una función de conmutación de variables, hemos que un de tn - 1 de puede realizar Podría posible en algunos casos empleo un multiplexor incluso más pequeño. De-

be esperarse que ahorros en la del a cxpcnsas

EJEMPLO 2

La función variables cuyo se muestra la figura 1 va a es uno con 4 - = variables de Sin

a explorar la posibilidad de utilizar un con dos variables de para esta

las dos selección y e y x. La para es la que la que se en el 1. que

= = se a pata valores = la que cubre los 1 en el maya cs = Por =

De manera la mapa. la expresión se reduce a y el produce + por = y. De la D ,

O y la columna 10, En la se muestra circuito es simple. que para cierta específica

puede dc 3, costa inversor seria necesario incluso un multiplexor de superior, por lo que

no cuenta costo agregado.)

Ejercicio 9. En el anterior, suponga que y se identifican como en vez dc y w y y especifique el

que del multiplexor. Advierta diferencia cn complejidad pa-ra las dos de entradas de Decod

= = y compuerta un MUX de cuatro entradas.

ío.

dc ü1-

tar me- embar-

j n

valorcs lo = y ' . 'rcducc

D, ito frv va- 3

Diseño 16gico 139

funciiin conmutacihn arhitrana, distiiitas paizi inultiplexor

hüberlas IIO Iiay [orina econtímica.

cc iniciú aplicación: daros, probleriia senales daros p;i-

serialmente operaciíin invetqa serialinenie sula linra

Esto controla dz enrrada;

continuüciiin CITL'UIIO genrraliza-

podtfa circuito combinntoio qiie n aitradas lnn pequeíio) Iris he dirzccionen iiria

genérico dr dcr,odiji~,ridor. semánticamente, decodificar, rodijich<ido.

decodificaci6n. muliiplexor, iin cniii- líneas convtrtirlcis en zti riú-

Esta srcci6ti rxplicxa varias i ficadores.

Demultiplexores

diagiama fígin 12. deniultjplexor de enirada ~iiúltiple. Sjii

utras cnrr;idns p.m coiitrolar transriiisión ertos algiin figura 16a

clchv salida. circuiiii multiplexor In fígiin 13. exis- ie micmo conipuertas AND. ctimpuerta salida dc circuiio. entrada dc

linea dc dato$ iinica t r~das la\ tsompuzna~ XND

Cuando palabra fonnadii C,C,C,, equivalenle binario entonces entradii x D,. ViéncIolo otrü fuma,

multipkxor con c n u d i s control, AND minitérmi- de bxiables. Pard s61o minitkrrnino

tonlar 1: en t~c la correspr)ndienie niitiit2t-tninri. e~prruión D, xC2'C,C,. cuaiidci C,C,Co fl 1 1 , D, = A y Di 0.

desmultiplexor ocho sdiias rnueAtm tigura 16b.

Decodificador n 2" lineas

la circuito 16. AND ciirnta sólo

2" 4i1r hay

De-i

lección

para ene las

nos que

AND lo q u e

combinatorio

En la implementación de una de elecciones de las entradas de selección conducen a cantidades diferentes de hardware externo un más pequeño que lo normal. Desaforiunadamentc, a pesar de probado, de determinar cuál elección será la más

3 DECODIFICADORES Y CODIFICADORES

La sección anterior explicando una dadas 2" señales de el es elegir, bajo el control de a entradas de selección, secuencias de estas 2" de ra enviarlas por un enlace de comunicaciones. La en el extremo receptor del enlace de comunicación consiste en recibir los datos en uno y transmitirlos a una de 2" líneas de salida. se de nuevo por medio de un conjunto de entradas de control. Esta aplicación es la que necesita únicamente una linea otras aplicaciones quizá requieran más de una. A investigaremos un do de este tipo.

De modo concebible, haber un acepta nece-sariamente 1, aunque un número y que ocasiona que datos hacia de muchas, digamos hasta 2" salidas. Estos circuitos tienen el nombre

Al menos si algo se va a previamente debe haberse que es la operación inversa de la Al igual que un circuito ficador debe aceptar datos de gran número de de entrada y datos uti

mero más pequeño de líneas de salida (no necesariamente una sola). mplementaciones de decodificadores y codi

Refiérase al dr la El que se muestra ahí corresponde a un cir-cuito una sola y de salida embargo, además de la entrada de datos debe ha-ber la de Últimos hacia la línea de salida de datos apropiada cn tiempo determinado. En la se presenta un circuito demultiplexor de este tipo que tiene líneas de Es instructivo comparar este circuito dcmultiplexor con el

de Para el mismo número de entradas de control (selección), el numero de Pero en este caso cada salida de AND es una

En vez de que cada compuerta tenga su propia datos independiente, la constituye ahora una de las entradas de cada compuerta AND. Las otras en-

de son líneas de control. la por las entradas de control es el del

decimal k, la de datos se dirige a la salida de en un de-ti de cada salida de compuerta corresponde a l

no ti una combinación determinada de entradas de control, un puede el valor la de datos se dirige a la compuerta A N D a este

Por ejemplo. la lógica para ia salida es En consecuencia, = entonces todas las otras son La tabla de verdad completa pa-

ra el de se en la

de a

Suponga que se elimina linea de entrada de datos en el demultiplexor de la figura (Dibuje el circuito usted mismo.) Cada compuerta ahora con n (en este caso tres) entradas, y hay (en este caso ocho) salidas. Puesto no una linea de entrada de

digitsl

Entrada contrul

c2 CI co

o 0 1 O 1 O O 1 1 1 0 0 1 0 1 1 0

datus

demuliiplexor ( 1 ) b )

dato% In usatnus cntradas e w , éstas la5 entrdrih de datcw decodificar.

$e llama decod$c.ci¿iir n Zn 1ínea.i. LR sienipre 1ü ccitnbinacibn de covesponde

biiiririo deciinril k. Ahnrri suliutiga tio se rlitniiiri r'atcis demultiplr uor

16 se retiene y cihservü habilitadora. opcra este caso cuando x habilitadati 1 . n 2" lineas cnti ut13. eti~riila liahili tadara tanihiiti puede demultiplexor, habilitador eri etittada datos en las

control del dernult iplex~r.~

(MSL);

7 implcmcntación dcl dccodificdor habiliiador s r obticnc cornpleinentos eI circuiio (pie be antiliza, y h~biliiridura se

coinpuertas detalles pricticiis nu cdmbian los descti-

140 Principios de diseño lógico

Salida dede

o 0 0

1

1 1 1

Figura 16. Un circuiio y su tabla de verdad

que controlar, que como de control ya no sirven para esa función. En ve7 de son que se van a Este circuito es un ejemplo de lo que un de a Cada salida representa un minitérmino. salida k es 1 que de los valores las variables de entrada al equivalente del

que la línea de entrada de del de la figu-ra sitio que se como una entrada El decodificador en

solo la es Visto de manera inversa, un decodificador de a utilizarse coma un donde el

se convierte la de serie y entradas de datas del decodificador vienen a ser las entradas de

Los decodificadores del tipo que acaba de describirse se disponen como circuitos integra-dos n = 3 y n = 4 son bastante comunes.

En la práctica, la física con efectúa con compuertas NAND. En ese caso, lo que se son los de las salidas en la entrada invierte antes si se aplica a las NAND. Éstos son que principios tos aquí.

ihn. bjemplo ¡no. La

Diheñri 16gico

I '- D,,

Ao'A 'A2LioB,B,' - DI I I U14 I I

A o A l 'AIB,IB, E?' I

D41,

I 1 . I BOBlB2' I - ~ - - - - - _ - - - - - - - TJ,,

0 1 2 3 4 5 6 7 dwdif icdor B

3 x 1' rL t 1 ,

B,Rl A?

Diseño dr á 2h Iíncüs Z3 líneas coti tina intercunexióii de

n aumentrirsr valtires siempre habrii e1 faciur carga de

compiierta interconectados de

presenta Zh decodificddores z3

proveiiientes mul~iplicada C ~ I -

de B para decodjiicador completo niodo. 8

eti 2.7 S610

decndificridor 26 utiliz~ndu niirnero AND líneas de

Comparc 4

salida coinpiier- rt~ipas

X codificador X etapas X X 7':; tic.) Vd en la compiieria

10s decodifi~~iilorrs otras una el

solo diseno contiguraci6n derr)dificadoclr dtl

decodjficador 2

combinatorio 141

arreglo de 64 compuertas AND

:

:

En

sponde

Figura 17. de un decodificador 6 a partir de dos decodificadores de 3 a matriz de 64 compuertas AND.

No hay razón teórica por la que no pueda a superiores. Sin embargo. puesto que limitaciones prácticas en de entrada (el número de entradas que una física puede soportar), los decodificadores de orden superior se di-señan muchas veces utilizando decodificadores de orden inferior con una red otras compuertas.

En la figura 17 se una ilustración del diseño de un decodificador de 6 a líneas construido a partir de dos de 3 a líneas. Cada uno de estos últimos tiene ocho salidas. Cada una de las salidas del decodificador A debe ser con da una las salidas del decodificador producir una de las 64 salidas del

mediante compuertas AND. De ese además de las compuertas AND de tres entradas cada decodificador de 3 a líneas, hay 63 compuertas AND de dos entradas en la red de interconexión. dos de éstas se indican explícitamente en la figura 17.

Ejercicio 10. Diseñe un de 6 a líneas la estructura de la figura 16. Especifique el de compuertas y el número total de entrada de todas las compuertas. con el diseño de la figura 17.

Decodificadorde árbol

Cuando se diseñan decodificadores de orden superior en una jerarquía de varias etapas de orden inferior, se produce una dificultad practica con el factor de carga de (número de tas alimentadas por una terminal). (Por una jerarquía de entendemos, por ejemplo, dos etapas de 3 8 para formar un de 6 64, como en la figura 17; después dos 6 64 para formar un decodificador de 12 figura 17, cada en

componentes actúa sobre ocho compuertas. En el siguiente nivel de la jerarquía. cada de las salidas de las compuertas desde el nivel siguiente hasta último ten-drá que actuar sobre otras 64 compuertas.

Este problema se supera, aunque parcialmente, mediante el del decodificador tal como se ilustra en la figura 18. Esta se conoce como árbol. La primera etapa es un de a 4 líneas. Se introduce una nueva variable en cada etapa

Priiicipins digiral

2x4 - 3x8 4x16 5/32 - A - t 72

conipuenos cottipucrtai ctimpueri;ih r.i*rnpiirris> AND ' do^ : Jc d~ns ' - entr;iJ;is - entradah entrddüs enuad;ir

C t

d ---+ t -t

Disefio uii

cada cninpurnas hegunda AND ~irijviene etüpü

etapa serA Esiii dai-i evitü probleiiia

problenia isle ~ ó l n quellas

niimero

deccditicador n 2" líneas es

nónica prudiictos, funci6n ~onmuti1ci6n iinplementarse uti codificador dr n 2" cciriipiicrtii 2n limitacidn

eiitnda OR. wrán necesaios compucr- tas realidad. irnplemencar mds de tina fi~ncicín ciz variables,

drcmlificador. cd i i fuiicibn su piiipici conjuntri compuertas OR. fiiiidnriiziitnl de circiiito conoce como cwni.ertidnrde cridigo.

como cntrridn los dtgiios l id iina pülühra qiir particular y qiir prndiice sa!ilias dígitos de

capftiilo 1 iina introducciiin ciidigos.) l codificador ciinveriillor c6digi) Jiceñando circui

c6digo dc sictc segmento%. eti

del 19.) se dispoiie decodificador iliie

cdigv I) las compurms AND

iiidican

OR, decisihn: ~ c u A I ~ s decodificador OR?

seenlento listando correspondienles palabra cbdigi) minitkrminos ~iilillii~

142 de diseño lógico

,4 8 16

. de dos AND de dos AND de AND

,

D

E

Figura 18. de decodificador de árbol

sucesiva; ésta o su inversa se vuelve una entrada para una de las A N D de dos entradas en esta etapa. La salida a cada compuerta de la preceden-te. Por ejemplo, una de las salidas dc la segunda AB'C. origen a dos salidas de la siguiente etapa, AB'CD y AB'CD'. Este diseño el del factor de carga de sa-lida en las primera etapas, pero no en las últimas. A pesar de eso. el ex para las variables que se introdujeron en etapas, Todos los remedios que se requieran tendrán que utilizarse para un número relativamente pequeño de variables. eii oposición al con-siderable que requiere el diseño de la figura 17.

Decodificadores como circuitos lógicos de propósito general: conversión de código

Puesto que cada salida de un de a iin producto canónico de literales,

de se concluye que toda de puede median-te a líneas seguido por una OR. (Si excede la del factor de carga de de la compuerta niveles adicionales dc

OR.) En si se va a las mismas es posi-ble utilizar el mismo teniendo de

Una clase lógico se Se trata de un circuito que acepta expresa alguna información en un código como los una palabra en un código di-ferente. (Véase el para a los lustraremos el uso de un de-

como u n de un tu para convertir del código de exceso 3 al (Estos códigos se presentan la figura 4 y en el ejerci-cio 12 capítulo 1: se repiten aquí en la figura

Suponga que de un de 4 a 16 lineas. Puesto sólo hay 10 palabras válidas de de exceso 3, únicamente 1 de 16 salidas de las adquieren alguna vez el valor de 1. De modo que sób se usarán aquellas 10 salidas de un decodificador de 4 a 16 líneas. Éstas se en la figura 19 mediante sus equivalentes decimales.

compuertas una para cada segmento. Sólo necesita tomarse una salidas del deben convertirse en las entradas a cada compuerta Esto se responde pai-a ca-

da los números de minitérminos a cada de para la cual esa salida de segmento tiene el valor 1. Las listas de para las correspondientes a algunos de los segmentos son las siguientes:

lógiiii ~.oiiihinatorio 1.U

Entrada..,: Siete

S , -7-3 s4 s5 Sb s7 n o 1 1 1 1 1 1 1 1 0 O 1 0 0 O 0 I 1

1 O 1 0 1 1 0 1 I 0 1 1 0 0 0 1 1 1 I I O 1 1 1

1 0 0 1 1 1 0 O 1 I l 1 0 1 0 1 0 0 l O t l I I O O

F i ~ u r u 19. Cocverriijti de 3 a scgmcntris.

) con-

ca-

Cvn\ ertidor ~ t r exceso

C(3, 5 , 6 ,

.Y4 Z(3, S,=C(3,4,6,7,8,9, 10, 1 1 , 17)

E(3, h, 1 1 )

de OR corres~undi~n!~ a S,I ttiuestra dr c6digo 2 ~ ~ 2 ~ 0

iluminarh sesinentns digito.

11. los ires no se iriclicriron 8). 20.

ca- MEMORLA (ROM)

implenientar uiia furicioties conmutacidn secci6n y lii circuiio

Diseño

Salidas: Exceso 3 segmentos

o o O O 1

0 1 0 1 1 0 1 1 0 0 0 0 1 1 0 1 1 1

0 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1

de código exceso siete

na

Figura 20. dc código 3 a siete segmentos.

S,= 8, 10, 11, 12)

= 4, 5, 6, 7, 10, 11, 12)

S, = 5. P. 9,

S610 una las compuertas (la se en la figura 20; debe haber otras seis. En ese caso. cuando una palabra de 3 correspondiente a un di-gito decimal aparece a la entrada, se los apropiados, exhibiendo el

Ejercicio Escriba la lista de minitérminos para segmentos cuyas listas de minitérrni-nos en Confirme las entradas a la compuerta OR en la figura

ara 4 SOLO DE LECTURA

U n circuito para o más de de varias variables se des-cribió en la precedente se ilustró en figura 20. Los componentes del son:

I VI - -z1

x2 - 22 -y3 - z3

mi 2 " X

10- -& n tntradas SAliJas

decodificador arreglo JC

n X 2" interconexióii

2 " X

n X 2: con lineas dc 2" líneas tnás cnmpuenas OR,

intercontxiiin decodifícüdur comptrerta OR.

decodificador 2" compuertas torjns Inc minitkrrninus de n variabies. Este econcimí3. realizacióri,

decodificador iimplique núniero bariables. un~i apIicación sdlo núrnero conipuer-

tas las $alidas cspccificns deldecodificador qiie para OR. todo [o producir de prtipósito geiieral. método rnás consiste iiicluir núinero iniixjmo

pcierta OR, toniando interconecrar CI total de 2" dcl decodificador uria OR. situaciiin.

&ida, podrían

compuerias OR utilj7adas pcidríri número mixirnci,

toda< salídas del [as eritiadíis Irib

compurrtris OR.

esqiiemü tiue~ia

hez número iii, iiiimeia compuenns OR se y w una interconectar decodificador la$ compuerias OR. Esta estnicruia

conibinatorio con n entradas qut. ~ i i i i i clxiis rná? adelante, meiiiorin I ~ P r h k r ~ u r u (ROM].

ROM conhta

2*. S* X conmutacíiin

2n decdificador las líneas salida

2" Iiiieas del denoiilinan lineiis & palabra. Cada una de 2" corn hiniiciones eniradas interconexi6n minitér- mino una diwcciún: t n c m o ~ i c ~ consta aqiiel efectúa1

niemoria p r m a ~ e n t e s . ~

Eii ciertss posiiile que 1% cwexiones sean horrriblea; csto descrilnri mis adelante.

--

m

2" m

m

Figura 21. Estructura básica de una ROM.

Un decodificador de n entrada y de salida. Una o cuyas salidas son las salidas del circuito. Una red de entre salidas del y entradas de

El es un circiiito MSI, compuesto pnr A N D de a entradas. que pro-duce proporciona cierta de de-bido a que el tnismo puede usarse para cualquier aplicación que el misnio de Para particular carnhia el de

OR y se convierten en entradas dichas com-puertas Será bienvenido que se haga para un circuito

El de propósito general común en el de com-provisiones para las salidns

crin las entradas de cada de las compuertas En esa para cualquier aplicación presentarse dos cosas:

El número de ser menor que el que-dando las restantes sin uso. No las decodificadorse tendrían que conectar a todas de

Este sería terriblemente derrochador y no parece idea. En de eso, suponga que se selecciona un más pequeño. para el de

que van a incluir, que establece red de interconexión para las 2" salidas del a m entradasde las se ilus-

tra en la figura 21; corresponde a un circuito LSI y m salidas que, por razones be conoce como Una

de dos partes:

Un decodificador de t i

Un arreglo de m dispositivos de que forman interconexiones entre las líneas del y m de

Las de salida decodificador se las que constituyen las al arreglo de corresponden al

y especifican de las conexiones que se realmente en la matriz de conexión entre las líneas de palabra y las líneas de salida. Una vez he-chas. las conexiones en el arreglo de son

disciios.es se

ierta

,s. pro- de-

: compuer- com-

¡ti)

de com- dificador aplicnciijn

-adas

interconec- :ura ilus- ;alida 3OM).

ia

I miniter- efectlian

22. de

Diseno 16gico f 45

3% ?sin s61o

conio se razón

mrmorin dr ,sn'lo 1et.t~rri.~ en nianeras qiie

E I dts- de

iiempii del

fabricarse realizaciiin m i a s es~,u;i blmco. formación las conexionts para aplicaci6n denclinitiri ~ i t r l y rumucicla proceso progrrirnación prodiice muscaru para

no se forma blanco de cci- rrri,rcara progrut~iable. lo

fahricarse conexiones pciteti-

ciales pmgramaciiiti de aplicacjbn

btancti se seráprogmmublr~ cri rampo eilectkan Jusible enldce cada

aplicacidn específica, pulqos

niimero 2" X w.l1

que 1~ xl, xZ . . .r,, activa Iínca crirrespondietite rrpecíficos x ~ .

dzseada.

22a matriz 22 X la:, iii-

"unque aparece "inenioria". ROhI nu cuenta u~wl Tn- dcsznbrd memona cará~ieri~a por ~ i ~ u i t o s combiiiaioriric

'"a m a s c x ~ , aknciíln uiia Lnsirica pruducci6n. ROhl tiihsc~ra .se shlo de lotes de produccidn

l ' SI . restituirla< condicic5n blanco despues dr quc haii estas clara ventaja

brirrable, sii correspondientemente

cotnhitiatorio

Figura Una tabla verdad ROM y su programa.

De niodo que memoria no es una cuyos contenidos puedan cambiarse con facilidad de un tiempo a otro: "escribimos" en esta memoria una vez. Sin embargo, es posible "leer" la información ya almacenada (las conexiones ya hechas) tan a menudo desee, aplicando palabras de entrada y observando las palahras.de salida. Ésta es la por la que el circuito recibe el nombre de

Antes de continuar, piense dos posibles de fabricar una ROM de modo un OR. conjunto de conexiones pueda efectuarse y otro conjunto quede descoiiectado. Continúe

pués de haber pensado acerca ello.que La "escritura"de un en la memoria puede ejecutarse modo siguiente:zación,

mplique el Una ROM puede casi por completo. dejando pendiente solamente la de las conexiones. Se dice que una ROM de este tipo en La

ichas dr una particular se de la ROM. En general. el de de la ROM, se una cubrir aquellas cone-

no xiones q i r van a efectuar. Por esta razón, la en la ROM se conoce mo Una ROM puede completamente de modo tal que todas las

se hayan realizado. Una ROM de este tipo estará en blanco. La la ROM para una especifica consiste en abrir aquellas conexiones qiie son in-ximo. que-deseables. En este caso, la ROM en dice que (de-nominada PROM). Las conexiones se colocando un o ende las punto de conexión. En cualquier se abren o "apagan" las conexio-nes indeseables haciendo pasar de corriente a través de ellas. Una medida del cos-to de la PROM es el de enlaces de fusible.

número de Una vez se ha programado ROM, una palabra de entrada una de palabra especifica al minitérmino formado por los valores de lasse Las conexiones en la matriz de salida producen la palabra de salidaque,

Una

EJEMPLO 3

es entre las La figura presenta una tabla de verdad para la de interconexión de una ROM de

3. La tabla de verdad implica el programa ROM representado mediante los puntos ende las 2" al

en su nombre la palabra una con una memoria en el sentidose inn se en los capítulos 5 y 6,la se secuenciales, mas noJna vez he-

que requiere minuciosa, implica Por consiguiente. las de progra-mación por usan cuando un número muy granda justifica el cristo. Alpunas PROM fabrican de manera que sea posible a su en se pro-gramado para una aplicación especifica: son PROM borrables, o EPROM.Tienen una sobre el ti-po n o pero costo es superior.

discño lógico digitdl

lersecciories las líneis paiabras 22b. rrodo Lina d~ conii) tabIa dr entrada

01 minitérmino ), ejeinplo, soli, íictivnrá línea salida 2:.

pues ex m, rnatrlz cotiexirin. lía coiifirma también labla dt: berdad. (Verifqu~ pai-iii dc tabla ila

el programa ccirrecto.)

Ejercicw Sc prrigramar una irnplementar conversilin c8digri cxce- 30 al dc sietc segmentcis r:ihia Fe indicii figura 19. nos ehtánd'u. nno urio de ellvs. sigu~enlc esi5ndar i i tds nr H. c.unsrciieiicia. renglones m8s que

19. (Ehpecifique cdlec e r á n [as tdbla de p r . i est0.i y adiciunalcs.) númrro para las paiabras

Recurricndri ia prograiiit. ROM las interseccioiies aprtipiad35 estns dos palabr-as.

Etr cl ejercicici 17 21 numero eti In tabla verdad correspond~ 13% palabras dc es 2" X I h X Cstris.

relevatitcs. Hay este; ricasiones be

Apenas 1 O& de )os e11)aces. que origina "dvsperdiciu" c.unsicierah[e estc irnple- rnentaciones implementacirin exite desperdiciu ht.1 ía hienvciiidu, er

1 ril de szccion

U n a consideru ir& ROM dxplicrí secciOn ariterior corscsponde 3 dispíi- kitivn con iina cstructurd (un ci>iijliritc? de y en cnnjun~n compiiei-

el diseñador puede obteticr salida> efrctuandri unas rnudificaciunc.~. Podríitmos que 1a ROM ha .;ido "ptogrdrnadii" pira

%alidas otrds que prvpiedad, sabcr, programabilidau. iiomhre gcnirico para ellas dis~oritiva luxico progrunruhle (o prciprímadci)

ROM funciones liigivas conio suiiia niii?itirniinos. n variables ec- t d i i hay 2" minitenninris consccuencia, 2" climpuertas eiitradaf. Cri- nio ilcab;\ de ccln i'recueiizia muchas de funcionei iit: umri niuchcs

lax eniaces COnCCtan a las compucnris OR <alida. cvnii- nuaciiln explicarenios iniplernerirdciones cuiilc~ sc partc

(PLA)

Lü irtiplc1tient~1ci6n can6nica dc prtiducros dc uiia 16gica iin

eri do< iiiilneiri conipuenas como 10s minjiknninos 1") núrriero de eiitlAadas cadn ANn ( 1 1 ) . Suyi6ngase consideranílis

iiiipl~riieritaci6n wducida (gosiblcme~ite niíninia) sunia fuiici6i 1ógi:a de P I vaiiablcs, cl más términos inínims dc prt~!iucios

representa furicióri 2"-', justo mitdd del núinero rniniterrrinos. (Véaw problc- 36 21 capítulu 3.) Eso equivale ahom 50% etr ~ompuerk~s .4ND el peor CASO

habrá tiirlucido compuenas vstr iiliorru en ~ompiiertüs neclsidid súlo ciirnpuertaa

cus entradas tambibn. esituctiira ~ i : c u i t ~ que prduce r-ccibc cl nombre ~ ~ r w g k i lrigiro p ro~ rumak l~ pwigmmado) %te en figura 23 p ~ a c a ~ de pi = iiables 4 futiciones d ir la , cuutro compuertas

146 Principios de

de de de entrada y salida e n la figura Cada palabra de en-define palabra salida. l o requiere la verdad. Si la palabra de

es (correspondiendo al m , por se la de la única conexión con en la de Por consiguiente, palabra de sali-

da sera 010. como se en la d la verdad que resto del es •

12. va a ROM para la del de 3 cuya en la Las ROM se presentan en lama-

y m = 7 es El tamaño grande es = En la tabla de verdad tendrá seis mas y una columna lo que se in-

dica en la figura entradas en la verdad ren-glones columnas Dibuje el apropiado de líneas de cruce de entrada y salida. a tabla de verdad, la poniendo puntos en

de

de entradas de (que al número de enlaces entre entrada y de salida) M = 8 = 128. De la mi-rad representa valores rlo casos bastante peores que en usa

lo un en tipo de ROM. Una que este lo cual

terna la siguiente.

forma de que se en la un especifica compuertas AND de

tas O R ) que utilizar para las deseadas cuantas decir producir sus

específicas. Existen estructuras tienen esta a Un es (PLD).

La implcmenta de Pira de Y, en AND, cada una con

explicarse, en las lógicas, no de compuertas AND ni los que las de A

dos en las evita de este desperdicio.

Arregla lógico programado

de suma función constituye desperdi-cio formas: en el de AND utilizadas (tantas que hay. y en el a compuerta qiie una

de de productos. Dada utia número grande de en una expresión suma de

que esta es la de el ma en a de para de iina salida. Puesto que un conjunto de entradas a las AND,

se paga por la de programar no las salidas de las AND rino La del se de

(o (PLA). se ilustra la el 3 va-de entrada, ni = de y XND.

ira

d i d a z2, -a sali- i tabla

m

I

tamii- 71=8 .

; palahrns

t

iI núniero :as,

se imple-

dispo-

xiucir nabilidad.

)les radas. in

1. conti- prdicio.

i desperdi- n ~ i ~ l ~ i s qiic r51110S U113

:ihi Iógiw producto3

prcible- ,or CASO

:stc atiorro eras AND

ortr>glo e 11 =

1 1

B C' .f, f l fi f4

lii figiird niurstriü scila i»dnx El d2 li-

conipiierta dehe Za, itjus- tar ciinectw 'ada viviable $11 ccimplrmentu n cada

cada compiicrin dcbr srr igual a1 ANU, peligro confiisiiín. los

conexinnes prngramiidiih las las compuertas ciiinpiiei-tiis para conjuniu

medio piiiitos funciuncs

13 ehte ejemplu, s d o términos abarca Iüs mciJo que \e necehitan

de linea3 prcigrarnarsc: construinios tril~la dv pro,qramacirin

Los impliciinlch (t&miino< 5~ Iistan rengloner;. iin dc los rn~~ibtírados esta

tribla prciparcioniir 13 inforninciiin cada iniplicante.

ctiluninn~. Iiis encabezados tabla inforni~c-i6n quc

compucrta

ren- g16n ; coriiplemento entrada

dejarse sírnholo

ctinjuntci las fiinciunes una ci6n correspoiidjeiite I : otro

podria pero qiemplu. reiiglílii y':, z In currrspundirnte en I n

x raya. columnac dc calidiis. íiniciirnenir iiri ciitirr

de en-e entrada A 'C'

de de

de exce-en

En que se in-estos ren-

tos en las

la mi-les usa de lo cual es

un compuer-indo unas

sus

LD). de en-

Co-muchas A

el de

Ir 3 va-

AB'

AC

B'C

A

Figura 23. Estructura dc un PLA.

El diagrama en 23 no corresponde al diagrama clásico de un circuito. Se una línea para representar las entradas a cada compuerta AND y OR. núniero neas de entrada a cada AND ser el doble del número de entradas. para

la posibilidad de o compuerta AND. El numero de líneas de entrada U OR tiúmero de compuertas digamos p. (Por simplicidad y sin de símbolos de compuerta pueden omi- tirse.) Las entre entradas compuertas AND, y entre las salidas de las AND y de las OR un específico de funciones de sa-lida, se muestran por de lo+ cn las intersecciones.

Los mapas de las cuatro de salida y de las expresiones mínimas de suma de pro-ductos se presentan en figura 24. En un total de cuatro producto

todas funciones, de únicamente cuatro compuertas AND en la realización. Dos conjuntos deben las líneas de entrada y las líneas de sa-lida. Para efectuar esto. una coma sigue:

producto) como encabezados de En conjunto columnas, son las variables de entrada; parte de la debe que indica cuáles variables o (sus complemen-tos) son factores en En un segundo conjunto de son las funciones de salida; esta parte de la debe dar la indica la compuerta de salida a la cual se dirige cada implicante (salida de AND).

En el primer conjunto de columnas, si ésta presenta una variable (no compleineiitada) en un particular, la entrada correspondiente es 1 si su está presente, la es

O. Si ninguno aparece, la entrada puede en blanco. aunque es preferible mostrar algún sustituto; a menudo se emplea una raya.

En el segundo de columnas, que corresponde a de salida, si fuii-particular cubre un implicante particular, entonces la entrada es en

caso dejarse en blanca, suele anotarse un punto. Como considere el 4. Puesto que el iinplicante es la entrada en la columna es 1, co-lumna y es O, y la relativa a es una En las f ,

148 Pr~ncipios de diseñc: ciigital r

TPrminri

produc '~ 3. .? j, f J; ,f4

24. t'rogrumicilin

implicante ' z ; toda renglhn excrpto f ,. Confirme lri que ncurre e1 restu los rengl(~nes.

Uiia kez progmmacil?n, fabricaciiin coiiexión: lleva manera similiii- ROhl. PLA prugizimabie mds-

program~ble rti (FPLA). el dcl p campuerti existirán 2np entradrs y rnp eii

ejeiliplo t igui-~ núriiero rrilaces e!, ii -1) 40. Sólo cnlaces abrirsr

tip:co> salidük compumas ANU Iiii qemplo de (El C1 825 n 8 p

conjunto fiinciones coilmutacihn presenta PLA, unii diseiin sena rediircidti p (el compuerta5 economía que dcanza nu rostos ciinipuenas. costo C1 r s prácticamentc pai-a cornpiicnas unu coti 50.) la elimiri;ición compuertu hace 2n

clirninacion del iiúr~iri o tic riilaczs debido eliminacihn cd;i conipiierta hdo, reduccihn númcro de cotnpuertaj

AND h,ista mínimo nu se minin-iieari los implicrintei scrún elegirw maiiera maycir caltidad prisible ello> sea niuchas hinciones de

Lúgica arreglo programado

núniero fiisibIe (rn X 2") debidci (Sn) de ;lND. programacirin siilo sobre dc conipuer-

tds PLX, enlaces ir I ~ d u c c considcrablcmcntc al dis~iiinuir e [ númeru coriipuertas Lo últiriio caho carnhiando expresi6n que fur-

cicín foirna can6nica di: suma

- -

I 7

5 h

10 1 1

14

1s

;

lógico

.

Ti

Núm

3 4

7 8 Y

Entradas Salidas

12 13

16

Figura Figura del PLA.

al y por tanto, la entrada sera 1 en columna en el 4 la don-de la entrada es *. en de

que se efectúa la la de los enlaces (puntns de en un PLA se a cabo de a la de la El es por cara o campo En caso FPLA. con = el número de AND, enlaces en las enlaces las salidas.

Para el de la 23, el de igual 4(6 + = 16 de és-tos se conservan, lo que significa que 24 tienen que durante la programación de campo. Los PL.4 tienen más entradas, y que que se indicar. en el la figura 23. tipo 100, por ejemplo, incluye = 16, m = y = 48.)

Cuando un de de se para implemcntarse con un mera de la de número de AND). La

se proviene de una reducción en los de producción dc las (El de producción de un el mismo uno con M que para

En vez de eso, de una AND a un lado = m enla-ces; la principal fuente de ahorros es la sustancial a la de AND. Por otro la del

un significa que cada función primos. Los implicantes deben de que la

común a de las salida.

de (PAL)

Una ROM tiene gran de enlaces de puertas La de loa enlaces se efectúa

AN U. En un el numero de dc AND. se lleva a la representa a la

de conmutüciúnde una de productos a una suma de productos cm

o que todos de

al gran númeru com-las salidas las

ile corripuerta

ilo ks- *amación e y p 4s.)

:JTW ~ii~i

,a economía ipuertas. ras !II = ?n enla-

debido compucrtiih implicantes

iblc ellos

(27 compuer-

mímero nia ~i Fun- -oductos

cumhinarorio f 49

Tkrmino Enrradüs --

i 2 3 4 5 b 7 8 9 1 O i l l 2 1 2 3 4 5 b

25. Tabla prograiiiaciijn pard

tiiinierii términnq. de si510 las entrad,is rnisrnas ~ Q u 6 utra

n i b ciisos relativos PrOFrWtIar 6 ) prtyi-anix Estamos segurtis que respondc-

rá: exclusivamente lac; e5 ¿pero de hay de ü ~ ~ 7 1 -

quier func16n mismti númcro cornpuerbs nia i i dc enlonces

progrnmal.iiin de ANI). Eii circuitos rnultiplcs. ciiarido süljdas son nú-

mcir> niriyor térrtiinos pequeñci. Por AND que talch

pematientemente 1.1 número dejar lü programaci6n las entradai para 21 individuiil

circuir0 rcsul tante recibe ntirnbre Id~ica irrreqlu programud~) (PAL).'? PL4L estándar para número ejernplo, PAI,IóLa titnci un

mixiino dz 8 pmgramacidn PAL es siriiilar c~rrespondicnte

cori 25. Una KOhl riiquzriria 212 4096

embrirgci, suponer algunilis expresihn canónica sirmil hasta implicmtes, indicandrise dc ellos tigura 25.

tendrían mismu qiic siquellas PLA. embargii, cnlumnas salida fiarla ccgiia coinpiiertas

cada compiierta el compiiertns OR salida por

AND; tina cuairri coiiipuertas restantrs dcis compuei-tas cualqiiier problemii de primer expresitin

l 2 una niarci coinercial registrada AJ?ai~c.d Micro Uevices.

Diseño lógico

producto Salidas

Numero Función

Figura de un cjcmplo de PAL.

menor de El costo está en la necesidad programar no las salidas de las compuertas AND. sino tambitn a estar compuertas. posibilidad de programación existe allá de los dos a u) las salidas de las compuer-

e conexión) tas AND y tanto las entradas como las salidas? de

por mis- "programar entradas". Ésta una posihilidad. vale la pena'! En el caso la ROM, no necesidad programar las entradas debido que, para:

de n variables, existirá el (gran) de AND. De la mis-

16 de manera, pudiera fijarse el numero compuertas OR a la salida, sería posible evitar la de las salidas las Compuertasde

muchos con salidas aun las funciones de un se indican de variables de entrada. el número de producto en cada salida es3 =

ello es pequeño el número de compuertas llegan a cada compuerta OR. En un casos, fijar de compuertas OR y Únicamente

(El de de las compuertas AND diseño podría tener sentido en cuanto a la economía. El el de del que para Existen un de valores bajos de p. Por el

16 entradas y salidas.:es a Una tabla de para iin a la a un PLA. Un Caso seis salidas se ilustra en la figura con 12 variables de entrada =

de compuerta.; AND. Sin vamos a que en casos posibles, la dc

de productos puede reducirse 16 sólo uno en la Las entradas en la tabla el significado para el Sin pa-ra el PAL, las de las el fabricante el número de AND ya conectadas a OR.

de com- Eri caso presente, dos de las de son activadas cada una cuatro as compuertas a cada de las las activan ir e l AND. En diseño detenninado, el paso es obtener una

la con PAL es de

imylementación entrada se indicar1 caso de1 una cnunda I vanahle a p m -

c2 iio implicante, O aparece ~ompIemen:ntada, raya a p m e lo rengl6n figura 25. númcro fu~ible:

ii X 16 que númerri las misma.+ Por 10 corniui. er~iliargo, los PLh mas cornpiier-

por PAL, rihmrro enlaccs seria ntímero coniparable.

Ejercicio 13. Siiponga d a 10s entradas sigujeiite modo;

0 1 0 - 0 - - ] - - - -

¡,Cuáles soii términos producln correspondienres? * 1

EII capitulo dedicarj. puco mil; atencih in 10s considerar-j ahí descripcibn hardware diseños 16gicos prograrnab tes.

CAP~TULO

e1 capituio ;;e compuertah priiriitivas SSI. avanz6 prmeso diseiío mfis ctmplejos irnplementados uniddes

temas

birimio. *

acurco prupagado.

binario. * rewador dn compIemento

restador rri coiilpleincnto Multiplexor.

Entrada Imptementación Iúgico piupósito multipllexrires. Deinultiplexores.

entrada Lineas Decodi ticador. Decodificador n X 2" Iiueas.

dc Implernentación prop6sito general

caigo. Menioria sóln lecriira (ROM).

n X 2". intercwenión 2" X

ROM priigrarnable. de campo

apropiadade suma de productos. igual que en el caso de PLA. Las conexiones de en la tabla cvmo en el PAL: es si una

complementada en un un si y una si no en absoluto. Esto se ilustra para un en la El de enlaces de en este ejemplo es 2 12 = 384. Esto es 20% menor el de enlaces de un PLA PRCque tiene dimensiones. sin tienen tas AND y ello, para un el de comúnmente muchas veces supe-rior que el correspondiente a un PLA

qiie de renglones de en la figura 25 san del

1 1 1 - - 0 - - 1 1 - -

los

el 8 sc un de PLD. Igualmente se el uso de lenguajes de de en los utilizando dispositivos

RESUMEN Y REPASO DEL

En 3, Los diseños efectuaron con en circuitos Este ca-

pitulo el de hacia circuitos en MSI. Los incluidos fueron

Sumador Surnador completo. Sumador de Surnador de acarreo anticipado. Kestador Surnador y a dos. Sumador y a uno.

Entrada de datos. de selección.

de circuito de general con

Líneas de de datos. d e entrada de control.

de Decodificador árbol.

de circuitos lógicos de con decodificadores. Conversión de

de Decodificador de Arreglo de de m. Programación de una ROM.

de máscara ROM prograniable.

unexiones ible apare-

ie compuer-

supe-

l

;onsiderará

ca- :n

Diseno liigico

lijgico programable (PLD). (PLA).

(PAL).

L. cada lino suinadrir tiguri PI j r\c.ri-

exprecioiies iniemiedia. Obienga líigicas para lac siiira y Confirriie que estas fuiicioncs >urna acarreo ecua- cionrr ( L i dcl textu.

t. sumadar acai-reo bitc. eciiación (,7) tcxtu funcibn i que varíe resultantes C,, C1,

C, c4. IOgicii ricamo sc

3, 4 = y f i p l v o por mediii biiiario xp,x,. ir 4 bit5 coiiipuerta3 iiiiplementar operacidn, corrzspndiente. Derriiiestre formalrnencc la pnipagada P, acarrso

coiiio B, A i Bi, sutniidor tambikn de~iiosiración ~Cuh1 detinicilliti rs con

implementacihn? Disciie uri circuiio eii hurnad<ir/restador uno

rnusstrii 11.

Miirsrre esquem5iirio dual de de i i ~ i sutiiador

s 2'

7, sigiiieiiies fiinciones 8 1

8. Realice cada iiiia funciunes del niultiplsxor X

y el iiiíniero decdificador z3 lineaa.

rnultiplextir pnra imyleiiientar menur Cíimpuerias exlernas.

climo sumador MS[ de cuatru cdigci exceso

b. uiili~andri u11 líneas compucnüs AND.

decimiil decodificadores 2 a Jrneas mínimo coinpuems ititerconectadas.

no aparece : fusible en

un PLA

eces

siguiente

vos lógicos

SI. Este unidades

combinatorio 151

Dispositivo Arreglo lógico programado Lógica del arreglo programado

PROBLEMAS

a. Analice de los circuitos dc completo que se miiestran en la ba para la salida de cada compuerta

b. expresiones salidas del circuito acarreo. c. expresiones son equivalentes a las dc y en las

a. Diseñe un de anticipado de 4 En la del para la de acarreo, sea = O y deje j de O a 4. Escriba las expresiones para

Y b. Construya el diagrama para el anticipado de 4 bits cuyo diagrama esquemático

presenta en la figura 8.

Multiplique un numero binario de bits Y de un número de 3 bits X = Utilice dos sumadores y las que sean necesarias para esta

y dibuje el diagrama 4. que si variable para un suinador de anticipado se de-

fine A, + en lugar de @ la salida de la suma y el acarreo del se seguirán cal-culando de manera correcta. (De una informal.) tnejnr fines de

5. para la detección del desbordamiento el de complemento a que se en la figura

6. a. las conexiones en un diagrama de un rnultiplexor de cuatro entradas para realizar las funciones suma y acarreo completo.

b. Repita utilizando un decodificador de 3 líneas.

Realice cada una de las utilizando un multiplexor X

de las problema 7 utilizando la mitad de un dual de 4 1 mínimo de compuertas externas.

9. Repita el problema 7 utilizando un de 3 a 10. Utilice un dual de cuatro entradas cada uno de las siguientes pares de

fiiticiones con el número de

11. a. Muestre conectar un bita que sirva como un convertidor de BCD de f . Repita decodificador de 4 a 10 (BCD a decimal) y cuatro

12. Diseñe un decodificadur BCD a utilizando dos de 3. y un de AND

152 Iúgico digital

P1

aceptar8 binwos biti xlx,, y1y, Iris binarios z,z,z,z,- multiplicaci6n hinaria ~apítulo I

cunveguira (pusiblemente) expresiunes cada salida. ¿Cuántos

Diseiíe C ~ T C U ~ ~ O decodificiidor z4 cxtcmas.

14. de de

n n 2" estándar

~Cuáies ;Cuáles iHay uii CI

funci6n n n 2" líneas esle propbsi-

tanto pm- de1

Principios de diseño

Figura

13. Un circuito dos números de 2 e y emitirá productos como números de 4 bits (Si es necesario. revise la en el .)

a. El resultado se mediante un circuito multinivel con compuertas de dos entradas. Determine apropiadas para niveles de compuertas tiene cada salida?

b. un utilizando un de 4 a líneas con compuertas OR

Examine ediciones recientes libros datos de fabricantes.

a. ;Cuál es el valor de en los decodificadores de a líneas mis grandes'! b. Indique cuáles son los tamaños de las ROM. c. son algunas dimensiones representativas de un chip PLA? d. son algunas de las dimensiones representativas de un PAL? e. un sumador BCD en MSI sencillo?

15. Una de conmutación de variables se va a implementar mediante un decodificador de a seguido por una compuerta OR externa. La compuerta física que se dispone para

to tiene salida OR como NOR. (Es una compuerta ECL.) Por razones prácticas (para evitar blcmas factor de carga de entrada), seria mejor tratar de reducir el número de entradas a una compuerta externa.

Diseño IGgico conibinatorio

lo 1 .)

:nas :ornpuertas

~r dc ;te prrip6~i- evitar

.a&s

Dcscriba funci6n iitilizando física funcidn mayor que 2"-l 2"12.

siguiente

iitili~andi> núnizrii inininin

uti l i~ando do& dwriditicatlures C 4 lineas

a. Utilicc n 2" entr~das habilitaduras constmir (n 2" sin Mueske c6mri la'; \alida\.

E,iemplit'¡que decodificadores

u11 codificador octal binariii. Esie circuito salidns. ;,. S610 Ii 1 en cualquier rtiorntnto. dígilo cictal xk 1 .

crin\-ertidor dc de digitiis cúdigo 5 segnicntos ( 7 ) expliiror i ariw diferentes, suponiendo 5610 vilidas sc prc-

crimo eniridas.

iin diagrama circciro utilizatido diseno cornplcto x iiii uiiliza ciirnpuems

tircuitu discfiode (6ste constituina dz~ixlifica- dor parcial J

;Es posible estructura d w respuest.1.

iii. productua quc cornpucrtas ANO Lres entmd;is.

iv. producto bumas. , ,k~te e> I I I ~ \ r.c.onbiiiicii

de cúdigcl vhlidas, titriihitn pucdcn pala- hrah disenos anleriilrei d r rnunera

sírrihlu icorre~piincliznlr error).

ciitivertidor dicriar con ROM. ROM niaiio 2% 8. tahla (le prijgraniacinn núniero de enlaccs.

convertidor dc va 5 X cun pr,rogr~mwi6n pard implemcntar cl convcr-

tidvr cíKligo núrtiero

el prohlemii sc z4 x de pnigrarnacihn dihujc cliügraiiia

qiir. el circuitci se La ü inililcmentar iiiediante X curi 10 conipiirr- Miiestrr FI diayrama dc proprnrnxi6n kxto). C0inp.l-

con qukl los de implementacicín programacioii eii furiiia 25 del iexki.

ahrii-a quc el progi-a- maciún la foi-ma

circuiio combinatnrin ticnc ttzs entradas de salidd k d

ROM Id.. dimensiones pnsibtt.. Elabo- rc enlaceh. Disctii: numerii térinincis Blaborc dia- grünia niimero

I ,o\ d i ~ g r ~ m ü s en l i g u r ~ P24.

153

a. cómo implementar la la compuerta disponible si el número de minitérminos contenido en la es =

h. Ejemplifique con la función:

a. Diseñe un decodificador BCD a decimal el de compuertas AND de dos entradas.

b. Repita, de a y algunas compuestas AND de intercone-xión.

b.

dos decodificadores idénticas de a líneas con decodificador de + 1) a líneas habilitador.

con dos de 2 a 4 líneas. se obtienen

para un

Diseñe una de salidas es Diseñe un van a sentarán

de a

código posibilidades

es un con 8 entradas. x, y tres El k se representa mediante

decimales de un 2 de a siete que palabras de código

= Sr

a. b.

Dibuje Supoiiieiido

de diseño que

un discretas:

de decodificador de 5 f r .

i. Dibuje un para el suma de minitéminos. un

ii. Las compuertas A N D en el diseño precedente son de cinco entradas. usar la mis-ma pera con compuertas de entradas? Justifique su Efectúe un diseño mínimo de suma de usa 11 y 7 compuer-tas OR, cada una con no mis de Considere un diseño mínimo de de que el diseño mínimo de suma de productos?

v. Suponga ahora que, además de las palabras ocurrir inválidas. Modifique lo mejor de los que cada que haya

una palabra de código inválida, se exhiba el E a

El de código del problema 19 se va a una La disponible de ta-inás cercano es una de Construya la requerida. Especifique el

El código en el problema 19 se a implementar con un PLA. Se cuenta con un PLAnúmeros

de X 12 compuertas AND. Dibuje un diagrama de de que se desea. Especitique el de enlaces.

de dos a. Suponga que circuito del 13 va a implcmentar con una PROM de 4. Mues-

tre la tabla y un apropiado. b. Suponga ahora

de l a figura

un PLA de 4 4 tas AND. (en la forma dc la figura 23 del re el núinem de enlaces PROM. Construya la tahla de

la c. Suponga circuito se va a implementar mediante un PAL. Elabore la tabla de

cn de la figura 25 del texto

Se va a diseñar un que y seis salidas. La palabra a ser el cuadrado de la palabra de entrada.

n a 2 a. Diseñe el circuito utilizando una que tenga más pequeñas la tabla de verdad y especifique el número de

pro- h. cl circuito utilizando un PLA con el menor de producto el a una de programación y especifique el de enlace5

dc programación para dos PLA se muestran la

154 Prrncipios

5

6

8

10 I ;:

i i a B i v v I .:

1 1 1 I .f: f, S,

b)

P24

l a eiuaciunes cada PLA. sc redizar dimensirines

niíniero enlacca. Integre furiciones ¿Es así,

programacidn enlares. q u i .

tuquizrs. re$ ibr c6digos Uiilizando deccidificador 7" (para t i 16gica

Diseiíe 16gica errurcs c6digu currecci6n error de c6digo. ser:

de diseño lógico digital

1

2

3

4

7

9

por

25. (Si lo dc ti a

a. una

la

el capitulo 1 acerca de los de Hamming.) apropiada) y cualquier adicional: de corrección de para un de Hamming de

un

de sim-

f

Figura

a. Escriba de las salidas realizadas por Especifique el númerode enlaces. b. Las mismas funcione': van a con una ROM. Especifique las de esta mis-

ma y el de su tabla de programación. c. Lac mismas se van a realizar con un PAL. posible hacerlo de ese modo? Si es

elabore la tabla de y especifique el número de Si no es posible, explique

ple suponiendo 3 bits mensaje en cada palabra de Las salidas del circuito deberán

E, indicando que se ha detectado un error.

iero

les mis-

~odri? isible.

jn i im- e r :

Iógicu cvmhinatcirio 155

[V. indicando iiivilida (evideiitementc, IV 0 cuarido errur. o

MSG, cl menaiije liir cairis ce- y

Iogica correccidn siniplr deterrihn dc ermr doble (SEC-DET)) para

Hamming corrección cittendidri & todas lac piisiciiinrs meiisajc cadd pAabra

La< senales quc pane ti

cl curnpirlamiento figurü P2b. ds niultiples bits.)

arguiiieiiiri 2

B I -

suma

C = 1: cwmplemenln wunicnui I binario p r

micropriices.irlor (pp) salida trec sehales coiitml .en siguirtitc ningdn conociiiiienio pp para probleiii~.i

O 1 1 pp quiere In memoria I pp O pp dispohitivo entradalsalida I pp eccnbir de entradii/salilida

I pp

Disefir lógica iraniifimnar scñales cadii una

(MR)', (IOR)', (IOW)'

desee) cualquiera correrpondien- (1).

b. implementación transformaci6n

anticipacihn dr 4 birs cn Iü hgura P28u recilie genera&$ pm- unidaries similar. C. entruda de

pxpo. Co, C , acarreo ds la.; unidalizv 1 G' grupo.

ncnmo se propapaci6n

pwü implernentaci~n. Urilizando unidades antcrior >urnadores

P28h. para anticipacihn. y s~ l idas -en

Aw

Diseño

que la salida MSG es es ningún sólo un error simple, ha ocurrido).

una salida de 3 bits que conticnc transmitido corregido en de ni un error.

b. Diseñe la de de error y de un

código de de de errores mediante la suma un bit de paridad por (estoes, y paridad). Suponga 3 bits de mensaje en de código. de salida y sus significados serán las mismas cn la

26. Explique en palabras del diagrama de la (Las flechas abiertas represen-tan entradas y salidas

cuando: C = O : pasa cuando:

bit hit sumador

Figura P26

27. Un cado la

produce una tabla. (No se necesita

de de de

que tienen el significado indi-resolver este

el leer O 1 el quiere escribir rn la memoria 1 O e l quiere leer un de O O el quiere un dispositivo

1 x el no quiere ninguna de las operaciones anteriores

a. un circuito lógico utilizando un multiplexor adecuado y adicional mínima para estas tres en las siguientes cuatro señales, representando una ope-

ración:

(MW)',

Cuando se desee (o no se de las operaciones, el valor de la señal te sera O Diseñe una de multiplexor para efectuar la inversa.

de enlaces. de esta 28. La unidad de que se muestra variables y

pagadas de las O a la 3 constituyendo un grupo También recibe la aca-

Si es así. rreo a la unidad O del Calcule y C,, que son las salidas de O.

explique y 2, respectivamente. Calcule además las variables generada y propagada. y P, para todo el Las salidas de generan en paralelo, no en el modo de en cascada.

a. Obtenga ecuaciones todas las salidas, y muestre la b. de anticipación de 4 bits de tipo y de 4 bits del tipo que

de error se muestra en la figura dibuje el diagrama lógico un sumador de 48 bits utilizando un

ito deberán nivel de (Las flechas abiertas representan entradas de múltiples bits este caso, 4 bits, A, por ejemplo, representando un vector de 4 bits: A,, A,, A,.)

156 Principirir dc Ltiseñci lbgico digital

I

iie anticipacilin

dt. c bils

F28 1 Rcyita la parte h tiivelzs de anticipacirin, eri yut: 'as sdlidas C; y 1' dc uni-

d ~ l l r s de anti~ipariiin del iiivcl nlimentan G, P, de Id* unidridcc de ciiin Comparc iesliccto con diseñn 13 parte h

probleiiiü quc diseño dc teitador anticipaciáti P29). vector de hifs B !,'B,BLRIBo) resiari vccior 4 erit i~dd ~k prist~niu L> ea I scilo

siguiente n i i s 1 de esta E1 vectw I> de salida de In dire- rzticia, C, la dcl. quc >e Ilcva. C P variables genrradii

cumplei;i.

expreliún o muestrc implernentacicin. Coiiio eii pi-rihleina 28, eri.irira mis Je uca manera rlc variahle ptcipapiida. Propor-

eSBs dcfinicicines coinpare las difertnciax uu iii.pleincntación. Sdpringa quc ie va zrectux resta dr: bin. tin, Les piisiblc ~tiliaar ~nidüdes dz anticipaciiiii dc 4 bith. dcl tipo detcribt' P I priiblema r n CI de ruma.

resradorer anticipncihn 4 birs dcl ripri &u r t i l i zandu ~ c i n d o r e q de t i po del;c:ito eit crte problcrna, y tarnhten irnidides Jz anrici- picion restador anticipdción hits.

3U. Un ~(diricadiii de entradas (figura P7n1 entr~dai I ( 7 . . 01. 1 lógrcr; zu.ilquicra esrah Iirird> la presencia dc ~olicitud de coriespnndicn~e

cuanto cie,rtrrn hervicio. priclridad rada decde l n mi\ el hasta In rnA5 baja p u n cl SL,ísolic.itud I ii 3010 ha! al menos critie ciciiv ziitr~das 1.

habilitadal es 1 . cridific,ridor idcn¿ifica snlisitud la mas alta como direccirrn A(O 7) . iiiiipune esth prodiir c tina de dirccciijn el codilicador nn hdbiIitado (EH = prriciucc cero.; salidaeri

unidad

Figura

c. utilizando dos los las primer las entradas y anticipa-

de segundo nivel. a la vclocidnd el dr

29. Este tiene ver con el un de de 4 bits (figura El 4 se del de bits A . La si y

si la unidad baja pide un unidad. 4 bits es la y es salida y son y propagadas de la unidad

Figura P29

a. Proporcione un2 para cada salida b. el definir la

cione y c. a múltiples Con este

que se en 28 contexto la con de de definido aquí? Justifique respuesta.

d. 3 bits del de 4 bits adecuadas, diseñe un de de 24

prioridad dc 8 tiene ocho solicitadas: Un en de dcnnta una la fuente

en a La alta para 7 O. La salida local) es y si una solicitud las Si EH (entrada el la que tiene prioridad y pe-ncra salida su de 3 bita en ... Si solicitud activa. sa-lida cero. Si está l} , de A . EH

' uni- de anticipa-

'29). vec- 5 I 5610

difs-

7iir

1 sunia, ita.

les de atitici-

:7 0). respondiente

:nvadas 1. 18s gc-

sa- ida E1 I

Diseño combinatoriu

I s611i e1 coriificador esti (EH y eiitrr entrddac I.

+L SH coditicador (le

siiiiplifique. Ciiuetk coditicador de cudifisadores prioridad X hils

descrihi estc Iligica una configurxion las coiiio equivalenie< rcñales

variable. gelirrada relalivas al codificador di entradas. problema 19. dos exl~resiones

r x o l a "me,jnrV. ¿Esto rrquirrz liigica nerada ii estas sc sa l id~s codific~diir pncirid~d entradas dcscriro aqul? Ulilifiindu anticip,aciGn clr: 4 bits diseoc i tiiplementación cidn psrü uii prii>ridüd de compare el

/). Supong.~ dr de entradas dt. de~huhilituririríia.

\t./. scfiales las d consideründo las deshahilit~ción equivaleiite dc ~.eiinlcs de

I!n decuditlcador .;ist< scgmcntos sehales litnpieza", B1 30, n supri- niir los priiiierns irquicrdx exliibi- dores Cuando B1 1 , entrada 0, tcidns las salidas csiri

digilo seri Cuandu B1 cs tiabrá eliminaciíin, si110 qiie eri ese cahci BO hcnal limyie-la el dígitu. Eii i a figiir,~ Ir l d iagr~rn~i .

Figura

F'ropaganda expresioiir~ pard la5 i ~ l i d a s de biii cada i i igiio~ las y fraccicinariah.

significati~u elirniiiadu, parie enitird del nú- iiizni Considerandri Ir!\ ticiiipos rrspiicsb implemcntaciíiii mediante repetici6n

b dehe iet embirgci. pedagfigicoh, implznictitación anticipac~riii dcl cxliibidor, dígito estlihle~ca

nia! rir rapide7 cn di: en E1 BC)

de las

El si y

a de la le la unidad

unidades de la

... Un 1

aja para el O. Si

alta y duce una

en A.

lógico 157

(salida habilitada) es si y si habilitado = 1) no hay solicitud las ocho

pi-ioridd Figura P30

a. Obtenga expresiones para cada salida y h. un dc prioridad 48 entradas utilizando de de

dei tipo en problema y adicional mínima. Use repetida. C. Considerando señales habilitadoras, E H y SH. los dc lar de aca-

rrco, obtenga expresiones para las y propagada de prioridad ocho Como en el proporcione para la varia-ble propagada \: la adicional para calcular las variables ge-

y propagada, consiguen de las del de de ocho

d. unidades de adecuadas. utia de anticipa-codificador de 48 entradas y su velocidad con diseño dc la

parir e. q u e el codificndor prioridad ocho tiene señales El y

SI, en d e las de habiliiacián EH y SH. Repica partes c y seña-les de cottio el acarreo.

31. BCD a tiene "de y para ayudar O a la para exhibidores de enteros y los Últimos O a la derecha para

de fracciones. es si el dígito de es deben ser 0; es. el climinado. O. no es una de para siguiente P3 se iiiuestra uii

P31

a. BO, a y f. b. Diseñe un exhibidor 8 uno con cuatro para partes enteras

El digito entero menos nunca debe ser incluso si la es O.

c. lentos de hiitiinna, la en la parte adecuada. Sin pot propósitos suponga que desea dise-ñar una con de manera que cada se con el estado eliminación o el de no eliminación. Al considerar y

1% hincipiiia diseiiii Lúgicr! digital

coinn seiiales propi~rcione expresicineg lús vanabieh generada prupdgiidü dc decodificarlor.

Stiponga quc. en de 10s patiltas BI BO. e[ decndific:ulor

DBO "no" e l hlanco). esso considere ésrtih seiialcs üI.arreri repit.~ pdnc

Dernucctre tiirrnriIniec.tz quc >i variable prepagda Pipara tI su~nador x cornii 11 Sritileana RI Iiigar rxclu~ira, s i i m y ;i:arren yuma-

Jor se <t.guirh caIciiIando de Tarnbitn ufrez~a un4 itilrirmah. ,CuAl finiciiin firies dr implementaciiiri?

33+ seizctur daios de cuairo e~iuadas datos, -O7... DI) eritratlss de scleccii)n. S~S,,

sa!ida 7 la5 enindas dains que sr selercjr?na mediante la- enti-adnc seieccrdn. Ik iiicido, :. = D, cii:indii F ~ s ~ , = 1

diagrama ANU-OR d;l selecirir datcis. h. 0 1 1 conhistc en clac cornpiirrla< XOR. :I XORI st.ñalcs y Lri%

XOR2 XORI y terccra señal ette c i r ~ u i ~ o <u \nlida térniinix dc -4. R C

entradis cic y r le dakw ci i tkrminiis R y r de 135 ?al-tes B Ins rnisniai, hay rnai clec-

;i6nin, mu&strclu~

sumdor unJ ROM otra lógica necesaria), rtinsiderandri s610 sc cntri~ia palabra+ BCD lrgalc.;

miiestre e~quemiitico. h. Lic\~rilia tabla prograniacióti iluitrela nienos parcialniente.)

número

de

de acarreo. para y es-

te e d. lugar y ti ne patillas DBI (entrada "no"

cn blanco) y (salida En este como de y la c.

32. la anticipado define suma de A, y en de su OR las salidas de la el del

manera correcta. demostración .l-es mejor para

Un de 4 bits tiene dc y dos La es una de de de tal O.

a. D i b u j e un de o circuito Lac entradas son dos A B.

entradas U son la salida de una C. Dibuje y escriba en y

c. Elija las selección las entradas la parte a cn dc A,

manera que loa circuitos en A y tendrán salidas. Si de una todas.

34. a. Diseñe un BCD utilizando (y cualquier que usan corno las dimensiones de la ROM y

un diagrama la e (al

c. Especifique cl de enlaces.

igadl

ritrada "no" S

inc dcl surna-

11. ;,Cuál

B C elec-

;onsiderando

de circuitos secuenciales

cunlqiiiri- determinado siila precisainente ese E ~ t o iriiplica:

coiripuertas reslinnden lar; rnundas reiardo, Icis entre eiitradas sucesivns

Jr compuertis. jiintci eiitradas

Existeii situaciorizs. embargo, salida iio clz cntradas presriites sino t~rnbiiri eslado llegan esas tado cualquicr Iijstoria 1'1s eniradas

iin niecanismti alt?iucenui. informaci6n transmitida pcit eniradas pasadas. Este capítulo [rata alm~ccnan twdas pasadas sca enti-ada pasdda

BASICOS almxenainiento intorrnacihn relació~i eiiiradm pühadas mernorizacibii

enti-das presentareiiios celdiis (Iliirnadas

inte~onexicin tnenioria, ver sitiiiiciones dr enrradas pasadas.

circrrirn disitul s~cueac,icii .rus ~aIid(15 tw c ~ i u l q u i ~ r d~~er/~i i i iodt / ~ o r i Ji in-

ciorie~ L!C tus ~ntru~1u.~- ~ A I C I - I ; ~ . ~ ri.r triiimenro conau las secucrrrru.r df ~ n i r u l l ~ o pu.,~,llll.Y. '

Crin niodrlos eii 1 .

dos tipos combinatoria circuir0 secuencial. provenicinics denominadas yrinicri.iris. Tanibiin entradas

cundarius ericiientra <irciiito llegada preseiiies. etitradas secundarias retroalinientan dcsdc Am-

I ' IJna vririación carii expticsrá 211 e1 capíIu1o

de es-

de acarreo

como la o

de-

Componentes

A, y de de una

de la ROM y

Las salidas en tiempo dependen de las entradas en tiempo, no de la historia dc las entradas pasadas.

Que las en el circuito a sin o Que intervalos de tiempo son tan largos comparados con el tiempo respuesta de las de modo que las respuestas de salida para un con-

de pasadas haya ya ocurrido antes de que se produzca la siguiente entrada.

sin en las que una depende únicamente las del del circuito en el momento en que entradas. El es-

del circuito en tiempo dado. a su vez, depende de la de pasa-das. Esto quiere decir que debe haber para la

la secuencia de de los dispositivos que en--ya una simple o una secuencia de ellas.

1 DEFINICIONES Y CONCEPTOS

El de en con implica la de dichas pasadas. En este capitulo varios circuitos específicos que sirven como a menudo celdas primitivas) para el almacenamiento de una entrada pa-sada simple. La de estas celdas de junto con los circuitos combinatorios. puede tener que con donde una salida depende de la entrada presente y una cadena finita de Esta explicación da origen a la siguiente definición:

Un es s i momento tanto en de

esta liase. es posible construir de un circuito secuencial, como se indica la figura

Hay de entradas al bloque de lógica del Hay en-tradas del mundo externo, existen .se-

que describen la condición (o estado) en el cual se el a la de las entradas Estas se la memoria.

de cstc genera) se 7.

160 Priticipiris dc diseño 16gicii digital

m eiitreda\ sdiCLí~

primarias externyb Iiigica I

entradas ciimbinaliiria saJiiiit?i dt: la iiictiiuiia

salida5 de In

1. circuiio secuencial. u ) Mridelc dr Meall. M d e l i i dr. Miure.

hos se prucesarr i~icdiante Iógicii combinatoria. ~náquinu Meuly. liay dus salidas de 16gica cnnihinalnria: calidas

salidas iiueva iriformaciijn que 1s rnerrioria. me- pnr infonr,aciiiii

alinaceiiada. Jz inrirrulin rctroal cntr~idas .s~r!rndtirrlir

16gica prriceso de mndificaciijn dc lvs rrat!enidusde de EI nonilire

escrirura en proceso curiiu uiiii salidíi inf(irmaci6n nctualmen- alnincenada cn mernoriz- sc Ilamii Icr:iui.u de nnieinoriu.

klealy yue niuesira la, del exterinr enrradüs reirurilirnrtiraciiiri dc mctiioria.

eiiibargii, rio entr:id?s VPZ entradas errernai, prnvncui carnbius dzspuis

Iii he cotijuiiiu dz salidrir; memoria enhidas retrnalimcntaciiin 16gica comhinator:a.

mrulelo de circuito estas cüracterísticas Ih conrxe como múquinu Moort,. cqitulos aainbcis niadelos.

de tempcirizacirin soti conmutaciún. riabilidad pl tieinpn dc Ilegiida entrndah como retardo dz tiempo inhi'renle

cnnipuertas, quiz5 r e d t e diticil cl lo una pasada 10 qiie Conici qlie valor dgun tieni-

Dcspuds dz mardo dc prnpagscirín, 1ü cambio terminalrs calida. cunsiguienfe, cambiar5 cl contenido

Iu cam- l;il vez ucasione modificución <:alida. panir camhio irii-

cial en la cdrnbio en sdlida de cntrada perido dc: inehtabilidad, circuito pidriii

fallar respucsta confiahlc 3 crinfusiiin cnntenidns c u ~ - (Existir6 .~eñol espurin.)

Un rndrodo zorníin siiperar prnhlerna radicaen una forina yei.iúclicas &iiorniii~do r ~ l o j . como la figiira

mcniiria

rnenioria

Figura Modelos de un b)

conjuntos de entradas Eri el modelo conocido co-mo de tipos de del bloque hacia el exterior y que representan se almacena en La mona incorpora la nueva información, generada las últimas entradas, a la pre-viamente Las salidas se imentan como a la combinatoria.

El la unidad memoria rrcibc de menioria. El inverso-adquirir la

te una unidad de En el modela de se en la figura las salidas externas dependen tanto

de las entradas mundo como de las de la Hay, sin circuitos digitüles en los cuales la salida depende de manera directa de las

externas. En de eso. las en la menioria, de cual emiten salidas externas desde ella. Como en la máquina de Mealy. otro

de la se convierte en de para la El un secuencia1 de se ilustra en la figura se

de En subsecucnrec abordaremos Las dificultades inherentes en los circuitos de Con \-a-

tanto en de las en el a las seguir rastro a que es entrada y a es una presente. ejemplo. suponga iina entrada variable cambia su en po. cierto respuesta a este se percibirá tanto en la entrada a la memoria como en las de Por de memoria. Puesto que hay retroalimentación hacia la entrada e n ambos modelos este biri una adicional en la A del tiempo del

entrada y el final la ocurre un periodo inestabilidad. Si un cambio adicional en la primaria ocurre durante este el

en dar una debido la en los de la menioria do arribó la segunda entrada. una

para este introducir señal adicional en la de un tren de rindas de pulso se muestra e n

>nocid» co- alidas hacia ~ n a . niz-

actualmen-

endrn .a meiiioria.

irnbinatoiia.

va- I

lantci

ns cam- ~ ~ ~ n i h i o ini-

;i crinibio

:mona cuan-

iicional

Cumponcntes cir citcuitos secuenciales

/" nai:io , , i c > n r nancu f i n i o de ascenso 1 1 odc desenso 1 j 1

desacribadn

peri6dico. b )

2a. reloj se oscilador, general dc de la 1

deshabilitada esta ausente; este

m8s que ucti~,luio.' reloj

se i i i icio activaci6n flanco tambiCn flanco

rrloi. varios con

habilitadores intercnnectiido 10s sínciana.

circiiito secuencia1 síncrono, partes del ir- cuito

dr lógica posit i~a, diría

Iógicii igualec estos

cuadrada tina

esudo mh E I es

perccpcion dr. Ia du- racidn correspandiznte intervaio

1s

flancos. frecuenciu roma

apnipialla si~tema alio" utilizad[. lur pulsus ini- ciarian iransiciilin

161

del pulso

activado

La

nombre de

tanto

irecta de las

ón. Con inherente a

á en la el contenido

este

un

en la

Figura 2. a) Un tren de pulsos Un pulso de reloj "realista"

(Esta señal de genera mediante lo que se conoce como por lo cristal de cuarzo.) La parte memoria del circuito en figura se construye de modo tal que está durante el tiempo que el pulso de reloj la actividad en el circui-to se produce sólo en la presencia del pulso de reloj. S i es suficientemente estrecho, es im-probable que ocurra de un cambio de entrada durante el tiempo en el pulso de reloj está

En realidad, en muchos circuitos, el inicio del pulso de (el flanco de ascenso) ha-bilitará al circuito se trata de la llamada activación por flanco, que se describirá en la última sec- ción. Ninguna actividad subsecuente producirá en el circuito, no importa cuál sea el ancha del pulso de reloj, hasta el del siguiente pulso de reloj. (La por pue-de hacerse mediante el de descenso del pulso de reloj.) El tipo de circuito que acaba de describirse se conoce como circuito secuencia1 con Es posible interconectar circui-tos secuenciales reloj, aunque seria muy confuso si fueran diferentes los relojes que habili-tan a los circuitos, respectivos. Si todos los relojes en un circuito de este tipo son iguales, entonces la actividad en todos circuitos ocurrirá de manera El resultado recibe el nombre de debido a que todas las

están sincronizadas por el mismo reloj del sistema. Un periodo de la forma de onda del reloj incluye un intervalo tiempo en el que el pulso

del reloj es 1 ("alto" en alguno "activo en nivel alto") y otro intervalo de tiempo cuando éste es O ("baju" en positiva). Si son dos intervalos, la señal es una onda cuadrada. (Resulta difícil concebir una onda como secuencia de pul-sos.) Si el intervalo alto es mucho más corto que el intervalo bajo, la señal corresponde a un tren de pulsos que se hacen positivos. Por otro lado, si el intervalo de tiempo en alto es mu-cho largo que intervalo bajo, la señal un tren de pulsos que se hacen negativos. (Para tener una lo anterior, antes de continuar. dibuje una forma de onda en la que

del intervalo bajo sea 10 veces la al alto y viceversa.) Los rasgos importantes de señal de reloj son los siguientes:

Ciclo de trabajo. Frecuencia de reloj. La pendiente de los Estabilidad de la y la de onda.

La figura 2 es para el "activo en aquí. para el sistema "activo en bajo", con una negativa.

162 de disefio Ihgico digital

El cicio trlilliujo reloj relri cuadrada, igual 0.5: comíin ciclri

0.01 ( 1 %,). p~rticularinente importatite. temporización tu- &a eri uri rcloj basa lu reloj. rapide7

operacirines Ins opei-aciones compuiíidora ccinsiderdn frecuencias urde11 I MHz (un millón

5 MHz. micriiprocesadores día altas corriu 600 MHz.

Las caracteristicas la senil de drpendzn Jr: oscilador. &as 16gica sobre

debcn oscilidor. Eii siluación idcal, I;idos de reluj üurrienian disminuycn cn

Sir1 Idos de b) dr ~ l c u11 valnr

él cn trapezoidales rectatigulares, figurü 2b. rn8s peridieiiks cqquinas tnn-

como lo son Ignorarenias curvatura en

J Estinie 2a.

trabajo 1 % que frectiericia rs 10 MHz. ~ C u h t o nanuscgundos'? Supwga

~Cuáii- nanusegundos relo,;? ;Cuántos centimetros ancho

capitulii, niímero circiiitos s i r r ~ n coino irlwnentiis memutia, enipezando ni& simplr. jus-

tificard n qiie los carecen. naturale~a de

tambikn dispositivris.

aprenda lo característjcas con cl mis srandes.

Si

FLIP-FLOPS

secuenci~l r s el informacióii presente rcsultüdri dis-

positivv biesrahle, iina lhriipara, pul ejzinpln, cstará

infomacir5n que la luz este actii,adu drsactivada, la posicihn m h

electrlinicos ,flip-j%ps. varias ~iuiedades ellosis, íi t i l

3a, inversores dr acriplamiento intercrinexión compleja figura 3u puc-

conio Ia figura 3b. ("Dzuenrolie" confirmelo.) Éste ur i ejeiiiplii

Principios

de es la fracción del periodo de en el que la señal de es alta. En el ca-so de una onda el ciclo de trabajo es a es un de trabajo menor que La frecueiicia es Puesto que la de

la actividad circuito con si: cn ocurrencia de un pulso de la con la cual el circuito efectúa sus depende de la frecuencia. En de

se bajas las del de de operaciones por segundo); es común el valor de a 50 Los de hoy presentan frecuencia de reloj tan

dos últimas de reloj la calidad y el diseño del Aunque son importantes, los diseñadores de n o tienen control este ti-

po de características; aceptar lo que proporcionan los diseñadores del una los del pulso y un tiempo nu-

lo. embargo, la vida real se diferencia de la ideal en dos formas: a) los aumentan y caen en un tiempo distinto cero, y las pendientes los lados no cambian cero a dis-tinto de (o viceversa) un tiempo cero; b) da lugar a pulsos que son en vez de

como en la De manera realista, las de las to de ascenso de descenso del pulso de reloj cambian de modo gradual, por que las "es-quinas" curvas. (Véase la figura 22 del capítulo 2.) esta el reloj y otras señales en la explicación que sigue.

Ejercicio a. el valor aproximado del ciclo de trabajo en la figura b. Suponga que el ciclo de de un tren de pulsos es y su

dura un periodo en que un periodo ocupa 4 cm sobre un eje horizontal; dibuje a escala un tren de pulsos de estas características. to dura en el pulso de mide el del pul-so de reloj'? +

En este se presenta un considerable de que de celdas de con el Cada nuevo circuito que se introduzca se

señalando las deficiencias del anterior e indicando cómo el nueva circuito lo mejora tiene una característica útil de la anteriores Por la este material, el capítulo es bastante descriptivo, y encontraremos un poco de matemáticas y análisis. El propósito aquí no es facultar10 para que sc embarque en el diseño de tales sino ayu-darlo para que suficiente de sus y las use facilidad en diseño de sistemas

2 CERROJOS Y

Una de las necesidades en un circuito almacenamiento de en me-moria respecto a la condición del circuito como de entradas pasadas. Un

que puede encontrarse en una de dos condiciones estables, puede almacenar un bit de información. Un interruptor de cn cualquiera de dos posiciones. La relativa a o está contenida en

del interruptor. En circuitos digitales, los elementos comunes de memoria son dispositivos conocidos como Consideraremos de cada uiia en ciertas circunstancias.

El tema se presentara utilizando el circuito de la figura el cual muestra 2 cruzado. Advierta que la de apariencia en la

de volverse a dibujar en el circuito anterior y La entrada de cada inversor es la salida del otro, sin ninguna entrada externa. es

Cerrojos

ca- menor

6n

:ione~ :raciones resentan

os- ehte ti-

:mpu nu- an caen

dis- ;n iinas tan-

"es-

icia :upa

iCuBn-

nentos jus-

aterial, 18lisis.

me- 5. dis- ilmacenar :ra

soii ;

mores :a 3a pue- melo.) -i

secuenciales

0) 6)

4. Discño b ) esqucmitico.

digital disposilivo hiestable. Para nfirmxihn. Q 3ri u11 1. qiie esta

salida .r = tanibién = 1 .

ahora siguiente t m a : supongü x I = = 1. como s r supiisri.)

Q 1 . ahí biestuble. entrada externa, conio

3c. salidas es complenientn

circuitci biestable figura 3c tiene la difícil

valor retroalimentacihn alina-

de memoria

inversores..' 4u

de 3c rz:roalimentaci6n

combinatorios que encurritra h. retroali- rnentacihn, de

estublecimiento restablecimientr)

Nn halin'a inversores se usiirii lógica bajo la Irigica me-/.- clada; vCaw tl capiruln 2

En el jo

de to-a rapidez

de

io del re

y valor

vez de

e las el reloj y

es 10 4 cm

S.

o del pul-*

de ca se mejora o

el El

sino ayu-diseño de

in en Un

de dos itenida en noria de ellos.

de

La ejemplo

Componentes de circuitos 163

Figura 3. Un circuito de inversores biestable.

Figura de un cerrojo SR. a )Con NAND. Símbolo

de un confirmar esta suponga que la salida supe-rior en la figura tieiie valor lógico Puesto es la entrada para el inversor de abajo, el último tendrá la O. Pero x es la entrada al inversor superior, lo que confirma la salida supuesta Q

(Efectúe usted la que = y confirme que Q = x' = 0, verifi-cando que x (x'j' De tal modo. la salida de este circuito puede permane-cer estable en cualesquiera de los valores = O o Q = De proviene la terminología El valor que la salida toma en realidad depende de una posible se muestra en la figura Cada una de estas dos de inversor el de la otra.

Cerrojos SR

El en la dos fuentes de datos para la entrada al primer inversor: la entrada externa y retroalimentación desde la salida del segundo inversor. Resulta es-cribir un nuevo en el circuito debido a que la se diseña para manteiiei- el valor existente. La retroalimentación y la entrada externa pelean por determinar el valor cenado en el elemento memoria. La figura 4a muestra el diseño de un elemento de que recibe el nombre de cerrojo SR. El diseño recurre a dos compuertas NAND precedidas por

(Analice en un ejercicio otro diseño con dos compuertas NOR.) Lo que ocurre en este circuito sin los inversores. La ventaja del circuito de la figura com-

parado con el la figura es que las entradas externas pueden influir en el estado de la me-moria sin pelear con la en el circuito.

La característica novedosa, diferente de todo lo que usted ha visto en circuitos pero se en el circuito de la figura es el acoplamiento cruzado, o

la salida de cada compuerta hasta una entrada de otra compuerta. Las dos entradas externas (primarias) reciben el nombre de (S}y (Rj.

si negativa o si las entradas S y R fueran activas en nivel en

164

retroalimcntacion rctardo enfauzado.

suponemos cotnpuerta salidas 0.

dc celda ex- y

esquetnático.

físicas siinpleinente re- prcseniiiciones grhficas operacion h(wleana

interconexi6n sea

por acriplamientr, retardn conipuertas redibujando la

ncra figura va-

nios -romo una s61o en rsw párrufrl- 5b; liu:

thnca. cifreceria eiitrada

marcada q (para salida 0) 56.

5b mostrara así,

1 iguiil la saIida

condicirin O terminología

referirA

vanos diseño lúgicii y advierta ponen literale$ Q' dentro quc rcprcxnta iQuC picnsa ustcd dc propiedad una litcral Q' scguirla burbiija'?

Principios de diseño lógico digital

Figura 5. Cerrojo SR con y

Con base en la experiencia relativa a dispositivos de acoplamiento cruzado de la figura 3, que cada salida de NAND es el complemento de la otra. Estas se

designan universalmente Sin embargo, cuando se realizan conexiones externas de una salida de memoria a otros dispositivos, es posible dar otras designaciones a estas variables

temas. A menudo las usaremos con este fin, incluso cuando expliquemos una celda de memo-ria simple. En la figura 4h se muestra un diagrama La burbuja en la salida inferior implica que esta señal es el complemento de la denominada Q. Si se muestra la burbuja, en rea-lidad no es necesario proporcionar cualquier otra indicación, tal como la Q' que se muestra en la figura 4h. Se podría incluso mal interpretar esto como una doble negación."

Se suponen reales las compuertas que se muestran en la figura 4, no de la NAND. En un principio podría pürecer sorpresi-

vo que una mera de un par de compuertas pueda conducir a otra cosa que no un circuito estrictamente combinatorio. La respuesta radica a) en la retroalimentación proporcionada

el cruzado, y b) en el de las señales al recorrer las reales. Es posible subrayar la característica de retroalimentación el cerrojo de ma-que se indica en la 5a. A pesar de que existe un retardo de propagación a través de cada compuerta física real, a suponer pur el momento digresión que todos los retar-

dos del circuito de la figura 5a se agrupan en un lugar, como se indica en la figura compuertas en el último circuito se consideran ideales y, por tanto, responden de manera instan-

Un modelo con tales características para tratar los retardos de propagación de compuertas resultados bastante precisos. El efecto de un canibio en la S o R se percibe de

inmediato en la salida distinguirla de la final, en la figura No es has-ta después de un retardo, sin embargo, que este evento llega a Q y se retroülimenta a la entrada.

En explicaciones subsecuentes, el bloque de retardo en la figura no se de ma-nera explícita. Todas las compuertas se considerarán físicas y reales; la presencia de retardo de propagación en cualquier compuerta se supondrá implícitamente.

Donde exista diferencia, el análisis tomará en cuenta este retardo. Cuando el cerrojo SR no esta excitado (esto es, tanto S como R son iguales a O). éste se comporta como un dispositivo biestable, capaz de mantener la salida Q en o en O de manera indefinida, de niodo que los inversores de acoplamiento cruzado de figura 3. Cambiar la del cerrojo requiere que la señal de entrada S o R se vuelva 1. La del cerrojo, indicando si la salida es o 1 , se denomina su estado. (Esta se extenderá después a circuitos que contienen cualquier número de elementos de almacenamiento: el estado del circuito se a la colec-ción de valores dc salida de todos los dispositivos de almacenamiento de memoria.)

Consulte libros de que algunos de ellos las y del rectángulo al dispositivo. la dc utilizar y con una

secuenciales

figui-ii 3, .se

: ujia arjable~ ex- 1 memo-

rea- .uestra

ilemenle re- sorpresi-

ie oporcionada

io 13 ma-

,ica real. va- Icis rrtar-

5b: merd instan- coinpuertas

e 5. has- i

irari ma- id

:mojo i dispmitivo

modii -ojo requiere

es

r i colec- l . )

o n o 0 0 1

1 0 0 I 0 1

1 1 0 1 1 0 1 I l l l i

( a ) (6 ) Tabla de Irancicihn püta

esta (Q 1 , Q 00 (anibiis qiiz rl cerrvlo

pernianecerá e n c ~ e n t r e . ~

Suponga cerrojo eii siis cstados Q Q estlicio Despuds eiitradas y10 cambian dr

luzgo correspondjeiite propagacicin compuertas dzhe transiciiin neccsnriamcnte deno- ~srtldo s i g ~ i r n t e . tienipo medinnrc tn. cl en

r , i+, . ertados

Sitas usarcmos necesitümos t r a b a j ~ Iti quc aerP cerrtio

cornbiriücion estado prereritc. Varnos crin estado jii-e\eii- @ = y 41. ejer~icio 2 dehe haberlo quc cs posible esta

crimbin:i~hi6n de prcscnic.) Sul-iiinganios convicrtc iu CS, l i ~ entriidü

compueria I pasa curisecuenciii, Q l . En ambas siin 1 ; así 0' Puestri

trualiinentacióii u.;ted 1 . e+ enirada pasado ri

cerrqio esrahlecido.

iiiisirio proccw que para deirrminw estado Q+ cuando O i '1 p : ~ i r 00. La rcspueita da en

rrahla m;rrsi~,i¿ln sr niiicstm 6a. irnientras salidd ha ri-ünsformado firmamos reestablecido.

1 I anómalo. situacicjn, de qiic Q como Q' cotivertirian iun iii-

AclcinSs, jcuil sería cunsecuenciii si SR \~ibsecuenternente 00?

Advicria 4uc' 13 niiiiici6n SR dr las mi radas .5' 5ino sólo rnanera ( Ir ideiirificñr la stcu¿r i~ ia UU. E\ra prictica p u d e r e d t a r reducirtrno~ cririiu- riujn sienipre colivcnga rnoctrar dt: manerii cipcraciiin 1á manera ukual: S.K.

la S salidas

salida

de lida inferior iuja, en

en la

:er no sea un

as reales. de

los gura las

percibe de No es

la entrada. de

de retardo

SR no

al que

a salida O ue contienen

a la

Coinponentes de circuitos 165

o 1

1 0 0 Y 1 0 1 O

x x

Figura 6. cl cerrojo SR.

Ejercicio 2. Uno a la vez, suponga que el cerrojo en cada uno de los dos estados =

= O). En cada estado, considere entradas SR = entradas O) y confirme SR en cualquier estado en el cual se

que el se encuentra uno de dos = O o = 1. llamado el presente. de esto las S R en una nueva combinnsión va-

lores; de un retardo al retardo de a través de las físicas, haber una a un nuevo (pero no diferente) estado, niinado Si el presente se indica tiempo la ocurrencia de una transición se marca como La correspondiente secuencia de se indicará me-diante una de las siguientes notaciones:

La última de es la niás simple, y la con frecuencia. Lo que ahora es

quicr de entradas y cualquier te O SR = 00 en la figura (El

entradas y estado S cambia en 1.

Una de las entradas de caco entradas de la compuerta 2

el estado siguiente del SK para cual-a iniciar el

convencido de ahora que SR se en 10; es-

a ser 0: en se vuelve este que se vuelve O. que ésta es la re-

para la compuerta 1, debe determinar si afecta la salida de la compuerta (No lo hace.) Por consiguiente. el estado siguiente es = 1. La S ha la salida. Afirmamos que e1 se ha

Ejercicio 3. Sigue el acaba de describirse el siguiente SR se convierte en del valor precedente de se la de-

nominada de que en la figura Advierta que cuando R = l S = O ) la se en O; que el cerrojo se ha

El caso SR = es En esta cada una las dos compuertas NAND tie-ne una entrada es O. Resultaría que tanto se en 1, resultado consistente! la pasa dc 1 1 a

no pretende ser la AND y R. que es una sencilla de valores que sigue. esto es. confusa: la

que explícita la AND de

166 de disc~io Logicu digml r 7. Diseiio de coniprrcrra NOR del ~ e r r ~ j i i Sh'

Las rntrndas cada compuerta serían 1 J . sdidas se. har'an incoiisisrencja. Przro, más entradas yurliri.irn

misnio tiempo. jni~irobahlc que. rrtardiis de )as crimpuer- tüs .sean cxactamcntc iina iie alcmzaríri priniero el 0.b Debido retroali- meniacibn. la convertiria 1 . dgiinas

Q = ij 0, incerticlunibrequr inaceptable. conscuen- cia, combinrici~n SR = I tolerane.

prisiblt: climinar conclici6n = 11 inipoiiiendoe1 rquenrniento 16gico S=H 0. Puesto qiie ,TR = 1 2 no w u ~ r . 111-1 rius preocup;rtrias lo la salita para contbi- nacijn Ck3 enfradas tipci, coriio eri figura G. consiguiente, ecriacióii tm-

cornpleu pwd SR obtznido n iabla h 6il

tCr!nfirrne escribieridri sunia rnitiitt;rminos. incluyerido vaIorcs reduciesidvla Algehra briolearia i,Ld notaci8n SR = (2) implica manen

inambigua booleana, yuxtapmición y R?} Examinarnos ahora transicijn úu puriio vista

Cuando = 1 ti K 1 , ~ i o arnbuc, estado O 1 indepen- rlient~mente Ilrl e.i-lado prrdsente. Estri sólo estado prespnte. pam estas partjcu1art.s. circuito

compcirta 1 cornhinatiirio tamhikii quc ln conihinacidn = si~uiente estado

eciado prescntc. Toda ecta infnrmacih tr~nsicicines sz ambigüedad tabla transiciiin la 6b. l

Ejercicio 4. LTna esiudiante Ifigicii digjral, advertir que e; djseñci del cerrojo ctilize compuerias rcquicre inveworei en enirddas, iiene idw: ¿Qué siicederia 9

las ciirnpuertsl; N.%ND siisiiiuyeraii compuertas NOR, siii iiivcr>i)rr.s? Construyi e; diagrama 1i Elabore una transicibii esrc la

C~rnparmdo triblah, ~rriifirnrc diseño también cerrojo ,TR. 1 temporizacidn cerrojos con I

diseñii figiira 4a incliiyc r ~ l u j . inclusi6n de relnj independiente podríi! ocasioriai- quc 10s camhiris de en

dr iiriiriera simultjnea. Elln pndria todas uansicirms cstado efrctiiaran manera confiable, ullda dtrhc.1- i l~i i i cnln

Idos dos cornpilrrtar parccx cslv canpitjcndo 11 "cririiendo" coptra dz otra pura cllds kiidrii meni I . Piir raz,iín. concyíe cuiiio una condicibn rle r.nrrerri. asunto analizari .:M

iIiiiqur dctnlla en eci capítiilii 7 .

Principios

R Figura

para por consiguiente, ambas O. otra importante. si las incluso cambiar exactamente al puesto que es los propagación de dos

iguales. las salidas a la la salida de otra compuerta se entonces en Asi, en

circunstancias 1 y en otras, = una resulta En la de entrada 1 no puede Es la SR de que =

va a de que sera una de este se indica la Por la de

sición el cerrojo partir de la transición en la Figura es:

este resultado una de irrelevan-tes, y utilizando O en de

la AND y no una de S la tabla de de la figura desde un de diferente.

ya sea S = pero el siguiente toma el valor o es. el estado siguiente depende de las entradas. no del

Esto significa que. combinaciones de entrada el se como

Sin embargo, advierta para SR 00. el depen-de del en las presenta sin er l a de reducida de figura

de al SR que NAND las la .siguiente

se por pero los de figura 7. tabla de para circuito similar a la de fi-

gura 6. las dos que este produce un

Problemas de y SR reloj

El del cerrojo SR de la no un La un como una entrada todos estado un circuito se lleva-ran a cabo resultar también en que las d~

se de sin la incertidumbre de la que se

una en ver cual de p i -una salida esta seeste c a ~ Este se

Zxactamente compuer-

retroali-

consecuen-

S-R = 0. i cotnbi- ción tran- ara 6a

irrelevan-

;ta 1 indupen-

radas. : S ,

stado depe11-

sucedena ;'? Consimyó

ti- errojo 4

oj como iito Ileva- nsi~iqiries :scfibió

:Ilas tciidrd pri- analizrirb

r Ctiiiipotientes secuznciales

Figurs y

8a u11 c ~ ~ . m ? j o relni cunipuertas La5 dos compiicnüs nonitrrc dr conapuertas r-on-

tml. señal entradas giiia. ILi C nu inilucncia

crrrojri R cs 1 , parie, compcirtamienio del rtduce del cerrojti tigura 4a.

traiisicion mueqira Pc.

Ejercicio

tabla transici6n 13 figura Sc, mapa de cuatro C dos dr dlas , hs mara %erán

(Cornpletc verificarl(i ~itilizandu cl

niapa, obtenga una exyresidn

C = expresi5n respuzsra 5 Q+ esto el nllevo cq e1 mismt, es1:ido Sietripre

rclrj permanezca ni) niiiguna t ransirih Q+ rcduce sigiiiente cerrojo (S). cornti scr.

sera traiisprirente C r futurd, exprrribn Q+ cl 5

ae

figiira 8h prcscntü de hluques, para cerrojo reloj cambia indetcrmiiiación pdra condicihn

R =

se harían O,

os 3 la en algunas

i

que uiia

de es:

es .a de manera

diferente. o

no del el circuito

ihigüedad en

R que utiliza si

a la de la SR.

una se

de en la

e con

de circuitos 167

8. Un cerrojo SR con reloj su tabla de transición

En la figura se muestra el diseño de SR con utilizando NAND. a la izquierda del cerrojo reciben el de

La de reloj es una de las dos a cada compuerta Cuando señal de re-loj e5 O, las entradas S y R tienen en el estado @. En este caso, el circuito es equivalente a uii con S = = O. (Compruébelo.) Cuando la señal de reloj por otra

el circuito se al SR de la Confirme la ta-bla de que se en la figura

5

s. Utilizando la de de construya un variables con y como y SR como las otras das. entradas en el los estados siguientes. su propio mapa antes de niapa ter-minado que se indica en la respuesta.)

b. A partir del mínima para el estado siguiente.

Respuesta

Advierta que para O, la para en la para el ejercicio se reduce a = Q; nos indica que estado que el presente. y cuando el en O, ocurrirá de estado. Para C = 1 , por otro lado se a la expresión del estado para el SR en debe Se dice que el cerrojo cuando = 1, debido a qiie las salidas responden a cam-bios ti las entradas. Para referencia la correspondiente a en ejercicio

da a coniinuación.

En la se un símbolo, o diagrama el SR con reloj. Observe que la presencia del no la de la salida la S = l .

diseno digital

0)

ambas 1

sena más 9a muestra niodi- ficado

retroalimenta panir dos eiiti-adas ccinio

JQ' 2stas zcuaci6n

Q+ 'Q C(JQ')+ Q(KQ) ' CQ CJQ'

= t- ií'Q I

uso de R KQ S'R JKQQ- modo, sntis- manera condicidn scan simiiltáneamente evidentc [pie reloj sfncronos,

estos us,m como r n tales ci~cuitos.~

JK problenias tempurización proliibicicjn ua prohiemai tem- poriznción. ocurreiicio de ehtado

ianto J K 1 aciierclo 8c, tran<icihn

Q+ y por c,arnbia Despuds nuevo e k -

retroalimeiita pequeiio e1 pul.io presenic,

truisición transicirin. conritiuati qiie el pulsu reloj serh dependiendu

111.1 tjenipo dcl utro cjemplo remera. eri cüsti una posiblc tcilcrar dc tipo

' embarp. esios control ) otros secuencides Gen aiiicnnu> cc capfiuln

168 Principios de lógico

Figura 9. Cerrojo J K .

Cerrojo JK

La operación adecuada del cerrojo SR requiere que entradas no sean en forma simultá-nea. Esto constituye un dolor de cabeza y provoca problemas prácticos. Un cambio de diseño que supera esta dificultad que bienvenido. En la figura se un diseño

utilizando dos compuertas AND cuyas salidas desempeñan el papel de S y R. Una de las dos entradas a cada una de estas compuertas AND se a de las salidas del ce-rrojo SR. Las otras (externas) se marcan, respectivamente, J y K. Las expre-siones para S y R son S = y R = KQ. (Confírmelo.) La inserción de en (3) produce la

de transición.

= C + = + + K'Q

JQ' por C =

El Iris expresiones S = JQ'y = conduce a = = O:de este se face de automática la de que S y R nunca l .

Es el cerrojo SR con no tiene ventaja sobre el J K en circuitos por lo que se rara vez dispositivos de memoria

Cerrojo maestro-esclavo

El cerrojo con reloj supera algunos de los de y la Con-entradas simultáneamente altas en el cerrojo SR, aunque permanecen otros de

Es cierto que la de un pulso de reloj inicia una trandcióti sobre la baw de las señales J y K presentes en ese tiempo. Suponga que como son cuando llega un pulso de reloj. De con (3) o la tabla de transición de la figura la es = Q , ello el estado. de que se termina la transición, el do se a las entradas de las compuertas de control.

Si el retardo en eate proceso es relativamente y de reloj sigue ocurrirá una adicional de acuerdo crin la iabla de Este proceso hasta de se haga O. La salida del cerrojo, por tanto, incierta.

ancho del pulso de reloj relativo al de propagación a través cerrojo. Éste es de una condición de este carrera para vencer al reloj. No es

una incertidumbre este en el estado final.

Sin encuentran aplicación cn sistemas de circuitos que no como explicara en el 7.

,

m3 siniuld-

¡seno m d i -

ce- Las expre-

i

se

s síncronos.

ibición miis tem- :stado I n

esta-

ue presentc, i

Iepcndiendu Éstc cs ouci

poxihlr

Poner J

*

-1

Y' K

U

¿C(ímo estc prohlenia? evitar alguria transiciiin d

disetios esta funcion; prcscnia 21 de lii 10'1.

maestru-escluvn. (IIamaJa el esclavo) reloj ccin maeftro). rs

diseño qiie 10P. rnacwci es de 1i- salvo retroalimentaci6n cornpuerias cciritrol

dc y no desdc Esrudie lidvierla coniparacicín

reltij a1 bajo, deshabilitado reloj altoj. este nixstr i i n o

dcl e~clavo tiia triinsicirin qiir hay3 cidti iiiterualo. .41 reloj, saliclac dcl

maertra eii iiiisnia ~5[3d0. e1 cl piilso y

t;i ecuaciori valida para transicihn niaestro. puestu cnmbiando eI retroaiimcntiidu maestro, perma-

rizce inipr)rkar estado d final esclavri estado rraiisfiere jPare-

ternporización está iiecewrin, '11 (tal cl ciinteo). los

Ios cen-oios flip-tlops exteriios, cabo presenta 106 entrada< 31

en 1

Y

o de diseño C

Una de las idas del Poner en

produce la

Un diseño posible

do, satis- se puede resolver Lo que necesitamos, una vez. que u n pulso de reloj ha l. iniciado una transición, es de manera que la se complete hasta que pul-

so haya terminado. Existen varios que ejecutan u n o de ellos se en diagrama esquemático figura

Este circuito recibe el nombre de cerrojo La unidad a la derecha tiene una señal de invertida comparada la de la izquierda (denominada el

Esto es, cuando el reloj maestro es 1 el reloj esclavo O, y viceversa.

con- En el real se indica e n la figura el similar al diseño JK la

de gura 9, en que la en las dc del maestro se toma des-

sobre la salida del esclavo su propia salida. con cuidado este diagrama!

1 cuando sus características en con las del cerrojo JK. a transición Cuando la señal del de entrada cambia nivel el maestro qiieda

nuevo pero el esclavo se habilita (su pasa a Durante intervalo, la salida del cambia, aunque la salida efec una hacia cualquiera la sa-lida del maestro al principio de este final del intervalo bajo del las

continuará v el esclavo se encuentran el presente. Luego. cuando llega siguiente de reloj, el esclavo se deshabilita su salida no cambia.

(3) sigue siendo la de estado del Sin embargo, o es que no está la salida del esclavo, estado presente. al

fijo, sin cuanto haya reloj en el nivel alto. Al del pulso de reloj, se habilita el y el del maestro (el estado siguiente) se al esclavo. ce ser que el problema de resuelto!

En ocasiones es principio de una operación como fijar esta-dos iniciales de y cn el circuito con ayuda de medios Un meca-nismo para llevarlo a se en la figura en la forma de dos directas

16gicti digilal

maehtri) esclavu

Cerr~jci maestrti-e5clavo.

esclavu n 0). permite cpie simi~ltáneo.~

Q, dcl pdra entradas puesta 1 (3)

maestro-es~.laro

figuw JK maestro-esclavo.1U enrradns de reloj las

control de! ssclavo preccdente las coiiipuei-tas no

C = 1 Qt ,,,,,,, ,,,,,[,,,. c.iinsecuencia, cornporta

la circuito. tas K tiei-iipo. rcloj

uria transiciiin mae\trti paia cl tstado K este tiempo. cscl;ivi>

eso priipagación salida valor.

piilsu transici6n y terminación), cerrujo activa

Desaforiunrilianicnte, con cl crrrujci maestro-esclavti cuiincio puedc reloj.

clinibicl evte exprri- rrzentarú transiciiin. flanci, filial t iel

ccrrdju quizh dcbe trmsiciún subsccucn-

tamprico tolernrse. soluci6n posible coniiste Io mis pcibible señal de

iina determinada).

"1 alguiius casiir. habiii:aciún destiabilitacion hacia Xeñales rcsta- blecimicnii, Y h<)rrado. Ln seflaleh entrantes invenirse prirnrrci Elici iiidicii

hurbiiln lz cntriida.

Q, 1 PS = CL = 1: Q, = PS = 0. operacirin p r a PS 1 , = I . 'O direios aquí pedapbgicas: p k -

c ~ i disríios di~poncn coniercialnienic

170 Principios de diseño

Figura 11. alternativo

desde el exterior (puesta a 1 y puesta anteriores a las entradas usuales. Nunca se estas entradas sean O de modo

Ejercicio6. Determine el estado esclavo las combinaciones de de a (PS) y puesta a O aparte de 00.

Un diseño alternativo

El diseño e n la 10 no es la única posibilidad; en la figura 1 1 se incluye otro para el cerro-jo En este circuito, se eliminan las invertidas para compuertas de en el circuito y se sustituyen por salidas de las

de control del maestro. Éste es el único cambio. Confirme que ocurre transición de estado en el esclavo cuando y que - Q Eti el circuito se

como un cerrojo maestro-esclavo. Advierta secuencia de eventos en el Los cambios de valores (niveles) lógicos

ocurren en líneas J y de tiempo en En el flanco inicial de un pulso de se ini-cia de estado. La salida del toma un valor apropiado pre-sente del esclavo y los valores J y en Nada ocurre a la salida del hasta el flanco final del pulso de reloj. Cuando sucede, después de un retardo de ade-cuado, la del esclavo adquiere su nuevo

Puesto que el de reloj activa la de estado completa (inicio decimos que este se por pulsos.

aún queda un problema J K activado por pulso. Aun la salida del esclavo no cambiar en la presencia del pulso de sí debe ocurrir un en la entrada J o K durante tiempo; la salida del maestro

otra Entonces, después del pulso de reloj, este valor sera en-viado al esclavo. Por tanto, la transición efectuada por el no sea la efectuada por el maestro luego del arriba del pulso de reloj-como ser-sino una te. Esta situación puede

Una eii reducir el ciclo de trabajo de la re-loj (el ancho del pulso de reloj para frecuencia La viabilidad de un cambio en

la y la se llevan a cabo al ir el valor negativo lar de tales casos estas externas deben se median-

te una a

= para O. O para = 1, CL normal = CL

que se presentan se incluyen por razones a menudo se producen consideraciones ricas reales diferentes que se

Junca

Cerro-

ansición rcuito

lhgicos ini-

tado pre- i hasrn :¡fin ade-

a~.iiv:ido

expe"- - en-

bsecuen-

re-

dr circuitcis \ecuenciales

K reducir& corrcspondiente. cudquier caso, para J k' deben mantenerse

cortipleto

Parámetros

Uiia prriblemas temporizacióti cütTera activacidn eleiiieiitus meinoria Fe activen s61o

por junco deJip-Jop. inforniacióln para transicion esiado K duranrr iiitervalo

iniciiil efectci caiiiliios afirmamos eiec toj hati otras flip-flnp n o

tran5paitncia salidas del üI

piilsti dos tirrnlin estciblrci~ni~nto

rerenrbiti. intervalos similwcs cn cl tirnipri de algún iniciacidn

iiempti reienciíin fin31 de! r eh j algiin ilr completadi).

operacidn K rl inicio tiempii

retenci6n. jniervalo más propio m8s fAcil durante iiitervalo.

activaciiin S< esquemiitico trihn- gulo. indir.ad(~r llrtiamic-u,

17. 1ü i t ~ t i v i ~ ~ i d n 12u; burbuja cn cl flanco finill. no

iiingun fljp-flop circuiins de

uti diseñu

(D)

(2) pdra opcraciiin S*R iniinera ia entraiiii nir-

diante maiiei-a R circuito enviida D rirrrri). Una

130. está qut il Visto mudo, esie

' ' tlip-?lop JK i i c t i v d u SN74 1. riene iin tiempo de establecimiento tienipo rerencivn ns. Los tiarnpof i n t a l e ~ estsblecimiento 4 retenciun psri Iw ciirtis flip-Bops tecnu- logia TTL ccimspunden tanibién 30 iis.

se

puesta a

el para las

as de las

se

)

oj se

el

de reloj, o será

uada por

ial de un inversor de que = S'. El resultado es un con una externaambio en

simple cn la cual S se marca ahora con la letra (representando versión simple se muestra en la figura El pulso de reloj actúa como una compuerta que, cuando en el estado alto, permite los datos en pasen hacia la salida. de este circuito

Componenies 171

Figura 12. Símbolo esquemático de un flip-flop activado por flanco.

J o durante este corto tiempo se de manera En evitar la incertidumbre en la salida, los valores de entrada y estables du-rante el intervalo del pulso de reloj.

de activación por pulso

solución a los anteriores de y es abandonar la por pulso en conjunto y diseñar de que mediante un flanco del pulso de reloj. Se dice que estos cleinentos serán activados y reciben el nombre

En un flip-flop activado por flaiico, una vez que se carga la necesaria la de (los valores presentes de J, y el estado), iiii de

tiempo en tomo a un flanco (ya sea u final), no tendrán cualesquiera adi-cionales; que estos sido bloqueados. En palabras. un exhibe en cualquier estado de reloj: las flip-flop responden estado de las entradas en un flanco de reloj.

En la figura 2h se muestra una forma realista pai-a un de reloj. (Observela dr tiuevo.) Se muestran intervalos de tiempo en el flanco inicial: El de y e l tiem-po de (Ocurren evidentemente flanco final.)

El establecimiento se extiende desde instante anterior a la del pulso de reloj hasta el inicio de este mismo. El de se extiende desde el del pulso hasta tiempo posterior luego que la caída de éste se ha Para la adecuada del flip-flop activado por flanco, los valores de las entradas J y de-ben permanecer estables desde del tiempo de establecimiento hasta e1 final del de Puesto que este es mucho curto que el ancho del pulso, resul-ta mucho asegurar que no ocurrirá ningún cambio en J o K este

La por flanco indica en un diagrama mediante un pequeño denominado ubicado en la terminal del reloj, como se ilustra en la Fi-

gura Si ocurre en el flanco inicial, el símbolo es el que se muestra en la figura la la figura 12b indica que la activación ocurre en Aunque se

dará aquí diagrama de circuito para un JK activado por flanco, existen este tipo de (su existencia se supone en lo que sigue y eii los problemas.) En lugar eso, expli-caremos activado por flanco para el tipo de flip-flop que se describirá a continuación."

Füp-flops de retardo

La condición que se requiere en la adecuada de un cerrojo SR, que = O siempre, puede conseguirse de automática si entrada R se obtiene de la S

Un caractensticu por flanco es el 1 1 Éste dc O y un de de 30 de en la

a alrededor dc

f digiml

U )

D.

D

de compuertrr. cl considera

D correspondienle renonibrando D

que correhponda D D tambikn puedc rr-

que JK contar s61o

7. 136. +

cerrqjo . lK. Esto quc K '

rnediarite e+ D renoinbra como cerrojo iipri U misrnos qiie cl J K . cmbargci, cs

necesario

D

temporización activacihn D, D

no afectüriin desceri- dente, 1ü

5

72 Principios de diseño lógico

Figura 13. Cerrojo

Figura 14. Diseño del flip-flop activado por flanco.

algunas veces se denomina cerrojo ("Cerrojo" debido a que reloj sc como una compuerta que deja pasar los datos a través de ella cuando se habilita.)

La ecuación de transición para el cerrojo puede obtenerse de la al cerrojo SR dejando a R = S ' y luego S como en (2).El resultado es

Lo que nos indica esta expresión es que el estado siguiente será cualquiera a la entrada durante el intervalo del pulso de reloj. (En consecuencia. indicar tardo.) O, mirando hacia atrás en el tiempo a partir del presente, cualquiera que sea el estado del cerrojo D en el tiempo del pulso de reloj presente, ése es el que correspondía a su entrada durante la aparición del pulso de reloj previo. Advierta que, mientras cada uno de los cerrojos SR y tienen dos entradas (excitaciones), sin el reloj, el cerrojo D tiene una.

Ejercicio Utilizando la ecuación de transición para el cerrojo SR, confirme la tabla de transi-ción dada en la Figura

Aunque el D se crea a partir del SR en la figura 13, es posible obtener el mismo com-portamiento si el cerrojo SR se sustituye por uno es, se fuerza a sea igual a J

un inversor. (Compruebe que = si J se U . )El tie-ne los problemas de temponznción cerrojo Sin un dispositivo simple y económico que encuentra aplicaciones cuando no es sincronizar todas las transiciones de cerrojo en un sistema.

Flip-flop activado por flanco

La solución que se mencionó para el problema de de cerrojos activados por pul-so es la por flanco. Esto es, en un flip-flop los cambios en el valor de entrada

el estado salvo en el flanco del pulso de reloj, ya sea éste el ascendente o el dependiendo del diseño. En figura 14 se presenta e1 diseño de un flip-flop D activado

por flanco. Las compuertas y 6 constituyen un cerrojo SR básico.

:

;ponda rc-

estüdo -adü duran- :errojos la.

transi-

pcir carr,i~la D

i el descrn- 11 activeido

Coiiiponsritcs s i ~ u i tos iecuenciales

11 /:fl r4 fs th 17 IH 19 l t o 1 1 1

Frirmas D

R este obienerse Jrl 1 4.

siguiztite:

seiial esta estado muestran que t~into R+ 0, independie,ntemente D. con (21, Q+ Q, rio ~ i i r r e r i

,S miiiitiene quc y+ J .

a'icicndc 3 de 3 qiie fiitron hecho. ,S+ i l y K+ Dr. Drspuis que ocurre

transiciijn, usii esi i ,~ v:ilort.b pxii p R (7) prvduce Q+ D DQ D. flaiicri del piilso dc rcloj (despds corivieiie eii cualquiein >ido D

ascendente.'* liiilsti [J.

ocurriri iiinguna tran>iciGn Qt Q. el

(después retardo) ser i >ea niuestrari fortiiaa posibles señal (D)

forriiü orida aalida que flip- itiicidltrieritz rstabltcido (0 = idealiziicihn reloj

figurd. (Teriga presrrite situacioti Tanto U criino en tlanco as- ceticlrtitc clrl rrinj ( 1 , ) . que. ya Q+ U ocurre transicicín.

siguirtitr pirrafo.) asceriderite ti,), @+ = D transicidn. siguien-

ie (r,), D vez por 1 0 ocurrir5 transicihn que 1 íi

(t5, tb, tg , t,,), e1 re1o.j iquk cambiar D so-

brc cl ;el "flanco"

lentri, por la reyueriniieiito pcr- manezca rieiiipo los

I'uncioiialnieiite, '*el de Li Li mantrnrr +u i ~ l i v diir.iiiit uii iiciiipo e\t~hlecimientri mis tiempri de reiencibn dlredrdiir del ll.incii dt a~-ciisi7.

de 173

Figura 15. de onda del flip-flop activado por flanco.

Las expresiones para las entradas S y para cerrojo pueden analizando el res-to circuito, consistente en las compuertas de la a la Analice el circuito para confirmar lo

Cuando la de reloj en el bajo (C = O), estas expresiones S como son de la entrada De acuerdo =

considera transiciones, e cualquiera que haya sido cl valor tenia: = Suponga ahora que el reloj 1: acuerdo con (6) y debido S y R ani-

bas O justo antes de ese = = de un retardo necesario pa-ra esta el de S cn = + =

Resumiendo, en el ascendente de un retardo apropiado), la salida del circuito se que haya la entrada en el momento del

a la flanco indicar Suponga ahora que finaliza el de reloj: C = Ya vimos que los valores de S y R se

del volverán O pero que no cn la salida: = No ocurrirá otro cam-bio adicional en la salida hasta flanco ascendente del siguiente pulso de reloj. La salida sub-

SR secuente de un cualquiera que el valor de entrada en ese tiempo. En la figura 15 se de onda para la de entrada y el reloj

(C) .También se indica la de de resulta, bajo la suposición de que el a de flop estaba 1). La no del pulso de se omite en

esta la atiterior.) Q son 1 el primer por lo que = = 1, no (Compruebe cada

punto en éste y en 21

En el siguiente flanco = O, y se produce una En el flanco ascendente es otra O. que no en la salida. Cuando

se aproxima t , , , Q = O y D = 1, de manera una transición hacia ocurre de nuevo en el an-co ascendente del pulso de reloj. En todos los tiempos precedentes cuando cambia cl valor de D

a,, está estable, por lo que no se producen transiciones en la salida. Como comentario final, pasaría si fuera a la entrada durante el intervalo

cual sube el pulso de reloj? La respuesta es. caos! Esto se debe a que el tiene una pendiente finita. No seria del todo claro qué valor tendría la entrada durante este "flanco" las pul-

lo que la salida sería incierta. Ésta es razón del de que la entrada: estable (sin cambio) durante un intervalo de qiie abarque tienipos de esta-

'' valor significa queeii el flaiico asceiidente" debe no menor que el tiempo de el

diseiio 16gico

a ) b ) C)

disefios "T'.

permitir D 1 t ,

comportamirti- tri como,fiip:fiop hiestuble (T).

fiip-flop se

terminales. 16n enwadas J K JK

entre reiinnibran La tabla kansición eii figuia Pai-a C ecuacióii

(cuando C l ) , n+ ; esio si cuando I: 1 , Q+ no hay

la T I es uii poco

Ejerckio flip-flap síncrono I Bc Q' K retroalimenta

drcuiio flip-tiop JK 9, terminales J K 1 lógico.) ecuacidn figura 1 ba tanto C O como para =

' mídificücidn del discñci figura 16a

16b. Las terniinales y K conectan de peru entrüdü T se liniitu en estc caso ser teinj. flip-tlop ttsultütite asino.nn(i. sir) reloj. ecuaci6n

se fija K 1 C eti (4) trsuludo 2s e1 tilismo T prirü t(da ocurrencia

srilidri alterna.

alterna síncrona.

l 3

174 Principios de digital

Figura 16. Diferentes para un flip-flop biestable

blecimiento y retención del flip-flop. En la figura 15, por ejemplo, no se puede el cam-bio en de O a cerca de si el aumento en el pulso de reloj no ha terminado.

Un dispositivo que sería útil en sistemas digitales es aquél cuya salida se alterne. Esto es, cuya salida se sustituya por su complemento siempre que haya una señal entrante. Un dispositivo de este tipo sería inherentemente de entrada simple. El dispositivo que presenta este

se conoce No hay necesidad de un diseño independiente debido a que un de este tipo ob-

tiene con facilidad a partir del flip-flop JK con ciertas conexiones en las En la figura se muestra un diseño posible. Las y de un flip-flop se conec-

tan sí y se T. de se obtiene sin dificultad a partir de la corres-pondiente al flip-flopJ K la 9. = 1, la de transición en (4) se reduce a:

Para T = 1 = = Q es. el nuevo estado es el complemento del estado an-terior. El estado se alterna. Pero T = O = entonces = Q; alternancia. Puesto que. en la presencia de un pulso de reloj, alternancia ocurre sólo cuando = y no cuando T= O, este circuito deficiente.

8. Otro diseño para un T se ilustra en la figura La señal J se re-troalimenta desde y se desde Q. (Recuerde que éste es un diagrama de blo-ques; en el de real de la figura esto equivale a conectar las y

a un Determine la de transición para este circuito y compárelo con el de la para = C 1 .

Respuesta

Una de la que supera la deficiencia se muestra en la figu-ra J se nuevo, ahora se dejan permanentemente en 1. La a un pulso y se introduce en la terminal del reloj en lugar del El es Para determinar la de transición,

J = = y = T el que (8). También en este caso, la alter-nancia ocurre cuando = 1, pero ahora éste es del pulso T. Esto es, cada vez que el pulso de entrada T pasa al estado alto, la se

Hemos considerado brevemente dos diseños de flip-flop T. Uno es síncrono pero no se al-terna en cada pulso de reloj; el otro se en cada pulso de entrada pero no es

Requen

La misma

Componenlet. secuenciales

cam-

;itivo rtarnien-

ob-

ciinec- ii

uce

itado an- ,rnancia. = l y n o

.1 re- blo-

n Figu- nle l. rn

-ansición, alter-

al- :rano.

flip-flop

esle tiianera siguiente. pariir dise- posible traiisición

ecuacibn mediante anhlisis panir combinlici6n

explicarfi capítiilo contxeii flip-fiop. cada dc

son taritci como ~lrducir tratisición

rcquiere uria I Qt O eciiaciiin transicicin (41, Q+ JQ' + I'*J 1-K' = de desea la Q 1 + Q+ 0,

Iris fligtlop

requeriniientos excitaciicin para las estan

excitadon

Transiciún Transicidn r~quzrida neceqaria?.

--

Q+ R J K

o 1 I O 0 1 x

Entradas requcrida necesarias

Q D

Q+ K ' Q h) Flip-flap JK

requei-ida iiecesarias --

Q 8' J

de circuitos 175

el

es, cuya dc

o se

e corres-

a:

J se 3 de nales J y n el de la

la en lugar

, la cada vez

no se

Requerimientos de excitación del

Las partes previas de capítulo pueden resumirse de la A de un ño dado de flip-flop, es determinar una tabla de de estados, o la equivalente

de transición, el del circuito. A de cualquiera de éstas, se pue-de determinar el estado siguiente para cada estado presente y cada de entradas.

En un diseño de circuito secuencial. el cual que en el 6, no se las excitaciones del En vez de eso, para diseño y cada combinación entradas, lo que se conoce el estado presente 21 estado siguiente. A partir de esta informa-ción, debemos los valores de excitación requeridos que se producirán en una determinada.

EJEMPLO 1

Suponga que se transición de Q = a = para un flip-flop JK. Si estos valores se insertan en la de el resultado será = K'Q o O = + = K'. Por lo que K 1. independientemente J. Esto es, si se transición = =

entradas requeridas del J K son K = 1, J = la que sea. ¤

Los de las otras transiciones pueden determinarse de mane-ra similar. resultados para los flip-flups que se considerando se ilustran en las tablas de de la figura 17.

Entradas Entradas requerida necesarias

e S e ni

o O O x O O x o 1

= J ' Q +

Transición Transición Entradas

-.

a+

disciio Iíigico digitiil

Rcgistro corrimientv

TON

C - ff

''4 J b'l

Control enirada registro corrirniento.

tlip-flops

disijnpuen ~ombinaiorio:

mrinoria. pasadas.

esla infurmacibn para producir salida

iinidades bAsica5 almacenariiieiiio inforinacirin Del compuenas Iijgicas terccinectarse rara mhs mult~plexores, decodificadores sumadores completos,

grupos registros. n e% n Li), coniliti. dehe común relqj,

respridrr reloj cle tudos pcir cendcntc descendente.

alrnxtniir bit5 dz informdcicin que transferencia inf(irmucihn it Lin registro conoce conio L,argo tkrrninos

Iü infcirmiic.icin ii todos tlip-tlop zti regiitro simultrinea p n 1-aleh) siniil'u. lla intormación fuera

ResultLin viLibles Paralelo-entraddpa~alelo-salida, Pxalelo-entriicIiUsene-salida (liste

pucdcn iriformación unidades bits. alto ilustrüti-

lo (2"

la fisura 18. Los flip- indicadiir Jinhmicu (iriángu-

enirnda rcloj

176 Principios dc

Figura 18. de hacia la derecha.

-

de reloj

Figura 19. de de de

Ejercicio 9. Utilizando las ecuaciones de transición apropiadas para cada uno de los con-siderados, confirme cada una de las tablas de requerimientos de excitación de la figura 17. *

3 REGISTROS

Las siguientes caractensticas un circuito secuencia1 de uno

La capacidad para almacenar. en información acerca del estado del circuito de-bido a entradas La utilización de iina en respuesta a nuevas en-

tradas.

Las para el de 1 bit de son flip-flops o cerrojos. mismo modo que las pueden in constituir unidades grandes como y así los flip-flops se

organizan en llamados Un registro de bits un conjunto de flip-flops (casi siempre del tipo todos con un reloj No sólo ser la señal de sino que todos los flip-flops deben al la misma manera: activados el Banco as-

o por el flanco Es posible ti pueda o no relacionarse. La de

se del registro. En conceptuales, es po-sible transferir los un de manera (en

o un bit a la vez (en serie). De modo puede trünsferirse hacia Registdel registro en paralelo o en forma serial. las cuatro combinaciones de carga y lectura: usted las demás).

Los registros se obtener en circiiitos MSI. La se procesa en de 2" (Cuanto más este número, tanto más rápido el procesamiento.) Con fines vos y facilidad de visualización en que sigue, se utilizarán registros con menos de 8 flip-flops.

Registro de corrimiento de carga en serie

El diagrama esquemático para un registro en serie de 4 bits se muestra en flops indicados son del tipo D, aunque también podrían ser JK. El lo) indica un flip-flop activado por flanco, y la burbuja sobre la terminal de dc

de-

lip-flr)ps 3flrips (casi loj,

flanco as-

sferencia iales, inea

s 5 demis). tinidades ir5 ilustrati-

(7"

tlip- ico (tnángu- a&¿

~irtuiios secuenciales

quicre f l ~ n c i i Vamos haccr v i i i i : ~ ~ cl diagrama.

ciid;i x transfiere flip-flop. seii tieriipu s r irnns-

fiere flip-tlop. de Ilip-flop. (¿.Funcionaría hubicra mis esta

SP COITCII con ahí registro corr.irnit,riru. dispoiiihle externamente ru eii caso

izquier~lrd. regibtro soli- du rn serie. emb:irgo. 51 s610 Q,)

externamente. es lambién regisuo de paraklo. posibilidadec, cnntrolar

utilizarh Lransferencia cada relcij, eii

hiiy temporización irnnsferencia Jütt)s.

s r iliistrii figura 19~1, enrrada control Debido qiie \e iiitroduce ü una

ccirrimicnto ce hribilitriri CON l. Eti alio uri ierior f- periodiis reloj. registro ope- rüi-ií se s61o reloj.

i i ~ i ~ curriiniento cambia CON extremo Iris

el esiado alto. e5quema es que Id lógica efectúa relrc.

cornpuerias c.cm [J. compucrta propagaci6n. tio sistenia

quizd L~lle todas síncrona riltanietiti: itideseable.

rnanera suprar dz sc 146. seiial

coi] También debe flanco pusterior misrnci zstü-

periridos pasar esta trans- método

continuaci6n.

1 diagrariia esquernitico en piiriilrlu, precenta

70. Se disetia dK mftodo control 5e antes. Obszrvarcmos caracteristicas

I .

principal sobre fuente reloj

Icis inventlr.

se ~ 0 1 1 seiial la setial travks

8

7 Componentes de 177

circuito

nuevas en-

. o cerrojos.

.ir unidades se

sino que el

de es po-

(en pa-:hacia fuera Registro de corrimiento de carga en paralelo

decir que la activación ocurre en el descendente del pulso de reloj. a observaciones luego de examinar

En flanco descendente del pulso de reloj, la entrada en la línea se a la sa-Iida del primer Cualquiera que la salida del primer flip-flop en ese

a la salida del segundo y manera similar, en una cadena hacia la derecha. haua el último este esquema si habido flip-flops en cadena?) Esto es, los datos cada pulso de reloj, de el nombre de Si la única salida la última a la derecha (o a la izquierda el de corrimiento eiitonces el registro recibe el nombre de de corrimieiito de

Sin cada salida de tlip-flop (cada Q, no está disponible para leerse Pste un salida en A menudo están disponibles ambas y se usan señales de control especificas para cuál de estas formas se en una aplicación particular.

En virtud de que la de datos ocurre con pulso dc el circuito de la figura 18 no control sobre la de la de Dicho control se puede conseguir en una de dos formas. Una posibilidad en la donde CON es la señal de del de corrimiento. a CON com-puerta AND con el reloj, Iris flip-flops en el registro de sólo cuando

= uti registro de k bits, CON debe pasar al estado justo después de flanco pos-del pulso de reloj y permanecer en el nivel alto durante de El

como describió antes en estos k periodos de Por tanto, palabra de k bits se transferirá al registro. La señal de control de

para = O en el de la palabra de k bits, deshabilitando dc ese modo flip-flops en registro hasta que la señal de control vuelva de nuevo al

La principal desventaja de este se con la señal de Puesto que las las cuales se efectúa lógica (una AND en este ca-so) tienen retardo de la señal de reloj llegará a todos los flip-flops en e! al mismo tiempo. Por consiguiente. el sistema al efectuar las funciones del sis-tema en forma -un resultado

Una simple de esta dificultad control de la entrada muestra en la figu-ra En vez de hacer pasar la de control por una compuerta AND con el reloj, la señal se hace pasar por una AND la entrada x. en este caso, CON pasar al estado alto justo después de un del pulso de reloj, permaneciendo en ese do alto durante k de reloj, y luego al estado bajo. De manera, sólo se ferirá una palabra dc k bits al registro de corrimiento. Este para el control de carga se ilustra a

de carga y

de

flip-

18. Los

de reloj

El de un registro de entrada en paralelo, salida se eti

la figura con flip-flops de activación por flanco y utiliza el de de carga que explicó algunas de sus estudiando el diagrama.

El pulso de reloj se aplica a cada uno de los flip-flops a través de un inversor, de manera tal que la activación se efectúa sobre el flanco final del pulso de reloj. El propósito

del inversor, sin embargo, cs proporcionar un reforzamiento de la señal, redu- ciendo de ese modo la carga la de reloj: el dos flip-flops, Únicamente al

2. El esquema de control de entrada en la figura 20 usa ta vez, para evitar carga de la fuente de control. la búfer.

no tendrá que accionar to-

cada de control. Es- se introduce a de un

Principicis digital

Registrii 4 hits cti

carya.

últiiiio. maticra cada éht;i debe esiar cipcrac.irín

necesariri iiiiuliir 13 esta efcziuando coritenidas se Iiigrn. cn

(¿Cual funcicín línea?]

JK. la etittacla de ccintrul 1, 1 , estos eslán D 3 K Cuando L sin

K coniccuencia, transicionrs flip-flop. cnirad:is 1, se

siinultanea en 10s flip-tlops rl flnricu de Inj. entrad3 CLR iambikn srn 1 el contml dc Tiid:is del flip-flop cstaii exLernamente, dc registru

enirada paralelo, rcgisirot; aquí hith.

Evidentemente, realizürliis Far;i inás bi ts uii níimero mayor flnps. El ~iúmero flip-flops diftrencia que 16(2" bits -?12(2~) ri 2" ti 10s exponen ayiii.

este registros cihticnen MSI. Ida miisstrn siiir-

entrada piiralelo, 8 hii\ utili~niido etitrada

Conversión paralelo-serie

todos de est6n resiille esta cain, por ejemplo, datos

serialmente ~ 3 1 1 ~ 1 de comunicaciiin línea.

178 de diseño lógico

Figura 20. de cargado paralelo can control de

3. Por existe una entrada de BORRAR (CLR) operada de independiente que se aplica a Rip-flop en el registro; en alto eri la normal del registro. Sin embargo. cuando es función que se y bo-rrar los del registro, ello forma asíncrona, fijando CLR = 0.

es la del búfer en esta

Aunque los flip-flops son cuando en de carga es = re utilizando como flip-flopc debido que en ese caso = J'.(Compruébelo.) = O. embargo, J = = O; en no ocurrirán de Las cargan de manera correspondientes en final del pulso re-

siempre y cuando la sea 1 en ese tiempo y carga. las salidas disponibles manera que éste es un

de en salida en paralelo. Por simplicidad, los que se muestran son de 4

es posible agregando de flip-de es la Única entre los registros procesan

para un valor superior de - y más simples que se La totalidad de tipo de se en CI figura 21 un

bolo esquemático para un registro de salida paralelo, de flip-flops D y CLR.

Aunque los bits una palabra quizá disponibles al mismo tiempo, tal vez deseable convertir información en la forma serie. Esie es el si los se van a transmitir a otra localidad por un de una sola

OS

ia línea.

179

00 Qo

Síinbolo bits.

h PR

'' J P R Q "2

J

4 -4 4 4

I - K ~ ~ ~ O KCLR K C I . R CI,R " Y ? ? P A 1

cnrrimiento

I""',"c S C ~ C

dcrcloj jl y2 y3 y4+-

( sb

1 I 1 1 7 O 1 1 O 0 0 1 1

salida i fin, pucda cargarsc paralelo. pcisibi-

lidad 22. de flip- JK, tlip-flops K, ./;-.

1 travCs l .

cn entrada .) K a1 ( 1 ) .

Eslo cada salida flip-tlop asincrónjcrtmente,

l.

Componentes de circuitos secuenciales

CLR

Figura 21. para un registro de 8

A A o - J Q PR Q

1 2 3 4

A A

CLR hit 1 hit 2 hit 3 bit 4

Figura 22. Registro de de 4 bits para la conversión paralelo-serie.

Pulso

1 de entrada)(palabra de entrada) se están o

2 (lsb de salida) 3 4 o 0 0

Figura 23. Conversión de datospalabra de paralelo-serie.

Con este se necesita que un registro de corrimiento en Una se presenta en la figura El registro de corrimiento 4 bits está conformado por

flops aunque éstos actúan como D, pues = Cada flip-flop tiene también tertnitiales asíncronas BORRAR O PONER A O (CLR) y PRESTABLECER O PONER A (PR).

Los datos entran al registro a de las terminales PRESTABLECER (No se indican las unidades de control de carga cada PRESTABLECER A 1 Las entradas J y primer flip-flop a la izquierda se fijan de manera permanente en los estados bajo (O) y alto respectivamente. garantiza que después de pulso de reloj, la del primer pasará al estado bajo. A menos que los estados del flip-flop se fijen este valor bajo se propagará hacia la derecha y, luego de tres pulsos de reloj más, todos los flip-flops se bo-rrarán. En un tiempo determinado por la entrada de control de carga, el registro se carga a través de las terminales PRESTABLECER Asola

1Rfi diseño Iijgico digital

regisirti de

2 1 ~r l iq ccrado paralelas

palabra transniitir cs I pulso IR cntrada las terniinales 1 , y to~los dc

c.;irgan nianera registro. rrsiiltado \e e1 rengl6n tabla 1 csili deshahilitadü. ~iulsn

contenidtis rzgistro derecha, 17.qiiiei-Jii, Iiis i.englones sucesivns tabla. Iri úlrima

deqdc cl flip-tlop mis 13 dei.cch;i, cste registro dc paralelo-cr-rie la

disporizri di13 binarios (que i e proce- sarin ~nediante sumadcir Los nlinieros convertirse forma scrial

scrialzs rii sumador.

Registros

rcgi stru secciones anteiicir derec h:~. m-riniiento i~quierda. c q a tienc iinprii 1:inlzs. %e-

ría viilor incliiso regictro con1 esiiis tiyi) registro

prcseiitri esqiiernático rrgictrn tipo terininales lectiirii así ctiniri cniradas rn fe-

i~quierdo crirrimienlo prtiplisito decodificador exaerrio es corrrrin crintrolar direccióii r l

la5 este circuiio Iü

O y I piieden hariii direcciiin relcij, e i prisible gran tiúmerti Ilcvar cca-

ho disenos el capítiilri ri dc c ' i n

iador niódulo aciirrdci siguienti: cridigo. (¿En éste iin c6digo distancia unii:irrdaJ)

denoininün y2 coi1 J., reprcscntando m& estado i.,xly = 000, hit luepo u11 bii I

hacia despuzs uii liigicos que consiniyen forma quz figura 75n.

Principios de

de 4 bits

validas de

Figura 24. Registro universal

Suponga que la qiie se va a 101. En un di: reloj determinado, de control de carga habilita PRESTABLECER A los bits la pa-

labra se de simultáriea en el El indica en pritner de la en la figura 23. PRESTABLECEH A ahora En cada de re-loj sucesivo, los del se corren hacia la dejando O a la ~ o -mo se muestra en de la La salida. que aparece en columna, se toma a el primer bit menos significativo.

Otra aplicacióti de tipo de conversión es siguieiite: supon-ga que se números sumará)en forma paralela. pero que se

un en serie. pueden en la y aplicarse como entradas el

universales

Cada tipo de descrito en las es (corrimiento a la a la en paralelo. lectura en paralelo) aplicaciones El que

de un mayor es un que bina algunas de todas características. un de universal.

En la figura 24 se el diagrama para u n de 4 bits de este Hay cuatro para la carga en paralelo y la cn paralelo, n e de corrimiento y derecho. El del producir los bits que se y la en la cual se efectuará corrimiento.

Una de aplicaciones de tipo de es qiie corresponde a un contador. Puesto qiie los bits correrse cualquier en el pulso de ge-nerar un de códigos diferentrc de longitud variable. Los problemas para a

tales se exponen en 6. Para ilustrar, suponga que se va utilizar un registro universal 3 bits para diseñar un de 3 de con el de

Suponga qiie las variables de estado se y, , y,, el bit signi-ficativo. Empezando con el un 1 se corre hacia la izquierda,

la derecha, bit O hacia la izquierda. Los mapas para las datos se van a correr a la izquierda y a la derecha se en la se indica cn la

RESUME

y .?. En presente

binario que valor inrnedraiainenle aiiteriijr, entoncrc : , z , \O. vairir presents precedente, entonces r,:, 01. e! inismo, z l t 2 00.

el di~grama:. temyurización pa:a lus cwos.

palehral: cinco qiir llegan a iínea sean nirr.%es eri cíulipo 7 rlc eiii- bargo, miquina sfncrciiin sOlo ;untido x r re2ibe rl

bit v sumpletadñ vilida aídigo dc Las hit< soti cirnseciilivas; ci?mo utid p~l;ibra 5 biis complet~. d e k cstar pala

rcin,~iriiya iiti di:igrama dc cstadct.. ( Sugcrc,nchid: ;, h ~uinios cstadui Jistiriti,i piiede hacer transiciiiii ~ ü d a cntraate primero?)

C<ins tn iy~ esudos. una asignacihn dr. esiadr?~ conKrruya taMa transicicin.

iisri dr tiip-finps D, obteiiga expresiories para las funciones cacilíiciúii ha lid:^. Con\tniya diagra t t~~~q temporizaci6n

t:nn rnhquina secuencia1 sii icron~ ticne tina x línea de iülida I . pelen- de máquin~ rcciba un binariri línca dri rneiio.r ~igiiif i~ativo, y quc indiquc z su divisibiIidad S . Estu

;(t) x ( r ) x(O) S. Coiis- trdya rnbla estados rnáquina cstas caracteristi~xs

misiiios. b. hi dctectar divihibilidad dcinde p criiis-

tarite conocida. Iírnirr siipzririr térnitins de { i nece-sarios cn miquina.

se recibe mus Rcpirii h huponienclo \e recibe primerri cl

La figurii mueskra csquemliticu contador siiicrcino múdiilo 10 estados srin 0-9 La\ Qj-Qu represeiitan ccinteci. rhhabilitar coi~teo") 1, mtonccs

incremeiita a1 c i~ i i i~ .n i c ri:ado eii de reliij que sigue. cnho retiztiz cuiictili prc- 1 el conteo pmhletria diseñar dz mlidulo 1016eticadenwdo conjunio vs-

mikiulo 10. afirma 1üb enrradas CH loc h nl0dulci I O anhlogas acdrren dr sumadores cuinpletos suinnd~ir miiltibit C I ~

crinstcuencia, i14 pohihlz utilidilr de acarreo anlicipado mntador rnrídu- 1 0 ' ~ .

e~prcsiones dr generxibn y propagavifin rnildulo Srponga se anticipacihn I U tipu-

capitulci 4, G,-G, C, salida< rzr,. Iltiliz~ndo &ctas ioe ~unm dores mMulcr IIi (y y n a citra 16g~a) c m atiticipación rn6dulo 10''.

contadur dz rn6dulo !OL6 sustituyendo ias rn ia

para b corpuertas

Discñc u11 coiirndur Liiriiil<u de iriiÍdrilo 2 (2 bils) urilizandri flip-flap cnnl.dur efecrua :a cucncia 00 O1 10 La máquitia tambitn Iinca quc emite I en cwnia 1 1.

diagrama remporización

del número es menor su las salidas son = Si el es niayor que el valor = Si es =

a. Diseñe circuito. b. Dibuje de tres

51. Se espera que de bits iina 5. Sin quizá existan errores. Diseñe una cuyo. salida es 1

quinto la palabra no una palabra en 2 5 . palabras de 5 tan pronto dc se el circuito listo

recibir el primer bit de la palabra siguiente.

a. el cir-cuito una para bit después del

b. una tabla de c. Realice apropiada y iina de d. Suponiendo el de y e. de para el reloj. los bits de entrada y la salida resultante.

52. a. línea de entrada y una Se que la número de longitud desconocida en la de entrada. sien-el primero el bit en entre es. en

cualquier tiempo t. = 1 si y sólo si el número binario ... es divisible entre una de para una de y minimice el número de es-

tos Generalice la parte a: se va a la entre un númerop, es una

dctrrmiiic un en del númem dc estados la

c. Repita la parte a suponiendo que primero el bit significativo. d. la parte qiie bit más significativo.

53. P57 u n diagrama de un de cuyos salidas el Si CH es el conta-

dor se el pulso En otro el

sente. La salida TC es si y sólo si es 9. Elobjetivo de este es un contador en

rios contadores de Se que a contadores en la ca-dena son a las entradas de los dc un y,

los principios al diseñar el de lo

a. Deduzca las para un contador de 10. b. que dispone con unidades de de 4 bits del tipo que se muestra en

ra 8 del con entradas P,-P,, y y y de nin diseñe un contador de

c. Obtenga un unidades de anticipación respuesta por únicamente AND.

54. a. D. El S¿-

11 00. ... tiene una de salida un la

b. Dibuje un de apropiado.

228 liigico

5 . L r t i i i iiiitquiiia de tendrá línea ! i i i i ~ <ola Iínra idlida. I i.ilida sc mnii- rcndri en 0 hasta ocurra e1 .o000 n 1 I I 1 , cuyo iisiiipo \r ~ u e l i t I

Consinya uri tabla tabla uiln que icnga cl mcnor

diagminii la iniplemcnwci6ri cciri Flip-flops conslruya VahIai tranxiciiin p;irtii rlc

estas. iiii,i implemcntacion dcl circuito.

56. Ciertii iiiáyuina estados teiidrh Iii funciirn ciz dttenniiiür cuando bit5 iio c d i g o para iiri dígito decinial. niAquiiia tieiie

DATO consta palabras quc representan dígilos deciinales ciidigo biquinario. CONTROI. scñal qiic i1iici.i 1ii incpeccici~i D.41'0. O pard uno niú.;

la salidü pciiii;iiiccc cii Cuaiido manliene 1, mh- $i=iiicnies biis Mictirras mantiene eii

vieiqe I sólo skpiiinri hii crimplctii u i i ~ chdigo

D, las tran\ici<in. Medilintc chtm tablas. iiripleineiitaciBn

íli.icnc cnnip;ir:idor czciieticial. líneas enuadn w y y ~ 1 i 1 Iíiic~ siilida ,-. .Y(.r,,.t,,. ,.rw.,j e> palahtn tic 3 lítiea .r maner~i xiinilar, Y(ynyn. Y,: _ I c:. iiiia piilahrn de 3 la línea y. Cciiisidc.taritlo ."I hits, salida x1-á I srilo 2

Lnnatrtii;a k i r i diLigr;lrnii de esbadoh tiihlii estiidos rsia m6íluiiia. Suponga 4112 utilizar flip-flops 0. ti-ansicióii implcmentacioti

h utiliz:indo tlip-flops . lK.

_ siigiere 1'1 iiiiplerrienlacihn circuitci con dau registros corriiniento cicrta 16gica coriibinaturia. ü ~iihri e\ta iugsi,enci;i.

objetivo rle erte dixeñiir coiit;idnr mcidelii de Moore ascendetite-descendenlt. má- dulo 8. (MCidulo sigiiifica la i i i i yu i i ia a eri biriario. "Ahceridenle-descendente" hig- nifica avansii desde 1 1 ) 3 0 (000) desde Ade~iiás mdquina lendrh .calida. x . Cuarido .r disminuirs 1

presetite 1, incrrmentarj en I drstlr sil vdor iimbos van iitiIi7iii- tlip-tlops D y qiiz rici xien-

do Ins flip-flor 13k quc kc coi~io

diagriima inuesti-c ires flip-fliipi r. Clt~oLl i í i~üJ~~r dc CS~~ILIUS conlo iin 10. (,,Es pusiblc identificar nniiiralez:~

11. Construya clircctaincnte una tabla transici6n nombrcs arbitrarim es- iatirii rcali7:ir uii;i asigriaciori estiirlos; uiilice valores bii~dririr dcl ccinteri

lus prcstiite y rnapai I<jgicua piua cstado

Llixene decodi ficadtii Jc. crtadus cuinplete irnplementaci6n. LIiilir,andri iiernpcii iirbittliriris entrada relativiir U I relrij, dihule diüpi-iiiiiiis dc tcni- pori~aciijn rnucstrsti saliclas Ili]?-tliip.

59. ol,jctivo e:: di::enar iiri ciintadiir ascendenle-dcsccndcntc de módiilo soln enrr:iri;i i. g trer líneas dc ~ci1id.i. iiúiiierci binariii reprexentarici pur 1:i \alida z,z,q conteu. Eirr incrrmtnia- rá eii I cuaiido A- en I cuando A

60. El priipi jsitii r\ di~r i ldr uii contador riir;is entrdda\ iiiás quc cl rcluj. cada pul\ii rzlul. conwdur rcaliza ciclur Iii de xecuenci~ (%)O. (K) l . O I 1 1 100. luego (le lo ciial l r i estadlis pcisihles ocurren.

Principios de diseño digital

estados una sola d e entrada de a que último bit de las secuencins . . .. a la salida

P. diagrama de estados y una de estados; reduzca entonces la hasta número de estados.

h. Construya un MEA. C. Considerando U, las de y. a

construya

de una secuencia entrante de 7 es un biquinario La dos entradas: DATO y CONTROL.

dc dc 7 bits los en el es una del Cuando CONTROL= o

pulsos del reloj, O. CONTROL se vuelve 1 y se en la quina va a examinar los 7 cii DATO. tanto la salida se O: se con-

eti si el palabra qiie no es un digito decimal en biquiriario.

a. Construya una tabla de estados para esta máquina. h. Suponiendo e l cniplco dc flip-flops constriiyn tablas de

diseñe una del circuito.

57. con dos de y una dc uiia bits en la y. de , bits en

y Y corno números binarios de 3 la si X Y.

a. y uiia de para b. se van a Construya tablas de y, a partir de éstas, una

del circuito. C. Repita d. Alguien del de que leen en pa-

ralelo y Lleve

58. El problema es un de 8 que cuenta de O 7

qiie cuando el conteo 7 ( 1 va y cuando desciende O va a 7.) del reloj. la una = O, el conteo en desde su

valor y, cuandox = se presente. ocurriendo con el pulso del reloj. Suponga que se a liay decodificador de salida,

los estados de salidas del toman uti número binario.

a. Dibuje un que 21 rectángu-la de esta máquina?)

de en vez de utilizar para los y posterior de Iris para

identificar estados siguiente. c. Construya cada siguiente. d. e l y la e. de cambios de

que los pulsos de reloj, la entrada y las de

El 8 con unn El es el = 1 y disminuid = O. Diseñe el circuito.

iiscendente binario de 3 biis sin del el a largo la 1 , 1 , 101,

repite iccucncia. Los otros dos no

En

Principios De Diseño Lógico Digital - Norman Balabanian, Bradley Carlson

Documents

Transcript of Principios De Diseño Lógico Digital - Norman Balabanian, Bradley Carlson