Memoria Cache - Arquitetura de Computadores

8/18/2019 Memoria Cache - Arquitetura de Computadores

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Universidade Federal do Ceará

Campus de Russas

Arquitetura de Computadores

Aula 04 – Memória cache

Pablo oarespablo!soares"u#c!br



2

Memória

● $rande variedade – %ipo& tecnolo'ia& or'ani(a)*o& desempenho e custo

● +ierarquia de memórias – ,nternas ao computador

– -.ternas● Acessadas por módulos de -/



3

Memória

● Caractersticas das memórias – 1ocali(a)*o

– Capacidade

– Unidade de trans#er2ncia – M3todo de acesso

– esempenho

– %ipo #sico – Caractersticas #sicas

– 5r'ani(a)*o



4

Memória

● 1ocali(a)*o – ,nterna

● CPU 6re'istradores7●

Cache● Memória principal 6RAM7

– -.terna 6secundária ou au.iliar7● Módulos de -/

– isco – Fita

– 8uanto mais interna& mais rápida



5

Memória●

Capacidade – ada em b9tes

● 8uanto maior& mais dados podem ser arma(enados

– Palavra● Unidade de or'ani(a)*o da memória

– $eralmente& de tamanho i'ual ao de um inteiro e ao tamanho deuma instru)*o

– Unidade endere)ável●

$eralmente& uma palavra – Al'uns sistemas com palavras de mais de : b9te podem

endere)ar b9tes individuais



6

Memória

● Unidade de trans#er2ncia – ,'ual ao n;mero de linhas no barramento de dados

● <;mero de bits lidos ou escritos de uma ve(

– ,'ual ou maior que o tamanho da palavra● $eralmente& maior

– %rans#er2ncia por blocos



7

Memória

● M3todo de acesso – equencial

– ireto

– Aleatório – Associativo



8

Memória● M3todo de acesso

– equencial● Memória or'ani(ada em re'istros

– Para ler um re'istro& todos os anteriores precisam ser lidos● Mecanismo de leitura/escrita compartilhado● %empo de acesso variável● Fita

– ireto●

-ndere)o individual para blocos ou re'istros – =aseado na locali(a)*o #sica – =loco > acesso direto ao bloco& sequencial ao re'istro

● Mecanismo de leitura/escrita compartilhado● %empo de acesso variável● isco r'ido



9

Memória

● M3todo de acesso – Aleatório

● Cada re'istro tem um endere)o e.clusivo

●

%empo de acesso constante – ,ndepende de acessos anteriores

● RAM e al'uns tipos de cache

– Associativo●

Como o acesso aleatório – Usando apenas al'uns bits do endere)o

● %empo de acesso constante● Cache



10

Memória

● esempenho – %empo de acesso 6lat2ncia7

– %empo de ciclo de memória

– %a.a de trans#er2ncia



11

Memória

● esempenho – %empo de acesso 6lat2ncia7

● Memórias de acesso aleatório

– %empo de uma opera)*o de leitura ou escrita● %empo desde a apresenta)*o de um endere)o ? memória

at3● Arma(enamento dos dados& ou● isponibilidade dos dados

●

Memórias de acesso n*o aleatório – %empo 'asto para posicionar o mecanismo no local dese@ado



12

Memória

● esempenho – %empo de ciclo de memória

● omente para memória de acesso aleatório

– %empo de acesso – %empo adicional para que um se'undo acesso possa iniciar

● -.tin)*o de transientes nas linhas de sinal● Re'enera)*o de dados



13

Memória

● esempenho – %a.a de trans#er2ncia

● %a.a em que dados podem ser trans#eridos para dentro

ou para #ora da memória – Acesso aleatório

– Acesso n*o aleatório● 6n7 / 6 6tempo m3dio para ler ou escrever n bits7 – 6tempo

m3dio de acesso77

1

tempo de ciclo

n

tempo médio de leitura/escrita de n bits−tempo médio de acesso



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Memória

● %ipo #sico – %ecnolo'ia de #abrica)*o

● emicondutores

– RAM& cache& #lash& ● e super#cie ma'n3tica

– isco r'ido& disquete& #ita● Bptica

– C& ● Ma'netoDóptica

– CDRE



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Memória

● Caractersticas #sicas – olatilidade

● Memória apa'ada sem ener'ia●

olátil – RAM& cache

● <*oDvolátil – +& & #lash& C&

–

omente leitura● <*o pode ser modi#icada

– <*oDvolátil● %ecnolo'ia de semicondutores > R5M



16

Memória

● 5r'ani(a)*o – Arran@o #sico dos bits

● Captulo



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+ierarquia de memória

● 8uestGes principais – Capacidade

● Maior capacidade > mais dados 'uardados

– elocidade● Maior velocidade > mais dados processados por ve(

– ,dealmente& da mesma velocidade da CPU

– Custo● Custo ra(oável

– Comparado com o custo do sistema computacional todo



18


● 8uestGes principais – Maior velocidade

● Maior custo por bit

– Maior capacidade● Menor custo por bit● %empo de acesso maior

– Menor velocidade



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● +ierarquia

Menor custo por bitMaior capacidadeMenor velocidadeMenor #requ2ncia de acesso

Maior custo por bitMenor capacidadeMaior velocidadeMaior frequência de acesso



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● +ierarquia – Frequ2ncia de acesso

● =usca por dados/instru)Ges em memórias mais rápidas

●

Caso n*o este@am – =usca por dados/instru)Ges em memórias mais lentas

– 1ocalidade de re#er2ncia● Porcenta'em de acesso cai quando se desce na

hierarquia – CPU > re'istradores > cache 1: > cache 1H >

cache 1I > RAM > +● Memórias voláteis de semicondutores 6rápidas7

●

Memórias n*oDvoláteis e.ternas



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Memória cache

● Cache – olátil

– e semicondutor

– =ai.a capacidade – Muito rápida

● elocidade pró.ima a do processador

–

1ocali(ada entre a CPU e a RAM



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Memória cache



23

Memória cache

● Conceitos – -ndere)os de n bits

– Memória principal● Hn palavras endere)áveis● 3rie de blocos de J palavras

– M K Hn / J blocos



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Memória cache

● Conceitos – Memória cache

● m linhas 6m LL M7

●

Cada linha tem – J palavras > Arma(ena um bloco – %a' 6al'uns bits7

● Parte do endere)o na memória principal● ,ndica qual bloco está na linha

– =its de controle 6n*o mostrados7● e houve modi#ica)*o ou n*o

● %amanho da linha > tamanho do bloco 6i'nora ta' econtrole7



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Memória cache

● Conceitos – Memória cache

● =loco

– Palavra dese@ada @untamente com palavras ad@acentes● Princpio da localidade

– ados nas vi(inhan)as de uma palavra re#erenciadaprovavelmente ser*o re#erenciadas num #uturo pró.imo

● ados na cache – ado está na cache > acerto de cache& cache hit – ado n*o está na cache > #alha de cache& cache miss – Ra(*o de acerto > quantidade de acertos de cache em uma

determinada quantidade de acessos● acertos / 6acertos #alhas7



26

Memória cache

M ó i h



27

Memória cache

● 1eitura de dados pela CPU



28

Memória cache

● 1eitura de dados pela CPU



29

Memória cache

● -lementos do pro@eto de memória cache:!-ndere)os de cache

H!%amanho

I!Fun)*o de mapeamento4!Al'oritmo de substitui)*o

!Poltica de escrita

!%amanho da linhaN!<;mero de caches



30

Memória cache

:7-ndere)os de cache – -ndere)o #sico . endere)o virtual

Memória0

:OP

:

P::

OO

P:

%:O

PH

PH:

OP

H%

H

O<D:

Pro'rama :

Pro'rama H

Memória

0:

Pro'rama :O

%:D:

0:

Pro'rama HO

%HD:



31

Memória cache

1)Endereços de cache

– Convers*o entre endere)os● MMU

–

Memor9Mana'ementUnit

– Cache● 1ó'ica

– -ndere)osvirtuais

● Fsica – -ndere)os

#sicos



Memória cache



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Memória cache2.Tamanho da cache

– Pequeno● Custo por bit pró.imo ao da RAM

– $rande● %empo de acesso m3dio pró.imo ao tempo de acesso

somente da cache – Caches 'randes

● 1i'eiramente mais lentas que caches pequenas

– %amanho ideal● i#cil de ser determinado● árias caches em nveis di#erentes

– Caches mais internas& mais rápidas e menores



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Memória cache

3. Função de mapeamento – Menos linhas de cache que blocos na RAM

● Mapeamento de blocos para linhas

– Modo de determinar qual bloco da RAM está em

qual linha da cache● Uso da ta'

– Fun)Ges● ireta● Associativa● Associativa em con@unto

Memória cache



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Memória cache

● Mapeamento direto

–



36

Memória cache

● Mapeamento direto – Cada bloco 3

mapeado asomenteuma linha● m > n;mero de

linhas da cache● i > linha● @ > bloco● i K @ m

Cache

RAM



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Memória cache

● Mapeamento direto – RAM 6 bits7

● IH palavras

– Cache● 4 linhas● H palavras

– RAM● IH / H K : blocos

– =loco ● 4 K :● 1inha :

0:

H

I

4

0

:HI

Cache 1inha

=loco RAM



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Memória cache

0 00 00 000 00 :: 00 0: 0

00 0: :H 00 :0 0

00 :0 :I 00 :: 0

00 :: :4 0: 00 0

0: 00 :

0: 0: 00: 0: : 0: :0 0

0: :0 :N 0: :: 0

0: :: :Q :0 00 0

:0 00 : :0 0: 0

:0 0: ::0 :0 :0 0

:0 :0 ::: :0 :: 0:0 :: ::H :: 00 0

:: 00 ::I :: 0: 0

:: 0: ::4 :: :0 0

:: :0 :: :: :: 0

:: :: :

0

:HI

Cache 1inha

=loco -ndere)o RAM



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Memória cache

0 0 00 000 00 0:0 00 :00 00 ::

: 0 0: 000 0: 0:0 0: :00 0: ::

H 0 :0 000 :0 0:

0 :0 :00 :0 ::I 0 :: 000 :: 0:0 :: :00 :: ::

4 : 00 00: 00 0:: 00 :0: 00 ::

: 0: 00

: 0: 0:: 0: :0: 0: :: : :0 00

: :0 0:: :0 :0: :0 ::

N : :: 00: :: 0:: :: :0: :: ::

0

:HI

Cache 1inha

=loco -ndere)o RAM

Memória cache



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● Mapeamento Direto (Eemp!o)

– Cache de 4 Jb9tes● 1inha de Cache de 4 b9tes

– 5u se@a& cache 3 de :J 6H:47 linhas de 4 b9tes

–

Memória principal● :M=

– -ndere)o de H4 bits● 6H:4 K :M= 7

● ,denti#icador de palavras – H bits 6S7

● ,denti#icador de bloco – %a' de Q bits 6sDr7 – lot ou linha de :4 bits 6r7

Tag s-r Li!a ou slot r "ala#ra $

8 14 2

M ó i h



41

Memória cache


Memória cache



42


M ó i h



43

Memória cache

● Mapeamento direto – imples e barato

– 1ocal #i.o para cada bloco●

Re#erencias repetidas a blocos di#erentes mapeados amesma linha – %roca contnua de bloco na cache

● %hrashin'

M ó i h



44

Memória cache

● Mapeamento associativo

M ó i h



45

Memória cache● Mapeamento associativo

– 8ualquer bloco em qualquer linha● %a' identi#ica o bloco& mas n*o a linha

– -ndere)o 6sS bits7●

=its de ta' 6s7● =its de palavra 6S7

– -ndere)o de H4 bits > HH4 b9tes K : Mb9tes deRAM

– Cache de 4 Jb9tes K H: b9tes● =loco de 4 b9tes > linha de 4 b9tes > H:4 linhas● =loco de 4 K HH b9tes > S K H● %a' > s K H4 – H K HH

%a'

s

Palavra

S

Memória cache



46

Memória cache

●

Mapeamento associativo

Memória cache



47

Memória cache

●

Mapeamento associativo

Memória cache



48

Memória cache

●

Mapeamento associativo – 8ualquer bloco em qualquer linha

● Mais #le.ibilidade – iminui o thrashin'

– Comparar ta' do endere)o dese@ado com as ta'sde todas as linhas● Circuito mais comple.o●

Mais lento de se determinar se o dado está na cache

Memória cache



49

Memória cache

●

Mapeamento associativo em con@unto – Combina)*o do direto com o associativo

● anta'ens dos dois mapeamentos

–

Cache● 3rie de con@untos● Con@unto

– 3rie de linhas 6T linhas por con@unto& TDSa9& T vias7

–

Mapeamento direto para um con@unto● Mapeamento associativo para uma linha

– Mapeamento associativo para um con@unto● Mapeamento direto para uma linha



Memória cache



51

Memória cache

●

Mapeamento associativo em con@unto – Mapeamento associativo para con@unto

Memória cache



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Memória cache

●

Mapeamento associativo em con@unto – -ndere)o 6sS bits7

● =its de ta' 6sDd7●

=its de con@unto 6d7● =its de palavra 6S7

– Mapeamento direto para con@unto● Usando bits de con@unto

–

-ncontra o con@unto diretamente● Usando bits de ta'

– =usca associativa pela ta'

%a'

sDd

Con@unto

d

Palavra

S

Memória cache



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Memória cache

●

Mapeamento associativo em con@unto

Memória cache



54

Memória cache

●

Mapeamento associativo em con@unto

Memória cache



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Memória cache

● " #!$oritmo de su%stituição – Mapeamentos associativos

– Caso de cache miss●

8ual linha da cache será substituda pelo bloco da RAM – Usando bits de controle por linha

– <*o e.iste um consenso sobre o melhor ● epende da aplica)*o

Memória cache



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Memória cache

● " #!$oritmo de su%stituição – Usado menos recentemente

● 1RU > least recentl9 used 6tempo7● Al'oritmo mais popular e provavelmente o mais e#iciente

– Primeiro a entrar& primeiro a sair ● F,F5 > #irst in& #irst out● =u##er circular

– Usado menos #requentemente● 1FU > least #requentl9 used 6acesso7

– Aleatório● Apenas li'eiramente pior que os outros

Memória cache



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Memória cache

● & 'o!tica de escrita – -scrita da cache para a RAM

● Altera)*o dos dados pela CPU

–

-scrita da RAM para a cache● Altera)*o de dados por módulo de -/

– e uma cache para outra cache● Uma cache para cada CPU

– Polticas● EriteDthrou'h● EriteDbacT

Memória cache



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Memória cache

● & 'o!tica de escrita – EriteDthrou'h

● Altera)Ges #eitas na cache e na RAM assim queacontecem – Memória principal sempre válida

● Caches – Monitoramento do trá#e'o para a RAM

● Manter a consist2ncia da cache●

anta'em – alidade e consist2ncia

● esvanta'em – %rá#e'o considerável / monitoramento constante

Memória cache



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Memória cache

● & 'o!tica de escrita – EriteDbacT

● Altera)Ges pela CPU #eitas apenas na cache● <o momento da substitui)*o

– -screve de volta na RAM& em caso de modi#ica)*o● anta'em

– Menos trá#e'o no barramento● esvanta'em

– ados na RAM inválidos – Acesso de -/ a dados em cache n*o permitidos – Circuitos mais comple.os

Memória cache



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Memória cache● Tamanho da !inha

– Aumento do tamanho de linhas pequenas● Aumenta a probabilidade de cache hit

– Princpio da localidade

– Mais aumento do tamanho das linhas● Aumenta a probabilidade de cache miss

– Probabilidade de uso das pró.imas palavras diminui

– 1inhas maiores● iminui o n;mero de linhas na cache

– ados modi#icados pouco depois de serem buscados● Palavras adicionais mais distantes da dese@ada

– Menos probabilidade de ser necessária

– <*o e.iste tamanho ideal

Memória cache



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e ó a cac e

● * +,mero de mem-rias cache – Caches multinvel

● Caches no chip – <*o li'ados ao barramento principal – 1ibera barramento para outras trans#er2ncias

● Cache dentro e #ora do chip – 1: no chip e 1H no barramento – 1: e 1H no chip& 1I no barramento

●

%amanho das caches – 1H > 'eralmente& H ve(es maior que a 1: – 1I > 'eralmente& H ve(es maior que a 1H

Memória cache



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● * +,mero de mem-rias cache – Caches uni#icadas ou separadas

● Cache uni#icada – Uma ;nica cache para dados e para instru)Ges – Aumenta a ta.a de acerto 6cache hit7 – Mais simples de implementar

● Caches separadas – Uma cache para dados e outra para instru)Ges –

Acaba com disputa entre● Unidade de busca e decodi#ica)*o de instru)*o● Unidade de e.ecu)*o 6ló'ica e aritm3tica7

– Melhor para processamentos paralelos

Memória cache



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● * +,mero de mem-rias cache – Caches multinvel

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