Módulo de hardware de un laboratorio de calibración de...

CARRERA DE ESPECIALIZACIÓN ENSISTEMAS EMBEBIDOS

MEMORIA DEL TRABAJO FINAL

Módulo de hardware de un laboratoriode calibración de medidores de energía

basado en una FPGA

Autor:Ing. Jairo Alonso Mena Muñoz

Director:Esp. Ing. Alejandro Celery (UTN-FRBA, FIUBA)

Jurados:Mg. Ing. Patricio Bos (FIUBA)

Mg. Ing. Juan Vicente Montilla Cabrera (FIUBA)Mg. Ing. Eric Pernia (UNQ, FIUBA)

Este trabajo fue realizado en la Ciudad Autónoma de Buenos Aires,entre Marzo de 2020 y Agosto de 2020.

III

Resumen

En este documento se presenta el diseño, desarrollo y prueba de una plataformade calibración de medidores inteligentes de energía realizada para la empresa

GEO Technologies SAS. La misma está basada en tecnología FPGA(Field-Programmable Gate Array, Matriz de Puertas Programables) y tiene como

objetivo reducir costos debido al servicio extra por calibración.

Para el desarrollo del hardware se utilizaron métodos y prácticas de diseño,fabricación, ensamble e inspección de circuitos impresos recomendadas en las

normas IPC (Institute for Printed Circuits). Se utilizó el lenguaje VHDL pararealizar las pruebas unitarias de cada uno de los módulos y se realizaron

pruebas de simulación previa, utilizando la herramienta Vivado® Simulator deXilinx. Por último, se embebió y se programó un softcore microblaze utilizando

el lenguaje C y se utilizó una herramienta de control de versiones.

V

Agradecimientos

De todo corazón a mi madre por su amor y apoyo incondicional.

A mi padre por su ejemplo y tenacidad.

A mi amor, por la comprensión, por ser mi compañera de vida.

A mi hermano por mostrarme el buen camino.

A mi tutor y amigo Alejandro Celery por su paciencia, dedicación y criterio a lolargo de este camino.

A los profesores de especialización por su sabiduría. Ha sido un privilegio podercontar con su guía.

A Jose y Pavel, colaboradores de GEO Technologies por su entrega y ayuda.

Muchísimas gracias.

VII

Índice general

1. Introducción general 11.1. Motivación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2. Laboratorios de calibración de medidores de energía . . . . . . . . 11.3. Estado del arte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.3.1. Sistema de metrología . . . . . . . . . . . . . . . . . . . . . . 31.3.2. Tecnología de procesamiento . . . . . . . . . . . . . . . . . . 5

1.4. Objetivos y alcance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61.4.1. Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61.4.2. Alcance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2. Introducción específica 72.1. Tecnología aplicada en el trabajo . . . . . . . . . . . . . . . . . . . . 7

2.1.1. Dispositivo FPGA . . . . . . . . . . . . . . . . . . . . . . . . 72.1.2. Protocolos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Protocolo de conexión multimedia HDMI . . . . . . . . . . . 9Protocolo de comunicación UART . . . . . . . . . . . . . . . 10Bus de comunicación USB . . . . . . . . . . . . . . . . . . . . 10

2.1.3. Herramientas de trabajo . . . . . . . . . . . . . . . . . . . . . 12Herramienta de control de versiones . . . . . . . . . . . . . . 12Herramienta de desarrollo de circuito impreso . . . . . . . . 12Herramienta de síntesis y análisis de HDL . . . . . . . . . . 13

2.1.4. Componentes electrónicos . . . . . . . . . . . . . . . . . . . . 13Componente principal . . . . . . . . . . . . . . . . . . . . . . 13Componente de programación . . . . . . . . . . . . . . . . . 15Componente de comunicación . . . . . . . . . . . . . . . . . 16Componente de almacenamiento . . . . . . . . . . . . . . . . 17Componente de interfaz gráfica . . . . . . . . . . . . . . . . . 18Componente de la fuente de alimentación . . . . . . . . . . . 19

2.1.5. Normativas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20IPC-7351 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20IPC2221A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.2. Requerimientos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212.2.1. Requerimientos de funcionalidad . . . . . . . . . . . . . . . 21

Requerimientos con respecto a la programación . . . . . . . 21Requerimientos con respecto al suministro de potencia . . . 21Requerimientos con respecto a las funcionalidades . . . . . 21

2.2.2. Requerimientos de diseño . . . . . . . . . . . . . . . . . . . . 222.2.3. Requerimientos de mantenibilidad . . . . . . . . . . . . . . . 22

2.3. Planificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222.3.1. Diagrama de Gantt . . . . . . . . . . . . . . . . . . . . . . . . 222.3.2. Diagrama activity on node . . . . . . . . . . . . . . . . . . . . 23

VIII

3. Diseño e implementación 253.1. Diseño esquemático del módulo de hardware . . . . . . . . . . . . . 25

3.1.1. Componente principal FPGA . . . . . . . . . . . . . . . . . . 26Bancos y alimentación . . . . . . . . . . . . . . . . . . . . . . 26Reloj principal del sistema . . . . . . . . . . . . . . . . . . . . 28

3.1.2. Sub-módulo de potencia . . . . . . . . . . . . . . . . . . . . . 29Configuración de las tensiones en el integrado ADP5052 . . 30Habilitación secuencial de los canales . . . . . . . . . . . . . 32Red de desacople . . . . . . . . . . . . . . . . . . . . . . . . . 34Red de salida de los canales de voltaje . . . . . . . . . . . . . 35

3.1.3. Sub-módulo de programación . . . . . . . . . . . . . . . . . 393.1.4. Sub-módulo funcional . . . . . . . . . . . . . . . . . . . . . . 43

Memoria de usuario . . . . . . . . . . . . . . . . . . . . . . . 44Interfaz UART-USB . . . . . . . . . . . . . . . . . . . . . . . . 45Puerto HDMI . . . . . . . . . . . . . . . . . . . . . . . . . . . 46Puertos de entrada y salida . . . . . . . . . . . . . . . . . . . 48

3.2. Diseño de la tarjeta electrónica . . . . . . . . . . . . . . . . . . . . . 503.2.1. Medidas de la tarjeta y distribución de elementos . . . . . . 50

Distribución de elementos de la FPGA . . . . . . . . . . . . . 50Distribución de elementos en el sub-módulo de potencia . . 51Distribución de elementos en el sub-módulo de programación 52Distribución de elementos en el sub-módulo funcional . . . 52

3.2.2. Reglas de diseño de la tarjeta electrónica . . . . . . . . . . . 53Separación mínima entre pistas, vías y pads . . . . . . . . . 54Reglas de espaciado y separación entre perforaciones . . . . 55Reglas de tamaños de los objetos . . . . . . . . . . . . . . . . 56Anillos anulares de pads y vías . . . . . . . . . . . . . . . . . 57Aislamiento térmico en los pads de suministro . . . . . . . . 58

3.2.3. Enrutamiento de la tarjeta electrónica . . . . . . . . . . . . . 58Distribución adecuada de los elementos . . . . . . . . . . . . 58Planeación de enrutamiento . . . . . . . . . . . . . . . . . . . 60Buenas prácticas de enrutamiento . . . . . . . . . . . . . . . 61Capas del circuito impreso . . . . . . . . . . . . . . . . . . . 62

3.2.4. Manufactura y armado . . . . . . . . . . . . . . . . . . . . . . 64Composición del circuito impreso . . . . . . . . . . . . . . . 64Proceso de montaje o armado . . . . . . . . . . . . . . . . . . 65

4. Ensayos y resultados 674.1. Ensayo y resultados del sub-módulo de potencia . . . . . . . . . . . 67

4.1.1. Montaje de prueba del sub-módulo de potencia . . . . . . . 67Montaje de la prueba de tensión de las salidas . . . . . . . . 68Montaje de la prueba del rizado de los voltajes . . . . . . . . 68Montaje de la prueba de la secuencia de habilitación . . . . 68

4.1.2. Resultados de la prueba del sub-módulo de potencia . . . . 68Valores de tensión de las salidas se suministro . . . . . . . . 68Valores de rizado en los voltajes . . . . . . . . . . . . . . . . 69Medida de la secuencia de habilitación . . . . . . . . . . . . 70

4.1.3. Análisis de la prueba del sub-módulo de potencia . . . . . . 71Análisis de los resultados de los valores de tensión . . . . . 71Análisis de los resultados de los valores de rizado del voltaje 72Análisis de la secuencia de habilitación . . . . . . . . . . . . 72

IX

4.2. Ensayo y resultados del sub-módulo de programación . . . . . . . . 724.2.1. Montaje de prueba del sub-módulo de programación . . . . 72

Programación volátil de la FPGA . . . . . . . . . . . . . . . . 74Escritura sobre la memoria de programa . . . . . . . . . . . 74Descarga de la configuración a la FPGA . . . . . . . . . . . . 74

4.2.2. Resultados de la prueba del sub-módulo de programación . 744.2.3. Análisis de la prueba del sub-módulo de programación . . . 75

4.3. Ensayo y resultados del sub-módulo funcional . . . . . . . . . . . . 754.3.1. Montaje de prueba del sub-módulo funcional . . . . . . . . 75

Montaje de prueba del puerto HDMI . . . . . . . . . . . . . 75Montaje de prueba de los puertos USB . . . . . . . . . . . . . 76Montaje de prueba de la memoria de usuario . . . . . . . . 77

4.3.2. Resultados de la prueba del sub-módulo funcional . . . . . 78Resultado de la prueba del puerto HDMI . . . . . . . . . . . 78Resultado de la prueba de los puertos USB . . . . . . . . . . 78Resultado de la prueba de la memoria de usuario . . . . . . 79

4.3.3. Análisis de la prueba del sub-módulo funcional . . . . . . . 794.4. Ensayo y resultados del softcore embebido . . . . . . . . . . . . . . 79

4.4.1. Montaje de prueba del softcore . . . . . . . . . . . . . . . . . 794.4.2. Resultado de prueba del softcore . . . . . . . . . . . . . . . . 804.4.3. Análisis de prueba del softcore . . . . . . . . . . . . . . . . . 80

4.5. Ensayo de integración . . . . . . . . . . . . . . . . . . . . . . . . . . 814.5.1. Montaje de ensayo de integración . . . . . . . . . . . . . . . 814.5.2. Resultado de ensayo de integración . . . . . . . . . . . . . . 824.5.3. Análisis de ensayo de integración . . . . . . . . . . . . . . . 82

5. Conclusiones 835.1. Resultados obtenidos . . . . . . . . . . . . . . . . . . . . . . . . . . . 835.2. Próximos pasos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Bibliografía 85

XI

Índice de figuras

1.1. Módulos del sistema de calibración. . . . . . . . . . . . . . . . . . . 21.2. Estructura del sistema metrológico en Colombia1. . . . . . . . . . . 31.3. Organismos evaluadores acreditados, 2002-20062. . . . . . . . . . . 4

2.1. Arquitectura básica de un dispositivo FPGA3. . . . . . . . . . . . . . 82.2. Composición modular de un dispositivo FPGA3. . . . . . . . . . . . 82.3. Esquemático eléctrico de conexión TMDS4. . . . . . . . . . . . . . . 92.4. Diagrama de tiempo del protocolo UART. . . . . . . . . . . . . . . . 102.5. Conectores del estándar USB5. . . . . . . . . . . . . . . . . . . . . . . 112.6. Diagrama de pines de la FPGA6. . . . . . . . . . . . . . . . . . . . . 142.7. Diagrama de pines del integrado S25FL128S7. . . . . . . . . . . . . . 152.8. Diagrama de pines y esquemático del integrado FT232RL8. . . . . . 162.9. Diagrama de pines del integrado MX29GL256F9. . . . . . . . . . . . 172.10. Diagrama de pines del integrado TMDS14110. . . . . . . . . . . . . . 182.11. Diagrama de pines del integrado ADP505211. . . . . . . . . . . . . . 202.12. Diagrama de Gantt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222.13. Diagrama activity on node. . . . . . . . . . . . . . . . . . . . . . . . . 24

3.1. Módulo de hardware. . . . . . . . . . . . . . . . . . . . . . . . . . . . 263.2. Red de desacople de la tensión VCCINT . . . . . . . . . . . . . . . . . 273.3. Red de desacople del banco 13. . . . . . . . . . . . . . . . . . . . . . 273.4. Red de desacople del banco 216. . . . . . . . . . . . . . . . . . . . . 283.5. Oscilador principal del sistema. . . . . . . . . . . . . . . . . . . . . . 283.6. Sub-módulo de potencia. . . . . . . . . . . . . . . . . . . . . . . . . . 293.7. Lazo de retroalimentación para la configuración de los canales. . . 303.8. Diagrama de habilitación de un canal del ADP505215. . . . . . . . . 323.9. Configuración de los pines de habilitación. . . . . . . . . . . . . . . 333.10. Conectores e interruptor en secuencia de encendido. . . . . . . . . . 343.11. Red de desacople del integrado ADP5052. . . . . . . . . . . . . . . . 353.12. Esquemático de la red de salida de los canales 1 y 2. . . . . . . . . . 373.13. Esquemático de la red de salida de los canales 3 y 4. . . . . . . . . . 383.14. Esquemático de la red de salida del canal 5. . . . . . . . . . . . . . . 383.15. Esquemático del integrado ADP5052. . . . . . . . . . . . . . . . . . 393.16. Conexión JTAG y Master QSPI recomendada por el fabricante16. . . 403.17. Sub-módulo de programación. . . . . . . . . . . . . . . . . . . . . . 413.18. Esquemático de la memoria SPI de programación. . . . . . . . . . . 413.19. Conexionado y protección del puerto JTAG y FPGA. . . . . . . . . . 423.20. Elementos secundarios de programación. . . . . . . . . . . . . . . . 423.21. Sub-módulo funcional. . . . . . . . . . . . . . . . . . . . . . . . . . . 433.22. Esquemático memoria de usuario. . . . . . . . . . . . . . . . . . . . 453.23. Esquemático interfaz UART-USB. . . . . . . . . . . . . . . . . . . . . 463.24. Esquemático interfaz de hardware HDMI integrado TMDS141. . . 473.25. Señales y elementos para configuración del puerto HDMI. . . . . . 48

XII

3.26. Esquemático red de desacople del TMDS141. . . . . . . . . . . . . . 483.27. Elementos del puerto de entrada y salida. . . . . . . . . . . . . . . . 493.28. Distribución de elementos de la FPGA. . . . . . . . . . . . . . . . . . 513.29. Distribución de elementos en el sub-módulo de potencia. . . . . . . 513.30. Distribución de elementos en el sub-módulo de programación. . . . 523.31. Localización de elementos en el sub-módulo funcional. . . . . . . . 533.32. Reglas establecidas por el fabricante de PCBs. . . . . . . . . . . . . . 543.33. Separación mínima entre pistas, vías y pads. . . . . . . . . . . . . . 553.34. Espaciado y separación entre perforaciones. . . . . . . . . . . . . . . 563.35. Reglas de tamaños de los objetos. . . . . . . . . . . . . . . . . . . . . 563.36. Anillos anulares de pads y vías. . . . . . . . . . . . . . . . . . . . . . 573.37. Aislamiento térmico en los pads. . . . . . . . . . . . . . . . . . . . . 583.38. Distribución de los elementos en la PBC. . . . . . . . . . . . . . . . . 593.39. Planeación de enrutamiento del sub-módulo de potencia. . . . . . . 603.40. Enrutamiento de los pares diferenciales TMDS. . . . . . . . . . . . . 613.41. Capas del circuito impreso. . . . . . . . . . . . . . . . . . . . . . . . 633.42. Composición en capas de la tarjeta electrónica. . . . . . . . . . . . . 64

4.1. Montaje de prueba del sub-módulo de potencia. . . . . . . . . . . . 674.2. Rizados de tensión de los canales de salida. . . . . . . . . . . . . . . 694.3. Tiempos de la secuencia de habilitación de los canales de salida. . . 704.4. Resultado de la prueba de programación. . . . . . . . . . . . . . . . 744.5. Diagrama jerárquico del algoritmo de prueba HDMI. . . . . . . . . 764.6. Conexionado de las instancias de los puertos USB. . . . . . . . . . . 764.7. Diagrama del programa de prueba de la memoria de usuario. . . . 774.8. Resultado de la prueba del puerto HDMI. . . . . . . . . . . . . . . . 784.9. Resultado de la prueba de los puertos USB. . . . . . . . . . . . . . . 784.10. Resultado de la prueba de la memoria de usuario. . . . . . . . . . . 794.11. Diagrama de bloques de configuración del softcore. . . . . . . . . . 804.12. Resultado de prueba del softcore. . . . . . . . . . . . . . . . . . . . . 804.13. Diagrama en bloques del programa de ensayo de integración. . . . 814.14. Ensayo de integración. . . . . . . . . . . . . . . . . . . . . . . . . . . 824.15. Resultado del ensayo integral. . . . . . . . . . . . . . . . . . . . . . . 82

XIII

Índice de Tablas

1.1. Dispositivos de calibración en el mercado . . . . . . . . . . . . . . . 51.2. Comparación FPGA-microcontrolador . . . . . . . . . . . . . . . . . 6

3.1. Bancos de la FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263.2. Niveles de tensión de la FPGA . . . . . . . . . . . . . . . . . . . . . 303.3. Configuración de voltaje en el integrado ADP5052 . . . . . . . . . . 323.4. Elementos de la red de salida . . . . . . . . . . . . . . . . . . . . . . 373.5. Conexionado de la memoria de usuario . . . . . . . . . . . . . . . . 443.6. Funciones de las capas de la tarjeta electrónica . . . . . . . . . . . . 503.7. Parámetros de ruteo de las señales TMDS . . . . . . . . . . . . . . . 62

4.1. Valores de tensión medidos y promedio . . . . . . . . . . . . . . . . 694.2. Resultados de las medidas del rizado del voltaje . . . . . . . . . . . 704.3. Tiempo de habilitación de las salidas de tensión . . . . . . . . . . . 714.4. Análisis de los valores de tensión . . . . . . . . . . . . . . . . . . . . 714.5. Análisis de los valores de rizado de las tensiones . . . . . . . . . . . 72

1

Capítulo 1

Introducción general

En esta sección se presenta la motivación que llevó a la realización del proyecto yla relevancia que tiene el trabajo tanto en lo académico, como en el desarrollo eco-nómico a nivel local. Además se exponen los objetivos que se tuvieron en cuentaen la planificación y el alcance del trabajo.

1.1. Motivación

La idea de este trabajo surgió a partir de la toma de requerimientos que se reali-zó en las empresas distribuidoras de energía en las que por lo general aparecendiversos problemas al adquirir medidores de distintos fabricantes.

En este contexto la confiabilidad de la calibración de los medidores en un labo-ratorio externo es un tema muy importante para las empresas distribuidoras deenergía. Generalmente estas empresas contratan el servicio de calibración con la-boratorios especializados ajenos a los distribuidores o fabricantes.

La adquisición e instalación de un laboratorio de calibración con sistemas de me-dición fabricados por empresas extranjeras es extremadamente elevado (del or-den de 150.000 dólares).

El autor de este trabajo se desempeña en GEO Technologies SAS, que es una em-presa de diseño y manufactura de medidores de energía en Colombia. Esta em-presa está interesada en diseñar su propio sistema de calibración con el fin deproporcionar a sus clientes un servicio integral y a la vez reducir considerable-mente sus costos.

1.2. Laboratorios de calibración de medidores de energía

Un laboratorio de calibración de medidores de energía es un sistema complejoque incluye equipos eléctricos, electrónicos y mecánicos que proporciona cargascontroladas y señales sinusoidales puras con frecuencias y amplitudes fijas. Elsistema de calibración realiza procesos de lectura de los parámetros de salida delos medidores, compara con un valor deseado, infiere los valores de corrección yescribe sobre los registros de calibración del medidor.

La calibración se realiza con el fin de garantizar la correcta medición del consumoy variables de calidad, con el fin de cumplir con las disposiciones y normativasestablecidas.

2 Capítulo 1. Introducción general

Como se presenta en la figura 1.1, un sistema de calibración de medidores deenergía se divide en los siguientes módulos:

Módulo de hardware: sistema electrónico que es el encargado de proporcionardiferentes interfaces de comunicación con los medidores y el sistema decómputo, también realiza el proceso de generación de ondas sinusoidalespuras, dispone de interfaces analógicas, protecciones para picos de voltajey corriente, y aislamiento eléctrico basado en opto-acopladores.

Módulo electromecánico: se encarga de acoplar y desacoplar la diferentes car-gas (activas o reactivas) dependiendo de la fase de calibración en que seencuentre el proceso. También realiza procesos de conexión y desconexiónde las diferentes fases de la señal hacia los medidores.

Módulo de cómputo: sistema de software que es el encargado de proporcio-nar una interfaz de usuario al operador del laboratorio. Este módulo realizageneración de reportes, visualización de estados y facilita procesos de con-figuración y programación de los procesos.

FIGURA 1.1. Módulos del sistema de calibración.

El sistema debe ser capaz de controlar el cambio de cargas, generar señales sinu-soidales puras de patrón, medir las señales obtenidas en el proceso y llevar acabola comunicación con los medidores y el sistema de cómputo. El proceso de cali-bración debe cumplir con requerimientos rigurosos del tiempo de ejecución dela tarea, además, es deseable tener un número mayor de medidores calibrados almismo tiempo. Todas las acciones descritas anteriormente se deberían realizar deforma paralela o simultánea para obtener una mayor eficiencia.

El trabajo descrito en este documento se enfoca principalmente en el diseño, de-sarrollo y fabricación de la tarjeta electrónica principal del módulo hardware quesirve como plataforma de procesamiento del sistema.

1.3. Estado del arte 3

1.3. Estado del arte

1.3.1. Sistema de metrología

La metrología es la ciencia que estudia las mediciones de las magnitudes garanti-zando su normalización mediante la trazabilidad. Acorta la incertidumbre en lasmedidas mediante un campo de tolerancia. Incluye el estudio, mantenimiento yaplicación del sistema de pesos y medidas. Actúa tanto en los ámbitos científico,industrial y legal, como en cualquier otro demandado por la sociedad. Su objetivofundamental es la obtención y expresión del valor de las magnitudes empleandopara ello instrumentos, métodos y medios apropiados, con la exactitud requeridaen cada caso [1].

Para desarrollar y fabricar dispositivos de metrología y calibración se debe cum-plir con normativas que se rigen por organizaciones de nivel internacional.

El sistema de medida en cada país tiene su propia estructura, sin embargo, paracumplir con trazabilidad y calidad se debe obedecer a estándares obtenidos através de convenios internacionales.

La figura 1.2 expone el sistema actual de acreditación, normalización, certificacióny metrología en Colombia. Se puede apreciar que en la cima de la jerarquía se en-cuentra la Oficina Internacional de Pesas y Medidas (BIPM, por sus siglas en fran-cés, Bureau International des Poids et Mesures) ubicada en la cuidad de Saint-Cloud(Francia). En el segundo escalón de la jerarquia se encuentran, el PTB de Alema-nia, el CENAM de México, el NPL de Inglaterra y el NIST de Estados Unidos,quienes conservan los patrones nacionales propios, que son permanentementeverificados y calibrados con relación a los patrones del BIPM.

FIGURA 1.2. Estructura del sistema metrológico en Colombia1.

1Imagen tomada de [2], página 14.


Debido a que Colombia no es signatario directo del convenio con la BIPM, la SIC(Superintendencia de Industria y Comercio) División de Metrología, que es elpatrón de medida en Colombia se encuentra en el tercer escalón de la pirámide.Luego en el cuarto escalón se localizan los laboratorios de calibración (acreditadospor la SIC) que son los encargados de realizar la verificación y calibración deinstrumentos en la industria, y donde se enfoca el interés de este trabajo.

La figura 1.3 manifiesta la evolución de la cantidad de organismos evaluadores,entre los que se encuentran los laboratorios de calibración. Se aprecia que sola-mente en cuatro años el número de estos organismos se ha duplicado, revelandola importancia de exigir medidas confiables.

FIGURA 1.3. Organismos evaluadores acreditados, 2002-20062.

Según el último estudio de la SIC en la actualidad en Colombia se estima cerca desesenta tres laboratorios de calibración, y noventa y cinco laboratorios de ensayo.

En la actualidad un número limitado de empresas fuera de la región desarrollany manufacturan este tipo de sistemas de calibración y ensayo. Entre las empresaslideres a nivel mundial que desarrollan esta tecnología se encuentran la estadou-nidense Fluke Corporation, la alemana ZERA (Instituto ZAhler Eich und ReparaturAnstalt, Instituto de Medida, Calibracion y Reparacion) y la japonesa Hioki. Otrasempresas relevantes del sector son MTE, Tektronix, Siemens, ABB, Applied Meters,etc.

Estas multinacionales ofrecen una amplia gama de opciones de equipos de cali-bración certificados y con altos estándares de calidad. No obstante, el costo paraadquirir y ensamblar un laboratorio de este tipo es extremadamente alto, a causadel proceso de importación, pago de aranceles, integración, certificación y puestaen marcha del sistema.

2Imagen tomada de [2], página 24.

1.3. Estado del arte 5

La tabla 1.1 expone las características de algunos dispositivos de las principalesmarcas con su respectivo valor real en el mercado sin tener en cuenta los costospor instalación e integración.

TABLA 1.1. Dispositivos de calibración existentes en el mercado

Marca Modelo Descripción Costo de Adquisición

Fluke 6003A 115 Calibrador Trifásico USD 99.000MTE PTS 400.3 Plus Equipo trifásico portátil USD 102.000MTE PRS 600.3 Patrón de referencia USD 61.000ELMA 8301S Mesa de tres posiciones USD 76.000

La información del diseño y fabricación de los dispositivos de calibración de lasempresas es de naturaleza privada y reservada, por lo tanto, no es posible co-nocer la estructura interna de diseño. Sin embargo, se puede inferir que el costoes directamente proporcional a las funcionalidades de los equipos, la exactitud,calidad y número de puestos de medicion o calibración.

La mayoría de empresas se limitan a ofrecer equipos que solamente tienen co-municación serial alámbrica, comunicación por puerto óptico o lectura de pulsosde potencia. Estos sistemas no poseen los protocolos necesarios de conexión conmedidores inteligentes.

Como consecuencia de lo anterior se incluye un costo adicional en la configura-ción del sistema ya que se requiere integrar dispositivos externos y software extrapara lograr calibrar medidores de energía que poseen puertos de comunicacionesy protocolos avanzados y con variables extras de calidad de energía.

1.3.2. Tecnología de procesamiento

Con respecto a la tecnología principal del sistema existe una amplia gama de dis-positivos que se pueden utilizar, cada uno de los cuales puede ser empleado conun enfoque diferente. Entre estos se incluye; microprocesadores (MPU) y micro-controladores (MCU) comerciales, unidades de procesamiento de gráficos (GPU)comerciales, FPGA y dispositivos de sistema en chip (SoC) personalizado.

Si bien el SoC proporciona el rendimiento más alto, es costoso y requiere mástiempo de desarrollo. Además, cualquier algoritmo implementado en la estructu-ra del chip está esencialmente congelado en silicio. Esta inflexibilidad inherentese convierte en un problema dadas las consideraciones indicadas anteriormente.Para encontrar el punto ideal entre rendimiento y flexibilidad óptimos, se requie-re una tecnología alternativa. Esa alternativa a menudo es proporcionada por losFPGA, combinaciones de microprocesadores/microcontroladores y FPGA, o porFPGA que cuentan con núcleos rígidos de procesadores como parte de su estruc-tura [3].

La flexibilidad que proporciona una FPGA en comparación a un MCU es mayorporque poseen determinadas características especiales. Además, la comunidadde desarrollo de las FPGA ha incrementado, proporcionado repositorios de infor-mación, foros de discusión y desarrollos con código abierto.

La tabla 1.2 señala la comparación histórica entre los dispositivos FPGA y losmicrontroladores [4].


TABLA 1.2. Comparación entre FPGA y Microcontrolador

FPGA Microcontrolador

Ejecución en paralelo Ejecución secuencialCapacidad de embeber un MCU Sin capacidad de embeber una FPGAConfiguración por interconexiones Ejecución de instruccionesMayor consumo de energía Menor consumo de energíaCurva de aprendizaje pronunciada Aprendizaje sencilloSuperior en flexibilidad Menor flexibilidadDifícil adquisición Fácil adquisiciónUtilización de punto fijo Fácil uso de punto fijoComplicación con el punto flotante Fácil uso de con punto flotante

A pesar, de que existen aspectos favorables para los MCUs, actualmente muchascaracterísticas de las FPGA han evolucionado de tal forma que han suplido lasfalencias que existían con respecto a los otros dispositivos. Las FPGA han evolu-cionado lo suficientemente para contener sistemas complejos, se ha reducido suconsumo energético y la velocidad de recursos de interconexión han aumentadoexponencialmente.

En resumen se decide utilizar como elemento principal un dispositivo FPGA de-bido a que proporciona flexibilidad, velocidad, número amplio de pines y la po-sibilidad de embeber un softcore que sirve para como procesamiento secuencialen el sistema. Las características mencionadas anteriormente se adapta de formaóptima para la resolución de los requerimientos de este trabajo.

1.4. Objetivos y alcance

1.4.1. Objetivos

El objetivo principal de este trabajo es proporcionar una tarjeta electrónica confia-ble y segura basada en una FPGA que esté compuesta de diferentes sub-módulosy que sirva posteriormente como puente o interfaz entre los módulos de cómputoy electromecánico de un laboratorio de calibración.

1.4.2. Alcance

En el presente proyecto se incluye:

Demostración de la tarjeta electrónica del módulo hardware en forma física.

Simulación de algunos de los test unitarios de los sub-módulos utilizandola herramienta Vivado® Simulator de Xilinx.

Demostración del test unitario de cada uno de los sub-módulos del modulohardware utilizando VHDL.

Demostración de un programa de prueba en C sobre un softcore microblazeembebido en la FPGA del módulo hardware.

El alcance no incluye ninguna entrega de los módulos de cómputo, ni delsistema electro-mecánico.

7

Capítulo 2

Introducción específica

Este capítulo presenta las características específicas de la tecnología incluida enel trabajo y las razones de la utilización de cada elemento. Se abarca los requeri-mientos de funcionalidad, diseño y mantenibilidad. Además se describe la plani-ficación del proyecto.

2.1. Tecnología aplicada en el trabajo

Esta sección trata sobre los elementos, protocolos y estándares que se tuvieron encuenta en el desarrollo del trabajo.

2.1.1. Dispositivo FPGA

La matriz de puertas lógicas programable en campo (por sus siglas en inglés field-programmable gate array) es un dispositivo programable que contiene bloques delógica cuya interconexión y funcionalidad puede ser configurada en el momento,mediante un lenguaje de descripción especializado. La lógica programable puedereproducir desde funciones tan sencillas como las llevadas a cabo por una puertalógica o un sistema combinacional, hasta complejos sistemas en un chip [5].

Cuando se trabaja con tecnología cambiante y de vanguardia es necesario teneren cuenta que los protocolos y estándares subyacentes se encuentran en constan-te evolución, por lo tanto, es necesario utilizar tecnología que contribuye a unarespuesta rápida y eficaz a los cambios.

Utilizar una FPGA brinda flexibilidad ante los cambios, además debido a su com-portamiento paralelo facilita características especiales que tecnologías secuencia-les como los procesadores no pueden ofrecer.

La FPGA permite describir un circuito digital usando un lenguaje especifico, co-mo el VHDL, que es un lenguaje de especificación definido por el IEEE (Instituteof Electrical and Electronics Engineers) (ANSI/IEEE 1076-1993) utilizado para des-cribir circuitos digitales y para la automatización de diseño electrónico. VHDLes acrónimo proveniente de la combinación de dos acrónimos: VHSIC (Very HighSpeed Integrated Circuit) y HDL (Hardware Description Language) [6].

Como se expone en la figura 2.1 la FPGA consiste en arreglos de tres elementos;bloques lógicos configurables, bloques de entrada y salida y canales de comuni-cación.

8 Capítulo 2. Introducción específica

FIGURA 2.1. Arquitectura básica de un dispositivo FPGA3.

Los bloques lógicos configurables se comunican entre ellos y con los bloques deentrada y salida a través de los canales de comunicación. Los canales de comuni-cación son lineas conductoras que corren horizontal y verticalmente.

La figura 2.2 exhibe la composición de un dispositivo FPGA, se puede apreciar laconfiguración interna de los componentes básicos que la conforman.

FIGURA 2.2. Composición modular de un dispositivo FPGA3.

Los bloques lógicos llamados también celdas generadoras de funciones permitenser configurados para procesar cualquier aplicación lógica. Los bloques de entra-da y salida sirven como interfaz que adecua la amplitud de las señales internaspara ser compatible con el exterior, ademas sirven como impulsores de corriente.La interconexión programable son caminos que conectan los bloques lógicos paragenerar una lógica compleja.

3Imagen tomada de [7].

2.1. Tecnología aplicada en el trabajo 9

2.1.2. Protocolos

En esta subsección se describen los distintos protocolos que serán utilizados enel presente trabajo: HDMI, UART y USB. La interfaz HDMI se utilizará comomedio para enviar información a una pantalla de visualización de usuario. Lacomunicación UART se utilizará para comunicar distintos periféricos digitalescon la FPGA. El bus USB se utilizará como interfaz de comunicación del sistemacon el sistema de cómputo.

Protocolo de conexión multimedia HDMI

El puerto HDMI (high-definition multimedia interface, interfaz multimedia de altadefinición) sirve para desplegar o visualizar sobre un display información rele-vante del sistema.

El protocolo HDMI es una norma de video, cifrado sin compresión y es compa-tible con DVI (digital visual interface, interfaz visual digital) que es una interfazde vídeo diseñada para obtener la máxima calidad de visualización posible enpantallas digitales.

El protocolo DVI emplea señales TMDS (transition minimized differential signaling,señal diferencial de transición minimizada) que es una tecnología de transmisiónde datos en serie a alta velocidad.

Un enlace DVI consiste en un cable de cuatro pares trenzados: uno para cada co-lor RGB (red, green, blue - rojo, verde, y azul) y otro para el reloj que sincronizala transmisión. La sincronización de la señal es casi igual que la de una señal ana-lógica de vídeo. La imagen se transmite línea por línea con intervalos de borradoentre cada línea y entre cada fotograma. No se usa compresión ni transmisiónpor paquetes y no admite que únicamente se transmitan las zonas cambiadas dela imagen. Esto significa que la pantalla entera se transmite constantemente[8].

La figura 2.3 presenta la conexión física entre un transmisor y un receptor TMDS.

FIGURA 2.3. Esquemático eléctrico de conexión TMDS4.

4Imagen tomada de [9]


Protocolo de comunicación UART

El protocolo UART (universal asynchronous receiver-transmitter) como transmisor yreceptor asíncrono universal es ampliamente utilizado para comunicar dispositi-vos digitales.

El protocolo cuenta con conexiones separadas de transmisión y recepción. Estacaracterística le permite poder operar los tres modos de comunicación asíncrona.Los modos de comunicación se enumeran a continuación:

Full-duplex significa que puede transmitir y recibir simultáneamente.

Half-duplex es cuando sólo se puede transmitir o recibir información, unatarea a la vez.

Simplex sólo se puede ya sea recibir o transmitir.

La ventaja principal es la sencillez del protocolo de comunicación. No obstante,como desventaja principal, se puede mencionar el no poder intercambiar datos avarios dispositivos por un mismo bus de comunicación.

El puerto serial contiene en su interior registros de corrimiento, un generadorde paridad, un oscilador variable (como generador de baudios), verificadores ylógica de control.

La figura 2.4 ilustra el diagrama de tiempo del protocolo UART. Se puede apreciarlos bits que conforman la trama. El bit de paridad y el segundo bit parada sonopcionales.

FIGURA 2.4. Diagrama de tiempo del protocolo UART.

Bus de comunicación USB

El USB (universal serial bus) es un bus de comunicaciones basado en un estándarque define los cables, conectores y protocolos con el fin de conectar, comunicar yproveer de alimentación eléctrica entre computadoras, periféricos y dispositivoselectrónicos[10].

El protocolo USB se define como una comunicación punto a punto dado que ellugar de partida es el host (PC o hub) y el destino es un periférico u otro hub. Nodebe haber más que un único host en una arquitectura USB.

Este bus permite la conexión y la des-conexión en cualquier momento sin necesi-dad de apagar el equipo.

Las principales características del bus basado en el protocolo USB se enumeran acontinuación[11]:


Banda de paso, disponibilidad desde algunos Kb a varios Mb.

Transferencia isócrona y asíncrona en el mismo bus.

Varios tipos de periféricos en el mismo bus.

Posibilidad de conectar hasta 127 periféricos.

Tiempo de respuesta garantizado (para audio y vídeo).

Fiabilidad, control de errores.

Perfectamente integrado en el PC, plug and play (conectar y usar)

Coste reducido en la versión de baja velocidad (1,5 Mb/s).

Posible expansión del bus.

Como aspecto importante se puede mencionar que el bus USB transmite datos yproporciona la alimentación (tensión de 5 V) sobre una linea de cuatro conducto-res.

La figura 2.5 expone los diferentes tipos de conectores que el estándar define.

FIGURA 2.5. Conectores del estándar USB5.

En este trabajo se utilizó el conector tipo A para el host y el conector tipo micro-Bpara el periférico, que en este caso es la tarjeta electrónica que se desarrolló. Eldiseño se realizó bajo el protocolo de comunicación USB 2.0 debido a las caracte-rísticas que proporciona como; velocidad suficiente para los objetivos del trabajo,documentación oportuna debido a ser el más utilizado y buena relación beneficiocosto en comparación al USB 3.0, que es mucho más avanzado y rápido, pero máscostoso para su implementación.



2.1.3. Herramientas de trabajo

En esta subsección se describen las herramientas que fueron utilizadas en el pre-sente trabajo: Git, Eagle y Vivado.

La herramienta Git se utilizará como herramienta para el control de versiones.La herramienta de diseño asistido por computadora Eagle se utilizará como he-rramienta para la edición de esquemáticos y desarrollo del circuito impreso. Laherramienta Vivado se utilizará como un conjunto de aplicaciones para la síntesis,análisis, simulación y programación de código HDL sobre la FPGA.

Herramienta de control de versiones

Para emprender cualquier proyecto es necesario tener seguridad, eficiencia y con-fiabilidad de las versiones de todos los archivos y documentos. Existen variasherramientas para tal propósito. Para este trabajo se escogió la herramienta decontrol de versiones Git diseñada por Linus Torvalds. Se puede mencionar algu-nas razones por la que se destaca entre las demás herramientas:

Es un control de versiones distribuido.

Es software libre.

No depende de un repositorio central.

Sistema de trabajo con ramas.

Almacenamiento periódico en paquetes.

Herramienta de desarrollo de circuito impreso

Para el desarrollo del esquemático y del circuito impreso del trabajo se escogió co-mo herramienta de desarrollo el Softcad Autodesk Eagle (por sus siglas en ingléseasily applicable graphical layout editor) versión 9.6.2.

Actualmente CadSoft Computer GmbH que es la empresa de diseño de softwa-re creadora de la herramienta Eagle fué adquirida por Autodesk, Inc, compañíaubicada en California, Estados Unidos con larga trayectoria y experiencia en eldiseño de software 2D y 3D desde 1982.

Los motivos de la utilización de esta herramienta se enumeran a continuación:

Experiencia de manejo del software.

Se cuenta con la licencia premium.

Constante actualización.

Documentación eficaz y oportuna.

Gran cantidad de foros de ayuda en la red.

Interfaz de usuario intuitiva.

Gran cantidad de bibliotecas de elementos.

Posibilidad de ejecución de scripts.

Suministra herramienta de reportes completos y detallados.

Facilidad para fusionar con programas 3D para diseño mecánico.


Las características principales de la herramienta se detallan a continuación:

Contiene un editor de diagramas electrónicos.

Contiene un editor de circuitos impresos.

Cuenta con un autoenrutador bastante eficiente.

Capaz de producir archivos GERBER para producción.

Fácil construcción de componentes para inclusión en biblioteca.

Posibilidad de exportar a Fusion 360 para el desarrollo de diseños 3D.

Soporta sistemas operativo Linux y Windows.

Herramienta de síntesis y análisis de HDL

La compañía Xilinx se ha convertido en el fabricante número uno de FPGAs en elmundo[5]. Esta es una de las razones para escoger la herramienta Vivado DesignSuite de síntesis y análisis de HDL (por sus siglas en inglés hardware descriptionlanguage) provista por Xilinx, ya que proporciona confianza y documentación einformación eficiente.

La herramienta Vivado representa también una reescritura y replanteo de todo elflujo de diseño en comparación con su antecesora Xilinx ISE, y ha sido descritopor los revisores como üna herramienta bien concebido, estrechamente integrado,increíblemente rápido, escalable, mantenible e intuitivo"[12].

Otras de las características para escoger dicha herramienta es que proporciona supropio simulador, que para los fines de este trabajo ha sido más que suficiente.La herramienta Vivado también suministra el IP Integrator para la utilización yconfiguración de IP Cores (Núcleo de propiedad intelectual de semiconductores)proporcionados por Xilinx y de libre utilización. Y como característica extra esque soporta los sistemas operativos Linux y Windows.

2.1.4. Componentes electrónicos

Componente principal

Para el desarrollo de este trabajo se optó por una FPGA Artix-7 de Xilinx, especí-ficamente la XC7A200TFBG484 como componente principal. Este dispositivo seescogió debido a las siguientes razones:

Conocimiento previo de su funcionamiento.

Excelente documentación sobre integración con componentes externos.

Excelente documentación sobre recomendaciones de diseño.

Gran capacidad en la mayoría de características.

Posibilidad de embeber el softcore MicroBlaze CPU a 303 DMIPs.

A continuación se describe las características relevantes del dispositivo [13]:

Celdas lógicas: 215.360.

Bloques de lógica configurable (Slices): 33.650.

Bloques de lógica configurable (RAM Distribuida): 2.888.


Bloques de RAM; 18 Kb-730, 36 Kb-365, 94 Kb-140.

CMTs (clock management tiles, Administrador de reloj): 10.

Número total de bancos: 10.

Número máximo de pines de entrada y salida: 500.

Ancho de banda serial: 211 Gb/s.

La FPGA XC7A200TFBG484 tiene un encapsulado BGA (ball grid array) de 484pines, con un pitch o un paso de un 1,0 mm. La figura 2.6 presenta el diagrama depines con sus respectivas funciones.

FIGURA 2.6. Diagrama de pines de la FPGA6.



Componente de programación

Para almacenar la configuración de la FPGA normalmente se utiliza una memoriaque albergar la información encriptada de dicho código. Con el fin de cumplir conel anterior propósito de diseño, por recomendación del fabricante se optó por lamemoria Flash SPI de la compañía CYPRESS, puntualmente la S25FL128S. Lainformación se detalla en la introducción de programación de FPGA Xilinx[15].

Se ha tenido en cuenta también la capacidad de almacenamiento, el dispositivocuenta con 128 Mb que es suficiente para alojar toda la configuración de la FPGA.

Las principales características por las cuales se escogió este dispositivo se enume-ran a continuación:

Puerto SPI con múltiples pines de entrada y salida.

Direccionamiento extendido de 24 o 32 bits.

Comando de lectura: Normal, Fast, Dual, Quad y DDR.

Velocidad de programacion de 1,5 MBps.

Mínimo hasta 100.000 ciclos de programación y borrado.

Hasta 20 años de retención de datos.

Características de protección.

Voltaje de suministro del Nucleo: 2,7 V a 3,6 V.

Suministro de puertos de entrada y salida: 1,65 V a 3,6 V.

Para la memoria Flash SPI con referencia S25FL128S se escogió el encapsuladoSOIC (small outline integrated circuit) de 16 contactos por su fácil manipulación enel armado. La figura 2.7 presenta el diagrama de pines del dispositivo con susrespectivos nombres.

FIGURA 2.7. Diagrama de pines del integrado S25FL128S7.



Componente de comunicación

Para la comunicación con el exterior se decidió contar con dos puertos USB es-clavo. Para tal propósito se decidió utilizar el integrado FT232RL de la empresaFTDI que es una interfaz de protocolo serial a USB, solución ideal para comunicarsistemas embebidos con un ordenador debido a las características enumeradas acontinuación:

Alta portabilidad entre sistemas.

Drivers de licencia libre.

Todo el protocolo USB está incluido en el integrado.

Velocidad de transferencia de datos de 300 baudios a 3 Mbaudios.

Señales de transmisión y recepción con LEDs.

Buffer de recepción de 128 bytes.

Buffer de transmisión de 256 bytes.

Pines de entrada y salida configurables.

No requiere de cristal externo para el reloj.

La comunicación entre el integrado y la FPGA se hace por medio de la comuni-cación serial UART, con velocidad de comunicación configurable.

El integrado FT232RL cuenta con un encapsulado SSOP (shrink small outline pac-kage) de 28 contactos. La figura 2.8 presenta la configuración de pines y el esque-mático del integrado.

FIGURA 2.8. Diagrama de pines y esquemático del integradoFT232RL8.



Componente de almacenamiento

El sistema debe contener una memoria no volátil con el propósito de almacenardatos de aplicación, como pantallas de visualización, datos de usuario y de con-figuración. El dispositivo que se escogió como componente de almacenamientoes la memoria Flash MX29GL256F, de la compañía Macronix. Para obtener mayorvelocidad en el intercambio de datos con un máximo aprovechamiento de las ca-racterísticas de la FPGA, se ha tenido en cuenta la disponibilidad de pines y lascaracterísticas que se enumeran a continuación:

Memoria FLASH programable de 3 V.

Puerto paralelo en dirección y bidireccional en datos.

Acceso rápido de lectura hasta 90 ηs.

Acceso rápido de programación hasta 10 µs.

Veinte años de retención de datos.

Bajo consumo de 10 mA a 5 Mhz en lectura y 20 µA en estado de espera.

El integrado MX29GL256F tiene un encapsulado TSOP (thin small outline package)de 56 contactos. La figura 2.9 presenta la configuración de pines.

FIGURA 2.9. Diagrama de pines del integrado MX29GL256F9.



Componente de interfaz gráfica

Para la interfaz gráfica de usuario en el sistema se utiliza el protocolo HDMI expli-cado anteriormente. Para el correcto funcionamiento se necesita un componenteque sirva de impulsor de corriente y de adaptador de impedancias para que sepuedan utilizar un cable entre el dispositivo y la pantalla gráfica.

El dispositivo TDMS141 de la compañía Texas Instruments cumple con todos losrequerimientos que se necesitan en el proyecto como adaptador de señales TDMS.A continuación se enumeran las principales características por las cuales se esco-gió este dispositivo:

Soporta velocidades hasta de 2,25 Gbps.

Soporta resoluciones de 1080 pixeles a 36 bits.

Salidas de alta impedancia.

Valor de operación de fuente de suministro de 3,3 V.

Protección de carga electro estáticas.

El integrado TDMS141 tiene un encapsulado QFN (quad flat-pack, no-leads) de 40contactos. La figura 2.10 presenta la configuración de pines.

FIGURA 2.10. Diagrama de pines del integrado TMDS14110.



Componente de la fuente de alimentación

Para el suministro de los voltajes necesarios para suplir la demanda de la FPGAse escogió el integrado ADP5052 de Analog Devices debido a que el fabricante lorecomienda por las capacidades y características de generar múltiples tensionesen un solo chip.

Este dispositivo proporciona una fácil configuración de las tensiones y de lostiempos de habilitación entre canales, brinda seguridad y vigilancia debido a lasprotecciones, y ofrece alta precision dentro de los rangos aceptables.

El ADP5052 tiene gran flexibilidad debido a que posee diversos canales de sumi-nistro como; reguladores lineales de baja caída, reguladores reductores y regula-dores conmutados.

Resumiendo lo anterior, este dispositivo es un dispositivo de suministro de cincosalidas ajustables en tensión y con programación de tiempo de habilitación paracuatro canales.

Las principales características del integrado ADP5052 son[20]:

Rango de voltaje de entrada: 4,5 V a 15 V.

Precisión de salida de ±1,5 % en todo el rango de temperatura.

Frecuencia de conmutación ajustable de 250 kHz a 1,4 MHz.

Opciones de salida ajustables o fijas mediante fusible.

Canal 1 y Canal 2: programable con corriente de 1,2 A, 2,5 A y 4 A.

Canal 3 y Canal 4: reguladores reductores (buck) con corriente de salida de1,2 A.

Canal 5 regulador de baja caída (LDO) de 200 mA de corriente de salida.

Opción de salida de 8A (Canal 1 y Canal 2 funcionando en paralelo).

Opción de habilitación de canal de precisión con umbral de entrada 0,8 V.

Interruptor de descarga de salida activa.

Selección de modo FPWM o PWM/PSM automático.

Sincronización de frecuencia de entrada o salida.

Protección de cierre opcional en caso de falla.

Protección UVLO(Undervoltage Lockout)

Protección OCP(Over Current Protection).

Protección TSD(Thermal shutdown).

El integrado ADP5052 tiene un encapsulado LFCSP(lead frame chip scale package)de 48 contactos con medidas de 7 mm por 7 mm. La figura 2.11 presenta la con-figuración de pines. Si se desea información de la funcionalidad puntual de cadapin remitirse a la hoja de datos del fabricante[20].


FIGURA 2.11. Diagrama de pines del integrado ADP505211.

2.1.5. Normativas

En esta subsección se exponen las razones principales de la utilización de las nor-mativas IPC-7351 y IPC2221A como referencia para el diseño y desarrollo de latarjeta electrónica de este trabajo.

IPC-7351

Para el diseño de la tarjeta electrónica se tuvieron en cuenta las recomendacionesque se exponen en la normativa IPC-7351 (Generic requirements for surface mountdesign and land pattern standard). La guía es un estándar completo donde se en-cuentran los requerimientos de los patrones geométricos de elementos, la estruc-tura y forma de los planos de tierra, y la fijación de componentes electrónicos a lasuperficie para el diseño de tarjetas electrónicas de montaje superficial.

IPC2221A

En esté trabajo se consideró también las recomendaciones un poco más generalesde la normativa IPC2221A (Generic standard on printed board design). Esta normaestablece los requisitos genéricos para diseño de tarjetas impresas simple, dobleo multicapa, el montaje de componentes y las estructuras de interconexión.

La fabricación de la tarjeta la realizó una compañía certificada que cumple contodas las normativas de manufactura de impresos y armado.


2.2. Requerimientos 21

2.2. Requerimientos

2.2.1. Requerimientos de funcionalidad

Requerimientos con respecto a la programación

El módulo hardware debe tener una memoria no volátil para almacenarel programa de la FPGA (memoria de programa), para que el programa seadescargado automáticamente desde la memoria hacia la FPGA cada vez quese encienda el sistema. [HCAL-REQ-0001]

El módulo debe tener un sistema de reloj de 100 Mhz que le brinde a laFPGA la frecuencia de sincronización del sistema. [HCAL-REQ-0002]

El módulo debe tener un puerto tipo JTAG para programar la FPGA directa-mente o para escribir el programa sobre la memoria no volátil de programa.[HCAL-REQ-0003]

El sistema debe tener un botón de “reset” que se encargue de reiniciar elcódigo programado en la FPGA.[HCAL-REQ-0004]

El sistema debe tener un botón de programación el cual servirá para re-programar la FPGA con el código alojado en la memoria de programa.[HCAL-REQ-0005]

El sistema debe tener dos visualizadores tipo LED (LEDPROG, DONE) quemostrarán el estado de programación de la FPGA. [HCAL-REQ-0006]

Requerimientos con respecto al suministro de potencia

El sub-módulo de Potencia de ser capaz de brindar los voltajes de 3.3 V (4A), 1V (4 A), 1.8 V (1.2 A), 2.5 V (0.2 A) y 1.5 V (1.2 A) con sus respectivascorrientes máximas.[HCAL-REQ-0007]

El sub-módulo de Potencia debe ser capaz de cumplir con los tiempos desecuencia de encendido en cada uno de los voltajes para cumplir con losrequisitos propuestos por el fabricante de la FPGA. [HCAL-REQ-0008]

Requerimientos con respecto a las funcionalidades

El módulo tiene que tener una memoria no volátil de puerto paralelo (ROM)para servir como registrador de datos de Usuario y para lectura rápida.[HCAL-REQ-0009]

El sistema debe tener dos puertos USB utilizando una interfaz hardwareUSB a serial UART. Los puertos deben funcionar de manera independientey se debe proporcionar los drivers del mismo. [HCAL-REQ-0010]

El sistema debe tener una salida tipo HDMI para pantallas de hasta 7 pul-gadas, y con color de 24 bits. [HCAL-REQ-0011]

El sistema debe tener dos puertos de tipo digital paralelo de 24 pines cadauno.[HCAL-REQ-0012]


2.2.2. Requerimientos de diseño

En el sistema se debe embeber un softcore y poder programar un código detest en lenguaje C. [HCAL-REQ-0013]

Los sub-Módulos deben ser probados independientemente con lenguajeVHDL. [HCAL-REQ-0014]

La FPGA a utilizar será la Artix 7, XC7A200TFBG484 de Xilinx. [HCAL-REQ-0015]

2.2.3. Requerimientos de mantenibilidad

El código tanto de la FPGA como de usuario debe poder ser actualizadospor medio del puerto JTAG de programación.[HCAL-REQ-0016]

2.3. Planificación

Para la planificación del proyecto se utilizaron diversas herramientas entre ellasel diagrama diagrama de Gantt y Activity On Node.

2.3.1. Diagrama de Gantt

La figura 2.12 expone el diagrama de tiempos de la planificación del trabajo. Seejecutaron algunas tareas en los días del tiempo de receso para poder cumplir conel cronograma y suplir los retrasos ocurridos.

FIGURA 2.12. Diagrama de Gantt.

Se realizó una ejecución aceptable de las tareas según el tiempo planificado, noobstante, para la tarea "7.3.1 Prueba unitaria memoria de usuario" fue vital es-perar completar la tarea "7.3.2 Prueba unitaria puertos USB" debido a que fuéimperativo utilizar el código del módulo UART en VHDL para enviar comandos

2.3. Planificación 23

de escritura y lectura hacia el módulo de control de la memoria. Se aclara que laespera no generó retrasos en la ejecución del proyecto.

Se generó un aplazamiento considerable de tres semanas en la tarea "2.2 OrdenarCompra" debido a las actividades de logística, importe, nacionalización y trans-porte de los elementos.

Otro retraso importante de una semana se ocasionó en la tarea "4 Fabricaciónhardware" a causa de devolución del diseño por parte del fabricante de PCBspara corrección de algunas etiquetas en la tarjeta electrónica.

Se pudo corregir los retrasos aprovechando el tiempo de receso que se se tuvoentre los días a principios de abril y mediados de marzo.

Estos inconvenientes por retrasos se han considerado para la planificación de pro-yectos futuros, teniendo en cuenta sobre todo las actividades donde es difícil te-ner el control total de los tiempos.

En la tarea "8.1 Instalación de Herramientas" se generó un pequeño retraso de 24horas debido a la instalación de las extensiones de la herramienta Vivado para elmanejo de IP Cores.

2.3.2. Diagrama activity on node

La figura 2.13 expone el diagrama Activity On Node, donde la unidad de tiempoes dada en horas. El camino crítico es el seguido por los cuadros de color rojo.


FIGURA 2.13. Diagrama activity on node.

25

Capítulo 3

Diseño e implementación

Este capítulo presenta con detalle el diseño esquemático y las características espe-cificas de cada uno de los sub-módulos que conforman el módulo de hardware.Se exponen los detalles del diseño de la tarjeta teniendo en cuenta la distribu-ción de elementos, reglas de diseño y el trazado o ruteo de las pistas. También sepresentan algunos detalles de manufactura.

3.1. Diseño esquemático del módulo de hardware

El módulo de hardware es un sistema electrónico que se encarga de realizar elprocesamiento de información y de controlar los periféricos en general del labo-ratorio de calibración. El módulo tiene la capacidad de realizar múltiples tareasen forma paralela, proporciona gran flexibilidad en el diseño y tiene un númeroaceptable de pines de entrada y salida. Lo anterior es la razón fundamental por lacual se escogió como componente principal una FPGA. Las principales funcionesdel módulo de hardware son:

Realizar lectura de los parámetros de los medidores de energía por mediode diferentes canales de comunicación.

Realizar escritura de los registros de calibración los medidores mediantediferentes canales de comunicación.

Brindar flexibilidad en la disposición de pines para la actuación de los mó-dulos. (Puerto digital de salida)

Proporcionar características en velocidad de pines para el control de señalesPWM para la obtención de las señales sinusoidales.

Comunicar con el sistema de cómputo a través de interfaz USB.

Facilitar un canal de despliegue visual local del sistema por medio de unpuerto HDMI.

El módulo se divide en sub-modulos, cada uno de ellos ejecuta una función espe-cífica para dar cumplimiento a los requerimientos del sistema. Estos pueden estardivididos a su vez para una mejor comprensión.

Como se muestra en la figura 3.1 el módulo de hardware está compuesto por unaFPGA como componente lógico principal, un sub-módulo de programación, unsub-módulo funcional y un sub-módulo de potencia.

26 Capítulo 3. Diseño e implementación

FIGURA 3.1. Módulo de hardware.

3.1.1. Componente principal FPGA

En esta subsección se explica la división de la FPGA en bancos, el diseñó de lasredes de desacople y el mecanismo que suministra la señal de sincronismo delsistema.

Bancos y alimentación

La FPGA se divide en diferentes bancos que son conjuntos de pines que se agru-pan dependiendo del funcionamiento. Cada banco posee pines de alimentaciónindividuales. La tabla 3.1 expone los bancos de la FPGA incluidos en el diseño.

TABLA 3.1. Bancos de pines de la FPGA.

Banco Descripción

0 Banco de pines de configuración13 Banco de pines de entrada y salida14 Banco de pines de entrada y salida216 Banco de tranceptores de alta velocidad15 Banco de pines de entrada y salida16 Banco de pines de entrada y salida34 Banco de pines de entrada y salida35 Banco de pines de entrada y salida

RAM Alimentación para la RAM internaAUX Suministro de pines de voltaje auxiliar

XADC Pines del ADC interno

La FPGA tiene un suministro principal VCCINT que se conecta a una tension de1 V. Por recomendación del fabricante se establece para esta tensión una red dedesacople de 27 condensadores en paralelo, uno de 680 µF, doce de 4,7 µF y ca-torce de 0,47 µF. La figura 3.2 muestra la red de desacople del voltaje principalVCCINT .

3.1. Diseño esquemático del módulo de hardware 27

FIGURA 3.2. Red de desacople de la tensión VCCINT .

Se fija en el diseño una red de desacople para cada banco. Para todos los bancosde pines de entrada y salida el diseño de la red de desacople es la misma debidoa que se alimentan a la tension de 3,3 V fijada a los pines VCCOx , donde x es elnumero de banco correspondiente. La figura 3.3 muestra como ejemplo la red dedesacople para el banco 13. Se puede apreciar que la red de desacople de cadabanco de entrada y salida consiste en siete condensadores, uno de 100 µF, dos de47 µF y cuatro de 0,47 µF.

FIGURA 3.3. Red de desacople del banco 13.


El banco de tranceptores de alta velocidad posee distintos voltajes para la alimen-tación. Se fijó en el diseño una red de desacople por cada suministro. La figura3.4 muestra el suministro y red de desacople para el banco 216.

FIGURA 3.4. Red de desacople del banco 216.

Reloj principal del sistema

Se anexó al diseño un elemento que suministra la señal principal de reloj pa-ra la sincronización del sistema. Se estableció para tal propósito el integradoDSC1001DI5-050 que es un oscilador de alta precision y brinda una frecuenciade 50 MHz.

Como elemento de desacople y filtrado de la alimentación del oscilador se utilizóun condensador de 10 ηF por recomendación del fabricante. Se tuvo en cuenta co-mo regla principal de diseño; el pin de entrada de reloj de la FPGA sea la entradapositiva de un par de señales de sincronismo CC (clock capacity), puntualmenteuna entrada tipo MRCC. Estas señales tienen conectividad directa con las pistasinternas de reloj, por no ser una señal diferencial se toma la positiva.

La figura 3.4 muestra el esquemático del oscilador principal del sistema. Se puedeapreciar que el pin STANDBY # se conectó a 3,3 V. Esto quiere decir que la señalde reloj OUTPUT siempre está activa.

FIGURA 3.5. Oscilador principal del sistema.


3.1.2. Sub-módulo de potencia

Está conformado por una serie de reguladores de voltaje de diferentes caracterís-ticas y se encarga de suplir todos los voltajes que el sistema demanda cumpliendocon los requerimientos de niveles de tensión, corriente, rizado y tiempos de habi-litación.

Para el correcto funcionamiento de la FPGA se necesita que las tensiones de deter-minados canales de voltajes se habiliten con una secuencia especifica. Para cum-plir tal propósito se utiliza el integrado ADP5052 explicado en el capitulo 2 quees un regulador programable especializado que brinda cinco tensiones al sistema.

La FPGA como elemento principal del sistema también necesita tensiones parasuplir en potencia algunos periféricos como; tranceptores de alta velocidad de 1 Vy 1,2 V y el suministro del ADC interno. Para conseguir las anteriores tensiones elsub-módulo de potencia contiene tres reguladores lineales programables ADP123de la compañía Analog Devices con una corriente máxima de 300 mA.

El sub-módulo también posee un integrado ADR127 de Analog Devices que proveeel voltaje de referencia para el ADC interno de la FPGA.

A parte de las tensiones nombradas anteriormente, ha sido necesario facilitar unvoltaje de 5 V que es suministrado por el integrado ADP2370 de la compañía Ana-log Devices, que es un convertidor dc-dc de alta eficiencia. Esta tension es utilizadapara el abastecimiento de potencia de las interfaces de comunicación UART-USB.

Para la alimentación de todo el sistema se requiere como entrada una tension de12 V a 1 A como mínimo. Para este trabajo se utiliza un adaptador de voltaje de120 VAC a 12 VDC a 3 A (36 W máximo).

La figura 3.6 expone todos los elementos del sub-módulo de potencia. Se puedeapreciar como los reguladores de los periféricos se encuentran conectados de for-ma secuencial al suministro de 3,3 V del canal de salida del regulador ADP5052.

FIGURA 3.6. Sub-módulo de potencia.


La tabla 3.2 presenta las tensiones que necesita la FPGA para su correcto funciona-miento, que se toma en consideración para el diseño y desarrollo del sub-módulode potencia. El fabricante recomienda suministrar las tensiones de voltaje inclu-sive si algunos de los periféricos no se utilizan.

TABLA 3.2. Niveles de tensión de la FPGA[21].

Nombre Tensión Corriente Descripción

VCCO 3,3 V 4 A Suministro bancos E/S (FPGA)VCCINT 1 V 4 A Tensión de la RAM (FPGA)VCCAUX 1,8 V 1,2 A Tensión auxiliar (FPGA)VCCADC 1,8 V 300 mA Suministro XADC (FPGA)VREFP 1,25 V 85 µA Referencia XADC (FPGA)VMGTAV CC 1 V 300 mA Tensión de Tx y Rx del GTP (FPGA)VMGTAV TT 1,2 V 300 mA Tensión de terminación GTP (FPGA)VCCUSB 5 V 800 mA Alimentación interfaz UART-USBVAUX1 1,5 V 1,2 A Voltaje 1 de propósito generalVAUX2 2,5 V 200 mA Voltaje 2 de propósito general

Configuración de las tensiones en el integrado ADP5052

En el integrado ADP5052 el ajuste de la tensión suministrada por los canales serealiza por medio de una red de resistores externos (divisor de voltaje) que seconectan a los los pines de retroalimentación (FBx). Este voltaje se compara conuna referencia interna de 0,8 V para los canales del 1 al 4 y de 0,5 V para el canal5.

La figura 3.7 expone el esquema electrónico del lazo de retroalimentación para laconfiguración de la tensión de voltaje en los canales del ADP5052.

FIGURA 3.7. Lazo de retroalimentación para la configuración delos canales.


El diseño electrónico alrededor del integrado ADP5052 se realizó con el fin de quesuministre los siguientes voltajes y respectivos suministro de corriente máxima:

Canal 1: VCCO 3,3 V @ 4 A

Canal 2: VCCINT 1 V @ 4 A

Canal 3: VCCAUX 1,8 V @ 1.2 A

Canal 4: VAUX1 1,5 V @ 1.2 A

Canal 5: VAUX2 2,5 V @ 200 mA

La ecuación 3.1 se utiliza para el cálculo de los valores de las resistencias de la redde configuración de los voltajes de los canales.

VFBx =VoutR2

R1 +R2(3.1)

La ecuación 3.2 es la referencia para los canales del 1 al 4, la ecuación 3.3 es lareferencia para el canal 5 y Vout es la salida deseada del canal:

VFBx = 0, 8V (3.2)

VFBx = 0, 5V (3.3)

Por lo tanto, para el cálculo de las resistencias de configuración de tensión para elcanal 1 se tiene:

Vch1_out = 3, 3V (3.4)

Para el divisor de voltaje se escoge la resistencia R1 con el criterio de que seauna resistencia en el orden de las decenas de miles de ohmios para un paso decorriente pequeña y que sea asequible en el mercado, por lo tanto:

Rch1_1 = 31, 6kΩ (3.5)

R2 =R1VFBx

Vout − VFBx(3.6)

Despejando R2 de 3.1 y remplazando 3.2, 3.4 y 3.5 en 3.6:

Rch1_2 =31,6kΩ ∗ 0,8V

3,3V − 0,8V(3.7)

Se tiene como resultado 3.8:

Rch1_2 = 10,112kΩ (3.8)


Se realiza los mismos cálculos para todos los canales del integrado, y se obtienenlos valores expuestos en la tabla 3.3:

TABLA 3.3. Valores de las resistencias para la configuración de loscanales del integrado ADP5052.

Canal Vout[V ] Vfb[V ] R1[Ω] R2[Ω]

1 3,3 0,8 31,6 k 10.2 k2 1 0,8 7,5 k 30 k3 1,8 0,8 20 k 16 k4 1,5 0,8 8,87 k 10,2 k5 2,5 0,5 120 k 30 k

Habilitación secuencial de los canales

La compañía Xilinx fabricante de la familia de FPGA Artix 7 recomienda en la hojade datos Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics[21], quela secuencia de encendido debe cumplir con el siguiente orden de suministro;VCCINT , VCCBRAM , VCCAUX y VCCO. Lo anterior con el propósito de lograr unconsumo de corriente mínimo y garantizar que los puertos de entrada y salidaestén establecidos en los tres estados después del encendido del sistema.

La secuencia de apagado cumple con el inverso de la secuencia de encendido pa-ra lograr también un consumo de corriente mínimo. Sin embargo, si VCCINT yVCCBRAM tienen los mismos niveles de voltaje recomendados, entonces ambospueden ser alimentados simultáneamente y por la misma fuente. Lo mismo ocu-rre con los voltajes de suministro VCCAUX y VCCO.

La figura 3.8 expone los componentes internos que intervienen en la habilitaciónen cada canal de suministro de voltaje del integrado ADP5052. En el diagrama sepuede apreciar un comparador interno con referencia de 0,8 V, un temporizadorcon tiempo establecido, una resistencia de protección para entrada flotante y laconfiguración de habilitación externa basada en un divisor de voltaje.

FIGURA 3.8. Diagrama de habilitación de un canal del ADP505215.



El elemento principal del sub-módulo de potencia el ADP5052 posee pines decontrol de habilitación para cada regulador, incluyendo el regulador LDO (lowdropout, regulador de baja caída). Los pines (ENx) con características de precisionfuncionan sobre la base de una referencia interna de 0,8 V. Cuando el voltaje enel pin excede el valor de referencia de 0,8 V el regulador es habilitado. Cuando elvalor del voltaje en el pin se sitúa por debajo de 0,725 V el regulador es deshabili-tado. Una resistencia interna conectada en modo pull-down de 1 MΩ previene deerrores si el pin se encuentra en estado flotante.

La característica de tener un límite de voltaje de habilitación en cada reguladorpermite realizar secuencia de inicialización. Como se aprecia en la figura 3.9 laprogramación de tiempos de habilitación se realiza por medio de divisores voltajeconectados desde la salida de determinado canal al pin de habilitación de otroscanales.

FIGURA 3.9. Configuración de los pines de habilitación.

Se puede apreciar que la secuencia empieza en la entrada EN que proviene delhabilitador principal que consiste en un interruptor mecánico conectado a la ali-mentación de entrada de 12 V.

Para realizar el calculo de los valores de las resistencias del circuito de la entradade habilitación en cada canal se utiliza la ecuación 3.9:

VIN_STARTUP = (0, 8nA+ (0, 8V

RBOT_EN)) ∗ (RTOP_EN +RBOT_EN ) (3.9)

Donde:

RTOP_EN es la resistencia de VIN a ENx.

RBOT_EN es la resistencia de ENx a Tierra.

El elemento J1 es un conector de alimentación de corriente directa que conectael suministro principal de 12 V. Los elementos SV1 y SV2 son conectores de tipopin como conexiones alternativas. Se tiene el elemento S1 que es el interruptordel sub-módulo de potencia. Se concluye que S1 es el componente principal dehabilitación de suministro de potencia de todo el sistema en general, debido aque es el elemento que inicializa la secuencia de encendido.


La figura 3.10 exhibe el esquema eléctrico de los conectores e interruptores me-cánicos comprometidos en la entrada de suministro y en la habilitación del sub-módulo de potencia.

FIGURA 3.10. Conectores e interruptor en secuencia de encendido.

La secuencia inicia cuando en el interruptor S1 se genera contacto de la entradade 12 V a la señal principal de habilitación EN. Después de que la tensión de 12V se establece y valor del voltaje en EN1 sobrepasa el umbral de 0,8 V se habilitael canal correspondiente a la salida de 1 V. Luego cuando la rampa de voltaje enla entrada de habilitación EN2 pasa la barrera de los 0,8 V se habilita el canal desalida de 1,8 V. Finalizando la secuencia, la señal EN3 habilita los demás canalesincluyendo la salida de tension de 3,3 V que suministra los reguladores ADP123de los periféricos y la referencia del ADC el ADR127. La salida de voltaje de 3,3V se utiliza también para la habilitación del regulador ADP2370 de 5 V.

Red de desacople

La red de desacople actúa como filtro de ruido de alta frecuencia y como depo-sito instantáneo de energía. En el diseño del sub-módulo de potencia se utilizancomo elementos de desacople condensadores cerámicos de baja impedancia. Loscondensadores de desacople se han situado lo más cerca posible a los pines deentrada de suministro de los canales.

Se estableció la tensión nominal del condensador mucho mayor que el valor delvoltaje de entrada máximo. Lo anterior se tuvo en cuenta por recomendación delfabricante del integrado ADP5052.

La figura 3.11 presenta la red de desacople del integrado ADP5052. El orden delos condensadores corresponde a la disposición de las entradas de suministro delos canales del 1 al 5.


FIGURA 3.11. Red de desacople del integrado ADP5052.

Se puede apreciar que en los canales del 1 al 4 se tiene condensadores con voltajenominal de 25 V que es un poco más del doble del voltaje de entrada máximo. Enel canal 5 se cuenta con un un condensador con voltaje nominal de 16 V que esmucho mayor que el voltaje máximo de entrada.

Considerando la recomendación del fabricante del integrado ADP5052 se deter-minó utilizar valores de capacitancia de 10 µF para los canales del 1 al 4 y 1 µFpara el canal 5.

Para el regulador ADP2370 según la recomendación del fabricante se ha utilizadocomo elemento de desacople un capacitor de baja ESR (equivalent series resistance,resistencia serie equivalente), puntualmente un condensador de 10 µF a 25 V dela serie X7R que opera a una temperatura de -55 C a +125 C y con un cambio decapacitancia máxima de ± 15 %. Este elemento de desacople consigue que se re-duzca considerablemente el rizado en voltaje, rizado en corriente y la impedanciaparalela de entrada.

Para los reguladores de voltaje ADP123 y la referencia ADR127 se utilizaron comoelementos de desacople, capacitores X7R de 1 µF, con voltaje nominal de trabajode 16V y baja ESR. Lo anterior cumple con los requerimientos recomendados porel fabricante de los integrados.

Red de salida de los canales de voltaje

Para los canales del integrado ADP5052 intervienen diferentes elementos que sonmencionados a continuación:

MOSFET (metal-oxide-semiconductor field-effect transistor, transistor de efectode campo metal-óxido-semiconductor) que se utiliza para mejorar la efi-ciencia del regulador y obtener una corriente máxima de 4 A.

Un inductor que sirve para transmitir la energía desde la entrada hacia lasalida y atenuar el rizado en corriente.

Una red de condensadores que se usan para mantener estable los niveles entension y eliminar el rizado en voltaje.

Un condensador como elemento de compensación.

Para la selección del MOSFET se tuvo en cuenta que el transistor cumpla con lassiguientes especificaciones por recomendación del fabricante Analog Devices:


Cumplir con características de alta eficiencia.

Canal del transistor tipo N.

Voltaje de ruptura mayor a 1, 2 × VIN .

Corriente máxima mayor a 1, 2 × IMAX .

El elemento que se incluyó en el diseño fue el integrado IRF9910TRPBF que cum-ple con las características mencionadas anteriormente. Tiene un voltaje de ruptu-ra de 20 V, corriente máxima de 10 A para el transistor 1 y 12 A para el transistor2. Además brinda dos transistores MOSFET-N en el mismo encapsulado que sir-ve para ser utilizado en los dos canales (1 y 2), con el propósito de obtener mayoreficiencia en área de la tarjeta.

Para calcular el valor del inductor se utilizó la ecuación 3.10:

L =(VIN − VOUT ) ×D

∆IL × fSW(3.10)

Donde, para el canal 1 se tiene:

VIN es el voltaje de entrada igual a 12 V.

VOUT es el voltaje de salida igual a 3,3 V.

D es el ciclo útil donde: (D = VOUTVIN

) igual a (D = 3,3V12V = 0, 275) .

∆IL es el rizado de corriente de inducción que se toma como un 40 % de lacorriente máxima donde (∆IL = 40 % × 4A = 1, 6A).

fSW es la frecuencia de conmutación igual a 455 kHz.

Realizando los cálculos para el canal 1 se obtiene un valor para el inductor de 3,28µH. En la práctica se utilizó una bobina de 3,3 µH que es el valor de inductor quese encuentra en el mercado y que más se acerca al valor teórico calculado.

La configuración de la frecuencia de conmutación fSW se realiza a través de unaresistencia conectada desde el pin RT del integrado ADP5052 a tierra.

El valor de la resistencia se lo calculó por medio de la ecuación 3.11, donde lafrecuencia de conmutación es de 455 KHz. Este parámetro se escogió basado enlos criterios de recomendación del fabricante.

RRT (KΩ) = [14,822

fSW (KHz)]1,081 (3.11)

Realizando los calculo de 3.11 se obtiene un valor aproximado deRRT de 43,2 KΩpara la resistencia de configuración del oscilador.

El valor de los condensadores de filtrado se obtuvieron escogiendo el mayor entrelas capacitancias calculadas teniendo en cuenta el rizado del voltaje y las dinámi-cas de lazo del regulador enumeradas a continuación:

COUT_RIPPLE , rizado del voltaje de salida.

COUT_UV , caída de voltaje por interacción por subidas de corriente.

COUT_OV , subida de voltaje por interacción por caídas de corriente.


Realizando los cálculos para el canal 1 se obtiene un valor de capacitancia de sali-da de 266 µF. Por facilidad de diseño se aproxima la capacitancia total a un valorde 300 µF. Por último se acondiciona el valor total en un arreglo de tres conden-sadores de 100 µF en paralelo. Para más detalle referirse a la hoja de datos[20].

Para los canales 2, 3 y 4 se realizan los mismos cálculos para el inductor y la red decondensadores, sin embargo, se aproximan algunos de los valores para facilidadde diseño y obtención de los componentes en el mercado. La tabla 3.4 expone losvalores de los elementos de la red de salida de los canales del 1 al 4. Se puedeapreciar que los canales 3 y 4 no contienen el elemento MOSFET externo debidoa que manejan corrientes bajas de 1.2 A, las cuales puede ser suministradas porlos transistores internos del ADP5052.

TABLA 3.4. Elementos de la red de salida de los canales del 1 al 4.

Canal MOSFET L[µH] Cout[µF ]

1 IRF9910TRPBF Canal 1 3,3 3002 IRF9910TRPBF Canal 2 1,5 6903 Interno 4,7 444 Interno 4,7 44

La figura 3.12 exhibe la red de salida de los canales 1 y 2. Se incluye en el esque-ma; los transistores MOSFET, la bobina de salida, la red de condensadores, loselementos de los lazos de retrolimentación para la configuración de la salida detensión y el elemento de compensación para el acondicionamiento y arranque.

FIGURA 3.12. Esquemático de la red de salida de los canales 1 y 2.


Los canales del 1 al 4 del integrado ADP5052 poseen un puerto de salida queconecta con el lado bajo del MOSFET interno. Lo anterior sirve para acondicionarel voltaje de salida y el arranque de proceso de regulación. En el diseño se conectaun condensador de 1 µF entre los pines BSTx and SWx por recomendación delfabricante.

La figura 3.13 muestra la red de salida de los canales 3 y 4. Se incluye los elemen-tos expresados anteriormente, exceptuando los transistores MOSFET.

FIGURA 3.13. Esquemático de la red de salida de los canales 3 y 4.

El canal 5 necesita como red de salida un condensador de 1 µF por ser un re-gulador lineal LDO (low dropout) o de baja caída de voltaje. El anterior valor fueintegrado al diseño siguiendo las recomendaciones del fabricante. La figura 3.14expone la red de salida total del canal 5. Se incluye en el esquema el condensadorde filtrado y los elementos del lazo de retrolimentación para la configuración dela salida de tensión del canal.

FIGURA 3.14. Esquemático de la red de salida del canal 5.


La figura 3.15 presenta el esquemático del elemento principal del sub-módulo elADP5052. Se puede percibir las conexiones con todos los elementos vistos ante-riormente.

FIGURA 3.15. Esquemático del integrado ADP5052.

3.1.3. Sub-módulo de programación

La serie Artix 7 brinda diferentes modos de programación. Para lograr que el sis-tema sea lo más eficiente posible se realizó un estudio del mecanismo a utilizar.Para escoger la opción correcta se ha tenido en cuenta puntos importantes como;velocidad, costo, complejidad y además que cada modo de configuración dedi-ca ciertos pines multi-función del FPGA y son usados temporalmente durantela configuración. Estos pines se liberan para uso general cuando se completa elproceso, por lo tanto, pueden ser utilizados para otras funciones. En este caso enespecífico, después de la configuración de la FPGA se podría utilizar parte de lamemoria Flash, para almacenar información importante de usuario como pará-metros del sistema, llaves y contraseñas.

Para la programación del sistema en este trabajo se optó por el modo Master QuadSPI con un ancho de bus de 4 lineas. Se utiliza también el puerto JTAG (Joint TestAction Group) que es un mecanismo de programación y depuración de aplicacio-nes embebidas. En este trabajo el proceso de programación vía JTAG se utilizaespecíficamente para configurar directamente la FPGA o para programar la me-moria.

La figura 3.16 expone el esquemático de conexionado eléctrico que se tuvo encuenta para el diseño de este trabajo por recomendación del fabricante Xilinx .


FIGURA 3.16. Conexión JTAG y Master QSPI recomendada por elfabricante16.

Se puede apreciar que el conector de Xilinx que alberga la interfaz JTAG se en-cuentra conectada directamente a los pines de programación de la FPGA. Esta asu vez se encuentra conectada por medio del modo Master QSPI a la memoria.

Lo anterior permite que a través de un programador sea posible realizar el pro-ceso de configuración volátil directamente sobre la FPGA para actividades dedepuración. También permite escribir el archivo de programación (bitstream) so-bre la memoria Flash. El mecanismo admite la configuración almacenada en lamemoria pueda ser descargada sobre la FPGA, en los eventos de encendido.

Como elemento programador se utilizó el JTAG-HS3 del fabricante Digilent quees una interfaz USB-JTAG que sirve para configurar y depurar dispositivos FPGAy SoC. Este es compatible con todas las herramientas de Xilinx. Para más infor-mación referirse al manual de usuario[22].

El sub-módulo de programación tiene como componente principal una memoriaflash específicamente la S25FL128S donde sus características y funciones son ex-plicadas con detalle en el capítulo 2. Este elemento de almacenamiento se utilizapara alojar el código de programa del sistema. El mecanismo de programacióndel sub-módulo posee las siguientes características:

Modo de programación; Master QSPI y JTAG.

LED indicador de programación.

Configuración del modo de programación.

Botón de programación de la memoria hacia el FPGA.

Botón de reinicio de programa.



La figura 3.17 expone los elementos que componen el diseño del sub-módulo deprogramación.

FIGURA 3.17. Sub-módulo de programación.

Se puede distinguir que todos los elementos del sub-módulo se encuentran co-nectados directamente a la FPGA y no existe ninguna conexión entre ellos. Loanterior debido a que toda la lógica de comunicación y configuración a nivelhardware se encuentra en el interior de la FPGA.

La figura 3.18 expone el esquemático de la memoria Flash SPI en el diseño. Se pue-de apreciar que se utiliza un condensador de 0,1 µF como elemento de desacopley tres resistencias en modo pull-up en los pines CS, HOLD y WP por recomenda-ción del fabricante de la memoria por ser salidas en colector abierto.

FIGURA 3.18. Esquemático de la memoria SPI de programación.


La figura 3.19 muestra las conexiones entre la interfaz JTAG y los pines de confi-guración de la FPGA. Se puede observar que en las cuatro lineas de conexión seutilizan resistencias en serie de 100 Ω que limitan la corriente. Igualmente se haceuso de un arreglo de diodos de protección de descargas electrostáticas.

FIGURA 3.19. Conexionado y protección del puerto JTAG y FPGA.

La figura 3.20 expone elementos secundarios del sub-módulo de programación.

FIGURA 3.20. Elementos secundarios de programación.


Se puede distinguir siguiendo el orden en el esquema; los elementos para el des-pliegue del proceso, pines para la configuración de programación, botón de iniciodel proceso de configuración y botón de reinicio de la FPGA.

El LEDP1 es un elemento de despliegue que muestra el estado de la secuenciade la configuración. Cuando el led emite luz se traduce a que la secuencia a sidoconcluida.

Para realizar la configuración del modo de programación se utiliza un puente(jumper) sobre la tableta de pines MX, por defecto se tiene la configuración JTAGdirecta sobre la FPGA. Si el usuario desea realizar escritura sobre la memoriaFlash SPI, simplemente se sitúa un jumper de dos posiciones entre los pines 1 y 2de la regleta MX.

El pin INIT_ B es un pin bidireccional que se utiliza para otros modos de configu-ración. Para el modo JTAG y el QSPI el fabricante recomienda conectarlo a VCCO_0a través de una resistencia de 4,7 kΩ. El pin PUDC_ B sirve para la configuracióninterna de las resistencias pull-up de los pines de entrada y salida durante el pro-ceso de configuración. Se conecta a VCCO_0 a través de una resistencia menor a 1kΩ para deshabilitar esta opción.

Cuando se oprime el botón de programación (PROG) se realiza un proceso dedescarga de la configuración desde la memoria Flash SPI hacia la FPGA. El bo-tón de reinicio (RST) comanda la señal de reinicio del programa de usuario y norealiza ninguna operación de lectura o escritura externa.

3.1.4. Sub-módulo funcional

Consiste principalmente en el conjunto de componentes que proporcionan in-terfaz de comunicación hacia el exterior y almacenamiento de información deusuario. El sub-módulo funcional se compone de cuatro partes fundamentales.La figura 3.21 presenta la estructura y los elementos del sub-módulo.

FIGURA 3.21. Sub-módulo funcional.


Se puede apreciar que cada uno de los módulos están conectados directamentecon el elemento principal (FPGA) y utilizan canales diferentes. Los elementos delsub-módulo no se conectan y comunican entre si.

Memoria de usuario

Es el elemento que proporciona almacenamiento de información para usuario. Elintegrado que se utilizó para este propósito es el MX29GL256F que se explica condetalle en el capítulo 2.

La tabla 3.4 expone las conexiones de la memoria de usuario. Las mayoría delineas se encuentran conectadas a la FPGA y otras sirven para la configuraciónde funcionamiento de la memoria.

TABLA 3.5. Conexionado de la memoria de usuario.

Símbolo Tipo Conexión Descripción

A0-A23 Entrada Uni a FPGA Lineas de direccionamientoQ0-Q14 E/S Bi a FPGA Lineas de datos

Q15/A-1 E/S Bi a FPGA Q15/LSB addrCE# Entrada Uni a FPGA Habilitación del integradoWE# Entrada Uni a FPGA Habilitación de escrituraOE# Entrada Uni a FPGA Habilitación de salida en puerto

WP# /ACC Entrada Uni a FPGA Protección de escrituraRY/BY# Salida Uni a FPGA Libre/OcupadoRESET# Entrada a VCC Reinicio de hardwareBYTE# Entrada a VCC Selección de modoVI/O Entrada a VCC Suministro de E/SVCC Alimentación VCC Suministro de poderGND Alimentación GND Tierra del dispositivoNC Sin tipo No conectar Pin sin conexión interna

Uno de los motivos por el cual se escogió esta memoria es debido al aprovecha-miento del número de pines que el FPGA proporciona y de esta forma obteneruna mayor velocidad en el intercambio de datos.

El canal de comunicación con la memoria de usuario es en forma paralela. Estacomunicación bidireccional utiliza 24 lineas para direccionamiento, 16 lineas dedatos, 3 lineas de configuración y 5 lineas de control.

Fuera del alcance de este trabajo, la memoria de usuario se utilizará en un futuropara almacenar vectores para el filtrado de la señales, como también datos decaracteres y formas bidimensionales para la interfaz de usuario.

La figura 3.22 muestra el esquematico y el conexionado de la memoria de usua-rio. Se puede apreciar que como componentes externos posee un condensador dedesacople de 0,1 µF entre la alimentación y tierra, y una resistencia de 1,5 KΩ co-mo pull-up del pin de salida RY/BY# que tiene configuración en colector abierto.


FIGURA 3.22. Esquemático memoria de usuario.

Interfaz UART-USB

El sistema posee dos interfaces UART-USB que se utilizan para la comunicacióncon el sistema de cómputo. El elemento principal de esta tarea es el integradoFT232RL que sirve como traductor entre el protocolo UART y el protocolo USB.

El FT232RL proporciona toda la lógica del protocolo USB en hardware. Tambiénsuministra la detección automática de la tasa de baudios del protocolo UART.Por recomendación del fabricante se estableció en el diseño condensadores dedesacople 1 µF y 0,1 µF en la alimentación local de 5 V.

El integrado tiene un regulador interno de 3,3 V que proporciona el voltaje paralos puertos de entrada y salida. Se fijó un puente entre los pines 3V3OUT y VCCIO.En la conexión se utilizó condensadores de 0,1 µF en la salida y en la entrada delpuente, como filtro y desacople respectivamente.


Se conectó dos LED a traves de resistencias de limitación de corriente de 390 Ωque desplegan el estado de la comunicación de transmisión y recepción.

La figura 3.23 expone el esquemático y las conexiones de uno de los módulosde interfaz UART-USB. Se puede apreciar que solamente se ha establecido comoconexión con la FPGA los pines TXD y RXD que es la comunicación UART sinlineas de chequeo.

FIGURA 3.23. Esquemático interfaz UART-USB.

Puerto HDMI

Para el diseño de este apartado se utilizó el TMDS141 como repetidor e impulsorde corriente de las señales que intervienen en el protocolo HDMI. Para las salidasde las señales TMDS se tuvo en cuenta que los los pares de pines en la FPGA ten-gan características de señales diferenciales. Se utilizaron cuatro pares de señalesuna para cada color RGB y otro para la señal de reloj.

La figura 3.24 muestra el esquemático, configuración y conexionado del integra-do TMDS141. Se puede apreciar el elemento IC4-EXP que es el área de exposicióntérmica y sirve para la conducción del calor debido a las altas temperaturas pro-ducidas por las frecuencias altas .


FIGURA 3.24. Esquemático interfaz de hardware HDMI integradoTMDS141.

El integrado proporciona un repetidor I2C para vincular la lectura de datos deidentificación e intercambio de claves de protección de contenido digital y trans-misión del ancho de banda. No obstante, en este trabajo no se utilizó dicha carac-terística.

Se puede apreciar que el integrado TMDS141 brinda señales de configuración;VSADJ, I2CEN, OVS, OE y PRE. Son señales de entrada que configuran el fun-cionamiento y características del integrado según su estado digital.

Por recomendación del fabricante se conectó una resistencia de 4,64 kΩ con unaprecisión del 1 %, entre el pin VSADJ y tierra. Esto permite que las salidas diferen-ciales cumplan con los requerimientos de oscilación y niveles de la señal TMDS.

El pin de I2CEN se conectó a tierra por medio de una resistencia de 10 kΩ paradeshabilitar el repetidor de las señales I2C y establecerlas en alta impedancia.

Cuando el pin OVS es conectado a VCC , el voltaje bajo VOL de las señales de I2Ces típicamente 0.8 V. Se fijó en el diseño una resistencia de 10 kΩ entre VCC y elpin OVS.


Se estableció el pin OE a tierra a través de una resistencia de 10 kΩ para habilitarlas salidas de los canales diferenciales.

El pin PRE proporciona una de ganancia de 3 dB en los canales cuando se conectaa VCC y 0 db cuando se conecta a tierra. Lo anterior permite el preacondiciona-miento de la señal de salida para compensar las pérdidas de interconexión. Fuesuficiente conectar el pin de configuración PRE a través de una resistencia de 10kΩ con una ganancia de repetición de 0 dB para cumplir con los requerimientosde este trabajo.

La figura 3.25 muestra las señales y componentes de configuración del integrado.

FIGURA 3.25. Señales y elementos para configuración del puertoHDMI.

Se implementó en el diseño una red de desacople de siete condensadores de 10nF conectados, uno a uno, a cada entrada de alimentación del integrado comofiltro de las altas frecuencias en el suministro de 3,3 V del integrado. La figura3.26 expone el esquemático de la red de desacople del integrado TMDS141.

FIGURA 3.26. Esquemático red de desacople del TMDS141.

Puertos de entrada y salida

El sub-módulo funcional proporciona dos puertos digitales de entrada y salidade 24 pines, dos lineas de suministro de 3,3 V y cuatro lineas conectadas a tierra.

Los pines digitales están conectados a los puertos de entrada y salida de la FPGA,a través de resistencias limitadoras de corriente de 100 Ω. Estos elementos sirvencomo protección ante eventos que generan sobre corrientes. Las resistencias se en-cuentran embebidas en arreglos de 8 unidades, puntualmente el integrado 4816P.Se utilizó una cantidad de seis encapsulados en el diseño.


Se incluyó protección de descargas electrostáticas y sobre voltaje utilizando elintegrado NSQA6V8AW5T2. Estos son arreglos de cuatro diodos de protección.En el diseño se utilizó en total doce encapsulados para cubrir los 48 pines deentrada y salida.

Los pines se encuentran ordenados en pares diferenciales si se necesita comuni-caciones de mayor velocidad.

La figura 3.27 expone los componentes que intervienen en los puertos de entraday salida. Se puede apreciar las resistencias de un integrado 4816P, los diodos deprotección de un integrado NSQA6V8AW5T2 y el puerto de salida A.

FIGURA 3.27. Elementos del puerto de entrada y salida.


3.2. Diseño de la tarjeta electrónica

En esta sección se explica los detalles del diseño de la tarjeta electrónica, las reglasque se aplicaron en el diseño y asuntos importantes del ensamble y armado.

3.2.1. Medidas de la tarjeta y distribución de elementos

Se utilizó como área de trabajo de la tarjeta electrónica, un rectángulo de 155 mmde ancho por 96 mm de alto. La razón por la cual se fijaron estas medidas, esdebido a las características mecánicas de la caja de encerramiento que contiene elmódulo de hardware, el cual cumple con reglas de ventilación y protecciones deusuario.

Los hoyos de sujeción se establecieron en las cuatro esquinas a 4 mm de cadalado. El diámetro de los mismos se fijaron con un diámetro de 3,2 mm.

La tarjeta electrónica se realizó con un diseño en cuatro capas. La tabla 3.6 exponelas funciones que se establecieron para cada una de las capas de la tarjeta. Noobstante, en algunas áreas se utilizó rutas en capas en las cuales no cumplen consu propósito. Lo anterior obedeciendo la norma de no separar los planos de tierra.El orden de vista para los diagramas y las tablas se establece de arriba hacia abajo.

TABLA 3.6. Funciones de las capas de la tarjeta electrónica.

Capa Propósito Plano a tierra

1 Componentes y señales Si tiene, planos locales2 Suministro de Potencia y tierra Si tiene, plano global3 Suministro de Potencia y tierra Si tiene, plano global4 Componentes y señales Si tiene, planos locales

Se puede apreciar que se decidió utilizar planos de tierra en todas las capas paraobtener mayor blindaje al ruido, no obstante, para las capas 2 y 3 el plano a tierrapuede ser local debido a que en las capas 1 y 4 se aborda en toda la tarjeta sincortes ni separaciones.

La distribución de los elementos se estableció según los parámetros recomenda-dos por cada uno de los fabricantes de los dispositivos y elementos utilizadosen este trabajo. Sin embargo, para todo el trabajo se utilizó para las medidas deresistencias, bobinas y condensadores componentes SMD (surface mount device,dispositivos de montaje superficial) mayores a la medida imperial de 0805 (0,08 x0,005 pulgadas). Lo anterior por facilidad de diseño y armado.

Distribución de elementos de la FPGA

Para los elementos de desacople y filtrado que se encuentran al rededor de laFPGA se fijaron lo más cerca posible a los pines de alimentación.

Para el oscilador de la frecuencia, también por recomendación del fabricante sefija lo más cerca posible al pin de entrada de reloj.

La figura 3.28 presenta la localización de lo elementos para el correcto funcio-namiento de la FPGA que incluye condensadores de desacople y filtrado, y eloscilador. Se muestra la vista de las capas 1 (top) y 4 (bottom).

3.2. Diseño de la tarjeta electrónica 51

FIGURA 3.28. Distribución de elementos de la FPGA.

Se puede apreciar que los elementos se encuentran lo más cercanos al rededor dela FPGA. El oscilador se localizó en la capa 1, mientras todos los condensadoresde desacople y filtrado se fijaron en la capa 4.

Distribución de elementos en el sub-módulo de potencia

En el sub-módulo de potencia la localización de los componentes se realizó si-guiendo las recomendaciones del fabricante del integrado ADP5052. No obstan-te, el diseño de este trabajo se realizó con componentes mayores de 0805, por lotanto, se adaptó la distribución de algunos de los componentes para cumplir conlos requerimientos de distancia y ancho de pista.

La figura 3.29 muestra la distribución de lo elementos del sub-módulo de poten-cia en el área de la tarjeta. Se puede apreciar las vistas de la capa 1 (top) y 4 (bottom)que contienen los elementos.

FIGURA 3.29. Distribución de elementos en el sub-módulo de po-tencia.


Distribución de elementos en el sub-módulo de programación

La distribución de estos componentes se realizó tomando como referencia la ubi-cación de la FPGA y la interacción de los elementos con el usuario. Los elementosde este sub-módulo que son manipulados directamente por el usuario son el pul-sador PROG, el led indicador de programación y el conector JTAG. Esta es larazón por la cual se decidió fijar estos elementos en la capa 1.

La figura 3.30 muestra la ubicación de los elementos del sub-módulo de progra-mación. Se puede apreciar que en la capa 1 (top) se fijaron el conector JTAG, elpulsador PROG y el led indicador de programación. En la capa 4 (bottom) se esta-blecieron la memoria de programación y las protecciones del puerto JTAG.

FIGURA 3.30. Distribución de elementos en el sub-módulo de pro-gramación.

Distribución de elementos en el sub-módulo funcional

Los elementos del sub-módulo funcional se ubicaron teniendo en cuenta comoreferencia la conexión con la FPGA. Otro factor importante fue la fácil conexiónde los distintos conectores de comunicación que intervienen en el sub-módulocon el exterior, . Se busco la manera más eficiente para utilizar los lados superiory derecho para ubicar los conectores y de paso los componentes subsecuentes.

La figura 3.31 muestra la distribución de los elementos del sub-módulo funcional.Se puede distinguir que se ubicaron todos los conectores en la capa 1 (top) paraser fácilmente visibles por la usuario. La memoria de usuario se localizó cercade la FPGA debido al gran número de lineas de comunicación y de esta formase evitó capacitancias parásitas. En la capa 4 (bottom) se establecieron algunoscomponentes como integrados y elementos externos. En el lado superior se fijaronlos conectores USB y HDMI. En el lado derecho se estableció los dos conectoresdel puerto digital de entrada y salida.


FIGURA 3.31. Localización de elementos en el sub-módulo funcio-nal.

3.2.2. Reglas de diseño de la tarjeta electrónica

En esta sección se enumeran y explican las reglas que se tuvieron en cuenta para eldiseño de la tarjeta electrónica. Se estableció comunicación vía correo electrónicocon la empresa de fabricación y armado de PCBs Colcircuitos[24] para obtenerel formato de la lista de las medidas mínimas para la fabricación de la tarjetaelectrónica.

Como respuesta la compañía Colcircuitos ofreció dos opciones; el formato están-dar y el gran formato. Debido a que el diseño de la tarjeta se realizó en cuatrocapas y las medidas mínimas entre pistas, vías y pads en el diseño fueron muypequeñas, se decidió utilizar el gran formato.


La figura 3.32 ilustra las reglas del gran formato establecidas por la empresa Col-circuitos. Se puede apreciar que todas las medidas mínimas se encuentran expre-sadas en milímetros.

FIGURA 3.32. Reglas establecidas por el fabricante de PCBs.

El programa Eagle proporciona un script (DRC Errors) que sirve para ingresar lasreglas de diseño de la tarjeta electrónica, y luego realizar el chequeo de errores yadvertencias.

Separación mínima entre pistas, vías y pads

La figura 3.33 presenta la configuración de la separación mínima entre pistas, víasy pads que se configuró para el diseño de la tarjeta electrónica. Se puede apreciarque se ingresó como separación mínima 0,12 mm en todas las combinaciones en-tre pistas, pads y vías. Esta distancia es la medida mínima que recomienda elfabricante de PCBs. En el diseño se trató de no llegar hasta este limite en las sepa-raciones para evitar problemas como cortos y separaciones en el cobre. Solamentese utilizó esta medida en casos donde fue necesario. Lo anterior por recomenda-ción de la normativa IPC2221A.


FIGURA 3.33. Separación mínima entre pistas, vías y pads.

La anterior regla no aplica para micro vías. Las micro vías son objetos para comu-nicar eléctricamente las capas sin ser necesario la perforación total de la tarjeta,por lo tanto, se logra una utilización del área de forma más eficiente. La utili-zación de micro vías es el mejor mecanismo para un diseño, sin embargo, no seutilizó debido a que los costos de fabricación se elevan considerablemente.

Reglas de espaciado y separación entre perforaciones

Consiste en la separación mínima que debe tener el limite de corte de la tarjetaelectrónica (linea de dimensión) con un objeto que contienen cobre, como pistas,vías y pads. El fabricante de PCBs recomienda una separación mínima del cobrey la linea de dimension de 0,12 mm. Sin embargo, se decidió configurar esta me-dida mínima con 0,5 mm para asegurar que el cobre por donde pasan las señaleseléctricas no sufra ninguna deformación al trabajo mecánico de corte.

Se refiere separación entre perforaciones a la medida mínima que debe tener dosobjetos como pad con perforación, vía y agujeros. Esta medida se la configuró conuna distancia mínima de 0,2 mm por recomendación de las normativas de diseño.


La figura 3.34 muestra la configuración de la separación mínima del cobre y lalinea de corte, y la separación de objetos que tienen perforaciones.

FIGURA 3.34. Espaciado y separación entre perforaciones.

Reglas de tamaños de los objetos

La medida de los tamaños de los objetos se refiere a las distancias que debe tenerel diseño con respecto al mínimo ancho de las pistas y el mínimo diámetro de lasperforaciones. En el diseño se configuró estos dos parámetros teniendo en cuentalos requerimientos mínimos del fabricante de la PCB. El mínimo del ancho dela pista se lo fijó en 0,12 mm y para el diámetro mínimo de las perforaciones seestableció en 0,25 mm.

Los tamaños de configuración de los parámetros mínimos de las micro vías no setuvieron en cuenta debido a que no se utilizaron en este trabajo.

La figura 3.35 expone la configuración del mínimo ancho de la pista y el diámetromínimo de las perforación en el diseño de la tarjeta electrónica.

FIGURA 3.35. Reglas de tamaños de los objetos.


Anillos anulares de pads y vías

Por anillos anulares se refiere al recubrimiento de cobre que se encuentran sobrealgunas perforaciones en pads y vías. Se encuentran uno en cada una de las ca-pas de la tarjeta alrededor de la perforación. Los anillos se puede clasificar en;internos, externos, superior e inferior.

La medida mínima que recomienda el fabricante de PCBs para los anillos anularesde pads es de 0,254 mm y el mínimo para los anillos de las vías es de 0,14 mm. Loanterior para garantizar que el anillo sea lo suficientemente grueso para generarconexiones confiables. Para el ingreso de este parámetro en el script (DRC Errors)en Eagle se utiliza un mínimo, un máximo y el porcentaje del diámetro de laperforación.

Si el valor resultante se encuentra en el rango de los limites ingresados en losparámetros el programa no marca ningún error y deja el porcentaje establecido.Si por el contrario, el valor es menor al limite mínimo, el valor incrementa hastael valor respectivo al parámetro mínimo. En el caso de que el valor calculadoexceda el valor máximo, el valor decrementa hasta tener el mismo que el valordel parámetro máximo.

Los parámetros que se ingresó para anillos anulares de los pads es de 0,254 mmpara el mínimo permitido, 0,508 mm para el valor máximo y 25 % del porcentajede la perforación. Los parámetros que se ingresó para anillos anulares de las víases de 0,14 mm para el mínimo permitido, 0,508 mm para el valor máximo y 25 %del porcentaje de la perforación.

La figura 3.36 ilustra la configuración de los anillos anulares de pads y de las vías.

FIGURA 3.36. Anillos anulares de pads y vías.


Aislamiento térmico en los pads de suministro

Este parámetro permite realizar un ajuste de la conexión entre los pads y polí-gonos de suministro de poder como el plano de tierra (GND). Para evitar que elcalor se expanda por el plano en el proceso de armado, puntualmente cuando seaplica temperatura a los terminales para soldar algún elemento, se aísla dejandoun espacio entre el pad y el plano fijando dos o cuatro conexiones eléctricas.

La figura 3.37 expone la configuración de la distancia para permitir aislamientotérmico en los pads. La herramienta permite configurar el aislamiento de formaglobal o para cada capa por separado. El valor de este parámetro se lo fijó en 0,254mm.

FIGURA 3.37. Aislamiento térmico en los pads.

3.2.3. Enrutamiento de la tarjeta electrónica

Esta sección trata sobre los aspectos fundamentales que se tuvieron en cuenta a lahora de realizar la tarea de enrutamiento de la tarjeta electrónica. El enrutamientoo ruteo es el proceso de conectar y unir las pistas o caminos de cobre. Se explicadetalladamente los requisitos y reglas para concluir esta fase de manera correcta.Se tuvieron en cuenta algunas recomendaciones de buenas prácticas incluidas enlas normas IPC-7351 y IPC2221A.

Distribución adecuada de los elementos

Antes de realizar el proceso de enrutamiento se espera tener una distribuciónadecuada de los elementos. Para esta sub sección se tuvieron en cuenta aspectosimportantes como medidas de la caja de encerramiento, conectores del sistemay elementos de interacción con el usuario. Debido a la importancia de esta fa-se, se dedicó anteriormente una sub sección al diseño de la distribución de loselementos para cada uno de los sub-módulos del sistema.

Otros aspectos importantes para la distribución de los elementos son los reque-rimientos funcionales del sistema y especificaciones de fabricación, ensamble ypruebas. De manera imperativa se consideró tener el diseño esquemático en suversión final. A continuación se enumeran buenas prácticas que se realizaron enel trabajo recomendadas en la norma IPC2221A para la distribución de los ele-mentos.

Se dividió el diagrama esquemático en sub-módulos y a su vez en bloques.

Se realizó un plan de distribución basado en los los sub-módulos y bloques.

Se realizó una distribución adecuada de tierras y suministro de poder.

Se localizó adecuadamente puntos de prueba y notas de diseño.


Lo anterior con el fin de evitar una re ubicación de los elementos y de esta formatener que realizar un re ruteo de la tarjeta electrónica.

La figura 3.38 muestra la distribución de los elementos en la capa 1 (top) y en lacapa 4 (bottom). Los elementos de cada sub-módulo se pueden distinguir por elcolor de los rectángulos contenedores.

FIGURA 3.38. Distribución de los elementos en la PBC.


Planeación de enrutamiento

Es fundamental realizar una planeación de ruteo para evitar pasar por alto de-talles importantes para el funcionamiento del sistema. A parte de la distribuciónde los elementos basándose en la distribución de los sub-módulos, se tuvieron encuenta otros aspectos para la localización de los mismos dentro de bloques esta-blecidos. Algunos puntos primordiales que se utilizaron para la distribución delos elementos en bloques se enumeran a continuación:

Características de los elementos según la funcionalidad y naturaleza; ana-lógica, digital, frecuencia y potencia.

Distancia entre elementos debido a los ancho de las pistas y el espacio entreellas.

Características eléctricas; voltaje, corriente, frecuencia, vida útil e interac-ción electromagnética.

Características mecánicas; tamaño, montaje, extracción y accesorios necesa-rios.

Características térmicas; temperatura, ventilación, disipadores y planos tér-micos.

Distribución de las vías y distancias mínimas requeridas entre pistas y vías.

La figura 3.39 expone como ejemplo, la planeación del sub-módulo de potencia enla capa 1 (top). Se tuvieron en cuenta aspectos fundamentales como el ancho de laspistas de suministro de potencia, medida de la separación entre pistas, planos detierra y alimentación, disipación de temperatura por medio de planos térmicos,agrupación de elementos en bloques por las características funcionales, simetríaen la posición en los elementos y ubicación de conectores e interruptores.

FIGURA 3.39. Planeación de enrutamiento del sub-módulo de po-tencia.


Buenas prácticas de enrutamiento

Se realizó una compilación de las recomendaciones de las normativas que se apli-caron a lo largo del proceso de enrutamiento. Algunas buenas prácticas son ex-plicadas en este apartado.

El espacio de los canales de enrutamiento son áreas adecuadas para trazar una ovarias lineas teniendo en cuenta el ancho de las pistas y el espacio entre ellas. Eneste punto se tuvieron en cuenta las lineas de alta interacción electromagnética ylas pistas que conducen señales de alta frecuencia. En el trabajo se cumplió contodas las reglas establecidas en el diseño con respecto a las restricciones en lasmedidas y separaciones.

La figura 3.40 presenta como ejemplo de buena práctica, el ruteo de los cuatropares diferenciales TMDS del protocolo HDMI. Se estableció como separaciónentre las lineas del par diferencial 0,254 mm. La separación entre los pares sefijó entre tres a cuatro veces la distancia del par, lo anterior para evitar ruidoelectromagnético entre ellas.

FIGURA 3.40. Enrutamiento de los pares diferenciales TMDS.

La tabla 3.7 expone los algunos parámetros importantes de las pistas de los pa-res diferenciales de las señales TMDS. Estos valores fueron suministrados por unscript (length-freq-ri) de la herramienta Eagle. Se puede apreciar que todos los va-lores de los parámetros de las señales se acercan con un porcentaje de diferenciaaceptable para el correcto funcionamiento del protocolo HDMI.


TABLA 3.7. Parámetros de ruteo de las señales TMDS.

Señal fMAX [MHz] L [mm] A [mm2] R [mΩ] IMAX [A]

HDMI_ RX2_ P 8604,21 34,843 0,005 115,48 0,49HDMI_ RX2_ N 8764,09 34,208 0,005 113,37 0,49HDMI_ RX1_ P 9223,72 32,503 0,005 107,72 0,49HDMI_ RX1_ N 9165,32 32,710 0,005 108,41 0,49HDMI_ RX0_ P 8893,44 33,710 0,005 111,73 0,49HDMI_ RX0_ N 9223,72 32,503 0,005 107,72 0,49HDMI_ RXC_ P 8678,80 34,544 0,005 114,49 0,49HDMI_ RXC_ N 9029,52 33,202 0,005 110,04 0,49

La separación de la fuente de alimentación, la parte analógica y el área de com-ponentes digitales es otra buena práctica a tener en cuenta en el ruteo de tarjetaselectrónicas. Si bien en algunos casos es necesario realizar una separación de pla-nos de referencia, para este trabajo se realizó una separación de los elementos dela fuente de alimentación y los componentes de naturaleza digital, sobre el mismoplano de referencia. La tarjeta desarrollada en este trabajo no posee parte analó-gica debido a que la adquisición de datos por medio de conversiones analógicasdigitales se realizará en trabajos futuros como tarjetas de expansión.

A continuación se enumeran otras buenas prácticas que se tuvieron en cuentapara realizar el enrutamiento de la tarjeta:

Se trazó las pistas a 45 en los cruces de ruta, ya que se evita emisión elec-tromagnética y problemas en el proceso de manufactura.

Se trazó el primero las pistas de señales, luego las pistas de suministro dealimentación para evitar que las lineas importantes del sistema tengas de-masiados pasos entre capas por medio de vías.

Se implementaron planos de referencia (GND) en todas las capas de la tar-jeta para reducir la impedancia a la referencia, y de forma considerable lasemisiones electromagnéticas.

Se definió un ancho adecuado de las señales dependiendo de la corriente yfrecuencia.

Se utilizó una topología tipo estrella para el suministro de potencia paraevitar las tierras virtuales.

Se trazó las pistas de manera eficiente en las redes de desacople, para lograrun desacople eficiente entre elementos y un filtrado optimo en el suministrode potencia.

Capas del circuito impreso

La figura 3.41 presenta el enrutamiento total de las cuatro capas del circuito im-preso. Se puede apreciar que todas las capas tienen plano a tierra y que el ruteocumple con las recomendaciones establecidas en las normativas.


FIGURA 3.41. Capas del circuito impreso.


3.2.4. Manufactura y armado

En esta sección se explican algunos detalles de manufactura como la composiciónen capas del circuito impreso y detalles del montaje o armado mediante el procesode soldadura por refusión (reflow).

Se aclara que estos procesos los realizó la empresa Colcircuitos[24] que es unaempresa dedicada a la fabricación de PCBs y armado.

Composición del circuito impreso

La tarjeta electrónica que se desarrolló en este trabajo está compuesta por cuatrocapas conductoras. Cada una de estas capas se encuentran separadas medianteun material aislante llamado sustrato.

Las capas de aislamiento pueden estar compuestas de diferentes materiales de-pendiendo del propósito, la calidad y el costo.

Para este trabajo se utilizó un sustrato central o de núcleo compuesto por untejido de fibra de vidrio y resina epoxi, puntualemente el FR-4 (flame retardant,resistencia al fuego nivel 4). Este sustrato se somete a un proceso de curado, porlo tanto, se materializa en una placa sólida. Normalmente esta placa se impregnade cobre en las capas exteriores para facilitar la manufactura de las PCBs. Estematerial es ampliamente utilizado y resistente a las altas temperaturas.

Las placas conductoras están compuestas por una aleación de cobre y platino.

Para las capas aislantes restantes se utilizó un material llamado prepreg, se com-pone por lo general de los mismos materiales a los del núcleo, pero en una faseanterior de curado, con lo cual, se presenta en un estado blando.

La figura 3.42 presenta la composición de la tarjeta por capas. Se puede apreciarlas medidas del espesor de cada una de las capas.

FIGURA 3.42. Composición en capas de la tarjeta electrónica.


Proceso de montaje o armado

Para el proceso de montaje o armado se utilizó el método de soldadura por refu-sión que consiste en unir los contactos de los elementos al material conductor (co-bre) del circuito integrado mediante la aplicación de calor o radiación infrarroja.Este es el método más utilizado para soldar componentes de montaje superficial.

En el proceso estándar de soldadura por refusión se considera normalmente cincofases o zonas. Cada una posee su propio perfil térmico. A continuación se enu-meran las fases que se utilizaron en el armado del circuito impreso:

Recoger y colocar (pick and place): consiste en el posicionar los elementossobre el circuito impreso.

Aplicación: consiste en aplicar sobre los contactos material de soldadura yquímico de activación (flux).

Evaporación: se aplica temperatura para evaporar los disolventes de la pas-ta de soldar.

Activación: Consiste en aplicar un perfil de temperatura para activar el fluxy eliminar adecuadamente los óxidos.

Pre calentado (preheat): se aplica temperatura para conseguir pre calentarcuidadosamente los componentes y el circuito impreso. Este fase evita quelos componentes se quiebren debido a choques térmicos.

Reflujo (reflow): fase que consiste en aplicar un perfil de temperatura logran-do que se derrita la soldadura para permitir la unión de los contactos.

Enfriado (cooling): se aplica un perfil de decremento de temperatura con elfin de enfriar la placa a una velocidad controlada.

Para este trabajo se tuvo en cuenta la temperatura a la que los elementos puedanser expuestos sin sufrir daños. Se estableció 210 C como temperatura máxima derefusión. Se verificó que el valor de la temperatura de ruptura de cada uno de loselementos del sistema sobrepase como mínimo por 30 C, la temperatura máximade refusión.

Algunos elementos que contienen partes en plástico como interruptores y algu-nos conductores se soldaron de forma manual.

67

Capítulo 4

Ensayos y resultados

En este capítulo se presentan las pruebas y ensayos que se se llevaron a cabo encada uno de los sub-módulos del sistema. Se expone el montaje, los resultados yel análisis realizando comparaciones de los valores medidos en laboratorio conlos valores teóricos.

4.1. Ensayo y resultados del sub-módulo de potencia

En esta sección se explica como se realizó el montaje de los ensayos para el sub-módulo de potencia, los resultados del experimento y el análisis de la informacióncomparando los valores medidos con los esperados.

4.1.1. Montaje de prueba del sub-módulo de potencia

El montaje de prueba del sub-módulo de potencia consistió en alimentar la tarje-ta electrónica con la tensión recomendada en el diseño. Posteriormente, a travésde herramientas de medida se obtuvieron los valores de las diferentes variables.Como herramientas de medida se utilizaron un multímetro de alta precision y unosciloscopio de dos canales. Para el suministro de voltaje de la tarjeta electrónicase utilizó un adaptador de potencia que convierte la señal alterna de 110 VAC aun voltaje regulado de 12 VDC con suministro de corriente máxima de 4 A.

La figura 4.1 presenta el montaje de prueba del sub-módulo de potencia. Se pue-de apreciar los diferentes componentes que se utilizaron; adaptador de potencia,multímetro y osciloscopio.

FIGURA 4.1. Montaje de prueba del sub-módulo de potencia.

68 Capítulo 4. Ensayos y resultados

Las variables que se midieron en el experimento fueron las tensiones de salida yel rizado del voltaje para cada uno de los canales. También se midió la secuenciade habilitación de los canales de tensión.

Montaje de la prueba de tensión de las salidas

Para la medida de los valores de las tensiones se configuró el multímetro en me-dida de voltaje DC con un rango de tres decimales. Se fijó la punta de referenciadel multímetro al punto de prueba principal de tierra en el sub-módulo de po-tencia. Posteriormente la punta de medida (positiva) del multímetro se instaló enel punto de prueba de salida o en el último elemento de la red de desacople yfiltrado dependiendo del canal a medir.

Montaje de la prueba del rizado de los voltajes

Para la medida del rizado de los voltajes se configuró el canal 1 del oscilosco-pio como medida AC. El rango de voltaje se fijó dependiendo del valor del ri-zado permitido en cada canal. Se tomaron los valores de (∆VOUT_RIPPLE =2 % × VOUT ) para los canales de suministro de corriente máxima de 4 A , y un(∆VOUT_RIPPLE = 1, 5 % × VOUT ) para canales de 1,2 A. El tiempo de visualiza-ción se configuró dependiendo de la frecuencia de conmutación fSW . Se aclaraque estas medidas se realizaron solamente para los canales de los reguladoresreductores (buck) del integrado ADP5052.

Montaje de la prueba de la secuencia de habilitación

Como se dispuso solamente de dos canales en el osciloscopio para el experimen-to, la medida de la secuencia de habilitación se realizó en dos partes. Primero,utilizando los dos canales del osciloscopio se realizó la medida del canal 2 delADP5052 (1 V) que es el primer canal que se habilita, con respecto a la señal dehabilitación principal (EN). Luego, se repitió el procedimiento con el canal 2 y elcanal 3 del ADP5052 (1,8 V) que es el segundo en la secuencia. Después se realizóla medida del canal 3 del ADP5052 (1,8 V) y del canal 1 del ADP5052 (3,3 V) quees el tercer canal que se habilita al igual que el resto de salidas del sub-módulo.

4.1.2. Resultados de la prueba del sub-módulo de potencia

En esta subsección se presentan los resultados de la prueba del sub-módulo depotencia, mostrando las medidas que se realizaron en el experimento. Los resul-tados de las pruebas de dividen en tres sub secciones; los valores de tension delas salidas de suministro, las medidas del rizado del voltaje y las medidas de lasecuencia de habilitación.

Valores de tensión de las salidas se suministro

Para obtener un valor confiable de las variables de tensión se utilizó como re-sultante el valor promedio de cinco medidas tomadas con una diferencia de 30minutos debido a que los valores de los voltajes pueden sufrir pequeñas altera-ciones a causa de los cambios de temperatura.

La tabla 4.1 presenta las muestras de voltaje medidas y el valor del promedio totalde cada una de las salidas de tensión.

4.1. Ensayo y resultados del sub-módulo de potencia 69

TABLA 4.1. Valores de tensión medidos y promedio.

Nombre 1.a 2.a 3.a 4.a 5.a Promedio

VCCO 3,290 V 3,289 V 3,289 V 3,288 V 3,290 V 3,289 VVCCINT 1,003 V 1,003 V 1,002 V 1,002 V 1,002 V 1,002 VVCCAUX 1,799 V 1,800 V 1,801 V 1,799 V 1,800 V 1,799 VVCCADC 1,797 V 1,796 V 1,796 V 1,796 V 1,796 V 1,796 VVREFP 1,253 V 1,253 V 1,253 V 1,253 V 1,254 V 1,253 VVMGTAV CC 0,998 V 0,999 V 1,000 V 0,999 V 1,000 V 0.999 VVMGTAV TT 1,197 V 1,196 V 1,167 V 1,197 V 1,197 V 1,197 VVCCUSB 5,016 V 5,016 V 5,016 V 5,017 V 5,017 V 5,016 VVAUX1 1,491 V 1,490 V 1,490 V 1,491 V 1,490 V 1,490 VVAUX2 2,501 V 2,500 V 2,500 V 2,500 V 2,501 V 2,500 V

Valores de rizado en los voltajes

La figura 4.2 presenta las gráficas de las ondas de rizado de los voltajes de salidade los canales del 1 al 4 del integrado ADP5052. La división en el eje del tiempo(horizaontal) fue configurada con un ∆T = 250 ηs para los canales 1 y 2, y con un∆T = 50 ηs para los canales 3 y 4. El eje de amplitud (vertical) se configuró conun ∆V = 10 mV .

FIGURA 4.2. Rizados de tensión de los canales de salida.


La tabla 4.2 presenta los valores del rizado del voltaje. El valor del rizado se ob-tuvo midiendo el valor pico a pico de la onda.

TABLA 4.2. Resultados de las medidas del rizado del voltaje.

Nombre Valor del rizado medido Valor del rizado esperado

VCCO 41,6 mV 66,0 mVVCCINT 33,2 mV 20,0 mVVCCAUX 20,4 mV 27,0 mVVAUX1 20,0 mV 22,5 mV

Medida de la secuencia de habilitación

La figura 4.3 presenta las gráficas de las señales de habilitación de los canalesdel sub-módulo. Para poder visualizar la secuencia se realizó un registro de lostiempos de habilitación entre canales. El tiempo se mide desde el inicio de larampa de la señal hasta que la tensión sobrepasa el valor de 0,8 V, que es voltajede referencia interno de habilitación.

FIGURA 4.3. Tiempos de la secuencia de habilitación de los canalesde salida.

4.1. Ensayo y resultados del sub-módulo de potencia 71

La tabla 4.3 expone los valores de la secuencia de habilitación de las tensionesde salida del sub-módulo. Por recomendación del fabricante la secuencia de ha-bilitación de las salidas de voltaje tienen que seguir el siguiente orden; VCCINT ,VCCBRAM , VCCAUX y VCCO.

TABLA 4.3. Tiempo de habilitación de las salidas de tensión.

Tiempo de habilitación ∆T medido

∆TEN_EN1 476 ηs∆TEN1_EN2 6,4 µs∆TEN2_EN3 6,6 µs

4.1.3. Análisis de la prueba del sub-módulo de potencia

Esta sección presenta el análisis de la información como resultado de los experi-mentos realizados para el sub-módulo de potencia. Para estos análisis se realizócomparaciones entre los valores medidos en los experimentos y los valores obte-nidos en el diseño del esquemático.

Análisis de los resultados de los valores de tensión

Para el análisis de los voltajes de tension se tuvo en cuenta la precisión y la es-tabilidad como características primordiales de las variables del sub-módulo depotencia. La tabla 4.4 presenta el valor absoluto de la diferencia del valor espera-do y el valor promedio de los voltajes de salida. También se muestra porcentaje deerror con respecto a la tensión esperada como variable de precisión. Para inferirla estabilidad se calculó realizando el porcentaje del promedio del valor absolutode la diferencia de cada muestra por el valor promedio total de cada una de lassalidas.

TABLA 4.4. Análisis de los valores de tensión.

Nombre Diferencia Precisión Estabilidad

VCCO 10 mV 1 % 0,019 %VCCINT 2 mV 0,2 % 0,048 %VCCAUX 1 mV 0,05 % 0,035 %VCCADC 4 mV 0,22 % 0,018 %VREFP 3 mV 0,12 % 0,025 %VMGTAV CC 1 mV 0,1 % 0,064 %VMGTAV TT 3 mV 0,25 % 0,027 %VCCUSB 16 mV 0,32 % 0,009 %VAUX1 10 mV 0,66 % 0,032 %VAUX2 0 mV 0 % 0,019 %

Se puede apreciar que el sub-módulo de potencia en todos los canales no sobre-pasa un valor de precision del 1 %. Este valor es más que aceptable para fuentesde suministro de potencia de sistemas digitales.

A pesar de la corta duración del tiempo del experimento, se puede concluir queel sistema permanece sin variaciones considerables en el tiempo, por lo tanto, suestabilidad es sobresaliente según los datos obtenidos.


Análisis de los resultados de los valores de rizado del voltaje

Para el análisis de esta sub sección se tomó en cuenta si los valores del rizado delas tensiones medidas se encontraban por debajo de los valores de rizado espera-dos.

La tabla 4.5 presenta la diferencia entre el valor medido y el valor esperado delrizado de los voltajes de salida. Si la diferencia es negativa quiere decir que elrizado medido es mayor al esperado

TABLA 4.5. Análisis de los valores de rizado de las tensiones.

Nombre Diferencia

VCCO 24,4 mVVCCINT -13,2 mVVCCAUX 6,6 mVVAUX1 2,5 mV

Se puede concluir que todos los voltajes cumplen con los requerimientos de ri-zado exceptuando el canal VCCINT . Lo anterior debido a que el valor de la re-sistencia serie equivalente (ESR) del capacitor de salida está al limite del valorrecomendado por el fabricante.

El rizado del canal se corrige cambiando ese elemento por un condensador demayor capacitancia y con un ESR menor.

Análisis de la secuencia de habilitación

Para el análisis de la secuencia de habilitación se tuvo en cuenta que la secuen-cia siga el orden propuesto en el diseño. Además se consideró que los tiemposde habilitación de los canales no sean superiores a 200 µs. Lo anterior por reco-mendación del fabricante teniendo en cuenta los parámetros permitidos para lasrampas de la tensión del voltaje en los pines de suministro de la FPGA.

Se concluye que la secuencia de habilitación del sub-módulo de potencia cumplecon los requerimientos de diseño.

4.2. Ensayo y resultados del sub-módulo de programación

En esta sección se expone el montaje de prueba para el sub-módulo de programa-ción, los resultados del experimento y el análisis.

4.2.1. Montaje de prueba del sub-módulo de programación

Este montaje consistió en realizar tres ensayos para cumplir con los requerimien-tos del sistema. A continuación se enumeran las actividades que se realizaron eneste ensayo:

Programación volátil de la FPGA por medio del puerto JTAG.

Escritura del archivo de configuración sobre la memoria de programa.

Descarga de la configuración a la FPGA desde la memoria de programa.

4.2. Ensayo y resultados del sub-módulo de programación 73

Para los ensayos se utilizó el programa 1 que se codificó en el lenguaje VHDL.La lógica del programa consiste en generar dos señales con una frecuencia de2,5 kHz. Las señales se presentan a través de dos pines del puerto de entrada ysalida. Una señal es la forma negada de la otra. Esto permitió medir la frecuen-cia mediante el osciloscopio y comprobar que el programa de configuración fuecargado exitosamente.

1 library IEEE;2 use IEEE.STD_LOGIC_1164.ALL;3 use IEEE.STD_LOGIC_ARITH.ALL;4 use IEEE.STD_LOGIC_UNSIGNED.ALL;5

6 entity prueba_programa is7 Port ( clk : in STD_LOGIC;8 rst : in STD_LOGIC;9 a_o : out STD_LOGIC;

10 b_o : out STD_LOGIC);11 end prueba_programa;12

13 architecture Behavioral of prueba_programa is14 signal cnt_time : integer range 0 to 100000-1 := 0;15 signal clk_out : std_logic := '0';16

17 begin18 a_o <= clk_out;19 b_o <= not clk_out;20

21 process (rst, clk)22 begin23 if rst = '0' then24 clk_out <= '0';25 cnt_time <= 0;26 elsif clk'event and clk = '1' then27 if cnt_time = 20000-1 then28 clk_out <= not clk_out;29 cnt_time <= 0;30 else31 cnt_time <= cnt_time + 1;32 end if;33 end if;34 end process;35 end Behavioral;

LISTING 1: Código de ensayo de programación.

Para el correcto funcionamiento del programa se realizó la configuración del ar-chivo constraints.xdc que contiene la información de los pines de entrada y salidade la FPGA. Se enumeran a continuación los pines que se fijaron para cada señalque interviene en el algoritmo.

Señal de reloj (clk), conectada a la señal CLK_ SYS pin Y18.

Señal de reinicio (rst), conectada a la señal CPU_ RESET pin G4.

Señal de salida (a_ o), conectada a la señal PORTA_ 1 pin G21.

Señal de salida (b_ o), conectada a la señal PORTA_ 3 pin H22.


Programación volátil de la FPGA

Para esta prueba no se realizó ningún puenteo entre los pines de configuracióndebido a que por defecto el sub-módulo se encuentra fijado en programacióndirecta volátil al FPGA. Se conectó el programador JTAG HS3 en el puerto deprogramación X5 de la tarjeta. Luego se realizó un proceso de reconocimiento dela tarjeta a través de la herramienta Vivado y posteriormente se cargó la configu-ración a la FPGA.

Escritura sobre la memoria de programa

Para esta prueba se realizó todos los pasos anteriores, con la diferencia que seestableció un puente (jumper) entre las posiciones 1 y 2 de la tableta de pines deconfiguración MX.

Se tuvo en cuenta el estado del LEDP1 que desplegó el estado de la programación.

Descarga de la configuración a la FPGA

Para esta prueba se desconectó el programador JTAG y posteriormente se oprimióel botón PROG y se chequeó que la configuración fue descargada exitosamente.

También se realizó un proceso de encendido y apagado manteniendo el puenteentre los pines 1 y 2 de MX y se puedo constatar que la configuracion que seencontraba alojada en la memoria fue descargada exitosamente a la FPGA.

4.2.2. Resultados de la prueba del sub-módulo de programación

La figura 4.4 presenta los resultados de la prueba de programación volátil de laFPGA. Se puede apreciar las ondas cuadradas de las señales de salida en el osci-loscopio, el programador JTAG conectado a la tarjeta y los pines de configuraciónsin puentes.

FIGURA 4.4. Resultado de la prueba de programación.

4.3. Ensayo y resultados del sub-módulo funcional 75

En las pruebas de escritura de la memoria de programa y descarga de la configu-ración desde la memoria hacia la FPGA, los resultados presentaron las mismosvalores y salidas.

4.2.3. Análisis de la prueba del sub-módulo de programación

Para el análisis de este ensayo se comparóel valor de la frecuencia de las señalesde salida con el valor esperado. Se corroboró que el valor sea de 2,5 kHz paraambas señales. También se tuvo en cuenta que la señal de salida (b_ o) era lanegada de la señal de salida (a_ o). El proceso se realizó tanto para la pruebade programación volátil de la FPGA, como para la descarga de la configuracióndesde la memoria. Después de las comparaciones se concluyó que los ensayos delsub-módulo de programación fueron exitosos.

4.3. Ensayo y resultados del sub-módulo funcional

En esta sección se presentan los montajes de prueba para cada uno de los compo-nentes del sub-módulo funcional, los resultados de los ensayos y sus respectivosanálisis.

4.3.1. Montaje de prueba del sub-módulo funcional

En la presente subsección se exponen los montajes que se realizaron para los en-sayos del puerto HDMI, los puertos USB y la memoria de usuario.

Montaje de prueba del puerto HDMI

Para el montaje del ensayo del puerto HDMI se utilizó un LCD de 7 pulgadas conuna resolución de 800 x 480 píxeles.

Se codificó un programa de prueba escrito en el lenguaje VHDL que consiste en lageneración de las señales TMDS basándose en el sincronismo del protocolo DVI.

El programa de prueba utiliza bloques de RAM interna de la FPGA para almace-nar la información de la imagen virtual que se despliega por el puerto. Por cadacolor RGB se manejó una instancia de memoria RAM con una longitud de puertode datos de 6 bits, una capacidad de almacenamiento de 800 x 480 unidades deinformación de 6 bits y un ancho de puerto de direccionamiento de 19 bits.

Se incluyó un módulo de propiedad intelectual (IP) proporcionado por Xilinx,puntualmente el administrador de relog (clock manager), que proporciona señalesde sincronismo con diferentes frecuencias que se utilizaron como señales de relojpara el sistema y para el manejo de las señales de alta velocidad TMDS.

Para la prueba se realizó un llenado de la imagen virtual en memoria RAM coninformación que tradujo en diferentes colores en pantalla.

Para acceder al código completo del programa de prueba del puerto HDMI, re-ferirse al repositorio test_ hdmi[25] que contiene el proyecto codificado en el len-guaje VHDL.

La figura 4.5 presenta el diagrama de jerarquía de las diferentes instancias utili-zadas en el programa de prueba para el puerto HDMI.


FIGURA 4.5. Diagrama jerárquico del algoritmo de prueba HDMI.

Montaje de prueba de los puertos USB

El montaje para realizar la prueba de los puertos USB consistió en generar unprograma en VHDL que contenga las instancias para manejar las interfaces delos dos puertos USB del módulo de hardware.

El funcionamiento del algoritmo se sustentó en la conexión intercambiadas de lasseñales de transmisión y recepción de las dos instancias. La figura 4.6 muestra eldiagrama de conexionado de las instancias de los puertos USB.

FIGURA 4.6. Conexionado de las instancias de los puertos USB.

4.3. Ensayo y resultados del sub-módulo funcional 77

La prueba consistió en enviar un dato por determinado puerto USB asociado aun terminal virtual serial en el computador, que inmediatamente se reflejó comodato de recepción en el otro puerto.

Para acceder al proyecto de la prueba de los puertos USB escrito en VHDL, refe-rirse al repositorio test_ usb[26].

Montaje de prueba de la memoria de usuario

Para el montaje de prueba de la memoria de usuario se codificó un programaescrito en lenguaje VHDL que permitió comunicar el módulo de hardware conla computadora a través de una interfaz UART-USB. Para el correcto funciona-miento de la memoria se implementó un algoritmo que proporcionó un orden enla comunicación y de esta forma permitir realizar diferentes tipos de tareas co-mo; reinicio, lectura, programación y borrado. El orden de la trama para poderrealizar la prueba se enumera a continuación:

Byte de inicio, 0x3E.

Byte de comando; reinicio (0x30), lectura (0x31), programación (0x32) y bo-rrado (0x33).

Cinco bytes de direccionamiento.

Tres bytes de datos.

Byte de cierre o de proceso en la memoria.

La figura 4.7 muestra el diagrama en bloques de las instancias del programa parala memoria de usuario.

FIGURA 4.7. Diagrama del programa de prueba de la memoria deusuario.

Para acceder al proyecto de la prueba de la memoria de usuario, referirse al repo-sitorio test_ memory[27] que contiene el proyecto de la prueba escrito en VHDL.


4.3.2. Resultados de la prueba del sub-módulo funcional

En esta sub seccion se prensenta los resultados de las tres pruebas realizadas parael sub-módulo funcional; prueba de puerto HDMI, prueba de los puerto USB y laprueba de la memoria de usuario.

Resultado de la prueba del puerto HDMI

La figura 4.8 muestra el resultado de la prueba del puerto HDMI. Se puede apre-ciar los diferentes colores y las divisiones correctamente fijadas en pantalla.

FIGURA 4.8. Resultado de la prueba del puerto HDMI.

Resultado de la prueba de los puertos USB

El reconocimiento de los puertos USB del sistema en el computador fue exitosa yno se necesitó instalación de administradores de hardware (drivers). La figura 4.9expone los resultados de la prueba de los puertos USB. Se puede apreciar el envíoy la recepción de los datos de un puerto a otro en la interfaz de los terminalesvirtuales.

FIGURA 4.9. Resultado de la prueba de los puertos USB.

4.4. Ensayo y resultados del softcore embebido 79

Resultado de la prueba de la memoria de usuario

La figura 4.10 presenta los resultados del ensayo de escritura y lectura sobre lamemoria de usuario. Para facilitar el manejo de la comunicación por medio delterminal virtual, los datos de enviaron en formato código ASCII (American Stan-dard Code for Information Interchange, Código Estadounidense Estándar para el In-tercambio de Información).

Trama ingresada con valores en hexadecimal en el proceso de programación fuela siguiente: 0x3E, 0x32, 0x30, 0x30, 0x30, 0x30, 0x30, 0x34, 0x35, 0x34 y 0x0a.

Trama en el proceso de lectura: 0x3E, 0x31, 0x30, 0x30, 0x30, 0x30, 0x30 y 0x0a.

FIGURA 4.10. Resultado de la prueba de la memoria de usuario.

Se puede apreciar que se realizó un proceso de programación de un dato sobreuna posición de memoria 0, y posteriormente se realiza la lectura para el chequeo.

4.3.3. Análisis de la prueba del sub-módulo funcional

Las tres pruebas del sub-módulo funcional fueron exitosas debido a que se obtu-vieron los resultados esperados.

En el ensayo del puerto HDMI fue patente los colores que se configuraron en elprograma y las divisiones en franjas de la pantalla.

Para la prueba de los puertos USB se pudo constatar que los datos ingresadosdesde un puerto eran visualizados en la terminal virtual asociada al otro puerto.Se pudo confirmar el correcto funcionamiento de la comunicación chequeandolos LED de transmisión y recepción de las interfaces UART-USB.

En la prueba de memoria de usuario se pudo confirmar el correcto funcionamien-to, corroborando que el dato programado en determinada posición de memoria,coincidió con el valor de datos de lectura después de un proceso de reinicio delsistema (apagado y encendido).

4.4. Ensayo y resultados del softcore embebido

Esta sección presenta el montaje, los resultados y el análisis de la prueba de con-figuración de un softcore en el sistema.

4.4.1. Montaje de prueba del softcore

Este montaje consistió en embeber un softcore Microblaze de Xilinx en la FPGA,programar el softcore en lenguaje C.

El diseño de bloques del programa tiene como señales la señale de sincronización(clk_ 100MHz), la señale de reinicio (rst_ rtl_ 0) y las de comunicación de UART(rx y tx).


La figura 4.11 presenta el diagrama de bloques del programa del softcore. Se pue-de apreciar las conexiones entre los módulos IP y el softcore.

FIGURA 4.11. Diagrama de bloques de configuración del softcore.

El código 4.1 muestra el algoritmo que se programó en el softcore en lenguajeC. El programa inicia la plataforma y posteriormente escribe un mensaje sobreel puerto UART. Los pines de comunicación tx y rx se conectaron a la interfazUART-USB 1 del sistema.

1 # include < s t d i o . h>2 # include " platform . h"3

4 void p r i n t ( char * s t r ) ;5

6 i n t main ( ) 7 i n i t _ p l a t f o r m ( ) ;8 p r i n t ( " Esta es una prueba de s o f t c o r e ! " ) ;9 re turn 0 ;

10

CÓDIGO 4.1. Código en C de la prueba de softcore.

4.4.2. Resultado de prueba del softcore

El resultado de la prueba se pudo verificar conectando un puerto serial virtualdel computador en la interfaz UART-USB del módulo de hardware.

La figura 4.12 muestra los datos de recepción después de correr el código en C enel softcore embebido en la FPGA.

FIGURA 4.12. Resultado de prueba del softcore.

4.4.3. Análisis de prueba del softcore

La prueba resultó exitosa a verificar que la cadena de caracteres en la recepcióndel puerto virtual serial en el computador fue exactamente igual a la trama detransmisión que se codificó en el programa.

4.5. Ensayo de integración 81

4.5. Ensayo de integración

Esta sección presenta el montaje, el resultado y el análisis del ensayo de integra-ción que incluye todos los sub-módulos del sistema.

4.5.1. Montaje de ensayo de integración

Una vez realizadas las pruebas en cada uno de los módulos, se efectuó un ensayode integración que radica en probar todo el sistema como un conjunto.

En la prueba se codificó un programa con el propósito de realizar interaccionesentre los puertos de comunicación, puerto de visualización y la memoria de al-macenamiento.

El algoritmo consistió en realizar una escritura a través de la interfaz UART-USBsobre la memoria de usuario con información que fue desplegada posteriormentepor el puerto HDMI.

El ensayo incluye comunicación USB, lectura y escritura sobre la memoria deusuario, y despliegue de información a través de una pantalla por medio del pro-tocolo HDMI.

La figura 4.13 muestra la estructura jerárquica del programa en bloques. Se puedeapreciar que se codificó una instancia de control principal.

FIGURA 4.13. Diagrama en bloques del programa de ensayo deintegración.

Para realizar la escritura sobre la memoria de usuario desde la computadora sedesarrolló un software de prueba.

La figura 4.14 expone la interfaz gráfica del software, la configuración del puertoserial y el panel de exportación de la imagen.


FIGURA 4.14. Ensayo de integración.

4.5.2. Resultado de ensayo de integración

La figura 4.15 presenta el resultado de la prueba al visualizar en pantalla la infor-mación escrita desde la computadora a través del puerto USB y almacenada enmemoria de usuario.

FIGURA 4.15. Resultado del ensayo integral.

4.5.3. Análisis de ensayo de integración

Después de comprobar que la información desplegada en pantalla fue igual a laingresada mediante el puerto USB y almacenada en memoria, se concluyó queel funcionamiento de cada uno de los sub-módulos y la interacción entre elloscumplió con lo esperado. Por lo tanto, la prueba fue exitosa.

83

Capítulo 5

Conclusiones

En este capítulo se presentan las conclusiones con respecto a los objetivos plantea-dos en la planificación del proyecto. Se analiza los próximos pasos a seguir parala evolución del sistema y lograr obtener un producto para la comercialización.

5.1. Resultados obtenidos

Al terminar las pruebas y ensayos del sistema desarrollado en este trabajo se llegaa la conclusión de que se cumplió con los propósitos establecidos en la planifica-ción del proyecto.

El objetivo principal fue alcanzado de forma exitosa teniendo en cuenta que se hadesarrollado una tarjeta electrónica confiable y segura basada en una FPGA comocomponente principal.

El funcionamiento de cada uno de los sub-módulos de la tarjeta se ha probado demanera exitosa, por lo tanto, servirá como puente o interfaz entre los módulos decómputo y electromecánico de un laboratorio de calibración.

Todos los requerimientos propuestos se cumplieron, sin embargo, surgieron cam-bios en la planificación original debido a los tiempos de demora generados por lalogística, importe, nacionalización y transporte de los elementos.

Para trabajos futuros se considerará de manera primordial estos inconvenientes.

Durante este trabajo se aplicaron los conocimientos adquiridos en diferentes ma-terias de la carrera de especialización en sistemas embebidos como:

Curso de diseño de circuitos impresos.

Circuitos lógicos programables.

Gestión de proyectos.

Ingeniería de Software.

Manufacturabilidad.

Microarquitecturas y softcores.

Protocolos de comunicación en sistemas embebidos

84 Capítulo 5. Conclusiones

5.2. Próximos pasos

Como próximo paso, se pretende diseñar y desarrollar una tarjeta de expansiónque proporcione a la plataforma un sistema de adquisición de datos analógicosde variables de voltaje y corriente, con el propósito de obtener información deconsumo y calidad de energía.

Se aspira a diseñar algoritmos de procesamiento digital de señales para realizarfiltrado y análisis en el dominio de la frecuencia. También se quiere adicionarun módulo de comunicación inalámbrica para poder comunicar el sistema conmedidores de energía inteligentes.

Para la evolución de la plataforma se quiere remplazar la memoria de comunica-ción paralela por una memoria de mayor capacidad y mejores prestaciones comouna memoria SD. Se desea realizar un nuevo enrrutamiento con seis capas, utili-zar micro vías y hacer uso de los tranceptores de alta velocidad. Lo anterior parapoder aprovechar todas la características que proporciona la FPGA.

85

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[19] HDMI Hider. Texas Instruments. 2006. URL:https://www.ti.com/lit/ds/symlink/tmds141.pdf.

[20] 5-Channel Integrated Power Solution with Quad Buck Regulators and 200 mALDO Regulator. Analog Devices. 2017. URL:https://www.analog.com/media/en/technical-documentation/data-sheets/adp5052.pdf.

[21] DS181, Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics.Ver. v1.25. Xilinx. 2018. URL: https://www.xilinx.com/support/documentation/data_sheets/ds181_Artix_7_Data_Sheet.pdf.

[22] DOC: 502-299, JTAG-HS3™ Programming Cable for Xilinx® FPGAs. Digilent.Mar. de 2019. URL:https://reference.digilentinc.com/_media/jtag_hs3:jtag-hs3_rm.pdf.

[23] UG470, 7 Series FPGAs Configuration. Ver. v1.13.1. Xilinx. Ago. de 2018.URL: https://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf.

[24] Manufactura electrónica integral. https://colcircuitos.com/. 2020.[25] Jairo Mena. Repositorio, prueba del puerto HDMI en lenguaje VHDL. 2020.

URL: https://github.com/jamenaso/test_hdmi.git.[26] Jairo Mena. Repositorio, prueba de las intefaces UART-USB en lenguaje VHDL.

2020. URL: https://github.com/jamenaso/test_usb.git.[27] Jairo Mena. Repositorio, prueba de la memoria de usuario en lenguaje VHDL.

2020. URL: https://github.com/jamenaso/test_usrmem.git.

https://www.ftdichip.com/Support/Documents/DataSheets/ICs/DS_FT232R.pdf

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https://www.macronix.com/Lists/Datasheet/Attachments/7270/MX29GL256F,%203V,%20256Mb,%20v1.5.pdf

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https://www.analog.com/media/en/technical-documentation/data-sheets/adp5052.pdf

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https://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf

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https://colcircuitos.com/

https://github.com/jamenaso/test_hdmi.git

https://github.com/jamenaso/test_usb.git

https://github.com/jamenaso/test_usrmem.git

Módulo de hardware de un laboratorio de calibración de...

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