Introducción a Verilog Hola...

Introducción a Verilog Hola_Mundo

Por:

Carlos A. Fajardo

[email protected]

UIS - Sistemas Digitales Marzo 15 de 2018

Lenguajes de Descripción de Hardware

• Netlist:

– Se indica el interconexionado entre los componentes de un diseño (lista de conexiones).

– Kicad, Eagle, Proteus, etc.

• HDL:

– Describe un circuito NO por sus conexiones sino más bien por su funcionamiento.

UIS - Sistemas Digitales

HOLA MUNDO DE VERILOG COMPUERTA AND


Verilog Hola Mundo

Compuerta AND

Descripción en Verilog


A

B F

Hola_mundo

Comentarios en Verilog


• Los comentarios son ignorados por el compilador.

• Para una sola línea se usa //

Comentarios en Verilog


• Para varias líneas se usa /* bla bla bla */

Verilog Hola Mundo


Este es un comentario

Nombre del módulo

Entradas y salida

Diseño, funcionamiento

del módulo.

Verilog - Hola Mundo


Asignación continua: assing

• Es la forma más sencilla de crear circuitos combinacionales.

assign y1 = a & b; // AND

assign y2 = a | b; // OR

assign y3 = a ^ b; // XOR

assign y4 = ~(a & b); // NAND

assign y5 = ~(a | b); // NOR

assign y6 = ~(a ^ b); // XNOR




Entradas a la derecha

UNICAMENTE


UIS - Sistemas Digitales Salidas a la izquierda

UNICAMENTE

VIVADO 2017.4


Verilog es un lenguaje concurrente

• En un programa en C las sentencias se ejecutan secuencialmente.

• En una descripción en Verilog, cada sentencia puede verse como un parte de un circuito.

• Todas las partes están trabajando en paralelo.


Verilog es un lenguaje

concurrente


El uso de señales (wirey reg)


a

b

f= (a or b) and b


a

b f

• La declaración de la señal tipo wire (o reg) en la línea 8, NO es

obligatoria.

• Pero NO utilizarla puede generar errores de diseño.

El uso de señales (wirey reg)

COMO HACER UNA SIMULACIÓN


¿Qué se hace en la simulación?


Proyecto de Simulación




A

B

Initial (Estímulos)

F



F

Hola_mundo


A

B


F



F

Hola_mundo


A

B


reg A

F

reg B

wire F

Archivo de simulación


Creación de las señales

wire y reg.

Instanciación del módulo

A simular.

Bloque initial para generar los

estímulos.

¿D’onde puedo aprender más?

• Digital Design and Computer Architecture.

– Chapter 4.

• Autores: David Harris, Sarah L. Harris


¿Dónde puedo aprender más?

UIS - Sistemas Digitales 26

FPGA PROTOTYPING BY

VERILOG EXAMPLES

Chapter 1

Author: Pong P. Chu.

FIN UIS - Sistemas Digitales

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