Número de referencia: 326509-003Intel ® Xeon ® E5-1600/2400/2600/4600 (E5-ProductoFamilias de la familia) de productosHoja de datos-Volume TwoMayo 20122 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Líneas legal y negaciones INFORMACIÓN CONTENIDA EN ESTE DOCUMENTO SE PROPORCIONA EN RELACIÓN CON PRODUCTOS DE INTEL ®. NO LICENCIA, EXPRESA O IMPLÍCITA,POR FUERZA LEGAL O DE OTRA MANERA, SOBRE NINGÚN DERECHO DE PROPIEDAD INTELECTUAL OTORGADA POR ESTE DOCUMENTO. SALVO LOEN LOS TÉRMINOS Y CONDICIONES DE INTEL DE VENTA DE DICHOS PRODUCTOS, INTEL NO ASUME RESPONSABILIDAD ALGUNA,E INTEL NIEGA CUALQUIER GARANTÍA EXPRESA O IMPLÍCITA RESPECTO DE LA VENTA Y / O USO DE LOS PRODUCTOS INTEL, INCLUIDARESPONSABILIDAD O LAS GARANTÍAS RELATIVAS A LA IDONEIDAD PARA UN PROPÓSITO PARTICULAR, O LA INFRACCIÓN DE CUALQUIERPATENTE, COPYRIGHT U OTRO DERECHO DE PROPIEDAD INTELECTUAL. Los productos de Intel no están diseñados para utilizarse en aplicaciones médicas, de emergenciamantenimiento de la vida, los sistemas de control o de seguridad críticos ni en aplicaciones de instalaciones nucleares.Intel puede realizar cambios en las especificaciones y descripciones de productos en cualquier momento y sin previo aviso.Los diseñadores no deben basarse en la ausencia o las características de ninguna función o instrucción marcada como "reservada" o "indefinida". Intellas reserva para futura definición y no tendrá ningún tipo de responsabilidad por conflictos o incompatibilidades que surjan de futurocambios en ellos.El procesador Intel ® Xeon ® E5 Familia Producto puede contener defectos o errores de diseño conocidos como erratas que pueden hacer que el productopara apartarse de las especificaciones publicadas. Las erratas actuales están disponibles a petición.Póngase en contacto con su oficina de ventas local de Intel o con su distribuidor para obtener las especificaciones más recientes antes de hacer su pedido.Copias de documentos que tienen un número de orden y se hace referencia en este documento, u otras publicaciones de Intel se pueden obtenerllamando al 1-800-548-4725 o visitando el sitio Web de Intel en http://www.intel.com.Ver el Buscador de especificaciones de procesadores en http://ark.intel.com o póngase en contacto con el representante de Intel para obtener más información.Requiere un sistema habilitado para la tecnología Intel ® HT, consulte al fabricante de su PC. El rendimiento variará dependiendo de lahardware y software específicos que utilice. No disponible en Intel ® Core ™ i5-750. Para obtener más información incluyendo detalles sobre losprocesadores soporte la tecnología HT, visite http://www.intel.com/info/hyperthreadingRequiere un sistema con tecnología Turbo Boost de Intel ®. Intel Turbo Boost Technology 2.0 de Intel Turbo Boost Technology y sólodisponible en algunos procesadores Intel ®. Consulte al fabricante de su PC. El rendimiento varía según el hardware, el software yconfiguración del sistema. Para obtener más información, visite http://www.intel.com/go/turboLa tecnología de virtualización Intel ® requiere un sistema informático equipado con un procesador Intel ®, BIOS, monitor de máquina virtual(VMM) y, para algunos usos, determinado software de sistema informático habilitado para ello. Beneficios de

funcionalidad, el rendimiento u otro variarándependiendo del hardware y configuraciones de software y pueden requerir una actualización de BIOS. Las aplicaciones de software no sean compatiblescon todos los sistemas operativos. Por favor, consulte con su proveedor de la aplicación.Intel ® Trusted Execution Technology: Ningún sistema informático puede proporcionar una seguridad absoluta en todas las condiciones. Intel ® TrustedEjecución (Intel ® TXT) requiere un sistema informático con la tecnología de virtualización Intel ®, un procesador Intel TXT-habilitadoprocesador, chipset, BIOS y módulos de código autenticado y un procesador Intel compatible con TXT miden entorno lanzado (MLE). IntelTXT también requiere que el sistema contenga un TPM v1.s. Para obtener más información, visite http://www.intel.com/technology/securityI2C es un protocolo de bus / comunicaciones de dos hilos desarrollado por Philips. SMBus es un subconjunto del bus I2C / protocolo y fue desarrolladopor Intel. Las implementaciones del protocolo de bus / I2C pueden requerir licencias de diversas entidades, entre ellas Philips Electronics NV yNorth American Philips Corporation.Intel, la tecnología Enhanced Intel SpeedStep, Xeon, Intel Core y el logotipo de Intel son marcas comerciales o marcas comerciales registradas de IntelCorporation o de sus filiales en Estados Unidos y otros países.* Otros nombres y marcas pueden ser reclamados como propiedad de otros.Copyright © 2009-2012, Intel Corporation. Todos los derechos reservados.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 3Ficha técnica Volumen 2Contenido11.1 Documento Terminología ............................................... ......................................... 91.2 Documentos relacionados ............................................... ............................................ 121.3 Registro Terminología ............................................... .......................................... 122 Proceso de configuración y registros ............................................. .......................... 152.1 Estructura de configuración de la plataforma .............................................. ........................... 152.1.1 Procesador IIO Dispositivos (CPUBUSNO (0)) ...................................... ............... 152.1.2 Procesador Dispositivos Uncore (CPUBUSN0 (1)) ...................................... .......... 172.2 Normas de registro de configuración .............................................. ................................. 182.2.1 CSR Acceso ............................................. .............................................. 182.2.2 Número Bus PCI ............................................ ......................................... 182.2.3 Uncore autobús número ............................................ .................................... 192.3 Mecanismos de configuración ............................................... ................................... 19* Mecanismo de configuración 2.3.1 Estándar PCI Express ........................................ 192.4 Device 193 Configuración de E / S integrada Procesador (IIO) Registra ....................................... .. 233.1 Procesador IIO Dispositivos (CPUBUSNO Bus PCI (0)) ...................................... .............. 233.2 Registros espacio de configuración PCI (CSR) .......................................... ............ 233.2.1 Dispositivos / Funciones no implementadas y Registros ........................................ 233.2.2 IIO registros específicos para Intel ® Xeon ® E5 Familia ............. 233.2.3 Número Bus PCI ............................................ ......................................... 233.2.4 IIO espacio de configuración PCI Express Registros ......................................... .. 263.2.5 El espacio de configuración PCI estándar (tipo 0/1 Espacio Común de configuración) .. 323.2.6 PCI Express y DMI2 Registros de error ......................................... .............. 953.2.7 PCI Express Lane, igualación Registros .......................................... ........ 1063.2.8 DMI Root Complex Registro Block (RCRB) ....................................... ......... 111

3.3 Puente no transparente Registros ............................................. ......................... 1203.3.1 Registro de Configuración mapa (NTB lado principal) ....................................... . 1203.3.2 Estándar espacio de configuración PCI - Tipo 0 Espacio Común de configuración .... 1223.3.3 NTB puerto 3A configurado como dispositivo de punto final primaria .................................. 1293.3.4 Los registros de configuración PCI Express (Secundario NTB) ........................ 1653.3.5 Registro de Configuración mapa (NTB Secundario) .................................... 1653.3.6 NTB Sombrío Espacio MMIO ........................................... ....................... 1933.3.7 NTB MMIO Host primaria / secundaria Registros ........................................ .. 1943.3.8 MSI-X Registros MMIO (Lado primario NTB) ..................................... .......... 2103.3.9 MSI-X registros MMIO (Secundario NTB) ..................................... ...... 2123.4 Intel ® QuickData Tecnología ............................................. .............................. 2143.4.1 Tecnología Intel ® QuickData Registros Mapas ......................................... .. 2143.4.2 Tecnología Intel ® QuickData Registros Definiciones ................................... 2173.4.3 Intel ® QuickData Tecnología MMIO Registra Mapa ................................... 2363.4.4 Intel ® QuickData Tecnología MMIO Registros Definiciones .......................... 2383.4.5 DMA Channel registros específicos ........................................... ................... 2453.5 Core Integrated I / O Registro ........................................... ................................ 2543.5.1 Registro de Configuración Maps (dispositivo 5, función: 0, 2 y 4) ..................... 2553.5.2 El espacio de configuración PCI Registro Común de dispositivo ............................ 5 2643.5.3 Intel ® VT-d, asignación de direcciones, administración del sistema,Coherent Interface, Misc Registros ............................................. ............. 2693.5.4 Sistema de Control Global y registros de error ......................................... ...... 3003.5.5 Error Local Registra ............................................ ................................. 3113.5.6 IOxAPIC espacio de configuración PCI ........................................... ................ 3253.5.7 E / OxAPIC registros de memoria asignados ......................................... .............. 3324 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8 Intel VT-d memoria mapeada Registro ........................................ ................ 3394 Procesador registros de configuración Uncore ............................................. ................ 3814.1 PCI estándar Registra .............................................. ....................................... 3814.1.1 VID: Identificación de proveedores ........................................... .......................... 3814.2 Intel QuickPath Interconnect Registro ............................................. .................... 3854.2.1 Intel Xeon E5-2600 Producto registros familiares ............................. 3864.2.2 Registro de RSE Mapas ............................................ .................................... 3864.2.3 Intel QuickPath Interconnect Enlace Capas Registros .................................... 3884.3 CBo4.3.1 Registro de RSE Mapas ............................................ .................................... 3884.4 Registros de configuración de controlador de memoria integrado .......................................... 3924.4.1 Intel Xeon E5-1600 E5-2600 y E5-4600 registros del procesador ..... 3934.4.2 Intel Xeon E5-2400 registros del procesador ..................................... 3934.4.3 Registro de RSE Mapas ............................................ .................................... 3934.4.4 Los controladores de memoria integrados objetivo registros de direcciones ............................. 4034.4.5 Registros de controladores de memoria integrados MemHot ...................................... 4074.4.6 Integrated Memory Controller SMBus Registros ......................................... 4124.4.7 Integrated Controller RAS Registros de memoria .......................................... .. 4204.4.8 Integrado controladores de memoria DIMM Tipo de memoria Tecnología Registros ...... 4264.4.9 controladores de memoria de error Registros inyección integrados .............................. 4284.4.10 controladores de memoria registros de control térmico integrado ............................ 4284.4.11 controladores de memoria DIMM Canales Registros temporización integrados .................. 4344.4.12 Error Integrated Memory Controller Registros .......................................... 0.4444.5 Intel Xeon E5 Familia de productos Home Agent registros ............................... 451

4.5.1 Registro de RSE Mapas ............................................ .................................... 4514.5.2 Intel Xeon E5 del producto Casa Agente de Registro ..................... 4524.6 Unidad de Control de Potencia (PCU) Registra .......................................... .......................... 4524.6.1 Registro de RSE Mapas ............................................ .................................... 4524.6.2 PCU0 Registros ............................................. ........................................ 4554.6.3 PCU1 Registros ............................................. ........................................ 4594.6.4 PCU2 Registros ............................................. ........................................ 4614.6.5 PCU3 Registros ............................................. ........................................ 4644.7 Cuadro de utilidad Procesador (UBox) Registra .......................................... ..................... 4644.7.1 RSE Grupo ............................................. .............................................. 4644.7.2 Caja utilidad Procesador (UBox) Registra ........................................ ............ 4664.7.3 cuadernillo de apuntes y registros semáforo ........................................... ........... 4694.8 Supervisión del rendimiento (la tarde en) Registra ........................................... ............... 4704.8.1 Registro de RSE Mapas ............................................ .................................... 4704.8.2 Procesador Monitor de rendimiento Registros ........................................... ...... 4714.9 R2PCIe y tabla de enrutamiento del anillo Créditos ........................................... .................... 4744.9.1 R2PCIe Routing Registro Mapa ........................................... ...................... 4744.10 MISC4.10.1 QPIREUT_PM_R0: REUT Power Management Registro 0 .............................. 4754.10.2 FWDC_LCPKAMP_CFG .............................................. ............................. 477Figuras2-1 Procesador Integrado de E / S de dispositivos ........................................ ............................ 152-2 Procesador Uncore Dispositivos Mapa ........................................... .................................. 173-1 Puerto DMI2 (Dispositivo 0) y PCI Express * Puertos escriba root 1 Espacio de configuración .......... 243-2 Dispositivo 0 (modo PCIe), 1/Functions dispositivos 0-1 (Puertos raíz),Dispositivo 2/Function 0-3 (Modo Puerto raíz) y Dispositivos 3 /Funciones 0-3 (Puertos raíz) Tipo 1 espacio de configuración ...................................... ..... 253-3 Base Dirección de Intel VT-d Reasignar Motores ...................................... .................... 339Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 5Ficha técnica Volumen 2Tablas1-1 Procesador Terminología ............................................. ............................................ 92.1 Documentos de referencia ............................................. ......................................... 121-3 Registro atributos Definiciones ............................................ ................................. 122-1 Funciones específicamente controlado por el procesador ......................................... ............ 193-1 (Modo DMI2) Legado de configuración de mapa. Dispositivo Función 0 0-Offset 0x00h-0x0FCh ... 263-2 (DMI2) Extended Mapa configuración. Dispositivo 0/Function 0-offset 0x100 0x1FCh ....... 273-3 (DMI2) Simple Extended Mapa configuración. 0/Function Device0-Offset 0x200h-0x2FCh ............................................ ....................................... 283-4 0/Function dispositivo 0 (PCIe * Root Port Mode),1/Functions dispositivos 0-1 (PCIe Puertos raíz) Dispositivos 2/Functions0-3 (PCIe Puertos raíz) y 3/Function Device 0-3 (PCIe Puertos raíz)Mapa configuración heredada ............................................... .................................... 283-5 Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1(PCIe Puertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y3/Function Device 0-3 (PCIe Puertos raíz) Configuración ampliadaMapa 100 - 0x1FFh .............................................. ............................................... 303-6 Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1(PCIe Puertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y3/Function Device 0-3 (PCIe Puertos raíz) Configuración ampliadaMapa - Offset 0x200-0x2FCh ............................................ .................................... 31

3-7 DMI2 RCRB registros ............................................ ........................................... 1113-8 mecanismo 3 Función 0 (puente no transparente) ConfiguraciónMapa Offset 0x00h - 0xFCh ............................................. ................................... 1203-9 mecanismo 3 Función 0 (puente no transparente) ConfiguraciónMapa Offset 0x100h - 0x1FCh ............................................. ................................ 1213-10 mecanismo 3 Función 0 (puente no transparente) ConfiguraciónMapa 0x200h Offset - 0x2FCh ............................................. ................................ 1223-11 Dispositivo Función 0 0 (puente no transparente) Configuración Mapa 0x00h - 0xFCh .... 1653-12 Función Dispositivo 0 0 (puente no transparente) Configuración Mapa 0x100h - 0x1FCh 1663-13 NTB MMIO Shadow Registro ........................................... ................................. 1933-14 NTB MMIO Mapa ............................................ .................................................. . 1933-15 NTB MMIO Mapa ............................................ .................................................. . 2103-16 MSI-X Manejo y Procesamiento de Vector de IIO el lado principal ............................... 2113-17 NTB MMIO Mapa ............................................ .................................................. . 2123-18 MSI-X Manejo y Procesamiento de Vector de IIO en el lado secundario ........................... 2143-19 QuickData Tecnología Intel ® Mapa configuración. Dispositivo 4Función 0 -7 0x00H Offset de 0x0FCH .......................................... ..................... 2143-20 QuickData Tecnología Intel ® Mapa configuración. Dispositivo 4Función 0 -7 offset 0x100 0x1FF .......................................... ............................ 2163-21 Intel ® QuickData Tecnología CB_BAR Registros(Replicado para cada CB_BAR [0:7]) ....................................... ............................. 2363-22 Intel ® QuickData Tecnología CB_BAR Registros(Replicado para cada CB_BAR [0:7]) ....................................... ............................. 2373-23 Intel ® QuickData Tecnología CB_BAR MMIO Registros(Replicado para cada CB_BAR [07:00]) - Offset 0x2000-0x20FF .................................. . 2383-24 DMA memoria mapeada conjunto de registros Ubicaciones ......................................... ............. 2393-25 Intel ® VT, Mapa Dirección, gestión de sistemas y VariosRegistros (dispositivo 5, función 0) - desplazamiento 0x000-0x0FF ..................................... .... 2553-26 Intel VT-d, Mapa Dirección, Administración del sistema,Registros Varios (dispositivo 5, función 0) - desplazamiento 0x100 0x1FF ..................... 2563-27 Intel VT-d, Mapa Dirección, Administración del sistema,Registros Varios (dispositivo 5, función 0) - desplazamiento 0x200-0x2FF ..................... 2566 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23-28 Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x800-0x8FF ...................................... ................. 2573-29 IIO Control / Estado & Global Error Register Map - Dispositivo de 5,Función 2: Offset 0x0-0xFF ........................................... ................................... 2593-30 IIO Control / Estado & Global Error Register Map - Dispositivo de 5,Función 2: Offset 0x100 0x1FF ........................................... .............................. 2603-31 IIO Mapa Local Error - Dispositivo de 5, Función 2: Offset 0x200h-0x2FFh ......................... 2613-32 IIO Mapa Local Error - Dispositivo de 5, Función 2: Offset 0x300-0x3ff ............................. 2623-33 E / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: Offset 0x00-0xFF ...... 2623-34 E / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: Offset 0x200-0x2FF ... 2633-35 E / Registros indexadas OxAPIC (redirección de entradas de la tabla) -VENTANA 0 - Regístrate Mapa Tabla ............................................ ............................ 3343-36 Intel VT-d memoria asignada Registros - 0x00 - 0xFF (VTD0) ................................. .. 3403-37 Intel VT-d registros de memoria asignados - 0x100 - 0x1FC (VTD0) ............................... 3413-39 Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) ................................. .... 3423-38 Intel VT-d registros de memoria asignados - 0x200 - 0x2FC (VTD0),0x1200 - 0x12FC (VTD1) ........................................... ...................................... 342

3-40 Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) ........................... 3434-1 Intel QuickPath Interconnect Map Link, puerto 0 (Device 8) Función 0 ....................... 3864-2 Intel QuickPath Interconnect Map Link, Puerto 1 (Device 9) Función 0 ........................ 3874-3 Unicast RSC de (CBO): Dispositivo 12-13, Función 0-3, Offset 00h-FCh ........................... 3884-4 decodificador sistema de direcciones (CBO): dispositivo 12, función 6, Offset 00h-FCh .................. 389Registros 4-5 Almacenamiento en caché de Broadcast Agent (CBO): Dispositivo 12, función 7, Offset 00h-FCh ...... 3904-6 Almacenamiento en caché de registros de transmisión del agente (CBO): Dispositivo 13, función 6, Offset 00h-FCh ...... 3914-7 de controladores de memoria de destino Dirección Decodificador Registros:Dispositivo 15, función 0, Offset 00h-FCh ........................................ ........................ 3924-8 de controladores de memoria y registros MemHot SMBus: Bus N,Dispositivo 15, función 0, offset 100h-1FCh ........................................ .................... 3934-9 de controladores de memoria RAS Registros: Bus N, dispositivo 15, función 1, Offset 00h-FCh ...... 3954-10 Tiempo controlador de memoria DIMM y Registros Interleave:Bus N, dispositivo 15, Función 2-5 Offset 00h-FCh .................................... .............. 3964-11 de controladores de memoria de canal Rango Registros: Bus N,Dispositivo 15, Función 2-5 Offset 100h-1FCh ....................................... ................. 3964-12 de controladores de memoria de canal 2 registros de control térmico:Bus N, dispositivo 16, función 0, Offset 00h-FChControladores de memoria de canal 3 registros de control térmico:Bus N, dispositivo 16, función 1, Offset 00h-FChControladores de memoria de canal 0 Control Térmico Registros:Bus N, dispositivo 16, función 4, Offset 00h-FChControladores de memoria de canal 1 Thermal Registros de control:Bus N, dispositivo 16, función 5, Offset 00h-FCh ..................................... ................. 3974-13 de controladores de memoria de canal 2 registros de control térmico:Bus N, dispositivo 16, función 0, offset 100h-1FChControladores de memoria de canal 3 registros de control térmico:Bus N, dispositivo 16, función 1, offset 100h-1FChControladores de memoria de canal 0 Control Térmico Registros:Bus N, dispositivo 16, función 4, offset 100h-1FChControladores de memoria de canal 1 Thermal Registros de control:Bus N, dispositivo 16, función 5, offset 100h-1FCh ..................................... ............. 3984-14 de controladores de memoria de canal 2 DIMM Timing Registros: Bus N,Dispositivo 16, función 0, offset 200h-2FChMemoria del controlador Canal 3 DIMM registros temporales: Bus N,Dispositivo 16, función 1, offset 200h-2FChControladores de memoria de canal 0 DIMM Timing Registros: Bus N,Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 7Ficha técnica Volumen 2Dispositivo 16, función 4, offset 200h-2FChMemoria del controlador Canal 1 DIMM Timing Registros:Bus N, dispositivo 16, función 5, offset 200h-2FCh ..................................... ............. 4004-15 de controladores de memoria de canal 2 Registros de error: Bus N,Dispositivo 16, función 2, Offset 00h-FChMemoria del controlador Canal 3 Error Registros: Bus N,Dispositivo 16, función 3, Offset 00h-FChControladores de memoria de canal 0 Registros de error: Bus N,Dispositivo 16, función 6, Offset 00h-FChMemoria del controlador Canal 1 Error Registros: Bus N,Dispositivo 16, función 7, Offset 00h-FC ........................................ ......................... 401

4-16 de controladores de memoria de canal 2 Registros de error: Bus N,Dispositivo 16, función 2, offset 100h-1FChMemoria del controlador Canal 3 Error Registros: Bus N,Dispositivo 16, función 3, offset 100h-1FChControladores de memoria de canal 0 Registros de error: Bus N,Dispositivo 16, función 6, offset 100h-1FChMemoria del controlador Canal 1 Error Registros: Bus N,Dispositivo 16, función 7, offset 100h-1FCh ........................................ .................... 4024-17 de controladores de memoria de canal 2 Registros de error: Bus N,Dispositivo 16, función 2, offset 200h-2FChMemoria del controlador Canal 3 Error Registros: Bus N,Dispositivo 16, función 3, offset 200h-2FChControladores de memoria de canal 0 Registros de error: Bus N,Dispositivo 16, función 6, offset 200h-2FChMemoria del controlador Canal 1 Error Registros: Bus N,Dispositivo 16, función 7, offset 200h-2FCh ........................................ .................... 4034-18 Intel Xeon E5 Familia de Productos Home Agent RegistrosDevice: 14, Función: 0) .......................................... ........................................ 4514-19 PCU0 Register Mapa: Device: 10 Función: 0 0x00h - 0x104h ................................. 4524-20 PCU1 Register Mapa: Device: 10 Función: 1 ..................................... ................... 4534-21 PCU2 Register Mapa tabla: Módulo: 10 Función: 2 .................................... ............ 4544-22 PCU2 Register Mapa tabla: Módulo: 10 Función: 3 .................................... ............ 4554-23 Procesador BOX Utilidad de registros del dispositivo 11, función 0 ...................................... .... 4644-24 Bloc y Registros semáforo (dispositivo 11, función 3) ............................... 4654-25 Intel QuickPath Interconnect Perfmon dispositivo 8 y 9, función 2Inicio Agente Perfmon registros del dispositivo 14, función 1Memoria Controlador Perfmon registros del dispositivo 16, función 0,1,4,5 ......................... 4708 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Historial de revisiones§RevisiónNúmero Descripción Fecha001 • Versión inicial 03 2012002 • Se ha añadido Intel Xeon E5-2400 y E5-4600 Familias de productos 05 2012003 • Nombre del documento modificado mayo 2012Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 9Ficha técnica Volumen DosIntroducción1 IntroducciónEste es el Volumen 2 del documento de hoja de datos que proporciona información para el registro eIntel ® Xeon ® E5 familia de productos. Este documento está destinado a ser distribuidocomo parte del documento de hoja de datos completa. A lo largo de este documento, Intel XeonProcesador E5 Familia puede ser denominado simplemente como el procesador.El procesador Intel Xeon E5 Familia contiene uno o más dispositivos PCI en uncomponente físico individual. Los registros de configuración para estos dispositivos se asignan comodispositivos que residen en el bus PCI asignado para el zócalo del procesador. En este documento sedescribe los registros del espacio de configuración o dispositivo específico de control y de estadoregistros (CSR) solamente. Este documento no incluye modelos registros específicos(MSR).El procesador Intel Xeon E5 Familia implementar varias tecnologías clave:

• Canal Cuatro controlador de memoria integrado de soporte DDR3• E / S integradas con un máximo de 40 líneas para PCI Express * 3.0 Generación• Interfaz de enlace punto a punto basada en Intel QuickPath Interconnect ® (Intel ® QPI).La referencia a esta interfaz puede ser a veces abreviado con Intel QuickPathInterconexión en este documento. Tenga en cuenta que el producto Intel Xeon E5-1600familia es para plataformas de socket único, por lo que no tiene vínculos QPI Intel ®.El procesador está optimizado para el rendimiento con las eficiencias de energía de baja potenciamicroarquitectura para permitir sistemas más pequeños, más silenciosos.Intel Xeon E5 Familia de productos son los procesadores multi-core, basado en 32 nmprocesar la tecnología. Características del procesador varían según SKU e incluyen hasta dos procesadores IntelQuickPath Interconnect punto a punto vínculos capaces de hasta 8,0 GT / s, hasta 20 MB decaché y un controlador de memoria integrado compartido. Los procesadores compatibles con todas lasStreaming SIMD Extensiones existentes 2 (SSE2), extensiones Streaming SIMD 3 (SSE3)y Streaming SIMD Extensions 4 (SSE4). El procesador es compatible con varios AvanzadaTecnologías: Bit de desactivación de ejecución, Intel ® 64 Tecnología Enhanced Intel SpeedStep ®Tecnología, Tecnología de virtualización Intel ® (Intel ® VT) e Intel ® Hyper-Threading(Intel ® HT).1.1 Documento TerminologíaUn símbolo '#' después de un nombre de señal se refiere a una señal baja activa, lo que indica una señal deel estado activo cuando se maneja a un nivel bajo. Por ejemplo, con RESET # es baja, un restablecimientose ha solicitado.Tabla 1-1. Procesador Terminología (Hoja 1 de 3)Término DescripciónDouble Data Rate tecnología de memoria DDR3 SDRAM de tercera generación, que es lasucesor de DDR2 SDRAMDMA Direct Memory AccessDMI2 Direct Media Interface 2DTS Digital Sensor TérmicoECC Error Correction CodeIntroducción10 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen DosEnhanced IntelTecnología SpeedStep ®Permite al sistema operativo para reducir el consumo de energía cuando el rendimiento esno es necesario.Execute Disable Bit La Execute Disable bit permite que la memoria sea marcada como ejecutable o no ejecutable,cuando se combina con un sistema operativo compatible. Si el códigointentos de ejecutar en la memoria no ejecutable el procesador genera un error a lasistema operativo. Esta característica puede prevenir algunos tipos de virus o gusanosque explotan las vulnerabilidades de saturación del búfer y por lo tanto puede ayudar a mejorar la generalla seguridad del sistema. Consulte la Intel ® 64 e IA-32 Arquitecturas SoftwareManuales del desarrollador para obtener información más detallada.Operación funcional se refiere a las condiciones normales de funcionamiento en la que todas las especificaciones del procesador,incluyendo DC, AC, bus del sistema, calidad de la señal, mecánica y térmica, sesatisfecho.Inicio Agente (HA) Responsable de la transacción a través del anillo de la memoria y se ocupa de entrada /transacciones de memoria salientesMemoria integradaController (IMC)

El controlador de memoria está integrado en el chip del procesador.Intel QuickPath Interconnect ®(Intel ® QPI)La memoria caché coherente, la especificación de interconexión basada en el enlace para los procesadores de Intel,chipsets y componentes de puentes de E / S.Intel ® 64 Tecnología extensiones de memoria de 64 bits en la arquitectura IA-32.Intel Turbo Boost ®TecnologíaLa tecnología Turbo Boost de Intel ® es una forma de ejecutar automáticamente el núcleo del procesadormás rápido que la frecuencia marcada si la parte está operando con alimentación, temperatura,y las especificaciones actuales límites de la potencia de diseño térmico (TDP). Esteresulta en un mayor rendimiento de las aplicaciones individuales y multi-threaded.TXT tecnología de ejecución Intel ® Intel ® TrustedVirtualización de Intel ®(Intel ® VT)Virtualización de procesador que cuando se utiliza junto con una máquina virtualSoftware del monitor permite que varios robustos entornos de software independientes,dentro de una sola plataforma.Intel ® VT-d Intel ® Virtualization Technology (Intel ® VT) para E / O. Intel VT-d es unasistencia de hardware, en el software del sistema (administrador de máquinas virtuales o el sistema operativo)de control, para permitir E / S dispositivo de virtualización. Intel VT-d también trae robustaseguridad al proporcionar protección contra la DMA errantes usando DMA reasignación, uncaracterística clave de Intel VT-d.Disipador de calor integrado(IHS)Un componente del paquete del procesador utiliza para mejorar la térmicarendimiento del paquete. Componente interfaz soluciones térmico con elprocesador en la superficie IHS.Jitter Cualquier variación calendario de un borde de transición o de los bordes de la unidad de intervalo definido(Interfaz de usuario).Virtualización IOV I / OLGA2011 Socket 2011-Las tierras FC-LGA compañeros de paquetes con la placa base a través de estemontaje en superficie, toma 2011-contacto.NCTF no críticos para la función: lugares NCTF suelen tierra redundantes o no críticareservado, por lo que la pérdida de la continuidad de la unión de soldadura en el extremo de las condiciones de vidano afectarán a la funcionalidad global del producto.NEBS Network Equipment Building System. NEBS es el sistema más común de medio ambientedirectrices de diseño aplicados a equipos de telecomunicaciones en los EstadosUnidos.NTB puente no transparenteProcesador Intel ® Xeon ®Familia de productos E5-1600e Intel ® Xeon ®procesador E5-2600familia de productosDiseño de procesadores de 32 nm de Intel, seguimiento a la segunda generación de 32 nm de Intel ®Diseño de la familia de procesadores Core ™. Es el primer procesador para su uso en Intel ® Xeon ®procesador E5-1600 y E5-2600 familias plataformas basadas en productos. Intel ®Familia Xeon ® E5-1600 de productos y Intel ® Xeon ® E5-2600familia de productos compatible con el servidor de rendimiento eficiente, estación de trabajo y HPCplataformas.

Platform Controller Hub PCH. La próxima generación de chipset con plataforma centralizadacapacidades, incluyendo las principales interfaces de E / S, junto con la conectividad de pantalla,características de audio, gestión de energía, gestión, seguridad y almacenamientocaracterísticas.Unidad de Control de Potencia UCP.Tabla 1-1. Procesador Terminología (hoja 2 de 3)Término DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 11Ficha técnica Volumen DosIntroducciónExpress * 3.0 La tercera generación de la especificación PCI Express PCI que funciona al doble de la velocidad dePCI Express 2.0 (8 Gb / s), sin embargo, PCI Express 3.0 es completamente al revéscompatible con PCI Express 1.0 y 2.0.Interfaz de control de Medio Ambiente Plataforma PECIProcesador El componente de 64 bits, de un solo núcleo o multi-core (paquete)Procesador Core El término "core" se refiere a Si mueren en sí, que puede contener variosnúcleos de ejecución. Cada núcleo de ejecución tiene una caché de instrucciones, caché de datos, y256 KB de caché L2. Todos los núcleos de ejecución comparten la memoria caché L3.Posición Unidad de DRAM correspondientes siete y cincuenta y seis dispositivos en paralelo, haciendo caso omiso de ECC.Estos dispositivos son generalmente, pero no siempre, montados en un solo lado de un DDR3DIMM.RP Indique Puerto raíz de PCI ExpressAnillo de interconexión del procesador entre los diferentes módulos UncoreSCI interrupción del sistema de control. Se utiliza en el protocolo de ACPI.SSE Intel ® Streaming SIMD Extensiones (Intel ® SSE)Servidor SKU una Unidad Stock Keeping procesador (SKU) para ser instalado en cualquier servidor oplataformas de estaciones de trabajo. Eléctrico, potencia y especificaciones térmicas para estosSKU se basan en el uso de supuestos condición específica. Procesadores de servidor puedese clasifican además como servidor de Rendimiento Eficiente, estación de trabajo y HPCSKU. Para más información sobre el uso de supuestos condición, consulte a la últimaProducto estreno Calificación (PRQ) Informe disponible a través de su calidad al clienteIngeniero (CQE) de contacto.SMBus Bus System Management. Una interfaz de dos hilos a través de la cual el sistema simple ydispositivos relacionados con la administración de energía se pueden comunicar con el resto de lasistema. Se basa en los principios de la operación de la I2C * serie de dos hilosautobús de Philips Semiconductor.Condiciones de almacenamiento un estado no operativo. El procesador puede ser instalado en una plataforma, en una bandeja,o sueltas. Los procesadores pueden ser sellados en envases o expuestos al aire libre. Bajoestas condiciones, los desembarques de procesadores no deben conectarse a cualquier fuentetensiones, tiene un I / Os sesgada o recibir cualquier relojes. Ante la exposición al "aire libre"(Es decir, el embalaje no sellado o un dispositivo retirado de material de envasado) de laprocesador debe ser manejado de acuerdo con la humedad sensibilidad etiquetado(MSL) como se indica en el material de embalaje.TAC Thermal promedio constanteTDP Potencia de diseño térmicoUncore La parte del procesador que comprende la memoria caché compartida, IMC, IIO e IntelQuickPath Interconnect interfaz de EnlaceIntervalo Unidad de Señalización convención que es binario y unidireccional. En esta señalización binaria,un bit se envía para cada borde del reloj transmitido, ya sea un flanco de subida

o un flanco de bajada. Si un número de bordes se recogen en casos T1, T2, TN, ...., tka continuación, la interfaz de usuario en el ejemplo "n" se define como:UI n = t n - t n - 1Procesador fuente de alimentación principal VCCSuelo Procesador VSSx1 Se refiere a un enlace o puerto con un carril Físicax4 Se refiere a un enlace o puerto con cuatro carriles físicasx8 Se refiere a un enlace o puerto con ocho carriles físicasx16 Se refiere a un enlace o puerto con dieciséis Lanes físicasTabla 1-1. Procesador Terminología (hoja 3 de 3)Término DescripciónIntroducción12 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen Dos1.2 Documentos relacionadosConsulte los siguientes documentos para obtener información adicional.1.3 Registro TerminologíaLos bits en las descripciones del registro de configuración tendrán un atributo asignado por ella siguiente tabla. Bits sin atributo Sticky están ajustados a su valor por defecto de un discorestablecer.Nota: La siguiente tabla es una lista completa de todos los atributos posibles e incluye paraintegridad.Tabla 1-2. Documentos de referenciaUbicación del documentoIntel ® Xeon ® E5-1600, E5-2600 y E5-4600 Familias de productosGuía Térmico / Mechanical Designhttp://www.intel.comIntel ® C600 Series Chipset Datasheet http://www.intel.comIntel ® 64 e IA-32 Manual de Arquitecturas Software del desarrollador(SDM) Volumen 1, 2, y 3http://www.intel.comEnergía y configuración avanzada de especificación de interfaz 3.0 http://www.acpi.infoIntel ® Xeon ® E5-2400 Familias de productos térmica / mecánicaGuía de Diseñohttp://www.intel.comEspecificación PCI Local Bus 3.0 http://www.pcisig.com/specificationsPCI Express ® Base especificación 3.0 http://www.pcisig.comPCI Express ® Módulo http://www.pcisig.com/specifications Especificación ElectromecánicosDDR3 SDRAM Especificaciones http://www.jedec.orgIntel ® 64 e IA-32 Manuales Arquitecturas Software del Desarrollador• Volumen 1: Arquitectura básica• Volumen 2A: Referencia del conjunto de instrucciones, A-M• Volumen 2B: Instruction Set Reference, N-Z• Volumen 3A: Guía de programación del sistema• Volumen 3B: Guía de programación del sistemaIntel ® 64 e IA-32 Arquitecturas optimización manual de referenciahttp://www.intel.com/products/procesador / manuals / index.htmEspecificación Intel ® Virtualization Technology para la Dirección de Arquitectura de E / SEspecificaciónhttp://download.intel.com/

tecnología / informática / VPTech /Intel (r) _VT_for_Direct_IO.pdfIntel ® Trusted Execution Tecnología Software Development Guide http://www.intel.com/Tecnología / security /Tabla 1-3. Registrarse Atributos Definiciones (Hoja 1 de 2)Attr DescripciónRO Sólo Lectura: Estos bits sólo pueden ser leídas por el software, escribe tendrá ningún efecto. El valor de lalos bits viene determinado únicamente por el hardware.RW Lectura / Escritura: Estos bits pueden ser leídos y escritos por el software.RC Leer Claro Variante: Estos bits pueden ser leídos por el software, y el acto de la lectura de losles borra automáticamente. HW es responsable de escribir estos bits, y por lo tanto el V-modificador está implícito.W1S Escriba 1 para configurar: Escritura de un 1 a estos bits pondrá a 1. Escribiendo 0 no tendrá ningún efecto.Lectura volverá valores indeterminados y leer los puertos que no son retribuidos en el registro. Estosno son compatibles con critter, y en la actualidad sólo se permite en el OBC.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 13Ficha técnica Volumen DosIntroducción§WO Sólo Escribe: Estos bits sólo pueden ser escritos por microcódigo, lee devolver valores indeterminados.Microcódigo que quiere asegurarse de este pedazo fue escrito debe leer siempre el efecto secundario selugar.RW-O Read / Write Once: Estos bits pueden ser leídos por el software. Después del reinicio, estos bits sólo pueden serescrito por el software una vez, después de lo cual los bits se convierte en 'Sólo lectura'.RW-L Lectura / Escritura Lock: Estos bits pueden ser leídos y escritos por el software. Hardware puede hacerestos bits 'sólo lectura' a través de un poco de configuración independiente u otra lógica.RW1C Lectura / Escritura 1 a Clear: Estos bits se pueden leer y borrar por software. Escribiendo un 1 a unpoco despejó, al escribir un '0 'a un poco no tiene ningún efecto.ROS RO Adherido: Estos bits sólo pueden ser leídas por el software, escribe tiene ningún efecto. El valor de lalos bits viene determinado únicamente por el hardware. Estos bits sólo se reinicia en el valor predeterminadomediante un restablecimiento PWRGOOD.RW1S Lectura, Escritura 1 a Set: Estos bits se pueden leer. Redacción de un 1 a un bit determinado se ponen a 1. Escrituraun 0 a un bit determinado no tendrá ningún efecto. No es posible para el software que establece un bit a "0". El 1 -> 0transición sólo puede ser realizado por el hardware. Estos registros son implícitamente-V.RWS R / W Adherido: Estos bits pueden ser leídos y escritos por el software. Estos bits sólo se reinicializana su valor por defecto por un restablecimiento PWRGOOD.RW1CS R / W1C Adherido: Estos bits se pueden leer y borrar por software. Escribir un '1 'para un poco borraque, al escribir un '0 'a un bit no tiene efecto. Estos bits sólo se reinicia en el valor predeterminadovalor mediante un restablecimiento PWRGOOD.RW-LB lectura / escritura Bypass Lock: Similar a RWL, estos bits pueden ser leídos y escritos por el software.HW puede hacer que estos bits "sólo lectura" a través de un poco de configuración independiente u otra lógica. Sin embargo,RW-LB es un caso especial donde el bloqueo es controlado por la capacidad de bloqueo de la alimentación directa que escontrolado por el bloqueo de la alimentación directa bits de habilitación. Cada bloqueo eludir bit de habilitación permite a un conjunto de configuraciónfuentes de demanda que puedan evitar el bloqueo. Las solicitudes procedentes de los correspondienteseludir los bits de habilitación serán bloqueo por alto (es decir, RW), mientras que las solicitudes provienen de otras fuentesestán bajo el control de bloqueo (RO). El bit de bloqueo y pasar por alto el bit de habilitación se definen generalmente

con RWOatributos. Sticky se puede utilizar con este atributo (RW-SWB). Estos bits sólo se reinicializan asus valores predeterminados después PWRGOOD. Tenga en cuenta que los bits de bloqueo pueden no ser pegajosa, y esimportante que se escriben después de reiniciar para garantizar que el software no será capaz decambiar sus valores después de un reset.RO-FW Sólo lectura escritura forzada: Estos bits son de sólo lectura desde la perspectiva de los núcleos.Sin embargo, microcódigo es capaz de escribir en estos registros.RWS-O Si un registro es tanto pegajosa y "una vez", entonces el valor pegajosa se aplica tanto al valor del registroy la característica "de una vez". Sólo un reinicio PWRGOOD restablecerá tanto el valor como el "once"de modo que el registro se puede escribir de nuevo.RW-V Estos bits pueden ser modificados por el hardware. El software no se puede esperar que los valores permanezcansin cambios. Esto es similar a "volátil" en la tierra de software.RWS-L Si un registro es a la vez pegajoso y bloqueado, entonces el comportamiento pegajoso sólo se aplica al valor. Lacomportamiento pegajoso de la cerradura está determinado por el registro que controla la cerradura.RV Reservado: Estos bits están reservados para futuras ampliaciones, y su valor no debe ser modificadopor el software. Al escribir estos bits, el software debe preservar el valor leído. Los bits sonsólo lectura debe retornar 0 "cuando se lee.Tabla 1-3. Registrarse Atributos Definiciones (Hoja 2 de 2)Attr DescripciónIntroducción14 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen DosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 15Ficha técnica Volumen 2Proceso de configuración y registros2 Proceso de configuración yRegistros2.1 Estructura de configuración de la plataformaEl DMI2 conecta físicamente el procesador y el PCH. A partir de una configuraciónpunto de vista de la DMI2 es una extensión lógica de bus PCI 0. DMI2 y los dispositivos internosen el IIO procesador y PCH constituyen lógicamente bus PCI 0 y software de configuración.Como resultado, todos los dispositivos internos para el procesador y el PCH parecen estar en Bus PCI 0.2.1.1 Procesador IIO Dispositivos (CPUBUSNO (0))El procesador IIO contiene dispositivos PCI en un componente individual, físico. Laregistros de configuración de los dispositivos se asignan como dispositivos que residen en Bus PCI"CPUBUSNO (0)", donde CPUBUSNO (0) es programable por el BIOS.• Dispositivo 0: DMI2 Puerto raíz. Lógicamente, esto aparece como un dispositivo PCI que resida en PCIBus 0. Dispositivo 0 contiene los registros de encabezado estándar PCI, PCI ampliadaregistros de configuración y DMI2 registros específicos de configuración de dispositivos.• Equipo 1: Puerto raíz PCI Express 1a y 1b. Lógicamente, esto aparece como un "virtual"Puente PCI-to-PCI residiendo en bus PCI 0 y es compatible con PCI Express LocalBus Revisión de especificación 2.0. Dispositivo 1 contiene la norma PCI Express / PCIconfiguración de los registros incluidos registros de memoria de asignación de direcciones PCI Express. LoFigura 2-1. Procesador Integrado de E / S de dispositivosBus = CPUBUSNO (0) PCHDMI2 HostBridge o PCIe *Root Port(Dispositivo 0)E / S integradas Core(Dispositivo de 5)

Mapa de memoria / VTd(Función 0)RAS (función 2)IOAPIC (Función 4)PCIe Puerto 1a(Dev # 1, F # 0)PCIe Puerto 1b(Dev # 1, F # 1)PCIe Puerto 1 Puerto 2 PCIe PCIe del puerto 3PCIe Puerto 2a(Dev # 2, F # 0)PCIe Puerto 2b(Dev # 2, F # 1)PCIe Puerto 2c(Dev # 2, F # 2)PCIe Puerto 2d(Dev # 2, F # 3)PCIe Puerto 3a(Dev # 3, F # 0)PCIe Puerto 3b(Dev # 3, F # 1)PCIe puerto 3c(Dev # 3, F # 2)PCIe Puerto 3d(Dev # 3, F # 3)ProcesadorDMAMotor(Dispositivo 4)Proceso de configuración y registros16 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2También contiene el espacio de configuración PCI Express extendida que incluye PCIEstado / Control de errores registros expresos y canal isócrono y Virtualcontroles.• Equipo 3: Puerto raíz PCI Express 3a, 3b, 3c y 3d. Lógicamente, esto aparece como unPuente "virtual" PCI-to-PCI residiendo en bus PCI 0 y es compatible con PCI ExpressEspecificación de bus local Revision 2.0. Dispositivo 3 contiene el estándar PCI Express /Registros de configuración PCI Express Memoria incluida la Dirección de Cartografía PCIregistros. También contiene el espacio de configuración PCI Express extendida queincluir el estado / control de errores y registros isócronos y Virtual PCI ExpressControla el canal.• Equipo 4: La tecnología Intel ® QuickData. Este dispositivo contiene el PCI estándarregistros para cada una de sus funciones. Este dispositivo 8 implementa funciones para el 8 de DMACanales y también contiene registros de asignación de memoria de E / S.• Dispositivo de 5: Core E / S integradas. Este dispositivo contiene los registros PCI estándar paracada una de sus funciones. Este dispositivo implementa tres funciones; Función 0 contieneAsignación de direcciones, la tecnología de virtualización Intel ® (Intel ® VT) para E / S(Intel ® VT-d) registros relacionados y otros sistemas de gestión de registros. Función 2contiene E / S registros RAS, Función 4 contiene registros de control / estado del sistemay control / registros de administración de energía y regulación de estado varios.

Función 6 contiene el IIO Switch y PIR Monitor de rendimiento registros.2Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 17Ficha técnica Volumen 2Proceso de configuración y registros2.1.2 Procesador Dispositivos Uncore (CPUBUSN0 (1))La configuración registra para estos dispositivos se asignan como dispositivos que residen en el PCIbus asignado para el zócalo del procesador. El autobús número se obtiene la gama de autobuses maxconfiguración y el número de zócalo del procesador.• El dispositivo 8: Intel QPI Link 0. El dispositivo 8, función 0 y 3 contienen el configurableIntel QPI Link 0 registros• Dispositivo 9: Intel QPI Link 1. El dispositivo 8, función 0 y 3 contienen el configurableIntel QPI Link 1 registros.• El dispositivo 10: Unidad de control de alimentación del procesador. El dispositivo 10, contiene la Función 0-3configurable PCU registra.• El dispositivo 11: Procesador de interrupción Control de eventos. El dispositivo 11, función 3 contiene laRegistros de configuración del semáforo y reutilizable. El dispositivo 11, función 0 contieneel control de interrupción registros del procesador.• Dispositivo 12: Procesador Core Broadcast. Dispositivo 12, Función 0-3 contiene laRegistros de configuración Unicast, Función 6 contiene la emisión agente de almacenamiento en cachéregistros de configuración para el controlador de memoria. Función 7 contiene el SistemaDirección registros Decode.• Dispositivo 13: Procesador Core Broadcast. Dispositivo 13, Función 0-3 contienen la Unicastregistros, función 6 contiene la configuración de almacenamiento en caché de difusión agente registrapara el controlador de memoria.• El dispositivo 14: Procesador Home Agent. El dispositivo 14, función 0 contiene el procesadorInicio Agente de configuración Dirección de destino registra para el controlador de memoria.El dispositivo 14, función 1 contiene Home monitoreo del desempeño del agente procesadorregistros.Figura 2-2. Procesador Uncore Dispositivos MapaBus = CPUBUSNO (1) *Intel ® QPIEnlace 0(Dispositivo 8,Función:(0,3)Controlador de memoria integrado(Dispositivo 15)Regsisters generales (Función 0)RAS (Función 1)TAD Channel, Rank yTiempos de Función 2 (-5)ProcesadorIntel QPILink 1(Dispositivo 9,Función:(0,3)Controlador de memoria integrado(Dispositivo 16)Control térmico (Función 0, 1,

4 y 5)Prueba (Función 2, 3, 6 y 7)NúcleoBroadcast (CBO)(Dispositivo 12,Función 0-3,6 y7), Device13, función 0-3,6)Interrupción de la CPUHandlin (UBox)(El dispositivo 11,Función 0 y 3)CPU Home Agent(Dispositivo 14, Función 0-1)RendimientoMonitoreo(Device8,9,14,16 y19)PotenciaControlarUnidad (PCU)(El dispositivo 10,Función 0 -3)Proceso de configuración y registros18 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2• Dispositivo 15: controlador de memoria integrado. Dispositivo 15, función 0 contiene elgeneral y MemHot registros para el controlador de memoria integrado y reside.Función 1 contiene los registros de RAS para controlador de memoria integrado. Dispositivo 15,Función 2-5 contiene la dirección de destino de decodificación, Canales Rank y MemoriaTiming Registros.• Dispositivo 16: Controlador integrado de canal de memoria 0, 1, 2 y 3. Dispositivo 16,Función 0, 1, 4 y 5 contiene los registros de control térmico para IntegradoControlador de memoria. Canal 0, canal 1, canal 2, canal 3. Dispositivo 16,Función 2, 3, 6 y 7 contiene la prueba registra para la memoria integradaController.• Dispositivo 19: Procesador de Monitoreo y anillo de rendimiento. Dispositivo 19, función 4contiene los registros de timbre Intel QPI agente. Dispositivo 19, función 1 contiene elprocesador de anillo a los registros de supervisión del rendimiento PCI Express. Dispositivo 19,Función 5 contiene el anillo del procesador 0 Enlace supervisión del rendimiento Intel QPIregistros y reside. Dispositivo 19, función 6 contiene el anillo de procesador IntelEnlace supervisión del rendimiento QPI 1 registra.2.2 Configuración de Registro ReglasTipos de registros:• Registros espacio de configuración PCI (CSR)• CSR son registros específicos chipset que se encuentran en el espacio de direcciones definido PCI.2.2.1 CSR accesoRegistros del espacio de configuración se accede a través de la operación de configuración conocidamecanismo definido en la especificación PCI, y la utiliza el bus: dispositivo: Función

concepto de número para abordar el espacio de configuración de un dispositivo específico. Accesos a PCIregistros de configuración se logra a través de transacciones NcCfgRd / Wr en el anillo o IntelQPI.Todos los accesos de registro de configuración se accede a través de la UBox pero pueden provenir deuna variedad de diferentes fuentes:• núcleos locales• núcleos remotos (sobre Intel QuickPath Interconnect)• PECI o JTAGEsta unidad es compatible con el acceso el espacio de configuración PCI como se define en la base PCI ExpressEspecificación, Revision 2.0. Registros de configuración se pueden leer o escribir en el byte,WORD (16 bits), o de DWORD (32 bits) cantidades. Accede a más grande que un DWORD de PCIEspacio de configuración Express provocar un comportamiento inesperado. Todos numérico multi-bytecampos utilizan ordenamiento "little-endian" (es decir, direcciones inferiores contienen el menos significativopartes del campo).2.2.2 Número Bus PCIEn las tablas que se muestran los dispositivos IIO (0-7), los números de bus PCI están marcados como "Bus0 ". Esto significa que el número de bus real es variable dependiendo de la toma seautilizado. El autobús número específico para todos los dispositivos PCIe * de procesador Intel ® Xeon ® E5-2.600 familias de productos se especifica en el CPUBUSNO registro "CPUBUSNO: Intel XeonProcesador E5 Familia Números bus interno "en la página 274 que existe en la E / Sel espacio de configuración del módulo. El autobús número se obtiene el valor y el alcance de bus máxIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 19Ficha técnica Volumen 2Proceso de configuración y registrosnúmero de socket del procesador.2.2.3 Uncore Número BusEn las tablas que se muestran los dispositivos Uncore (8-19), los números de bus PCI están marcados como"Bus 1". Esto significa que el autobús número real es CPUBUSNO (1) donde CPUBUSNO (1)es programable por el BIOS en función de que se utilice socket. El autobús número específicopara todos los dispositivos PCIe en el procesador Intel ® Xeon ® E5-2600 se especifica en el CPUBUSNOregístrese encontrar en "CPUBUSNO: Intel Xeon E5 Familia Números bus interno"en la página 274.2.3 Mecanismos de configuraciónEl procesador es el creador de los ciclos de configuración. Interna al procesador,transacciones recibidas a través tanto de los mecanismos por debajo de configuración estántraducida al mismo formato.2.3.1 Estándar PCI Express * Mecanismo de configuraciónEl siguiente es el mecanismo para traducir procesador ciclos de bus de E / S a la configuraciónciclos.La especificación define una ranura PCI en base "espacio de configuración", que permite que cada dispositivopara contener hasta ocho funciones, con cada función que contiene hasta 256, 8 bitsregistros de configuración. La especificación PCI define dos ciclos de bus para acceder a la PCIespacio de configuración: Leer y escribir Configuración Configuración. Memoria y E / Sespacios están soportados directamente por el procesador. El espacio de configuración es apoyado por unamecanismo de mapeo implementarse dentro del procesador.2.4 Asignación de dispositivosCada componente en el procesador se identifica de forma única por una dirección de bus PCI que consisteNúmero de Bus, número de dispositivo y la función Number. Configuración del dispositivo se basa enel PCI 0 convenciones configuración. Todos los registros del procesador aparecen en el bus PCIasignado para el zócalo del procesador. El autobús número se obtiene el ajuste del margen bus maxy el número de zócalo del procesador.

Tabla 2-1. Funciones que trabaja específicamente por el procesador (Hoja 1 de 3)Register Group DID Función del dispositivo comentarioDMI2 3C00h 0 0 x4 Enlace de Procesador de PCHPCI Express * Puerto raíz en DMI2Modo3C01h 0 0 0 dispositivo funcionará como x4 PCIPuertos ExpressPuerto raíz PCI Express 1 3C02h,3C03h1 0 -1 x8 o x4 max ancho enlacePuerto raíz PCI Express 2 (Intel ®Xeon ® E5-1600/2600 /4600 Sólo la familia de productos)3C04h,3C05h,3C06h,3C07h2 0 -3 x16, x8 o x4 max ancho enlacePuerto raíz PCI Express 3 3C08h,3C09h,3COAh,3C0Bh3 0-3 x16, x8 o x4 max ancho enlacePuente no transparentePrimaria (NTB / NTB)3C0D 3 0 NTB (puerto PCIe configurado como NTB /NTBProceso de configuración y registros20 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Puente no transparentePrimaria (NTB / RP)3C0E 3 0 NTB (puerto PCIe configurado como NTB / RPPuente no transparenteSecundario3C0F 0 0 NTB secundaria es Bus M, dispositivo 0,Función 0Core 3C28h 5 0 Mapa de direcciones, VTd_Misc, SistemaAdministraciónCore 3C2Ah 5 2 RAS, Estado de Control y globalesErroresCore 3C2Ch 5 4 I / O APICCore 3C40h 5 6 IIO Switch y IRP PerfmonIntel ® QuickData Tecnología 3C20h,3C21h,3C22h,3C23h,3C24h,3C25h,3C26h,3C27h

4 0-7 DMA canal 0 al Canal 7Intel ® QuickData Tecnología 3C2E -3C2F4 0-1 RAID 5/6Intel QPI Enlace 3C80h 0 8 0 Intel QPI Link 0Intel QPI Link 1 3C90h 9 0 Intel QPI Link 1Intel QPI Enlace Reut 0 3C83h,3C84h8 3,4 Intel QPI Enlace Reut 0Intel QPI Enlace Reut 1 3C93h,3C94h9 3,4 Intel QPI Enlace Reut 1PCU 3CC0h,3CC1h,3CC2h3CD0h10 0-3 Unidad de Control de PotenciaUBox 3CE0h 11 0 Scratchpad y semáforosUBox 3CE3h 11 3 Scratchpad y semáforosAgente de almacenamiento en caché (CBO) 3CE8h 12 0-3 Registros UnicastAgente de almacenamiento en caché (CBO) 3CE8h 13 0-3 Registros UnicastAlmacenamiento en caché del agente (CBO) 3CF4h 12 6 Sistema de Dirección decodificadorAlmacenamiento en caché del agente (CBO) 3CF6h 12 7 Sistema de Dirección decodificadorAgente de almacenamiento en caché (CBO) 3CF5h 13 6 Broadcast RegistrosInicio Agente (HA) 3CA0h,3C46h14 0-1 Procesador Home AgentIntegrated Controller 3CA8h memoria 15 0 Target Dirección / registros térmicosIntegrado controladores de memoria 3C71h 15 1 RAS RegistrosControlador de memoria integrado 3CAAh,3CABh,3CACh,3CADh,3CAEh15 2 -6 Canal Target Dirección decodificadorRegistrosIntegrated Controller 3CB2h memoria,3CB3h,3CB6h,3CB7h16 2, 3, 6, 7 Canal 0 ERROR -3 RegistrosIntegrated Controller 3CB0h memoria,3CB1h,3CB4h,3CB5h16 0, 1, 4, 5 canal 0 -3 control térmicoIntegrado controladores de memoria 3CB8h 17 0 DDRIOTabla 2-1. Funciones que trabaja específicamente por el procesador (hoja 2 de 3)Register Group DID Función del dispositivo comentarioIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 21Ficha técnica Volumen 2

Proceso de configuración y registros§R2PCIe 3CE4h 19 0 R2PCIER2PCIe 3C43h 19 1 PCI Performance Anillo expresoMonitoreoR3 Intel QPI Link 0 Performance 3C44h 19 5 Intel QPI Rendimiento AnilloMonitoreoR3 Intel QPI Link 1 Rendimiento 3C45h 19 6 Intel QPI Rendimiento AnilloMonitoreoR3 Intel QPI 3CE6h 19 4 Intel QPI Anillo RegistrosTabla 2-1. Funciones que trabaja específicamente por el procesador (hoja 3 de 3)Register Group DID Función del dispositivo comentarioProceso de configuración y registros22 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 23Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3 Procesador Integrado de I / O (IIO)Registros de configuración3.1 Procesador IIO Dispositivos (CPUBUSNO Bus PCI (0))El procesador IIO contiene dispositivos PCI en un componente individual, físico. Laregistros de configuración de los dispositivos se asignan como dispositivos que residen en Bus PCI"CPUBUSNO (0)", donde CPUBUSNO (0) es programable por el BIOS.3.2 Registros espacio de configuración PCI (CSR)Esta sección trata de los registros que se encuentran en el espacio de configuración PCIe legado.Observaciones en la parte superior de la tabla indican qué dispositivos / funciones de la descripciónse aplica a. Las excepciones que se aplican a las funciones específicas se indican en el bit individualdescripciones.3.2.1 Dispositivos / Funciones no implementadas y RegistrosConfiguración de lecturas a las funciones y dispositivos no implementadas devolverá todos losemulando una respuesta abortar maestro. Tenga en cuenta que no hay ningún informe de errores asíncronosesto sucede cuando una configuración de leer aborta maestros. Configuración escribe afunciones y dispositivos no implementadas devolverá una respuesta normal.El software no debe intentar o depender de lecturas o escrituras a los registros que no fueron realizadas obits de registro. Registros no implementadas deben devolver bytes 0x00. Escribe enSe ignoran los registros no implementadas. Para la configuración se escribe en estos registros (requierenuna terminación), la finalización se devuelve con un estado de finalización normal (no masteraborted).3.2.2 IIO registros específicos para Intel ® Xeon ® E5Familia de ProductosTodos Controller E / S integradas registra enumeran a continuación son específicos de Intel XeonE5 familia de productos.3.2.3 Número Bus PCIEn las tablas a continuación, los números de bus PCI están marcados como "bus 0". Esto significa queel autobús número real es CPUBUSNO (0) donde CPUBUSNO (0) es programable porBIOS dependiendo del socket se utiliza. El autobús número específico para todos los dispositivos PCIeen el procesador Intel Xeon E5 Familia se especifica en el registro CPUBUSNO encontróen la Sección 3.5.3.14, "CPUBUSNO: Intel Xeon E5 Familia bus internoNúmeros "en la página 274.Configuración del procesador de E / S integradas (IIO) Registra24 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha técnica Volumen 2Nota: VSEC significa Vendor específico Capacidades Extendido. En el modo DMI2, AER aparece como un proveedor específicocapacidad de extendido.Figura 3-1. DMI2 Puerto (Dispositivo 0) y PCI Express * Puertos escriba root 1 espacio de configuración0x000x400 x 1000 xFFFVSEC-REUTCapacidadType0 HeaderCAP_ PTRCapacidad PCIeExtendidoEl espacio de configuraciónPCI DeviceDependiente Header PM Capacidad PCIEl espacio de configuraciónLegadoVSEC - AERCapacidadIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 25Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraLa figura 3-2 ilustra la forma en el espacio de configuración de cada puerto PCI Express/DMI2 parecesoftware. Cada espacio de configuración PCI Express cuenta con tres regiones:• Estándar PCI Header - Esta región es la cabecera de puente de PCI a PCI estándarproporcionando legado OS compatibilidad y gestión de recursos.• PCI Device Región Dependiente - Esta región también es parte del estándar PCIel espacio de configuración y contiene estructuras básicas de capacidad PCI y otro puertoregistros específicos. Para el procesador Intel Xeon E5 familia de productos, el apoyocapacidades son:- SVID / SDID Capacidad- Mensaje señalizados Interrupciones- Administración de energía- Capacidad de PCI Express• PCI Express Espacio configuración extendida - Este espacio es una mejoramás allá de PCI estándar y sólo se puede acceder con el software PCI Express cuenta.Figura 3-2. Dispositivo 0 (modo PCIe), 1/Functions dispositivos 0-1 (Puertos raíz),Dispositivo 2/Function 0-3 (Modo Puerto raíz) y Dispositivos 3 /Funciones 0-3 (Puertos raíz) Tipo 1 espacio de configuración0x000x400 x1000 xFFFACSCapacidadCapacidad de MSIP2 P HeaderCAP_ PTR

Capacidad PCIeExtendidoEl espacio de configuraciónPCI DevicePCI Header DependienteCapacidad PMSVID / SDID CapacidadVSEC - REUTCapacidadCapacidad de AEREl espacio de configuraciónLegadoConfiguración del procesador de E / S integradas (IIO) Registra26 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.4 IIO espacio de configuración PCI Express RegistrosTabla 3-1. (Modo DMI2) Mapa configuración Legacy. Dispositivo Función 0 0-Offset 0x00h-0x0FChDID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h PXPCAP PXPNXTPTR PXPCAPID 90h14h DEVCAP 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ROOTCON ACh30h B0hCAPPTR 34h DEVCAP2 B4h38h B8hINTPIN INTL 3Ch LNKCAP2 BCH40h C0h44h C4H48h C8H4 canales CChDMIRCBAR 50h D0h54h D4h58h D8H5Ch DCh60h PMCAP E0h64h PMCSR E4H68h E8h6Ch ECh70h DEVSTS DEVCTRL F0h74h F4H78h DEVCTRL2 F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 27

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTabla 3-2. (DMI2) Extended Mapa configuración. Dispositivo 0/Function 0-offset 0x100-0x1FChXPREUT_HDR_EXT 100hPERFCTRLSTS180hXPREUT_HDR_CAP 104h 184hXPREUT_HDR_LEF 108hMISCCTRLSTS188 H10CH 18CHPCIE_IOU_BIF_CTRL 110h 190h114h 194h118h 198h11CH 19Ch120hDMICTRL1A0h124H 1A4hDMISTS 128H 1A8h12Ch 1ACh130h LNKSTS LNKCON 1B0h134h 1B4h138H 1B8h13CH 1BChAPICLIMIT APICBASE 140h LNKSTS2 LNKCON2 1C0hVSECHDR 144h 1C4hVSHDR 148h 1C8hUNCERRSTS 14Ch 1CChUNCERRMSK 150h ERRINJCAP 1D0hUNCERRSEV 154H ERRINJHDR 1D4hCORERRSTS 158h ERRINJCON 1D8hCORERRMSK 15CH 1DChERRCAP 160h CTOCTRL 1E0hHDRLOG0 164h 1E4hHDRLOG1 168h 1E8hHDRLOG2 16Ch 1EChHDRLOG3 170h 1F0hRPERRCMD 174H 1F4hRPERRSTS 178h 1F8hERRSID 17Ch 1FChConfiguración del procesador de E / S integradas (IIO) Registra28 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-3. (DMI2) Simple Extended Mapa configuración. 0/Function dispositivo 0-Offset0x200h-0x2FChXPCORERRSTS LER_CAP 200h 280hXPCORERRMSK LER_HDR 204h 284hXPUNCERRSTS 208H LER_CTRLSTS 288hXPUNCERRMSK 20CH LER_UNCERRMSK 28Ch

XPUNCERRSEV LER_XPUNCERRMSK 210h 290hXPUNCERRPTR LER_RPERRMSK 214h 294hUNCEDMASK 218H 298HCOREDMASK 21CH 29ChRPEDMASK 220h 2A0hXPUNCEDMASK 224H 2A4hXPCOREDMASK 228H 2A8h22CH 2AChXPGLBERRPTR XPGLBERRSTS 230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4h268h 2E8h26CH 2ECh270H XPPMDFXMAT0 2F0h274h 2F4h278h 2F8h27CH 2FChTabla 3-4. Dispositivo 0/Function 0 (PCIe * Root Port Mode), 1/Functions dispositivos 0-1 (PCIePuertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y de Dispositivos 3 /Función 0-3 (PCIe Puertos raíz) Legado Mapa Configuración (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8ChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 29Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra10h PXPCAP PXPNXTPTR PXPCAPID 90h14h DEVCAP 94hSUBBUS SECBUS PBUS 18h DEVSTS DEVCTRL 98hSECSTS IOLIM IOBAS 1Cr LNKCAP 9ChMLIM MBAS 20h LNKSTS LNKCON A0hPLIM PBAS 24h SLTCAP A4hPBASU 28h SLTSTS SLTCON A8hPLIMU 2Cr ROOTCAP ROOTCON ACh30h ROOTSTS B0hCAPPTR 34h DEVCAP2 B4h38h DEVCTRL2 B8hBCTRL INTPIN INTL 3Ch LNKCAP2 BCH

SNXTPTR SCAPID 40h LNKSTS2 LNKCON2 C0hSDID SVID 44h C4H48h C8H4 canales CChDMIRCBAR1 50h D0h54h D4h58h D8H5Ch DChMSIMSGCTL MSINXTPTR MSICAPID 60h PMCAP E0hMSGADR 64h PMCSR E4HMSGDAT 68h E8hMSIMSK 6Ch EChMSIPENDING 70h F0h74h F4H78h F8hFCh 7CHNotas:1. DMIRCBAR - Dispositivo 0 SóloTabla 3-4. Dispositivo 0/Function 0 (PCIe * Root Port Mode), 1/Functions dispositivos 0-1 (PCIePuertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y de Dispositivos 3 /Función 0-3 (PCIe Puertos raíz) Legado Mapa Configuración (Hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra30 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-5. Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIePuertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y de Dispositivos 3 /Función 0-3 (PCIe Puertos raíz) Mapa configuración extendida 100 - 0x1FFhXPREUT_HDR_EXT PERFCTRLSTS 100h 180hXPREUT_HDR_CAP 104h 184hXPREUT_HDR_LEF 108h MISCCTRLSTS 188 H10CH 18CHACSCAPHDR PCIE_IOU_BIF_CTRL 110h 190hACSCTRL ACSCAP 114h 194h118h 198h11CH 19Ch120h 1A0h124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BChAPICLIMIT APICBASE 140h 1C0h144h 1C4hERRCAPHDR 148h 1C8hUNCERRSTS 14Ch 1CChUNCERRMSK 150h ERRINJCAP 1D0hUNCERRSEV 154H ERRINJHDR 1D4hCORERRSTS 158h ERRINJCON 1D8hCORERRMSK 15CH 1DCh

ERRCAP 160h CTOCTRL 1E0hHDRLOG0 164h 1E4hHDRLOG1 168h 1E8hHDRLOG2 16Ch 1EChHDRLOG3 170h 1F0hRPERRCMD 174H 1F4hRPERRSTS 178h 1F8hERRSID 17Ch 1FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 31Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra1. Aplicable a Device 0,2,3 / Función 0.2. Aplicable a 2/Function dispositivo 0.3. Aplicable a los dispositivos 2,3 / Función 0.4. Aplicable a los dispositivos 1-3.5. Aplicable a 1/Function Dispositivo 0 y Dispositivo 2,3 / Función 0.2.Tabla 3-6. Dispositivo 0/Function 0 (modo Root Port PCIe), 1/Functions dispositivos 0-1 (PCIePuertos raíz), Dispositivos 2/Functions 0-3 (PCIe Puertos raíz) y de Dispositivos 3 /Función 0-3 (PCIe Puertos raíz) Mapa configuración extendida - Offset 0x200-0x2FChXPCORERRSTS LER_CAP 200h 280hXPCORERRMSK LER_HDR 204h 284hXPUNCERRSTS 208H LER_CTRLSTS 288hXPUNCERRMSK 20CH LER_UNCERRMSK 28ChXPUNCERRSEV LER_XPUNCERRMSK 210h 290hXPUNCERRPTRLER_RPERRMSK 214h 294hUNCEDMASK 218H 298HCOREDMASK 21CH 29ChRPEDMASK 220h 2A0hXPUNCEDMASK 224H 2A4hXPCOREDMASK 228H 2A8h22CH 2AChXPGLBERRPTR XPGLBERRSTS 230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CChPXP2CAP4 250h 2D0hLNKCON34 254H 2D4hLNERRSTS4 258h 2D8hLN1EQ4 LN0EQ4 25Ch 2DChLN3EQ4 LN2EQ4 260h 2E0hLN5EQ5 LN4EQ5 264H 2E4hLN7EQ5 LN6EQ5 268h 2E8hLN9EQ3 LN8EQ3 26CH 2EChLN11EQ3 LN10EQ3 270H XPPMDFXMAT01 2F0h

LN13EQ3 LN12EQ3 274h XPPMDFXMAT12 2F4hLN15EQ3 LN14EQ3 278h XPPMDFXMSK03 2F8h27CH XPPMDFXMSK13 2FChConfiguración del procesador de E / S integradas (IIO) Registra32 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5 Estándar espacio de configuración PCI (tipo 0/1 CommonEl espacio de configuración)Esta sección trata de los registros en la región de 0x0 a 0x3F que son comunes a todos losdispositivos de 0-3. Observaciones en la parte superior de la tabla indican qué dispositivos / funcionesdescripción se aplica a. Las excepciones que se aplican a las funciones específicas se indican en ladescripciones de bits individuales.3.2.5.1 VID: Identificación de proveedores3.2.5.2 DID: Identificación del dispositivoRegistro: VIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 00hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 00hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 00hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 00h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 00hBit Attr defecto Descripción15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.DIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 02hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 02hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 02hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 02h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 02hBit Attr defecto DescripciónNúmero de identificación del dispositivo RO 15:00ID de dispositivo para los puertos raíz PCI Express son los siguientes:0x3C00: dispositivo 0 en el modo de DMI0x3C01: el puerto DMI se ejecuta en modo PCIe0x3C02: Port 1a0x3C03: Port 1b0x3C04: Port 2a0x3C05: Port 2b0x3C06: Port 2c0x3C07: Port 2d0x3C08: Port 3a en modo PCIe0x3C09: Port 3b0x3C0A: Port 3c0x3C0B: Port 3dEl valor es asignado por Intel para cada producto. Para IIO NTB Objetivos Secundarios,el ID de dispositivo es 0x3C0F.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 33Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.3 PCICMD: Register PCI ComandoPCICMD

Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 04hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 04hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 04hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 04h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 04hBit Attr defecto Descripción15:11 RV 0h reservados10 RW 0b INTxDisableInterrumpir Deshabilitar. Controla la capacidad del puerto PCI Express para generar INTxmensajes. Este bit no afecta a la capacidad de procesador para interrupción rutamensajes recibidos en el puerto PCI Express. Sin embargo, este bit controla elgeneración de interrupciones heredadas a la DMI de errores PCI Express detectainternamente en este puerto (por ejemplo, con formato incorrecto TLP, error de CRC, tiempo de finalizaciónhacia fuera, y así sucesivamente) o al recibir mensajes de error RP o interrumpe debido a HP / PMeventos generados en el modo tradicional dentro del procesador.1: Modo de interrupción legado está desactivado0: modo de interrupción legado está habilitado9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express debe ser cableado a 0.8 RW 0b SERR Reporting HabilitarPara los puertos PCI Express / DMI, este campo permite notificar el error interno del núcleo IIOlógica de la ocurrencia de un error no corregible (mortal o no mortal) en el puerto. Lalógica error núcleo interno del IIO decide si / cómo escalar el error más(Pines / mensaje, y así sucesivamente). Este bit también controla la propagación de PCI ExpressMensajes ERR_FATAL y ERR_NONFATAL recibidos desde el puerto hasta el interiorIIO lógica error básico.1: generación de mensajes de error fatal y no fatal y el error fatal y no fatalel reenvío de mensajes está habilitada0: generación de mensajes de error fatal y no fatal y el error fatal y no fatalel reenvío de mensajes está desactivadoConsulte la especificación PCI Express Base, Revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control en el registro de control de raíz paraerrores de reenvío detectados en la interfaz PCI Express para el error de núcleo del sistemalógica.7 RO 0b IDSEL Stepping / Espera control de ciclosNo aplica para PCI Express debe ser cableado a 0.6 RW 0b Parity Error RespuestaPara los puertos PCI Express / DMI, IIO ignora este bit y hace siempre ECC / paridadcontrol y señalización de datos / direcciones de las transacciones con origen y destino IIO. Esteaunque poco afecta a la configuración del bit 8 en la PCISTS (ver bit 8 en la Sección 3.2.5.4,"PCISTS: registro de estado PCI") registran.5 paleta VGA RO 0b snoop HabilitarNo aplica para PCI Express debe ser cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo aplica para PCI Express debe ser cableado a 0.3 RO 0b Ciclo Especial HabilitarNo aplica para PCI Express debe ser cableado a 0.Configuración del procesador de E / S integradas (IIO) Registra34 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.4 PCISTS: registro de estado PCI

2 RW 0b Bus Master EnableControla la capacidad del puerto PCI Express en la generación y también en el envíomemoria (incluyendo MSI escribe) o transacciones de E / S (y no mensajes) otransacciones de configuración desde el lado secundario al lado primario.1: Activa el puerto PCI Express para a) generar MSI escribe internamente para AER / HP /Acontecimientos PM (nota:. Hay varios otros MSI RP de control / bits de habilitación Relacionados VerCapítulo RAS y PCI Express Base especificación, revisión 2.0 para una completadetalles) y también b) Memoria forward (incluyendo MSI escribe desde dispositivos surdel RP), de configuración o de E / S de lectura / escritura peticiones de los secundarios a lado primario0: El maestro de bus está desactivado. Cuando este bit es 0, los puertos raíz IIO se a) tratanaguas arriba de memoria PCI Express escribe / lee, IO escribe / lee y configuraciónlee y escribe peticiones como no compatibles (y seguir las reglas para el manejo depeticiones no compatibles). Este comportamiento también es cierto para las transacciones que seya la espera en las colas internas del puerto raíz IIO cuando se activa el bit de BMEoff. b) enmascarar el puerto raíz de la generación de MSI escribe internamente para AER / HP / PMeventos en el puerto raíz.1 RW 0b Espacio Memoria Activa1: Activa rango de memoria de un puerto PCI Express registra a decodificar como válidodirecciones de destino para las transacciones de lado secundario.0: Deshabilita los registros rango de memoria de un puerto PCI Express (incluido elRegistros de configuración registros rango) para ser decodificado como direcciones de destino válidospara las transacciones de lado secundario. Todos los accesos de la memoria recibida delado secundario se UR'ed.0 RW 0b IO Espacio Activa1: Activa el rango de direcciones de E / S, que se define en los registros iobase y IOLIM dela cabecera de puente PCI-to-PCI, para decodificación de destino desde el lado primario.0: Desactiva el rango de direcciones de E / S, que se define en los registros iobase y IOLIM dela cabecera de puente PCI-to-PCI, para decodificación de destino desde el lado primario.Notas: Este bit no se utiliza siempre por hardware para decodificar las transacciones de lalado secundario del puerto raíz. NTB no soporta E / S accesos espaciales.Cableado a 0PCISTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 06hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 06hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 06hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 06h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 06hBit Attr defecto Descripción15 RW1C 0b Detectado error de paridadEste bit es activado por un puerto raíz cuando se recibe un paquete en el lado primario con unerror de datos no se puede corregir (incluyendo un paquete con el bit veneno) o unDirección incorregible / error de paridad control. El ajuste de este bit es independientemente deel bit de error de respuesta Paridad (PERRE) en el registro PCICMD.PCICMDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 04hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 04hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 04hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 04h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 04hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 35

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra14 RW1C 0b señaliza error del sistema1: El puerto raíz informó errores fatales / no fatal (y no corregible) se detectóen su interfaz PCI Express a la lógica de error básico IIO (que podría eventualmenteescalar el error a través de la ERR [02:00] botones o mensajes al procesador Intel XeonE5 producto básico de la familia o un mensaje para PCH). Tenga en cuenta que el bit de Serre en elPCICMD registro se debe establecer un dispositivo para informar del error el error básico IIOlogic.Software borra este bit por escribir un '1 'a la misma. Este bit también se activa (cuando SERRbit de activación se establece) cuando un mensaje FATAL / no mortales se remite al núcleo IIOlógica de error. Tenga en cuenta que los errores de 'núcleo' IIO interna (como error de paridad en el interiorcolas) no se notifican a través de este bit.0: El puerto raíz no informó de un error fatal / no fatal13 RW1C 0b Recibido Maestro AbortarEste bit se establece cuando un puerto raíz experimenta una condición de maestro de abortar en untransacción que dominó en la interfaz principal (bus interno Uncore).Tenga en cuenta que algunos errores pueden ser detectados a la derecha en la interfaz PCI Express yesas transacciones podrían no "propagar" a la interfaz principal antes de que el errorse detecta (por ejemplo, los accesos a memoria por encima de TOCM en los casos en que elPCIe lógica de la interfaz en sí podría tener visibilidad en TOCM). Tales errores no hacenporque este bit a activar, y se informó a través de la interfaz PCI expreso bits de error(Registro de estado secundario).Las condiciones que causan bit 13 a establecerse, se incluyen:Dispositivo recibe una terminación en la interfaz principal (bus interno del Uncore)con la solicitud no compatible o master abortar estado de finalización. Esto incluye UREstado recibió en el lado primario de un puerto PCI Express en peer-to-peerterminaciones también.12 RW1C 0b Recibido Target AbortarEste bit se establece cuando un dispositivo experimenta una condición completaron el aborto en untransacción que dominó en la interfaz principal (bus interno Uncore). Tenga en cuenta queciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y lostransacciones podrían no "se propagan" a la interfaz principal antes de que el error esdetectado (por ejemplo, los accesos a memoria por encima de VTBAR). Tales errores no hacenporque este bit a activar, y se informó a través de la interfaz PCI expreso bits de error(Registro de estado secundario).Las condiciones que causan bit 12 a establecerse, se incluyen:Dispositivo recibe una terminación en la interfaz principal (bus interno del Uncore)con completaron abortar estado de finalización. Esto incluye el estado de CA recibida en lalado primario de un puerto PCI Express en terminaciones peer-to-peer también.11 RW1C 0b señalizadas por objetivo AbortarEste bit se establece cuando un puerto raíz indica un estado de finalización abortar completaron en ellado primario (bus interno del Uncore). Esta condición incluye un puerto PCI Expressla transmisión de un estado completaron abortar recibió en una realización de la secundaria.10:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RW1C 0b Master Data Error de paridadEste bit se establece por un puerto raíz si el error de paridad bits Respuesta en el Comando PCIregistro está establecido y tampoco recibe una complementación con datos envenenados de lalado primario o reenvía un paquete con los datos (incluyendo MSI escribe) a lalado primario con veneno.7 RO 0b Fast Back-to-Back

No aplica para PCI Express. Cableado a 0.6 RO 0b reservados5 RO 0b Bus PCI 66 MHz CapacidadNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 1bEste bit indica la presencia de una estructura de lista de capacidadesPCISTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 06hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 06hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 06hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 06h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 06hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra36 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.5 RID: Identificación de revisiones3.2.5.6 CCR: Class Code3 RO-V 0b INTx EstadoEsto sólo lectura bit refleja el estado de la alarma en el Puerto raíz PCI Express.Sólo cuando la interrupción de bit de desactivación en el registro de comando es un 0 y esteBit de estado de interrupción es un 1, será este dispositivo genera INTx interrupción. Ajuste de laInterrumpir Desactivar bit a 1 no tiene ningún efecto sobre el estado de este bit bit.This noprepárate para interrupciones enviados al puerto raíz de los dispositivos aguas abajo de lajerarquía. Cuando MSI están habilitadas, no se debe establecer el estado de interrupción.El bit de estado INTX debe deasserted cuando todos los hechos relevantes (errores RAS /HP / enlace de cambio de estado / PM) interna al puerto utilizando alarmas existentes se borranpor el software.2:00 RV 0h reservadosRIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 08hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 08hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 08hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 08h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 0-3 Desplazamiento: 08hBit Attr defecto Descripción07:00 RO 00h identificación de revisionesRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RIDen cualquier función de la familia Xeon Intel E5.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel XeonProcesador función Family E5 se redirige al clúster IIO. Accesos a laCampo CCR también se redirigen debido a la alineación DWORD. Es posible que JTAGaccesos son directos, por lo que no siempre va a ser redirigido.CCRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 09hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 09hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 09hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 09h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 09h

Bit Attr defecto Descripción23:16 RO 06h de clases basePara los puertos raíz (incluyendo la raíz de la operación en modo de puerto de los puertos DMI y NTB), estecampo está cableado a 06h, que indica que es un "dispositivo de puente".15:08 RO 04h Sub-ClassPara los puertos de raíz, por defecto este campo a 04h indicando "puente PCI-PCI". Este registrocambios en la subclase de 00h para indicar 'Host Puente', cuando el bit 0 en elMISCCTRLSTS registro está establecido.07:00 RO 00h a nivel de registro Interfaz de programaciónEste campo está cableado a 00h para los puertos PCI Express.PCISTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 06hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 06hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 06hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 06h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 06hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 37Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.7 CLSR: Cacheline Tamaño3.2.5.8 PLAT: Temporizador de Latencia Primaria3.2.5.9 HDR: Cabezal Tipo de RegistroCLSRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 0ChBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 0ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 0ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 0Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 0ChBit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline de IntelXeon E5 familia siempre es 64B. IIO hardware ignora este ajuste.PLATBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 0DhBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 0DhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 0DhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 0Dh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 0DhBit Attr defecto Descripción07:00 RO 0h Timer Latencia PrimariaNo aplica para PCI Express. Cableado a 00h.HDRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 0EhBit Attr defecto Descripción7 RO 0b dispositivo multifunciónEl valor predeterminado es bit a 0 para dispositivo # 0.06:00 RO-V Diseño de configuración 00hEste campo identifica el formato de la disposición de configuración de cabecera.En el modo de DMI, por defecto es 00h indican un tipo 00h encabezado PCI convencional.En el modo de PCIe, el valor predeterminado es 01h, correspondiente al Tipo 1 para un puerto raíz PCIe.

Configuración del procesador de E / S integradas (IIO) Registra38 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.10 HDR: Cabezal Tipo de Registro3.2.5.11 BIST: Built-In Self Test3.2.5.12 PBUS: Primaria Número Bus RegistroHDRBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 0EhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 0EhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 0Eh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 0EhBit Attr defecto Descripción7 RO-V 1b dispositivo multifunciónEl valor predeterminado es bit a 1 para los dispositivos de 1-3, ya que estos son dispositivos multi-función.BIOS puede controlar individualmente el valor de este bit 0 en función de estos dispositivos,basado en HDRTYPCTRL registro. BIOS escribirá a dicho registro para cambiar este campoa 0 en 0 Función de estos dispositivos, si se expone sólo Función 0 en el dispositivo paraOS.Nota:En SKU de producto en única función 0 del dispositivo está expuesto a ningún software(BIOS / OS), BIOS tendría que aún establecer los bits de control mencionado anteriormente para estableceral este bit en este registro para cumplir por normas PCI.06:00 RO Layout Configuración 01hEste campo identifica el formato de la disposición de configuración de cabecera. Es Tipo1 para todosPuertos raíz PCI Express. El valor predeterminado es 01h, lo que indica un "PCI a PCI Puente '.BISTBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 0FhBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 0FhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 0FhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 0Fh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 0FhBit Attr defecto Descripción07:00 RO 0h pruebas BISTNo se admite. Cableado a 00h.PBUSBus: 0 Dispositivo: 0 Función: 0 Offset: 18h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 18hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 18hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 18 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 18hBit Attr defecto Descripción07:00 RW 00h Número Bus PrincipalProgramas de software de configuración de este campo con el número del bus en ellado primario del puente. Este registro debe mantenerse consistente con la internaEl autobús número 0 en el registro CPUBUSNO01. BIOS (sistema operativo y si el número de bus internoconsigue movido) debe programar este registro con el valor correcto ya que el hardware IIOdependería de este registro a efectos de decodificación del ciclo de configuración de entrada.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 39Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.13 SECBUS: Número Bus Secundaria

3.2.5.14 SUBBUS: Subordinado Número Bus Registro3.2.5.15 IOBAS: I / O Base RegistroSECBUSBus: 0 Dispositivo: 0 Función: 0 Offset: 19h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 19hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 19hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 19 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 19hBit Attr defecto Descripción07:00 RW 00h autobús número SecundariaEste campo se programa con el software de configuración para asignar un número de bus a labus secundario del puente P2P virtual. IIO utiliza este registro para cualquier transmita unatransacción configuración como tipo 1 o tipo 0 para PCI Express.SUBBUSBus: 0 Dispositivo: 0 Función: 0 Offset: 1Ah (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1AhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1AhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1Ah (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1AhBit Attr defecto Descripción07:00 RW 00h autobús número subordinadoEste registro está programado por software de configuración con el número de lamás alta de bus subordinado que está detrás del puerto PCI Express. Cualquier transacción quese sitúa entre el autobús número secundario y subordinado (ambos inclusive) de unPuerto Express se transmitió al puerto expresa.IOBASBus: 0 Dispositivo: 0 Función: 0 Offset: 1 canal (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1CrBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1CrBus: 0 Dispositivo: 3 Función: 0 Offset: 1 canal (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1 CrónicasBit Attr defecto Descripción07:04 RW Fh I / O Address BaseCorresponde a A [15:12] de la dirección base de E / S del puerto PCI Express. Véase tambiénel registro IOLIM descripción.03:02 RW-L 3h más I / O Address BaseCuando EN1K se encuentra en la Sección 3.5.4, "Sistema de Control Global y ErrorRegistros "en la página 300 de registro, estos bits se RW y permiten 1Kgranularidad de E / S de abordar, de lo contrario estos son RO.01:00 RO capacidad 0h Dirección de E / SIIO sólo es compatible con 16 bits de direccionamientoConfiguración del procesador de E / S integradas (IIO) Registra40 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.16 IOLIM: I / O Limit Registro3.2.5.17 SECSTS: Registro de estado SecundariaIOLIMBus: 0 Dispositivo: 0 Función: 0 Offset: 1Dh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1DhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1DhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1Dh (Modo de puerto raíz PCIe)

Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1DhBit Attr defecto Descripción07:04 RW 0h I / O Limit DirecciónCorresponde a A [15:12] de la dirección de límite de E / S de la PCI Express port.The I / OLímite de Base y E / S registra definir un rango de direcciones que se utiliza por el PCIPuerto Express para determinar cuándo enviar las transacciones de E / S de una interfaz ala otra usando la siguiente fórmula:Io_base <= A [15:12] <= IO_LIMITLa parte inferior del rango de direcciones de E / S definido se alineará a un límite de 4 KB(1 KB si se ajusta EN1K bits. Consulte la Sección 3.5.4, "Control Global System y ErrorRegistros "en la página 300 para la definición de EN1K bits), mientras que la parte superior de la regiónespecificado por IO_LIMIT habrá un menos de un 4 KB (1 KB si se ajusta EN1K bit)múltiple.Notas:Ajuste del límite I / O durante menos de E / S de base deshabilita el rango de E / S por completo.La base y el límite de E / S generales registros no serán programadas por el softwaresin borrar el bit IOSE primero.03:02 RW-L 0h más I / O Limit DirecciónCuando EN1K se establece en la Sección 3.5.4, "Control Global System y registros de error"registro, estos bits se convierten en RW y permiten la granularidad 1K de E / S de direccionamiento,de lo contrario se trata de RO.01:00 RO 0h I / O Address Capacidad de LímiteIIO sólo es compatible con 16 bits de direccionamiento.SECSTSBus: 0 Dispositivo: 0 Función: 0 Offset: 1Eh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1EhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1EhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1Eh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1EhBit Attr defecto Descripción15 RW1C 0b Detectado error de paridadEste bit es activado por el puerto raíz cada vez que recibe un TLP envenenado en el PCIPuerto Express. Este bit se establece con independencia del estado de la respuesta de error de paridadActivar bit en el registro de control del puente.14 RW1C 0b recibidos de error del sistemaEste bit es activado por el puerto raíz cuando recibe una ERR_FATAL o ERR_NONFATALmensaje de PCI Express. Tenga en cuenta que esto no incluye los ERR * Los mensajes virtualesque se generan internamente desde el puerto raíz cuando se detecta un error en supropia.13 RW1C 0b Recibido Maestro Abortar EstadoEste bit se establece cuando el puerto raíz recibe una terminación con 'Solicitud no compatibleEstado de finalización "o cuando el maestro puerto raíz aborta una configuración type0paquete que tiene un número de dispositivo distinto de cero.12 RW1C 0b Recibido Target Abortar EstadoEste bit se establece cuando el puerto raíz recibe una terminación con 'Completer Abortar'Estado.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 41Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.18 MBAS: Base de memoria11 RW1C 0b señalizadas por objetivo Abortar

Este bit se establece cuando el puerto raíz envía un paquete de finalización con un 'CompleterAbortar 'Estado (incluyendo terminaciones peer-to-peer que se envían desde unpuerto a otro).10:09 RO 00b DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RW1C 0b Master Data Error de paridadEste bit es activado por el puerto raíz en el lado secundario (enlace PCI Express) si la paridadRespuesta Error Activar bit (PERRE) se establece en el registro de control del puente y cualquiera delas siguientes dos condiciones:El puerto PCI Express recibe una terminación de PCI Express marcada envenenado.Los venenos del puerto PCI Express de un paquete saliente con datos.Si la respuesta de error de paridad Bit de habilitación en Bridge Registro de control está desactivada, estebit no se establece.7 RO 0b Fast Transacciones Back-to-Back CapazNo aplica para PCI Express. Cableado a 0.6 RV 0h Reservados5 RO 0b bus PCI capacidad de 66 MHzNo aplica para PCI Express. Cableado a 0.4:00 RV 0h reservadosMBASBus: 0 Dispositivo: 0 Función: 0 Offset: 20h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 20hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 20hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 20 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 20hBit Attr defecto Descripción15:04 RW FFFh dirección de memoria BaseCorresponde a A [31:20] de la dirección base de la ventana de memoria de 32 bits del PCIPuerto Express. Consulte también la descripción de registro MLIM.3:00 RV 0h reservadosSECSTSBus: 0 Dispositivo: 0 Función: 0 Offset: 1Eh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1EhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1EhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1Eh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1EhBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra42 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.19 MLIM: Límite de Registro de Memoria3.2.5.20 PBAS: prefetchable memoria Base Registro3.2.5.21 PLIM: Límite de memoria prefetchable RegistrarseMLIMBus: 0 Dispositivo: 0 Función: 0 Offset: 22h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 22hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 22hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 22 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 22hBit Attr defecto Descripción15:04 RW 000h memoria Limit Dirección

Corresponde a A [31:20] de domicilio límite de la ventana de memoria de 32 bits quecorresponde al límite superior de la gama de accesos a memoria que seránaprobada por el Expreso bridge.The Base memoria PCI y Límite registros de memoriadefinir un rango de direcciones de memoria asignada no prefetchable I / O (direcciones de 32 bits)y el IIO dirige accesos en este rango para el puerto PCI Express basada en lala siguiente fórmula:MEMORY_BASE <= A [31:20] <= memory_limitLos 12 bits superiores, tanto de la base de la memoria y los registros de memoria Limit son de lectura /escribir y corresponde a los superiores 12 bits de dirección, A [31:20] de direcciones de 32 bits.Por lo tanto, la parte inferior del rango de direcciones de memoria definido estará alineado a un 1 MBcontorno y la parte superior del rango de direcciones de memoria definida será uno menos que un1 MB límite. Consulte el "Mapa Dirección, '(PCH Architecture PlatformSpecification) para más detalles sobre la decodificación.Notas:1. Establecer el límite de memoria de menos de base de la memoria desactiva la memoria de 32 bitsextenderse por completo.2. Tenga en cuenta que, en general, la base de la memoria y los registros de límite no seránprogramado por software sin borrar el bit MSE primero.3:00 RV 0h reservadosPBASBus: 0 Dispositivo: 0 Función: 0 Offset: 24 horas (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 24 horasBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 24 horasBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 24 horas (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 24 horasBit Attr defecto Descripción15:04 RW FFFh prefetchable dirección de memoria BaseCorresponde a A [31:20] de la base prefetchable de rango de direcciones de memoriadirección del puerto PCI Express. Ver también la descripción PLIMU registro.03:00 RO 1h prefetchable memoria Base Capacidad de DirecciónIIO establece este bit a 01h para indicar capacidad de 64 bits.PLIMBus: 0 Dispositivo: 0 Función: 0 Offset: 26h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 26hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 26hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 26 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 26hBit Attr defecto Descripción15:04 RW 000h prefetchable memoria Limit DirecciónCorresponde a A [31:20] del límite de la prefetchable del rango de direcciones de memoriadirección del puerto PCI Express. Ver también la descripción PLIMU registro.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 43Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.22 PBASU: Base memoria prefetchable (superior 32 bits)3.2.5.23 PLIMU: Límite de memoria prefetchable (superior 32 bits)03:00 RO 1h prefetchable Memoria Capacidad Límite DirecciónIIO establece este campo a 01h para indicar capacidad de 64 bits.PBASUBus: 0 Dispositivo: 0 Función: 0 Offset: 28h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 28h

Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 28hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 28h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 28hBit Attr defecto Descripción31:0 RW FFFFFFFFh prefetchable superior de 32 bits Memoria Dirección BaseCorresponde a A [63:32] de la base prefetchable de rango de direcciones de memoriadirección del puerto PCI Express. Ver también la descripción PLIMU registro.PLIMUBus: 0 Dispositivo: 0 Función: 0 Offset: 2Cr (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 2CrBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 2CrBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 2Cr (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 2CrBit Attr defecto Descripción31:0 RW 00000000hPrefetchable superior de 32 bits de memoria Límite DirecciónCorresponde a A [63:32] del límite de la prefetchable del rango de direcciones de memoriadirección del expreso port.The Base memoria prefetchable PCI y Límite de memoriaregistros de definir un rango de direcciones de memoria prefetchable E / S mapeada (64 bitsdirecciones) que es utilizado por el puente PCI Express para determinar cuándo transmitatransacciones de memoria basado en la siguiente fórmula:PREFETCH_MEMORY_BASE_UPPER :: PREFETCH_MEMORY_BASE <= A [63:20] <=PREFETCH_MEMORY_LIMIT_UPPER :: PREFETCH_MEMORY_LIMITLos 12 bits superiores tanto de la Base memoria prefetchable y Límite de memoriaregistros son de lectura / escritura y corresponde a la parte superior 12 bits de dirección, A [31:20]de direcciones de 32 bits. La parte inferior del rango de direcciones de memoria definida seráalineado con un límite de 1 MB y la parte superior del rango de direcciones de memoria se defineser uno menos que un límite de 1 MB.Los 4 bits inferiores tanto de la base de la memoria y la memoria prefetchable prefetchableRegistros de carrera se de sólo lectura, contienen el mismo valor, y codifican o noel puente soporta direcciones de 64 bits.Si estos cuatro bits tienen el valor 0h, a continuación, el puente sólo es compatible con 32 bitsdirecciones.Si estos cuatro bits tienen el valor de 1 h, entonces el puente con direcciones de 64 bitsy los prefetchable base superior 32 Bits y prefetchable límite superior 32 Bitsregistros tienen el resto de la base prefetchable 64 bits y direcciones límiterespectivamente.Ajuste del límite de memoria prefetchable menos de base de la memoria prefetchabledesactiva el rango de memoria prefetchable 64 bits en total.Notas:En general, la base de la memoria y los registros de límite no serán programadas por el softwaresin borrar el bit MSE primero.PLIMBus: 0 Dispositivo: 0 Función: 0 Offset: 26h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 26hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 26hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 26 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 26hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra

44 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.24 SVID: subsistema ID Vendor3.2.5.25 SDID: Identidad Subsistema3.2.5.26 CAPPTR: Indicador de Capacidad3.2.5.27 CAPPTR: Indicador de CapacidadSVIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 2Cr (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 44h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 44hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 44hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 44h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 44hBit Attr defecto Descripción15:00 RW-O 8086h Subsistema Vendor IDAsignado por el PCI-SIG para el proveedor del subsistema. El valor predeterminado es 8086, pero puede resultarcambiado por la BIOS.SDIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 2Eh (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 46h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 46hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 46hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 46h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 46hBit Attr defecto Descripción15:00 RW-O 00h Subsistema de ID de dispositivoAsignado por el proveedor de subsistema para identificar el subsistemaCAPPTRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 34hBit Attr defecto Descripción07:00 RO 90h Capacidad PointerPuntos a la primera estructura de capacidad para el dispositivo.En el modo de DMI, apunta a la capacidad PCIe.En el modo de PCIe, apunta a la capacidad SVID / SDID.CAPPTRBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 34hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 34hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 34h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 34hBit Attr defecto Descripción07:00 RO 40h Capacidad PointerSeñala la primera estructura de la capacidad del dispositivo, que es el SVID / SDIDcapacidad.Notas:El atributo de B0, D3, F0 en modo de puerto raíz es RW-O. Para otros dispositivos, es RO.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 45Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.28 INTL: Línea registro de interrupción3.2.5.29 INTPIN: Pin de interrupción Registrarse3.2.5.30 BCTRL: Puente de Registro de Control

INTLBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 3ChBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 3ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 3ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: de 3 canales (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 3ChBit Attr defecto Descripción07:00 RW 00h de interrupción de líneaEsto es RW sólo por razones de compatibilidad. IIO h / w no lo utilizan por cualquier razón.INTPINBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 3DhBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 3DhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 3DhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 3Dh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 3DhBit Attr defecto Descripción07:00 RW-O 01h interrupción PinLos únicos valores permitidos en este registro son 00h y 01h.BIOS saldrá del registro a su valor por defecto a menos que opte por Defeature totalmenteGeneración INTx de un puerto raíz. Para este último caso, BIOS escribirá un valor de00h antes de OS toma el control. OS cuando lee este registro para ser 00h entiendeque el puerto raíz no genera ninguna interrupción INTx. Esto ayuda a simplificar algunosde las tablas de BIOS ACPI relativos a las interrupciones, cuando la generación de interrupción INTxdesde un puerto raíz no está habilitado en la plataforma.Tenga en cuenta que cuando el BIOS escribe un valor de 00h en este registro, que en sí mismo nodeshabilitar la generación INTx en hardware. Desactivación de la generación INTx en hardware tienede lograrse mediante la INTx bit de desactivación en el "PCICMD: Comando PCIRegistrarse "registrarse. Asimismo, remitimos al lector a la MSI bit de habilitación en "MSICTRL: MSIControl "para una descripción de cómo el software selecciona MSI vs INTx interrupción para elmétodo de interrupción del sistema.Hardware IIO no utiliza este bit para nada.Para el funcionamiento en modo DMI, no es aplicable, desde el Dispositivo # 0 no generalas interrupciones INTX en su propio tiempo en el modo de DMI.BCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: 3Eh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 3EhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 3EhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 3Eh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 3EhBit Attr defecto Descripción15:12 RV 0h reservados11 RO Timer Descartar 0b SERR EstadoNo aplica para PCI Express. Este bit está cableado a 0.10 RO 0b Descartar estado del temporizadorNo aplica para PCI Express. Este bit está cableado a 0.9 RO 0b Timer Descartar SecundariaNo aplica para PCI Express. Este bit está cableado a 0.Configuración del procesador de E / S integradas (IIO) Registra46 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 28 RO 0b Timer Descartar Primaria

No aplica para PCI Express. Este bit está cableado a 0.7 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express. Este bit está cableado a 0.6 RW 0b Secondary Cambiar Bus1: se establece este bit se activa un reinicio en caliente en el enlace correspondiente para el PCIPuerto Express y el Expreso jerarquía de dominios subordinados PCI con el puerto. Esteenvía la LTSSM en el entrenamiento (o enlace) Control Restablecer estado, que necesariamenteimplica un restablecimiento para el dispositivo aguas abajo y todos los dispositivos subordinados. Lacapa de transacción correspondiente al puerto se vaciará en virtud del enlace vaabajo cuando se establece este bit. Esto significa que en la dirección de salida, todas las señalizacionestransacciones se eliminan y las transacciones no publicados se envían una respuesta UR. Enla dirección entrante, terminaciones de las solicitudes NP entrantes son descartados cuandollegan. Inbound publicado escribe normally.Note se retiró también de que una secundariareinicio del bus no se restablecerá la configuración de PCI a PCI puente virtual registros deldirigido puerto PCI Express.0: No reinicio ocurre en el puerto PCI Express.5 RO 0b modo Maestro AbortarNo aplica para PCI Express. Este bit está cableado a 0.4 RW 0b VGA decodificación de 16 bitsEste bit permite que el puente PCI-to-PCI virtual para proporcionar decodificación de 16 bits del VGAI / O dirección impide la decodificación de alias de direcciones cada 1 KB.0: dirección de ejecución de 10 bits descifra los accesos VGA E / S.1: Ejecutar dirección de 16 bits descifra los accesos VGA E / S.Notas:Este bit sólo tiene sentido si el bit 3 de este registro también se establece en 1, lo que permite VGA de E / Sdecodificación y expedición por el puente.Consulte PCI-PCI Puente Revisión de especificación 1.2 para obtener más detalles de este bitcomportamiento.3 RW 0b VGA EnableControla el encaminamiento de Intel Xeon E5 Familia inició operacionesobjetivos compatibles rangos de direcciones de E / S y la memoria VGA. Este bit debe ser sóloestablecido para un puerto p2p en todo el sistema.Nota: cuando el dispositivo de Función 0 3 está en modo de NTB, a continuación, el dispositivo 3 Función 0versión de este bit debe dejarse a su valor predeterminado. Dispositivos compatibles con VGAno se admiten en el lado secundario de la NTB.2 RW 0b ISA EnableModifica la respuesta por el puerto raíz a un acceso de E / S emitida por el núcleo quedirecciones de destino ISA I / O. Esto se aplica solamente a las direcciones de E / S que están habilitados porel IOBASE y IOLIM registros.1: El puerto raíz no reenviará a PCI Express las operaciones de E / S abordarlos últimos 768 bytes de cada bloque de 1 KB, aunque las direcciones se encuentran dentro del rangodefinido por los registros iobase y IOLIM.0: Todas las direcciones definidas por el IOBASE y IOLIM de núcleo emitidos operaciones de E / Sserá asignado a PCI Express.1 RW 0b SERR respuesta EnableEste bit controla la transmisión de ERR_COR, ERR_NONFATAL y ERR_FATALmensajes desde el puerto PCI Express al lado primario.1: Habilita el reenvío de ERR_COR, mensajes ERR_NONFATAL y ERR_FATAL.0: desactiva el reenvío de ERR_COR, ERR_NONFATAL y ERR_FATALConsulte la especificación PCI Express Base, Revisión 2.0 para los detalles de la gran cantidadbits de control que el informe de errores de control en IIO.

0 RW 0b Parity Error Respuesta ActivaEsto sólo tiene efecto este bit está en la posición de bit 8 en el registro SECSTS.BCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: 3Eh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 3EhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 3EhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 3Eh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 3EhBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 47Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.31 SCAPID: Subsistema Capacidad Identidad3.2.5.32 SNXTPTR: ID Subsistema Siguiente Pointer3.2.5.33 DMIRCBAR: DMI Root Complex Registro Bloque Base DirecciónSCAPIDBus: 0 Dispositivo: 0 Función: 0 Offset: 40h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 40hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 40hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 40 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 40hBit Attr defecto Descripción07:00 RO 0Dh ID capacidadAsignado por el PCI-SIG para el subsistema ID capacidadSNXTPTRBus: 0 Dispositivo: 0 Función: 0 Offset: 41h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 41hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 41hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 41h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 41hBit Attr defecto Descripción07:00 RO 60h Siguiente PtrEste campo se establece en 60 horas para la siguiente lista de capacidades (capacidad de la estructura MSI) en elcadena.DMIRCBARBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 50hBit Attr defecto Descripción31:12 RW-LB 00000h DMI Base DirecciónEste campo corresponde a 32 bits a 12 de la dirección de base de DMI Complejo radicularregístrese espacio. BIOS programará este registro resulta en una dirección base para un4 KB de bloques de espacio de direcciones de memoria contigua. Este registro se asegura de que unespacio 4KB alineada naturalmente se asigna en los primeros 64 GB de direccionableespacio de memoria. Software de sistema utiliza esta dirección de base para programar la raíz DMIEstableció registro Complex.Todos los bits en este registro están bloqueados en el modo de LT.Tenga en cuenta que este registro se mantiene en todo el dispositivo # 0, incluso si ese puerto está funcionando comoPuerto PCIe, para proporcionar flexibilidad de la utilización de los VCs en el modo de PCIe así. Nobody espidiendo esta capacidad en este momento, pero mantener esa flexibilidad.11:01 RV 0h reservados0 RW-LB 0b DMIRCBAR Habilitar0: DMIRCBAR está desactivado y no reclama cualquier memoria

1: memoria DMIRCBAR accesos asignados se reclaman y se decodificanNotas:Accesos a registros apuntados por la DMIRCBAR, a través de JTAG mini-puerto no soncerrada por este bit de habilitación, es decir, accede a estos registros son honrados con independenciadel valor de este bit.BIOS establece este bit sólo cuando se desea actualizar los registros en la DMIRCBAR. Lodebe borrar este bit cuando se ha terminado de cambiar los valores. Esto es necesario para asegurarque los registros no se pueden cambiar durante un bloqueo de LT. Este bit está protegido por LTmodo, pero los registros en DMIRCBAR no se protegen, excepto por este bit.Configuración del procesador de E / S integradas (IIO) Registra48 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.34 MSICAPID: MSI ID capacidad3.2.5.35 MSINXTPTR: MSI Siguiente Pointer3.2.5.36 MSIMSGCTL: Control MSIMSICAPIDBus: 0 Dispositivo: 0 Función: 0 Offset: 60h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 60hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 60hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 60 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 60hBit Attr defecto Descripción07:00 RO 05h ID capacidadAsignado por el PCI-SIG para MSI (puertos raíz).MSINXTPTRBus: 0 Dispositivo: 0 Función: 0 Offset: 61h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 61hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 61hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 61h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 61hBit Attr defecto Descripción07:00 RW-O 90h Siguiente PtrEste campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express)en la cadena.0_3_0_Port3_NTB: Attr: RW-O por defecto: 80hMSIMSGCTLBus: 0 Dispositivo: 0 Función: 0 Offset: 62h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 62hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 62hBus: 0 Dispositivo: 3 Función: 1-3 Desplazamiento: 62hBit Attr defecto Descripción15:09 RV 0h reservados8 Por 1b RO-vector de enmascaramiento capazEste bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector.7 RO 0b Bus de 64 bits Dirección CapableEste campo está cableado a 0h desde las direcciones de mensajes son sólo de 32 bitsdirecciones (ejemplo tanto, FEEx_xxxxh).06:04 RW 000b Multiple Mensaje HabilitarSólo se aplica a los puertos PCI Express. Software escribe en este campo para indicar lanúmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI eshabilitada, el software asignará al menos un mensaje al dispositivo. Un valor de

000 indica 1 mensaje. Cualquier valor mayor que o igual a 001 indica unamensaje de 2.Ver MSIDR para el debate sobre cómo se distribuyen las interrupciones entre losdiversas fuentes de interrupción basado en el número de mensajes asignados porsoftware para los puertos PCI Express.03:01 RO 001b Multiple Mensaje CapablePuertos del procesador expresar su apoyo dos mensajes para todos sus eventos internos.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 49Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.37 MSIMSGCTL: Control MSI0 RW 0b MSI HabilitarSoftware establece este bit para seleccionar interrupción estilo INTx o interrupción MSI puerto raízinterrupciones generadas.0: mecanismo de interrupción INTx se utiliza para las interrupciones del puerto raíz, siempre que lareemplazar los bits en la Sección 3.2.5.88, "MISCCTRLSTS: Varios. Control y estado "en lapágina 89) lo permite.1: mecanismo de interrupción MSI se utiliza para las interrupciones del puerto raíz, siempre que la anulaciónbits en MISCCTRLSTS permiten.Nota hay bits de 4:02 y 2 bits MISCCTRLSTS puede desactivar tanto MSI y INTxinterrupción que se generen en la raíz eventos de interrupción del puerto.MSIMSGCTLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 62h (Modo de puerto raíz PCIe)Bit Attr defecto Descripción15:09 RV 0h reservados8 1b RO Per-vector Masking CapableEste bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector.7 RO 0b Bus de 64 bits Dirección CapableUn punto final PCI Express debe ser compatible con la versión de Dirección mensaje de 64 bits de laCapacidad de la estructura MSI1: La función es capaz de enviar mensaje de dirección de 64 bits0: La función no es capaz de enviar mensaje de dirección de 64 bits.06:04 RW 000b Multiple Mensaje HabilitarSólo se aplica a los puertos PCI Express. Software escribe en este campo para indicar lanúmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI eshabilitada, el software asignará al menos un mensaje al dispositivo. Un valor de000 indica 1 mensaje.Valor Número de mensajes solicitados000: 1001: 2010: 4011: 8100: 16101: 32110: Reservado111: Reservado03:01 RO 001b Multiple Mensaje CapablePuerto PCI Express de IOH admite 16 mensajes para todos los eventos internos.Valor Número de mensajes solicitadas:000: 1001: 2

010: 4011: 8100: 16101: 32110: Reservado111: ReservadoMSIMSGCTLBus: 0 Dispositivo: 0 Función: 0 Offset: 62h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 62hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 62hBus: 0 Dispositivo: 3 Función: 1-3 Desplazamiento: 62hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra50 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.38 MSGADR: MSI registro de direccionesEl MSI Dirección Register (MSIAR) contiene el sistema de información de la dirección específica pararuta interrupciones MSI desde los puertos raíz y se rompe en sus campos constituyentes.3.2.5.39 MSGDAT: Registro de datos MSI0 RW 0b MSI HabilitarEl software establece este bit para seleccionar interrupciones específicas de la plataforma o transmitir MSImensajes.0: Desactiva MSI que se generen.1: Activa el puerto PCI Express para utilizar mensajes de ISM para RAS, siempre en el bit 4MISCCTRLSTS es clara y permite también el puerto Express para utilizar mensajes de ISM paraMP y HP eventos en el puerto raíz proporcionado estos eventos individuales no sonhabilitado para el manejo de ACPI.Nota:El software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSI.MSIMSGCTLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 62h (Modo de puerto raíz PCIe)Bit Attr defecto DescripciónMSGADRBus: 0 Dispositivo: 0 Función: 0 Offset: 64h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 64hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 64hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 64 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 64hBit Attr defecto Descripción31:20 RW 000h Dirección MSBEste campo especifica los 12 bits más significativos de la dirección de MSI de 32 bits. Este campoes R / W sólo por razones de compatibilidad.19:02 RW 00000h ID DirecciónLa definición de este campo depende de si reasignación de interrupción está activada odeshabilitado.1:00 RV 0h reservadosMSGDATBus: 0 Dispositivo: 0 Función: 0 Offset: 68h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 68hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 68hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 68h (Modo de puerto raíz PCIe)

Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 68hBit Attr defecto Descripción31:16 RV 0000h reservados15:00 RW 0000h DataLa definición de este campo depende de si reasignación de interrupción está activada odeshabilitado.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 51Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraMáscara de bits MSI: 3.2.5.40 MSIMSK3.2.5.41 MSIPENDING: MSI Bit Pendiente3.2.5.42 PXPCAPID: PCI Capacidad Identidad expresoMSIMSKBus: 0 Dispositivo: 0 Función: 0 Offset: 6Ch (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: 6ChBus: 0 Dispositivo: 2 Función: 0-3 Offset: 6ChBus: 0 Dispositivo: 3 Función: 0 Offset: 6 canales (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 6ChBit Attr defecto Descripción31:2 RV 0h reservados01:00 RW 0h Mask BitsSólo es relevante cuando MSI está activado y se utiliza para las interrupciones generadas por la raízpuerto. Para cada bit de la máscara que se establece, el puerto PCI Express tiene prohibido el envío deel mensaje asociado. Cuando sólo un mensaje se entrega al puerto raíz porsoftware, sólo máscara de bit 0 es pertinente y utilizada por el hardware.MSIPENDINGBus: 0 Dispositivo: 0 Función: 0 Offset: 70h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 70hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 70hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 70 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 70hBit Attr defecto Descripción31:2 RV 0h reservados01:00 RO-V 0h Bits pendientesSólo es relevante cuando MSI está activado y se utiliza para las interrupciones generadas por la raízpuerto. Cuando MSI no está habilitada o utilizado por el puerto raíz, este registro siempre leeun valor de 0. Para cada bit de pendiente que se establece, el puerto PCI Express tiene una pendientemensaje asociado. Cuando sólo un mensaje se entrega al puerto raíz porsoftware, sólo en espera de bit 0 se activa / borra por hardware ya la espera de bit 1 siemprelee 0.Hardware establece este bit cada vez que tiene una interrupción en espera de ser enviados. Este bitpermanece establecido hasta que sea la interrupción es enviado por el hardware o los bits de estadoasociado a la condición de interrupción se borran por el software.PXPCAPIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 90hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 90hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 90hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 90h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 90hBit Attr defecto Descripción07:00 RO 10h ID capacidad

Proporciona la capacidad de ID PCI Express asignado por PCI-SIG.Configuración del procesador de E / S integradas (IIO) Registra52 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.43 PXPNXTPTR: PCI Express al puntero3.2.5.44 PXPCAP: Capacidades PCI Express RegistroPXPNXTPTRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 91hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 91hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 91hBus: 0 Dispositivo: 3 Función: 1-3 Offset: 91hBit Attr defecto Descripción07:00 RO E0h Siguiente PtrEste campo se establece en la capacidad de PM PCI.PXPCAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 92hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 92hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 92hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 92h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 92hBit Attr defecto Descripción15:14 RV 0h reservados13:09 RO Número de mensaje de interrupción 00hSe aplica a los puertos raíz. Este campo indica el número de mensaje de interrupción que esgenerado para eventos PM / HP / BW-cambio. Cuando hay más de un MSINúmero de interrupción asignado a la raíz interrupciones MSI puerto, este campo registro esnecesario para contener el desplazamiento entre los mensajes de la base de datos y el MSIMensaje que se genera cuando hay PM / HP / BW-cambio interrumpe. IIOasigna el primer vector para eventos PM / HP / BW de cambio por lo que este campo se establece en 0.8-RW O Slot 0b ImplementadoSólo se aplica a los puertos raíz.1: indica que el enlace PCI Express asociado con el puerto está conectado a unranura.0: indica que no hay ranura está conectado a este puerto.Notas:Este bit de registro es de typwrite vez "y se establece por la BIOS.Cuando el bus 0, dispositivo 3, función 0 está configurado en el modo de NTB, ponerlo a 0 ya que noconexión de ranura.07:04 RO 4h dispositivo / Tipo de puertoEste campo identifica el tipo de dispositivo. Se encuentra a 4 horas para todos los puertos Express.1) configurada en modo de raíz PCIe: 4h.Nota: Cuando Bus 0, dispositivo 3, función 0 está configurado en el modo de NTB, su tipovalor es 0, lo que indica un punto final de PCI Express. Por favor, consulteSección 3.3, "El puente no transparente Registros".03:00 RW-O 2h Capacidad VersionEste campo identifica la versión de la estructura de la capacidad de PCI Express, que es 2ha partir de ahora. Este campo de registro se deja como RW-O para cubrir las incógnitas con PCIe 3.0.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 53Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.45 DEVCAP: Capacidades de dispositivos PCI Express

3.2.5.46 DEVCTRL: Control de dispositivos PCI ExpressDEVCAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 94hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 94hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 94hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 94h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 94hBit Attr defecto Descripción31:28 RV 0h reservados27:26 RO 0h Capturado Slot Escala Límite de potenciaNo se aplica a los puertos raíz o dispositivos integrados25:18 RO 00h Capturado Power Slot Valor LímiteNo se aplica a los puertos raíz o dispositivos integrados17:16 RV 0h reservados15 RO 1b basado en roles de informe de erroresProcesador es compatible con 1.1 y por lo soporta esta característica.14 RO 0b actual Indicador de alimentación en el dispositivoNo se aplica a los puertos raíz o dispositivos integrados13 RO 0b Atención Presente IndicadorNo se aplica a los puertos raíz o dispositivos integrados12 RO 0b Atención Button PresentNo se aplica a los puertos raíz o dispositivos integrados11:09 RO 000b punto final L1 Latencia AceptableNo se aplica a RC08:06 RO 000b Reservado5 RO 0b campo Tag Extended ApoyadoNo compatible04:03 RO 0h Funciones Phantom compatiblesIIO no admite funciones fantasma.02:00 RO 0h Tamaño máximo de carga útil ApoyadoCarga útil máxima es 128B en el puerto DMI / PCIe correspondiente al puerto 0.DEVCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: F0h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 98h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 98hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 98hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 98h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 98hBit Attr defecto Descripción15 RV 0h Reservados14:12 RO 000b Max_Read_Request_SizePuertos PCI Express / DMI en procesador no generan peticiones superior 64By este campo es RO.11 0b RO Habilitar No SnoopNo es aplicable a DMI o puertos de raíz PCIe, ya que nunca se ponía el poco 'No Snoop' paratransacciones que se originan (no remitida de pares) para PCI Express / DMI. Este bitno tiene impacto sobre el reenvío de atributo NoSnoop las solicitudes de pares.Configuración del procesador de E / S integradas (IIO) Registra54 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 210 RO 0b auxiliar de administración de energía Activa

No se aplica al procesador9 RO 0b Funciones Phantom HabilitarNo se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante.8 RO 0h campo Tag extendida HabilitarN / A desde IIO nunca genera ninguna solicitud por sí sola que utiliza etiquetas 7:05. Notasin embargo, que en punto a punto, escribe, IIO reenvía el campo de tag along sinmodificación y campos tag 7:05 podrían establecer y que no se ve afectada por este bit.07:05 RW 000b Max Payload TamañoEste campo se establece por software de configuración para el tamaño de carga útil máxima para el TLPel puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjuntovalor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO),no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden serprogramados se indican con el Max_Payload_Size_Supported en el dispositivoRegistran capacidades.000: 128B tamaño máximo de carga útil001: 256B tamaño máximo de carga útilotros: alias 128BIIO puede recibir paquetes igual al tamaño establecido por este campo.IIO generate leer terminaciones tan grande como el valor establecido por este campo.IIO genera memoria escribe de max 64B.4 0b RO Habilitar Relajado pedidosNo se aplica a la raíz / DMI puertos, ya que nunca se ponen relajado ordenación de bits comosolicitante (esto no incluye tx enviada desde dispositivos de pares). Este bit no tieneimpacto en la transmisión del orden de los atributos relajado en las peticiones de pares.3 RW 0b compatible Solicitud de informes HabilitarEste bit controla la presentación de solicitudes no admitidas que sí IIO detecta enpide a su recibe desde un puerto PCI Express / DMI.0: Presentación de informes de las solicitudes no admitidas se desactiva1: Presentación de informes de las solicitudes no admitidas se habilita.Consulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits a errores UR.2 RW 0b Fatal Error Reporting HabilitarControla la presentación de informes de errores fatales que IIO detecta en el PCI Express / DMIinterfaz.0: Presentación de informes de error grave detectado por el dispositivo está desactivado1: Presentación de informes de error grave detectado por el dispositivo está activadoConsulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Este bit no se utiliza para controlar la presentación de informes de otro componente internoerrores fatales incorregibles (en la unidad de puerto) de cualquier manera.1 RW 0b no informes de errores Fatal HabilitarControla la presentación de informes de errores no fatales que IIO detecta en el PCI Express / DMIinterfaz.0: Presentación de informes de error no fatal detectado por el dispositivo está desactivado1: Presentación de informes de error no fatal detectado por el dispositivo está activadoConsulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Este bit no se utiliza para controlar la presentación de informes de otro componente internoimposibles de corregir los errores no fatales (en la unidad de puerto) de cualquier manera.DEVCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: F0h (DMI2 MODE)

Bus: 0 Dispositivo: 0 Función: 0 Offset: 98h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 98hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 98hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 98h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 98hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 55Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.47 DEVSTS: PCI Express de estado del dispositivo0 RW 0b corregible Informe de errores HabiliteControla la presentación de informes de errores corregibles que IIO detecta en el PCI Express /Interfaz DMI0: Presentación de informes de error corregible enlace detectado por el puerto está desactivado1: Comunicación de enlace de error corregible detectado por el puerto está activadoConsulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Este bit no se utiliza para controlar la presentación de informes de otro componente internoerrores corregibles (en la unidad de puerto) de ninguna manera.DEVSTSBus: 0 Dispositivo: 0 Función: 0 Offset: F2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 9Ah (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 9AhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 9AhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9Ah (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 9AhBit Attr defecto Descripción15:06 RV 0h reservados5 RO 0h transacciones pendientesNo se aplica a los puertos raíz / DMI, es decir, poco cableado a 0 para estos dispositivos.4 RO 0b AUX potencia detectadaNo se aplica al procesador3 RW1C 0b Solicitud no compatible DetectadoEste bit indica que el puerto raíz o puerto DMI detectan una Solicitud no compatible.Los errores se registran en este registro, independientemente de si el informe de errores está habilitadoo no en el Registro de Control de dispositivos.1: Solicitud no compatible detectado en el dispositivo / puerto. Estas solicitudes no admitidasson peticiones NP entrante que el puerto raíz o puerto DMI recibidos y que detectancomo solicitudes no admitidas (por ejemplo, frente a los fallos de decodificación que elpuerto raíz detectada en un paquete, recibe bloqueo de entrada lee, BME es poco clara yasí sucesivamente).0: No hay petición no soportada detectado por la raíz o puerto DMINota: Este bit no se establece en terminaciones peer2peer con estatus UR que sonremitido por el puerto raíz o puerto DMI al enlace PCIe / DMI.2 RW1C 0b Error Fatal DetectadoEste bit indica que un error fatal (no corregible) se detecta por la raíz o DMIpuerto. Los errores se registran en este registro, independientemente de si el informe de errores eshabilitado o no en el registro de control del dispositivo.1: Errores fatales detectados0: No hay errores graves detectados1 RW1C 0b Error Fatal no detectado

Este bit consigue el sistema si se detecta un error incorregible no fatal por la raíz o DMIpuerto. Los errores se registran en este registro, independientemente de si el informe de errores eshabilitado o no en el registro de control del dispositivo.1: Los errores no fatales detectados0: Sin errores no fatales detectadosDEVCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: F0h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 98h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 98hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 98hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 98h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 98hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra56 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.48 LNKCAP: Capacidades de enlaces PCI ExpressLas capacidades de registro Enlace identifica las capacidades de enlace específicas PCI Express. Laenlace capacidades registro necesita un poco de los valores por defecto de configuración del host local. Esteregistro se trasladó a la región de mayor espacio de configuración en el modo de NTB.0 RW1C 0b error corregible DetectadoEste bit consigue el sistema si se detecta un error corregible por la raíz o puerto DMI. Erroresse registran en este registro, independientemente de si el informe de errores está habilitada o noen el registro de control de dispositivos PCI Express.1: Los errores corregibles detectados0: No se detectaron errores corregiblesDEVSTSBus: 0 Dispositivo: 0 Función: 0 Offset: F2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: 9Ah (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 9AhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 9AhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9Ah (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 9AhBit Attr defecto DescripciónLNKCAPBus: 0 Dispositivo: 0 Función: 0 Offset: 9Ch (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 9ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 9ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 9ChBit Attr defecto Descripción31:24 RW-O 0h Número de puertoEste campo indica el número de puerto PCI Express para el enlace y se inicializa porsoftware / BIOS. Hardware IIO no hace nada con este bit.23:22 RV 0h reservados21 RO-V 1b Enlace Bandwidth Capacidad de NotificaciónUn valor de 1b indica apoyo al Estatuto de notificación Bandwidth Link yinterrumpir los mecanismos.20 RO 1b de enlace de datos capa de enlace de informes activos capacesIIO respalda el estado de la capa de enlace de datos para la presentación de informes de software sabe cuando puedeenumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexión.

19 RO Surprise 1b Abajo Error Reporting CapableIIO apoya reportar una sorpresa por condición de error18 RO 0b Reloj de administración de energíaNo se aplica al procesador17:15 RW-O 010b L1 Latencia ExitEste campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indicala longitud de tiempo de este puerto requiere para completar la transición de L1 a L0.000: Menos de 1us001: nos 1 a menos de 2 nos010: 2 nosotros a menos del 4 por nosotros011: 4 nosotros a menos de 8 nos100: 8 nosotros a menos que nos 16101: 16 nosotros a menos que nosotros 32110: us 32-64 nosotros111: más de nosotros 64Este registro se hace escribible una vez por BIOS de manera que el valor es ajustable.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 57Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.49 LNKCON: PCI Express Control de EnlaceEl enlace de registro de control de PCI Express controla los parámetros específicos de enlaces PCI Express.El registro de control de enlace necesita un poco de los valores por defecto de configuración del host local. Esteregistro se trasladó a la región de mayor espacio de configuración en el modo de NTB. EnNTB / RP modo RP programará este registro. En el modo de NTB / NTB BIOS del host local seprogramar este registro.14:12 RW-O 011b L0s Latencia ExitEste campo indica la latencia de salida L0s (es decir, L0s a L0) para el puerto PCI Express.000: Menos de 64 ns001: 64 ns a menos de 128 ns010: 128 ns a menos de 256 ns011: 256 ns a menos de 512 ns100: 512 ns a menos de 1 nos101: nos 1 a menos de 2 nos110: 2 al 4 de nosotros nos111: Más de 4 usEste registro se hace escribible una vez por BIOS de manera que el valor es ajustable.11:10 RW-O 11b Activa Estado Enlace PM SupportEste campo indica el nivel de la administración de energía del estado activo con el apoyo de ladeterminado puerto PCI Express.00: Desactivado01: Reservado10: Reservado11: L1 compatibles09:04 RW-O 100b Máximo Enlace AnchoEste campo indica la anchura máxima de la dada expreso Enlace PCI unido ael puerto.000001: x1000010: x2000100: x4001000: x8010000: x16

Otros: ReservadosEsto se deja como RW-O registro de BIOS para actualizar en base al uso de la plataforma delos vínculos.03:00 RW-O 0011b /0010bVelocidad Máxima de EnlaceEste campo indica la velocidad de enlace máxima de este puerto.0001: 2,5 Gbps0010: 5 Gbps (Este valor no se encuentra en el puerto 0 si la correa DMIGEN2EN es '0 ')0011: 8 Gbps (puerto 0 no soporta esta velocidad)Otros: ReservadosProcesador compatible con un máximo de 5 Gbps para el puerto DMI y su valor predeterminado es0010b, menos restringido por la correa DMIGEN2EN.LNKCAPBus: 0 Dispositivo: 0 Función: 0 Offset: 9Ch (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 9ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 9ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 9ChBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra58 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2LNKCONBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1B0h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: A0h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A0hBus: 0 Dispositivo: 3 Función: 0 Offset: A0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A0hBit Attr defecto Descripción15:12 RV 0h reservados11 RW 0b Enlace Autónoma de interrupción Activa Ancho de bandaPara los puertos de raíz, cuando se establece en 1b este bit permite la generación de una interrupción aindicar que el enlace Autónoma Bit de estado ancho de banda ha sido set.For DMIModo de Dev. # 0, interrupción no es compatible y por lo tanto este bit no es útil.La expectativa es que la BIOS se establezca el bit 27 en la Sección 3.2.5.88, "MISCCTRLSTS: Misc.Control y de estado "en la página 89 para notificar al sistema de autonomía BW cambioevento en ese puerto.10 RW 0b Enlace Bandwidth Management Interrupt EnablePara los puertos de raíz, cuando se establece en 1b este bit permite la generación de una interrupción aindicar que el enlace de ancho de banda Gestión Bit de estado ha sido set.For DMIModo de Dev. # 0, interrupción no es compatible y por lo tanto este bit no es útil.La expectativa es que la BIOS se establezca el bit 27 insection 3.2.5.88, "MISCCTRLSTS: Varios.Control y de estado "en la página 89 para notificar al sistema de autonomía BW cambioevento en ese puerto.9 RW 0b Hardware Ancho Autónoma DesactivarCuando se establece, este bit desactiva hardware de cambiar el ancho de Enlace por razonesaparte de tratar de corregir la operación Enlace poco fiable por reducir el ancho de Link.Tenga en cuenta que IIO no por sí solo cambiar el ancho, por cualquier motivo que no sea la fiabilidad.Así que este bit sólo desactiva un cambio tan ancho como iniciado por el dispositivo en la

otro extremo del enlace.8 0b RO Habilitar la administración de energía del relojN / A para el procesador7 RW 0b Extended SynchEste bit set cuando obliga a la transmisión de adicional pedido sets al salirL0s y cuando en la recuperación. Ver PCI Express Base Especificación, Revisión 2.0 paradetalles.6 RW Configuración del reloj Común 0bSoftware establece este bit para indicar que este componente y el componente en laextremo opuesto del Enlace están operando con una fuente de reloj común. Un valor de 0bindica.que este componente y el componente en el extremo opuesto del enlace sonoperar con fuentes de reloj de referencia separados. El valor por defecto de este bit es 0b.Componentes utilizan esta información de configuración de reloj común para informar de lacorregir L1 latencias salida en NFTS.Los valores utilizados proceden de estos registros en función del valor de este bit:0: Los valores de uso NFTS de CLSPHYCTL31: Utilice valores NFTS de CLSPHYCTL45 WO 0b reacondicionamiento EnlaceUna escritura de 1 en este bit inicia enlace de reciclaje en el puerto PCI Express / DMI dada pordirigir la LTSSM al estado de recuperación si el estado actual es [L0 o L1]. Si elsituación actual es diferente de cualquier cosa L0, L1 luego escribir a este bit no hace nada.Este bit siempre devuelve 0 cuando se permite read.It escribir 1b a este poco mientrasescribir al mismo tiempo los valores modificados a otros campos en este registro. Si el LTSSMno está ya en la recuperación o la configuración, el entrenamiento Enlace resultante debe utilizarlos valores modificados. Si el LTSSM ya está en recuperación o de configuración, elvalores modificados no están obligados a afectar la formación Enlace que ya está enprogreso.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 59Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.50 LNKSTS: PCI Express Link StatusEl registro de estado de la conexión PCI Express proporciona información sobre el estado de la PCIExpresar Enlace tales como ancho de negociado, la formación, etc. El estado del enlace registrarsenecesita un poco de los valores por defecto de configuración del host local. Este registro se trasladó a lamayor región espacio de configuración en el modo de NTB.4 RW 0b Enlace DesactivarEste campo controla si el enlace asociado con el PCI Express / puerto DMI esactivado o desactivado. Cuando este bit es un 1, un enlace configurado previamente volveríaal estado «desactivado» tal como se define en la especificación PCI Express Base, Revisión2.0. Cuando este bit está claro, un LTSSM en el estado «desactivado» se remonta a la detecciónestado.0: Activa el enlace asociado con el puerto PCI Express1: Desactiva el enlace asociado con el puerto PCI Express3 RO 0b Leer Boundary FinalizaciónEstablece en cero para indicar IIO podría volver terminaciones leer en los límites 64B2 RV 0h Reservados01:00 RW-V 00b Activo Estatal de Control de Enlace PM10 y 11 permite L1 ASPM.LNKCONBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1B0h (DMI2 MODE)

Bus: 0 Dispositivo: 0 Función: 0 Offset: A0h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A0hBus: 0 Dispositivo: 3 Función: 0 Offset: A0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A0hBit Attr defecto DescripciónLNKSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1B2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: A2h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A2hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A2hBus: 0 Dispositivo: 3 Función: 0 Offset: A2h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A2hBit Attr defecto Descripción15 RW1C 0b Enlace Autónoma Estado de ancho de bandaEste bit se pone a 1b por hardware para indicar que el hardware tiene autónomacambiado velocidad del enlace o el ancho, sin el puerto de la transición a través DL_Downestado, por razones que no sean para tratar de corregir la operación de vínculo fiable. IIOno es, por sí misma, la velocidad o ancho de forma autónoma por falta de fiabilidad cambiarrazones. IIO sólo establece este bit cuando recibe una anchura o una indicación de cambio de velocidaddel componente de transporte que no es por razones de fiabilidad de enlace.14 RW1C 0b Enlace Bandwidth Estado de GestiónEste bit se pone a 1b por hardware para indicar que cualquiera de los siguientes tieneocurrido sin el puerto a través de la transición de estado DL_Down:a) Un enlace reentrenamiento iniciado por una escritura de 1b al bit Enlace reacondicionamiento ha completadob) Hardware ha cambiado autónoma velocidad del enlace o el ancho para intentar corregiroperación de enlace fiableNota IIO también establece este bit cuando recibe una anchura o una indicación de cambio de velocidaddel componente de transporte es por razones de fiabilidad de enlace.13 RO-V 0b Data Link Layer Active LinkSe establece en 1b cuando el control de enlace de datos y la administración de estados de la máquina está en elEstado DL_Active, 0b otherwise.When este bit es 0b, la capa de transacción asociadoscon el enlace se anulará todas las transacciones que de otro modo se enrutan a ese enlace.Configuración del procesador de E / S integradas (IIO) Registra60 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.51 SLTCAP: Capacidades ranura PCI ExpressLas capacidades de registro Slot identifica las capacidades específicas de ranura PCI Express.12 RW-O 1b Configuración del reloj SlotEste bit indica si el procesador recibe de reloj desde el mismo cristal que tambiénproporciona reloj para el dispositivo en el otro extremo del enlace.1: indica que el mismo cristal proporciona relojes al procesador y la ranura o dispositivoen el otro extremo del enlace0: indica que los distintos cristales de relojes proporcionan al procesador y la ranura odispositivo en el otro extremo del enlaceEn general, se espera que este campo se establece en 1b por BIOS basado en el reloj del tableroenrutamiento, excepto probablemente en algunos modelos de uso de obstáculos no arancelarios. Sin duda, este bit debe serestablece en 1b en la operación en modo DMI en el dispositivo # 0.11 RO-V 0b Capacitación EnlaceEste campo indica el estado de una sesión de entrenamiento de enlace permanente en el PCI Express

puerto0: LTSSM ha salido de la recuperación / estado de configuración.1: LTSSM está en recuperación / estado de la configuración o el reacondicionamiento Enlace se estableció, pero la formaciónaún no ha comenzado.El hardware IIO borra este bit LTSSM una vez ha salido la recuperación / configuraciónestado. Consulte la especificación PCI Express Base, Revisión 2.0 para obtener información sobre lo queestados de los LTSSM fijarían este bit y qué estados se desactive este bit.10 RO 0b reservados09:04 RO-V 00h Negociado Enlace AnchoEste campo indica el ancho negociada del enlace PCI Express dado después del entrenamientose ha completado. Sólo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles enprocesador para dispositivos # 1-2 y sólo x1, x2 y x4 en el dispositivo # 0. Un valor de 0x01 eneste campo corresponde a un enlace de ancho de x1, 0x02 indica un ancho de enlace de x2 y asíen adelante, con un valor de 0x10 para un ancho de enlace de valor x16.The en este campo está reservadoy podría mostrar algún valor cuando el enlace no está activo. Software determina si el enlacedepende o no mediante la lectura de 13 bits de este registro.03:00 RO-V 1h Speed Link actualEste campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI.0001: 2,5 Gbps0010: 5 Gbps0011: 8 Gbps (puerto 0 no soporta esta velocidad, y el procesador no crearáeste valor cuando se establece Gen3_OFF)Otros: ReservadosEl valor de este campo no está definido cuando el enlace no está activo. Software determinasi el enlace está activo o no mediante la lectura de 13 bits de este registro.LNKSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1B2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: A2h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A2hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A2hBus: 0 Dispositivo: 3 Función: 0 Offset: A2h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A2hBit Attr defecto DescripciónSLTCAPBus: 0 Dispositivo: 0 Función: 0 Offset: A4h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A4hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A4hBus: 0 Dispositivo: 3 Función: 0 Offset: A4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A4hBit Attr defecto Descripción31:19 RW-O 0h número de ranura físicaEste campo indica el número de ranura de la ranura física conectado a la PCIPuertos y Express está inicializado por el BIOS.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 61Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra18 RO Comando 0B completo no CapableProcesador es capaz de comando de interrupción completa.17 RW-O 0b electromecánico actual enclavamientoEste bit cuando juego indica que un enclavamiento electromecánico se implementa en

el chasis de este espacio y que el bloqueo es controlado por el bit 11 en el registro de control de Slot.Este campo es inicializado por el BIOS basado en la arquitectura del sistema. BIOS Nota: estecapacidad no se establece si el control de enclavamiento electromecánico está conectado a principalcontrol de potencia de la ranura.Esto se espera que sean utilizados sólo para módulo express ranuras de conexión en caliente.16:15 RW-O 0b Slot Escala Límite de potenciaEste campo especifica la escala usada para la ranura de alimentación Valor Límite y se inicializapor el BIOS. IIO utiliza este campo cuando se envía un mensaje Set_Slot_Power_Limit el PCIExpress.Range de Valores:00: 1,0 x01: 0,1 x10: 0.01x11: 0.001XEscribe en este registro desencadenar un mensaje Set_Slot_Power_Limit a enviar.14:07 RW-O 00h Power Slot Valor LímiteEste campo especifica el límite superior de la potencia suministrada por la ranura en conjunción conel valor de escala Límite de potencia Slot definido previamente límite de energía (en vatios) = SPLSx SPLV.Este campo es inicializado por el BIOS. IIO utiliza este campo cuando se envía unaMensaje Set_Slot_Power_Limit en PCI Express.Escribe en este registro desencadenar un mensaje Set_Slot_Power_Limit a enviar.Nota de Diseño: IIO envía el mensaje Set_Slot_Power_Limit en el enlace al primer enlacea condición (excepto en el enlace DMI funciona en modo DMI) sin tomar en cuentasi este registro y el Poder registro Escala Límite Slot todavía se programanpor el BIOS.6 RW-O 0b conectables en calienteEste campo define las capacidades de soporte de conexión en caliente para el puerto PCI Express.0: indica que este espacio no es capaz de soportar las operaciones de conexión.1: indica que esta ranura es capaz de soportar las operaciones de conexiónEste bit está programado por el BIOS basado en el diseño del sistema. Este bit debe serprogramado por BIOS para ser coherente con el bit de habilitación de VPP para el puerto.5 RW-O 0b Sorpresa de conexión en calienteEste campo indica que un dispositivo en esta ranura puede ser eliminado del sistemasin previo aviso. Este campo es inicializado por el BIOS.0: indica que la conexión en caliente sorpresa no es compatible1: indica que la conexión en caliente sorpresa con el apoyoEn general, no se espera que este granito de arena para ajustar porque el único caso de uso para saberesta es la ExpressCard FF. Pero eso no es realmente el uso esperado en procesadorcontexto. Pero este bit está presente independientemente de permitir un uso si se presenta.Este bit se utiliza por el hardware IIO para determinar si una transición de DL_Active aDL_Inactive debe ser tratada como una sorpresa hacia abajo de error o no. Si un puerto está asociadocon una ranura de conexión en caliente y el bit sorpresa de conexión se ha establecido, cualquier transicióna DL_Inactive no se considera un error. Consulte la especificación PCI Express Base,Versión 2.0 para más detalles.SLTCAPBus: 0 Dispositivo: 0 Función: 0 Offset: A4h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A4hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A4hBus: 0 Dispositivo: 3 Función: 0 Offset: A4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A4hBit Attr defecto Descripción

Configuración del procesador de E / S integradas (IIO) Registra62 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.52 SLTCON: PCI Express Slot controlCualquier escritura en este registro el bit Completado comando en el SLTSTSregistro, sólo si se establece el bit de habilitación de VPP para el puerto. Si se establece VPP enable bit del puerto(Es decir, de conexión en caliente para que la ranura está activada), entonces las acciones necesarias en VPP soncompletado antes de que el bit Completado comando se encuentra en el registro SLTSTS. Si el VPPbit de habilitación para el puerto es clara, entonces la escritura simplemente actualiza este registro (verdefiniciones de los bits individuales para más detalles), pero el comando se ha completado poco en los SLTSTSregistro no se ha establecido.4 RW-O 0b energía actual IndicadorEste bit indica que el indicador de encendido se lleva a cabo para esta ranura y escontrolado eléctricamente por el chasis.0: indica que el indicador de encendido que está controlado eléctricamente por el chasis esno está presente1: indica que el indicador de encendido que está controlado eléctricamente por el chasispresentarProgramas BIOS este campo con un 1 para la CEM / expreso FFs módulo, si la ranura está hotplugcapaz.3 RW-O 0b Atención Presente IndicadorEste bit indica que Un indicador de atención se implementa para esta ranura y escontrolado eléctricamente por el chasis0: indica que Un indicador de atención que se controla eléctricamente por el chasisno está presente1: indica que Un indicador de atención que se controla eléctricamente por el chasisestá presenteProgramas BIOS este campo con un 1 para la CEM / expreso FFs módulo, si la ranura está hotplugcapaz.2 RW-O 0b LMR sensor de presenciaEste bit indica que un sensor de LMR se implementa en el chasis para este slot.0:indica que un sensor de LMR no está presente1: indica que un sensor MRL está presenteProgramas BIOS este campo con un 0 para Express módulo FF siempre. Si la ranura CEM se hotplugprogramas capaces de BIOS, este campo con 0 ó 1 en función del sistemadiseño.1 RW-O 0b actual controlador de potenciaEste bit indica que un controlador de potencia controlable de software se implementa enel chasis para esta ranura.0: indica que un controlador de potencia controlable software no está presente1: indica que un controlador de potencia controlable de software está presenteProgramas BIOS este campo con un 1 para la CEM / expreso FFs módulo, si la ranura está hotplugcapaz.0 RW-O 0b Atención Button PresentEste bit indica que la señal de evento de botón de atención se dirige (de ranura o en placaen el chasis) al controlador de conexión en caliente del IIO.0: indica que una señal de botón de atención se dirige al IIO1: indica que un botón de atención no se dirige al IIOProgramas BIOS este campo con un 1 para la CEM / expreso FFs módulo, si la ranura está hotplugcapaz.SLTCAP

Bus: 0 Dispositivo: 0 Función: 0 Offset: A4h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A4hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A4hBus: 0 Dispositivo: 3 Función: 0 Offset: A4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A4hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 63Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraSLTCONBus: 0 Dispositivo: 0 Función: 0 Offset: A8h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A8hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A8hBus: 0 Dispositivo: 3 Función: 0 Offset: A8h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A8hBit Attr defecto Descripción15:13 RV 0h reservados12 RWS datos 0b Enlace estado de capa Cambiado HabilitarCuando se establece en 1, este campo permite la notificación al software de enlace de datos capa de enlacePoco activa en los "LNKSTS: PCI Express Enlace de estado" en la página 59 registros cambiosestado11 RW 0b electromecánico de control de bloqueoCuando el software escribe un 1 en este bit, IIO pulsos del pin EMIL por PCIExpress * Especificación del módulo electromecánico. Escribe de 0 no tiene efecto. Este bitsiempre devuelve un 0 cuando se lee. Si el bloqueo electromecánico no se ha implementado, a continuación,ya sea una operación de escritura de 1 o 0 para este registro no tiene ningún efecto.10 RWS control regulador de la energía 1bSi se implementa un controlador de potencia, cuando se escribe en este campo establecer la potenciaestado de la ranura por las codificaciones definidas. Lee de este campo debe reflejar lavalor de la última escritura, incluso si el comando de conexión correspondiente no estáejecutado todavía en el VPP, a menos que los problemas de software a escribir sin esperar lacomando anterior para completar en cuyo caso el valor leído es indefinido.0: Encendido1: ApagadoNota: Si el enlace experimenta una condición DL_Down inesperado que no es elresultado de una extracción de conexión en caliente, el procesador sigue la especificación PCI Expresspara el registro de Surprise Enlace de Down. SW se requiere para establecer SLTCON [10] a 0 (Power On)en todos los dispositivos que no se conectan a una ranura que admite conexión en caliente para permitirel registro de este error en ese dispositivo.Para los dispositivos conectados a las ranuras para apoyar las operaciones de conexión y desconexión, SLTCON [10] de usopara controlar PWREN # afirmación es como se describe en otro lugar.09:08 RW 3h control Indicador de encendidoSi se implementa un indicador de encendido, escribe en este campo se establezca el indicador de encendidopara el estado escrito. Lee de este campo debe reflejar el valor de la última escritura,incluso si el comando de conexión correspondiente no se ejecuta pero al VPP,a menos que los problemas de software a escribir sin esperar la orden anterior paracompleta, en cuyo caso el valor leído es undefined.00: Reservado.01: En10: Blink (IIO unidades 1 Hz onda cuadrada de chasis montado LEDs)11: Off

IIO no genera los mensajes Power_Indicator_On / Off / Blink sobre PCIExprese cuando este campo se escribe en el software.07:06 RW 3h Atención Indicador de controlSi se implementa un indicador Atención, escribe en este campo fijará la atenciónIndicador del estado escrito. Lee de este campo refleja el valor de la últimaescribir, incluso si el comando de conexión en caliente correspondiente no se ejecuta todavía en el VPP,a menos que los problemas de software a escribir sin esperar la orden anterior paracompleta, en cuyo caso el valor leído es undefined.00: Reservado.01: En10: Blink (procesador lleva 1 Hz onda cuadrada)11: OffIIO no genera los mensajes Attention_Indicator_On / Off / Blink sobre PCIExprese cuando este campo se escribe en el software.5 RW 0b interrupción de conexión en caliente HabilitarCuando se establece en 1b, este bit permite la generación de interrupción de conexión en caliente (MSI o INTxinterrumpir la función del ajuste del MSI permiten bit, 'MSI Registro de Control"MSICTRL: Control MSI" en la página 176 sobre los eventos de conexión en caliente habilitados, siempre ACPIel modo de conexión en caliente está desactivado.0: Desactiva la generación de interrupción en los eventos de conexión en caliente1: activa generación de interrupciones en los eventos de conexión en calienteConfiguración del procesador de E / S integradas (IIO) Registra64 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.53 SLTSTS: PCI Express Slot StatusThe Express Slot Status registro PCI define la información de estado importante paraoperaciones como la conexión en caliente y de administración de energía.4 RW Comando 0B Completado Interrupt EnableEste campo permite la notificación software (Interrupción - MSI / INTx o WAKE) cuando uncomando se completa con el controlador de conexión conectado a la PCI Expresspuerto0: Deshabilita las interrupciones de conexión en caliente en un comando de finalización de un controlador de conexión en caliente1: Habilita las interrupciones de conexión en caliente en una terminación del comando por un controlador de conexión en caliente3 RW 0h Presence Detect Cambiado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de undetectar la presencia cambiado event.0: generación desactiva las interrupciones de conexión en caliente omensajes estela cuando detecta la presencia de eventos cambiado sucede.1 - Habilita la generación de interrupciones de conexión en caliente o mensajes de vigilia cuando una presenciasucede evento detectar cambiado.2 RW Sensor LMR 0h Cambiado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de un LMRSensor de evento de cambio.0: Desactiva la generación de interrupciones de conexión en caliente o mensajes estela cuando un LMRSucede sensor de evento de cambio.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando un LMRSucede sensor de evento de cambio.1 RW 0h Alimentación Fallo detectado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de unevento de fallo de alimentación.0: Desactiva la generación de interrupciones de conexión en caliente o mensajes estela cuando un poder

sucede evento de fallo.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando un podersucede evento de fallo.0 RW 0h botón de atención Presionado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de unatención botón presionado evento.0: Desactiva la generación de interrupciones de conexión en caliente o mensajes de vigilia cuando else pulsa el botón atención.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando la atenciónse pulsa el botón.SLTCONBus: 0 Dispositivo: 0 Función: 0 Offset: A8h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: A8hBus: 0 Dispositivo: 2 Función: 0-3 Offset: A8hBus: 0 Dispositivo: 3 Función: 0 Offset: A8h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: A8hBit Attr defecto DescripciónSLTSTSBus: 0 Dispositivo: 0 Función: 0 Offset: AAh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: AAhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: AAhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: AAh (PCIe Modo Puerto raíz)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: AAhBit Attr defecto Descripción15:09 RV 0h reservados8 RW1C 0b de enlace de datos del estado de capa CambiadoEste bit se establece (si no está ya configurado) cuando el estado del enlace de datos capa de enlacePoco activa en los cambios de estado de enlace de registro. Software debe leer Nivel de EnlaceCampo activo para determinar el estado del enlace antes de iniciar los ciclos de configuración a lacaliente de dispositivo conectado.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 65Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra7 RO 0b electromecánico Estado LatchCuando se lee este registro devuelve el estado actual de la electromecánicaBloqueo (el pin Emils) que tiene las codificaciones definidas como:0: Bloqueo electromecánico Disengaged1: Electromecánica Interlock Engaged6 RO Presence Detect 0b EstadoPara puertos con ranuras (donde el Slot Implementado poco de las capacidades PCI ExpressRegistros es 1b), este campo es el OR lógico de la Presencia de estado Detectardeterminado a través de un mecanismo en banda y banda lateral pins Detectar actuales. Referirse acómo Especificación Base PCI Express, la revisión 2.0 de la forma en la presencia dentro de bandadetectar funciona el mecanismo (ciertos estados en los LTSSM constituyen "tarjeta presente" yotros no).0: Tarjeta / Módulo ranura vacía1: Tarjeta / Módulo Presente en la ranura (con o sin motor)Para los puertos sin ranuras, IIO hardwires este bit a 1 ter.Nota: OS podría confundirse cuando se ve un puerto raíz PCI Express de vacío, queEs decir, "no hay slots + no presencia", ya que esta empresa no está permitida en la especificación. AsíBIOS debe ocultar todos los dispositivos raíz puertos reservados en el espacio de configuración IIO, a través de

registrar el DEVHIDE.5 RO 0b LMR Estado SensorEste bit indica el estado de un sensor MRL si se aplica.0: MRL Cerrado1: MRL Abrir.4 RW1C Comando 0B CompletadoEste bit es activado por IIO cuando el comando de conexión ha finalizado y que la conexión en calientecontrolador está listo para aceptar un comando posterior. Posteriormente, se borra porsoftware después de que el campo ha sido leída y procesada. Este bit no proporcionagarantiza que la acción correspondiente a la orden se complete.Any escribir a'Slot Registro de Control de PCI Express (SLTCON)' (independientemente del puerto es capaz ohabilitado de conexión en caliente) es considerado el comando 'hot-plug'.Si el puerto no está de conexión habilitado capaz o de conexión en caliente, entonces la conexión en calientecomando no activa ninguna acción en el puerto VPP pero el comando está siendocompletado a través de este fragmento.3 RW1C Presence Detect 0b cambiadoEste bit es activado por IIO cuando el valor declarado en el bit 6 es el cambio. Esposteriormente aprobado por el software después de que el campo ha sido leída y procesada.2 RW1C Sensor LMR 0b CambiadoEste bit se establece si el valor reportado en bits 5 cambios. Posteriormente, se borra porsoftware después de que el campo ha sido leída y procesada.1 RW1C Alimentación Fallo 0b DetectadoEste bit es activado por IIO cuando un evento de fallo de potencia es detectada por el controlador de potencia(Que se informa a través de la corriente de bits VPP). Posteriormente, se borra por el softwaredespués de que el campo ha sido leída y procesada.0 RW1C botón de atención 0b PresionadoEste bit es activado por IIO cuando se pulsa el botón de atención. Es posteriormenteaprobado por el software después de que el campo ha sido leída y procesada.IIO silenciosamente descarta el mensaje Attention_Button_Pressed si se reciben de PCIExpresar enlace sin actualizar este bit.SLTSTSBus: 0 Dispositivo: 0 Función: 0 Offset: AAh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: AAhBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: AAhBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: AAh (PCIe Modo Puerto raíz)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: AAhBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra66 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.54 ROOTCON: Control raíz PCI ExpressROOTCONBus: 0 Dispositivo: 0 Función: 0 Offset: AChBus: 0 dispositivo: 1 Función: 0-1 Offset: AChBus: 0 Dispositivo: 2 Función: 0-3 Offset: AChBus: 0 Dispositivo: 3 Función: 0 Offset: ACh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: AChBit Attr defecto Descripción15:05 RV 0h reservados4 RW 0b visibilidad software CRS HabilitarEste bit, cuando se establece, permite al Puerto raíz volver Solicitud de configuración de reintento

Status (CRS) Estado de finalización de software.3 RW 0b PME interrupción HabilitarEste campo controla la generación de interrupciones MSI / interrumpe INTX de PMEmensajes.1: Activa la generación de interrupciones a la recepción de un mensaje de PME0: Desactiva la generación de interrupción de los mensajes de PME2 RW 0b Error Fatal System Error en ActivarEste campo permite notificar a la lógica de error IIO núcleo interno de ocurrencia de unno se puede corregir un error fatal en el puerto o por debajo de su jerarquía. El error núcleo internológica del IIO decide si / cómo escalar el error más (pines / mensaje, etc.)1: indica que una notificación de error de lógica de núcleo IIO interno debe ser generado siun error fatal (ERR_FATAL) se informó por cualquiera de los dispositivos en la jerarquíaasociado con e incluyendo este puerto.0: Ninguna notificación lógica error básico IIO interno debe ser generado en un error fatal(ERR_FATAL) informado por cualquiera de los dispositivos de la jerarquía asociada con yincluyendo este puerto.Tenga en cuenta que la generación de la notificación del sistema en un error fatal PCI Express esortogonal a la generación de una interrupción MSI / INTx por el mismo error. Tanto unaerror del sistema y MSI / INTx se pueden generar en un error o el software puede fatalelegir uno de los dos.Consulte la especificación PCI Express Base, Revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control de error para generar notificación lógica de la basede los eventos de error en un puerto PCI Express.Tenga en cuenta que, dado que este registro se define sólo en modo PCIe para el dispositivo # 0, este bit seleer un 0 en el modo de DMI. Por lo tanto, para activar la notificación lógica error básico sobre el modo de DMIerrores fatales, BIOS debe poner el bit 35 de la "MISCCTRLSTS: Varios. Control y estado "en lapágina 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI.1 RW 0b error del sistema en caso de error no fatal HabilitarEste campo permite notificar a la lógica de error IIO núcleo interno de ocurrencia de unno se puede corregir el error no-fatal en el puerto o por debajo de su jerarquía. El IIO internalógica error núcleo decide si / cómo escalar el error más (pines / mensajeetc). 1: indica que una notificación de error de lógica de núcleo IIO interna debe sergenerado si un error no fatal (ERR_NONFATAL) se informó por cualquiera de los dispositivosen la jerarquía asociada con e incluyendo este puerto.0: Ninguna notificación lógica error núcleo interno debe ser generado en un error no fatal(ERR_NONFATAL) informado por cualquiera de los dispositivos en la jerarquía asociada cony la inclusión de este puerto.Tenga en cuenta que la generación del sistema de notificación de un error de PCI Express no es fatalortogonal a la generación de una interrupción MSI / INTx por el mismo error. Tanto unaerror del sistema y MSI / INTx se pueden generar en un error o el software puede no fatalelegir uno de los dos.Consulte la especificación PCI Express Base, Revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control de error para generar notificación lógica de la basede los eventos de error en un puerto PCI Express.Tenga en cuenta que, dado que este registro se define sólo en modo PCIe para el dispositivo # 0, este bit seleer un 0 en el modo de DMI. Por lo tanto, para activar la notificación lógica error básico sobre el modo de DMIerrores no fatales, BIOS debe poner el bit 34 de la "MISCCTRLSTS: Varios. Controlar yEstado "en la página 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 67Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

3.2.5.55 ROOTCAP: Capacidades de raíz PCI Express3.2.5.56 ROOTSTS: PCI Express de estado Root0 RW 0b error del sistema en caso de error corregible HabilitarEste campo controla notificar a la lógica de error IIO núcleo interno de la ocurrencia de unfallo reparable en el dispositivo o por debajo de su jerarquía. La lógica error núcleo internodel IIO luego decide si / cómo escalar el error más (pines / mensaje, etc.)1: indica que una notificación de error de lógica de núcleo interno debe ser generada si unfallo reparable (ERR_COR) se informó por cualquiera de los dispositivos en la jerarquíaasociado con e incluyendo este puerto.0: Ninguna notificación lógica error núcleo interno debe ser generado en un corregiblede error (ERR_COR) informado por cualquiera de los dispositivos en la jerarquía asociada cony la inclusión de este puerto.Tenga en cuenta que la generación de la notificación del sistema en un error corregible PCI Express esortogonal a la generación de una interrupción MSI / INTx por el mismo error. Tanto unaerror del sistema y MSI / INTx se pueden generar en un error de software o corregirpuede elegir uno de los dos.Consulte la especificación PCI Express Base, Revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control de error para generar notificación lógica de la basede los eventos de error en un puerto PCI Express.Tenga en cuenta que, dado que este registro se define sólo en modo PCIe para el dispositivo # 0, este bit seleer un 0 en el modo de DMI. Por lo tanto, para activar la notificación lógica error básico sobre el modo de DMIerrores corregibles, BIOS debe poner el bit 33 de la "MISCCTRLSTS: Varios. Controlar yEstado "en la página 89 a un 1 (para reemplazar este bit) en el dispositivo # 0 en el modo de DMI.ROOTCAPBus: 0 Dispositivo: 0 Función: 0 Offset: AEh (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: AEhBus: 0 Dispositivo: 2 Función: 0-3 Offset: AEhBus: 0 Dispositivo: 3 Función: 0 Offset: AEh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: AEhBit Attr defecto Descripción15:01 RV 0h reservados0 RO 1b CRS Visibilidad SoftwareEste bit, cuando se establece, indica que el puerto de la raíz es capaz de devolverSolicitud de configuración de reintento de estado (CRS) Estado de finalización de software.Procesador compatible con esta capacidad.ROOTSTSBus: 0 Dispositivo: 0 Función: 0 Offset: B0h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: B0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B0hBus: 0 Dispositivo: 3 Función: 0 Offset: B0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B0hBit Attr defecto Descripción31:18 RV 0h reservados17 RO-V 0b PME PendienteEste campo indica que otro PME está pendiente cuando se activa el bit de estado PME.Cuando el bit de estado PME es borrado por software, la PME pendiente es entregado porhardware configurando el bit de estado PME nuevo y actualizar el ID Solicitanteapropiadamente. El bit de pendiente PME es borrado por hardware si no hay más PME sonpendiente.ROOTCONBus: 0 Dispositivo: 0 Función: 0 Offset: ACh

Bus: 0 dispositivo: 1 Función: 0-1 Offset: AChBus: 0 Dispositivo: 2 Función: 0-3 Offset: AChBus: 0 Dispositivo: 3 Función: 0 Offset: ACh (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: AChBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra68 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.57 DEVCAP2: Capacidades de dispositivos PCI Express 2 Registro16 RW1C 0b Estado PMEEste campo indica un mensaje PM_PME (ya sea desde el enlace o internamentedentro de ese puerto raíz) recibida en la port.1: PME se afirmó por un solicitantesegún lo indicado por el campo ID Solicitante PMEEste bit se borra el software escribiendo un '1 '. Tenga en cuenta que el puerto raíz en sí podríaser la fuente de un evento de PME cuando se observa un evento de conexión en caliente cuando el puerto estáen el estado de D3hot.15:00 RO-V 0000h PME ID SolicitanteEste campo indica el ID del solicitante PCI de la última solicitante PME. Si el puerto raízen sí era la fuente del mensaje de PME (virtual), a continuación, una de RequesterIDCPUBUSNO0: DevNo: FunctionNo se registra en este campo.DEVCAP2Bus: 0 Dispositivo: 0 Función: 0 Offset: B4hBus: 0 dispositivo: 1 Función: 0-1 Offset: B4hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B4hBus: 0 Dispositivo: 3 Función: 0 Offset: B4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B4hBit Attr defecto Descripción31:14 RV 0h reservados13:12 RW-O 01b TPH Completer ApoyadoIndica el soporte para TLP Consejos de procesamiento. Procesador no admite lacabecera TPH extendida.00: TPH y Extended TPH Completer no es compatible.01: TPH Completer apoyado; extendido TPH Completer no es compatible.10: Reservado.11: Tanto TPH y Extended TPH Completer compatibles.11 RW-O Mecanismo LTR 0b ApoyadoUn valor de 1b indica apoyo a la presentación de informes Tolerancia Latencia opcional (LTR)capacidad de mecanismo.10 RO 0b No RO-enabled Pases PR-PRSi este bit está activado, el elemento de enrutamiento no realiza el paso permitido por laPCIe ordenar A2b entrada de regla que esté asociada con el Ordenamiento RelajadoCampo Atributo están estableciendo.Este bit sólo se aplica para los interruptores y RCs que el apoyo peer to peer tráficoentre los puertos de raíz. Este bit sólo se aplica a Solicitudes enviadas se remitirána través del Switch o RC y no se aplica al tráfico se origine o termineen el interruptor o RC en sí. Todos los puertos de un switch o RC deben reportar la mismavalor de este bit. Para el resto de funciones, este bit debe ser 0b.9 RW-O 0b AtomicOp CAS Completer 128-bit de operando soportadasNo compatible8-RW O 0b AtomicOp Completer 64-bit de operando soportadasNo compatible

7 RW-O 0b AtomicOp Completer 32-bit de operando soportadasNo compatible6 RO 0b AtomicOp enrutamiento admitidosEnrutamiento P2P de AtomicOp no se admiteROOTSTSBus: 0 Dispositivo: 0 Función: 0 Offset: B0h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: B0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B0hBus: 0 Dispositivo: 3 Función: 0 Offset: B0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 69Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.58 DEVCTRL2: Expreso Dispositivo de control Registro PCI 25 RW-O 1b Alternativa RID InterpretationCapableEste bit se pone a 1b indica Root Port soporta esta capacidad.Notas: BIOS necesita borrar este bit a cero para Bus 0, Dispositivo 0, la función sólo 0.4 RO 1b Finalización Tiempo de espera Desactivar ApoyadoIIO respalda desactivar tiempo de espera de la finalización03:00 RO Eh Finalización Valores de tiempo de espera admitidosEste campo indica compatibilidad con dispositivos para el tiempo de espera opcional programación Finalizaciónmecanismo. Este mecanismo permite que el software del sistema para modificar laRango de tiempo de espera de finalización. Los bits son una caliente codificada y establecer de acuerdo con eltabla de abajo para mostrar rangos de los valores de tiempo de espera admitidos. Un dispositivo que soporta elcapacidad opcional de Finalización Tiempo de espera de Programación debe establecer al menos dosbits.Four rangos de valores de tiempo son definidos:Rango A: 50 a 10 ms con nosotrosRango B: 10 ms a 250 msRango C: 250 ms a 4 sRango D: 4 s a 64 sLos bits se establecen de acuerdo a la tabla de abajo para mostrar rangos de los valores de tiempo de espera admitidos.0000b: Terminaciones de programación de tiempo de espera no soportado - los valores se fijan poraplicación en el rango de 50 a 50 ms nos.0001b: Rango A0010b: Rango B0011b: Rango de A & B0110b: Rango B & C0111b: Rango A, B, y C1110b: Rango B, C D1111b: Rango A, B, C y DTodos los demás valores están reservados.IIO respalda los valores de tiempo de espera de hasta 10 ms-64 s.DEVCTRL2Bus: 0 Dispositivo: 0 Función: 0 Offset: F8h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: B8h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: B8hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B8hBus: 0 Dispositivo: 3 Función: 0 Offset: B8h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B8hBit Attr defecto Descripción

15:06 RV 0h reservados5 RO 0b Alternativa RID InterpretationEnableSe aplica sólo a los puertos raíz. Cuando se establece en 1b, ARI está habilitado para el RootPuerto. Por Device # 0 en el modo de DMI, se ignora este bit.4 1b RW en modo DMI20b para el modo de PCIeTiempo de espera de finalización DesactivarCuando se establece en 1b, este bit desactiva el mecanismo de tiempo de espera de finalización paratodas NP tx que las cuestiones IIO en el enlace PCIe / DMI. Cuando 0b, la finalizacióntiempo de espera está activada. El software puede cambiar este campo, mientras que hay activoel tráfico en el puerto root / DMI.DEVCAP2Bus: 0 Dispositivo: 0 Función: 0 Offset: B4hBus: 0 dispositivo: 1 Función: 0-1 Offset: B4hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B4hBus: 0 Dispositivo: 3 Función: 0 Offset: B4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B4hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra70 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.59 LNKCAP2: Capacidades de enlaces PCI Express 203:00 RW 0h Finalización Valor de tiempo de espera en NP Tx que las cuestiones IIO en PCIe / DMIEn dispositivos que admiten Finalización de programación de tiempo de espera, este campopermite que el software del sistema para modificar el intervalo de tiempo de espera de finalización. Lasiguientes codificaciones y rangos de tiempo de espera correspondientes se definen:0000b = 10 ms a 50 ms0001b = Reservado (IIO alias 0000b)0010b = Reservado (IIO alias 0000b)0101b = 16 ms a 55 ms0110b = 65 ms a 210 ms1001b = 260 ms a 900 ms1010b = 1 s a 3,5 s1101b = 4 s a 13 s1110b = 17 s a 64 sCuando el software selecciona 17 s a 64 s Rango ", CTOCTRL: FinalizaciónControl de Tiempo de espera "en la página 97 controla aún más el valor de tiempo de espera enese rango. Para el resto de los rangos seleccionados por el sistema operativo, el valor de tiempo de espera enese rango está fijado en el hardware IIO.El software puede cambiar este campo, mientras que hay un tráfico activo en la raízpuerto.Este valor también se puede utilizar para controlar Tiempo de espera de PME_TO_ACK. Eso es estecampo establece el valor de tiempo de espera para recibir un mensaje PME_TO_ACK despuésPME_TURN_OFF un mensaje que se ha transmitido. El PME_TO_ACKTiempo de espera sólo tiene sentido si el bit 6 del "MISCCTRLSTS: Varios. Controlar yEstado "en la página 89 registro se establece en un 1b.LNKCAP2Bus: 0 Dispositivo: 0 Función: 0 Offset: BCHBus: 0 dispositivo: 1 Función: 0-1 Offset: BCHBus: 0 Dispositivo: 2 Función: 0-3 Offset: BCHBus: 0 Dispositivo: 3 Función: 0 Offset: BCH (Modo de puerto raíz PCIe)

Bus: 0 Dispositivo: 3 Función: 1-3 Offset: BCHBit Attr defecto Descripción31:8 RV 0h reservados07:01 RW-O 3h compatibles velocidades de enlace VectorCompatible con velocidades de enlace Vector - Este campo indica la velocidad de enlace soportado (s) deel puerto asociado. Para cada bit, un valor de 1b indica que el correspondienteVelocidad de enlace con el apoyo, de lo contrario, la velocidad de transmisión no es compatible.Definiciones de los bits son:Bit 1 2,5 GT / s set en el procesadorBit 2 5,0 GT / s conjunto en el procesadorBit 3 8.0 GT / s set de procesador a menos PCIe 3.0 está deshabilitado en esa parteBits 07:04 reservadosIntel Xeon E5 Familia admite todas las velocidades, salvo PCIe 3.0 esdesactivada en esa parte, entonces sólo Gen1 y Gen2 son compatibles.0 RV 0h reservadosDEVCTRL2Bus: 0 Dispositivo: 0 Función: 0 Offset: F8h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: B8h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: B8hBus: 0 Dispositivo: 2 Función: 0-3 Offset: B8hBus: 0 Dispositivo: 3 Función: 0 Offset: B8h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: B8hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 71Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.60 Intel ® QuickData TechnologyLNKCON2: PCI Express de control de enlace 2RegistroLNKCON2Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1C0h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: C0h (PCIe MODE)Autobús: 0 Device: 1 Función: 0-1 Offset: C0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: C0hBus: 0 Dispositivo: 3 Función: 0 Offset: C0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: C0hBit Attr defecto Descripción15:13 RO 0b Reservado (Sólo para Bus 0, Dispositivo 0, Función 0)12 RWS 0b Cumplimiento De-énfasis (Sólo para Bus 0, Dispositivo 0, Función 0)Este bit establece el nivel de énfasis en el estado Polling.Compliance si la entradaproducido por el poco cumplimiento Enter siendo 1b.Encodings:1b -3,5 dB0b -6 dB15:12 RWS 0000b Cumplimiento preset / De-énfasis (excepto Bus 0, Dispositivo 0, Función 0)Para 8 GT / s Velocidad de datos:Este bit establece el nivel predeterminado transmisor en el estado Polling.Compliance si la entradaproducido por el poco cumplimiento Enter siendo 1b. Las codificaciones se definen comosiguiente:0000b: -6 dB para de-énfasis, 0 dB para preimpulso0001b: -3,5 dB para de-énfasis, 0 dB para preimpulso0010b: -4,5 dB para de-énfasis, 0 dB para preimpulso0011b: -2,5 dB para de-énfasis, 0 dB para preimpulso

0100b: 0 dB para el de-énfasis, 0 dB para preimpulso0101b: 0 dB para el de-énfasis, 2 dB para preimpulso0110b: 0 dB para el de-énfasis, 2,5 dB para preimpulso0111b: -6 dB para de-énfasis, 3,5 dB para preimpulso1000b: -3,5 dB para de-énfasis, 3,5 dB para preimpulso1001b: 0 dB para el de-énfasis, 3,5 dB para preimpulsoOtros: reservadosPara 5 GT / s Velocidad de datos:Este bit establece el nivel de énfasis en el estado Polling.Compliance si la entradaproducido por el poco cumplimiento Enter siendo 1b. Codificación:0001b: -3,5 dB0000b: -6 dBPara 2.5 GT / s Velocidad de datos:El valor de este campo no tiene efecto. Los componentes que soportan sólo el 2,5 GT / svelocidad están autorizados a cablear este campo para 0h.Nota: Este bit está destinado a depurar, realizar pruebas de cumplimiento. Sistemase permite firmware y software para modificar este bit sólo durante depuración opruebas de conformidad.11 RWS 0b Cumplimiento SOSCuando se establece en 1b, se requiere que el LTSSM enviar periódicamente a SKP conjuntos ordenadosentre los patrones de cumplimiento (modificado).10 RWS 0b Introduzca Cumplimiento ModificadoCuando este bit se pone a 1b, el dispositivo transmite Patrón Cumplimiento de modificación si elLTSSM entra Polling.Compliance subestado.09:07 RWS-V 000b de transmisión MargenEste campo controla el valor del nivel de tensión en el nondeemphasizedPines transmisor.6 RW-O 0b seleccionable DeénfasisCuando el enlace está funcionando a la velocidad de 5,0 GT / s, este bit selecciona el nivel de deemphasisdurante component.Encodings Upstream:1b -3,5 dB0b -6 dBCuando el enlace está funcionando a velocidad de 2,5 GT / s, el valor de este bit no tiene efecto.Configuración del procesador de E / S integradas (IIO) Registra72 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.61 LNKSTS2: PCI Express Link Status Register 25 RWS 0b Hardware velocidad Autónoma DisableCuando se establece, este bit desactiva hardware de cambiar la velocidad de enlace para el dispositivorazones específicas distintas de tratar de corregir el funcionamiento fiable de Enlacereducir la velocidad de Link.4 RWS-V 0b Introduce CumplimientoSoftware está autorizado a forzar un vínculo para acceder al modo de cumplimiento a la velocidadindicado en el campo Velocidad de enlace de destino estableciendo el bit en 1b, tanto encomponentes en un enlace y luego iniciar un restablecimiento en caliente en el enlace.03:00 RWS-V 2b Speed Link Target (Sólo para Bus 0, Dispositivo 0, Función 0)Este campo establece un límite máximo de velocidad de operación vínculo mediante la restricción de los valoresanunciado por el componente de nivel superior en sus secuencias de entrenamiento. Definidocodificaciones son:0001b 2,5 Gb / s de destino Speed Link0010b 5 Gb / s de destino Speed Link

Todas las demás codificaciones son reservados.Si se escribe un valor en este campo que no se corresponde con una velocidad incluida enel campo de velocidades de enlace soportados, IIO de forma predeterminada Gen1 velocidad.Este campo también se utiliza para establecer la velocidad de modo de cumplimiento de los objetivos cuando el software esmediante el bit de Cumplimiento Enter para forzar un vínculo en el modo de cumplimiento.Si la correa TXT_PLTEN está inactivo, este campo defecto 0001b.03:00 RWS-V 3b Speed Link Target (excepto Bus 0, Dispositivo 0, Función 0)Este campo establece un límite máximo de velocidad de operación vínculo mediante la restricción de los valoresanunciado por el componente de nivel superior en sus secuencias de entrenamiento. Definidocodificaciones son:0001b 2,5 Gb / s de destino Speed Link0010b 5 Gb / s de destino Speed Link0011b 8 Gb / s de destino Speed LinkTodas las demás codificaciones son reservados.Si se escribe un valor en este campo que no se corresponde con una velocidad incluida enel campo de velocidades de enlace soportados, IIO de forma predeterminada Gen1 velocidad.Este campo también se utiliza para establecer la velocidad de modo de cumplimiento de los objetivos cuando el software esmediante el bit de Cumplimiento Enter para forzar un vínculo en el modo de cumplimiento.LNKSTS2Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1C2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: C2h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: C2hBus: 0 Dispositivo: 2 Función: 0-3 Offset: C2hBus: 0 Dispositivo: 3 Función: 0 Offset: C2h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: C2hBit Attr defecto Descripción15:06 RV 0h reservados5 RW1CS 0b igualdad Solicitar EnlaceEste bit es activado por hardware para solicitar proceso de ecualización Enlace a realizaren el enlace.4 RO-V 0b igualdad Fase 3 ExitosoCuando se establece en 1b, esto indica que la Fase 3 de la igualdad transmisorprocedimiento se ha completado con éxito.LNKCON2Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1C0h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: C0h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: C0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: C0hBus: 0 Dispositivo: 3 Función: 0 Offset: C0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: C0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 73Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.62 PMCAP: Capacidades de gestión de energíaEl PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poderapoyo relacionados con la gestión. Los siguientes registros / capacidades PM se añaden acumplimiento de software.3 RO-V 0b igualdad Fase 2 Exitosa

Cuando se establece en 1b, esto indica que la Fase 2 de la igualdad transmisorprocedimiento se ha completado con éxito.2 RO-V 0b igualdad Fase 1 con éxitoCuando se establece en 1b, esto indica que la Fase 1 de la igualdad transmisorprocedimiento se ha completado con éxito.1 RO-V 0b igualdad completaCuando se establece en 1b, esto indica que el procedimiento de igualación Transmisor tienecompletado.0 RO-V 0b Nivel actual DeénfasisCuando se opera a velocidad Gen2, esto indica el nivel de de-énfasis actual. Estecampo está reservado para Gen1 velocidades1b: -3,5 dB0b: -6 dBLNKSTS2Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1C2h (DMI2 MODE)Bus: 0 Dispositivo: 0 Función: 0 Offset: C2h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Offset: C2hBus: 0 Dispositivo: 2 Función: 0-3 Offset: C2hBus: 0 Dispositivo: 3 Función: 0 Offset: C2h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: C2hBit Attr defecto DescripciónPMCAPBus: 0 Dispositivo: 0 Función: 0 Offset: E0hBus: 0 dispositivo: 1 Función: 0-1 Offset: E0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: E0hBus: 0 Dispositivo: 3 Función: 0 Offset: E0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: E0hBit Attr defecto Descripción31:27 RO-V 0h PME SupportIndica el PM estados dentro de la cual la función es capaz de enviar una PMElado secundario message.NTB no envía mensajes de PME.En el modo de PCIe, Bits 31, 30 y 27 deben establecerse en \ q1 \ q para el puente PCI-PCIestructuras que representan a los puertos en los complejos de raíz. En el modo de DMI, la generación de PME esno se admite.Bit 31 = D3coldBit 30 = D3hotBit 29 = D2Bit 28 = D1Bit 27 = D026 RO Soporte D2 0bIIO no admite la administración de energía D2 estado.25 D1 0b RO SoporteIIO no soporta D1 estado de administración de energía.24:22 RO 000b AUX actualEl dispositivo no admite corriente auxiliar21 RO 0b dispositivo de inicialización específicoNo se requiere la inicialización de dispositivos20 RV 0h ReservadosConfiguración del procesador de E / S integradas (IIO) Registra74 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2

3.2.5.63 PMCSR: Control de administración de energía y registro de estadoEste registro proporciona el estado y el control de la información de los eventos de PM en el PCI Expresspuerto del IIO.19 RO 0b Reloj PMEEste campo está cableado a 0h, ya que no se aplica a PCI Express.18:16 RO 011b VersionEste campo se establece en 3 horas (1.2 compatible con PM) como número de versión de todas PCI Expresspuertos.15:08 RO 00h Siguiente Capacidad PointerEsta es la última en la capacidad de la cadena y por lo tanto ajustado a 0.07:00 RO 01h ID capacidadProporciona la capacidad de ID PM asignado por PCI-SIG.PMCAPBus: 0 Dispositivo: 0 Función: 0 Offset: E0hBus: 0 dispositivo: 1 Función: 0-1 Offset: E0hBus: 0 Dispositivo: 2 Función: 0-3 Offset: E0hBus: 0 Dispositivo: 3 Función: 0 Offset: E0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: E0hBit Attr defecto DescripciónPMCSRBus: 0 Dispositivo: 0 Función: 0 Offset: E4HBus: 0 dispositivo: 1 Función: 0-1 Offset: E4HBus: 0 Dispositivo: 2 Función: 0-3 Offset: E4HBus: 0 Dispositivo: 3 Función: 0 Offset: E4H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: E4HBit Attr defecto Descripción31:24 RO 00h DataNo es relevante para IIO23 RO Bus de alimentación / Reloj Control de 0h HabilitarEste campo está cableado a 0h, ya que no se aplica a PCI Express.22 RO 0h B2/B3 SupportEste campo está cableado a 0h, ya que no se aplica a PCI Express.21:16 RV 0h reservados15 RW1CS 0h PME EstadoSe aplica sólo a RPs. Este Estado PME es un poco pegajosa. Este bit se establece, con independencia deel bit PMEEN se define más adelante, en un evento habilitado para PCI Express proporciona hotpluglos RP se encontraba en estado D3hot. Software borra este bit por escribir un '1 'cuando tienese ha completado. Consulte la especificación PCI Express Base, Revisión 2.0 para másdetalles sobre la generación de eventos estela a un RP.14:13 RO Escala datos 0hNo es relevante para IIO12:09 RO 0h Datos SeleccionarNo es relevante para IIO8 RWS 0h Activar PMESe aplica sólo a los puertos raíz. Este campo es un poco pegajoso y cuando se establece, permite una virtualesMensaje PM_PME que se genera internamente en una habilitado expreso hotplug PCIevento. Este mensaje PM_PME virtuales a continuación, establece los bits apropiados en laRegistro ROOTSTS (que puede desencadenar un MSI / INT o provocar un _PMEGPEevento).0: Desactivar posibilidad de enviar mensajes de PME cuando se produce un evento1: Activa la posibilidad de enviar mensajes de PME cuando se produce un evento

7:04 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 75Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.64 XPREUT_HDR_EXT: REUT PCIe Header Extended3 RW-O 1b Indica IIO no restablece sus registros cuando éste pase a D3hota D02 RV 0h Reservados01:00 RW 0h Poder estatalEste campo de 2 bits se utiliza para determinar el estado de energía actual de la función y paraestablecer un nuevo estado de la alimentación también. 00: D001: D1 (no soportado por IIO)10: D2 (no soportado por IIO)11: D3_hotSi Software intenta escribir 01 o 10 de este campo, el estado de energía no cambiadesde el estado de energía existente (que puede ser o D3hot D0) y tampoco éstasbits1: 0 valor de cambio.Todos los dispositivos responderán a sólo Escriba 0, cuando en las operaciones de configuración D3hotEstado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no seresponder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE /Pedacitos IOSE ser claro) como objetivo y no generarán ningún recuerdo / IO /operaciones de configuración como iniciador en el bus principal (mensajes siguen siendopermite pasar a través).XPREUT_HDR_EXTBus: 0 Dispositivo: 0 Función: 0 Offset: 100h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 100Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 100Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 100 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 100Bit Attr defecto Descripción31:20 RO 110h PcieNextPtrSiguiente Capacidad Pointer Este campo contiene el desplazamiento a la siguiente capacidad de PCIestructura o 00h si no existen otros elementos de la lista enlazada de capacidades.En el modo de DMI, señala el vendedor Capacidad error específico.En el modo de PCIe, que apunta a la capacidad de ACS.19:16 RO 1h PcieCapVersionCapacidad Versión: Este campo es un número de versión definido PCI-SIG que indicala naturaleza y el formato de la capacidad de extendido. Esto indica la versión de laReut capacidad.15:00 RO Bh PcieCapIDPCIe CapID extendido: Este campo tiene el valor 0Bh para identificar el CAP_IDasignado por el PCI SIG que indica una capacidad específica del proveedor.PMCSRBus: 0 Dispositivo: 0 Función: 0 Offset: E4HBus: 0 dispositivo: 1 Función: 0-1 Offset: E4HBus: 0 Dispositivo: 2 Función: 0-3 Offset: E4HBus: 0 Dispositivo: 3 Función: 0 Offset: E4H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: E4HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra76 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha técnica Volumen 23.2.5.65 XPREUT_HDR_EXT: REUT PCIe Header Extended3.2.5.66 XPREUT_HDR_CAP: Capacidad Header REUT3.2.5.67 XPREUT_HDR_LEF: REUT Header Capacidad LeafXPREUT_HDR_EXTBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 100h (DMI2 MODE)Bit Attr defecto Descripción31:20 RO-V 144h PcieNextPtrSiguiente Capacidad Pointer Este campo contiene el desplazamiento a la siguiente capacidad de PCIestructura o 00h si no existen otros elementos de la lista enlazada de capacidades.En el modo de DMI, señala el vendedor Capacidad error específicoEn el modo de PCIe, que apunta a la capacidad de ACS.19:16 RO 1h PcieCapVersionCapacidad Versión: Este campo es un número de versión definido PCI-SIG que indicala naturaleza y el formato de la capacidad de extendido. Esto indica la versión de laReut capacidad.15:00 RO Bh PcieCapIDPCIe CapID extendido: Este campo tiene el valor 0Bh para identificar el CAP_IDasignado por el PCI SIG que indica una capacidad específica del proveedor.XPREUT_HDR_CAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 104hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 104hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 104hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 104h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 104hBit Attr defecto Descripción31:20 RO Ch. VSECLengthVSEC Longitud Este campo define la longitud de la REUT 'cuerpo de capacidades ". El tamaño de losel cuerpo de la hoja es de 12 bytes, incluyendo el _EXT, _CAP y registros _LEF.19:16 RO 0h VSECIDRevREUT VSECID atrás Este campo se define como el número de versión que indica lanaturaleza y el formato de la estructura VSEC. Software de calidad del mosto de la ID del proveedorantes de interpretar este campo.15:00 RO 0002h VSECIDREUT motor VSECID Este campo es un número de identificación Intel definida que indica lanaturaleza y el formato de la estructura VSEC. Software debe calificar el Vendor IDantes de interpretar este campo.Notas:Un valor de 00h "está reservadaEl valor '01h 'es el Consejo ID definido para motores Reut.El valor '02h 'está especificada para la REUT "estructura capacidad de la hoja' que se encuentra encada eslabón que en apoyo de un motor REUT.XPREUT_HDR_LEFBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 108hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 108hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 108hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 108h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 108hBit Attr defecto Descripción31:16 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 77

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.68 ACSCAPHDR: Servicios de control de acceso de Capacidad Extendida Header3.2.5.69 ACSCAP: Control de acceso Servicios de Capacidad de Registro15:08 RO 30h LeafReutDevNumEste campo identifica el dispositivo PCI / Función # donde el motor REUT asociadareside en este enlace.Device6 y function0 = 30hDevice6 y function1 = 31hDevice6 y FUNCTION3 = 33hDevice7 y function0 = 38h07:00 RO 2h LeafReutEngIDEste campo identifica el motor REUT asociado con el enlace (igual que el REUTIdentificación).ACSCAPHDRBus: 0 Dispositivo: 0 Función: 0 Offset: 110h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 110hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 110hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 110h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 110hBit Attr defecto Descripción31:20 RO 148h Siguiente Capacidad de compensaciónEsto apunta a la siguiente capacidad en el espacio de configuración ampliado de campo.En el modo de PCIe, apunta a la capacidad Error avanzada.19:16 RO 1h Capacidad VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 000DH PCI Express Extended CAP IDAsignado para la capacidad de servicios de control de acceso por PCISIG.ACSCAPBus: 0 Dispositivo: 0 Función: 0 Offset: 114h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 114hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 114hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 114h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 114hBit Attr defecto Descripción15:08 RO 0h egreso Control de Vectores TamañoN / A para el IIO7 RV 0b Reservados6 RO 0b ACS directo Traducido P2PSe aplica sólo a los puertos raíz indica que el componente no implementa ACSDirecto Traducido P2P.5 RO 0b ACS Control de egreso P2PSe aplica sólo a los puertos raíz indica que el componente no implementa ACSControl de egreso P2P.XPREUT_HDR_LEFBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 108hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 108hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 108hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 108h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 108hBit Attr defecto Descripción

Configuración del procesador de E / S integradas (IIO) Registra78 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.70 ACSCTRL: Control de acceso de Servicios de Control de Registro4 RO 1b ACS Upstream ForwardingSe aplica sólo a los puertos raíz indica que el componente implementa ACSDesvío de Upstream.3 RO 1b ACS Finalización P2P RedirectSe aplica sólo a los puertos raíz indica que el componente implementa ACS P2PFinalización redirigida.2 RO 1b ACS Solicitud P2P RedirectSe aplica sólo a los puertos raíz indica que el componente implementa ACS P2PSolicitar redireccionamiento.1 1b RO ACS Translation bloqueoSe aplica sólo a los puertos raíz indica que el componente implementa ACSBloqueo de traducción.0 RO 1b ACS Validación FuenteSe aplica sólo a los puertos raíz indica que el componente implementa ACS FuenteValidación.ACSCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: 116H (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 116HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 116HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 116H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 116HBit Attr defecto Descripción15:07 RV 0h reservados6 RO 0b ACS directo Enable P2P traducidasSólo se aplica a los puertos raíz Este está cableado a 0b como el componente noimplemento ACS directo Traducido P2P.5 RO 0b ACS Control de egreso P2P HabilitarSe aplica sólo a los puertos raíz. El componente no implementa ACS egreso P2PControlar y por lo tanto, este bit no debe ser utilizado por SW.4 RW 0b ACS Upstream Forwarding HabilitarSe aplica sólo a los puertos raíz. Cuando se establece este bit, las transacciones procedentes de una raízpuerto que se dirigen al mismo puerto hacia abajo, será remitido. Normalmente este tipo de tráficosería abortado.Aparte de esto, el bit no tiene otro impacto en IIO H / W.3 RW 0b ACS Finalización P2P redirigida HabilitarSe aplica sólo a los puertos raíz. Determina si el componente redirige peer-to-peerTerminaciones de aguas arriba, aplicables sólo para leer Terminaciones cuya RelajadoOrden de atributos es clara.2 RW 0b ACS Solicitud P2P redirigida HabilitarSe aplica sólo a los puertos raíz. Cuando se establece este bit, las transacciones procedentes de una raízpuerto que se dirigen al mismo puerto hacia abajo, será remitido. Normalmente este tipo de tráficosería abortado.Aparte de esto, el bit no tiene otro impacto en IIO H / W.1 RW 0b ACS Translation Bloqueo HabilitarSe aplica sólo a los puertos raíz. Cuando se establece, el componente bloquea todo Memoria aguas arribaLas solicitudes cuya traducción de direcciones (AT) del campo no se establece en el valor predeterminado.ACSCAP

Bus: 0 Dispositivo: 0 Función: 0 Offset: 114h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 114hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 114hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 114h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 114hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 79Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.71 APICBASE: APIC Base Register3.2.5.72 APICLIMIT: Register límite APIC0 RW 0b ACS Validación Fuente ActivaSe aplica sólo a los puertos raíz. Cuando se establece, el componente valida el número de autobusesde la ID Solicitante de Solicitudes aguas arriba en contra de la secundaria / subordinadoLas líneas de autobús.APICBASEBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 140hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 140hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 140hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 140h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 140hBit Attr defecto Descripción15:12 RV 0h reservados11:01 RW 000h Bits 19:09 de la base de APIC se aplica sólo a los puertos raíz.Bits 31:20 se supone que son 0xFECh. Bits 08:00 son un no se preocupan por la direccióndecodificar. Dirección de decodificación de la gama APIC se realiza como APICBASE.ADDR [31:8]<= A [31:8] <= APICLIMIT.ADDR [31:8].Accesos salientes a la gama APIC son reclamados por el puerto raíz y procesadosa PCIe, si se ha activado el bit 0, incluso si el bit de MSE del puerto raíz es claro o el puerto raízsí está en estado D3hot.Permiten 0 RW gama APIC 0hpermite la decodificación de la ventana APICAPICLIMITBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 142HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 142HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 142HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 142H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 142HBit Attr defecto Descripción15:12 RV 0h reservados11:01 RW 000h Bits 19:09 del límite APICSe aplica sólo a los puertos raíz.Bits 31:20 se supone que son 0xFECh. Bits 08:00 son un no se preocupan por la direccióndecodificar. Dirección de decodificación de la gama APIC se realiza como APICBASE.ADDR [31:8]<= A [31:8] <= APICLIMIT.ADDR [31:8].Accesos salientes a la gama APIC son reclamados por el puerto raíz y procesadosa PCIe, si el rango está activado, incluso si el bit de MSE del puerto raíz es clara o lapuerto raíz en sí está en estado D3hot.0 RV 0h reservadosACSCTRLBus: 0 Dispositivo: 0 Función: 0 Offset: 116H (PCIe MODE)

Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 116HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 116HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 116H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 116HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra80 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.73 VSECHDR: PCI Express mayor capacidad Header - Modo DMI23.2.5.74 VSHDR: Vendedor encabezado específico - Modo DMI23.2.5.75 VSHDR: Vendedor encabezado específico - Modo NTBVSECHDRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 144hBit Attr defecto Descripción31:20 RO 1D0h Siguiente Capacidad de compensaciónEste campo indica la siguiente capacidad en el espacio de configuración extendida o es 0 sies que la capacidad última.19:16 RO 1h Capacidad VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 000Bh PCI Express Extended CAP IDAsignado por el proveedor de capacidad específicaVSHDRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 148hBit Attr defecto Descripción31:20 RO 3Ch VSEC LongitudEste campo apunta al siguiente Capacidad en el espacio de configuración extendida que esla capacidad de ACS a 150h.19:16 RO 1h VSEC VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 4h VSEC IDIdentifica Intel Vendor capacidad específica de la ARE sobre DMIVSHDRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 148hBit Attr defecto Descripción31:20 RO 3Ch VSEC LongitudEste campo indica el número de bytes en toda la estructura VSEC, incluyendo elExpreso encabezado PCI mayor capacidad, el encabezado específico del proveedor, y laRegistros específicos del proveedor.19:16 RO 1h VSEC VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 4h VSEC IDIdentifica Intel Vendor capacidad específica de la ARE sobre NTBIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 81Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.76 ERRCAPHDR: PCI Express mayor capacidad Header - Puertos Raíz3.2.5.77 UNCERRSTS: Uncorrectable estado de errorEste registro identifica errores incorregibles detectados para PCI Express / puerto DMI3.2.5.78 UNCERRMSK: Uncorrectable Máscara ErrorEste registro máscaras errores incorregibles de ser señalado.ERRCAPHDR

Bus: 0 Dispositivo: 0 Función: 0 Offset: 148h (PCIe MODE)Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 148hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 148hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 148h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 148hBit Attr defecto Descripción31:20 RO 1D0h Siguiente Capacidad de compensaciónEste campo indica la siguiente capacidad en el espacio de configuración extendida o es 0 sies que la capacidad última.19:16 RO 1h Capacidad VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 0001h PCI Express Extended CAP IDAsignado por el informe de errores avanzadaUNCERRSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 14ChBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 14ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 14ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 14Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 14ChBit Attr defecto Descripción31:22 RV 0h reservados21 RW1CS 0b ACS Estado Violación20 RW1CS 0b recibe una solicitud no compatible19 RV 0h reservados18 RW1CS 0b Malformed TLP Estado17 RW1CS 0b receptor Buffer Overflow Estado16 RW1CS 0b inesperado estado de finalización15 RW1CS 0b Completer Abortar Estado14 RW1CS 0b Finalización de estado de tiempo de espera13 RW1CS 0b Flow Control Protocol Status Error12 RW1CS 0b Envenenado TLP Estado11:06 RV 0h reservados5 RW1CS sorpresa 0b bajada Estado de errorNota: Para el traslado no conectables en caliente, esto se registra sólo cuando SLTCON [10] esel valor 0.4 RW1CS 0b Data Link Status Protocol Error3:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra82 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.79 UNCERRSEV: Uncorrectable Error GravedadEste registro indica la gravedad de los errores incorregiblesUNCERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 150hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 150hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 150hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 150h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 150hBit Attr defecto Descripción31:22 RV 0h reservados21 RWS 0b ACS Máscara Violación

20 RWS 0b compatible Solicitud Error Mask19 RV 0h reservados18 RWS 0b Malformed TLP Máscara17 0b receptor RWS Buffer Overflow Máscara16 RWS 0b Máscara finalización inesperada15 RWS 0b Completer Abortar Mask14 RWS 0b Finalización Mask Time-out13 RWS 0b Flow Control Protocol Máscara Error12 RWS 0b Envenenado TLP Mask11:06 RV 0h reservados5 RWS sorpresa 0b bajada Máscara Error4 RWS datos 0b Link Layer Protocolo Máscara Error3:00 RV 0h reservadosUNCERRSEVBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 154HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 154HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 154HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 154H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 154HBit Attr defecto Descripción31:22 RV 0h reservados21 RWS 0b ACS Violación Gravedad20 RWS 0b compatible Solicitud Error Gravedad19 RV 0h reservados18 RWS 1b Malformed TLP Gravedad17 RWS 1b receptor de desbordamiento de búfer Gravedad16 RWS 0b Gravedad finalización inesperada15 RWS 0b Completer Abortar Gravedad14 RWS 0b Finalización de gravedad Tiempo de espera13 RWS 1b Flow Control Protocol Error Gravedad12 RWS 0b Envenenado Gravedad TLP11:06 RV 0h reservados5 RWS sorpresa 1b abajo Severidad ErrorIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 83Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.80 CORERRSTS: corregible estado de errorEste registro identifica el estado de los errores corregibles que han sido detectados por losel puerto PCI Express.3.2.5.81 CORERRMSK: corregible Máscara ErrorEste registro máscaras de errores corregibles de ser señalado.4 RWS 1b de enlace de datos Protocolo Error Gravedad3:00 RV 0h reservadosUNCERRSEVBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 154HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 154HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 154HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 154H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 154HBit Attr defecto DescripciónCORERRSTS

Bus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 158hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 158hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 158hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 158h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 158hBit Attr defecto Descripción31:14 RV 0h reservados13 RW1CS 0b Consultivo no fatal estado de error12 RW1CS 0b Replay temporizador de estado de tiempo de espera11:09 RV 0h reservados8 RW1CS 0b Replay_Num Rollover Estado7 RW1CS 0b mal estado DLLP6 RW1CS 0b mal TLP Estado5:01 RV 0h Reservados0 RW1CS 0b Receptor Estado de errorCORERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 15CHBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 15CHBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 15CHBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 15CH (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 15CHBit Attr defecto Descripción31:14 RV 0h reservados13 RWS 1b Consultivo no fatal Máscara Error12 RWS 0b Replay Timer Mask Time-out11:09 RV 0h reservados8 RWS 0b Replay_Num Rollover Mask7 RWS 0b Malo Máscara DLLP6 RWS 0b mal TLP Mask5:01 RV 0h ReservadosConfiguración del procesador de E / S integradas (IIO) Registra84 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.82 ERRCAP: Capacidades avanzadas de error y registro de control3.2.5.83 HDRLOG [0:3]: Cabecera Iniciar 0-3Este registro contiene el registro de cabecera cuando se produce el primer error. Encabezados de laerrores posteriores no se registran.3.2.5.84 RPERRCMD: Root Comando Error PuertoEste registro controla el comportamiento de la detección de errores.0 0b receptor RWS Máscara ErrorERRCAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 160hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 160hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 160hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 160h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 160hBit Attr defecto Descripción31:9 RV 0h reservados8 RO 0b ECRC Dale a permitirN / A IIO7 RO 0b ECRC Compruebe Capable

N / A IIO6 RO 0b ECRC generación permitenN / A IIO5 RO 0b ECRC Generación CapableN / A IIO04:00 ROS-V 0h puntero Primera errorEl primer puntero de error es un registro de sólo lectura que identifica la posición de bit de laprimer error desenmascarado reportado en el registro de error no corregible. En caso de doserrores que ocurren al mismo tiempo, el error fatal obtiene prioridad sobre no fatal, entérminos de ser reportados como primer error. Este campo es rearmado para captar nuevos errorescuando el bit de estado indicado por este campo se borra por el software.CORERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 15CHBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 15CHBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 15CHBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 15CH (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 15CHBit Attr defecto DescripciónHDRLOG [0:3]Bus: 0 Dispositivo: 0 Función: 0 Offset: 164h, 168h, 16 canales, 170hBus: 0 dispositivo: 1 Función: 0-1 Offset: 164h, 168h, 16 canales, 170hBus: 0 Dispositivo: 2 Función: 0-3 Offset: 164h, 168h, 16 canales, 170hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 164h, 168h, 16 canales, 170h (PCIe RootModo de puerto)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 164h, 168h, 16 canales, 170hBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 85Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.85 RPERRSTS: Puerto raíz de estado de errorLa raíz Error Status registro informes de estado de los mensajes de error (ERR_COR),ERR_NONFATAL, y ERR_FATAL) recibida por el Complejo radicular en IIO, y los erroresdetectado por el propio Puerto raíz (que son tratados conceptualmente como si el puerto Root tuvoenvió un mensaje de error a sí mismo). Los mensajes ERR_NONFATAL y son ERR_FATALagrupados como incorregible. Cada corregibles y no corregibles (no fatal yFatal) Fuente de error tiene un primer bit de error y el siguiente bit de error asociado a élrespectivamente. Cuando se recibe un error por un Complejo radicular, el respectivo primer bit de errorestá establecido y el ID Solicitante se registra en el registro de Identificación de la fuente de error. Un conjuntoindividuo bit de estado de error indica que una categoría determinada error ocurrió; softwarepuede borrar un estado de error al escribir un 1 en el bit correspondiente. Si el software no se curase recibe el primer error reportado antes de que otro mensaje de error de la misma categoría(Corregible o incorregible), se creará, pero el correspondiente siguiente bit de estado de errorel ID de Solicitante de la posterior error de mensaje se descarta. El siguiente estado de errorlos bits se pueden borrar por el software escribiendo un 1 en el bit respectivo así.RPERRCMDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 174HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 174H

Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 174HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 174H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 174HBit Attr defecto Descripción31:3 RV 0h reservados2 RW 0b FATAL Informe de errores HabiliteSe aplica a los puertos de raíz sólo Activar MSI / INTx interrupción en errores fatales cuando se establece.1 RW 0b Informe de errores no fatales HabilitarSe aplica a los puertos de raíz sólo Habilite la alarma de un error no fatal cuando se establece.0 RW 0b corregible Informe de errores HabiliteSe aplica a los puertos de raíz sólo Habilite la alarma de errores corregibles cuando se establece.RPERRSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 178hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 178hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 178hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 178h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 178hBit Attr defecto Descripción31:27 RO 0h Error de interrupción número de mensaje avanzadaError de interrupción número de mensaje avanzada desplazamiento entre los datos del mensaje de base unel mensaje MSI si se ha asignado más de un número de mensaje. IIO hardwareactualiza automáticamente este registro a 0x1h si el número de mensajes asignado ael puerto raíz es 2.26:7 RO 0h reservados6 RW1CS 0b mensajes de error fatal RecibidosSe establece cuando se han recibido uno o más mensajes de error incorregible fatales.5 RW1CS mensajes de error no fatales 0b RecibidosSe establece cuando uno o más mensajes de error incorregible no fatales han sidorecibido.4 RW1CS 0b Primera corregirse FatalSe activa cuando el bit 2 (de ser claro) y el mensaje que causa bit 2 para ajustar esun mensaje de ERR_FATAL.Configuración del procesador de E / S integradas (IIO) Registra86 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.86 ERRSID: Identificación de la fuente de error3.2.5.87 PERFCTRLSTS: Control y estado funcional3 RW1CS 0b Error Fatal Multiple / no fatal RecibidoEstablecer si bien se recibe un mensaje de error no fatal o fatal y Error Fatal /No fatal Recibido ya está establecido, es decir, iniciar desde el segundo fatal o no fatal errorpartir mensaje2 RW1CS Error Fatal 0b / no fatal RecibidoEstablecer si bien se recibe un mensaje de error no fatal o fatal y esto es pocoYa no se establece. Es decir, iniciar el primer mensaje de error. Tenga en cuenta que cuando se establece este bitbit 3 podría ser cualquiera de los conjuntos o claro.1 RW1CS 0b Multiple error corregible RecibidoSe establece cuando ya sea que se recibe un mensaje de error y corregir errores corregiblesBit recibido ya está establecido, es decir, iniciar desde el segundo mensaje de error corregibleadelante0 RW1CS 0b error corregible RecibidoSe activa cuando se recibe un mensaje de error corregible y esto poco ya no se establece,

es decir, iniciar el primer mensaje de error.ERRSIDBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 17ChBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 17ChBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 17ChBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 17Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 17ChBit Attr defecto Descripción31:16 ROS-V 0h Fatal no Fatal Error ID FuenteSolicitante ID de la fuente cuando se recibe un mensaje de error fatal o no fataly el Error Fatal / no fatal bit recibido no está ya establecido, es decir, log ID delprimer mensaje de error fatal o no fatal. Tenga en cuenta que cuando el puerto raíz en sí es ella causa del mensaje recibido (mensaje virtual), a continuación, un ID de origen deCPUBUSNO0: DevNo: 0 se registra en este registro.15:00 ROS-V 0h corregible error ID FuenteSolicitante Identificación de la fuente cuando se recibe un mensaje de error corregible y elError corregible bit recibido no está ya establecido, es decir, iniciar Identificación del primeromensaje de error corregible. Tenga en cuenta que cuando el puerto raíz en sí es la causa de lamensaje recibido (mensaje virtual), a continuación, una identificación de la fuente de CPUBUSNO0: DevNo: 0 esregistrado en este registro.PERFCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 180hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 180hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 180hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 180h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 180hBit Attr defecto Descripción63:42 RV 0h reservados41 RW 0b TLP Procesamiento Pista DesactivarCuando se establece, escribe o lee con TPH = 1, serán tratados como si TPH = 0.RPERRSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 178hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 178hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 178hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 178h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 178hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 87Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra40 RW 0b DCA Solicitante ID OverrideCuando se establece este bit, partido ID Solicitante de DCA escribe se pasa por alto. Todas las escriturasdesde el puerto se tratan como DCA escribe y el campo de la etiqueta se transmite si DCA esla información de destino habilitada o no y.39:36 RV 0h reservados35 RW 0b finalización Max lectura petición combinando tamañoSelecciona el tamaño máximo de la combinación de su finalización.1: Terminaciones se combinan hasta 256B0: Terminaciones se combinan hasta 128BNota: Este bit ya no se utiliza en la RTL. Terminaciones se combinan siemprehasta el máximo permitido por el campo Tamaño máximo de carga útil en el dispositivo

Control de registro o no y la información de destino.34:21 RV 0h reservados20:16 RW 18h solicitudes pendientes de Gen1Número de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado.Este registro controla el número de solicitudes pendientes no publicadas entrantes - I /O, Config, memoria - (longitud máxima de estas peticiones es una sola 64B cacheline)que un puerto PCI Express Gen1 aguas abajo puede tener. Este registro proporciona lavalor para el puerto al que está funcionando en el modo de Gen1 y para una anchura de enlace x4.El valor de este parámetro para el puerto cuando se opera en x8/x16 anchura esobtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS estaregistrarse sobre la base de la latencia de lectura a la memoria principal.Este registro también se especifica el número de organizaciones regionales de pesca que se pueden mantener en circulación enIDI para un puerto determinado.La velocidad de enlace del puerto se puede cambiar durante un evento hotplug PCI Express y elpuerto debe utilizar el multiplicador apropiado.Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dossolicitudes de pre-asignados en circulación, y así sucesivamente. Si los programas de software de un valormayor que el tamaño del búfer el motor DMA soporta, a continuación, el máximose utiliza el valor respaldado por hardware.Recomendación BIOS actual es dejar este campo en su valor por defecto.15:14 RV 0h reservados13:08 RW 30h Peticiones pendientes para Gen2Número de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado.Este registro controla el número de solicitudes pendientes no publicadas entrantes - I /O, Config, memoria - (longitud máxima de estas peticiones es una sola 64B cacheline)que un puerto PCI Express Gen2 aguas abajo puede tener. Este registro proporciona lavalor para el puerto al que está funcionando en el modo de Gen2 y una anchura de enlace de x4.El valor de este parámetro para el puerto cuando se opera en x8/x16 anchura esobtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS estaregistrarse sobre la base de la latencia de lectura a la memoria principal. Para un puerto de operación en PCIe3.0mode, un multiplicador de x2 se aplica.Este registro también se especifica el número de organizaciones regionales de pesca que se pueden mantener en circulación enIDI para un puerto determinado.La velocidad de enlace del puerto se puede cambiar durante un evento hotplug PCI Express y elpuerto debe utilizar el multiplicador apropiado.Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dossolicitudes de pre-asignados en circulación, y así sucesivamente. Si los programas de software de un valormayor que el tamaño del búfer el motor DMA soporta, a continuación, el máximose utiliza el valor respaldado por hardware.Recomendación BIOS actual es dejar este campo en su valor por defecto.PERFCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 180hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 180hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 180hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 180h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 180hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra88 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos

Ficha técnica Volumen 27 RW 1b Utilizar flujos de Asignación ", escribe normal 'en VC0 y VCp1: Utilice la asignación de los flujos de las escrituras que cumplan con los siguientes criterios.0: el uso no asignar flujos para escrituras que cumplan con los siguientes criterios.(TPH = 0 O TPHDIS = 1 OR (TPH = 1 Y Tag = 0 Y CIPCTRL [28] = 1)) Y(NS = 0 O NoSnoopOpWrEn = 0) YNon-DCA EscribirNotas:Tráfico VC1/VCm no se ve afectada por este bit en Dev. # 0Cuando se utilizan los flujos de la asignación de los tipos de escritura más arriba, IIO no envía unaPrefetch mensaje Hint.Recomendación actual de BIOS es dejar este bit en caso de incumplimiento de 1b para todospero el puerto DMI. Para el puerto DMI cuando se opera en el modo de DMI, este bit debe dejarse envalor por defecto y cuando se trabaja en modo PCIe, este bit debe establecerse por BIOS.Tenga en cuenta que hay un acoplamiento entre el uso de este bit y los bits 2 y 3.TPHDIS es el bit 0 de este registroNoSnoopOpWrEn es el bit 3 de este registro4 RW 1b Leer Corriente Interleave Tamaño3 RW 0b Habilitar No-Snoop Optimización de VC0 escribe y escribe VCpEsto se aplica a escribe con las siguientes condiciones:NS = 1 AND (TPH = 0 O TPHDIS = 1)1: Inbound escribe en la memoria con las condiciones anteriores serán tratadas como no coherente(Sin fisgones) escribe sobre Intel QPI0: Inbound escribe en la memoria con las condiciones anteriores serán tratadas como la asignación yno asignar escribe, dependiendo de bit 4 en este registro.Notas:Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignoraVC1/VCm escribe no son controlados por este bit puesto que son siempre no espiary puede ser de otra manera.Recomendación actual de BIOS es dejar este bit en caso de incumplimiento de 0B.2 RW 0b Habilitar No-Snoop Optimización de VC0 lee y lee VCpEsto se aplica a lecturas con las siguientes condiciones:NS = 1 AND (TPH = 0 O TPHDIS = 1)1: Cuando la condición es verdadera para un entrante solicitud de lectura dada a la memoria, lo haráser tratados como no coherente (sin fisgones) lee en Intel QPI.0: Cuando la condición es verdadera para un entrante solicitud de lectura dada a la memoria, lo haráser tratados como normales snooped lee de PCIe (que desencadenan una PCIRdCurrent oDRd.UC en IDI).Notas:Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignoraVC1 y VCM lecturas no son controlados por este bit y los lee siempre se nonsnoop.Recomendación actual de BIOS es dejar este bit en caso de incumplimiento de 0B.1 RW 0b Deshabilitar lee pasar otro lee0 RW 1b Leer Política de corrientePERFCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 180hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 180hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 180hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 180h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 180hBit Attr defecto Descripción

Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 89Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.88 MISCCTRLSTS: Misc. Control y de estadoMISCCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 188 HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 188 HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 188 HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 188 HBit Attr defecto Descripción63:52 RV 0h reservados51 RW 1b VCM arbitrado en VC150 RW 0b No Throttle VCM en modo inactivo49 RW1CS 0b Cerrado leer timed outIndica que una petición de lectura cerrado incurrió en una terminación de tiempo de espera en el PCIUrgente / DMI48 RW1C 0b Recibido PME_TO_ACKIndica que IIO recibió una vez PME de paquetes ACK o se ha agotado el tiempo de espera parael paquete47:42 RV 0h reservados41 RW 0b Override SocketID ID FinalizaciónPara las solicitudes de TPH / DCA, la ID Completer se puede devolver con SocketID cuando estese establece.40:39 RV 0h reservados38 RW 0b 'Port problemática "para los flujos de bloqueoEste bit es activado por BIOS cuando se sabe que este puerto está conectado a un dispositivo quecrea dependencia publicación-Publicado en sus colas de In-Out.En pocas palabras, este bit se establece en un link si:Este enlace está conectado a un procesador de RP o puerto NTB procesador en el otro lado deel enlaceFlujos de bloqueo IIO dependen del ajuste de este bit para el tratamiento de este puerto de una manera especialdurante los flujos. Tenga en cuenta que si el BIOS es la creación de la corriente de bloqueo esté en la Intel QPIModo de compatibilidad ", entonces este bit debe ponerse a 0.Notas:Una solicitud de MSI entrante puede bloquear el canal publicado hasta EOI de son enviados a todos loscolas de salida habilitadas para recibir EOI. Debido a esto, este bit no se puede establecera menos EOIFD también se establece.37 RW 0b Desactivar MCTP difusión de este enlaceCuando se establece, este bit se evitará un mensaje MCTP difusión (w / Routing Tipo de"Difusión de RC ') sea enviada a este bit link.This se proporciona como un generalpoco por si hay dispositivos que no pueden manejar la situación cuando reciben este mensajeo para el caso en el que el tráfico P2P es publicado para ser prohibido específicamente a este puertopara evitar puntos muertos, al igual que puede suceder si este puerto es el puerto "problemática".36 RWS 0b Form-FactorIndica el factor de forma controla un puerto raíz en particular0 - CEM1 - Express ModuleEste bit se utiliza para interpretar el bit 6 en la corriente de serie VPP para el puerto como seaLMR # entrada (CEM) o EMLSTS # (módulo express) de entrada.35 RW 0b Anular Error de sistema en PCIe Error Fatal Habilitar

Cuando se establece, errores fatales en PCI Express (que se han reproducido con éxito parala interfaz principal del puerto) se envían a la lógica de error núcleo IIO (para másescalada) independientemente de la configuración del bit equivalente en el ROOTCTRLregistrarse. Cuando claro, los errores fatales solo se propagan al error básico IIOse establece la lógica si el bit equivalente en ROOTCTRL registro.Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlaceerrores fatales relacionados nunca serán notificados a software del sistema.Configuración del procesador de E / S integradas (IIO) Registra90 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 234 RW 0b Anular Error de sistema en PCIe Error no fatal HabilitarCuando se establece, los errores no fatales en PCI Express (que han sido exitosamentepropagado a la interfaz principal del puerto) son enviados al error núcleo IIOlógica (para una mayor escalada) independientemente de la configuración del bit equivalente en elRegistro ROOTCTRL. Cuando claro, los errores no fatales solo se propagan alIIO lógica error básico si el bit equivalente en ROOTCTRL registro está establecido.Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlaceerrores no fatales relacionadas nunca serán notificados a software del sistema.33 RW 0b Anular Error de sistema en PCIe corregible Error HabilitarCuando se establece, errores corregibles en PCI Express (que han sido exitosamentepropagado a la interfaz principal del puerto) son enviados al error núcleo IIOlógica (para una mayor escalada) independientemente de la configuración del bit equivalente en elRegistro ROOTCTRL. Cuando claro, los errores corregibles sólo se propagan a laIIO lógica error básico si el bit equivalente en ROOTCTRL registro está establecido.Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlaceerrores corregibles relacionados no serán notificados a software del sistema.32 RW 0b ACPI PME interrupción HabilitarCuando se establece, Assert / messages Deassert_PMEGPE están habilitados a generarse cuandoModo ACPI está habilitada para el manejo de mensajes PME de PCI Express. Ver potenciasCapítulo Gestión para más detalles de usage.When de este bit Este bit se borra(Desde un 1), un mensaje Deassert_PMEGPE está previsto en nombre del puerto raíz siun mensaje de Assert_PMEGPE fue enviado el pasado desde el puerto raíz.Cuando NTB está activado en Dev. 3/Fn # # 0 este bit no tiene sentido porque PMENo se espera que los mensajes que se recibieron en el enlace NTB.31 RW 0b reservados30 RW-O 1b Desactivar solicitudes entrantes IO29 RW 1b cfg_to_enDesactiva / config permite tiempos de espera, independientemente de otros tiempos de espera.28 RW 0b to_disDesactiva los tiempos de espera por completo.27 RWS Sistema 0b interrupción solo en Enlace BW / Gestión EstadoEste bit, cuando se establece en 0, se desactiva la generación de MSI y INTX interrumpe el linkancho de banda (velocidad y / o ancho) y la gestión de cambios, incluso si MSI o INTx eshabilitada, es decir, se desactivar la generación de MSI o INTx LNKSTS cuando los bits 15 y 14se establecen. Sea o no esta condición se traduce en un evento del sistema como SMI / PMI / CPEIdepende de si este evento enmascarado o no en el XPCORERRMSKregister.Note que cuando Dev. # 3 es el funcionamiento en modo de NTB, este bit se sigue aplicando yBIOS tiene que hacer lo necesario si se quiere habilitar / deshabilitar estos eventos degeneración de MSI / INTx interrupciones desde el dispositivo NTB.26 RW 0b EOI Disable Forwarding - Desactivar la difusión en EOI para este enlace PCIeCuando se establece, el mensaje EOI no será transmitido por el enlace PCIe. Cuando claros, el

puerto es un objetivo válido para broadcast.BIOS EOI deberán establecer este bit en un puerto si esconectado a un otro procesador de NTB o puerto raíz en el otro extremo del enlace.25 RO 0b Peer2Peer Write Memory DesactivarCuando se establece, la memoria se escribe peer2peer master abortado lo contrario, sonpermitido para progresar por las reglas de decodificación peer2peer.Esto no se ha implementado y también lo es de sólo lectura.24 RW 0b Peer2Peer memoria Leer DesactivarCuando se establece, la memoria se lee peer2peer master abortado lo contrario, sonpermitido para progresar por las reglas de decodificación peer2peer.23 RW 0b Phold DesactivarSe aplica sólo a Dev. # 0When set, el IIO responde a la petición no compatible enrecepción de mensajes assert_phold de ICH y los resultados en la generación de un error fatal.22 RWS 0b check_cpl_tcMISCCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 188 HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 188 HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 188 HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 188 HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 91Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra21 RW-O 0b Fuerza TC salida a ZeroObliga al campo TC a cero para solicitudes salientes.1: TC se ve obligado a cero en todas las transacciones de salida, independientemente de la fuente de TCvalor0: TC no se alteraNota:En el modo de DMI, TC siempre está obligado a cero y el bit no tiene ningún efecto.20 RW 1b Malformed dirección 32b TLP en la cabecera 64b HabilitarCuando se establece, permite informar de un paquete con formato incorrecto cuando el TLP es una dirección de 32 bitsen un encabezado 4DW. PCI Express prohíbe el uso de tamaños de cabecera 4DW cuando la dirección esmenos de 4 GB, pero algunas tarjetas puede utilizar el encabezado 4DW todos modos. En estos casos,los 32 bits de la dirección son 0.19 RV 0h reservados18 RWS 0b Desactivar Finalización Leer combinaciónCuando se establece, todas las terminaciones son devueltos sin combinar. Terminaciones sondestruye de forma natural en los límites cacheline, por lo que todas las terminaciones serán 64B o menos.17 RO 0b Fuerza Datos Error de paridad16 RO 0b Fuerza EP Bit Error15 RWS 0b dis_hdr_storage14 RWS 0b allow_one_np_os13 RWS 0b tlp_on_any_lane12 RWS 1b disable_ob_parity_check11 RWS allow_1nonvc1_after_10vc1s 1bPermitir una solicitud no VC1 de DMI para ir después de cada diez solicitud VC1 (para evitarhambre de no VC1).Notas:Este bit no tiene efecto si el puerto está en modo PCI Express.10 RV 0h Reservados

9 RWS 0b dispdspollingDesactiva Gen2 si timeout pasa en polling.cfg.08:07 RW 0b PME2ACKTOCTRL6 RW 0b Habilitar tiempo de espera para recibir PME_TO_ACKCuando se establece, IIO permite el tiempo de espera para recibir el PME_TO_ACK5 RW-V 0b mensaje Enviar PME_TURN_OFFCuando este bit se escribe con una 1b, IIO envía un mensaje a la PME_TURN_OFFEnlace PCIe. Hardware borra este bit cuando el mensaje ha sido enviado en el enlace.Este mensaje se enviará en S0 a Sx / Host Reset.MISCCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 188 HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 188 HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 188 HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 188 HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra92 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24 RW 0b Enable error del sistema sólo para AERSe aplica sólo a los puertos raíz / NTB. Por Dev. # 0 en el modo de DMI, este bit se va a dejar envalor por defecto siempre. Cuando este bit está establecido, los errores de PCI Express no desencadenan unaMSI o INTX interrupción, independientemente de si MSI o INTx está habilitado o no.Sea o no PCI Express errores resultan en un evento del sistema como NMI / SMI / PMI /CPEI depende de si el sistema de error de sistema apropiado o anulaciónerror habilitación bits se establecen o no.Vea la sección titulada expreso error Específicos de Información PCI en el capítulo RAS paradetalles de cómo este bit interactúa con otros bits de control en la señalización de errores a laLa lógica de presentación de informes de error global IIO.Cuando este bit está claro, los errores de PCI Express se informan a través de MSI o INTx y / o NMI /SMI / MCA / CPEI. Cuando este bit está claro y si MSI bit de habilitación en la Sección 3.3.5.22,"MSICTRL: Control MSI" en la página 176 se establece (claro), luego de una interrupción de MSI (INTx)se genera por errores PCI Express. Cuando este bit está claro, y "Error de sistema enBit Fatal Error Enable "en ROOTCON registro está establecida, NMI / SMI / MCA es (también)generada por un error fatal PCI Express. Un comportamiento similar para no fatal yerrores corregidos.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.3 RW 0b Enable_ACPI_mode_for_HotplugSe aplica sólo a los puertos raíz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en defaultvalor always.When este bit está establecido, todos los eventos de conexión y desconexión del puerto PCI Expressse manejan a través de mensajes _HPGPE a la ICH y no hay mensajes MSI / INTx son cada vezgenerada para los eventos de conexión en caliente (con independencia de que MSI o INTx está activado enel puerto raíz o no) en el puerto raíz. Cuando este bit está claro mensaje _HPGPEgeneración en nombre de puerto raíz eventos de conexión en caliente se desactiva y el sistema operativo se puede optar porgenerar MSI o INTx interrupción para los eventos de conexión en caliente, estableciendo el bit de habilitación de MSIen la Sección 3.3.5.22, "MSICTRL: Control MSI" en la página 176 en los puertos de raíz. Estepoco no se aplica a los puertos de DMI. Consulte la especificación PCI Express Base,Versión 2.0 y el Capítulo 10, "expreso interrupciones Conexión en Caliente PCI," para los detalles de MSIy la generación de mensajes GPE para eventos hotplug. Al desactivar esta bit (de ser 1)

programa un evento Deassert_HPGPE en nombre del puerto raíz, siempre habíacualquier mensaje Assert_HPGPE anterior que fue enviado sin un asociadoNo reafirme mensaje.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.2 RW 0b Enable_ACPI_mode_for_PMSe aplica sólo a los puertos raíz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en defaultvalor always.When este bit está establecido, todos los eventos de la tarde en el puerto PCI Express sonmanejan a través de mensajes _PMEGPE a la ICH, ni interrupciones de MSI son cada vezgenerado para eventos pm en el puerto raíz (independientemente de si MSI en elSección 3.3.5.22, "MSICTRL: Control MSI" en la página 176 se activa en el puerto raízo no). Cuando la generación de mensajes claros, _PMEGPE para eventos PM está desactivada yOS puede optar por generar interrupciones MSI para la entrega de eventos PM estableciendo laMSI bit de habilitación de puertos raíz. Este bit no se aplica a los puertos de DMI. Consulte PCIExpreso Base especificación, revisión 2.0 y en el capítulo 19, "Administración de energía", pordetalles de MSI y GPE borrar este bit (de ser 1) programa unaCaso Deassert_PMEGPE en nombre del puerto raíz, siempre había algunaanterior Assert_PMEGPE mensaje que fue enviado sin DEASSERT asociadosmensaje.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.1 RW-O 0b habilitar las solicitudes entrantes de configuraciónMISCCTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 188 HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 188 HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 188 HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 188 HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 93Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.89 PCIE_IOU_BIF_CTRL: PCIe Puerto Bifurcación Control - DMI2 Puerto / PCIe3.2.5.90 DMICTRL: DMI Registro de ControlPCIE_IOU_BIF_CTRLBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 190hBit Attr defecto Descripción15:04 RV 0h reservados3 WO 0b IOU Start BifurcaciónCuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcación puerto 0.Después de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en elLNKSTS registrarse para determinar si un puerto está en servicio. Una vez que una bifurcación puertose ha iniciado escribiendo un 1 en este bit, el software no puede iniciar másescribir-1 en este bit (escribe de 0 se permite).Notas:Este bit puede ser escrito a un 1 en la misma escritura que cambia los valores para los bits 02:00 eneste registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 surta efecto.Este bit siempre lee un 0b.Para el puerto en modo DMI DMI, microcódigo escribe este bit para comenzar el entrenamiento vínculo despuésrestablecer.02:00 RO 000b IOU Bifurcación de control

En el puerto 0, que está cableado para que nunca se bifurcan.000: x4DMICTRBus: 0 Dispositivo: 0 Función: 0 Modo CFG: PadreOffset: 1A0Bit Attr defecto Descripción63:2 RO 0000000000000000hReservado1 RW 1b Autocompletar PM Mensaje HandshakeEste poco, si está configurado, permite al puerto de DMI para completar automáticamente mensajes PMapretones de manos mediante la generación de un mensaje de Rst_Warn_Ack Ack_Sx DMI o hacia abajo paralos mensajes recibidos DMI siguientes:Go_S0Go_S1_RWGo_S1_TempGo_S1_FinalGo_S3Go_S4Go_S5Rst_WarnNotas:Esto es utilizado por microcódigo para indicar los períodos de tiempo en que no está listo para aceptarmensajes y existe el riesgo se perderán los mensajes.0 RW 1b abortar peticiones entrantesAl activar este bit causa IIO para abortar todas las peticiones entrantes en el puerto DMI. Esta voluntadser utilizado durante el estado de potencia específica y las transiciones de restablecimiento para evitar las peticiones dePCH. Este bit no se aplica en el modo PCI Express.Solicitudes enviadas entrantes serán dados de baja y solicitudes no publicadas entrantes seráncompletado con la solicitud finalización no compatible. Terminaciones fluir entrante(A partir de las solicitudes salientes) no será dado de baja, pero será enviada normalmente. Estebit no afectará S-estado auto-realización, si está habilitado.Configuración del procesador de E / S integradas (IIO) Registra94 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.5.91 PCIE_IOU_BIF_CTRL: PCIe Puerto Bifurcación de control3.2.5.92 PXP2CAP: Secondary PCI Express Extended Capacidad HeaderPCIE_IOU_BIF_CTRLBus: 0 dispositivo: 1 Función: 0 Desplazamiento: 190hBus: 0 Dispositivo: 2 Función: 0 Desplazamiento: 190hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 190h (Modo de puerto raíz PCIe)Bit Attr defecto Descripción15:04 RV 0h reservados3 WO 0b puerto de inicio BifurcaciónCuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcación puerto 0.Después de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en elLNKSTS registrarse para determinar si un puerto está en servicio. Una vez que una bifurcación puertose ha iniciado escribiendo un 1 en este bit, el software no puede iniciar másescribir-1 en este bit (escribe de 0 se permite).Notas:

Que este bit se puede escribir a un 1 en la misma escritura que cambia los valores para los bits02:00 en este registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 tomarefecto.Este bit siempre lee un 0b.02:00 RWS Puerto Bifurcación de controlPara seleccionar una bifurcación Puerto de software establece este campo y establece el bit 3 en esteregistrarse para iniciar el entrenamiento. Procesador se bifurcan los puertos por el ajuste en estecampo.Por dispositivo 1 Función 0:000: x4x4 (operar carriles 07:04 como x4, 03:00 como x4)001: x8otros: ReservadosPor Device 2 Función 0 y mecanismo 3 Función 0:000: x4x4x4x4 (operar carriles 15:12 como x4, 11:08 como x4, 07:04 y 03:00 como x4 como x4)001: x4x4x8 (poner en práctica filas como x4 15:12, 11:08 y 07:00 como x4 x8)010: x8x4x4 (operar como x8 carriles 15:08, 07:04 y 03:00 como x4 como x4)011: x8x8 (operar como x8 carriles 15:08, 07:00 ya x8)100: x16otros: ReservadosDevice: 1 Función: 0 CFG: Attr: RWS defecto: 001bDispositivo: 2 Función: 0 CFG: Attr: RWS defecto: 100bDispositivo: 3 Función: 0 CFG: Attr: RWS defecto: 100bPXP2CAPBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 250 hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 250 hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 250 h (modo Root Port PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 250 hBit Attr defecto Descripción31:20 RO 280h Siguiente Capacidad de compensaciónEste campo contiene el desplazamiento a la siguiente estructura de Capacidad Extendida PCI Express000h o si no existen otros elementos de la lista enlazada de capacidades.19:16 RO 2h Capacidad VersionEste campo es un número de versión definido PCI-SIG que indica la versión de laCapacidad de la estructura presente. Debe ser 1h para esta versión de la especificación.15:00 RWO 0000h PCI Express Extended ID capacidadEste campo es un número de identificación definido SIG PCI que indica la naturaleza y formato de losla capacidad extendida. PCI Express ID capacidad extendida para la SecundariaPCI Express Capacidad extendida es 0019h.Nota:BIOS se requiere para escribir 0019h.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 95Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.5.93 LNKCON3: Link Control 3 Registro3.2.6 PCI Express y DMI2 Error RegistrosEl modelo de arquitectura para el registro de errores y la escalada de errores internos es similar ala de PCI Express AER, excepto que estos errores internos no desencadenan una MSI y sonSiempre informado que el software del sistema. Bits de máscara de la máscara de la notificación de un error ybit de gravedad controla escalada a cualquier error fatal o no fatal para el núcleo internológica de error. Tenga en cuenta que los errores internos detectados en el grupo PCI Express no sondepende de los demás bits de control para la escalada error distintos del bit de máscara definida

en estos registros. Todos estos registros son pegajosos.3.2.6.1 ERRINJCAP: Expreso Error Capacidad de inyección PCIDefine una capacidad específica del proveedor para inyección error WHEA.LNKCON3Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 254HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 254HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 254H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 254HBit Attr defecto Descripción31:2 RV 0h reservados1 RW 0b Enlace igualdad solicitud de interrupción HabilitarCuando se establece, este bit permite la generación de alarma para indicar que el enlaceSe ha establecido Nivelación Solicitud bits.0 RW 0b Realizar NivelaciónCuando este registro es 1b y 1b se escribe en el registro de la `Enlace reacondicionamiento" conSet `Speed Link Target 'a 8 GT / s, el componente Upstream debe realizarNivelación transmisor.ERRINJCAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1D0hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1D0hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1D0hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1D0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1D0hBit Attr defecto Descripción31:20 RO 280h Siguiente Capacidad de compensaciónEste campo apunta a la siguiente capacidad o 0 si no hay un siguiente capacidad.19:16 RO 1h Capacidad VersionSe establece en 2 horas para esta versión de la especificación PCI Express15:00 RO 000Bh PCI Express Extended ID capacidadVendor Definido CapacidadConfiguración del procesador de E / S integradas (IIO) Registra96 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.2 ERRINJHDR: PCI Express Error inyección Capacidad Header3.2.6.3 ERRINJCON: Expreso Error inyección Registro de control PCIERRINJHDRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1D4hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1D4hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1D4hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1D4h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1D4hBit Attr defecto Descripción31:20 RO 00AH Específico del proveedor Longitud CapacidadIndica la longitud de la estructura de la capacidad, incluyendo los bytes de encabezamiento.19:16 RO 1h Vendor revisión específica CapacidadSe establece en 1 hora para esta versión de la lógica de inyección Error WHEA.15:00 RO 0003h Vendor ID específicoAsignado para WHEA Injection ErrorERRINJCONBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1D8hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1D8h

Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1D8hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1D8h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1D8hBit Attr defecto Descripción15:03 RV 0h reservados2 RW 0b agotan el tiempo de terminación de errorCuando este bit se escribe en la transición de 0 a 1, una y sólo una afirmación de errorpulso se produce en la señal de la fuente de error para el puerto dado. Este error seaparecerá equivalente a una afirmación de error real porque este evento es OR'd en elestructura de informes de error existente. Para registrar otro error, este bit debe ser limpiadoen primer lugar, antes de volver. Dejando este bit en un estado 1 no produce uncondición de error persistente.Notas:Este bit se utiliza para una prueba de error incorregibleEste bit debe ser borrado por software antes de crear otro evento.Este bit está desactivado por bit 0 de este registro1 RW 0b provocar un error del receptorCuando este bit se escribe en la transición de 0 a 1, una y sólo una afirmación de errorpulso se produce en la señal de la fuente de error para el puerto dado. Este error seaparecerá equivalente a una afirmación de error real porque este evento es OR'd en elestructura de informes de error existente. Para registrar otro error, este bit debe ser limpiadoen primer lugar, antes de volver. Dejando este bit en un estado 1 no produce uncondición de error persistente.Notas:Este bit se utiliza para una prueba de error corregibleEste bit debe ser borrado por software antes de crear otro evento.Este bit está desactivado por bit 0 de este registro0 RW-O 0b Error inyección DesactivarEste bit deshabilita el uso de los bits de error de inyección de PCIe.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 97Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.6.4 CTOCTRL: Control de Tiempo de espera de finalización3.2.6.5 XPCORERRSTS: XP corregible estado de errorEl contenido de la siguiente serie de registros - XPCORERRSTS, XPCORERRMSK,XPUNCERRSTS, XPUNCERRMSK, XPUNCERRSEV, XPUNCERRPTR - a ser definido por laequipo de diseño basado en la microarquitectura. El modelo de arquitectura para el registro de errores yescalada de errores internos es similar a la de PCI Express AER, excepto que estoserrores internos no desencadenan una MSI y siempre se comunican al software del sistema.Bits de máscara de la máscara de la notificación de un error y se mordió la gravedad controla escalada a cualquieraerror fatal o no fatal a la lógica de error del núcleo interno. Tenga en cuenta que los errores internosdetectado en el grupo PCI Express no son dependientes de los otros bits de control deescalada error que no sea el bit de máscara se define en estos registros. Todos estos registrosson pegajosa.3.2.6.6 XPCORERRMSK: XP corregible Máscara ErrorCTOCTRLBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1E0hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 1E0hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 1E0hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1E0h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 1E0h

Bit Attr defecto Descripción31:10 RV 0h reservados09:08 RW 00b timeout XP-to-PCIe seleccionar dentro de 17 s a 64 s gamaSi el sistema operativo selecciona un intervalo de tiempo de espera de los 17s a 64s para XP (que afectan NP tx expide ael PCIe / DMI) con registro DEVCTRL2 del puerto raíz, este campo se selecciona el subrangodentro de ese rango más grande, para capacidad de control adicional.00: 17s-30s01: 31s-45s10: 46s-64s11: Reservado7:00 RV 0h reservadosXPCORERRSTSBus: 0 Dispositivo: 0 Función: 0 Offset: 200hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 200hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 200hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 200h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 200hBit Attr defecto Descripción31:1 RV 0h reservados0 RW1CS 0b ancho de banda de conexión PCI estado cambióXPCORERRSTS [0] = (LNKSTS [14]) | | (LNKSTS [15] y LNKCON [11]) | |(LNKSTS2 [5] y LNKCON3 [1])XPCORERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 204hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 204hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 204hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 204h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 204hBit Attr defecto Descripción31:1 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra98 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.7 XPUNCERRSTS: XP Uncorrectable estado de error3.2.6.8 XPUNCERRMSK: XP Uncorrectable Máscara Error0 RWS 0b ancho de banda de conexión PCI cambió la máscaraMáscaras del evento cambio BW de propagarse a la lógica de error básico IIO comoerror corregible.XPUNCERRSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 208HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 208HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 208HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 208H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 208HBit Attr defecto Descripción31:10 RV 0h reservados9 RW1CS 0b salientes datos envenenadosSe establece cuando los datos envenenados salientes (de Intel QPI o compañeros, escriben o leenfinalización) es recibido por este puerto8 RW1CS 0b MSI Recibido escribe más de un dato DWORD7 RW1CS 0b Reserved7

6 RW1CS 0b Recibido finalización PCIe con el estado de UR5 RW1CS 0b Recibido finalización PCIe con el estado de CA4 RW1CS 0b enviados finalización con la solicitud no compatible3 RW1CS 0b Enviado el final con Completer Abortar2 RW1CS 0b Reservado21 RW1CS Interruptor de error de paridad 0b salida FIFO de datos detectada0 RW1CS 0b Reserved0XPUNCERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 20CHBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 20CHBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 20CHBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 20CH (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 20CHBit Attr defecto Descripción31:10 RV 0h reservados9 RWS 0b salida Envenenado Máscara DataMáscaras de señalización de alto y gritar condiciones a la lógica de error básico.8 RWS 0b MSI Recibido escribe más de una máscara de datos DWORD7 RWS 0b Reserved76 RWS 0b Recibido finalización PCIe con máscara estado UR5 RWS 0b Recibido finalización PCIe con máscara de estado CAXPCORERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 204hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 204hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 204hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 204h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 204hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 99Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.6.9 XPUNCERRSEV: XP Uncorrectable Error Gravedad3.2.6.10 XPUNCERRPTR: XP Uncorrectable Error Pointer4 RWS 0b enviados finalización con solicitud máscara no compatible3 RWS 0b Enviado el final con Completer Abortar máscara2 RWS 0b Reservado21 RWS 0b salida Interruptor FIFO error de paridad de datos máscara detectado0 RWS 0b Reserved0XPUNCERRSEVBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 210hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 210hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 210hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 210h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 210hBit Attr defecto Descripción31:10 RV 0h reservados9 RWS 0b salida Gravedad datos Envenenado8 RWS 0b MSI Recibido escribe más de una severidad de datos DWORD7 RWS 0b Reserved76 RWS 0b Recibido finalización PCIe con la gravedad de estado UR5 RWS 0b Recibido finalización PCIe con CA Estado Gravedad

4 RWS 0b enviados finalización compatible con gravedad de la solicitud3 RWS 0b Enviado el final con Completer Abortar gravedad2 RWS 0b Reservado21 RWS 1b salida Interruptor FIFO error de paridad de datos severidad detectado0 RWS 0b Reserved0XPUNCERRPTRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 214hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 214hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 214hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 214h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 214hBit Attr defecto Descripción7:05 RV 0h reservados04:00 ROS-V 0h XP Uncorrectable Primera Pointer ErrorEste campo apunta a que los errores no corregibles desenmascarado pasó primero.Este campo sólo es válido cuando se desenmascara el error correspondiente y el estadobit está establecido y este campo es rearmado para cargar de nuevo cuando el bit de estado indica que poreste puntero se elimina por el software de 1 a 0.Value de 0x0 corresponde al bit 0 enRegistro XPUNCERRSTS, valor de 0x1 corresponde al bit 1, y así sucesivamente.XPUNCERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 20CHBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 20CHBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 20CHBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 20CH (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 20CHBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra100 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.11 UNCEDMASK: Uncorrectable Detect Error Mask EstadoEste registro máscaras PCIe enlace errores incorregibles relacionados de causar la correspondienteAER bit de estado que se encuentra.3.2.6.12 COREDMASK: corregible error Detect Máscara EstadoEste registro máscaras PCIe enlace errores corregibles relacionados de causar la correspondientebit de estado en estado de AER regístrese para ajustar.UNCEDMASKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 218HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 218HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 218HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 218H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 218HBit Attr defecto Descripción31:22 RV 0h reservados21 RWS 0b ACS Violación Detect Máscara20 RWS 0b recibe una solicitud no compatible Detectar Mask19 RV 0h reservados18 RWS 0b Malformed TLP Detect Máscara17 0b receptor RWS Buffer Overflow Detect Máscara16 RWS 0b finalización inesperada Detectar Mask15 RWS 0b Completer Abortar Detect Mask14 RWS Finalización 0b Tiempo Detección de Mask

13 RWS 0b Flow Control Protocol Error Detect Máscara12 RWS 0b Envenenado TLP Detect Mask11:06 RV 0h reservados5 RWS sorpresa 0b bajada Error Detectar Mask4 RWS 0b Data Link Layer Protocolo Detect Error Mask3:00 RV 0h reservadosCOREDMASKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 1D0hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 21CHBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 21CHBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 21CH (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 21CHBit Attr defecto Descripción31:14 RV 0h reservados13 RWS 0b Asesor Error no fatal Detectar Mask12 RWS 0b Timer Replay Time-out Detectar Mask11:09 RV 0h reservados8 RWS 0b Replay_Num Rollover Detect Mask7 RWS 0b mal DLLP Detect Máscara6 RWS 0b mal TLP Detect Máscara5:01 RV 0h Reservados0 RWS 0b Error receptor detecta MaskIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 101Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.6.13 RPEDMASK: Puerto raíz Detect Error Mask EstadoEste registro máscaras de los mensajes de error asociados (recibida de enlace PCIe y NOlos virtuales generados internamente), causando de los bits de estado asociadas en AER aestablecer.3.2.6.14 XPUNCEDMASK: XP Uncorrectable Detect Error MaskMáscaras de este registro otros errores incorregibles de causar la correspondienteXPUNCERRSTS estado bit a activar.3.2.6.15 XPCOREDMASK: XP corregible error Detect MaskMáscaras de este registro otros errores corregibles de causar la correspondienteXPCORERRSTS estado bit a activar.RPEDMASKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 220hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 220hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 220hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 220h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 220hBit Attr defecto Descripción31:3 RV 0h reservados2 RWS Fatal error 0b detectados máscara Estado1 RWS error máscara de estado detectado no fatal 0b0 RWS error corregible 0b máscara de estado que se detectenXPUNCEDMASKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 224HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 224HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 224HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 224H (Modo de puerto raíz PCIe)

Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 224HBit Attr defecto Descripción31:10 RV 0h reservados9 RWS 0b salientes datos envenenados Detectar Mask8 RWS 0b MSI Recibido escribe más de una máscara de datos de Detección de DWORD7 RWS 0b Reserved76 RWS 0b Recibido finalización PCIe con UR Máscara Detect5 RWS 0b Recibido finalización PCIe con CA Detect Mask4 RWS 0b finalización enviados con la solicitud no compatible Detectar Mask3 RWS 0b Enviado el final con Completer Abortar Detect Mask2 RWS 0b Reservado21 RWS 0b Interruptor de error de paridad de datos FIFO de salida Detectar Mask0 RWS 0b Reserved0Configuración del procesador de E / S integradas (IIO) Registra102 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.16 XPGLBERRSTS: XP Status Error GlobalEste registro recoge un breve resumen del registro de errores en registros de AER para quesoftware de gestión del sistema de banda lateral se puede ver los errores independientes del principalOS que podría ser el control de los errores de la ARE.3.2.6.17 XPGLBERRPTR: XP Pointer Error GlobalCompruebe que los registros de monitor de rendimiento son por "cluster"XPCOREDMASKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 228HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 228HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 228HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 228H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 228HBit Attr defecto Descripción31:1 RV 0h reservados0 RWS 0b ancho de banda de conexión PCI cambió Detectar MaskXPGLBERRSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 230hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 230hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 230hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 230h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 230hBit Attr defecto Descripción15:03 RV 0h reservados2 RW1CS 0b PCIe error corregible AERUn error corregible PCIe (ERR_COR mensaje recibido de forma externa o medianteun mensaje ERR_COR virtuales generados internamente) se detectó de nuevo. Tenga en cuenta que sique el error se enmascara en el PCIe AER, no se informa en este campo. Softwareborra este bit escribiendo un 1 y en ese momento, sólo 'posterior' PCIe desenmascaradoerrores corregibles lo definen bit.Conceptually, por el flujo de base PCI ExpressSpec 2.0 define control de mensajes de error, este bit es activado por el mensaje ERR_CORque está habilitado para hacer una notificación de error del sistema.1 RW1CS 0b PCIe AER error no fatalUn error no grave PCIe (ERR_NONFATAL mensaje recibido del exterior ose detectó a través de un mensaje ERR_NONFATAL virtuales generados internamente)de nuevo. Tenga en cuenta que si estaba enmascarado que el error en el PCIe AER, no se informó en esta

campo. Software borra este bit escribiendo un 1 y en ese momento sólo 'posterior'PCIe desenmascarado errores no fatales se establezca este poco de nuevo.0 RW1CS 0b PCIe AER Fatal errorUn error grave PCIe (ERR_FATAL mensaje recibido del exterior oa través de unvirtual de mensaje ERR_FATAL generada internamente) se detectó de nuevo. Tenga en cuenta que sique el error se enmascara en el PCIe AER, no se informa en este campo. Softwareborra este bit escribiendo un 1 y en ese momento, sólo 'posterior' PCIe desenmascaradoerrores fatales serán establecer este bit.XPGLBERRPTRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 232HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 232HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 232HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 232H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 232HBit Attr defecto Descripción15:03 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 103Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.6.18 LNERRSTS: Carril Error Status Registro3.2.6.19 LER_CAP: Live Capacidad de Recuperación de ErroresRecuperación de errores en vivo no se admite en Gainestown.02:00 ROS-V 0b XP Cluster Pointer Global First ErrorEste campo puntos a los que de los 3 errores indicados en los XPGLBERRSTS registranocurrido primero. Este campo sólo es válido cuando se activa el bit de estado correspondiente yeste campo es rearmado para cargar de nuevo cuando el bit de estado indica que por este punterose borra por el software de 1 a 0.Value de 0x0 corresponde al bit 0 enRegistro XPGLBERRSTS, valor de 0x1 corresponde al bit 1, y así sucesivamente.LNERRSTSBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 258hBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 258hBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 258h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 258hBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW1CS 0000h carril Estado de errorUn valor de 1b en cualquier bit indica si el correspondiente PCIe carril Express detectade error basada en carril.Bit 0 0 Carril error detectadoBit 1 Calle 1 Error DetectadoBit 2 Calle 2 Error DetectadoBit 3 Calle 3 Error DetectadoBit 4 Calle 4 Error detectado (no se utiliza cuando el enlace se bifurca como x4)Bit 5 Calle 5 Error detectado (no se utiliza cuando el enlace se bifurca como x4)Bit 6 Carril 6 Error detectado (no se utiliza cuando el enlace se bifurca como x4)Bit 7 Carril 7 Error detectado (no se utiliza cuando el enlace se bifurca como x4)Bit 8 Carril 8 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 9 Carril 9 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 10 Carril 10 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 11 Carril 11 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 12 Carril 12 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)

Bit 13 Carril 13 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 14 Carril 14 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)Bit 15 Carril 15 Error detectado (no se utiliza cuando el enlace se bifurca como x4 o x8)XPGLBERRPTRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 232HBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 232HBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 232HBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 232H (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 232HBit Attr defecto DescripciónLER_CAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 280hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 280Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 280Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 280h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 280Bit Attr defecto Descripción31:20 RO 000h Siguiente Capacidad de compensación19:16 RO 1h Capacidad VersionConfiguración del procesador de E / S integradas (IIO) Registra104 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.20 LER_HDR: Live Error de recuperación Capacidad Header3.2.6.21 LER_CTRLSTS: Error en vivo Control de Recuperación y estado3.2.6.22 LER_UNCERRMSK: Live Error de recuperación Uncorrectable Máscara ErrorEste registro máscaras errores incorregibles de ser señalados como eventos LER.15:00 RO 000Bh PCI Express Extended ID capacidadVendor capacidad específicaLER_HDRBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 284hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 284Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 284Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 284h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 284Bit Attr defecto Descripción31:20 RO 018H VSEC Longitud19:16 RO 2h VSEC Revisión ID15:00 RO 0004h Vendor ID específicoRepresenta la capacidad de recuperación Error en vivoLER_CTRLSTSBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 288hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 288Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 288Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 288h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 288Bit Attr defecto Descripción31 RW1CS 0b vivo Error de estado de recuperaciónIndica que se ha detectado un error que provocó el puerto PCIe para ir a un conciertomodo de recuperación de errores (LER). En el modo de LER, el enlace va a un linkDowntransacciones del Estado y toda salida son abortados (incluyendo los paquetes que pueden tenercausado el error).

Este bit permanece establecido hasta que se borran todos los bits de estado de no enmascaradas asociados.Una vez que esta situación se aclara en la limpieza de la condición de error, el enlacecapacitar a las transacciones del Estado y de salida LinkUp ya no puede abortar.Un vínculo que se vio obligado a un estado linkDown debido a la LER no desencadena una "sorpresaLinkDown error "en el registro UNCERRSTS.30:1 RV 0h reservados0 RWS 0b Recuperación de Errores en vivo HabilitarCuando se establece, siempre que el bit de estado LER_SS en este registro se establece, el asociadopuerto raíz pasará al modo de LER. Cuando claros, el puerto raíz no puede entrar en LERmodo.LER_CAPBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 280hBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 280Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 280Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 280h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 280Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 105Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.6.23 LER_XPUNCERRMSK: Live Error de recuperación de XP Uncorrectable Máscara ErrorLER_UNCERRMSKBus: 0 Dispositivo: 0 Función: 0 Desplazamiento: 28ChBus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 28CBus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 28CBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 28Ch (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 28CBit Attr defecto Descripción31:22 RV 0h reservados21 RWS 0b ACS Máscara Violación20 RWS 0b compatible Solicitud Error Mask19 RV 0h reservados18 RWS 0b Malformed TLP Máscara17 0b receptor RWS Buffer Overflow Máscara16 RWS 0b Máscara finalización inesperada15 RWS 0b Completer Abortar Mask14 RWS 0b Finalización Mask Time-out13 RWS 0b Flow Control Protocol Máscara Error12 RWS 0b Envenenado TLP Mask11:06 RV 0h reservados5 RWS sorpresa 0b bajada Máscara Error4 RWS datos 0b Link Layer Protocolo Máscara Error3:00 RV 0h reservadosLER_XPUNCERRMSKBus: 0 Dispositivo: 0 Función: 0 Offset: 290Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 290Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 290Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 290h (Modo de puerto raíz PCIe)Bus: 0 Dispositivo: 3 Función: 1-3 Offset: 290Bit Attr defecto Descripción31:10 RV 0h reservados

9 RWS 0b salida Envenenado Máscara DataMáscaras de señalización de alto y gritar condiciones a la lógica de error básico8:07 RV 0h reservados6 RWS 0b Recibido finalización PCIe compatible con máscara de status Solicitud5 RWS 0b Recibido finalización PCIe con Completer máscara estado Abortar4 RWS 0b enviados finalización con solicitud máscara no compatible3 RWS 0b Enviado el final con Completer Abortar máscara2:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra106 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.6.24 LER_RPERRMSK: Live Error de recuperación de Puerto raíz Máscara Error3.2.7 PCI Express Lane, igualación Registros3.2.7.1 LN [0:3] EQ: Carril del 0 al carril 3 Control de NivelaciónLER_RPERRMSKBus: 0 Dispositivo: 0 Función: 0 Offset: 294Bus: 0 dispositivo: 1 Función: 0-1 Desplazamiento: 294Bus: 0 Dispositivo: 2 Función: 0-3 Desplazamiento: 294Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 294h (Modo de puerto raíz PCIe): 0 Dispositivo: 3 Función: 1-3 Offset: 294Bit Attr defecto Descripción31:7 RV 0h reservados

15 1b RO Rechazar Snoop Transacciones0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP sonpermitido en esta VC.1: Cualquier transacción sin el No Snoop poco ajustado dentro de la cabecera TLP serárechazado como una solicitud no compatible.14:00 RV 0h reservadosDMIVC0RSTSBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 1AhBit Attr defecto DescripciónDMIVC1RCTLBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 20hBit Attr defecto Descripción31 RW-LB 0b canal virtual 1 Habilitar0: Canal Virtual está desactivado.1: Canal Virtual está activada. Vea las excepciones abajo.El software debe utilizar la Negociación VC poco espera de comprobar si la VCnegociación es completa. Cuando se borra VC Negociación poco pendiente, a 1 lee deEste bit de habilitación indica que la VC VC está activada (Inicialización del control de flujo escompletado para el puerto PCI Express). A 0 leer este bit indica que laCanal virtual de esta deshabilitado.BIOS Requisito:1. Para habilitar un canal virtual, los bits de habilitación de capital de riesgo para ese canal virtual debe serestablecido en los dos componentes en un enlace.2. Para desactivar un canal virtual, los bits de habilitación de capital de riesgo para que el canal virtual debe serdespejado en ambos componentes en un enlace.3. Software debe asegurarse de que no hay tráfico está utilizando un canal virtual en el momento en que es

deshabilitado.4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlaceantes de volver a habilitar el canal virtual.30:27 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra114 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.8.6 DMIVC1RSTS: DMI VC1 Estado de RecursosReporta el estado específico de canal virtual.3.2.8.7 DMIVCPRCAP: Capacidad de Recursos VCP DMI26:24 RW-LB 001b Virtual Canal 1 IDAsigna un identificador de VC al recurso VC. Valor asignado debe ser distinto de cero. Este campono se puede modificar cuando la VC ya está habilitado.23:08 RV 0h reservados7 RO 0b Clase de tráfico 7 / canal virtual 1 MapaClase de tráfico 7 siempre se dirige al VCM.06:01 RW-LB 00h Traffic Class / Canal virtual 1 MapaIndica el TC (las clases de tráfico) que se asigna a los recursos de capital riesgo. Pocoubicaciones dentro de este campo corresponden a TC values.For ejemplo, cuando el bit 6 se encuentra eneste campo, TC6 se asigna a este recurso VC. Cuando más de un bit en este campose establece, indica que varias comunidades terapéuticas se asignan al recurso VC. Paraeliminar una o varias operaciones de cooperación técnica de la TC / VC mapa de un VC habilitada, el software debeasegurar que ningún nuevo o excepcional transacciones con las etiquetas TC están dirigidos ael enlace dado.0 RO 0b Traffic Class 0/0 Canal Virtual MapClase de Tráfico 0 siempre se enruta a VC0.DMIVC1RCTLBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 20hBit Attr defecto DescripciónDMIVC1RSTSBus: N Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 26hBit Attr defecto Descripción15:02 RV 0h reservados1 RO-V 1b Virtual Canal 1 Negociación espera0: La negociación VC es completa.1: El recurso VC está todavía en el proceso de negociación (inicialización o desactivación).Este bit indica el estado del proceso de inicialización de control de flujo. Se establece porpredeterminado en Reset, así como cada vez que el canal virtual correspondiente estáDesactivado o el enlace está en el estado DL_Down.Se borra cuando el enlace sale con éxito el estado FC_INIT2.Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar siEl VC campos pendientes de negociación para que el canal virtual se borran tantoComponentes en un enlace.0 RV 0h reservadosDMIVCPRCAPBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 28hBit Attr defecto Descripción31:16 RV 0h reservados

15 0b RO Rechazar Snoop Transacciones0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP sonpermitido en esta VC.1: Cualquier transacción sin el No Snoop poco ajustado dentro de la cabecera TLP serárechazado como una solicitud no compatible.14:00 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 115Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.8.8 DMIVCPRCTL: DMI VCP control de recursosControla los recursos asociados a la DMI canal privado (VCP).3.2.8.9 DMIVCPRSTS: DMI VCP Estado de RecursosReporta el estado específico de canal virtual.DMIVCPRCTLBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 2CrBit Attr defecto Descripción31 RW-LB 0b Canal Virtual Private Enable0: Canal Virtual está desactivado.1: Canal Virtual está activada. Vea las excepciones abajo.El software debe utilizar la Negociación VC poco espera de comprobar si la VCnegociación es completa. Cuando se borra VC Negociación poco pendiente, a 1 lee deEste bit de habilitación indica que la VC VC está activada (Inicialización del control de flujo escompletado para el puerto PCI Express). A 0 leer este bit indica que laCanal virtual de esta deshabilitado.BIOS Requisito:1. Para habilitar un canal virtual, los bits de habilitación de capital de riesgo para ese canal virtual debe serestablecido en los dos componentes en un enlace.2. Para desactivar un canal virtual, los bits de habilitación de capital de riesgo para que el canal virtual debe serdespejado en ambos componentes en un enlace.3. Software debe asegurarse de que no hay tráfico está utilizando un canal virtual en el momento en que esdeshabilitado.4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlaceantes de volver a habilitar el canal virtual.30:27 RV 0h reservados26:24 RW-LB 010b Canal Virtual Private IDAsigna un identificador de VC al recurso VC. Este campo no se puede modificar cuando el VC esya habilitado. No hay VCs privados no están autorizados por el hardware y VC privadomanejo se lleva a cabo de la misma manera como manipulación no privado VC.23:08 RV 0h reservados7 RO 0b Clase de tráfico 7 / Virtual Canal 0 MapClase de tráfico 7 siempre se dirige al VCM.06:01 RW-LB 00h Traffic Class / canal virtual Mapa privadoIndica el TC (las clases de tráfico) que se asigna a los recursos de capital riesgo. Pocoubicaciones dentro de este campo corresponden a TC values.For ejemplo, cuando el bit 6 se encuentra eneste campo, TC6 se asigna a este recurso VC. Cuando más de un bit en este campose establece, indica que varias comunidades terapéuticas se asignan al recurso VC. Paraeliminar una o varias operaciones de cooperación técnica de la TC / VC mapa de un VC habilitada, el software debeasegurar que ningún nuevo o excepcional transacciones con las etiquetas TC están dirigidos ael enlace dado.0 RO 0b Traffic Class 0 / Canal Mapa Virtual Private

Clase de Tráfico 0 siempre se enruta a VC0.DMIVCPRSTSBus: N Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 32hBit Attr defecto Descripción15:02 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra116 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.8.10 DMIVCMRCAP: Capacidad de recursos VCM DMI3.2.8.11 DMIVCMRCTL: DMI VCM control de recursosControla los recursos asociados con PCI Express de canal virtual 0.1 RO-V 1b Virtual Canal Negociación privada Pendiente0: La negociación VC es completa.1: El recurso de VC se encuentra todavía en el proceso de negociación (inicialización odesactivación).Este bit indica el estado del proceso de inicialización de control de flujo. Se establece porpredeterminado en Reset, así como cada vez que el canal virtual correspondiente estáDesactivado o el enlace está en el estado DL_Down.Se borra cuando el enlace sale con éxito el estado FC_INIT2.Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar siEl VC campos pendientes de negociación para que el canal virtual se borran tantoComponentes en un enlace.0 RV 0h reservadosDMIVCMRCAPBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 34hBit Attr defecto Descripción31:16 RV 0h reservados15 1b RO Rechazar Snoop Transacciones0: Operaciones con o sin el No Snoop bit establecido en la cabecera TLP sonpermitido en esta VC.1: Cualquier transacción sin el No Snoop poco ajustado dentro de la cabecera TLP serárechazado como una solicitud no compatible.14:00 RV 0h reservadosDMIVCPRSTSBus: N Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 32hBit Attr defecto DescripciónDMIVCMRCTLBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 38hBit Attr defecto Descripción31 RW-LB 0b Virtual Canal M Enable0: Canal Virtual está desactivado.1: Canal Virtual está activada. Vea las excepciones abajo.El software debe utilizar la Negociación VC poco espera de comprobar si la VCnegociación es completa. Cuando se borra VC Negociación poco pendiente, a 1 lee deEste bit de habilitación indica que la VC VC está activada (Inicialización del control de flujo escompletado para el puerto PCI Express). A 0 leer este bit indica que laCanal virtual de esta deshabilitado.

BIOS Requisito:1. Para habilitar un canal virtual, los bits de habilitación de capital de riesgo para ese canal virtual debe serestablecido en los dos componentes en un enlace.2. Para desactivar un canal virtual, los bits de habilitación de capital de riesgo para que el canal virtual debe serdespejado en ambos componentes en un enlace.3. Software debe asegurarse de que no hay tráfico está utilizando un canal virtual en el momento en que esdeshabilitado.4. El software debe desactivar completamente un canal virtual en los dos componentes en un Enlaceantes de volver a habilitar el canal virtual.30:27 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 117Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.8.12 DMIVCMRSTS: DMI VCM Estado de RecursosReporta el estado específico de canal virtual.3.2.8.13 DMIRCLDECH: DMI Root Complex Declaración EnlaceEste registro sólo tiene sentido si se coloca en el espacio de configuración.26:24 RW-LB 000b VCM ID23:08 RV 0h reservados7 RO 1b Tráfico Clase 7 / Virtual Canal 0 MapClase de tráfico 7 siempre se dirige al VCM.06:01 RO 0h Traffic Class / canal virtual M MapaNinguna otra clase de tráfico se asigna a VCM0 RO 0b Traffic Class 0 Canal Virtual MapDMIVCMRCTLBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 38hBit Attr defecto DescripciónDMIVCMRSTSBus: N Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 3EhBit Attr defecto Descripción15:02 RV 0h reservados1 RO-V 1b Virtual canal 0 negociación pendiente0: La negociación VC es completa.1: El recurso VC está todavía en el proceso de negociación (inicialización o desactivación).Este bit indica el estado del proceso de inicialización de control de flujo. Se establece porpredeterminado en Reset, así como cada vez que el canal virtual correspondiente estáDesactivado o el enlace está en el estado DL_Down.Se borra cuando el enlace sale con éxito el estado FC_INIT2.Requisito BIOS: Antes de utilizar un canal virtual, el software debe comprobar siEl VC campos pendientes de negociación para que el canal virtual se borran tantoComponentes en un enlace.0 RV 0h reservadosDMIRCLDECHBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 40hBit Attr defecto Descripción31:20 RO Pointer 080h al siguiente capacidad19:16 RO 1h Capacidad VersionIndica la versión de la estructura de la capacidad

15:00 RO 0005h Extended ID capacidadIndica estructura compleja capacidad de Declaración Enlace Root.Configuración del procesador de E / S integradas (IIO) Registra118 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.2.8.14 DMIESD: DMI Element auto Descripción3.2.8.15 DMILED: DMI Enlace Descripción de la entrada3.2.8.16 DMILBA0: DMI Link Dirección3.2.8.17 DMIVC1CdtThrottle: DMI VC1 Throttle créditoDMIESDBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 44hBit Attr defecto Descripción31:24 RO 01h Número de puerto23:16 RW-O 00h ID de componente15:08 RO 01h Número de entradas de Enlace7:04 RV 0h reservados03:00 RO 2h Tipo de elementoIndica Complejo radicular interna Enlace para el puerto DMIDMILEDBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 50 hBit Attr defecto Descripción31:24 RW-O 00h Número de puerto de destino23:16 RW-O 00h Target ID de componente15:02 RV 0h reservados1 RO 0b Tipo de enlace0: enlace apunta a espacio de memoria asignada1: enlace apunta a espacio de configuración0 RW-O 0b enlace válidoDMILBA0Bus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 58hBit Attr defecto Descripción31:12 RW-O 00000h Link Dirección11:00 RV 0h reservadosDMIVC1CdtThrottleBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 60hBit Attr defecto Descripción31:24 RWS 00h Publicado Solicitar datos VC1 crédito RetenerNúmero de VC1 Data Publicado atribuye a retener de ser denunciados o usado.23:22 RV 0h reservados21:16 RWS 00h Publicado Retener el encabezado de solicitud de crédito VC1Número de VC1 Publicado Solicitar créditos a retener de los que se informa o usado.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 119Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.2.8.18 DMIVCpCdtThrottle: DMI VCp crédito acelerador3.2.8.19 DMIVCmCdtThrottle: DMI VCM crédito aceleradorRetener 15:08 RWS 00h Non-Publicado Solicitar datos VC1 crédito

Número de créditos VC1 datos no Publicado retener de ser informado o usado.7:06 RV 0h reservadosRetener 05:00 RWS 00h Non-Publicado encabezado de solicitud de crédito VC1Número de VC1 No Publicado Solicitar créditos a retener de una denuncia outilizado.DMIVCpCdtThrottleBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 64hBit Attr defecto Descripción31:24 RWS 00h Publicado Retener Solicitud VCp Credit DataNúmero de VCp Publicado créditos de datos a retener de los que se informa o usado.23:22 RV 0h reservados21:16 RWS 00h Publicado Retener el encabezado de solicitud VCp créditoNúmero de VCp Publicado Solicitar créditos a retener de los que se informa o usado.Retener 15:08 RWS 00h Non-Publicado Data Request VCp créditoNúmero de VCP no Publicado créditos de datos a retener de ser informado o usado.7:06 RV 0h reservadosRetener 05:00 RWS 00h Non-Publicado encabezado de solicitud VCp créditoNúmero de VCP no Publicado Solicitar créditos a retener de una denuncia outilizado.DMIVCmCdtThrottleBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 68hBit Attr defecto Descripción31:24 RWS 00h Publicado Retener Solicitud de Crédito VCM DataNúmero de VCM Publicado créditos de datos a retener de los que se informa o usado.23:22 RV 0h reservados21:16 RWS 00h Publicado Retener el encabezado de solicitud de crédito VCMNúmero de VCM Publicado Solicitar créditos a retener de los que se informa o usado.Retener 15:08 RWS 00h Non-Publicado Solicitud de Crédito VCM DataNúmero de créditos de datos No Publicado VCM para retener de una denuncia o usado.7:06 RV 0h reservadosRetener 05:00 RWS 00h Non-Publicado encabezado de solicitud de crédito VCMNúmero de VCM no Publicado Solicitar créditos a retener de una denuncia outilizado.DMIVC1CdtThrottleBus: 0 Dispositivo: 0 Función: 0 MMIO BAR: DMIRCBAROffset: 60hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra120 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3 Puente no transparente Registros3.3.1 Registro de Configuración mapa (NTB lado principal)Esta sección incluye los registros de configuración del espacio del lado primario obstáculos no arancelarios.Bus 0, dispositivo 3, función 0 puede funcionar en tres modos: Puerto raíz PCI Express, NTB /NTB y NTB / RP. Cuando se configura como una BNA hay dos lados para discutir deregistros de configuración. El lado primario del espacio de configuración del NTB se encuentra enBus 0, dispositivo 3, Función 0 con respecto a la arena Puente -EP/EX y una secundarialado del espacio de configuración del NTB se encuentra en alguna de bus enumerado en otrosistema y no existe como espacio de configuración en el local de Sandy Bridge -EP/EX

sistema en cualquier lugar.Tabla 3-8. Mecanismo 3 Función 0 (puente no transparente) Configuración Mapa Offset0x00h - 0xFCh (Hoja 1 de 2)DID VID 0h MSIXMSGCTRL MSIXNXTPTR MSIXCAPID 80hPCISTS PCICMD 4h TABLEOFF_BIR 84hCCR RID 8h PBAOFF_BIR 88hBIST HDR PLAT CLSR Ch. 8ChPB01BASE10h PXPCAP PXPNXTPTR PXPCAPID 90h14h DEVCAP 94hPB23BASE18h DEVSTS DEVCTRL 98h1Cr 9ChPB45BASE20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h SBAR45SZ SBAR23SZ PBAR45SZ PBAR23SZ D0h54h PPD D4h58h D8H5Ch DChMSIMSGCTL MSINXTPTR MSICAPID 60h PMCAP E0hMSGADR 64h PMCSR E4HMSGDAT 68h E8hMSIMSK 6Ch EChMISIPENDING 70h F0hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 121Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra74h F4H78h F8hFCh 7CHTabla 3-9. Mecanismo 3 Función 0 (puente no transparente) Configuración Mapa Offset0x100h - 0x1FChXPREUT_HDR_EXT 100hPERFCTRLSTS180hXPREUT_HDR_CAP 104h 184hXPREUT_HDR_LEF 108hMISCCTRLSTS188 H

10CH 18CHACSCAPHDR PCIE_IOU_BIF_CTRL 110h 190hACSCTRL ACSCAP NTBDEVCAP 114h 194h118h 198h11CH LNKCAP 19Ch120h LNKSTS LNKCON 1A0h124H SLTCAP 1A4h128H SLTSTS SLTCON 1A8h12Ch ROOTCAP ROOTCON 1ACh130h ROOTSTS 1B0h134h DEVCAP2 1B4h138H DEVCTRL2 1B8h13CH LNKCAP2 1BChAPICLIMIT APICBASE 140h LNKSTS2 LNKCON2 1C0hVSECPHDR 144h 1C4hVSHDR 148h 1C8hUNCERRSTS 14Ch 1CChUNCERRMSK 150h ERRINJCAP 1D0hUNCERRSEV 154H ERRINJHDR 1D4hCORERRSTS 158h ERRINJCON 1D8hCORERRMSK 15CH 1DChERRCAP 160h CTOCTRL 1E0hHDRLOG0 164h 1E4hHDRLOG1 168h 1E8hHDRLOG2 16Ch 1EChHDRLOG3 170h 1F0hRPERRCMD 174H 1F4hRPERRSTS 178h 1F8hERRSID 17Ch 1FChTabla 3-8. Mecanismo 3 Función 0 (puente no transparente) Configuración Mapa Offset0x00h - 0xFCh (Hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra122 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.2 Estándar espacio de configuración PCI - Tipo 0 ComúnEl espacio de configuraciónEsta sección cubre el lado primario registra en la región de 0x0 a 0x3F que son comunes aBus 0, dispositivo 3. Observaciones en la parte superior de la tabla indican qué dispositivos / funcionesdescripción se aplica a. Las excepciones que se aplican a las funciones específicas se indican en ladescripciones de bits individuales.Nota: Varios registros se duplicará para el dispositivo 3 en las tres secciones que discuten latres modos en los que opera RP, NTB / NTB y NTB / RP primaria y secundaria, pero sonrepite aquí para facilitar la lectura.Tabla 3-10. Mecanismo 3 Función 0 (puente no transparente) Configuración Mapa Offset0x200h - 0x2FChXPCORERRSTS LER_CAP 200h 280hXPCORERRMSK LER_HDR 204h 284hXPUNCERRSTS 208H LER_CTRLSTS 288hXPUNCERRMSK 20CH LER_UNCERRMSK 28ChXPUNCERRSEV LER_XPUNCERRMSK 210h 290hXPUNCERR

PTR LER_RPERRMSK 214h 294hUNCEDMASK 218H 298HCOREDMASK 21CH 29ChRPEDMASK 220h 2A0hXPUNCEDMASK 224H 2A4hXPCOREDMASK 228H 2A8h22CH 2AChXPGLBERRPTR XPGLBERRSTS 230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CChPXP2CAP 250h 2D0hLNKCON3 254H 2D4hLNERRSTS 258h 2D8hLN1EQ LN0EQ 25Ch 2DChLN3EQ LN2EQ 260h 2E0hLN5EQ LN4EQ 264H 2E4hLN7EQ LN6EQ 268h 2E8hLN9EQ LN8EQ 26CH 2EChLN11EQ LN10EQ 270H XPPMDFXMAT0 2F0hLN13EQ LN12EQ 274h 2F4hLN15EQ LN14EQ 278h XPPMDFXMSK0 2F8h27CH XPPMDFXMSK1 2FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 123Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraRegistros de configuración del lado primario (dispositivo 3) sólo pueden ser leídas por el anfitrión local.3.3.2.1 VID: Identificación de proveedores3.3.2.2 DID: Identificación del dispositivo Registrarse3.3.2.3 PCICMD: Comando PCIEste registro define el registro de comando compatible PCI 3.0 valores aplicables a PCIExpresar el espacio.VIDBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 0hBit Attr defecto Descripción15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.DIDBus: 0 Dispositivo: 3 Función: 0 Offset: 2hBit Attr defecto Descripción15:00 RO-V Número de identificación del dispositivoEste expreso Puerto raíz 3.a ID de dispositivo PCI de la siguiente manera:0x3C08: Modo Puerto raíz PCI Express0x3C0D: Puente no transparente modo de NTB / NTB Primaria0x3C0E: Puente no transparente modo de NTB / RP primaria0x3C0F: Puente no transparente Secundaria(En BDF = M/N/0 acceder desde el lado secundario)

Port3_NTB: Attr: RO-V defecto: 3C0DhPCICMDBus: 0 Dispositivo: 3 Función: 0 Offset: 4hBit Attr defecto Descripción15:11 RV 0h reservados10 RW interrupción 0B DesactivarControla la capacidad del puerto PCI Express para generar mensajes de intX sobre su propionombre. Este bit no afecta a la capacidad de la RP para interrumpir reenviar mensajesrecibida desde el puerto PCI Express, para el bloque interno de E / OxAPIC. Sin embargo, estebit controla la generación interna de legado INTX interrupciones de PCI Express RASeventos o para interrupciones INTX debido a eventos CV / PM o de notificación de cambio de BW.En el modo de NTB:1: Modo de interrupción INTx legado está desactivado0: modo de interrupción INTx legado está habilitado y el puerto NTB puede generar INTxinterrumpe al sistemaNotas:Cuando este bit se pone a 1, esto NO significa que MSI está habilitada. Sólo significaque INTx está desactivado. La selección de la MSI o INTx es elegido parala generación de una interrupción se logra a través de la MSI bit de habilitación se describe en MSICTRL.Si un puerto raíz había generado previamente una interrupción Assert_INTx cuando este bittransiciones de 0 a 1, entonces el puerto raíz genera un mensaje de Deassert_INTxindican la interrupción se deasserted.9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express y está cableado a 0Configuración del procesador de E / S integradas (IIO) Registra124 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 28 RW 0b SERR EnableEste campo permite notificar a la lógica de error núcleo interno de ocurrencia de un incorregibleerror (fatal o no fatal) en el puerto NTB. La lógica error núcleo interno deIIO decide si / cómo escalar el error más (pines / mensaje, etc.) Este bittambién controla la propagación de expreso ERR_FATAL PCI y ERR_NONFATALmensajes recibidos desde el puerto a la lógica de error básico IIO interna.1: Generación de error fatal y no fatal y el mensaje de error fatal y no fatalel reenvío está activado0: generación de error fatal y no fatal y el mensaje de error fatal y no fatalel reenvío está deshabilitadoConsulte PCI Express * Base especificación, revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control en el registro de control de raíz paraerrores de reenvío detectados en la interfaz PCI Express para el error de núcleo del sistemalógica.7 RO 0b IDSEL Stepping / Espera control de ciclosNo se aplica a los dispositivos internos IIO. Cableado a 0.6 RW 0b Parity Error RespuestaIIO ignora este bit y siempre ECC / paridad de control y señalización de los datos /Dirección de las transacciones con origen y destino IIO. Este bit si afecta a la configuración de8 bits en el registro PCISTS.5 paleta VGA RO 0b snoop HabilitarNo aplica para PCI Express debe ser cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo aplica para PCI Express debe ser cableado a 0.

3 RO 0b Ciclo Especial HabilitarNo aplica para PCI Express debe ser cableado a 0.2 RW 0b Bus Master EnableControla la capacidad del puerto PCI Express en la generación y también en el envíotransacciones de memoria (incluyendo MSI escribe) o I / O (y no mensajes) o la configuracióntransacciones desde el lado secundario al lado primario.1: Activa el puerto PCI Express para a) generar MSI escribe internamente para AER / HP /Acontecimientos PM (nota:. Hay varios otros MSI RP de control / bits de habilitación Relacionados Verla especificación PCI Express * Base, Revisión 2.0 para más información) y también parab) Memoria de forward (incluyendo MSI escribe desde dispositivos sur del RP), de configuración oE / S de lectura / escritura de las solicitudes de los secundarios a lado primario.0: El maestro de bus está desactivado. Cuando este bit es 0, los puertos raíz IIO se a) tratanaguas arriba de memoria PCI Express escribe / lee, IO escribe / lee y configuraciónlee y escribe peticiones como no compatibles (y seguir las reglas para el manejo depeticiones no compatibles). Este comportamiento también es cierto para las transacciones que seya la espera en las colas internas del puerto raíz IIO cuando se activa el bit de BMEoff. b) enmascarar el puerto raíz de la generación de MSI escribe internamente para AER / HP / PMeventos en el puerto raíz.En el modo de NTB:Cuando este bit = 1b, el PCIe NTB enviará solicitudes de memoria aguas arribadesde la interfaz secundaria a la interfaz principal.Cuando este bit se borra = 0b, el PCIe NTB no reenviará las peticiones de memoriade la secundaria a la interfaz principal y caerá todo escritura en la memoria publicadapeticiones y volverán solicitudes no admitidas UR para toda la memoria no publicadosolicitudes de lectura.Notas:MSI / MSI-X Mensajes de interrupción son la memoria de la banda escribe, estableciendo el maestro de busActivar bit = 0b desactiva MSI / MSI-X Mensajes de interrupción también.Las solicitudes que no sean de memoria o E / S Las solicitudes no están controlados por este bit.PCICMDBus: 0 Dispositivo: 3 Función: 0 Offset: 4hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 125Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra1 RW 0b Espacio Memoria ActivaEn el modo PCIe:1: Permite registros rango de memoria de un puerto PCI Express, con la excepción de laI / register OxAPIC rango ('APICBASE: APIC Base Register (APICBASE)' y'APICLIMIT: APIC límite Register (APICLIMIT)'), que se decodifica como objetivo válidodirecciones para las transacciones de lado primario.0: Desactiva registros rango de memoria de un puerto PCI Express, con la excepción de laI / register OxAPIC rango ('APICBASE: APIC Base Register (APICBASE)' y'APICLIMIT: APIC límite Register (APICLIMIT)'), que se decodifica como objetivo válidodirecciones para las transacciones de lado primario.En el modo de NTB:1: Habilita BAR primarias BNA a descodificar como direcciones de destino válidos paratransacciones de lado primario.0: Desactiva BAR principales obstáculos no arancelarios a descodificar como direcciones de destino válidos paratransacciones de lado primario.Notas:

El / rango de direcciones OxAPIC I de un puerto raíz tiene su propio bit de habilitación.Este bit no se utiliza siempre por el hardware para decodificar las transacciones de la secundarialado del puerto raíz.0 RO 0b IO Espacio Activa1: Activa el rango de direcciones de E / S, que se define en los registros iobase y IOLIM dela cabecera de puente PCI-to-PCI, para decodificación de destino desde el lado primario0: Desactiva el rango de direcciones de E / S, que se define en los registros iobase y IOLIM dela cabecera de puente PCI-to-PCI, para decodificación de destino desde el lado primarioNotas:Este bit no se utiliza siempre por el hardware para decodificar las transacciones de la secundarialado del puerto raíz.NTB no soporta E / S accesos espaciales. Cableado a 0PCICMDBus: 0 Dispositivo: 3 Función: 0 Offset: 4hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra126 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.2.4 PCISTS: PCI EstadoPCISTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 6hBit Attr defecto Descripción15 RW1C 0b Detectado error de paridadEste bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con unerror de datos no se puede corregir (es decir, un paquete con el bit veneno o un incorregibleSe ha detectado datos de error ECC en la interfaz de XP-DP, cuando se realiza la comprobación de ECC)o una dirección / control de errores de paridad no se puede corregir. El ajuste de este bit esindependientemente del bit de error de respuesta Paridad (PERRE) en el registro PCICMD.14 RW1C 0b señaliza error del sistema1: El puerto raíz informó errores fatales / no fatal (y no corregible) se detectóen su interfaz PCI Express a la lógica de error básico IIO (que podría eventualmenteescalar el error a través de la ERR [02:00] botones o mensajes al procesador Intel XeonE5 núcleo familiar o un mensaje para PCH). Tenga en cuenta que el bit de Serre en el PCICMDregistro se debe establecer un dispositivo para informar del error de la lógica error básico IIO.Software borra este bit por escribir un '1 'a la misma. Este bit también se activa (cuando SERR permitirábit está establecido) cuando un mensaje FATAL / no mortales se remite al error básico IIOlógica. Tenga en cuenta que los errores de 'núcleo' IIO interna (como error de paridad en las colas internas)No se informan a través de este bit.0: El puerto raíz no informó de un error fatal / no fatalEn el modo de NTB:1: El dispositivo informó errores fatales / no fatal (y no corregible) se detectó enInterfaz NTB. Software borra este bit por escribir un '1 'a la misma. Tenga en cuenta que IIO internoErrores "centrales" (como el error de paridad en las colas internas) no se informan a través de este bit.0: El dispositivo no reportó un error grave / no fatal.13 RW1C 0b Recibido Maestro AbortarEste bit se establece cuando un dispositivo experimenta una condición de maestro de abortar en una transacciónque domina en la interfaz principal (bus interno IIO). Tenga en cuenta que ciertos errorespodría ser detectado a la derecha en la interfaz PCI Express y las transacciones podríano "propagar" a la interfaz principal antes de que se detectó el error (por ejemplo, accesosa la memoria por encima de TOCM en los casos en que la lógica de la interfaz PCIe en sí podría tenervisibilidad TOCM). Estos errores no causan este bit a activar, y se presentan

a través de los bits de error de interfaz PCI Express (registro de estado secundario).12 RW1C 0b Recibido Target AbortarEste bit se establece cuando un dispositivo experimenta una condición completaron el aborto en untransacción que dominó en la interfaz principal (bus interno Uncore). Tenga en cuenta queciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y lostransacciones podrían no "se propagan" a la interfaz principal antes de que el error esdetectado (por ejemplo, los accesos a memoria por encima de VTBAR). Tales errores no hacenporque este bit a activar, y se informó a través de la interfaz PCI expreso bits de error(Registro de estado secundario).En el modo de NTB:Se establece cuando una lectura p2p resultó en estado de CA11 RW1C 0b señalizadas por objetivo AbortarEste bit se establece cuando un puerto raíz indica un estado de finalización abortar completaron en ellado primario (bus interno del Uncore). Esta condición incluye un puerto PCI Expressla transmisión de un estado completaron abortar recibió en una realización de la secundariaEn el modo de NTB:Este bit se establece cuando el puerto hacia delante NTB un aborto (CA) completaron la finalizaciónestado de la interfaz secundaria a la interfaz primaria.10:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RW1C 0b Master Data Error de paridadEste bit se establece si el Error de paridad de bits Respuesta en el registro PCI Comando se establecey el solicitante recibe una realización envenenado en la interfaz primaria oSolicitante envía una petición de escritura envenenado (incluyendo MSI / MSI-X escribe) dela interfaz secundaria a la interfaz primaria.7 RO 0b Fast Back-to-BackNo aplica para PCI Express. Cableado a 0.6 RV 0h ReservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 127Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.2.5 RID: Identificación de revisiones3.3.2.6 CCR: Código de clase5 RO 0b bus PCI de 66 MHz capazNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 1bEste bit indica la presencia de una estructura de lista de capacidades3 RO-V 0b INTx EstadoEsto sólo lectura bit refleja el estado de la alarma en el Puerto raíz PCI Express.Sólo cuando la interrupción de bit de desactivación en el registro de comando es un 0 y esteBit de estado de interrupción es un 1, será este dispositivo genera INTx interrupción. Ajuste de laInterrumpir Desactivar bit a 1 no tiene ningún efecto sobre el estado de este bit.Este bit no quede ajustado para interrupciones enviados al puerto raíz dedispositivos aguas abajo en la jerarquía. Cuando MSI están habilitadas, el estado de interrupciónNo se debe establecer.El bit de estado INTX debe deasserted cuando todos los hechos relevantes (errores RAS /HP / enlace de cambio de estado / PM) interna al puerto utilizando alarmas existentes se borranpor el software.En el modo de NTB:Cuando se establece, indica que una interrupción de emulación INTx está pendiente internamente en elFunción. NTB borra este bit cuando la condición de alarma interno se borra

software. Nota: este bit se puede establecer incluso cuando INTx afirmación se desactiva (yModo INTx está habilitada, aunque), sino una condición de interrupción interna está pendiente.2:00 RV 0h reservadosRIDBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 8hBit Attr defecto Descripción07:00 RO 00h identificación de revisionesRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RIDen cualquier función de procesador.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesadorla función se vuelve a dirigir a la agrupación IIO. Accesos a la campo de CCR son tambiénredirigido debido a la alineación DWORD. Es posible que los accesos JTAG son directos,por lo que no siempre será redirigido.CCRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9hBit Attr defecto Descripción23:16 RO 06h de clases basePara el puerto PCI Express NTB este campo está cableado a 06h, que indica que es un "puenteDispositivo '.15:08 RO-V 80h Sub-ClassEn el modo de NTB, este campo cableada a 80h para indicar un "otro tipo de puente.En el modo PCIe que está cableado a 04h indicando 'puente PCI-PCI.Port3_NTB: Attr: RO-V predeterminado: 80h07:00 RO 00h a nivel de registro Interfaz de programaciónEste campo está cableado a 00h para el puerto NTB PCI Express.PCISTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 6hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra128 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.2.7 CLSR: Cacheline Tamaño3.3.2.8 HDR: tipo de cabecera3.3.2.9 SVID: subsistema ID VendorDispositivo 3, función 0, 2 Crónicas Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.24, "SVID: Subsistema Vendor ID" en la página 44.3.3.2.10 SDID: Identidad SubsistemaDispositivo 3, función 0, 2Eh Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.25, "SDID: Identidad Subsistema" en la página 443.3.2.11 CAPPTR: Indicador de CapacidadCLSRBus: 0 Dispositivo: 3 Función: 0 Offset: Ch.Bit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline para IIO esSiempre 64B. Hardware IIO ignorar este ajuste.HDRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: EhBit Attr defecto Descripción

7 RO-V 1b dispositivo multifunciónEl valor predeterminado es bit a 0 para el puerto PCI Express NTB.BIOS puede controlar individualmente el valor de este bit, basado en HDRTYPCTRL registro.BIOS escribirá a dicho registro para cambiar este campo a 0, si expone única función0 en el dispositivo para OS.06:00 RO Layout configuración 0hEste campo identifica el formato de la disposición de configuración de cabecera. Es para Tipo1PCI Express y type0 en modo NTB. El valor predeterminado es 00h, lo que indica un "no-puentefunción '.Port3_NTB: Attr: Defecto RO: 00hPort3_PCIe: Attr: Defecto RO: 01hCAPPTRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 34hBit Attr defecto Descripción07:00 RW-O 60h Capacidad PointerPuntos a la primera estructura de capacidad para el dispositivo. En el modo de obstáculos no arancelarios, las capacidadescomenzar en un lugar diferente.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 129Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.2.12 INTL: Línea de interrupción3.3.2.13 INTPIN: Pin de interrupción3.3.3 NTB puerto 3A configurado como dispositivo de punto final primaria3.3.3.1 PB01BASE: BAR Primaria 0/1 dirección baseEste registro se utiliza para configurar el espacio de configuración NTB lado primario.3.3.3.2 PB23BASE: BAR Primaria 2/3 Base DirecciónEl registro es utilizado por el procesador en el lado primario de la NTB para configurar un 64bventana de memoria prefetchable.Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 3ChBit Attr defecto Descripción07:00 RW 00h de interrupción de líneaEste bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesitasólo para fines de compatibilidad.INTPINBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 3DhBit Attr defecto Descripción07:00 RW-O 01h interrupción PinEste campo define el tipo de interrupción de generar para el puerto.01h: Generar INTAOtros: ReservadosBIOS se puede programar en 0 para indicar al sistema operativo que el puerto no admite INTxinterrumpir.PB01BASEBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 10hBit Attr defecto Descripción63:16 RW 0h BAR Primaria 0/1 BaseEstablece la ubicación del BAR escrito por SW en una alineación 64KB15:04 RV 0h reservados3 1b RO prefetchableBAR puntos a la memoria prefetchable.

02:01 RO Tipo 10bTipo de memoria reclamado por BAR 0/1is 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).Configuración del procesador de E / S integradas (IIO) Registra130 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.3 PB45BASE: BAR Primaria 4.5 Base DirecciónEl registro es utilizado por el procesador en el lado primario de la NTB para configurar una segundaVentana de memoria prefetchable 64b.3.3.3.4 MSICAPID: MSI ID capacidadDispositivo 3, función 0, 60h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.34, "MSICAPID: MSI ID capacidad" en la página 48.PB23BASEBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 18hBit Attr defecto Descripción63:12 RW 0h BAR Primaria 2/3 BaseEstablece la ubicación del BAR escrito por SWNOTA: El número de bits que se puede escribir en este registro es dictado por el valorcargado en el "PBAR23SZ: BAR Primaria 2/3 Size" en la página 137 de la BIOS entiempo de inicialización (BIOS antes de enumeración PCI). PBAR23SZ indica la más bajaorden de los bits de este campo de registro en el que se puede escribir en donde los valores válidos son 12-39. SiPBAR23SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces se Leídos 38:12 BitsSólo y volveremos valores de 0.Nota: Para el caso especial en que PBAR23SZ = '0 ', los bits 63:0 son todos RO = '0'dando lugar a la BAR está deshabilitado.Nota: La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4KB.11:04 RV 0h reservados3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).PB45BASEBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 20hBit Attr defecto Descripción63:12 RW 0h BAR Primaria 4.5 BaseEstablece la ubicación del BAR escrito por SWNOTA: El número de bits que se puede escribir en este registro es dictado por el valorcargado en la Sección 3.3.3.22, "PBAR23SZ: BAR Primaria 2/3 Size" enpágina 137 de la BIOS en tiempo de inicialización (antes de BIOS PCI enumeración).PBAR45SZ indica el orden de bits más baja de este campo de registro que se puede escribirdonde los valores válidos son 12-39. Si PBAR45SZ se establece en 12, todos los bits se puede escribir. Siestablece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Nota: Para el caso especial en que PBAR45SZ = '0 ', los bits 63:0 son todos RO = '0'dando lugar a la BAR está deshabilitado.Nota: La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4KB.11:04 RV 0h reservados

3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 131Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.5 MSINXTPTR: MSI Siguiente PointerDispositivo 3, función 0, 61h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.35, "MSINXTPTR: MSI Siguiente puntero" en la página 48.3.3.3.6 MSIMSGCTL: Control MSIDispositivo 3, función 0, 62h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP 8 Sección 3.2.5.37, "MSIMSGCTL: Control MSI" en la página 493.3.3.7 MSGADR: MSI DirecciónDispositivo 3, función 0, 64h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.38, "MSGADR: MSI Dirección Register" en la página 503.3.3.8 MSGDAT: Registro de datos MSIDispositivo 3, función 0, 68h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.39, "MSGDAT: MSI registro de datos" en la página 503.3.3.9 MSIMSK: MSI Mask Bit RegistroEl registro Bit Mask permite software para desactivar el envío de mensajes en función de cada vectorbase.3.3.3.10 MISIPENDING: MSI Bit espera RegistrarseEl registro de espera de la máscara permite al software de aplazar el envío de mensajes en función de cada vectorbase.MSIMSKBus: 0 Dispositivo: 3 Función: 0 Offset: 6ChBit Attr defecto Descripción31:2 RV 0h reservados01:00 RW 0b Mask BitsPara cada bit de la máscara que se establece, el puerto PCI Express tiene prohibido el envío de laasociado message.NTB soporta hasta 2 mensajesCorrespondientes bits son enmascarados si se pone a '1 'MISIPENDINGBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 70hBit Attr defecto Descripción31:2 RV 0h reservados01:00 RO-V 0h Bits pendientesPara cada bit de pendiente que se establece, el puerto PCI Express cuenta con un asociado en esperamessage.NTB admite un máximo de dos mensajes.Bits correspondientes se encuentran pendientes de si se pone a '1 'Configuración del procesador de E / S integradas (IIO) Registra132 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.11 MSIXCAPID: MSI-X Capacidad ID Register3.3.3.12 MSIXNXTPTR: MSI-X Siguiente Pointer Registrarse3.3.3.13 MSIXMSGCTRL: MSI-X Control Message RegistroMSIXCAPIDBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 80h

Bit Attr defecto Descripción07:00 RO 11h ID capacidadAsignado por el PCI-SIG para MSI-X.MSIXNXTPTRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 81hBit Attr defecto Descripción07:00 RW-O 90h Siguiente PtrEste campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express)en la cadena.MSIXMSGCTRLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 82hBit Attr defecto Descripción15 RW 0b MSI-X EnableSoftware utiliza este bit para seleccionar entre INTx o MSI o método MSI-X parade señalización interrupciones desde el DMA0: NTB Se prohíbe el uso de MSI-X para solicitar el servicio1: Método de MSI-X se elige para interrupciones NTBNotas:El software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSI14 RW 0b función de máscara1: todos los vectores asociados con el NTB están enmascarados, independientemente de la porvector de estado bit de máscara.0: máscara de bits de cada vector determina si el vector está enmascarado o no.Notas:Configuración o desactivando la función de MSI-X máscara de bits no tiene ningún efecto sobre el estado de lapor-vector de bit de máscara.13:11 RV 0h reservados10:00 RO-V 003H Tamaño de tablaEl software del sistema lee este campo para determinar la MSI-X Tamaño de la tabla N, que escodificada como N-1. Por ejemplo, un valor devuelto de '00000000011 'indica una mesatamaño de 4.Tamaño de la tabla NTB es 4, codificado como el valor 003HIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 133Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.14 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR3.3.3.15 PBAOFF_BIR: MSI-X Pendiente matriz de desplazamiento e indicador BAR3.3.3.16 PXPCAPID: PCI Express Capacidad de Registro de IdentidadDispositivo 3, función 0, 90h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.42, "PXPCAPID: PCI Express Capacidad de identidad" en lala página 51.TABLEOFF_BIRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 84hBit Attr defecto Descripción31:3 RO 00000400hTabla OffsetMSI-X Estructura de la tabla está en 8K desplazamiento de la dirección PB01BASE. Ver PXPCAPIDpara el inicio de los datos relativos a los registros de MSI-X.02:00 RO 0h Tabla BIRIndica que uno de los registros de dirección base de una función, que se encuentra a partir de las

10h en el espacio de configuración, se utiliza para asignar la tabla MSI-X de la función enEspacio de memoria.BIR Dirección Base Valor de registro0: 10h1: 14h2: 18h3: 1 Crónicas4: 20h5: 24 horas6: Reservado7: ReservadoPara un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior.PBAOFF_BIRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 88hBit Attr defecto Descripción31:3 RO 00000600hTabla OffsetMSI-X PBA estructura está en 12K desplazamiento desde la dirección de BAR PB01BASE. VerPMSICXPBA registro para obtener detalles.02:00 RO 0h PBA BIRIndica que uno de los registros de dirección base de una función, que se encuentra a partir de las10h en el espacio de configuración, se utiliza para asignar la tabla MSI-X de la función enEspacio de memoria.BIR Dirección Base Valor registro0: 10h1: 14h2: 18h3: 1 Crónicas4: 20h5: 24 horas6: Reservado7: ReservadoPara un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior.Configuración del procesador de E / S integradas (IIO) Registra134 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.17 PXPNXTPTR: PCI Express al punteroDispositivo 3, función 0, 91h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.43, "PXPNXTPTR: PCI Express al puntero" en lala página 52.3.3.3.18 PXPCAP: Capacidades PCI Express RegistroDispositivo 3, función 0, 92h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.44, "PXPCAP: Capacidades PCI Express Registrarse" en lala página 52.3.3.3.19 DEVCAP: Capacidades de dispositivos PCI Express RegistroThe Express Dispositivo Capacidades registro PCI identifica la información específica del dispositivo parael dispositivo.DEVCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 94hBit Attr defecto Descripción

31:29 RV 0h reservados28 RO 0b Nivel de función Cambiar CapacidadUn valor de 1b indica la función soporta el reinicio Nivel Función opcionalmecanismo. NTB no soporta esta funcionalidad.27:26 RO 0h Capturado Slot Escala Límite de potenciaNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00hNTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.NOTA: PCI Express * Base Especificación, Revision 2.0 estados Componentescon punto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto dela integración en un adaptador que potencia consumida total es inferior al límite más bajodefinido para el factor de forma específica se les permite ignorar Set_Slot_Power_LimitMensajes, y para devolver un valor de 0 en la ranura de alimentación Capturado valor límite yCampos de escala de las Capacidades de dispositivos registran25:18 RO 0h Capturado Power Slot Valor LímiteNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00hNTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.NOTA: PCI Express * Base Especificación, Revisión 2.0 Componentes de los estadosPunto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto dela integración en un adaptador que potencia consumida total es inferior al límite más bajodefinido para el factor de forma específica se les permite ignorar Set_Slot_Power_LimitMensajes, y para devolver un valor de 0 en la ranura de alimentación Capturado valor límite yCampos de escala de las Capacidades de dispositivos registran17:16 RV 0h reservados15 RO 1b basado en roles de informe de erroresIIO es compatible con 1.1 y así admite esta función14 RO 0b actual Indicador de alimentación en el dispositivoNo se aplica a RPs o dispositivos integrados13 RO 0b Atención Presente IndicadorNo se aplica a RPs o dispositivos integrados12 RO 0b Atención Button PresentNo se aplica a RPs o dispositivos integrados11:09 RO 0b punto final L1 Latencia AceptableNo se aplica a IIO RCiEP (Enlace no existe entre anfitrión y RCiEP)08:06 RO 0b reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 135Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.20 DEVCTRL: Expreso Dispositivo de control Registro PCIEl dispositivo de control de registro PCI Express controla capacidades específicas PCI Expressparámetros asociados con el dispositivo.5 RO 1b Extended campo Tag ApoyadoDispositivos IIO apoyan tag 8 bits1: Campo de máxima etiqueta es de 8 bits (Modo Sólo NTB)0: campo Máximo Tag es 5 bits04:03 RO 0h Funciones Phantom compatiblesIIO no soporta phantom functions.00b = se utiliza ninguna función Bits Númeropara funciones Phantom02:00 RO 1h Tamaño máximo de carga compatiblesIIO respalda 256B cargas útiles en PCI Express ports001b = 256 bytes de carga útil máxima

tamañoDEVCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 94hBit Attr defecto DescripciónDEVCTRLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 98hBit Attr defecto Descripción15 RV 0h Reservados14:12 RO 000b Max_Read_Request_SizePuertos expresos / DMI en IIO no generan pedidos superiores a 128B y estocampo es ignorado.11 0b RO Habilitar No SnoopNo se aplica ya que el NTB no es el autor de un TLP. Este bit no tieneimpacto en la transmisión del atributo NoSnoop sobre las solicitudes de pares.10 RO 0b auxiliar de administración de energía ActivaNo se aplica al IIO9 RO 0b Funciones Phantom HabilitarNo se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante.8 RO 0h campo Tag extendida HabilitarEste bit permite que el puerto PCI Express para utilizar un campo Etiqueta de 8 bits como solicitante.07:05 RW 000b Max Payload TamañoEste campo se establece por software de configuración para el tamaño de carga útil máxima para el TLPel puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjuntovalor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO),no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden serprogramados se indican con el Max_Payload_Size_Supported en el dispositivoCapacidades de registro: 000: 128B tamaño máximo de carga útil001: 256B tamaño máximo de carga útil (sólo se aplica a los puertos estándar PCI Express y DMIpuerto alias 128B)otros: alias 128BEste campo es RW para puertos PCI Express.4 0b RO Habilitar Relajado pedidosCuando se establece, NTB se transmita poco RO como es de secundaria a otro principal. ¿Cuándoclaro, poco RO siempre despejado el tráfico enviado desde secundaria a primariaConfiguración del procesador de E / S integradas (IIO) Registra136 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.21 DEVSTS: PCI Express Device Status RegistroEl registro de estado del dispositivo PCI Express proporciona información acerca del dispositivo PCI Expressparámetros específicos asociados con el dispositivo.3 RW 0b compatible Solicitud de informes HabilitarSólo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMIpuertos. Este bit controla la presentación de solicitudes no admitidas que iio sídetecta en las peticiones de su recibe de un puerto PCI Express / DMI.0: Presentación de informes de las solicitudes no admitidas se desactiva1: Presentación de informes de las solicitudes no admitidas se habilita.Este bit está cableado a 0 en el modo NTB.Lado primario NTB es un RCiEP sin recopilador de sucesos de RC.Express * Especificaciones Base PCI, revisión 2.0. Un Complejo radicular IntegradoSe permite el punto final que no está asociado con un Root Complex Event Collectorcablear este bit 0b.

2 RW 0b Fatal Error Reporting HabilitarSólo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMIpuertos. Controla la presentación de informes de errores fatales que IIO detecta en el PCI Express /Interfaz DMI.0: Presentación de informes de error grave detectado por el dispositivo está desactivado1: Presentación de informes de error grave detectado por el dispositivo está activadoEste bit está cableado a 0 en el modo NTB.Lado primario NTB es un RCiEP sin recopilador de sucesos de RC.PCI Express * Base Pliego, establece la revisión 2.0. Un Complejo radicular IntegradoSe permite el punto final que no está asociado con un Root Complex Event Collectorcablear este bit 0b.1 RW 0b no informes de errores Fatal HabilitarSólo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMIpuertos. Controla la presentación de informes de errores no fatales que IIO detecta en el PCIInterfaz expreso / DMI.0: Presentación de informes de error no fatal detectado por el dispositivo está desactivado1: Presentación de informes de error no fatal detectado por el dispositivo está activadoEste bit está cableado a 0 en el modo NTB.Lado primario NTB es un RCiEP sin recopilador de sucesos de RC.PCI Express * Base Pliego, establece la revisión 2.0. Un Complejo radicular IntegradoSe permite el punto final que no está asociado con un Root Complex Event Collectorcablear este bit 0b.0 RW 0b corregible Informe de errores HabiliteSólo se aplica a el Expreso PR PCI / PCI Express NTB interfaz secundaria / DMIpuertos. Controla la presentación de informes de errores corregibles que IIO detecta en el PCIInterfaz expreso / DMI.0: Presentación de informes de error corregible enlace detectado por el puerto está desactivado1: Comunicación de enlace de error corregible detectado por el puerto está activadoEste bit está cableado a 0 en el modo NTB.Lado primario NTB es un RCiEP sin recopilador de sucesos de RC.PCI Express * Base Pliego, establece la revisión 2.0. Un Complejo radicular IntegradoSe permite el punto final que no está asociado con un Root Complex Event Collectorcablear este bit 0b.DEVCTRLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 98hBit Attr defecto DescripciónDEVSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9AhBit Attr defecto Descripción15:06 RV 0h reservados5 RO 0h transacciones pendientesNo se aplica a los puertos de raíz, es decir, poco cableada a 0 para estos dispositivos.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 137Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.22 PBAR23SZ: BAR Primaria 2.3 TamañoEste registro contiene un valor que se utiliza para definir el tamaño de la ventana de la memoria solicitada porel BAR 2/3 par de 64 bits para la parte principal de la NTB.3.3.3.23 PBAR45SZ: BAR Primaria 4.5 TamañoEste registro contiene un valor que se utiliza para definir el tamaño de la ventana de la memoria solicitada porel BAR 05.04 par de 64 bits para la parte principal de la NTB.

4 RO 0b AUX potencia detectadaNo se aplica a IIO.3 RW1C 0b Solicitud no compatible DetectadoEste bit se aplica sólo a la raíz / DMI ports.This bit indica que el principal NTBdetectado una solicitud no compatible. Los errores se registran en este registro, independientemente desi el informe de errores está activada o no en el Registro de Control de dispositivos.1: Solicitud no compatible detectado en el dispositivo / puerto. Estas solicitudes no admitidasson peticiones NP entrante que el RP recibió y que ellos detectan comopeticiones no compatibles (por ejemplo, frente a fallos de decodificación que el RPdetectado en un paquete, recibir bloqueo entrante lee, BME es poco clara, y así sucesivamente).Tenga en cuenta que este bit no se establece en terminaciones peer2peer con el estado de UR, que sonremitida por los RP al enlace PCIe.0: No hay petición no soportada detectado por el RP2 RW1C 0b Error Fatal DetectadoEste bit indica que un error fatal (no corregible) es detectado por el primario NTBdispositivo. Los errores se registran en este registro, independientemente de si el informe de errores eshabilitado o no en el registro de control del dispositivo.1: Errores fatales detectados0: No hay errores graves detectados1 RW1C 0b Error Fatal no detectadoEste bit consigue el sistema si se detecta un error incorregible no mortales por el principal obstáculo no arancelariodispositivo. Los errores se registran en este registro, independientemente de si el informe de errores eshabilitado o no en el registro de control del dispositivo.1: Los errores no fatales detectados0: Sin errores no fatales detectados0 RW1C 0b error corregible DetectadoEste bit consigue el sistema si se detecta un error corregible por el dispositivo principal NTB.Los errores se registran en este registro, independientemente de si el informe de errores está habilitadoo no en el registro de control de dispositivos PCI Express.1: Los errores corregibles detectados0: No se detectaron errores corregiblesDEVSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 9AhBit Attr defecto DescripciónPBAR23SZBus: 0 Dispositivo: 3 Función: 0 Offset: D0hBit Attr defecto Descripción07:00 RW-O 00h BAR Primaria 3.2 TamañoValor que indica el tamaño de la barra 64 bits 2/3 par en el lado primario de la NTB.Este valor se carga por el BIOS antes de la enumeración. El valor indica el númerode bits que será de sólo lectura (devolver 0 cuando se lee independientemente del valorescrito a ellos) durante la ICP enumeración. Sólo los ajustes legales son 12-39,representando tamaños de barras de 212 (4 KB) a través de 239 (512 GB) son válidas.Nota: Si se programa un valor de '0 'o cualquier otro valor distinto de (12-39) sedar lugar a la BAR está deshabilitado.Configuración del procesador de E / S integradas (IIO) Registra138 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.24 SBAR23SZ: BAR Secundaria 2/3 TamañoEste registro contiene un valor que se utiliza para definir el tamaño de la ventana de la memoria solicitada porel BAR 2/3 par de 64 bits para el lado secundario del NTB.

3.3.3.25 SBAR45SZ: BAR Secondary 4.5 TamañoEste registro contiene un valor que se utiliza para definir el tamaño de la ventana de la memoria solicitada porel BAR 64-bits 4/5 en el lado secundario de la NTB.3.3.3.26 PPD: PCIe Puerto DefiniciónEste registro define el comportamiento del puerto PCIE que puede ser o bien un PR, NTBconectado a otro NTB o una BNA conectado a un Complejo radicular. Este registro se utilizapara establecer el valor de la se registró en la parte principal de la NTB (ubicado en el desplazamiento02h). Este valor se ha cargado por la BIOS antes de ejecutar la enumeración PCI.PBAR45SZBus: 0 Dispositivo: 3 Función: 0 Offset: D1hBit Attr defecto Descripción07:00 RW-O 00h BAR Primaria 5.4 TamañoValor que indica el tamaño de la barra de 64 bits 2/3 par. Este valor se ha cargado por la BIOS antesa enumeración. El valor indica el número de bits que sea de sólo lectura(Devolver 0 cuando se lee independientemente del valor escrito en ellos) durante la ICPenumeración. Sólo los ajustes legales son 12-39, representando tamaños de barras de 212 (4 KB)a través de 239 (512 GB) son válidas.NOTA: La programación de un valor de '0 'o cualquier otro valor distinto de (12-39) dará como resultadoEn la barra está deshabilitada.SBAR23SZBus: 0 Dispositivo: 3 Función: 0 Offset: D2hBit Attr defecto Descripción07:00 RW-O 00h BAR Secondary 2.3 TamañoValor que indica el tamaño de la barra de 64 bits 2/3 par en el lado secundario del NTB.Este valor se carga por el BIOS antes de la enumeración. El valor indica el númerode bits que será de sólo lectura (devolver 0 cuando se lee independientemente del valorescrito a ellos) durante la ICP enumeración. Sólo los ajustes legales son 12-39,representando tamaños de barras de 212 (4 KB) a través de 239 (512 GB) son válidas.Nota: Si se programa un valor de '0 'o cualquier otro valor distinto de (12-39) sedar lugar a la BAR está deshabilitado.SBAR45SZBus: 0 Dispositivo: 3 Función: 0 Offset: D3Bit Attr defecto Descripción07:00 RW-O 00h BAR Secondary 4.5 TamañoValor que indica el tamaño de la barra de 64 bits 2/3 par en el lado secundario del NTB.Este valor se carga por el BIOS antes de la enumeración. El valor indica el númerode bits que será de sólo lectura (devolver 0 cuando se lee independientemente del valorescrito a ellos) durante los ajustes legales enumeration.Only PCI son 12-39,representando tamaños de barras de 212 (4 KB) a través de 239 (512 GB) son válidas.NOTA: Si se programa el valor '0 'o cualquier otro valor distinto de (12-39) dará como resultadoEn la barra está deshabilitada.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 139Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.27 PMCAP: Capacidades de gestión de energíaDispositivo 3, función 0, E0h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.62, "PMCAP: Capacidades de administración de energía" en lala página 73.3.3.3.28 PMCSR: Control de administración de energía y estadoEste registro proporciona el estado y el control de la información de los eventos de PM en el PCI Expresspuerto del IIO.

PPDBus: 0 Dispositivo: 3 Función: 0 Offset: D4hBit Attr defecto Descripción07:06 RO 0h reservados5 RW-V 0b NTB Lado primario - MSI-X solo Vector MensajeEste bit cuando se establece, hace sólo un único mensaje MSI-X que se generará si MSI-X eshabilitado. Este bit afecta el valor por defecto del campo Tamaño de la tabla MSI-X en elSección 3.3.3.13, "MSIXMSGCTRL: MSI-X Control Message Registrarse" en la página 132.4 RO-V 0h Crosslink estado de configuraciónEste bit es escrito por hardware y muestra el resultado de la NTBCROSSLINK.1: Puerto NTB se configura como USD / DSP0: puerto NTB se configura como DSD / USP03:02 RW-V 00b Crosslink controlDirectamente fuerzas de la polaridad del puerto de NTB a ser o bien un dispositivo aguas arriba (USD)o Dispositivo Downstream (DSD).11 - Fuerza NTB puerto para USD / DSP;10 - Fuerza NTB puerto a DSD / USP;01-00 ReservadoNOTA: Bits 03:02 de este registro sólo tienen sentido cuando los bits 01:00 de esta mismaregístrese se programan como '01 'b (NTB / NTB). Cuando se configura como NTB / RPhardware se pone directamente el puerto de DSD / USP por lo que este campo no es obligatorio.Al utilizar reticulación de control de anulación, la correa externa PECFGSEL [02:00] debe serajustado en '100 'b (Wait-on-BIOS). xref BIOS y luego puede venir y establecer este campo y luegohabilitar el puerto.En las aplicaciones que son configuración DP, y que tiene un controlador externo configuradoel control de reticulación anular a través de la interfaz principal SMBus.PECFGSEL [02:00] debe estar ajustado en '100 'b (Wait-on-BIOS) en ambos chipsets. Lacontrolador externo en el maestro puede entonces establecer el control de campo override reticulaciónen ambos chipsets y luego permitir que los puertos en ambos chipsets.01:00 RW-V 00b Puerto DefiniciónValor que indica el valor a ser cargado en el registro DID (offset 02h).00b - Puente transparente01b - 2 BNA conectados espalda con espalda10b - NTB conectado a un RP11b - ReservadosNota: Cuando la función está desactivada NTB campo se RO 00 "PMCSRBus: 0 Dispositivo: 3 Función: 0 Offset: E4HBit Attr defecto Descripción31:24 RO 00h DataNo es relevante para IIO23 RO Bus de alimentación / Reloj Control de 0h HabilitarEste campo está cableado a 0h, ya que no se aplica a PCI Express.Configuración del procesador de E / S integradas (IIO) Registra140 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.29 XPREUT_HDR_EXT: REUT PCIe Header ExtendedDispositivo 3, función 0, 100h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.64, "XPREUT_HDR_EXT: REUT PCIe encabezado extendido"en la página 75.22 RO 0h B2/B3 Support

Este campo está cableado a 0h, ya que no se aplica a PCI Express.21:16 RV 0h reservados15 RW1CS 0h PME EstadoSe aplica sólo a los puertos raíz. Este Estado PME es un poco pegajosa. Este bit se establece,independiente de la PME bit de habilitación se define más adelante, en una habilitado expreso hotplug PCIevento. Software borra este bit por escribir un '1 'cuando se ha completado.Consulte PCI Express * Base especificación, revisión 2.0 para más detalles sobre estelageneración de eventos en un puerto raíz.Modo NTB:Este bit está cableado como de sólo lectura 0, ya que esta función no es compatible con PME #generación de cualquier estado de la alimentación.14:13 RO Escala datos 0hNo es relevante para IIO12:09 RO 0h Datos SeleccionarNo es relevante para IIO8 RWS 0h Activar PMESe aplica sólo a los puertos raíz. Este campo es un poco pegajoso y cuando se establece, permite una virtualesMensaje PM_PME que se genera internamente en una habilitado PCI Express de conexión en calienteevento. Este mensaje PM_PME virtuales a continuación, establece los bits apropiados en laRegistro ROOTSTS (que puede desencadenar un MSI / INT o provocar un _PMEGPEevento).0: Desactivar posibilidad de enviar mensajes de PME cuando se produce un evento1: Activa la posibilidad de enviar mensajes de PME cuando se produce un eventoNo se utiliza en el modo de NTB.7:04 RV 0h reservados3 RW-O 1b No Soft ResetIndica IIO no restablece sus registros cuando éste pase a D3hot a D0.2 RV 0h Reservados01:00 RW-V 0h Poder estatalEste campo de 2 bits se utiliza para determinar el estado de energía actual de la función y paraestablecer un nuevo estado de la alimentación también.00: D001: D1 (no soportado por IIO)10: D2 (no soportado por IIO)11: D3_hotSi Software intenta escribir 01 o 10 de este campo, el estado de energía no cambiadesde el estado de energía existente (que puede ser o D3hot D0) y tampoco éstasbits1: 0 valor de cambio.Todos los dispositivos responderán a sólo Escriba 0, cuando en las operaciones de configuración D3hotEstado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no seresponder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE /Pedacitos IOSE ser claro) como objetivo y no generarán ningún recuerdo / IO /operaciones de configuración como iniciador en el bus principal (mensajes siguen siendopermite pasar a través).PMCSRBus: 0 Dispositivo: 3 Función: 0 Offset: E4HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 141Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.30 XPREUT_HDR_CAP: Capacidad Header REUT

Dispositivo 3, función 0, 104h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.65, "XPREUT_HDR_EXT: REUT PCIe encabezado extendido"en la página 76.3.3.3.31 XPREUT_HDR_LEF: REUT Header Capacidad LeafDispositivo 3, función 0, 108h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.67, "XPREUT_HDR_LEF: REUT Header Capacidad Leaf"en la página 76.3.3.3.32 ACSCAPHDR: Servicios de control de acceso de Capacidad Extendida Header3.3.3.33 ACSCAP: Control de acceso Servicios de Capacidad de RegistroDispositivo 3, función 0, 114h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.69, "ACSCAP: Control de acceso Servicios de CapacidadRegistrarse "en la página 77.3.3.3.34 ACSCTRL: Control de acceso de Servicios de Control de RegistroDispositivo 3, función 0, 116H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.70, "ACSCTRL: Servicios de Control de Acceso Control deRegistrarse "en la página 78.3.3.3.35 APICBASE: APIC Base RegisterDispositivo 3, función 0, 140h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.71, "APICBASE: Register Base APIC" en la página 79.3.3.3.36 APICLIMIT: Register límite APICDispositivo 3, función 0, 142H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.72, "APICLIMIT: Límite APIC Registrarse" en la página 79.3.3.3.37 VSECPHDR: Específico del proveedor mayor capacidad HeaderDispositivo 3, función 0, 144h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.73, "VSECHDR: Expreso mayor capacidad PCIHeader - DMI2 Mode "en la página 80.3.3.3.38 VSHDR: Vender encabezado específicoEste registro identifica la estructura y la capacidad de puntos a la siguiente estructura.ACSCAPHDRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 110hBit Attr defecto Descripción31:20 RO 144h Siguiente Capacidad de compensaciónEsto apunta a la siguiente capacidad en el espacio de configuración ampliado de campo.En el modo de NTB, señala el vendedor Capacidad error específico.19:16 RO 1h Capacidad VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 000DH PCI Express Extended CAP IDAsignado para la capacidad de servicios de control de acceso por PCISIG.Configuración del procesador de E / S integradas (IIO) Registra142 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.39 UNCERRSTS: Uncorrectable estado de errorDispositivo 3, función 0, 14Ch Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.77, "UNCERRSTS: Uncorrectable estado de error" en lala página 81.3.3.3.40 UNCERRMSK: Uncorrectable Máscara ErrorDispositivo 3, función 0, 150h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.78, "UNCERRMSK: Uncorrectable Error Mask" en lala página 81.3.3.3.41 UNCERRSEV: Uncorrectable Error GravedadDispositivo 3, función 0, 154H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Es

documentado en RP Sección 3.2.5.79, "UNCERRSEV: Uncorrectable Error Gravedad" en lala página 82.3.3.3.42 CORERRSTS: corregible estado de errorDispositivo 3, función 0, 158h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.80, "CORERRSTS: corregible estado de error" en lala página 83.3.3.3.43 CORERRMSK: corregible Máscara ErrorDispositivo 3, función 0, 15CH Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.81, "CORERRMSK: corregible Error Mask" en lala página 83.3.3.3.44 ERRCAP: Capacidades avanzadas de error y de controlDispositivo 3, función 0, 160h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.82, "ERRCAP: Capacidades avanzadas de error y de controlRegistrarse "en la página 84.3.3.3.45 HDRLOG [0:3]: Cabecera Entrar 0Este registro contiene el registro de cabecera cuando se produce el primer error. Encabezados de laerrores posteriores no se registran.VSHDRBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 148hBit Attr defecto Descripción31:20 RO 03Ch VSEC LongitudEste campo indica el número de bytes en toda la estructura VSEC, incluyendo elExpreso encabezado PCI mayor capacidad, el encabezado específico del proveedor, y laRegistros específicos del proveedor.19:16 RO 1h VSEC VersionSe establece en 1 hora para esta versión de la lógica PCI Express15:00 RO 0004h VSEC IDIdentifica Intel Vendor capacidad específica de la ARE sobre NTBIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 143Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.46 RPERRCMD: Root Comando Error PuertoDispositivo 3, función 0, 174H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.84, "RPERRCMD: Puerto raíz Comando Error" en lala página 84.3.3.3.47 RPERRSTS: Puerto raíz de estado de errorLa raíz Error Status registro informes de estado de los mensajes de error (ERR_COR,ERR_NONFATAL, y ERR_FATAL) recibida por el Complejo radicular en IIO, y los erroresdetectado por los propios RP (que se tratan conceptualmente como si el RP había enviado un errorMensaje a sí mismo). Los mensajes ERR_NONFATAL y ERR_FATAL se agrupancomo no se puede corregir. Cada fuente de errores corregibles y no corregibles (no fatales y fatales)tiene un primer bit de error y un siguiente bit de error asociado con ella, respectivamente. Cuando un error esrecibida por un Complejo radicular, el respectivo primer bit de error se establece y el ID solicitante esregistrado en el registro de identificación Fuente error. Un conjunto individual bit de estado de errorindica que una categoría determinada error ocurrió; software puede borrar un estado de errorescribiendo un 1 en el bit respectivo. Si el software no borra el primer error reportadoantes de recibir otro mensaje de error de la misma categoría (corregible oincorregible), se establecerá el correspondiente siguiente bit de estado de error, pero el ID Solicitantede se descarta el mensaje de error siguiente. Los siguientes bits de estado de error pueden serdespejado por el software escribiendo un 1 en el bit respectivo así.HDRLOG [0:3]

Bus: 0 Dispositivo: 3 Función: 0 Offset: 164h, 168h, 16 canales, 170hBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorRPERRSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 178hBit Attr defecto Descripción31:27 RO 0h Error de interrupción número de mensaje avanzadaError de interrupción número de mensaje avanzada desplazamiento entre los datos del mensaje de base unel mensaje MSI / MSI-X, si asigna más de un número de mensaje. IIOhardware actualiza automáticamente este registro a 0x1h si el número de mensajesasignado a la RP 2. Vea poco 6:04 insection 3.3.5.22, "MSICTRL: Control MSI"en la página 176 para obtener información sobre el número de mensajes destinados a un RP.26:7 RO 0h reservados6 RW1CS 0b mensajes de error fatal RecibidosSe establece cuando se han recibido uno o más mensajes de error incorregible fatales.5 RW1CS mensajes de error no fatales 0b RecibidosSe establece cuando uno o más mensajes de error incorregible no fatales han sidorecibido.4 RW1CS 0b Primera corregirse FatalSe activa cuando el bit 2 (de ser claro) y el mensaje que causa bit 2 para ajustar esun mensaje de ERR_FATAL.3 RW1CS 0b Error Fatal Multiple / no fatal RecibidoEstablecer si bien se recibe un mensaje de error no fatal o fatal y Error Fatal /No fatal Recibido ya está establecido, es decir, registro de la segunda fatal o no fatal errorpartir mensajeConfiguración del procesador de E / S integradas (IIO) Registra144 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.48 ERRSID: Identificación de la fuente de errorDispositivo 3, función 0, 17Ch Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.86, "ERRSID: Error Identificación de la fuente" en la página 86.3.3.3.49 PERFCTRLSTS: Control y estado funcional2 RW1CS Error Fatal 0b / no fatal RecibidoEstablecer si bien se recibe un mensaje de error no fatal o fatal y esto es pocoYa no se establece. Es decir, iniciar el primer mensaje de error. Tenga en cuenta que cuando se establece este bitbit 3 podría ser cualquiera de los conjuntos o claro.1 RW1CS 0b Multiple error corregible RecibidoSe establece cuando ya sea que se recibe un mensaje de error y corregir errores corregiblesBit recibido ya está establecido, es decir, registro de la segunda mensaje de error corregibleadelante0 RW1CS 0b error corregible RecibidoSe establece cuando se recibe un mensaje de error corregible y esto poco ya no se establece.Es decir, iniciar el primer mensaje de errorRPERRSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 178hBit Attr defecto DescripciónPERFCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 180h

Bit Attr defecto Descripción63:42 RV 0h reservados41 RW 0b TLP Procesamiento Pista DesactivarCuando se establece, escribe o lee con TPH = 1, serán tratados como si TPH = 0.40 RW 0b DCA Solicitante ID OverrideCuando se establece este bit, partido ID Solicitante de DCA escribe se pasa por alto. Todas las escriturasdesde el puerto se tratan como DCA escribe y el campo de la etiqueta se transmite si DCA esla información de destino habilitada o no y.39:36 RV 0h reservados35 RW 0b finalización Max lectura petición combinando tamaño34:21 RV 0h reservados20:16 RW 18h solicitudes pendientes de Gen1Número de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado.Este registro controla el número de solicitudes pendientes no publicadas entrantes - I /O, Config, memoria - (longitud máxima de estas peticiones es una sola 64B cacheline)que un puerto PCI Express Gen1 aguas abajo puede tener. Este registro proporciona lavalor para el puerto al que está funcionando en el modo de Gen1 y para una anchura de enlace x4.El valor de este parámetro para el puerto cuando se opera en x8/x16 anchura esobtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS estaregistrarse sobre la base de la latencia de lectura a la memoria principal.Este registro también se especifica el número de organizaciones regionales de pesca que se pueden mantener en circulación enIDI para un puerto determinado.La velocidad de enlace del puerto se puede cambiar durante un expreso caso de conexión en caliente PCI y lapuerto debe utilizar el multiplicador apropiado.Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dossolicitudes de pre-asignados en circulación, y así sucesivamente. Si los programas de software de un valormayor que el tamaño del búfer el motor DMA soporta, a continuación, el máximose utiliza el valor respaldado por hardware.Recomendación BIOS actual es dejar este campo en su valor por defecto.15:14 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 145Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra13:08 RW 30h Peticiones pendientes para Gen2Número de ORP pendientes y solicitudes no publicadas de un puerto PCIe dado.Este registro controla el número de solicitudes pendientes no publicadas entrantes - I /O, Config, memoria - (longitud máxima de estas peticiones es una sola 64B cacheline)que un puerto PCI Express Gen2 aguas abajo puede tener. Este registro proporciona lavalor para el puerto al que está funcionando en el modo de Gen2 y una anchura de enlace de x4.El valor de este parámetro para el puerto cuando se opera en x8/x16 anchura esobtenido multiplicando este registro por 2 y 4 respectivamente. Programas BIOS estaregistrarse sobre la base de la latencia de lectura a la memoria principal. Para un puerto de operación en PCIeModo de 3,0, un multiplicador de x2 se aplica.Este registro también se especifica el número de organizaciones regionales de pesca que se pueden mantener en circulación enIDI para un puerto determinado.La velocidad de enlace del puerto se puede cambiar durante un expreso caso de conexión en caliente PCI y lapuerto debe utilizar el multiplicador apropiado.Un valor de 1 indica una destacada solicitud pre-asignados, 2 indica dossolicitudes de pre-asignados en circulación, y así sucesivamente. Si los programas de software de un valor

mayor que el tamaño del búfer el motor DMA soporta, a continuación, el máximose utiliza el valor respaldado por hardware.Recomendación BIOS actual es dejar este campo en su valor por defecto.7 RW 1b Utilizar flujos de Asignación ", escribe Normal '1: Utilice la asignación de los flujos de las escrituras que cumplan con los siguientes criterios.0: el uso no asignar flujos para escrituras que cumplir con los siguientes criterios(TPH = 0 O TPHDIS = 1 OR (TPH = 1 Y Tag = 0 Y CIPCTRL [28] = 1)) Y(NS = 0 O NoSnoopOpWrEn = 0) YNon-DCA EscribirNotas:Cuando se utilizan los flujos de la asignación de los tipos de escritura más arriba, IIO no envía unaPrefetch mensaje Hint.Recomendación actual de BIOS es dejar este bit en caso de incumplimiento de 1b.Tenga en cuenta que hay un acoplamiento entre el uso de este bit y los bits 2 y 3.TPHDIS es el bit 0 de este registroNoSnoopOpWrEn es el bit 3 de este registro6:05 RV 0h reservados4 RW 1b Leer Corriente Interleave Tamaño3 RW 0b Habilitar No-Snoop Optimización en escriturasEsto se aplica a escribe con las siguientes condiciones:NS = 1 AND (TPH = 0 O TPHDIS = 1)1: Inbound escribe en la memoria con las condiciones anteriores serán tratadas como no coherente(Sin fisgones) escribe sobre Intel QPI0: Inbound escribe en la memoria con las condiciones anteriores serán tratadas como la asignación yno asignar escribe, dependiendo de bit 4 en este registro.Notas:Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignoraRecomendación actual de BIOS es dejar este bit en caso de incumplimiento de 0B.2 RW 0b Habilitar No-Snoop Optimización de LeeEsto se aplica a lecturas con las siguientes condiciones:NS = 1 AND (TPH = 0 O TPHDIS = 1)1: Cuando la condición es verdadera para un entrante solicitud de lectura dada a la memoria, lo haráser tratados como no coherente (sin fisgones) lee en Intel QPI.0: Cuando la condición es verdadera para un entrante solicitud de lectura dada a la memoria, lo haráser tratados como normales snooped lee de PCIe (que desencadenan una PCIRdCurrent oDRd.UC en IDI).Notas:Si TPH = 1 y = 0, entonces TPHDIS NS se ignora y este bit se ignoraRecomendación actual de BIOS es dejar este bit en caso de incumplimiento de 0B.1 RW 0b Deshabilitar lee pasar otro lee0 RW 1b Leer Política de corrientePERFCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 180hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra146 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.50 MISCCTRLSTS: Misc. Control y de estadoMISCCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 HBit Attr defecto Descripción

63:50 RV 0h reservados49 RW1CS 0b Cerrado leer timed outIndica que una petición de lectura cerrado incurrió en una terminación de tiempo de espera en el PCIUrgente / DMI48 RW1C 0b Recibido PME_TO_ACKIndica que IIO recibió una vez PME de paquetes ACK o se ha agotado el tiempo de espera parael paquete47:42 RV 0h reservados41 RW 0b Override SocketID ID FinalizaciónPara las solicitudes de TPH / DCA, la ID Completer se puede devolver con SocketID cuando estese establece.40:39 RV 0h reservados38 RW 0b 'Port problemática "para los flujos de bloqueoEste bit es activado por BIOS cuando se sabe que este puerto está conectado a un dispositivo quecrea dependencia publicación-Publicado en sus colas de In-Out.En pocas palabras, este bit se establece en un link si:Este enlace está conectado a un procesador RP o puerto NTB procesador en el otro lado deel enlaceFlujos de bloqueo IIO dependen del ajuste de este bit para el tratamiento de este puerto de una manera especialdurante los flujos. Tenga en cuenta que si el BIOS es la creación de la corriente de bloqueo para estar en el 'Intel QPIModo de compatibilidad ", entonces este bit se debe establecer en 0.37 RW 0b Desactivar MCTP difusión de este enlaceCuando se establece, este bit se evitará un mensaje MCTP difusión (w / Routing Tipo de"Difusión de RC ') sea enviada a este bit link.This se proporciona como un generalpoco por si hay dispositivos que no pueden manejar la situación cuando reciben este mensajeo para el caso en el que el tráfico publicado p2p se prohíbe específicamente a este puertopara evitar puntos muertos, al igual que puede suceder si este puerto es el puerto "problemática".36 RWS 0b Form-FactorIndica qué tipo de factor de un puerto raíz en particular controls0 - CEM1 - Express ModuleEste bit se utiliza para interpretar el bit 6 en la corriente de serie VPP para el puerto como seaLMR # entrada (CEM) o EMLSTS # (módulo express) de entrada.35 RW 0b Anular Error de sistema en PCIe Error Fatal HabilitarCuando se establece, errores fatales en PCI Express (que se han reproducido con éxito parala interfaz principal del puerto) se envían a la lógica de error núcleo IIO (para másescalada) independientemente de la configuración del bit equivalente en el ROOTCTRLregistrarse. Cuando claro, los errores fatales solo se propagan al error básico IIOlógica si el bit equivalente en "ROOTCON: PCI Express Root Control" registro está establecido.Por Device # 0 en el modo de DMI y dispositivos 3/Fn # # 0, si no se establece este bit, DMI / NTBenlace errores fatales relacionados nunca serán notificados a software del sistema.34 RW 0b Anular Error de sistema en PCIe Error no fatal HabilitarCuando se establece, los errores no fatales en PCI Express (que han sido exitosamentepropagado a la interfaz principal del puerto) son enviados al error núcleo IIOlógica (para una mayor escalada) independientemente de la configuración del bit equivalente en elRegistro ROOTCTRL. Cuando claro, los errores no fatales solo se propagan alLógica error básico IIO si el bit equivalente en "ROOTCON: Control Root PCI Express"registro está establecido. SPor Device # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlaceerrores no fatales relacionadas nunca serán notificados a software del sistema.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 147Ficha técnica Volumen 2

Configuración del procesador de E / S integradas (IIO) Registra33 RW 0b Anular Error de sistema en PCIe corregible Error HabilitarCuando se establece, errores corregibles en PCI Express (que han sido exitosamentepropagado a la interfaz principal del puerto) son enviados al error núcleo IIOlógica (para una mayor escalada) independientemente de la configuración del bit equivalente en elRegistro ROOTCTRL. Cuando claro, los errores corregibles sólo se propagan a laLógica error básico IIO si el bit equivalente en "ROOTCON: Control Root PCI Express"registro está establecido.Por Dev. # 0 en el modo de DMI y Dev. 3/Fn # # 0, si no se establece este bit, DMI / NTB enlaceerrores corregibles relacionados no serán notificados a software del sistema.32 RW 0b ACPI PME interrupción HabilitarCuando se establece, Assert / messages Deassert_PMEGPE están habilitados a generarse cuandoModo ACPI está habilitada para el manejo de mensajes PME de PCI Express. Cuando este bitse borra (de a 1), un mensaje Deassert_PMEGPE está previsto en nombre de lapuerto raíz si un mensaje ha sido enviado Assert_PMEGPE pasado desde el puerto raíz.Cuando NTB está activado en Dev. 3/Fn # # 0 este bit no tiene sentido porque PMENo se espera que los mensajes que se recibieron en el enlace NTB.31 RW 0b reservados29 RW 1b cfg_to_enDesactiva / config permite tiempos de espera, independientemente de otros tiempos de espera.28 RW 0b to_disDesactiva los tiempos de espera por completo.27 RWS Sistema 0b interrupción solo en Enlace BW / Gestión EstadoEste bit, cuando se establece, se desactivará la generación de MSI y INTX interrumpe el linkancho de banda (velocidad y / o ancho) y la gestión de cambios, incluso si MSI o INTx eshabilitada, es decir, se desactivar la generación de MSI o INTx LNKSTS cuando los bits 15 y 14se establecen. Sea o no esta condición se traduce en un evento del sistema como SMI / PMI / CPEIdepende de si este evento enmascarado o no en el XPCORERRMSKregister.Note que cuando Dev. # 3 es el funcionamiento en modo de NTB, este bit se sigue aplicando yBIOS tiene que hacer lo necesario si se quiere habilitar / deshabilitar estos eventos degeneración de MSI / INTx interrupciones desde el dispositivo NTB.26 RW-LV 0b EOI Disable Forwarding - Desactivar la difusión en EOI para este enlace PCIeCuando se establece, el mensaje EOI no será transmitido por el enlace PCIe. Cuando claros, elpuerto es un objetivo válido para broadcast.BIOS EOI deberán establecer este bit en un puerto si esconectado a un otro procesador Intel Xeon E5 NTB familia o puerto raíz en otraextremo del enlace.25 RW 0b Peer2Peer Write Memory DesactivarCuando se establece, la memoria se escribe peer2peer master abortado lo contrario, sonpermitido para progresar por las reglas de decodificación peer2peer.24 RW 0b Peer2Peer memoria Leer DesactivarCuando se establece, la memoria se lee peer2peer master abortado lo contrario, sonpermitido para progresar por las reglas de decodificación peer2peer.23 RW 0b Phold DesactivarSe aplica sólo a Dev. # 0When set, el IIO responde a la petición no compatible enrecepción de mensajes assert_phold de ICH y los resultados en la generación de un error fatal.22 RWS 0b check_cpl_tc21 RW-O 0b Fuerza TC salida a ZeroObliga al campo TC a cero para solicitudes salientes.1: TC se ve obligado a cero en todas las transacciones de salida, independientemente de la fuente de TCvalor0: TC no se altera

Nota:En el modo de DMI, TC siempre está obligado a cero y el bit no tiene ningún efecto.20:19 RV 0h reservados18 RWS 0b máxima de lectura de Terminación Combine TamañoEste bit cuando se establece, permitirá a la finalización de la combinación de un máximo de 256B(Valores de menos de o igual a 256B permitidos). Cuando claras, la máxima lecturafinalización combinación de tamaño es 128B (valores de menos de o igual a 256B permitidos).MISCCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra148 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 217 RO 0b Fuerza Datos Error de paridad16 RO 0b Fuerza EP Bit Error15 RWS 0b dis_hdr_storage14 RWS 0b allow_one_np_os13 RWS 0b tlp_on_any_lane12 RWS 1b disable_ob_parity_check11:10 RV 0h Reservados9 RWS 0b dispdspollingDesactiva Gen2 si timeout pasa en polling.cfg.08:07 RW 0b PME2ACKTOCTRL6 RW 0b Habilitar tiempo de espera para recibir PME_TO_ACKCuando se establece, IIO permite el tiempo de espera para recibir el PME_TO_ACK5 RW 0b Enviar mensaje PME_TURN_OFFCuando este bit se escribe con una 1b, IIO envía un mensaje a la PME_TURN_OFFEnlace PCIe. Hardware borra este bit cuando el mensaje ha sido enviado en el enlace.4 RW 0b Enable error del sistema sólo para AERSe aplica sólo a los puertos raíz / NTB. Por Dev. # 0 en el modo de DMI, este bit se va a dejar enalways.When valor por defecto este bit está establecido, los errores de PCI Express no desencadenar unaMSI o INTX interrupción, independientemente de si MSI o INTx está habilitado o no.Sea o no PCI Express errores resultan en un evento del sistema como NMI / SMI / PMI /CPEI depende de si el sistema de error de sistema apropiado o anulaciónerror habilitación bits se establecen o no.Cuando este bit está claro, los errores de PCI Express se informan a través de MSI o INTx y / o NMI /SMI / MCA / CPEI. Cuando este bit está claro y si MSI bit de habilitación en la Sección 3.3.5.22,"MSICTRL: Control MSI" en la página 176 se establece (claro), luego de una interrupción de MSI (INTx)se genera por errores PCI Express. Cuando este bit está claro, y "Error de sistema enBit Fatal Error Enable "en ROOTCON registro está establecida, NMI / SMI / MCA es (también)generada por un error fatal PCI Express. Un comportamiento similar para no fatal yerrores corregidos.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.3 RW 0b modo ACPI Enable para conexión en calienteSe aplica sólo a los puertos raíz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en defaultvalor always.When este bit está establecido, todos los eventos de HP desde el puerto PCI Express sonmanejan a través de mensajes _HPGPE al PCH y no hay mensajes MSI / INTx son cada vezgenerada para los eventos CV (independientemente de que MSI o INTx está habilitada en la raízpuerto o no) en el puerto raíz. Cuando este bit está claro, la generación de mensajes _HPGPEen nombre de la raíz de puerto HP eventos está desactivada y OS puede optar por generar MSI o

INTx interrumpir los eventos CV, mediante el establecimiento de la MSI bit de habilitación de puertos raíz. Este bitno se aplica a los puertos de DMI.Consulte PCI Express * Base Especificación, Revision 2.0 PCI Express Hot-PlugInterrupciones, "para los detalles de MSI y GPE generación de mensajes de eventos de conexión en caliente.Al desactivar esta bit (de ser 1) programa un evento Deassert_HPGPE en nombre deel puerto raíz, siempre había algún mensaje Assert_HPGPE anterior que fueenviado sin un mensaje DEASSERT asociada.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.MISCCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 149Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.51 PCIE_IOU_BIF_CTRL: PCIe IOU Bifurcación de control3.3.3.52 NTBDEVCAP: Capacidades de dispositivos PCI ExpressThe Express Dispositivo Capacidades registro PCI identifica la información específica del dispositivo parael dispositivo.2 RW 0b modo Habilitar ACPI para PMSe aplica sólo a los puertos raíz. Por Dev. # 0 en el modo de DMI, este bit se va a dejar en defaultvalor always.When este bit está establecido, todos los eventos de la tarde en el puerto PCI Express sonmanejan a través de mensajes _PMEGPE el PCH, y sin interrupciones MSI son cada vezgenerado para eventos pm en el puerto raíz (independientemente de si MSI está activada enel puerto raíz o no). Cuando la generación de mensajes claros, _PMEGPE para eventos PM esdesactivado y OS puede optar por generar interrupciones MSI para la entrega de eventos PM porestablecer el bit de habilitación de MSI en los puertos raíz. Este bit no se aplica a los puertos de DMI.Consulte PCI Express * Especificaciones Base, "Administración de energía", Revision 2.0detalles de MSI y GPEAl desactivar esta bit (de ser 1) programa un evento Deassert_PMEGPE en nombre deel puerto raíz, siempre había algún mensaje Assert_PMEGPE anterior que fueenviado sin un mensaje DEASSERT asociada.Tenga en cuenta que este bit se aplica a Dev. 3/Fn # # 0 en el modo de NTB, así y BIOS necesitaconfigurarlo adecuadamente en ese modo.0 RV 0h reservadosPCIE_IOU_BIF_CTRLBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 190hBit Attr defecto Descripción15:04 RV 0h reservados3 WO 0b IOU Start BifurcaciónCuando el software escribe un 1 en este bit, IIO se inicia el proceso de bifurcación puerto 0.Después de escribir a este bit, el software puede sondear el Data Link Layer enlace bit activo en elLNKSTS registrarse para determinar si un puerto está en servicio. Una vez que una bifurcación puertose ha iniciado escribiendo un 1 en este bit, el software no puede iniciar másescribir-1 en este bit (escribe de 0 se permite).Notas:Que este bit se puede escribir a un 1 en la misma escritura que cambia los valores para los bits02:00 en este registro y en ese caso, el nuevo valor de la escritura de los bits 02:00 tomarefecto.Este bit siempre lee un 0b.02:00 RWS 100b IOU Bifurcación de control

Para seleccionar una bifurcación Puerto de software establece este campo y establece el bit 3 en esteregistrarse para iniciar el entrenamiento. Procesador se bifurcan los puertos por el ajuste en estecampo.000: x4x4x4x4 (operar carriles 15:12 como x4, 11:08 como x4, 07:04 y 03:00 como x4 como x4)001: x4x4x8 (poner en práctica filas como x4 15:12, 11:08 y 07:00 como x4 x8)010: x8x4x4 (operar como x8 carriles 15:08, 07:04 y 03:00 como x4 como x4)011: x8x8 (operar como x8 carriles 15:08, 07:00 ya x8)100: x16otros: ReservadosMISCCTRLSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 188 HBit Attr defecto DescripciónNTBDEVCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 194hBit Attr defecto Descripción31:29 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra150 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 228 RO 0b Nivel de función Cambiar CapacidadUn valor de 1b indica la función soporta el reinicio Nivel Función opcionalmechanism.NTB no soporta esta funcionalidad.27:26 RO 0h Capturado Slot Escala Límite de potenciaNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00hNTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.NOTA: PCI Express Base Especificación, Revision 2.0 Componentes de los estadosPunto final, Switch, ni a las funciones de puente PCI Express PCI que son objeto dela integración en un adaptador que potencia consumida total es inferior al límite más bajodefinido para el factor de forma específica se les permite ignorar Set_Slot_Power_LimitMensajes, y para devolver un valor de 0 en la ranura de alimentación Capturado valor límite yCampos de escala de las Capacidades de dispositivos registran25:18 RO 00h Capturado Power Slot Valor LímiteNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00hNTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.Nota: PCI Express * Base Especificación, Revisión 2.0 Componentes de los estadosPunto final, Switch, ni a las funciones de puente PCI PCI Express-que se dirigenpara la integración en un adaptador que potencia consumida total es inferior a lalímite inferior definido por el factor de forma específica se les permite ignorarMensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en elCapturado campos de escala del dispositivo Power Slot Valor Límite yRegistran capacidades.17:16 RV 0h reservados15 RO 1b basado en roles de informe de erroresIIO es compatible con 1.1 y así admite esta función14 RO 0b actual Indicador de alimentación en el dispositivoNo se aplica a RPs o dispositivos integrados13 RO 0b Atención Presente IndicadorNo se aplica a RPs o dispositivos integrados12 RO 0b Atención Button Present

No se aplica a RPs o dispositivos integrados11:09 RW-O 110b punto final L1 Latencia AceptableEste campo indica la latencia aceptable que un punto final puede soportar debido ala transición de un estado L1 al estado L0. Se trata esencialmente de una medida indirecta dela amortiguación interna Endpoints. Software de gestión de energía utiliza el comunicadoL1 número Latencia aceptable para compararla con las latencias de salida L1 informó(Ver más abajo) por todos los componentes que comprenden la ruta de datos a partir de este punto final a laPuerto raíz Raíz Complejo para determinar si la entrada L1 ASPM se puede utilizar sinpérdida de rendimiento.Codificaciones definidas son:000: máximo de 1 nosotros001: máximo de 2 us010: máximo de 4 us011: máximo de 8 nos100: Número máximo de 16 nos101: Número máximo de 32 nos110: Número máximo de 64 con nosotros111: Sin límiteNotas:Programas BIOS este valor08:06 RW-O 000b Reservado5 RO 1b Extended campo Tag ApoyadoIIO apoyo dispositivos tag1 = campo Tag máximo de 8 bits es de 8 bits0 = campo Máximo Tag es 5 bitsNTBDEVCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 194hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 151Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.53 LNKCAP: Capacidades de enlaces PCI ExpressLas capacidades de registro Enlace identifica las capacidades de enlace específicas PCI Express. Laenlace capacidades registro necesita un poco de los valores por defecto de configuración del host local. Esteregistro se trasladó a la región de mayor espacio de configuración en el tiempo en el modo de NTB.04:03 RO 00B Funciones Phantom compatiblesIIO no soporta phantom functions.00b = se utiliza ninguna función Bits Númeropara funciones Phantom02:00 RO 001b Tamaño máximo de carga compatiblesIIO respalda 256B cargas útiles en PCI Express ports001b = 256 bytes de carga útil máximatamañoNTBDEVCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 194hBit Attr defecto DescripciónLNKCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 19ChBit Attr defecto Descripción31:24 RW-O 00h Número de puertoEste campo indica el número de puerto PCI Express para el enlace y se inicializa porsoftware / BIOS. NOTA: Este bit de registro es un registro RW-O del lado del host. Lodebe ser cargado por la BIOS en el registro equivalente lado primario. Este registro es ROdesde el lado secundario de la NTB.

23:22 RV 0h reservados21 RO 1b Enlace Bandwidth Capacidad de NotificaciónUn valor de 1b indica apoyo al Estatuto de notificación Bandwidth Link yinterrumpir los mecanismos.20 RO 1b de enlace de datos capa de enlace de informes activos capacesIIO respalda el estado de la capa de enlace de datos para la presentación de informes de software sabe cuando puedeenumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexión.19 RO Surprise 0b Abajo Error Reporting CapableIIO apoya reportar una sorpresa por condición de error18 RO 0b Reloj de administración de energíaNo se aplica a la familia de procesadores Intel Xeon E517:15 RW-O 010b L1 Latencia ExitEste campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indicala longitud de tiempo de este puerto requiere para completar la transición de L1 a L0.000: Menos de 1 nosotros001: nos 1 a menos de 2 nos010: 2 nosotros a menos del 4 por nosotros011: 4 nosotros a menos de 8 nos100: 8 nosotros a menos que nos 16101: 16 nosotros a menos que nosotros 32110: us 32-64 nosotros111: Más de 64usNotas:Este bit de registro es un registro RW-O del lado del host. Debe ser cargado por la BIOSen el registro equivalente lado primario. Este registro es RO del lado secundariodel NTB.14:12 RW-O 011b ReservadoConfiguración del procesador de E / S integradas (IIO) Registra152 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.54 LNKCON: PCI Express Control de EnlaceEl enlace de registro de control de PCI Express controla los parámetros específicos de enlaces PCI Express.El registro de control de enlace necesita un poco de los valores por defecto de configuración del host local. Esteregistro se trasladó a la región de mayor espacio de configuración en el tiempo en el modo de NTB.En NTB / RP modo RP programará este registro. En el modo de NTB / NTB BIOS del host local seprogramar este registro.11:10 RW-O 11b Activa Estado Enlace PM SupportEste campo indica el nivel de la administración de energía del estado activo con el apoyo de ladeterminado puerto PCI Express.00: Desactivado01: Desactivado10: Reservado11: L1 compatiblesNota: Este bit de registro es un registro RW-O del lado del host. Se debe cargarpor la BIOS en el registro equivalente lado primario. Este registro es de ROel lado secundario de la NTB.09:04 RW-O 4h Máximo Enlace AnchoEste campo indica la anchura máxima de la dada expreso Enlace PCI unido ael puerto.000001: x1000010: x2

000100: x4001000: x8010000: x16Otros - reservadosNota: Este bit de registro es un registro RW-O del lado del host. Se debe cargarpor la BIOS en el registro equivalente lado primario. Este registro es de ROel lado secundario de la NTB.03:00 RW-O 0011b Velocidad Máxima EnlaceEste campo indica la velocidad de enlace máxima de este puerto.La codificación es el valor binario de la ubicación de bit en las velocidades de enlace soportadosVectorial (en LNKCAP2) que corresponde a la velocidad de enlace máxima.Intel Xeon de la familia E5 soporta un máximo de 8 Gbps.Si PCIe 3.0 está desactivada por defecto para la parte este del campo de 0010b (5 Gbps)Si PCIe 3.0 está habilitada para la parte por defecto de este campo 0011b (8 Gbps)LNKCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 19ChBit Attr defecto DescripciónLNKCONBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A0hBit Attr defecto Descripción15:12 RV 0h reservados11 RW 0b Enlace Autónoma de interrupción Activa Ancho de bandaPara los puertos de raíz, cuando se establece en 1b este bit permite la generación de una interrupción aindica que se ha establecido el enlace Autónoma Bit de estado ancho de banda.Para el modo de DMI en Dev. # 0, la interrupción no es compatible y por lo tanto, este bit no esútil.10 RW 0b Enlace Bandwidth Management Interrupt EnablePara los puertos de raíz, cuando se establece en 1b este bit permite la generación de una interrupción aindicar que el enlace de ancho de banda Gestión Bit de estado ha sido set.For DMIModo de Dev. # 0, interrupción no es compatible y por lo tanto este bit no es útil.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 153Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.55 LNKSTS: PCI Express Link Status RegistroEl registro de estado de la conexión PCI Express proporciona información sobre el estado de la PCIEnlace expreso como el ancho negociado, formación, etc El registro de estado vínculo necesita un poco devalores predeterminados de configuración del host local. Este registro se trasladó a la mayorconfiguración de región de espacio, mientras que en el modo de NTB.9 RW 0b Hardware Ancho Autónoma DesactivarCuando se establece, este bit desactiva hardware de cambiar el ancho de Enlace por razonesaparte de tratar de corregir la operación Enlace poco fiable por reducir el ancho de Link.Tenga en cuenta que IIO no por sí solo cambiar el ancho, por cualquier motivo que no sea la fiabilidad.Así que este bit sólo desactiva un cambio tan ancho como iniciado por el dispositivo en laotro extremo del enlace.8 0b RO Habilitar la administración de energía del relojN / A Intel Xeon de la familia E57 RW 0b reservados6 RW Configuración del reloj Común 0bIIO no hace nada con este bit5 WO 0b reacondicionamiento EnlaceUna escritura de 1 en este bit inicia enlace de reciclaje en el puerto PCI Express / DMI dada por

dirigir la LTSSM al estado de recuperación si el estado actual es [L0 o L1]. Si elsituación actual es diferente de cualquier cosa L0, L1 luego escribir a este bit no hace nada.Este bit siempre devuelve 0 cuando se permite read.It escribir 1b a este poco mientrasescribir al mismo tiempo los valores modificados a otros campos en este registro. Si el LTSSMno está ya en la recuperación o la configuración, el entrenamiento Enlace resultante debe utilizarlos valores modificados. Si el LTSSM ya está en recuperación o de configuración, elvalores modificados no están obligados a afectar la formación Enlace que ya está enprogreso.4 RW 0b Enlace DesactivarEste campo controla si el enlace asociado con el PCI Express / puerto DMI esactivado o desactivado. Cuando este bit es un 1, un enlace configurado previamente volveríaal estado «desactivado» tal como se define en la especificación PCI Express Base, Revisión2.0. Cuando este bit está claro, un LTSSM en el estado «desactivado» se remonta a la detecciónstate.0: Activa el enlace asociado con el puerto PCI Express1: Desactiva el enlace asociado con el puerto PCI Express3 RO 0b Leer Boundary FinalizaciónEstablece en cero para indicar IIO podría volver terminaciones leer en los límites de 64B.2 RV 0h Reservados01:00 RW-V 00b Activo Estatal de Control de Enlace PM10 y 11 permite L1 ASPM.LNKCONBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A0hBit Attr defecto DescripciónLNKSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A2HBit Attr defecto Descripción15 RW1C 0b Enlace Autónoma Estado de ancho de bandaEste bit se pone a 1b por hardware para indicar que el hardware tiene autónomacambiado velocidad del enlace o el ancho, sin el puerto de la transición a través DL_Downestado, por razones que no sean para tratar de corregir la operación de vínculo fiable. IIOno es, por sí misma, la velocidad o ancho de forma autónoma por falta de fiabilidad cambiarrazones. IIO sólo establece este bit cuando recibe una anchura o una indicación de cambio de velocidaddel componente de transporte que no es por razones de fiabilidad de enlace.Configuración del procesador de E / S integradas (IIO) Registra154 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.56 SLTCAP: Capacidades ranura PCI ExpressLas capacidades de registro Slot identifica las capacidades específicas de ranura PCI Express.14 RW1C 0b Enlace Bandwidth Estado de GestiónEste bit se pone a 1b por hardware para indicar que cualquiera de los siguientes tieneocurrido sin el puerto a través de la transición de estado DL_Down) Un enlace reciclajeiniciado por una escritura de 1b para el bit de Enlace de reacondicionamiento ha completadob) Hardware ha cambiado autónoma velocidad del enlace o el ancho para intentar corregiroperación de enlace fiableNota IIO también establece este bit cuando recibe una anchura o una indicación de cambio de velocidaddel componente de transporte es por razones de fiabilidad de enlace.13 RO Data Link Layer 0b Active LinkSe establece en 1b cuando el control de enlace de datos y la administración de estados de la máquina está en elEstado DL_Active, 0b otherwise.On un puerto aguas abajo o aguas arriba del puerto, cuando estebit es 0b, la capa de transacción asociados con el enlace se anulará todas las transaccionesque de otra manera serían enviados a ese enlace.

12 RW-O 1b Configuración del reloj SlotEste bit indica si IIO recibe de reloj desde el mismo cristal que tambiénproporciona reloj para el dispositivo en el otro extremo de la link.1: indica que la mismarelojes de cristal proporciona a los dispositivos en ambos extremos del enlace0: indica que los distintos cristales de relojes proporcionan a los dispositivos en ambos extremos de laenlaceNota: Este bit de registro es un registro RW-O del lado del host. Se debe cargarpor la BIOS en el registro equivalente lado primario. Este registro es de ROel lado secundario de la NTB.11 RO 0b Capacitación EnlaceEste campo indica el estado de una sesión de entrenamiento de enlace permanente en el PCI ExpressPORT0: LTSSM ha salido del estado de recuperación / configuración1: LTSSM está en recuperación / estado de la configuración o el reacondicionamiento Enlace se estableció, pero la formaciónaún no ha comenzado.El hardware IIO borra este bit LTSSM una vez ha salido la recuperación / configuraciónestado. Consulte la especificación PCI Express Base, Revisión 2.0 para obtener información sobre lo queestados de los LTSSM fijarían este bit y qué estados se desactive este bit.10 RO 0b reservados09:04 RO 00h Negociado Enlace AnchoEste campo indica el ancho negociada del enlace PCI Express dado después del entrenamientose ha completado. Sólo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles enIIO. Un valor de 0x01 en este campo corresponde a un enlace de ancho de x1, 0x02 indicauna anchura de enlace de x2 y así sucesivamente, con un valor de 0x10 para un ancho de enlace de valor x16.Theen este campo es reservado y podría mostrar algún valor cuando el enlace no está activo. Softwaredetermina si el enlace está activo o no mediante la lectura de 13 bits de este registro.03:00 RO-V 1h Speed Link actualEste campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI.0001: 2,5 Gbps0010: 5 Gbps0011: 8 Gbps (Intel Xeon E5 familia nunca se establecerá este valor cuando PCIe3.0 está desactivado para la Parte)Otros: ReservadosEl valor de este campo no está definido cuando el enlace no está activo. Software determinasi el enlace está activo o no mediante la lectura de 13 bits de este registro.LNKSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A2HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 155Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraSLTCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A4hBit Attr defecto Descripción31:19 RW-O 0h número de ranura físicaEste campo indica el número de ranura de la ranura física conectado a la PCIPuertos y Express está inicializado por el BIOS.18 RO Comando 0h completo no CapableIIO es capaz de comando de interrupción completa.17 RW-O 0h electromecánico actual bloqueoEste bit cuando juego indica que un enclavamiento electromecánico se implementa en

el chasis de este espacio y que el bloqueo es controlado por el bit 11 en el registro de control de Slot.Nota BIOS: esta capacidad no está establecido si el control de enclavamiento electromecánico esconectado al control de potencia de la ranura principal.16:15 RW-O 0h Slot Escala Límite de potenciaEste campo especifica la escala usada para la ranura de alimentación Valor Límite y se inicializapor el BIOS. IIO utiliza este campo cuando se envía un mensaje Set_Slot_Power_Limit el PCIExpress.Range de Valores:00: 1,0 x01: 0,1 x10: 0.01x11: 0.001X14:07 RW-O 00h Power Slot Valor LímiteEste campo especifica el límite superior de la potencia suministrada por la ranura en conjunción conel valor de escala Límite de potencia Slot definido previamente (límite de energía (en vatios) = SPLSx SPLV.)Este campo es inicializado por el BIOS. IIO utiliza este campo cuando se envía unaMensaje Set_Slot_Power_Limit en PCI Express.Nota de Diseño: IIO puede optar por enviar el mensaje Set_Slot_Power_Limit en el enlaceen el primer enlace a condición, sin respecto a si este registro y la ranuraEscala limitacion registro son programados todavía por BIOS. IIO debe entonces serdiseñada para descartar un mensaje Set_Slot_Power_Limit recibido sin error.6 RW-O 0h conectables en calienteEste campo define las capacidades de soporte de conexión en caliente para el PCI Express port.0:indica que este espacio no es capaz de soportar las operaciones de conexión en caliente.1: indica que esta ranura es capaz de soportar las operaciones de conexión en calienteEste bit está programado por el BIOS basado en el diseño del sistema. Este bit debe serprogramado por BIOS para ser coherente con el bit de habilitación de VPP para el puerto.5 RW-O 0h sorpresa de conexión en calienteEste campo indica que un dispositivo en esta ranura puede ser eliminado del sistemasin notificación previa (como por ejemplo, un cable PCI Express) 0.0: indica quehot-plug sorpresa no es compatible1: indica que la conexión en caliente sorpresa con el apoyoTenga en cuenta que si la plataforma implementa solución de cable (ya sea directamente oa través de un SIOM conrepetidor), en un puerto, entonces esto podría ser ajustado. Programas BIOS este campo con un 0 paraCEM / SIOM FFs.Este bit se utiliza por el hardware IIO para determinar si una transición de DL_active aDL_Inactive debe ser tratada como una sorpresa hacia abajo de error o no. Si un puerto está asociadocon una ranura de conexión en caliente y el bit sorpresa de conexión se ha establecido, cualquier transición aDL_Inactive no se considera un error. Consulte la especificación PCI Express Base,Versión 2.0 para más detalles.4 RW-O 0h energía actual IndicadorEste bit indica que el indicador de encendido se lleva a cabo para esta ranura y escontrolados eléctricamente por el chassis.0: indica que un indicador de energía que escontrolado eléctricamente por el chasis no está presente1: indica que el indicador de encendido que está controlado eléctricamente por el chasispresentarProgramas BIOS este campo con un 1 para la CEM / SIOM FFs y un 0 para cable expreso.Configuración del procesador de E / S integradas (IIO) Registra156 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.57 SLTCON: PCI Express Slot control

El registro de control Slot identifica los parámetros de control específicos ranura PCI Express paraoperaciones como la conexión en caliente y de administración de energía.Advertencia: Cualquier escritura en este registro el bit Completado comando en el registro SLTSTS,Sólo si se establece el bit de habilitación de VPP para el puerto. Si se establece el bit de habilitación de puertos de VPP (es decir,de conexión en caliente para esa ranura está activada), a continuación, se han completado las acciones necesarias en VPPantes de que el bit Completado comando se encuentra en el registro SLTSTS. Si el bit de habilitación de VPPpara el puerto es clara, entonces la escritura simplemente actualiza este registro (ver bit individualdefiniciones de los datos), pero el bit Completado comando en el registro SLTSTS no esestablecido.3 RW-O 0h Atención Presente IndicadorEste bit indica que Un indicador de atención se implementa para esta ranura y escontrolados eléctricamente por el chassis0: indica que un indicador de atención que secontrolado eléctricamente por el chasis no está presente1: indica que Un indicador de atención que se controla eléctricamente por el chasisestá presenteProgramas BIOS este campo con un 1 para la CEM / SIOM FFs.2 RW-O 0h LMR sensor de presenciaEste bit indica que un sensor de LMR se implementa en el chasis para este slot.0:indica que un sensor de LMR no está presente1: indica que un sensor MRL está presenteProgramas BIOS este campo con un 0 para SIOM / expreso por cable y con 0 o 1de CEM dependiendo del diseño del sistema.1 RW-O 0h actual controlador de potenciaEste bit indica que un controlador de potencia controlable de software se implementa enel chasis para este slot.0: indica que un controlador de potencia controlable software esno está presente1: indica que un controlador de potencia controlable de software está presenteProgramas BIOS este campo con un 1 para la CEM / SIOM FFs y un 0 para cable expreso.0 RW-O 0h Atención Button PresentEste bit indica que la señal de evento de botón de atención se dirige (de ranura o en placaen el chasis) al controlador de conexión en caliente del IIO.0: indica que una señal de botón de atención se dirige al IIO1: indica que un botón de atención no se dirige al IIOProgramas BIOS este campo con un 1 para la CEM / SIOM FFs.SLTCAPBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A4hBit Attr defecto DescripciónSLTCONBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A8hBit Attr defecto Descripción15:13 RV 0h reservados12 RWS datos 0b Enlace estado de capa Cambiado HabilitarCuando se establece en 1, este campo permite la notificación al software de enlace de datos capa de enlaceSe cambia campo Activo11 RW 0b electromecánico de control de bloqueoCuando el software escribe un 1 en este bit, IIO pulsos del pin por EMIL; PCIExpress Module Servidores / Estaciones de Electromecánica Spec Rev 1.0. Escribe de 0no tiene ningún efecto. Este bit siempre devuelve un 0 cuando se lee. Si el bloqueo electromecánico esno se han aplicado, entonces o bien una escritura de 1 o 0 para este registro no tiene ningún efecto.

Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 157Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra10 RWS control regulador de la energía 1bsi un controlador de potencia se lleva a cabo, cuando se establece por escrito el estado de energía de la ranurapor las codificaciones definidas. Lee de este campo debe reflejar el valor de laúltimas escritura, incluso si el comando de conexión correspondiente no se ejecuta pero alel VPP, a menos que los problemas de software a escribir sin esperar a que el comando anteriorpara completar en cuyo caso el valor leído es undefined.0: Encendido1: Apagado09:08 RW 3h control Indicador de encendidoSi se implementa un indicador de encendido, escribe a este registro establecido el indicador de encendidopara el estado escrito. Lee de este campo debe reflejar el valor de la última escritura,incluso si el comando de conexión correspondiente no se ejecuta pero al VPP,a menos que los problemas de software a escribir sin esperar la orden anterior paracompleta, en cuyo caso el valor leído es undefined.00: Reservado.01: En10: Blink (IIO impulsa 1,5 Hz onda cuadrada de chasis montado LEDs)11: OffCuando este registro se escribe, el evento se señaliza a través de los pines virtuales del IIOmás de un puerto SMBus dedicado.IIO no genera los mensajes Power_Indicator_On / Off / Blink sobre PCIExprese cuando este campo se escribe en el software.07:06 RW 3h Atención Indicador de controlSi se implementa un indicador Atención, escribe a este registro establecer la AtenciónIndicador de los state.Reads escritas de este campo refleja el valor de la últimaescribir, incluso si el comando de conexión en caliente correspondiente no se ejecuta todavía en el VPP,a menos que los problemas de software a escribir sin esperar la orden anterior paracompletar en cuyo caso el valor leído es indefinido.00: Reservado.01: En10: Blink (El IIO impulsa 1,5 Hz onda cuadrada)11: OffCuando este registro se escribe, el evento se señaliza a través de los pines virtuales del IIOmás de un puerto SMBus dedicado.IIO no genera los mensajes Attention_Indicator_On / Off / Blink sobre PCIExprese cuando este campo se escribe en el software.5 RW 0h interrupción de conexión en caliente HabilitarCuando se establece en 1b, este bit permite la generación de interrupción MSI Hot-Plug (y nosuceso de activación) en los eventos de conexión y habilitados, siempre el modo ACPI de conexión en caliente esdisabled.0: desactiva la generación de interrupción en los eventos de conexión en caliente.1: activa generación de interrupciones en los eventos de conexión en caliente4 RW Comando 0h Completado Interrupt EnableEste campo permite la generación de interrupciones de conexión en caliente (y no despertó evento) cuandoun comando se completa con el controlador de conexión conectado a la PCI ExpressPORT0: deshabilita las interrupciones de conexión en caliente en una terminación del comando por un conexión en calienteControlador1: Habilita las interrupciones de conexión en caliente en una terminación del comando por un controlador de conexión en caliente3 RW 0h Presence Detect Cambiado Habilitar

Este bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de undetectar la presencia cambiado event.0: generación desactiva las interrupciones de conexión en caliente omensajes estela cuando detecta la presencia de eventos cambiado sucede.1 - Habilita la generación de interrupciones de conexión en caliente o mensajes de vigilia cuando una presenciasucede evento detectar cambiado.2 RW Sensor LMR 0h Cambiado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de un LMRSensor cambió event.0: desactiva la generación de interrupciones de conexión en caliente o estelamensajes cuando ocurre un evento de cambio de sensor LMR.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando un LMRSucede sensor de evento de cambio.SLTCONBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A8hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra158 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.58 SLTSTS: PCI Express Slot Status RegistroThe Express Slot Status registro PCI define la información de estado importante paraoperaciones como la conexión en caliente y de administración de energía.1 RW 0h Alimentación Fallo detectado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de unerror de alimentación event.0: generación deshabilita las interrupciones de conexión en caliente o mensajes estelacuando ocurre un evento de fallo de alimentación.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando un podersucede evento de fallo.0 RW 0h botón de atención Presionado HabilitarEste bit permite la generación de interrupciones de conexión en caliente o mensajes estela a través de unatención botón presionado event.0: desactiva la generación de interrupciones de conexión en caliente odespertar mensajes cuando se pulsa el botón de atención.1: Activa la generación de interrupciones de conexión en caliente o mensajes estela cuando la atenciónse pulsa el botón.SLTCONBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1A8hBit Attr defecto DescripciónSLTSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1AAhBit Attr defecto Descripción15:09 RV 0h reservados8 RW1C 0h enlace de datos del estado de capa CambiadoEste bit se establece (si no está ya configurado) cuando el estado del enlace de datos capa de enlacePoco activa en los cambios de estado de enlace de registro. Software debe leer Nivel de EnlaceCampo activo para determinar el estado del enlace antes de iniciar los ciclos de configuración a ladispositivo caliente enchufado.7 RO 0h electromecánico Estado LatchCuando se lee este registro devuelve el estado actual de la electromecánicaBloqueo (el pin Emils) que tiene las codificaciones definidas como: 0bElectromecánica Interlock Disengaged1b enclavamiento electromecánico Comprometido6 RO Presence Detect 0h EstadoPara puertos con ranuras (donde el Slot Implementado bits del PCI Express

Capacidades de Registros es 1b), este campo es el OR lógico de la Detección de presenciasituación determinada a través de un mecanismo en banda y banda lateral pins Detectar actuales.Consulte cómo PCI Express * Base especificación, la revisión 2.0 de la forma en la inbandPresence Detect funciona el mecanismo (ciertos estados en los LTSSM constituyen «tarjetapresente "y otras no). 0: Tarjeta / Módulo / Cable slot Slot vacío o por cableocupada pero no accionado1: Tarjeta / Módulo Presente en la ranura (con o sin motor) o el cable presente yimpulsado en el otro extremoPara los puertos sin ranuras, IIO hardwires este bit a 1 ter.Nota: OS podría confundirse cuando se ve un vacío expreso RP PCI es decir, 'noslots + ninguna presencia ", ya que esta empresa no está permitida en la especificación. Así BIOSdebe ocultar todos los dispositivos RPs reservadas en el espacio de configuración IIO, a través de la DEVHIDEinscribirse en Intel QPI configuración espacial Registro.5 RO 0h LMR Estado SensorEste bit indica el estado de un sensor MRL si es implemented.0: MRL Cerrado1: MRL abierto4 RW1C Comando 0h CompletadoEste bit es activado por el IIO cuando el comando de conexión ha terminado y el hotplugcontrolador está listo para aceptar un comando posterior. Es posteriormenteaprobado por el software después de que el campo ha sido leída y procesada. Este bit proporcionahay garantía de que la acción correspondiente al comando se ha completado.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 159Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.59 ROOTCON: Control raíz PCI ExpressDispositivo 3, función 0, 1ACh Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.54, "ROOTCON: Control Root PCI Express" en la página 66.Por favor notar las diferencias de compensación.3.3.3.60 ROOTCAP: Capacidades de raíz PCI ExpressDispositivo 3, función 0, 1AEh Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.55, "ROOTCAP: PCI Capacidades raíz Express" enla página 67. Por favor notar las diferencias de compensación.3.3.3.61 ROOTSTS: PCI Express de estado RootDispositivo 3, función 0, 1B0h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.56, "ROOTSTS: PCI Express de estado Root" en la página 67.Por favor notar las diferencias de compensación.3.3.3.62 DEVCAP2: Capacidades de dispositivos PCI Express RegistroDispositivo 3, función 0, 1B4h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.57, "DEVCAP2: PCI Express 2 Capacidades de dispositivoRegistrarse "en la página 68. Por favor notar las diferencias de compensación.3.3.3.63 DEVCAP2: Capacidades de dispositivos PCI Express RegistroDispositivo 3, función 0, 1B8h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.5.57, "DEVCAP2: PCI Express 2 Capacidades de dispositivoRegistrarse "en la página 68. Por favor notar las diferencias de compensación.3 RW1C Presence Detect 0h cambiadoEste bit es activado por el IIO cuando Detectar evento Changed se detecta una presencia. Esposteriormente aprobado por el software después de que el campo ha sido leído y processed.Onboardlógica por ranura debe establecer la señal correspondiente VPP este bit inactivas si elPresencia FF / sistema no es compatible fuera de la banda de detectar.2 RW1C Sensor LMR 0h CambiadoEste bit es activado por el IIO cuando se detecta un sensor evento Changed LMR. Es

posteriormente aprobado por el software después de que el campo ha sido leído y processed.Onboardlógica por ranura debe establecer la señal correspondiente VPP este bit inactivas si elFF / sistema no admite LMR.1 RW1C Alimentación Fallo 0h DetectadoEste bit es activado por el IIO cuando un evento de fallo de potencia se detecta por el podercontrolador. Posteriormente, se borra el software después del campo ha sido leído ylógica processed.On a bordo por ranura debe establecer la señal VPP correspondiendo este bitinactiva si el FF / system no admite la detección de fallos de alimentación.0 RW1C botón de atención 0h PresionadoEste bit es activado por el IIO cuando se pulsa el botón de atención. Es posteriormenteaprobado por el software después de que el campo ha sido leído y lógica processed.On a bordopor ranura debe establecer la señal correspondiente VPP este bit inactivas si el FF / sistemano es compatible con botón de atención.IIO silenciosamente descarta el mensaje Attention_Button_Pressed si se reciben de PCIExpresar enlace sin actualizar este bit.SLTSTSBus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1AAhBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra160 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.64 DEVCTRL2: PCI Express Dispositivo de control 2 Registro3.3.3.65 LNKCAP2: PCI Capacidades Link Express 2 RegistroDispositivo 3, función 0, 1BCh Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.59, "LNKCAP2: Capacidades Enlace PCI Express 2" en lala página 70. Por favor notar las diferencias de compensación.3.3.3.66 LNKCON2: PCI Express de control de enlace 2 RegistroDispositivo 3, función 0, 1C0h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.60, "Intel ® QuickData TechnologyLNKCON2: PCIExpreso Enlace Control 2 Registrarse "en la página 71. Por favor notar las diferencias de compensación.3.3.3.67 LNKSTS2: PCI Express Link Status Register 2Dispositivo 3, función 0, 1C2h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.61, "LNKSTS2: PCI Express Link Status Register 2" en lala página 72. Por favor notar las diferencias de compensación.DEVCTRL2Bus: 0 Dispositivo: 3 Función: 0 Desplazamiento: 1B8hBit Attr defecto Descripción15:06 RV 0h reservados5 RW 0b Alternativa Interpretación RID HabilitarCuando se establece en 1b, ARI está habilitado para el EP NTB.Nota: Por lo general, se requiere la identificación del dispositivo de 5 bits a cero en el RID queconsiste en BDF, pero cuando ARI está activado, el DF 8 bits se interpreta ahoracomo una función No. 8 bits con el número de dispositivo igual a ceroimplícita.4 RW-V 0b Finalización Tiempo de espera DesactivarCuando se establece en 1b, este bit desactiva el mecanismo de tiempo de espera de finalización para todos NP txque las cuestiones IIO en el enlace PCIe / DMI y en el caso de Intel QuickDataTecnología, para todos NP tx que las cuestiones DMA aguas arriba. Cuando 0b, tiempo de espera de la finalizaciónenabled.Software se puede cambiar este campo, mientras que hay un tráfico activo en la RP.03:00 RW-V 0h Finalización Valor de tiempo de espera en NP Tx que las cuestiones IIO en PCIeEn dispositivos que admiten Finalización de programación de tiempo de espera, este campo permite

software del sistema para modificar el rango de tiempo de espera de finalización. El siguientecodificaciones y rangos de tiempo de espera correspondientes se definen:0000b = 10 ms a 50 ms0001b = Reservado (IIO alias 0000b)0010b = Reservado (IIO alias 0000b)0101b = 16 ms a 55 ms0110b = 65ms a 210ms1001b = 260ms a 900ms1010b = 1s 3.5s1101b = 4s a 13s1110b = 17s a 64sCuando el software selecciona 17s a 64s gama, Sección 3.2.6.4, "CTOCTRL: FinalizaciónControl de Tiempo de espera "en la página 97 controla aún más el valor de tiempo de espera dentro de ese rango.Para el resto de los rangos seleccionados por el sistema operativo, el valor de tiempo de espera dentro de ese rango se fija enHardware IIO.El software puede cambiar este campo, mientras que hay un tráfico activo en el puerto raíz.Este valor también se puede utilizar para controlar Tiempo de espera de PME_TO_ACK. Eso es establece este campoel valor de tiempo de espera para recibir un mensaje PME_TO_ACK después de un PME_TURN_OFFmensaje ha sido transmitido. El tiempo de espera PME_TO_ACK sólo tiene sentido si el bit6 de MISCCTRLSTS registro se establece en una 1b.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 161Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.3.68 ERRINJCAP: Expreso Error Capacidad de inyección PCIDispositivo 3, función 0, 1D0h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.1, "ERRINJCAP: PCI Express Error Capacidad de inyección"en la página 95.3.3.3.69 ERRINJHDR: PCI Express Error inyección Capacidad HeaderDispositivo 3, función 0, Offset D4h. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.2, "ERRINJHDR: Expreso Error Capacidad de inyección PCIHeader "en la página 96.3.3.3.70 ERRINJCON: Expreso Error inyección Registro de control PCIDispositivo 3, función 0, 1D8h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.3, "ERRINJCON: Error de Control de Inyección PCI ExpressRegistrarse "en la página 96.3.3.3.71 CTOCTRL: Control de Tiempo de espera de finalizaciónDispositivo 3, función 0, 1E0h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.4, "CTOCTRL: Finalización de control de tiempo de espera" en lala página 97.3.3.3.72 XPCORERRSTS: XP corregible estado de errorDispositivo 3, función 0, 200h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.6.5, "XPCORERRSTS: XP corregible estado de error" en lala página 97.3.3.3.73 XPCORERRMSK: XP corregible Máscara ErrorDispositivo 3, función 0, 204h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.6, "XPCORERRMSK: XP corregible Error Mask" en lala página 97.3.3.3.74 XPUNCERRSTS: XP Uncorrectable estado de errorDispositivo 3, función 0, 208H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.6.7, "XPUNCERRSTS: XP Uncorrectable estado de error" en la

la página 98.3.3.3.75 XPUNCERRMSK: XP Uncorrectable Máscara ErrorDispositivo 3, función 0, 20CH Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.8, "XPUNCERRMSK: XP Uncorrectable Error Mask" en lala página 98.3.3.3.76 XPUNCERRSEV: XP Uncorrectable Error GravedadDispositivo 3, función 0, 210h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.8, "XPUNCERRMSK: XP Uncorrectable Error Mask" en lala página 98.Configuración del procesador de E / S integradas (IIO) Registra162 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.77 XPUNCERRSEV: XP Uncorrectable Error GravedadDispositivo 3, función 0, 214h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.10, "XPUNCERRPTR: XP Uncorrectable Error Puntero"en la página 99.3.3.3.78 UNCEDMASK: Uncorrectable Detect Error Mask EstadoDispositivo 3, función 0, 218H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.11, "UNCEDMASK: Error no corregible detectar el estadoMáscara "en la página 100.3.3.3.79 COREDMASK: corregible error Detect Máscara EstadoDispositivo 3, función 0, 21CH Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.12, "COREDMASK: error corregible detectar el estadoMáscara "en la página 100.3.3.3.80 RPEDMASK: Puerto raíz Detect Error Mask EstadoDispositivo 3, función 0, 220h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.13, "RPEDMASK: Puerto raíz Error Detectar Máscara de estado"en la página 101.3.3.3.81 XPUNCEDMASK: XP Uncorrectable Detect Error MaskDispositivo 3, función 0, 224H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.14, "XPUNCEDMASK: XP error incorregible DetecciónMáscara "en la página 101.3.3.3.82 XPCOREDMASK: XP corregible error Detect MaskDispositivo 3, función 0, 228H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.15, "XPCOREDMASK: XP error corregible DetecciónMáscara "en la página 101.3.3.3.83 XPGLBERRSTS: XP Status Error GlobalDispositivo 3, función 0, 230h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.6.16, "XPGLBERRSTS: XP estado de error global" en lapágina 102.3.3.3.84 XPGLBERRPTR: XP Pointer Error GlobalDispositivo 3, función 0, 232H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.17, "XPGLBERRPTR: XP Pointer Error global" en lapágina 102.3.3.3.85 PXP2CAP: Secondary PCI Express Extended Capacidad HeaderDispositivo 3, función 0, 250 h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.92, "PXP2CAP: Secondary PCI Express ExtendedCapacidad de entrada "en la página 94.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 163Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

3.3.3.86 LNKCON3: Link Control 3 RegistroDispositivo 3, función 0, 254H Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.5.93, "LNKCON3: Link Control 3 Registro" en la página 95.3.3.3.87 LNERRSTS: Carril Error Status RegistroDispositivo 3, función 0, 258h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.6.18, "LNERRSTS: Carril Error Status Register" en lapágina 103.3.3.3.88 LN [0:3] EQ: Carril del 0 al carril 3 Control de NivelaciónDispositivo 3, función 0, Offset 25Ch, 25Eh, 260h, 262H. Existe este registro tanto en RP yModos NTB. Está documentado en RP Sección 3.2.7.1, "LN [0:3] EQ: Carril del 0 al carril3 Control de Nivelación "en la página 106.3.3.3.89 LN [04:07] EQ: Carril Carril 4 a 7 Control de NivelaciónDispositivo 3, función 0, Offset 264H, 266h, 268h, 26Ah. Existe este registro tanto en RP yModos de obstáculos no arancelarios. Está documentado en RP Sección 3.2.7.2, "LN [04:07] EQ: Carril 4 al carril7 Control de Nivelación "en la página 108.3.3.3.90 LN [08:15] EQ: Carril 8 aunque carril 15 Control de NivelaciónDispositivo 3, función 0, Offset 26CH, 26Eh, 270H, 272H. Existe este registro tanto en RP yModos de obstáculos no arancelarios. Está documentado en RP Sección 3.2.7.3, "LN [08:15] EQ: Carril 8 aunque Carril15 Control de Nivelación "en la página 109.3.3.3.91 LER_CAP: Live Capacidad de Recuperación de ErroresDispositivo 3, función 0, 280h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.19, "LER_CAP: Live capacidad de recuperación de errores" enpágina 103.3.3.3.92 LER_HDR: Live Error de recuperación Capacidad HeaderDispositivo 3, función 0, 284h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.20, "LER_HDR: Live Error de recuperación Capacidad Header"en la página 104.3.3.3.93 LER_CTRLSTS: Error en vivo Control de Recuperación y estadoDispositivo 3, función 0, 288h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumenta en RP Sección 3.2.6.21, "LER_CTRLSTS: Error en vivo de Control y RecuperaciónEstado "en la página 104.3.3.3.94 LER_UNCERRMSK: Live Error de recuperación Uncorrectable Máscara ErrorDispositivo 3, función 0, 28Ch Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.22, "LER_UNCERRMSK: Recuperación de Errores en vivoUncorrectable Error Mask "en la página 104.Configuración del procesador de E / S integradas (IIO) Registra164 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.3.95 LER_XPUNCERRMSK: Live Error de recuperación de XP Uncorrectable Máscara ErrorDispositivo 3, función 0, 290h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.23, "LER_XPUNCERRMSK: Live Error de recuperación de XPUncorrectable Error Mask "en la página 105.3.3.3.96 LER_RPERRMSK: Live Error de recuperación Uncorrectable Máscara ErrorDispositivo 3, función 0, 294h Offset. Existe este registro tanto en RP y los modos de obstáculos no arancelarios. Esdocumentado en RP Sección 3.2.6.24, "LER_RPERRMSK: Live Error de recuperación Puerto raízMáscara de error "en la página 106.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 165Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.4 Los registros de configuración PCI Express (Secundario NTB)3.3.5 Registro de Configuración mapa (NTB Secundario)

Esta sección incluye los registros de configuración del espacio laterales secundarias obstáculos no arancelarios.Cuando se configura como una BNA hay dos lados para discutir de registros de configuración.El lado primario del espacio de configuración del NTB se encuentra en el dispositivo 3, Función 0con respecto a la arena Puente -EP/EX y un lado secundario de la NTB deel espacio de configuración se encuentra en alguna de bus enumerado en otro sistema y haceno existir como espacio de configuración en el sistema local de arena puente -EP/EX en cualquier lugarEl "Bus: M" de la descripción del registro siguiente: el número de autobuses es variable.Este número de bus se asigna y considerada por el sistema remoto.Tabla 3-11. Dispositivo Función 0 0 (puente no transparente) Configuración Mapa 0x00h -0xFCh (Hoja 1 de 2)DID VID 0h MSIXMSGCTRL MSIXNXTPTR MSIXCAPID 80hPCISTS PCICMD 4h TABLEOFF_BIR 84hCCR RID 8h PBAOFF_BIR 88hBIST HDR PLAT CLSR Ch. 8ChSB01BASE10h PXPCAP PXPNXTPTR PXPCAPID 90h14h DEVCAP 94hSB23BASE18h DEVSTS DEVCTRL 98h1Cr LNKCAP 9ChSB45BASE20h LNKSTS LNKCON A0h24h A4h28h A8hSID SUBVID 2Cr ACh30h B0hCAPPTR 34h DEVCAP2 B4h38h DEVCTRL2 B8hMAXLAT MINGNT INTPIN INTL 3Ch LNKCAP2 BCH40h LNKSTS2 LNKCON2 C0h44h C4H48h C8H4 canales CCh50h D0h54h SSCNTL D4h58h D8H5Ch DChMSICTRL MSINXTPTR MSICAPID 60h PMCAP E0hMSIAR 64h PMCSR E4HMSIUAR 68h E8hMSIDR 6Ch EChMSIMSK 70h F0hConfiguración del procesador de E / S integradas (IIO) Registra166 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2MSIPENDING 74h F4H78h F8hFCh 7CHTabla 3-12. Dispositivo Función 0 0 (puente no transparente) Configuración Mapa 0x100h -0x1FCh

PXP2CAP 100h 180hLNERRSTS 104h 184hLN1EQ LN0EQ 108h 188 HLN3EQ LN2EQ 10CH 18CHLN5EQ LN4EQ 110h 190hLN7EQ LN6EQ 114h 194hLN9EQ LN8EQ 118h 198hLN11EQ LN10EQ 11CH 19ChLN13EQ LN12EQ 120h 1A0hLN15EQ LN14EQ 124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BCh140h 1C0h144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChTabla 3-11. Dispositivo Función 0 0 (puente no transparente) Configuración Mapa 0x00h -0xFCh (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 167Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.1 VID: Identificación de proveedores3.3.5.2 DID: Identificación del dispositivo3.3.5.3 PCICMD: Comando PCIEste registro define el registro de comando compatible PCI 3.0 valores aplicables a PCIExpresar el espacio.VIDBus: Device M: 0 Función: 0 Desplazamiento: 0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 500 hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 500 hBit Attr defecto Descripción15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.

DIDBus: Device M: 0 Función: 0 Desplazamiento: 02hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 502HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 502HBit Attr defecto Descripción15:00 Número de identificación del dispositivo 3C0Fh ROEl valor es asignado por Intel para cada producto. Por Procesador IIO NTB SecundariaPunto final, el ID de dispositivo es 0x3C0F.PCICMDBus: Device M: 0 Función: 0 Desplazamiento: 04hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 504HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 504HBit Attr defecto Descripción15:11 RV 0h reservados10 RW 0b INTxDisableInterrumpir Deshabilitar. Controla la capacidad del puerto PCI Express para generar INTxmensajes. Este bit no afecta a la capacidad del procesador de interrupción rutamensajes recibidos en el puerto PCI Express. Sin embargo, este bit controla elgeneración de interrupciones heredadas a la DMI de errores PCI Express detectainternamente en este puerto (por ejemplo, con formato incorrecto TLP, error de CRC, tiempo de finalización a caboetc), o cuando se reciben mensajes de error RP o interrupciones debido a eventos CV / PMgenerada en el modo tradicional dentro del procesador. Consulte el registro INTPIN enSección 3.3.5.17, "INTPIN: Pin de interrupción" en la página 175 para la interrupción de enrutamientoDMI.1: modo de interrupción legado está desactivado0: modo de interrupción legado está habilitado9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express debe ser cableado a 0.Configuración del procesador de E / S integradas (IIO) Registra168 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.4 PCISTS: PCI EstadoEl registro de estado PCI es un registro de estado de 16 bits que informa de la aparición de diversoseventos asociados con el lado primario del puente PCI-PCI "virtual" incrustados enPuertos PCI Express y laterales también primordial de los otros dispositivos en el bus interno IIO.8 RO 0b SERR ActivarPara los puertos PCI Express / DMI, este campo permite notificar a la lógica error núcleo internode que se produzca un error incorregible (mortal o no mortal) en el puerto. Lalógica error núcleo interno del IIO decide si / cómo escalar el error más(Pines / mensaje, y así sucesivamente). Este bit también controla la propagación de PCI ExpressMensajes ERR_FATAL y ERR_NONFATAL recibidos desde el puerto hasta el interiorIIO núcleo error logic.1: generación de errores fatales y no fatales y fatales y no fatalesreenvío de mensajes de error se activa0: generación de error fatal y no fatal y el mensaje de error fatal y no fatalel reenvío está deshabilitadoConsulte PCI Express * Base especificación, revisión 2.0 para más información sobre este bit estáse utiliza junto con otros bits de control en el registro de control de raíz paraerrores de reenvío detectados en la interfaz PCI Express para el error de núcleo del sistema

lógica.7 RO 0b IDSEL Stepping / Espera control de ciclosNo aplica para PCI Express debe ser cableado a 0.6 RW 0b Parity Error RespuestaPara los puertos PCI Express / DMI, IIO ignora este bit y hace siempre ECC / paridadcontrol y señalización de datos / direcciones de las transacciones con origen y destino IIO. Esteaunque poco afecta a la configuración del bit 8 en la Sección 3.3.5.4, "PCISTS: PCI Estado"en la página 168.5 paleta VGA RO 0b snoop HabilitarNo aplica para PCI Express debe ser cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo aplica para PCI Express debe ser cableado a 0.3 RO 0b Ciclo Especial HabilitarNo aplica para PCI Express debe ser cableado a 0.2 RW 0b Bus Master Enable1: Cuando este bit está establecido, el PCIe NTB reenviará las peticiones de memoria querecibe en su interfaz interna primaria a su secundaria enlace externo interface.0:Cuando este bit está claro, el PCIe NTB no transmita las peticiones de memoria querecibe en su interfaz interna primaria. Peticiones recibidas en la memoriainterfaz interna primaria se devolverá al solicitante como no compatiblePide UR.Las solicitudes que no sean solicitudes de memoria no están controlados por este bit.El valor por defecto de este bit es 0b.1 RW 0b Espacio Memoria Activa1: Activa rango de memoria de un puerto PCI Express registra a decodificar como válidodirecciones de destino para las transacciones de side.0 secundario: Desactiva una PCI Expressregistros rango de memoria del puerto (incluyendo la gama registros de configuraciónregistros) a descodificar como direcciones de destino válidos para las transacciones de secundarialado. todos los accesos de la memoria recibida del lado secundario se UR'ed0 RO 0b IO Espacio ActivaControla la respuesta de un dispositivo para accesos espacio de E / S. Un valor de 0 desactiva elrespuesta del dispositivo. Un valor de 1 permite que el dispositivo para responder a los accesos del espacio de E / S.Estado después de RST # es 0.NTB no soporta E / S accesos espaciales. Cableado a 0PCICMDBus: Device M: 0 Función: 0 Desplazamiento: 04hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 504HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 504HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 169Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraPCISTSBus: Device M: 0 Función: 0 Desplazamiento: 06hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 506HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 506HBit Attr defecto Descripción15 RW1C 0b Detectado error de paridad

Este bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con unerror de datos no se puede corregir (es decir, un paquete con el bit veneno o un incorregibleSe ha detectado datos de error ECC en la interfaz de XP-DP, cuando se realiza la comprobación de ECC)o una dirección / control de errores de paridad no se puede corregir. El ajuste de este bit esindependientemente del bit de error de respuesta Paridad (PERRE) en el registro PCICMD.14 RO 0b señaliza error del sistema1: El dispositivo informó errores fatales / no fatal (y no corregible) se detectó ensu interfaz PCI Express a través de la ERR [02:00] botones o mensajes al PCH, conSerre-bit activado. Software borra este bit por escribir un '1 'a la misma. Para los puertos expresoEste bit también se activa (cuando SERR bit de habilitación se establece) cuando un FATAL / NO FATALmensaje se envía desde el vínculo expreso de los ERR [02:00] botones o para PCH a través de unmensaje. Tenga en cuenta que los errores de 'núcleo' IIO interna (como error de paridad en el interiorcolas) no se notifican a través de este bit.0: El dispositivo no reportó un fatal / no fatalerror13 RW1C 0b Recibido Maestro AbortarEste bit se establece cuando un dispositivo experimenta una condición de maestro de abortar en una transacciónque domina en la interfaz principal (bus interno IIO). Tenga en cuenta que ciertos errorespodría ser detectado a la derecha en la interfaz PCI Express y las transacciones podríano "propagar" a la interfaz principal antes de que se detectó el error (por ejemplo, accesosa la memoria por encima de TOCM en los casos en que la lógica de la interfaz PCIe en sí podría tenervisibilidad TOCM). Estos errores no causan este bit a activar, y se presentana través de los bits de error de interfaz PCI Express (registro de estado secundario). Condicionesque causa bit 13 se establece, incluye: Dispositivo recibe una terminación en el primariointerfaz (bus interno del IIO) con la solicitud no compatible o master abortarestado de finalización. Esto incluye el estado UR recibido en el lado primario de un PCIPuerto Express en terminaciones peer-to-peer también.Dispositivo tiene acceso a los agujeros en la región principal dirección de memoria que son detectados porla dirección de origen QPI decodificador Intel.Otros maestros condiciones abortar detectados en el IIO bus interno entre losque figuran en la "Plataforma Arquitectura Especificación IOH" capítulo.12 RW1C 0b Recibido Target AbortarEste bit se establece cuando un dispositivo experimenta una condición completaron el aborto en untransacción que dominó en la interfaz principal (bus interno IIO). Tenga en cuenta queciertos errores pueden ser detectados a la derecha en la interfaz PCI Express y lostransacciones podrían no "se propagan" a la interfaz principal antes de que el error esdetectado (por ejemplo, accesos a memoria por encima de VTCSRBASE). Tales errores no causaneste bit se configure y se informan a través de la interfaz PCI expreso bits de error(Registro de estado secundario). Las condiciones que causan bit 12 de los engastes son: Devicerecibe una terminación en la interfaz principal (bus interno del IIO) concompletaron el aborto estado de finalización. Esto incluye el estado de CA recibida en lalado primario de un puerto PCI Express en terminaciones peer-to-peer también.Accesos a Intel QPI que devuelven un estado de finalización fallidaOtras condiciones que completaron abortar detectados en el IIO bus interno entre losque figuran en la "Plataforma Arquitectura Especificación IOH" capítulo.11 RW1C 0b señalizadas por objetivo AbortarEste bit se establece cuando el puerto hacia delante NTB un aborto (CA) completaron la finalizaciónestado de la interfaz principal a la interfaz secundaria.10:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RW1C 0b Master Data Error de paridadEste bit se establece si el Error de paridad de bits Respuesta en el registro PCI Comando se establece

y el solicitante recibe una realización envenenado en la interfaz secundariaoSolicitante envía una petición de escritura envenenado (incluyendo MSI / MSI-X escribe) dela interfaz principal a la interfaz secundaria.Configuración del procesador de E / S integradas (IIO) Registra170 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.5 RID: Identificación de revisiones3.3.5.6 CCR: Código de claseEste registro contiene el código de clase para el dispositivo.7 RO 0b Fast Back-to-BackNo aplica para PCI Express. Cableado a 0.6 RO 0b reservados5 RO 0b 66 MHz capazNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 1bEste bit indica la presencia de una estructura de lista de capacidades3 RO-V 0b INTx EstadoCuando se establece, indica que una interrupción de emulación INTx está pendiente internamente en elFunción.2:00 RV 0h reservadosRIDBus: Device M: 0 Función: 0 Desplazamiento: 08hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 508hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 508hBit Attr defecto Descripción07:00 RO 00h Revision_IDRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RIDen cualquier función de la familia Xeon Intel E5.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel XeonProcesador función Family E5 se redirige al clúster IIO. Accesos a laCampo CCR también se redirigen debido a la alineación DWORD. Es posible que JTAGaccesos son directos, por lo que no siempre va a ser redirigido.PCISTSBus: Device M: 0 Función: 0 Desplazamiento: 06hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 506HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 506HBit Attr defecto DescripciónCCRBus: Device M: 0 Función: 0 Desplazamiento: 09hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 509hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 509hBit Attr defecto Descripción

23:16 RO 06h de clases basePara el puerto PCI Express NTB este campo está cableado a 06h, que indica que es un "puenteDispositivo '.15:08 RO 80h Sub-ClassPara el puerto NTB PCI Express, este campo cableada a 80h para indicar un "otro puenteescribir '.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 171Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.7 CLSR: Cacheline Tamaño3.3.5.8 PLAT: Temporizador de Latencia PrimariaEste registro indica la porción de tiempo máximo para una transacción de explosión en el legado PCI 2.3en la interfaz principal. No afecta / influir funcionalidad PCI Express.3.3.5.9 HDR: tipo de cabeceraEste registro identifica el diseño de encabezado del espacio de configuración.07:00 RO 00h a nivel de registro Interfaz de programaciónEste campo está cableado a 00h para el puerto NTB PCI Express.CLSRBus: Device M: 0 Función: 0 Desplazamiento: 0ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 50CHBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 50CHBit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline para IIO esSiempre 64B. Hardware IIO ignorar este ajuste.CCRBus: Device M: 0 Función: 0 Desplazamiento: 09hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 509hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 509hBit Attr defecto DescripciónPLATBus: Device M: 0 Función: 0 Desplazamiento: 0DhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 50dhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 50dhBit Attr defecto Descripción07:00 RO 0h Prim_Lat_timerTemporizador de Latencia Primaria No aplicable para PCI Express. Cableado a 00h.HDRBus: Device M: 0 Función: 0 Desplazamiento: 0EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 50EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 50EhBit Attr defecto Descripción7 RO 0b dispositivo multifunción

El valor predeterminado es bit a 0 para el puerto PCI Express NTB.06:00 RO Layout Configuración 00hEste campo identifica el formato de la disposición de configuración de cabecera. Es para type0PCI Express NTB port.The defecto es 00h, lo que indica una "función no puente".Configuración del procesador de E / S integradas (IIO) Registra172 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.10 SB01BASE: Secundaria Dirección BAR 0/1 Base(Modo NTB PCIe) Este registro es BARRA 0/1 para el lado secundario de la NTB. Esteregistro de configuración se puede modificar a través de transacciones de configuración de la secundarialado de la NTB y también se puede modificar desde el lado primario de la NTB a través de MMIOtransacción a la Sección 3.3.7.9, "SBAR0BASE: BAR Secondary 0/1 Base de direcciones" enpágina 199.3.3.5.11 SB23BASE: Secundaria Dirección BAR 2/3 Base(Modo NTB PCIe) Este registro es BAR 2/3 para el lado secundario de la NTB. Esteregistro de configuración se puede modificar a través de transacciones de configuración de la secundarialado de la NTB y también se puede modificar desde el lado primario de la NTB a través de MMIOtransacción a la Sección 3.3.7.9, "SBAR0BASE: BAR Secondary 0/1 Base de direcciones" enpágina 199.SB01BASEBus: Device M: 0 Función: 0 Desplazamiento: 10hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 510HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 510HBit Attr defecto Descripción63:15 RW 00h BAR Secondary 0/1 BaseEste registro se refleja en el BAR 0/1 par de registros en el espacio de configuracióndel lado secundario del NTB escrito por SW en un 32 KB alineación.14:04 RO 00h reservadosTamaño fijo de 32 KB.3 RW-O 1b prefetchablePuntos de BAR en la memoria prefetchable (predeterminado) puntos bar para no prefetchablememoria02:01 RO Tipo 10bTipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).SB23BASEBus: Device M: 0 Función: 0 Desplazamiento: 18hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 518hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 518hBit Attr defecto Descripción63:12 RW 0h BAR Secundaria 2/3 BaseEstablece la ubicación del BAR escrito por SWNOTE: El número de bits que sonescritura en este registro es dictada por el valor cargado en el registro SBAR23SZSección 3.3.3.24, "SBAR23SZ: BAR Secundaria 2/3 Size" en la página 138 de la BIOSen tiempo de inicialización (BIOS antes de enumeración PCI). SBAR23SZ indica laPara poco más bajo de este campo de registro que se puede escribir en donde los valores válidos son 12 -

39. Si SBAR23SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces los bits 38:12son de sólo lectura y devolverá los valores de 0.NOTA: Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0'dando lugar a la BAR está deshabilitado.NOTA: La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de4 KB.11:04 RO 00h reservadosGranularidad debe ser de al menos 4 KB.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 173Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.12 SB45BASE: Secundaria barra de direcciones 4.5 BaseEste registro es BAR 05.04 para el lado secundario de la NTB. Este registro de configuraciónpuede ser modificado a través de transacciones de configuración desde el lado secundario de los obstáculos no arancelarios yTambién se puede modificar desde el lado primario del NTB vía transacción MMIO a"BAR Dirección 5.4 Base Secundaria (SBAR4BASE)".3.3.5.13 SUBVID: subsistema ID VendorEste registro identifica un subsistema en particular.3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).SB23BASEBus: Device M: 0 Función: 0 Desplazamiento: 18hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 518hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 518hBit Attr defecto DescripciónSB45BASEBus: Device M: 0 Función: 0 Desplazamiento: 20hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 520HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 520HBit Attr defecto Descripción63:12 RW 0h BAR Secondary 4.5 BaseEstablece la ubicación del BAR escrito por SWNOTE: El número de bits que sonescritura en este registro es dictada por el valor cargado en el registro SBAR45SZSección 3.3.3.25, "SBAR45SZ: BAR Secondary 05.04 Size" en la página 138 de la BIOSen tiempo de inicialización (BIOS antes de enumeración PCI). SBAR45SZ indica laPara poco más bajo de este campo de registro que se puede escribir en donde los valores válidos son 12 -39. Si SBAR45SZ se establece en 12, todos los bits se puede escribir. Si se establece en 39, entonces los bits 38:12son de sólo lectura y devolverá los valores de 0.Nota: Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0'dando lugar a la BAR está deshabilitado.Nota: La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4KB.

11:04 RO 00h reservadosGranularidad debe ser de al menos 4 KB.3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).Configuración del procesador de E / S integradas (IIO) Registra174 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.14 SID: Subsistema de IdentidadEste registro identifica un subsistema en particular.3.3.5.15 CAPPTR: Indicador de CapacidadEl CAPPTR se utiliza para señalar a una lista enlazada de funciones adicionales implementadas porel dispositivo. Se proporciona la diferencia respecto a la primera serie de capacidades de registros situado en elEspacio compatible PCI.3.3.5.16 INTL: Línea de interrupciónEl registro de interrupción de línea se utiliza para comunicar información de enrutamiento de línea de interrupciónentre el código de inicialización y el controlador de dispositivo. Este registro no se utiliza en más recienteSOs y es simplemente siguió de inmediato.SUBVIDBus: Device M: 0 Función: 0 Desplazamiento: 2CrBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 52ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 52ChBit Attr defecto Descripción15:00 RW-O 0000h Subsistema Vendor IDEste campo debe ser programado durante el inicio que indique el proveedor de laplaca base. Cuando cualquier byte o combinación de bytes de este registro se escriben,las cerraduras y el valor de registro no se pueden actualizar más.SIDBus: Device M: 0 Función: 0 Desplazamiento: 2EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 52EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 52EhBit Attr defecto Descripción15:00 RW-O 0000h Subsistema IDEste campo debe ser programada durante la inicialización del BIOS. Cuando cualquier byte ocombinación de bytes de este registro está escrito, las cerraduras valor del registro y no puedeser actualizado más.CAPPTRBus: Device M: 0 Función: 0 Desplazamiento: 34hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 534hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 534hBit Attr defecto Descripción07:00 RW-O 60h Capacidad Pointer

Puntos a la primera estructura de capacidad para el dispositivo.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 175Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.17 INTPIN: Pin de interrupciónEl Registro INTP identifica las interrupciones heredadas de INTA, INTB, INTC y INTD comodeterminado por BIOS / firmware. Estos son emulados sobre el puerto de DMI utilizando elAssert_Intx comandos apropiados.3.3.5.18 MINGNT: Grant mínimoINTLBus: Device M: 0 Función: 0 Desplazamiento: 3ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 53ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 53ChBit Attr defecto Descripción07:00 RW 00h de interrupción de líneaEste bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesitasólo para fines de compatibilidad.INTPINBus: Device M: 0 Función: 0 Desplazamiento: 3DhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 53DhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 53DhBit Attr defecto Descripción07:00 RW-O 01h INTPInterrumpir Pin. Este campo define el tipo de interrupción de generar para el PCIExpreso port.001: Generar INTA010: Generar INTB011: Generar INTC100: Generar INTDOtros: ReservadosBIOS / Configuración de software tiene la capacidad de programar este registro una vez duranteiniciar la creación de la interrupción correcta para el puerto.Nota: Si bien la especificación PCI. define una sola línea de interrupción (INTA #) para una soladispositivo de función, la lógica para la NTB ha sido modificado para satisfacersolicitudes de los clientes para programación del pin de interrupción. BIOS debeSiempre ajústelo en INTA # para el estándar de OS.MINGNTBus: Device M: 0 Función: 0 Desplazamiento: 3EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 53EhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 53EhBit Attr defecto Descripción07:00 RO 00h subvención mínimaEste registro no se aplica a PCI Express. Es codificada para '00 'h.Configuración del procesador de E / S integradas (IIO) Registra176 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2

3.3.5.19 MAXLAT: Latencia máxima3.3.5.20 MSICAPID: MSI ID capacidad3.3.5.21 MSINXTPTR: MSI Siguiente Pointer3.3.5.22 MSICTRL: Control MSIMAXLATBus: Device M: 0 Función: 0 Desplazamiento: 3FhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 53FhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 53FhBit Attr defecto Descripción07:00 RO 00h Máxima latenciaEste registro no se aplica a PCI Express. Es codificada para '00 'h.MSICAPIDBus: Device M: 0 Función: 0 Desplazamiento: 60hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 560hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 560hBit Attr defecto Descripción07:00 RO 05h ID capacidadAsignado por el PCI-SIG para MSI.MSINXTPTRBus: Device M: 0 Función: 0 Desplazamiento: 61hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 561HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 561HBit Attr defecto Descripción07:00 RW-O 80h Siguiente PtrEste campo se establece en 80 h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express)en la cadena.MSICTRLBus: Device M: 0 Función: 0 Desplazamiento: 62hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 562HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 562HBit Attr defecto Descripción15:09 RV 0h reservados8 Por 1b RO-vector de enmascaramiento capazEste bit indica que los puertos PCI Express MSI apoyo enmascaramiento per-vector.7 RO-V 0b 64 bits Dirección CapableUn punto final PCI Express debe ser compatible con la versión de Dirección mensaje de 64 bits de laCapacidad de MSI Structure1: Función es capaz de enviar mensaje de dirección de 64 bits0: La función no es capaz de enviar mensaje de dirección de 64 bits.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 177Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.23 MSIAR: MSI DirecciónEl MSI Dirección Register (MSIAR) contiene el sistema de información de la dirección específica para

ruta interrupciones MSI desde los puertos raíz y se rompe en sus campos constituyentes.06:04 RW 000b Multiple Mensaje HabilitarSólo se aplica a los puertos PCI Express. Software escribe en este campo para indicar lanúmero de mensajes asignados que se alinean con una potencia de dos. Cuando MSI eshabilitada, el software asignará al menos un mensaje al dispositivo. Un valor de000 indica 1 mensaje. Valor Número de mensajes solicitados000b = 1001b = 2010b = 4011b = 8100b = 16101b = 32110b = Reservado111b = Reservado03:01 RO 001b Multiple Mensaje CapablePuerto PCI Express de IOH admite 16 mensajes para todos Número events.Value internade los mensajes solicitados000b = 1001b = 2010b = 4011b = 8100b = 16101b = 32110b = Reservado111b = Reservado0 RW 0b MSI HabilitarEl software establece este bit para seleccionar interrupciones específicas de la plataforma o transmitir MSImessages.0: Desactiva MSI que se generen.1: Activa el puerto PCI Express para utilizar mensajes de ISM para RAS, siempre en el bit 4Sección 3.2.5.88, "MISCCTRLSTS: Misc. Control y de estado "en la página 89 es claray también permite que el puerto Express para utilizar mensajes de ISM para el MP y HP eventos enel puerto raíz, siempre que estos eventos individuales no están habilitadas para el manejo de ACPI(Véase la Sección 3.2.5.88, "MISCCTRLSTS:. Misc control y estado" en la página 89 paradetalles.NOTA: el software debe desactivar INTx y MSI-X para este dispositivo cuando se usa MSIMSICTRLBus: Device M: 0 Función: 0 Desplazamiento: 62hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 562HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 562HBit Attr defecto DescripciónMSIARBus: Device M: 0 Función: 0 Desplazamiento: 64hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 564hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 564hBit Attr defecto Descripción31:20 RW 0h Dirección MSBEste campo especifica los 12 bits más significativos de la dirección de MSI de 32 bits. Este campo

es R / W.19:12 RW Dirección 00h Destino IDEste campo es inicializado por el software para el encaminamiento de las interrupciones para la adecuadadestino.Configuración del procesador de E / S integradas (IIO) Registra178 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.24 MSIUAR: MSB Dirección SuperiorSi el MSI Enable bit (bit 0 del MSICTRL) está establecido, el contenido de este registro (si es distinto de cero)especificar los 32 bits de la dirección del mensaje 64-bit (AD [63 :: 32]). Si elcontenido de este registro son iguales a cero, la función utiliza la dirección de 32 bits especificado por eldirección de registro de mensajes.3.3.5.25 MSIDR: Datos MSI11:04 RW 00h Dirección Extended ID DestinoEste campo no se utiliza por el procesador IA32 y se utiliza en la FPI como una direcciónextensión.3 RW 0h Dirección redirección Sugerencia0: directed1: redirectable2 RW 0h Mode Dirección de destino0: physical1: lógica01:00 RO 0h reservados.MSIARBus: Device M: 0 Función: 0 Desplazamiento: 64hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 564hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 564hBit Attr defecto DescripciónMSIUARBus: Device M: 0 Función: 0 Desplazamiento: 68hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 568HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 568HBit Attr defecto Descripción31:0 RW 00000000hMSI Dirección de registro superiorMSIDRBus: Device M: 0 Función: 0 Desplazamiento: 6ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 56ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 56ChBit Attr defecto Descripción31:16 RO 0000h reservados.15 Modo de disparo 0h RW0: Edge Triggered1: Disparo por nivelNotas:IIO no hace nada con este poco que no sea pasarlo a Intel QPI

14 RW 0h Nivel0: No reafirme1: AfirmeNotas:IIO no hace nada con este poco que no sea pasarlo a Intel QPI13:12 RW 0h no me importa para IIOIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 179Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraMáscara de bits MSI: 3.3.5.26 MSIMSKEl registro Bit Mask permite software para desactivar el envío de mensajes en función de cada vectorbase.3.3.5.27 MSIPENDING: MSI Bit PendienteEl registro de espera de la máscara permite al software de aplazar el envío de mensajes en función de cada vectorbase.11:08 RW Modo de entrega 0h0000: Fija: Modo de disparo puede ser borde o nivel.0001: Prioridad más baja: Modo de disparo puede ser borde o nivel.0010: SMI / PMI / MCA - No es compatible a través de MSI de puerto raíz0011: Reservado - No es compatible a través de MSI de puerto raíz0100: INM - No es compatible a través de MSI de puerto raíz0101: INIT - No es compatible a través de MSI de puerto raíz0110: Reservado0111: extinto - No es compatible a través de MSI de puerto raízOtros: Reservados07:00 RW 00h vector de interrupciónEl vector de interrupción (LSB) va a ser modificado por el IIO para proporcionar sensible al contextointerrumpir información para los diferentes eventos que requieren la atención de laprocesador de. Sólo 1 mensaje puede ser activado por el software, por lo que todos los eventos se puede utilizar cualquiervectorial.MSIDRBus: Device M: 0 Función: 0 Desplazamiento: 6ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 56ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 56ChBit Attr defecto DescripciónMSIMSKBus: Device M: 0 Función: 0 Desplazamiento: 70hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 570HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 570HBit Attr defecto Descripción31:1 RV 0h reservados0 RW 0h Máscara de bitsPara cada bit de la máscara que se establece, el puerto PCI Express tiene prohibido el envío de lamensaje asociado. NTB soporta hasta 1 mensaje.Correspondientes bits son enmascarados si se pone a '1 'MSIPENDING

Bus: Device M: 0 Función: 0 Desplazamiento: 74hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 574hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 574hBit Attr defecto Descripción31:1 RV 0h reservados0 RO 0h Bits pendientesPara cada bit de pendiente que se establece, el puerto PCI Express cuenta con un asociado en esperamensaje. NTB admite 1 mensaje.Bits correspondientes se encuentran pendientes de si se establece en '1 '.Configuración del procesador de E / S integradas (IIO) Registra180 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.28 MSIXCAPID: MSI-X ID capacidad3.3.5.29 MSIXNXTPTR: MSI-X Siguiente Pointer3.3.5.30 MSIXMSGCTRL: MSI-X Control MessageMSIXCAPIDBus: Device M: 0 Función: 0 Desplazamiento: 80hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 580hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 580hBit Attr defecto Descripción07:00 RO 11h ID capacidadAsignado por el PCI-SIG para MSI-X.MSIXNXTPTRBus: Device M: 0 Función: 0 Desplazamiento: 81hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 581hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 581hBit Attr defecto Descripción07:00 RO 90h Siguiente PtrEste campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express)en la cadena.MSIXMSGCTRLBus: Device M: 0 Función: 0 Desplazamiento: 82hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 582hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 582hBit Attr defecto Descripción15 RW 0b MSI-X EnableSoftware utiliza este bit para seleccionar entre INTx o MSI o método MSI-X paraseñalización de las interrupciones de la NTB.0: NTB tiene prohibido utilizar MSI-X para solicitar el servicio.1: Método de MSI-X se elige para interrupciones de obstáculos no arancelarios.Nota: El software debe desactivar INTx y MSI para este dispositivo cuando se usa MSI-X.14 RW 0b función de máscaraSi = 1b, todos los vectores asociados con el NTB están enmascarados, independientemente de la por

vector de estado bit de máscara. Si = 0b, máscara de bits de cada vector determina si elvector está enmascarado o no. Establecer o borrar el MSI X-función de máscara de bits no tieneefecto sobre el estado de la máscara de bits por vector.13:11 RO 0h reservados.10:00 RO 003H Tamaño de tablaEl software del sistema lee este campo para determinar la MSI-X Tamaño de la tabla N, que escodificada como N-1. Por ejemplo, un valor devuelto de '00000000011 'indica una mesatamaño de 4. Tamaño de la tabla NTB es 4, codificado como un valor de 003H.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 181Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.31 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR3.3.5.32 PBAOFF_BIR: MSI-X Pendiente de bit offset e indicador BARTABLEOFF_BIRBus: Device M: 0 Función: 0 Desplazamiento: 84hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 584hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 584hBit Attr defecto Descripción31:3 RO 00000800hTabla OffsetMSI-X Estructura de la tabla está en 16K desplazamiento de la barra de direcciones SB01BASE.Sección 3.3.8.1, "PMSIXTBL [0:3]: Primary MSI-X Tabla de direcciones Registro 0 - 3" en lapágina 210 para el inicio de los detalles relacionados con MSI-X registers.NOTE: Offset colocado en16K por lo que también puede ser visible a través de la BAR primaria para fines de depuración.02:00 RO 0h Tabla BIRIndica que uno de los registros de dirección base de una función, que se encuentra a partir de las10h en el espacio de configuración, se utiliza para asignar la tabla MSI-X de la función enEspacio de memoria.BIR Dirección Base Valor registro0 10 h1 14h2 18h3 1 Crónicas4 20h5 246 Reservado7 ReservadoPara un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior.PBAOFF_BIRBus: Device M: 0 Función: 0 Desplazamiento: 88hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 588hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 588hBit Attr defecto Descripción31:3 RO 00000A00hTabla Offset

MSI-X PBA estructura es en el desplazamiento 20K de la barra de direcciones SB01BASE. VerSección 3.3.9.4, "SMSICXPBA: Secundaria MSI-X En espera de la matriz de bits" en la página 214para details.NOTE: Offset colocado en 20K de modo que también puede ser visible a través de laBAR primaria para fines de depuración.02:00 RO 0h PBA BIRIndica que uno de los registros de dirección base de una función, que se encuentra a partir de las10h en el espacio de configuración, se utiliza para asignar la tabla MSI-X de la función enEspacio de memoria.BIR Dirección Base Valor registro0 10 h1 14h2 18h3 1 Crónicas4 20h5 246 Reservado7 ReservadoPara un registro base de direcciones de 64 bits, el BIR tabla indica el DWORD inferior.Configuración del procesador de E / S integradas (IIO) Registra182 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.33 PXPCAPID: PCI Capacidad Identidad expresoLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.3.3.5.34 PXPNXTPTR: PCI Express al punteroLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.3.3.5.35 PXPCAP: Capacidades de PCI ExpressThe Express Capacidades registro PCI identifica el tipo de dispositivo PCI Express ycapacidades asociadas.PXPCAPIDBus: Device M: 0 Función: 0 Desplazamiento: 90hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 590hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 590hBit Attr defecto Descripción07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.Required por PCIExpress * Base Especificación, Revision 2.0 sea este valor.PXPNXTPTRBus: Device M: 0 Función: 0 Desplazamiento: 91hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 591hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 591hBit Attr defecto Descripción07:00 RW-O E0h Siguiente PtrEste campo se establece en la capacidad de PM PCI.PXPCAPBus: Device M: 0 Función: 0 Desplazamiento: 92h

Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 592hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 592hBit Attr defecto Descripción15:14 RV 0h reservados13:09 RO Número de mensaje de interrupción 0hSe aplica sólo al campo RPs.This indica el número de mensaje de interrupción que esgenerado para PM / HP eventos. Cuando hay más de una interrupción de MSINúmero, se requiere este campo de registro para contener el desplazamiento entre la baseDatos de mensaje y el MSI mensaje que se generan cuando los bits de estado en laestado de la ranura registro o registros de estado RP se establecen. IIO asigna el primer vector dePM / HP eventos y así este campo se establece en 0.8-RW O Slot 0b ImplementadoSe aplica sólo a los RPs de NTB este valor se mantiene a 0b.1: indica que el enlace PCI Express asociado con el puerto está conectado a unranura.0: indica que no hay ranura está conectado a este puerto.Este bit de registro es de tipo "escribir una vez" y es controlado por BIOS / especialesfirmware inicialización.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 183Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.36 DEVCAP: Capacidades de dispositivos PCI Express RegistroThe Express Dispositivo Capacidades registro PCI identifica la información específica del dispositivo parael dispositivo.07:04 RO 0000b Device / PuertoEste campo identifica el tipo de dispositivo. 0000b = Punto final PCI Express.03:00 RW-O 2h Capacidad VersionEste campo identifica la versión de la estructura de la capacidad de PCI Express. Se establece en 2 horaspara los dispositivos PCI Express para el cumplimiento de los registros de base extendida.PXPCAPBus: Device M: 0 Función: 0 Desplazamiento: 92hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 592hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 592hBit Attr defecto DescripciónDEVCAPBus: Device M: 0 Función: 0 Desplazamiento: 94hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 594HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 594HBit Attr defecto Descripción31:29 RV 0h reservados28 RO 0b Nivel de función Cambiar CapacidadUn valor de 1b indica la función soporta el reinicio Nivel Función opcionalmechanism.NTB no soporta esta funcionalidad27:26 RO 0h Capturado Slot Escala Límite de potenciaNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00h

NTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.NOTA: Los componentes con punto final, Switch o Funciones Express-PCI Puente PCIque están dirigidos a la integración en un adaptador donde la energía total consumida espor debajo del límite inferior definido por el factor de forma específica se les permite ignorarMensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en la ranura CapturadoCampos de valor y escala limitar el poder de las Capacidades de dispositivos registran25:18 RO 00h Capturado Power Slot Valor LímiteNo se aplica a RPs o dispositivos integrados Este valor está cableado a 00hNTB se requiere que sea capaz de recibir el mensaje Set_Slot_Power_Limit sinerror, sino simplemente descartar el valor de mensaje.NOTA: Los componentes con punto final, Switch o Funciones Express-PCI Puente PCIque están dirigidos a la integración en un adaptador donde la energía total consumida espor debajo del límite inferior definido por el factor de forma específica se les permite ignorarMensajes Set_Slot_Power_Limit, y para devolver un valor de 0 en la ranura CapturadoCampos de valor y escala limitar el poder de las Capacidades de dispositivos registran17:16 RV 0h reservados15 RO 1b basado en roles de informe de erroresIIO es compatible con 1.1 y así admite esta función14 RO 0b actual Indicador de alimentación en el dispositivoNo se aplica a RPs o dispositivos integrados13 RO 0b Atención Presente IndicadorNo se aplica a RPs o dispositivos integrados12 RO 0b Atención Button PresentNo se aplica a RPs o dispositivos integrados11:09 RO 110b ReservadoConfiguración del procesador de E / S integradas (IIO) Registra184 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.37 DEVCTRL: Control de dispositivos PCI Express(PCIe NTB Secundaria) El dispositivo de control de registro PCI Express PCI Express controlaparámetros capacidades específicas asociadas con el dispositivo08:06 RO 000b Reservado5 RO 1b Extended campo Tag ApoyadoIIO apoyo dispositivos tag1 = campo Tag máximo de 8 bits es de 8 bits0 = campo Máximo Tag es 5 bits04:03 RO 00B Funciones Phantom compatiblesIIO no soporta phantom functions.00b = se utiliza ninguna función Bits Númeropara funciones Phantom02:00 RO 001b Tamaño máximo de carga compatiblesIIO respalda 256B cargas útiles en PCI Express ports001b = 256 bytes de carga útil máximatamañoDEVCAPBus: Device M: 0 Función: 0 Desplazamiento: 94hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 594HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 594HBit Attr defecto DescripciónDEVCTRLBus: Device M: 0 Función: 0 Desplazamiento: 98h

Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 598hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 598hBit Attr defecto Descripción15 RV 0h Reservados14:12 RO 000b Max_Read_Request_SizePuertos expresos / DMI en IIO no generan pedidos superiores a 128B y estocampo es ignorado.11 0b RO Habilitar No SnoopNo se aplica ya que el NTB no es el autor de un TLP. Este bit no tieneimpacto en la transmisión del atributo NoSnoop sobre las solicitudes de pares.10 RO 0b auxiliar de administración de energía ActivaNo se aplica al IIO9 RO 0b Funciones Phantom HabilitarNo se aplica al IIO ya que nunca utiliza las funciones fantasma como solicitante.8 RW 0h Extended campo Etiqueta ActivaEste bit permite a los puertos PCI Express / DMI a utilizar un campo Etiqueta de 8 bits como solicitante.07:05 RW 000b Max Payload TamañoEste campo se establece por software de configuración para el tamaño de carga útil máxima para el TLPel puerto PCI Express. Como receptor, el IIO debe manejar TLP tan grandes como el conjuntovalor. Como solicitante (es decir, para las solicitudes de las que se utiliza propia RequesterID de IIO),no debe generar TLPs superen el valor establecido. Los valores permitidos que pueden serprogramados se indican con el Max_Payload_Size_Supported en el dispositivoCapacidades de registro:000: 128B tamaño máximo de carga útil001: 256B tamaño máximo de carga útil (sólo se aplica a los puertos estándar PCI Express y DMIpuerto alias 128B)otros: alias 128BEste campo es RW para puertos PCI Express.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 185Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.5.38 DEVSTS: PCI Express de estado del dispositivoEl registro de estado del dispositivo PCI Express proporciona información acerca del dispositivo PCI Expressparámetros específicos asociados con el dispositivo.4 0b RO Habilitar Relajado pedidosCuando se establece, el NTB no envía el tráfico de salida con el conjunto de bits RO, independientementede que se haya enviado formar el Xeon de la familia local de Intel procesador E5 o desdeuna fuente pares locales3 RW 0b compatible Solicitud de informes HabilitarSólo se aplica a los puertos PCI Express / DMI. Este bit controla la comunicación depeticiones sin fundamento de que sí IIO detecta en sus solicitudes recibe de una tarjeta PCIUrgente / puerto DMI.0: Presentación de informes de las solicitudes no admitidas se desactiva1: Presentación de informes de las solicitudes no admitidas se habilita.Consulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits a errores UR.2 RW 0b Fatal Error Reporting HabilitarSólo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMIpuertos. Controla la presentación de informes de errores fatales que IIO detecta en el PCI Express /

Interfaz DMI.0: Presentación de informes de error grave detectado por el dispositivo está desactivado1: Presentación de informes de error grave detectado por el dispositivo está activadoConsulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentación de informes de otracomponentes incorregibles errores fatales internos (en la unidad de puerto) de cualquier manera.1 RW 0b no informes de errores Fatal HabilitarSólo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMIpuertos. Controla la presentación de informes de errores no fatales que IIO detecta en el PCIInterfaz expreso / DMI.0: Presentación de informes de error no fatal detectado por el dispositivo está desactivado1: Presentación de informes de error no fatal detectado por el dispositivo está activadoConsulte PCI Express * Base especificación, revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentación de informes de otracomponentes incorregibles errores no fatales internos (en la unidad de puerto) de cualquier manera.0 RW 0b corregible Informe de errores HabiliteSólo se aplica a el Expreso PR PCI / PCI Express NTB Secondary interface / DMIpuertos. Controla la presentación de informes de errores corregibles que IIO detecta en el PCIInterfaz expreso / DMI.0: Presentación de informes de error corregible enlace detectado por el puerto está desactivado1: Comunicación de enlace de error corregible detectado por el puerto está activadoConsulte la especificación PCI Express Base, Revisión 2.0 para obtener información detallada sobre cómoEste bit se utiliza en conjunción con otros bits para informar de errores.Para los puertos PCI Express / DMI, este bit no se utiliza para controlar la presentación de informes de otraerrores corregibles componentes internos (en la unidad de puerto) de cualquier manera.DEVCTRLBus: Device M: 0 Función: 0 Desplazamiento: 98hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 598hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 598hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra186 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.5.39 LNKCAP: Capacidades de enlaces PCI ExpressLas capacidades de registro Enlace identifica las capacidades de enlace específicas PCI Express.DEVSTSBus: Device M: 0 Función: 0 Desplazamiento: 9AhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 59AhBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 59AhBit Attr defecto Descripción15:06 RV 0h reservados5 RO 0h transacciones pendientes4 RO 0b AUX potencia detectadaNo se aplica a IIO3 RW1C 0b Solicitud no compatible Detectado

Este bit se aplica sólo a la raíz / DMI ports.This bit indica que el NTBsecundaria detecta una solicitud no compatible. Los errores se registran en el registroindependientemente de que el informe de errores está habilitada o no en el control de dispositivosRegistro. 1: Solicitud no compatible detectado en el dispositivo / puerto. Estos no soportadopeticiones son peticiones NP entrante que el RP recibió y que ellos detectan comopeticiones no compatibles (por ejemplo, frente a fallos de decodificación que el RPdetectado en un paquete, recibir bloqueo entrante lee, BME es poco clara, y así sucesivamente).Tenga en cuenta que este bit no se establece en terminaciones peer2peer con el estado de UR, que sonremitida por los RP al enlace PCIe.0: No hay petición no soportada detectado por el RP2 RW1C 0b Error Fatal DetectadoEste bit indica que un error fatal (no corregible) es detectado por el NTBdispositivo secundario. Los errores se registran en este registro, independientemente de si errorinformes está habilitado o no en el registro de control del dispositivo.1: Errores fatales detectados0: No hay errores graves detectados1 RW1C 0b Error Fatal no detectadoEste bit consigue el sistema si se detecta un error incorregible no mortales por el NTBdispositivo secundario. Los errores se registran en este registro, independientemente de si errorinformes está habilitado o no en el registro de control del dispositivo.1: Los errores no fatales detectados0: Sin errores no fatales detectados0 RW1C 0b error corregible DetectadoEste bit consigue el sistema si se detecta un error corregible por el dispositivo secundario NTB.Los errores se registran en este registro, independientemente de si el informe de errores está habilitadoo no en el registro de control de dispositivos PCI Express.1: Los errores corregibles detectados0: No se detectaron errores corregiblesLNKCAPBus: Device M: 0 Función: 0 Desplazamiento: 9ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 59ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 59ChBit Attr defecto Descripción31:24 RO 00h Número de puertoEste campo indica el número de puerto PCI Express para el enlace y se inicializa porsoftware / BIOS.Notas:Este bit de registro es un registro RW-O del lado del host. Debe ser cargado por la BIOSen el registro equivalente lado primario. Este registro es RO del lado secundariodel NTB.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 187Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra23:22 RV 0h reservados21 RO 0b Enlace Bandwidth Capacidad de NotificaciónUn valor de 1b indica apoyo al Estatuto de notificación Bandwidth Link yinterrumpir los mecanismos.20 RO 1b de enlace de datos capa de enlace de informes activos capacesIIO respalda el estado de la capa de enlace de datos para la presentación de informes de software sabe cuando puede

enumerar un dispositivo en el enlace o sabe de lo contrario el estado de la conexión.19 RO Surprise 1b Abajo Error Reporting CapableIIO apoya reportar una sorpresa por condición de error18 RO 0b Reloj de administración de energíaNo se aplica a IIO.17:15 RW-O 010b L1 Latencia ExitEste campo indica la latencia de salida L1 para el puerto PCI Express dado. Se indicala longitud de tiempo de este puerto requiere para completar la transición de L1 a L0.000: Menos de 1 nosotros001: nos 1 a menos de 2 nos010: 2 nosotros a menos del 4 por nosotros011: 4 nosotros a menos de 8 nos100: 8 nosotros a menos que nos 16101: 16 nosotros a menos que nosotros 32110: us 32-64 nosotros111: Más de 64usNotas:

11:10 RW-O 11b Activa Estado Enlace PM SupportEste campo indica el nivel de la administración de energía del estado activo con el apoyo de ladeterminado puerto PCI Express.00: Desactivado

10: Reservado11: L1 compatiblesNotas:

Este campo indica la anchura máxima de la dada expreso Enlace PCI unido ael puerto.000001: x1000010: x2000100: x4001000: x8010000: x16Otros: ReservadosNotas:

LNKCAP

Bit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra

Ficha técnica Volumen 2

El enlace de registro de control de PCI Express controla los parámetros específicos de enlaces PCI Express.

El registro de estado de la conexión PCI Express proporciona información sobre el estado de la PCIExpresar Enlace tales como ancho de negociado, la formación, etc.

Este campo indica la velocidad de enlace máxima de este puerto.

LNKCAP

Bit Attr defecto DescripciónLNKCON

Bit Attr defecto Descripción

8 0b RO Habilitar la administración de energía del relojN / A IIO

3 RO 0b Leer Boundary Finalización

2 RV 0h Reservados

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

LNKSTS

Bit Attr defecto Descripción15:14 RV 0h reservados

Se establece en 1b cuando el control de enlace de datos y la administración de estados de la máquina está en el

proporciona reloj para el dispositivo en el otro extremo del enlace.

enlace

Este campo indica el estado de una sesión de entrenamiento de enlace permanente en el PCI Expresspuerto.

1: LTSSM está en recuperación / estado de la configuración o el reacondicionamiento Enlace se estableció, pero la formaciónaún no ha comenzado.El hardware IIO borra este bit LTSSM una vez ha salido la recuperación / configuraciónestado.estados de los LTSSM fijarían este bit y qué estados se desactive este bit.10 RO 0b reservados

Este campo indica el ancho negociada del enlace PCI Express dado después del entrenamientose ha completado. Sólo x1, x2, x4, x8 y x16 negociaciones ancho enlace son posibles en

Software

03:00 RO-V 1h Speed Link actualEste campo indica la velocidad de enlace negociada de lo dado expreso Enlace PCI.0001: 2,5 Gbps0010: 5 Gbps

Otros: Reservados

El valor de este campo no está definido cuando el enlace no está activo. Software determinasi el enlace está activo o no mediante la lectura de 13 bits de este registro.Configuración del procesador de E / S integradas (IIO) Registra

Ficha técnica Volumen 2

El PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poderapoyo relacionados con la gestión.cumplimiento de software.

Bit Attr defecto Descripción

PMCAP

Bit Attr defecto Descripción

Indica el PM estados dentro de la cual la función es capaz de enviar una PMElado secundario message.NTB no envía mensajes de PME.Bit 31 = D3coldBit 30 = D3hotBit 29 = D2Bit 28 = D1Bit 27 = D026 RO Soporte D2 0bIIO no admite la administración de energía D2 estado.25 D1 0b RO SoporteIIO no soporta D1 estado de administración de energía.24:22 RO 000b AUX actualEl dispositivo no admite corriente auxiliar21 RO 0b dispositivo de inicialización específicoNo se requiere la inicialización de dispositivos20 RV 0h Reservados19 RO 0b Reloj PMEEste campo está cableado a 0h, ya que no se aplica a PCI Express.18:16 RO 011b VersionEste campo se establece en 3 horas (1.2 compatible con PM) como número de versión de todas PCI Expresspuertos.

15:08 RO 00h Siguiente Capacidad PointerEsta es la última en la capacidad de la cadena y por lo tanto ajustado a 0.07:00 RO 01h ID capacidadProporciona la capacidad de ID PM asignado por PCI-SIG.

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

Este registro proporciona el estado y el control de la información de los eventos de PM en el PCI Expresspuerto del IIO.PMCSR

Bit Attr defecto Descripción31:24 RO 00h DataNo es relevante para IIO23 RO Bus de alimentación / Reloj Control de 0h HabilitarEste campo está cableado a 0h, ya que no se aplica a PCI Express.22 RO 0h B2/B3 SupportEste campo está cableado a 0h, ya que no se aplica a PCI Express.21:16 RV 0h reservados

Se aplica sólo a RPs.

Este Estado PME es un poco pegajosa.

14:13 RO Escala datos 0hNo es relevante para IIO12:09 RO 0h Datos SeleccionarNo es relevante para IIO

Se aplica sólo a RPs.ocurre1: Activa la posibilidad de enviar mensajes de PME cuando se produce un evento7:04 RV 0h reservados3 RW-O 1b Indica IIO no restablece sus registros cuando éste pase a D3hota D02 RV 0h Reservados01:00 RW 0h Poder estatalEste campo de 2 bits se utiliza para determinar el estado de energía actual de la función y paraestablecer un nuevo estado de la alimentación también. 00: D001: D1 (no soportado por IIO)10: D2 (no soportado por IIO)11: D3_hotSi Software intenta escribir 01 o 10 de este campo, el estado de energía no cambia

desde el estado de energía existente (que puede ser o D3hot D0) y tampoco éstasbits1: 0 valor de cambio.Todos los dispositivos responderán a sólo Escriba 0, cuando en las operaciones de configuración D3hotEstado (RP no hacia adelante Escriba 1 accesos al enlace descendente) y no seresponder a las transacciones de memoria / Io (es decir, estado D3hot es equivalente a MSE /Pedacitos IOSE ser claro) como objetivo y no generarán ningún recuerdo / IO /operaciones de configuración como iniciador en el bus principal (mensajes siguen siendopermite pasar a través).Configuración del procesador de E / S integradas (IIO) Registra

Capacidad de la estructura presente. Debe ser 1h para esta versión de la especificación.15:00 RO 0000h PCI Express Extended ID capacidadEste campo es un número de identificación definido SIG PCI que indica la naturaleza y formato de losla capacidad extendida. PCI Express ID capacidad extendida para la SecundariaPCI Express Capacidad extendida es 0x0019h.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 193Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.6 NTB Sombrío Espacio MMIOTodos los registros de sombra es visible desde el lado primario del NTB. Sólo algunos de losregistros sombra es visible desde el lado secundario del NTB. Vea cada registroDescripción de la visibilidad,Tabla 3-13. NTB MMIO Shadow RegistrosPBAR2LMT0h 80h SPAD04h SPAD1 84hPBAR4LMT8h SPAD2 88hCh. SPAD3 8ChPBAR2XLAT10h SPAD4 90h14h SPAD5 94hPBAR4XLAT18h SPAD6 98h1Cr SPAD7 9ChSBAR2LMT20h SPAD8 A0h24h SPAD9 A4hSBAR4LMT28h SPAD10 A8h2Cr SPAD11 AChSBAR2XLAT30h SPAD12 B0h34h SPAD13 B4hSBAR4XLAT38h SPAD14 B8h3Ch SPAD15 BCHSBAR0BASE40h SPADSEMA4 C0h44h C4HSBAR2BASE

48h C8H4 canales CChSBAR4BASE50h RSDBMSIXV70 D0h54h RSDBMSIXV158 D4hNTBCNTL 58h D8HCBFDF SBDF 5Ch DChPDBMSK PDOORBELL 60h E0hSDBMSK SDOORBELL 64h E4H68h E8h6Ch EChUSMEMMISS 70h F0h74h F4H78h F8hFCh 7CHTabla 3-14. NTB MMIO mapa (Hoja 1 de 2)B2BSPAD0 100h 180hB2BSPAD1 104h 184hB2BSPAD2 108h 188 HB2BSPAD3 10CH 18CHConfiguración del procesador de E / S integradas (IIO) Registra194 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7 NTB MMIO Host primaria / secundaria Registros3.3.7.1 PBAR2LMT: BAR Primaria 2/3 del límiteB2BSPAD4 110h 190hB2BSPAD5 114h 194hB2BSPAD6 118h 198hB2BSPAD7 11CH 19ChB2BSPAD8 120h 1A0hB2BSPAD9 124H 1A4hB2BSPAD10 128H 1A8hB2BSPAD11 12Ch 1AChB2BSPAD12 130h 1B0hB2BSPAD13 134h 1B4hB2BSPAD14 138H 1B8hB2BSPAD15 13CH 1BChB2BDOORBELL 140h 1C0hB2BBAR0XLAT144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h

174H 1F4h178h 1F8h17Ch 1FChPBAR2LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 0hBit Attr defecto Descripción63:48 RV 0h reservadosLa Tabla 3-14. NTB MMIO mapa (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 195Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.2 PBAR4LMT: BAR Primaria 4.5 Límite47:12 RW 000000000hPrimaria BAR 2/3 del límiteValor que representa el tamaño de la ventana de memoria expuesta por BAR primaria 2/3. Lavalor de 00h deshabilitará la funcionalidad de este registro, lo que resulta en una ventana de la barraigual a la descrita por el BAR.Este registro contiene un valor que se utiliza para limitar el tamaño de la ventana expuesta por 64 -bit BAR 2/3 a un tamaño inferior a la potencia de dos niños expresado en la barra principal 2 /3 pares. Este registro está escrito por el controlador de dispositivo NTB y contendrá lasuma formulada de la dirección base más el tamaño de la barra. Este valor finalequivale a la dirección más alta que será aceptado por este puerto. Accesos ael área de memoria por encima de este registro devolverá Solicitud no compatible.Notas:Si el valor en PBAR2LMT se establece en un valor menor que el valor en PB23BASEhardware forzar el valor en PBAR2LMT a ser cero y el tamaño completo de lase utilizará ventana definida por PBAR23SZ.Si el valor en PBAR2LMT se establece igual a el valor en la memoria PB23BASEventana para PB23BASE está desactivado.Si el valor en PBAR2LMT se establece en un valor mayor que el valor en el PB23BASEmás 2 ^ hardware PBAR23SZ forzará el valor en PBAR2LMT sea cero y else utilizará a tamaño completo de la ventana definida por PBAR23SZ.Si PBAR2LMT es cero se utilizará el tamaño completo de la ventana definida por PBAR23SZ.Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).B01BASE: Attr: RW defecto: 000000000hSB01BASE: Attr: Defecto RO: 000000000h11:00 RV 0h reservadosPBAR4LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 8hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 8hBit Attr defecto Descripción63:48 RV 0h reservadosPBAR2LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASE

Offset: 0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 0hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra196 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.3 PBAR2XLAT: BAR Primaria 2/3 Traducir47:12 RW 000000000hPrimaria BAR 04.05 LímiteValor que representa el tamaño de la ventana de memoria expuesta por BAR primaria 4/5. Lavalor de 00h deshabilitará la funcionalidad de este registro, lo que resulta en una ventana de la barraigual a la descrita por el BAR.Este registro está escrito por el controlador de dispositivo NTB y contendrá la formulasuma de la dirección base más el tamaño de la barra. Este valor final equivale a lamás alta dirección de que será aceptado por este puerto. Los accesos a la memoriazona superior de este registro devolverá Solicitud no compatible.Notas:Si el valor en PBAR4LMT se establece en un valor menor que el valor en PB45BASEhardware forzar el valor en PBAR4LMT a ser cero y el tamaño completo de lase utilizará ventana definida por PBAR45SZ.Si el valor en PBAR4LMT se establece igual a el valor en la memoria PB45BASEventana para PB45BASE está desactivado.Si el valor en PBAR4LMT se establece en un valor mayor que el valor en el PB45BASEmás 2 ^ hardware PBAR45SZ forzará el valor en PBAR4LMT sea cero y else utilizará a tamaño completo de la ventana definida por PBAR45SZ.Si PBAR4LMT es cero se utilizará el tamaño completo de la ventana definida por PBAR45SZ.Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).PB01BASE: Attr: RW defecto: 000000000hSB01BASE: Attr: Defecto RO: 000000000h11:00 RV 0h reservadosPBAR2XLATBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 10hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 10hBit Attr defecto Descripción63:12 RW 0000000000000hBAR Primaria 2/3 TraducirLa dirección base alineado en la memoria El lado secundario.Este registro contiene un valor que se utiliza para accesos directos en la memoria situado enel lado secundario de la NTB hace en el lado primario de la NTB a través de laventana reclamado por BAR 2/3 en el lado primario. El registro contiene la basedirección de la ventana de memoria El lado secundario.Notas:No hay hardware límite impuesta para este registro, se debe tener cuidado cuando seEstablecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado.

Por defecto se establece en 256 GB.El número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro PBAR23SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCIenumeración). PBAR23SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si PBAR23SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que PBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BAR está desactivado.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.11:00 RV 0h reservadosPBAR4LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 8hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 8hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 197Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.4 PBAR4XLAT: BAR Primaria 4.5 Traducir3.3.7.5 SBAR2LMT: Secundaria BAR 2/3 LímitePBAR4XLATBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 18hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 18hBit Attr defecto Descripción63:12 RW 0000000000000hBAR Primaria 5.4 TraducirLa dirección base alineado en la memoria El lado secundario.Este registro contiene un valor que se utiliza para accesos directos en la memoria situado enel lado secundario de la NTB hace en el lado primario de la NTB a través de laventana reclamado por BAR 4/5 en el lado primario. El registro contiene la basedirección de la ventana de memoria El lado secundario.Notas:No hay hardware límite impuesta para este registro, se debe tener cuidado cuando seEstablecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado.Por defecto está ajustado a 512 GBEl número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro PBAR45SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCIenumeración). PBAR45SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si PBAR45SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que PBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BAR está desactivado.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.11:00 RV 0h reservadosSBAR2LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASE

Offset: 20hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 20hBit Attr defecto Descripción63:12 RW-V 0000000000000hSecundaria BAR 2/3 del límiteValor que representa el tamaño de la ventana de memoria expuesta por barra secundaria 2 /3. Un valor de 00h deshabilitará la funcionalidad de este registro, lo que resulta en un BARventana igual a la descrita por el BAR.Este registro contiene un valor que se utiliza para limitar el tamaño de la ventana expuesta por 64 -bit BAR 2/3 de un tamaño inferior a la potencia de dos niños, se expresa en la barra secundaria2/3 par. Este registro está escrito por el controlador de dispositivo NTB y contendrá lasuma formulada de la dirección base más el tamaño de la barra. Este valor finalequivale a la dirección más alta que será aceptado por este puerto. Accesos ael área de memoria por encima de este registro devolverá Solicitud no compatible.Notas:Si el valor en SBAR2LMT se establece en un valor menor que el valor en SB23BASEhardware forzar el valor en SBAR2LMT a ser cero y el tamaño completo de lase utilizará ventana definida por SBAR23SZ.Si el valor en SBAR2LMT se establece igual a el valor en la memoria SB23BASEventana para SB23BASE está desactivado.Si el valor en SBAR2LMT se establece en un valor mayor que el valor en el SB23BASEmás 2 ^ hardware SBAR23SZ forzará el valor en SBAR2LMT sea cero y else utilizará a tamaño completo de la ventana definida por SBAR23SZ.Si SBAR2LMT es cero se utilizará el tamaño completo de la ventana definida por SBAR23SZ.11:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra198 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.6 SBAR4LMT: BAR Secondary 4.5 Límite3.3.7.7 SBAR2XLAT: BAR Secundaria 2/3 TraducirEste registro contiene un valor que se utiliza para accesos directos en la memoria se encuentra en laLado primario del NTB hace en el lado secundario de la NTB a través de la ventanareclamado por BAR 2/3 en el lado secundario. El registro contiene la dirección base della ventana de memoria Lado primario.SBAR4LMTBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 28hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 28hBit Attr defecto Descripción63:12 RW-V 0000000000000hSecundaria BAR 04.05 LímiteValor que representa el tamaño de la ventana de memoria expuesta por barra secundaria 4 /5. Un valor de 00h deshabilitará la funcionalidad de este registro, lo que resulta en un BARventana igual a la descrita por el BAR.Este registro contiene un valor que se utiliza para limitar el tamaño de la ventana expuesta por 64 -

BAR bit 4/5 a un tamaño inferior a la potencia de dos niños se expresa en la barra secundaria05.04 pair. Este registro está escrito por el controlador de dispositivo NTB y contendrá lasuma formulada de la dirección base más el tamaño de la barra. Este valor finalequivale a la dirección más alta que será aceptado por este puerto. Accesos ael área de memoria por encima de este registro devolverá Solicitud no compatible.Notas:Si el valor en SBAR4LMT se establece en un valor menor que el valor en SB45BASEhardware forzar el valor en SBAR4LMT a ser cero y el tamaño completo de lase utilizará ventana definida por SBAR45SZ.Si el valor en SBAR4LMT se establece igual a el valor en la memoria SB45BASEventana para SB45BASE está desactivado.Si el valor en SBAR4LMT se establece en un valor mayor que el valor en el SB45BASEmás 2 ^ hardware SBAR45SZ forzará el valor en SBAR4LMT sea cero y else utilizará a tamaño completo de la ventana definida por SBAR45SZ.Si SBAR4LMT es cero se utilizará el tamaño completo de la ventana definida por SBAR45SZ.11:00 RV 0h reservadosSBAR2XLATBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 30hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 30hBit Attr defecto Descripción63:12 RW-L 0000000000000hBAR Secundaria 2/3 TraducirLa dirección base alineado en la memoria Lado primario.Notas:Attr aparecerá como RW SWEl número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro SBAR23SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCIenumeración). SBAR23SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si SBAR23SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BAR está desactivado.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.11:00 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 199Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.8 SBAR4XLAT: BAR Secondary 4.5 TraducirEste registro contiene un valor que se utiliza para accesos directos en la memoria se encuentra en laLado primario del NTB hace en el lado secundario de la NTB a través de la ventanareclamado por BAR 4/5 en el lado secundario. El registro contiene la dirección base della ventana de memoria Lado primario.3.3.7.9 SBAR0BASE: Secundaria Dirección BAR 0/1 BaseEste registro se refleja en el BAR 0/1 par de registros en el espacio de configuración deel lado secundario de la NTB. El registro es utilizado por el procesador en la primarialado de la NTB examinar y cargar la BARRA 0/1 par de registros en la parte secundaria de lala NTB.

SBAR4XLATBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 38hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 38hBit Attr defecto Descripción63:12 RW-L 0000000000000h4/5Translate BAR SecundariaLa dirección base alineado en la memoria Lado primario.Notas:Attr aparecerá como RW SWEl número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro SBAR45SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCIenumeración). SBAR45SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si SBAR45SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BAR está desactivado.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.11:00 RV 0h reservadosSBAR0BASEBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 40hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 40hBit Attr defecto Descripción63:13 0000000000000hBAR Secondary 0/1 BaseEste registro se refleja en el BAR 0/1 par de registros en el espacio de configuracióndel lado secundario del NTB.256_2_3_Parent: Attr: RW defecto: 0000000000000h0_3_0_PB01BASE: Attr: RW-L defecto: 0000000000000h0_3_0_SB01BASE: Attr: RW-L defecto: 0000000000000h12:04 RV 0h reservados3 RW-O 1b prefetchable1: los puntos de BAR en la memoria prefetchable (por defecto)0: Puntos de BAR en la memoria no prefetchable02:01 RO Tipo 10bTipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).Configuración del procesador de E / S integradas (IIO) Registra200 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.10 SBAR2BASE: Secundaria Dirección BAR 2/3 BaseEste registro se refleja desde la barra de par 2/3 de registro en el espacio de configuración deel lado secundario de la NTB. El registro es utilizado por el procesador en la primaria

lado de la NTB examinar y cargar el BAR par 2/3 de registro en el lado secundario de losla NTB.3.3.7.11 SBAR4BASE: Secundaria barra de direcciones 4.5 BaseEste registro se refleja desde la barra de par 5.4 registro en el espacio de configuración deel lado secundario de la NTB. El registro es utilizado por el procesador en la primarialado de la NTB examinar y cargar el BAR par 4.5 registro en el lado secundario de losla NTB.SBAR2BASEBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 48hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 48hBit Attr defecto Descripción63:12 RW 0000000000000hSecundaria BAR 2/3 BaseEste registro se refleja en el BAR 2/3 par de registros en el espacio de configuracióndel lado secundario del NTB.Notas:El número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro SBAR23SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCIenumeración). SBAR23SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si SBAR23SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que SBAR23SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BARRA está deshabilitada.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.11:04 RO 00h reservadosGranularidad debe ser al menos de 4 KB.3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 2/3 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).SBAR4BASEBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 50 hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 50 hBit Attr defecto Descripción63:12 RW 0000000000000hSecundaria BAR 5.4 BaseEste registro se refleja en el BAR 04.05 par de registros en el espacio de configuracióndel lado secundario del NTB.Notas:El número de bits que se puede escribir en este registro es dictado por el valor cargadoen el registro SBAR45SZ por el BIOS en tiempo de inicialización (antes de la BIOS PCI

enumeración). SBAR45SZ indica el orden de los bits más baja de este campo de registro que esgrabable donde los valores válidos son 12-39. Si SBAR45SZ se establece en 12, todos los bits songrabable. Si se establece en 39, entonces los bits 38:12 son de sólo lectura y volverán valores de 0.Para el caso especial en que SBAR45SZ = '0 ', los bits 63:0 son todos RO = '0' que resulta enla BAR está desactivado.La dirección de la orden más bajo es de 12 bits para ejecutar una granularidad mínima de 4 KB.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 201Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.12 NTBCNTL: Control NTBEste registro contiene los bits de control para el dispositivo de puente no transparente.11:04 RO 00h reservados3 1b RO prefetchableBAR puntos a la memoria prefetchable.02:01 RO Tipo 10bTipo de memoria reclamado por BAR 5.4 es de 64 bits direccionables.0 RO 0b Indicador espacio de memoriaBAR recurso es memoria (en oposición a la I / O).SBAR4BASEBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 50 hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 50 hBit Attr defecto DescripciónNTBCNTLBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 58hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 58hBit Attr defecto Descripción31:11 RV 0h reservados10 0b Crosslink SBDF Desactivar IncrementoEste bit determina si el valor SBDF en la DSD se incrementa o no.0: el DDS aumentará SBDF (a SBDF 1)1: el DSD dejará el SBDF0_3_0_PB01BASE: Attr: RW-V defecto: 0b0_3_0_SB01BASE: Attr: RO-V defecto: 0b09:08 00b BAR 04.05 Primaria a Secundaria Snoop anular el controlEste bit controla la capacidad de obligar a todas las transacciones dentro de la barra principal 4.5ventana va del lado primario al secundario como snoop / no-snoopindependiente del campo ATTR en la cabecera del TLP.00: Todos los TLP enviará tal como se define por el campo ATTR01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0independiente de la configuración del campo ATTR del TLP recibido.10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '=1 independiente de la configuración del campo ATTR del TLP recibido.11: Reservado0_3_0_PB01BASE: Attr: RW-V defecto: 00b0_3_0_SB01BASE: Attr: RO-V defecto: 00b07:06 00b BAR 04.05 Secundario a Snoop Primary anular el controlEste bit controla la capacidad de obligar a todas las transacciones dentro de la barra secundaria 5.4

ventana va desde el lado secundario al lado primario a ser snoop / no-snoopindependiente del campo ATTR en la cabecera del TLP.00: Todos los TLP enviará tal como se define por el campo ATTR01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0independiente de la configuración del campo ATTR del TLP recibido.10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '=1 independiente de la configuración del campo ATTR del TLP recibido.11: ReservadoNotas:Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW defecto: 00b0_3_0_SB01BASE: Attr: Defecto RO: 00bConfiguración del procesador de E / S integradas (IIO) Registra202 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 205:04 00b BAR 2/3 Primaria a Secundaria Snoop anular el controlEste bit controla la capacidad de obligar a todas las transacciones dentro de la barra principal 2/3ventana va del lado primario al secundario como snoop / no-snoopindependiente del campo ATTR en la cabecera del TLP.00: Todos los TLP enviará tal como se define por el campo ATTR01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0independiente de la configuración del campo ATTR del TLP recibido.10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '=1 independiente de la configuración del campo ATTR del TLP recibido.11: Reservado0_3_0_PB01BASE: Attr: RW-V defecto: 00b0_3_0_SB01BASE: Attr: RO-V defecto: 00b03:02 00b BAR 2/3 de Secundaria a Snoop Primary anular el controlEste bit controla la capacidad de obligar a todas las transacciones dentro de la barra secundaria 2/3ventana va desde el lado secundario al lado primario a ser snoop / no-snoopindependiente del campo ATTR en la cabecera del TLP.00: Todos los TLP enviará tal como se define por el campo ATTR01: Fuerza Snoop en todos TLPs: campo ATTR invalidados para establecer el bit "No Snoop '= 0independiente de la configuración del campo ATTR del TLP recibido.10: Trabajo No-Snoop en todos TLPs: campo ATTR reemplazar para establecer el bit "No Snoop '=1 independiente de la configuración del campo ATTR del TLP recibido.11: ReservadoNotas:Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW defecto: 00b0_3_0_SB01BASE: Attr: Defecto RO: 00b1 1b Enlace Secondary desactivar el controlEste bit controla la capacidad de formar el enlace en el lado secundario de la NTB. Estebit se utiliza para asegurarse de que el primario está en marcha y funcionamiento antes de permitirtransacciones desde el lado secundario.0: enabled Enlace1: Enlace desactivadoNotas:Este bit or'd lógicamente con el bit LNKCON 4

Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW defecto: 1b0_3_0_SB01BASE: Attr: RO defecto: 1b0 1b Secundaria configuración espacial de Control LockoutEste bit controla la capacidad de modificar la configuración NTB lado Secundariaregistros del socio de enlace del lado Secundaria.0: El lado secundario puede leer y escribir registros secundarios1: modificaciones laterales secundarias bloqueadas pero lee se aceptanNotas:Esto no bloquea el espacio MMIO.Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW defecto: 1b0_3_0_SB01BASE: Attr: RO defecto: 1bNTBCNTLBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 58hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 58hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 203Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.13 SBDF: Bus Secundaria, dispositivo y funciónEste registro contiene el bus, dispositivo y función para el lado secundario de la NTBcuando PPD.Port definición se configura como NTB / NTB Sección 3.3.3.26, "PPD: PCIe PuertoDefinición "en la página 138.3.3.7.14 CBFDF: Bus Capturados, dispositivo y función3.3.7.15 PDOORBELL: timbre de la puerta principalEste registro contiene los bits utilizados para generar interrupciones para el procesador en elLado primario del NTB.SBDFBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 5ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 5ChBit Attr defecto Descripción15:08 RW 7Fh Secondary Bus para el lado secundario del puerto NTB en modo NTBValor que se utilizará para el número de autobuses para routing.Hardware ID basada dejará elvalor predeterminado de 7Fh cuando este puerto es de USDHardware se incrementará el valor por defecto a 80h cuando este puerto es DSD07:03 RW 00h dispositivo secundario para el lado secundario del puerto NTB mientras que en NTBmodoValor para ser utilizado para el número de dispositivos para el enrutamiento basada en ID.02:00 RW 0h Función secundaria para el lado secundario del puerto NTB mientras que en NTBmodoValor que se utilizará para el número de funciones de enrutamiento basada en ID.CBFDFBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 5Eh

Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 5EhBit Attr defecto Descripción15:08 RO-V 00h Bus SecundariaValor que se utilizará para el número de autobuses para el enrutamiento basado en ID.Este registro contiene el bus, dispositivo y función para el lado secundario de laNTB cuando PPD.Port definición se configura como NTB / RP.Notas:Cuando se configura como un obstáculo no arancelario / RP, el NTB debe capturar los números de los autobuses y el dispositivose suministra con todo tipo 0 Configuración solicitudes de escritura realizadas por el BNA ysuministrar estos números en los autobuses y los campos Device Número de Identificación del Solicitante paratodas las solicitudes iniciadas por el BNA. El número de autobuses y el número de dispositivos pueden sercambió en tiempo de ejecución, y por lo que es necesario volver a capturar esta información concada petición de escritura de configuración.Cuando se configura como un NTB / RP, si NTB debe generar una finalización antes de laConfiguración del dispositivo de solicitud de escritura inicial, 0 de se debe introducir en el BusCampos Número Número y DeviceEste registro sólo es válido cuando se configura como NTB / RP. Este registro no tienees decir, cuando se configura como NTB / NTB o RP.07:03 RO-V 00h dispositivo secundarioValor para ser utilizado para el número de dispositivos para el enrutamiento basada en ID.02:00 RO-V 0h Función secundariaValor que se utilizará para el número de funciones de enrutamiento basada en ID.Configuración del procesador de E / S integradas (IIO) Registra204 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.16 PDBMSK: Máscara timbre PrimariaEste registro se usa para enmascarar la generación de interrupciones para el lado primario de laNTB.3.3.7.17 SDOORBELL: Timbre SecundariaEste registro contiene los bits utilizados para generar interrupciones para el procesador en elLado secundario del NTB.PDOORBELLBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 60hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 60hBit Attr defecto Descripción15 0h Estado interrupción EnlaceEste bit se establece cuando hay un cambio de estado de enlace se produce en el lado secundario de la NTB(Bit 0 del registro NTBSTATUS). Este bit se borra escribiendo un 1 en laLado primario del NTB.Notas:Este campo es RW1C de PB01BASE (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: Defecto RW1C: 0h0_3_0_SB01BASE: Attr: Defecto RO: 0h14:00 0000h interrupciones timbre primariasEstos bits se escriben por el procesador en el lado secundario de la NTB para causaruna alarma de timbre de la puerta que se genere al procesador en el lado primario de la

NTB si el bit de máscara asociado en el registro PDBMSK no está establecido. A 1 se escribe eneste registro desde el lado secundario del NTB para establecer el bit, y para borrar el bitun 1 está escrito desde el lado primario del NTB.Notas:Si tanto INTx y MSI (NTB bit PCI CMD 10 y NTB MSI Capacidad bit 0) interrupciónmecanismos están desactivados software debe sondear para el estado ya que no se interrumpe decualquiera de los tipos se generan.Este campo es RW1C de PB01BASE (ventana lateral primaria) y RW1S deSB01BASE (ventana lateral secundaria).0_3_0_PB01BASE: Attr: Defecto RW1C: 0000h0_3_0_SB01BASE: Attr: RW1S defecto: 0000hPDBMSKBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 62hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 62hBit Attr defecto Descripción15:00 FFFFh Máscara timbre PrimariaEste registro permitirá software para enmascarar la generación de interrupciones a laprocesador en el lado primario de la NTB.0: Permitir la interrupción1: Máscara de la interrupciónNotas:Este campo es de PB01BASE RW (ventana lateral primaria) y RO de SB01BASE(Ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW defecto: FFFFh0_3_0_SB01BASE: Attr: Defecto RO: FFFFhIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 205Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.18 SDBMSK: Máscara timbre SecundariaEste registro se usa para enmascarar la generación de interrupciones para el lado secundario de laNTB.3.3.7.19 USMEMMISS: Upstream memoria señoritaEste registro se utiliza para mantener un recuento de rodadura de balón se pierde por las ventanas de memoria en lapuerto de carga en el lado secundario de la NTB. Este es un contador de vuelco. Este contadorse puede utilizar como una ayuda en la determinación de si hay algún error de programación en la cartografíalas ventanas de memoria en la configuración de NTB / NTB.SDOORBELLBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 64hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 64hBit Attr defecto Descripción15:00 0000h interrupciones timbre secundariasEstos bits se escriben por el procesador en el lado primario de la NTB para causar unainterrupción timbre de la puerta que se genere al procesador en el lado secundario de laNTB si el bit de máscara asociado en el registro SDBMSK no está establecido. A 1 se escribe eneste registro desde el lado primario del NTB para establecer el bit, y para borrar el bit de1 se escribe en el lado secundario del NTB.Notas:

Si tanto INTx y MSI (NTB bit PCI CMD 10 y NTB MSI Capacidad bit 0) interrupciónmecanismos están desactivados software debe sondear para el estado ya que no se interrumpe decualquiera de los tipos se generan.Este campo es RW1S de PB01BASE (ventana lateral primaria) y RW1C deSB01BASE (ventana lateral secundaria).0_3_0_PB01BASE: Attr: RW1S defecto: 0000h0_3_0_SB01BASE: Attr: Defecto RW1C: 0000hSDBMSKBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 66hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 66hBit Attr defecto Descripción15:00 RW-V 0000h Máscara timbre SecundariaEste registro permitirá software para enmascarar la generación de interrupciones a laprocesador en el lado secundario del NTB.0: Permitir la interrupción1: Máscara de la interrupciónNotas:Este campo es de RO PB01BASE (ventana lateral primaria) y RW de SB01BASE(Ventana lateral secundaria).USMEMMISSBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 70hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 70hBit Attr defecto Descripción15:00 RW-V 0000h Upstream señorita MemoriaEste registro mantiene una cuenta corriente de falla de cualquiera de la memoria 3 aguas arribaventanas en el lado secundario de la NTB. El contador no se congela en el máximocuenta que se da la vuelta.Configuración del procesador de E / S integradas (IIO) Registra206 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.20 SPAD [doce y quince]: Bloc de Registros de 0 - 15Este conjunto de 16 registros, SPAD0 través SPAD15, se comparten a ambos lados de la NTB.Se utilizan para transmitir información a través del puente.3.3.7.21 SPADSEMA4: Semáforo ScratchpadEste registro permitirá que el software para compartir los registros de memoria de apuntes.3.3.7.22 RSDBMSIXV70: Route timbre Secondary MSI-X Vector 7-0Este registro se utiliza para permitir flexibilidad en los bits 7 a 0 SDOORBELL asignaciones auno de los 4 vectores MSI-X. Registro está configurado para ser capaz de ampliar a 16 vectores MSI-X endiseños futuros.SPAD [doce y quince]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 80h, 84h, 88h, 8 canales, 90h, 94h, 98h, 9ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: A0h, A4h, A8h, ACh, B0h, B4h, B8h, BCHBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 80h, 84h, 88h, 8 canales, 90h, 94h, 98h, 9ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASE

Offset: A0h, A4h, A8h, ACh, B0h, B4h, B8h, BCHBit Attr defecto Descripción31:0 RW 00h Bloc Registro nEste conjunto de registros 16 es RW de ambos lados del puente. La sincronización esprovisto de un semáforo de hardware (SPADSEMA4). Software utilizará estosregistros que pasar un protocolo, como un latido del corazón, de un sistema a través dela NTB.SPADSEMA4Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: C0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: C0hBit Attr defecto Descripción31:1 RO 00h reservados0 RW-V 0h Bloc SemaphoreEste bit permite el software para sincronizar la propiedad de escritura de la memoria de trabajoRegistro creado. El procesador leerá el registro:Si el valor devuelto es 0, el bit se pone a 1 por el hardware y la lecturaprocesador se concede la propiedad de los registros de bloc de notas.Si el valor devuelto es 1, entonces el procesador en el lado opuesto de la NTBya posee los registros bloc de notas y el procesador de lectura no se le permitemodificar los registros del bloc de notas.Para renunciar a la propiedad, el procesador posee escribe un 1 en este registro para restablecerel valor a 0. La propiedad de los registros de memoria de trabajo no se encuentra en hardware, queestá, el procesador en cada lado de la NTB es todavía capaz de escribir los registrosindependientemente del estado de este bit.El atributo de este registro es R0TS (Leer 0 a Set) y W1TC (Escribe 1 para borrar)RSDBMSIXV70Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: D0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: D0hBit Attr defecto Descripción31:30 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 207Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.23 RSDBMSIXV158: Route timbre Secondary MSI-X Vector 15-8Este registro se utiliza para permitir flexibilidad en los bits SDOORBELL 15-8 asignaciones auno de los 4 vectores MSI-X. Registro está configurado para ser capaz de ampliar a 16 vectores MSI-X endiseños futuros.29:28 RW 2h MSI-X asignación Vector de bits SDOORBELL 727:26 RV 0h reservados25:24 RW 2h MSI-X asignación Vector de SDOORBELL bit 623:22 RV 0h reservados21:20 RW 1h MSI-X asignación Vector de SDOORBELL bit 519:18 RV 0h reservados17:16 RW 1h MSI-X asignación Vector de SDOORBELL bit 415:14 RV 0h reservados13:12 RW 1h MSI-X asignación Vector de SDOORBELL bit 311:10 RV 0h Reservados

09:08 RW 1h MSI-X asignación Vector de SDOORBELL bit 27:06 RV 0h reservados05:04 RW 1h MSI-X asignación Vector de SDOORBELL bit 13:02 RV 0h reservados01:00 RW 0h MSI-X asignación Vector de SDOORBELL bit 011 = MSI-X vector de asignación 310 = MSI-X asignación vector 201 = MSI-X asignación vector 100 = MSI-X asignación vector 0RSDBMSIXV70Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: D0hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: D0hBit Attr defecto DescripciónRSDBMSIXV158Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: D4hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: D4hBit Attr defecto Descripción31:30 RV 0h reservados29:28 RW 3h MSI-X asignación Vector de bits SDOORBELL 1527:26 RV 0h reservados25:24 RW 3h MSI-X asignación Vector de bits SDOORBELL 1423:22 RV 0h reservados21:20 RW 3h MSI-X asignación Vector de bits SDOORBELL 1319:18 RV 0h reservados17:16 RW 3h MSI-X asignación Vector de bits SDOORBELL 1215:14 RV 0h reservados13:12 RW 3h MSI-X asignación Vector de SDOORBELL bit 1111:10 RV 0h Reservados09:08 RW 2h MSI-X asignación Vector de bits SDOORBELL 10Configuración del procesador de E / S integradas (IIO) Registra208 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.7.24 B2BSPAD [doce y quince]: Bloc de Back-to-back Registros 0Este conjunto de registros 16, a través de B2BSPAD0 B2BSPAD15, es utilizado por el procesador enEl lado primario del NTB para generar accesos a la memoria de apuntes registra en unsegundo NTB cuyo lado secundario está conectado al lado secundario de este NTB.Escribiendo a estos registros hará que el NTB para generar un paquete PCIe que se envía aBorrador del NTB conectado registra. Este mecanismo permite que entre sistemascomunicación a través del par de obstáculos no arancelarios. Tenga en cuenta que el registro debe ser B2BBAR0XLATcorrectamente configurado para apuntar a BAR 0/1 en el NTB opuesta para que este mecanismofuncionar correctamente. Tenga en cuenta también que este mecanismo no requiere un semáforo porquecada NTB tiene un conjunto de registros de la memoria de apuntes. La información que pasa sistema siempreescribir en los registros de la NTB opuesto, y leer su propia área reutilizable registros para obtenerinformación del sistema opuesto.3.3.7.25 B2BDOORBELL: Timbre Back-to-backEste registro es utilizado por el procesador en el lado primario de la NTB para generaraccede al registro PDOORBELL en un segundo NTB cuyo lado secundario esconectado al lado secundario de este NTB. Escribir en este registro hará que el NTB

para generar un paquete PCIe que se envía al registro PDOORBELL del NTB conectado,provocando una interrupción para ser enviado al procesador en el segundo sistema. Este mecanismopermite la comunicación entre sistemas a través del par de obstáculos no arancelarios. Tenga en cuenta que elB2BBAR0XLAT registro debe estar correctamente configurado para que apunte a BAR 0/1 en el lado opuestoNTB para que este mecanismo funcione correctamente.7:06 RV 0h reservados05:04 RW 2h MSI-X asignación Vector de bits SDOORBELL 93:02 RV 0h reservados01:00 RW 2h MSI-X asignación Vector de SDOORBELL bit 811 = MSI-X vector de asignación 310 = MSI-X asignación vector 201 = MSI-X asignación vector 100 = MSI-X asignación vector 0RSDBMSIXV158Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: D4hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: D4hBit Attr defecto DescripciónB2BSPAD [doce y quince]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 100h, 104h, 108h, 10CH, 110h, 114h, 118h, 11CHBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 120h, 124H, 128H, 12Ch, 130h, 134h, 138H, 13CHBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 100h, 104h, 108h, 10CH, 110h, 114h, 118h, 11CHBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 120h, 124H, 128H, 12Ch, 130h, 134h, 138H, 13CHBit Attr defecto Descripción31:0 00000000hBack-to-back Bloc Registro nEste conjunto de registros 16 se escribe sólo desde el lado primario de la NTB. A escribir acualquiera de estos registros hará que el NTB para generar un paquete que se envía PCIea través del enlace correspondiente registro Borrador del NTB contrario.0_3_0_PB01BASE: Attr: RW defecto: 00000000H0_3_0_SB01BASE: Attr: Defecto RO: 00000000HIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 209Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.7.26 B2BBAR0XLAT: BAR Back-to-back 0/1 TraducirB2BDOORBELLBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 140hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 140hBit Attr defecto Descripción15:14 RV 0h reservados13:00 0000h interrupción timbre B2BEstos bits se escriben por el procesador en el lado primario de la NTB. Escribiendo aeste registro hará que un paquete PCIe con el mismo contenido que el de escritura a serenviado al registro PDOORBELL en el segundo NTB conectados espalda con espalda con

este NTB, que a su vez causará una alarma de timbre de la puerta que se genere a laprocesador en el segundo NTB.Hardware de la NTB originario borra este registro en la programación de la PCIepaquete.0_3_0_PB01BASE: Attr: RW1S defecto: 0000h0_3_0_SB01BASE: Attr: Defecto RO: 0000hB2BBAR0XLATBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 144hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 144hBit Attr defecto Descripción63:15 0000000000000hB2B translateDirección base de BAR Secondary 0/1 en el lado opuesto NTB-Este registro se utiliza paraestablecer la dirección de base, donde el timbre de back-to-back y paquetes área reutilizableser enviado. Este registro debe coincidir con la dirección de base cargada en el BAR 0/1 paren el NTB opuesta, cuya secundaria ligada a lado en el lado secundario de esteNTB.Notas:No hay hardware límite impuesta para este registro, se debe tener cuidado cuando seEstablecer este registro para mantenerse dentro del rango de direccionamiento del sistema conectado.Lado primario MSI-X MMIO registra accede por PB01BASE0_3_0_PB01BASE: Attr: RW defecto: 0000000000000h0_3_0_SB01BASE: Attr: Defecto RO: 0000000000000h14:00 RO 00h reservadosLimite el registro tiene una granularidad de 32 KB (215)Configuración del procesador de E / S integradas (IIO) Registra210 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.8 MSI-X Registros MMIO (Lado primario NTB)Lado primario MSI-X MMIO registra accede por PB01BASE3.3.8.1 PMSIXTBL [0:3]: Primary MSI-X Tabla de direcciones Register 0-3Tabla 3-15. NTB MMIO MapaPMSIXTBL02000h 3000h PMSIXPBA2004h 3004hPMSIXDATA0 2008h 3008hPMSICXVECCNTL0 200CH 300ChPMSIXTBL12010h 3010h2014h 3014hPMSIXDATA1 2018h 3018hPMSICXVECCNTL1 201Ch 301ChPMSIXTBL22020H 3020h2024h 3024hPMSIXDATA2 2028h 3028HPMSICXVECCNTL2 202Ch 302Ch

PMSIXTBL32030H 3030h2034h 3034hPMSIXDATA3 2038h 3038hPMSICXVECCNTL3 203Ch 303Ch2040h 3040h2044H 3044h2048h 3048h204Ch 304ChPMSIXTBL [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 2000h, 2010h, 2020H, 2030HBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 2000h, 2010h, 2020H, 2030HBit Attr defecto Descripción63:32 RW 00000000hMSI-X Dirección SuperiorBits de dirección superiores utilizados al generar un MSI.31:2 RW 00000000hMSI-X DirecciónSistema especificada mensaje de dirección inferior. Para los mensajes de MSI-X, el contenido deeste campo a partir de una entrada de la tabla de MSI-X especifica la porción inferior de la DWORDalignedDirección (AD [31:02]) para la operación de escritura en memoria.01:00 RO 00b MSG_ADD10Para un correcto alineamiento DWORD, estos bits deben ser de 0.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 211Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.8.2 PMSIXDATA [0:3]: Primary MSI-X Mensaje Datos de Registro 03.3.8.3 PMSICXVECCNTL [0:3]: MSI-X Primary Vector Control Register 0 -33.3.8.4 PMSICXPBA: Primary MSI-X En espera de la matriz de bitsLado secundario MSI-X MMIO registra accede por PB01BASE (debug) y SB01BASEPMSIXDATA [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 2008h, 2018h, 2028h, 2038hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 2008h, 2018h, 2028h, 2038hBit Attr defecto Descripción31:0 RW 0000h datos MensajeEspecificados por el sistema de datos de mensajes.Tabla 3-16. MSI-X Manejo y Procesamiento de Vector de IIO en el lado primarioNúmero de mensajes habilitado por software Eventos IV [07:00]1 Todos xxxxxxxx1Notas:1. El término "xxxxxx" en el vector de interrupción indica que el software que se inicializa y IIO no modificarácualquiera de los bits de "x".4PD [04:00] xxxxxxxxPD [09:05] xxxxxxxx

PD [14:10] xxxxxxxxHP, BW-cambio, AER,PD [15] xxxxxxxxPMSICXVECCNTL [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 200CH, 201Ch, 202Ch, 203ChBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 200CH, 201Ch, 202Ch, 203ChBit Attr defecto Descripción31:1 RO 00000000hReservado0 RW 1b MSI-X MaskCuando se establece este bit, el NTB está prohibido el envío de un mensaje a este MSIXEntrada de la tabla. Sin embargo, cualesquiera otras entradas de la tabla MSI-X programados con el mismovector todavía será capaz de enviar un mensaje equivalente a menos que también sonenmascarados.PMSICXPBABus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 3000hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 3000hBit Attr defecto Descripción31:4 RV 0h reservados3 RO-V 0b MSI-X Mesa de Entrada 03 NTB tiene un mensaje pendienteConfiguración del procesador de E / S integradas (IIO) Registra212 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.3.9 MSI-X registros MMIO (Secundario NTB)Lado secundario MSI-X MMIO registra accede por PB01BASE (debug) y SB01BASE.Estos registros son válidos cuando en la configuración de NTB / RP.2 RO-V 0b MSI-X Mesa de Entrada 02 NTB tiene un mensaje pendiente1 RO-V 0b MSI-X Mesa de Entrada 01 NTB tiene un mensaje pendiente0 RO-V 0b MSI-X Mesa de Entrada 00 NTB tiene un mensaje pendientePMSICXPBABus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 3000hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 3000hBit Attr defecto DescripciónTabla 3-17. NTB MMIO MapaSMSIXTBL04000h 5000h SMSIXPBA4004h 5004hSMSIXDATA0 4008H 5008hSMSIXVECCNTL0 400Ch 500ChSMSIXTBL14010h 5010h4014h 5014hSMSIXDATA1 4018h 5018hSMSIXVECCNTL1 401Ch 501Ch

SMSIXTBL24020h 5020h4024h 5024hSMSIXDATA2 4028h 5028hSMSIXVECCNTL2 402Ch 502ChSMSIXTBL34030h 5030H4034h 5034hSMSIXDATA3 4038h 5038hSMSIXVECCNTL3 403Ch 503Ch4040h 5040h4044h 5044h4048h 5048h404Ch 504ChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 213Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.3.9.1 SMSIXTBL [0:3]: Secundaria MSI-X Tabla de direcciones Register 0-33.3.9.2 SMSIXDATA [0:3]: Secundaria MSI-X Mensaje Registro de Datos 0-3Pedacitos SDOORBELL a cartografía MSI-X se pueden reprogramar a través Sección 3.3.7.22y la Sección 3.3.7.23.3.3.9.3 SMSIXVECCNTL [0:3]: Secundaria MSI-X Control de Vectores Register 0-3SMSIXTBL [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 4000h, 4010h, 4020h, 4030hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 4000h, 4010h, 4020h, 4030hBit Attr defecto Descripción63:32 RW 00000000hMSI-X Dirección SuperiorBits de dirección superiores utilizan al generar un MSI-X.31:2 RW 00000000hMSI-X DirecciónSistema especificada mensaje de dirección inferior. Para los mensajes de MSI-X, el contenido deeste campo a partir de una entrada de la tabla de MSI-X especifica la porción inferior de la DWORDalignedDirección (AD [31:02]) para la operación de escritura en memoria.01:00 RO 00b MSG_ADD10Para un correcto alineamiento DWORD, estos bits deben ser de 0.SMSIXDATA [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 4008H, 4018h, 4028h, 4038hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 4008H, 4018h, 4028h, 4038hBit Attr defecto Descripción31:0 RW 0000h datos MensajeEspecificados por el sistema de datos de mensajes.SMSIXVECCNTL [0:3]Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 400Ch, 401Ch, 402Ch, 403Ch

Bus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 400Ch, 401Ch, 402Ch, 403ChBit Attr defecto Descripción31:1 RO 00000000hReservado0 RW 1b MSI-X MaskCuando se establece este bit, el NTB está prohibido el envío de un mensaje a este MSIXEntrada de la tabla. Sin embargo, cualesquiera otras entradas de la tabla MSI-X programados con el mismovector todavía será capaz de enviar un mensaje equivalente a menos que también sonenmascarados.Configuración del procesador de E / S integradas (IIO) Registra214 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Intel ®3.3.9.4 SMSICXPBA: Secundaria MSI-X En espera de la matriz de bits3.4 Intel QuickData Technology ®Esta sección describe los registros de configuración PCI estándar y un dispositivo específicosRegistros de configuración relacionada a continuación:• Intel ® QuickData Tecnología Registros - Dispositivo 4, Función 0 -7• Intel ® QuickData Tecnología MMIO Registros (mbar CBAR)3.4.1 Intel ® Technology QuickData Registros MapasTabla 3-18. MSI-X Manejo y Procesamiento de Vector de IIO en el lado secundarioNúmero de mensajes habilitado de Software Eventos IV [07:00]1 Todos xxxxxxxx1Notas:1. El término "xxxxxx" en el vector de interrupción indica que el software que se inicializa y IIO no modificará ningunade los bits de "x"4PD [04:00] xxxxxxxxPD [09:05] xxxxxxxxPD [14:10] xxxxxxxxPD [15] xxxxxxxxSMSICXPBABus: 0 Dispositivo: 3 Función: 0 MMIO BAR: PB01BASEOffset: 5000hBus: 0 Dispositivo: 3 Función: 0 MMIO BAR: SB01BASEOffset: 5000hBit Attr defecto Descripción31:4 RV 0h reservados3 RO-V 0b MSI-X Mesa de Entrada 03 NTB tiene un mensaje pendiente2 RO-V 0b MSI-X Mesa de Entrada 02 NTB tiene un mensaje pendiente1 RO-V 0b MSI-X Mesa de Entrada 01 NTB tiene un mensaje pendiente0 RO-V 0b MSI-X Mesa de Entrada 00 NTB tiene un mensaje pendienteTabla 3-19. QuickData Tecnología Map configuración de Intel ®. Dispositivo 4 Función 0 -7 Offset0x00H a 0x0FCH (Hoja 1 de 2)DID VID 00h MSIXMSGCTL MSIXNXTPTR1MSIXCAPID 80hPCISTS PCICMD TABLEOFF_BIR 04h 84hCCR RID PBAOFF_BIR 08h 88h

HDR CLSR 0Ch 8ChCB_BAR 10h EXPCAP ptrSiguiente CAPID 90h14h DEVCAP 94hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 215Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra18h DEVSTS DEVCON 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPTR2 34h DEVCAP2 B4h38h DEVCON2 B8hINTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DChDEVCFG /Reserved360h PMCAP E0h64h PMCSR E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHNotas:1. Cada bloque contiene una capacidad de Siguiente puntero al siguiente bloque de capacidad, o un valor de cero que indica que es la última capacidad.2. CAPPTR señala al primer bloque de capacidad.3. Este registro se define por solo Fn # 0 y se reserva para otras funciones.Tabla 3-19. QuickData Tecnología Map configuración de Intel ®. Dispositivo 4 Función 0 -7 Offset0x00H a 0x0FCH (Hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra216 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-20. QuickData Tecnología Map configuración de Intel ®. Dispositivo 4 Función 0 -7 Offset0x100 0x1FFCHANERR_INT 100h 180hCHANERRMSK_INT 104h 184h108h CHANERRSEV_INT 188 H10CH CHANERRPTR

18CH110h 190h114h 194h118h 198h11CH 19Ch120h 1A0h124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BCh140h 1C0h144h 1C4hDMAUNCERRSTS1/Reserved 1C8h 148hDMAUNCERRMSK1/Reserved 1CCh 14ChDMAUNCERRSEV1/Reserved 1D0h 150hDMAUNCERRPTR1 /Reservado154H 1D4h158h 1D8h15CH 1DChDMAGLBERRPTR1 /Reservado160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChNotas:1. Todo el DMAUNC * y registros DMAGLBERRPTR sólo se definen para Fn # 0 y estas compensaciones registro están reservados para otrosfunciones.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 217Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2 Intel ® Technology QuickData Registros Definiciones3.4.2.1 VID: Vendedor registro de identificación3.4.2.2 DID: Identificación del dispositivo Registrarse3.4.2.3 PCICMD: Comando PCIEste registro define el registro de comando compatible PCI 3.0 valores aplicables a PCIExpresar el espacio.VIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 00hBit Attr defecto Descripción

15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.DIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 02hBit Attr defecto DescripciónNúmero de identificación del dispositivo 15:00ID de Dispositivo para Intel QuickData Technology ® de Intel Xeon de la familia E5son 0x3C20 - 0x3C27. Cuando RAID On Load se activa en las funciones 0 y 1, suID del dispositivo son 0x3C2E y 0x3C2F respectivamente.0x3C20: Intel QuickData Tecnología Función 00x3C2E: Intel QuickData Tecnología Función 0 con RAID On Load0x3C21: Intel QuickData Tecnología Función 10x3C2F: Intel QuickData Tecnología Función 1 con RAID On Load0x3C22: Intel QuickData Tecnología Función 20x3C23: Intel QuickData Tecnología Función 30x3C24: Intel QuickData Tecnología Función 40x3C25: Intel QuickData Tecnología Función 50x3C26: Intel QuickData Tecnología Función 60x3C27: Intel QuickData Tecnología Función 70_4_0_CFG: Attr: RO-V defecto: 3C20h0_4_1_CFG: Attr: RO-V defecto: 3C21h0_4_2_CFG: Attr: Defecto RO: 3C22h0_4_3_CFG: Attr: Defecto RO: 3C23h0_4_4_CFG: Attr: Defecto RO: 3C24h0_4_5_CFG: Attr: Defecto RO: 3C25h0_4_6_CFG: Attr: Defecto RO: 3C26h0_4_7_CFG: Attr: Defecto RO: 3C27hPCICMDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 04hBit Attr defecto Descripción15:11 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra218 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 210 RW 0b INTx interrupción DesactivarControla la capacidad de Intel QuickData Tecnología para generar legado INTxinterrumpir (cuando el modo de INTx herencia está habilitada).1: la generación de mensajes de interrupción legado está desactivado0: Legacy generación de mensajes de interrupción está habilitadaSi esta transiciones de bit de 1 -> 0 cuando un mensaje anterior Assert_INTx fue enviadopero ningún mensaje Deassert_INTx correspondiente envió, sin embargo, un mensaje Deassert_INTxse envía en esta transición de bit.9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express y está cableado a 08 RO 0b SERR ActivarEste bit no tiene impacto en el informe de errores de la Tecnología Intel QuickData.7 RO 0b IDSEL Stepping / Espera control de ciclosN / A6 RO 0b Parity Error RespuestaEste bit no tiene impacto en el informe de errores de la Tecnología Intel QuickData.5 paleta VGA RO 0b snoop Habilitar

No se aplica a los dispositivos internos IIO. Cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo se aplica a los dispositivos internos IIO. Cableado a 0.3 RO 0b Ciclo Especial HabilitarNo aplica para PCI Express. Cableado a 0.2 RW 0b Bus Master EnableEste bit permite la tecnología Intel QuickData para generar escritura de memoria / MSI ytransacciones de lectura de memoria.1: Activa la Tecnología Intel QuickData para generar la memoria de lectura / escritura solicitudes.0: La tecnología Intel QuickData no puede generar una nueva memoria de lectura / escritura solicitudes.Los que se encuentran pendientes de que se emitan en el camino de datos interna al término de unaexcelente RFO, se puede completar incluso si este bit es 0.1 RW 0b Espacio Memoria Activa1: Activa la barra de memoria del dispositivo de Intel Tecnología QuickData ser decodificado comodirección de destino válida para los accesos de OS / BIOS.0: Desactiva la barra de memoria de Intel Device Technology QuickData a decodificar comodirección de destino válida para los accesos de OS / BIOS.Notas:Los accesos a través de JTAG puerto mini a registros apuntados por el Intel QuickDataDirección BAR Technology, no son cerrada por este bit es establecido, es decir, incluso si este bites un 0, JTAG accede a los registros a la que apunta Intel QuickData TecnologíaBarra de direcciones se les permite / completado con normalidad. Estos accesos son accesos desdeProcesador interno microcódigo / microcódigo y JTAG y se les permite acceder alos registros normalmente incluso si este bit está claro.0 RO 0b IO Espacio ActivaN / APCICMDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 04hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 219Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.4 PCISTS: registro de estado PCI3.4.2.5 RID: Registro de Identificación de revisionesEste registro contiene el número de versión del IIO. El número de revisión de las medidas que elmismo en todos los dispositivos y funciones, es decir, dispositivos individuales no su pasoRID de forma independiente. El id de revisión del registro IDCODE JTAG también los pasos de esteregistrarse.PCISTSBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 06hBit Attr defecto Descripción15 RW1C 0b Detectado error de paridadEste bit es activado por un dispositivo cuando se recibe un paquete en el lado primario con unerror de datos no se puede corregir o una dirección / control de errores de paridad no se puede corregir. Laestableciendo de este bit es independientemente del bit de error de respuesta Paridad (PERRE) en elRegistro PCICMD.14 RO 0b señaliza error del sistemaN / A para Intel QuickData Tecnología13 RO 0b Recibido Maestro AbortarIntel QuickData tecnología nunca se pone este bit12 RO 0b Recibido Target Abortar

Intel QuickData tecnología nunca se pone este bit11 RW1C 0b señalizadas por objetivo AbortarIntel QuickData Tecnología activa este bit cuando recibe una transacciones de memoria)más grande que un QWORD o cruza una frontera QWORD o b) las operaciones de configuraciónmás grande que un DWORD o cruzar un límite DWORD.10:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RW1C 0b Master Data Error de paridadEste bit es activado por la tecnología Intel QuickData si el error de paridad en el bit de respuestaRegistro PCI Comando se establece y se recibe una complementación con datos envenenados deel bus interno o si se reenvía un paquete con los datos (incluyendo MSI escribe) a labus interno con veneno.7 RO 0b Fast Back-to-BackNo aplica para PCI Express. Cableado a 0.6 RV 0h Reservados5 RO 0b pci bus 66 MHz capazNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 1bEste bit indica la presencia de una estructura de lista de capacidades3 RO 0b INTx EstadoIndica que una condición de interrupción INTx legado está pendiente internamente en el IntelDispositivo Tecnología QuickData. Este bit sólo tiene sentido en la interrupción legadomodo. Este bit es siempre 0 cuando MSI-X (ver referencia externa) ha sido seleccionado para DMAinterrumpe. Tenga en cuenta que el ajuste del bit de estado INTx es independiente de la INTxbit de habilitación en el registro de comando PCI, es decir, este bit cada vez que el DMAmotor está configurado por el software para generar una alarma de INTx y la condición de quedisparadores se ha producido la interrupción, independientemente de si una interrupción de legadomensaje ha sido señalado o no. Tenga en cuenta que la habilitación poco INTx tiene que establecerse en elPCICMD registro de DMA para generar un mensaje INTx a la ICH. Esta se borracuando la condición de interrupción interna se borra por el software.2:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra220 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.6 CCR: Código de claseEste registro contiene el código de clase para el dispositivo.3.4.2.7 CLSR: Cacheline Tamaño3.4.2.8 HDR: tipo de cabeceraRIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 08hBit Attr defecto Descripción07:00 RO 00h Revision_IDRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RIDen cualquier función de la familia Xeon Intel E5.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier Intel XeonProcesador función Family E5 se redirige al clúster IIO. Accesos a laCampo CCR también se redirigen debido a la alineación DWORD. Es posible que JTAGaccesos son directos, por lo que no siempre va a ser redirigido.CCR

Bus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 09hBit Attr defecto Descripción23:16 RO 08h de clases basePara Intel QuickData Technology, este defecto a 08h campo, lo que indica que es un 'genéricoPeriféricos del sistema '.15:08 RO 80h Sub-ClassPara el dispositivo de la tecnología Intel QuickData, por defecto este campo a 80h indicando 'OtherSistema Periférico.07:00 RO 00h a nivel de registro Interfaz de programaciónEste campo se establece en 00h para Intel QuickData Tecnología.CLSRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 0ChBit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline para IIO esSiempre 64B. Hardware IIO ignorar este ajuste.HDRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 0EhBit Attr defecto Descripción7 RO 1b dispositivo multifunciónIntel QuickData La tecnología es un dispositivo de MF06:00 RO Layout Configuración 00hEste campo identifica el formato de la disposición de configuración de cabecera. Es de tipo 0 paratodos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final".Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 221Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.9 CB_BAR: Intel ® QuickData Tecnología Base Address Register3.4.2.10 SVID: Subsistema de registro de identificación de proveedoresEste registro identifica el fabricante del sistema. Este 16-bit registrarse combinadoCon la identificación de dispositivos Registro únicamente identificar cualquier dispositivo PCI. Aparecen entodas las funciones, excepto las funciones de PCI Express.3.4.2.11 SDID: Subsistema Device ID RegistroEste registro identifica el sistema. Aparecen en todas las funciones excepto el PCIExpresar funciones.3.4.2.12 CAPPTR: Puntero Capacidad RegistrarseEl CAPPTR se utiliza para señalar a una lista enlazada de funciones adicionales implementadas porel dispositivo. Se proporciona la diferencia respecto a la primera serie de capacidades de registros situado en elEspacio compatible PCI de 40 h.CB_BARBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 10hBit Attr defecto Descripción63:14 RW 0h BARSe trata de la 16 KB dirección base de 64 bits alineados para los registros asignados en memoriade CB-DMA El BAR registro en las 8 funciones se hará referencia con una lógicaNombre de CB_BAR [0:7].Tenga en cuenta que tiene acceso a los registros apuntados por la CB_BAR, a través de JTAG mini-puerto sonno cerrada por el espacio Enable bit de memoria (MSE) en el registro PCICMD delfunción en particular. Eso es, accede a través de estos dos caminos (que se utilizan paraProcesador interno microcódigo / microcódigo y JTAG) a los registros CB_BAR sonhonrado independientemente de la configuración de bits MSE.

13:04 RV 0h reservados3 RO 0b prefetchableLos registros de acceso directo de memoria no son prefetchable.02:01 RO Tipo 10bLos registros de DMA es el espacio de direcciones de 64 bits y se puede colocar en cualquier lugar dentro de laregión direccionable del sistema.0 RO 0b espacio de memoriaEsta Dirección Register Base indica el espacio de memoria.SVIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 2CrBit Attr defecto Descripción15:00 RW-O Número de Identificación del Proveedor 8086hEl valor predeterminado especifica Intel. Cada byte de este registro será grabable una sola vez.Segunda y sucesivas escrituras en un byte tendrá ningún efecto.SDIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 2EhBit Attr defecto Descripción15:00 RW-O Número de Identificación del Subsistema 0000hEl valor predeterminado especifica Intel. Cada byte de este registro será grabable una sola vez.Segunda y sucesivas escrituras en un byte tendrá ningún efecto.Configuración del procesador de E / S integradas (IIO) Registra222 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.13 INTL: Línea registro de interrupciónEl registro de interrupción de línea se utiliza para comunicar información de enrutamiento de línea de interrupciónentre el código de inicialización y el controlador de dispositivo. Este registro no se utiliza en más recienteSOs y es simplemente mantenerse como R / W en Intel QuickData Tecnología para fines de compatibilidadsólo.3.4.2.14 INTPIN: Pin de interrupciónIndica qué mensaje INTx un dispositivo genera.3.4.2.15 DEVCFG: configuración de dispositivos de registroEste DEVCFG es para la función de 0 sóloCAPPTRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 34hBit Attr defecto Descripción07:00 RW-O 60h Capacidad PointerPuntos a la primera estructura de capacidad para el dispositivo.INTLBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 3ChBit Attr defecto Descripción07:00 RW 00h de interrupción de líneaEste bit es RW para los dispositivos que pueden generar un mensaje INTx legado y se necesitasólo para fines de compatibilidad.INTPINBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 3DhBit Attr defecto Descripción07:00 RW-O Interrupción PinBIOS escribe este registro para especificar una asociación entre un Intel QuickDataTecnología interrupción canal y un pin de interrupción legado INTA, INTB, INTC, oINTD. Hardware usará este valor para reasignar interrupción legado de este canal a lalegado pin de interrupción. OS leerá este registro para determinar qué interrupción virtuales

pin utiliza esta función.01h: INTA02h: INTB03h: INTC04h: INTDCanal 0, 2, 4 y 6 cuota de INTA, los canales 1, 3, 5 y 7 comparten INTB.El valor predeterminado es: 01h (Fn # 0,2,4,6), 02h (Fn # 1,3,5,7)0_4_0_CFG: Attr: RW-O por defecto: 01h0_4_1_CFG: Attr: RW-O por defecto: 02h0_4_2_CFG: Attr: RW-O por defecto: 03h0_4_3_CFG: Attr: RW-O por defecto: 04h0_4_4_CFG: Attr: RW-O por defecto: 01h0_4_5_CFG: Attr: RW-O por defecto: 02h0_4_6_CFG: Attr: RW-O por defecto: 03h0_4_7_CFG: Attr: RW-O por defecto: 04hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 223Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.16 MSIXCAPID: MSI-X ID capacidadDEVCFGBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 60hBit Attr defecto DescripciónRWS 15:12 0h Número de extraordinaria memoria leen solicitudes de XOR con Galois CampoMultiplique OperacionesEste registro controla la cantidad de memoria CL-size leer solicitudes de XOR conGalois Campo Multiplicar Operaciones de descriptores que el motor DMA puede tenerpendiente con la memoria principal. Si este campo se 0h permitirá número máximode lecturas para ser excepcional. Si se establece en un valor distinto de 0h (max 15 Fh)permitirá solamente que muchas lecturas de memoria para ser excepcional.11 RW-O 0b Función 1 Extended Operaciones ID Device EnableCuando se establece, este bit cambia en la función 0 ID del dispositivo asociado a la nuevacódigos de operación que se utilizan típicamente en aplicaciones de almacenamiento. Cuando clara, la función 0DID se mantiene en el valor por defecto asociado con las aplicaciones (por ejemplo,redes) que no requieren estos nuevos códigos de operación.Nota: Este bit debe ser escrito por el BIOS antes de la enumeración.10 RW-O 0b Función 0 Extended Operaciones ID Device EnableCuando se establece, este bit cambia en la función 0 ID del dispositivo asociado a la nuevacódigos de operación que se utilizan típicamente en aplicaciones de almacenamiento. Cuando clara, la función 0DID se mantiene en el valor por defecto asociado con las aplicaciones (por ejemplo, redes)que no requieren de estos nuevos códigos de operación.Nota: Este bit debe ser escrito por el BIOS antes de la enumeración.9 RWS 0b Habilitar No SnoopEste bit es similar a la NoSnoop bit de habilitación de la capacidad de registro PCI expreso,sólo que este bit es controlado por el BIOS en lugar de OS. Cuando se establece, la no snoopoptimización está activada (siempre que el bit equivalente en el Expreso DEVCON PCIregistro está establecido) en nombre de la Tecnología Intel QuickData de lo contrario, no lo es.Nota: Debido a la disminución del rendimiento, no se recomienda que estabit fijarse excepto en el modo de depuración.07:04 RWS 0h Número de extraordinaria memoria peticiones de lecturaEste registro controla la cantidad de memoria CL-size peticiones de lectura que la DMAmotor puede tener pendientes a la memoria principal. Si este campo se 0h permitirá

Número máximo de lecturas para ser excepcional. Si se establece en un valor distinto de0h (max 15 Fh) sólo permitirá que muchas lecturas de memoria para ser excepcional.03:00 RWS Fh Número de solicitudes pendientes ORPEste registro controla la cantidad de ORP el motor DMA puede tener pendientes amemoria principal. Si este campo se 0h permitirá número máximo de ORP seaexcepcional. Si se establece en un valor distinto de 0h (max 15 Fh) sólo permitiráque muchas organizaciones regionales de pesca a ser excepcional.RWS 15:12 0h Número de extraordinaria memoria leen solicitudes de XOR con Galois CampoMultiplique OperacionesEste registro controla la cantidad de memoria CL-size leer solicitudes de XOR conGalois Campo Multiplicar Operaciones de descriptores que el motor DMA puede tenerpendiente con la memoria principal. Si este campo se 0h permitirá número máximode lecturas para ser excepcional. Si se establece en un valor distinto de 0h (max 15 Fh)permitirá solamente que muchas lecturas de memoria para ser excepcional.MSIXCAPIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 80hBit Attr defecto Descripción07:00 RO 11h ID capacidadAsignado por el PCI-SIG para MSI-X (Intel QuickData Technology).Configuración del procesador de E / S integradas (IIO) Registra224 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.17 MSIXNXTPTR: MSI-X Siguiente Pointer3.4.2.18 MSIXMSGCTL: MSI-X Control Message3.4.2.19 TABLEOFF_BIR: MSI-X Tabla Offset e indicador BAR3.4.2.20 PBAOFF_BIR: MSI-X Pendiente de bit offset e indicador BARMSIXNXTPTRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 81hBit Attr defecto Descripción07:00 RO 90h Siguiente PtrEste campo se establece en 90h para la capacidad de la lista siguiente (estructura de la capacidad de PCI Express)en la cadena.MSIXMSGCTLBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 82hBit Attr defecto Descripción15 RW 0b MSI-X EnableSoftware utiliza este bit para seleccionar entre MSI-X o método INTx para señalizacióninterrupciones del DMA0: Método INTx se elige para interrupciones DMA.1: Método de MSI-X se elige para interrupciones DMA14 RW 0b función de máscaraSi es 1, el 1 vector asociado con la DMA está enmascarado, independientemente de la por-vectorialestado de bit de máscara. Si es 0, máscara de bits del vector determina si el vector esenmascarado o no. Establecer o borrar el MSI X-función de máscara de bits no tiene efecto sobreel estado de la máscara de bits por vector.13:11 RV 0h reservados10:00 RO 0h Tamaño de tablaIndica el tamaño de la tabla MSI-X que por IIO es 1, codificado como valor de 0h.TABLEOFF_BIRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 84hBit Attr defecto Descripción31:3 RO 000004

00hTabla OffsetMSI-X Estructura de la tabla está en 8K desplazamiento de la dirección de BAR CB. VerSección 3.4.5.15, "MSGADDR: MSI-X Baja el registro de direcciones" en la página 253 parael inicio de los datos relativos a los registros de MSI-X.02:00 RO 0h Tabla BIRIntel QuickData Tecnología BAR es a las 10h de desplazamiento en el espacio de configuración DMA ypor lo tanto, este registro es 0.PBAOFF_BIRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 88hBit Attr defecto Descripción31:3 RO 00000600hTabla OffsetMSI-X PBA estructura está en 12K desplazamiento desde la dirección de BAR CB. VerSección 3.4.5.19, "PENDINGBITS: MSI-X Interrupción Bits pendientes registros" en lapágina 254 para obtener más información.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 225Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.21 CAPID: lista de capacidades PCI ExpressLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.03.4.2.22 ptrSiguiente: Expreso siguiente lista de capacidades PCILa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.3.4.2.23 EXPCAP: Capacidades PCI Express RegistroThe Express Capacidades registro PCI identifica el tipo de dispositivo PCI Express ycapacidades asociadas.02:00 RO 0h Tabla BIRIntel QuickData Tecnología BAR es a las 10h de desplazamiento en el espacio de configuración DMA ypor lo tanto, este registro es 0.PBAOFF_BIRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 88hBit Attr defecto DescripciónCAPIDBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 90hBit Attr defecto Descripción07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.PtrSiguienteBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 91hBit Attr defecto Descripción07:00 RO E0h Siguiente PtrEste campo se establece en la capacidad de PM PCI.EXPCAPBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 92hBit Attr defecto Descripción15:14 RV 0h reservados13:09 RO Número de mensaje de interrupción 00hN / A

8 Ranura 0b RO ImplementadoN / A07:04 RO 1001b Device / PuertoEste campo identifica el tipo de dispositivo. Se establece en el DMA para indicar la raízcomplejo dispositivo de punto final integrado.03:00 RO 2h Capacidad VersionEste campo identifica la versión de la estructura de la capacidad de PCI Express. Se establece en 2 horaspara PCI dispositivos DMA para el cumplimiento de los registros de base extendida Express y.Configuración del procesador de E / S integradas (IIO) Registra226 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.24 DEVCAP: Capacidades de dispositivos PCI Express RegistroThe Express Dispositivo Capacidades registro PCI identifica la información específica del dispositivo parael dispositivo.3.4.2.25 DEVCON: Control de dispositivos PCI ExpressEl dispositivo de control de registro PCI Express controla capacidades específicas PCI Expressparámetros asociados con el dispositivo.DEVCAPBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 94hBit Attr defecto Descripción31:29 RV 0h reservados28 RWS-O 0h FLR apoyoEste bit es RW-O27:26 RO 0h Capturado Slot Escala Límite de potenciaNo se aplica a Intel QuickData Tecnología25:18 RO 00h Capturado Power Slot Valor LímiteNo se aplica a Intel QuickData Tecnología17:16 RV 0h reservados15 RO 1b basado en roles de informe de erroresIIO es compatible con 1.1 y así admite esta función14 RO 0b actual Indicador de alimentación en el dispositivoNo se aplica a Intel QuickData Tecnología13 RO 0b Atención Presente IndicadorNo se aplica a Intel QuickData Tecnología12 RO 0b Atención Button PresentNo se aplica a Intel QuickData Tecnología11:09 RO 000b punto final L1 Latencia AceptableN / A08:06 RO 000b Reservado5 RO 0b campo Tag Extended Apoyado04:03 RO 0h Funciones Phantom compatiblesTecnología Intel QuickData no admite funciones fantasma.02:00 RO 000b Tamaño máximo de carga compatiblesIntel QuickData Tecnología apoya max 128B en escrituras de PCI ExpressDEVCONBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 98hBit Attr defecto Descripción15 RW 0h Iniciar FLRIntel QuickData Tecnología hace un reset de esa función sólo por la FLR ECN.Este bit siempre devuelve 0 cuando se lee y escribe de 0 no tiene ningún impacto14:12 RO 000b Max_Read_Request_Size

N / A a la Tecnología Intel QuickData ya que no emite tx PCIe11 RW 1b Habilitar No SnoopPara Intel QuickData Technology, cuando este bit está claro, todas las transacciones DMA debese pueda interceptar. Cuando se establece, las transacciones DMA a la memoria principal pueden utilizar No Snoopoptimización bajo la dirección del controlador de dispositivo.10 RO 0b auxiliar de administración de energía ActivaNo es aplicable a Intel QuickData TecnologíaIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 227Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.26 DEVSTS: PCI Express de estado del dispositivoEl registro de estado del dispositivo PCI Express proporciona información acerca del dispositivo PCI Expressparámetros específicos asociados con el dispositivo.9 RO 0b Funciones Phantom HabilitarNo se aplica a la tecnología Intel QuickData ya que nunca usa phantomfunciona como un solicitante.8 RO 0h campo Tag extendida Habilitar07:05 RO 000b Max Payload TamañoN / A para Intel QuickData Tecnología4 RW 0b Habilitar Relajado pedidosPara la mayor parte, escribe desde la tecnología Intel QuickData están relajados ordenó,a excepción de la finalización DMA escribe. Pero el hecho de que Intel QuickData Tecnologíaescrituras están relajados ordenó que no es muy útil, excepto cuando las escrituras son también nonsnooped.Si la escribe se pueda interceptar, ordenamiento relajado no proporciona ningunaespecialmente ventajosa basada en IIO Uarch. Pero cuando escribe son para no snooped,ordenamiento relajado es necesario para obtener una buena BW y se espera que poco a ajustar. Sieste bit está claro, NS escribe conseguirá peor rendimiento.3 RO 0b compatible Solicitud de informes HabilitarN / A para Intel QuickData Tecnología2 RO 0b Informe de errores Habilite FatalN / A para Intel QuickData Tecnología1 RO 0b no informes de errores Fatal HabilitarN / A para Intel QuickData Tecnología0 RO 0b corregible Informe de errores HabiliteN / A para Intel QuickData TecnologíaDEVCONBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 98hBit Attr defecto DescripciónDEVSTSBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 9AhBit Attr defecto Descripción15:06 RV 0h reservados5 RO 0h transacciones pendientes1: indica que el dispositivo de la tecnología Intel QuickData tiene pendientes noSolicitud de publicación que se ha emitido ya sea hacia la memoria principal, que no tienese ha completado. 0: Intel QuickData Tecnología informa este bit borran sólo cuandotodas las terminaciones de las solicitudes no Publicado pendientes de su propiedad han sidorecibido.4 RO 0b AUX potencia detectadaNo se aplica a IIO3 RO Solicitud no compatible 0b Detectado

N / A para Intel QuickData Tecnología2 RO 0b Error Fatal DetectadoN / A para Intel QuickData Tecnología1 RO 0b Error Fatal no detectadoN / A para Intel QuickData Tecnología0 RO 0b error corregible DetectadoN / A para Intel QuickData TecnologíaConfiguración del procesador de E / S integradas (IIO) Registra228 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.27 DEVCAP2: Capacidades de dispositivos PCI Express Registro 23.4.2.28 DEVCON2: Expreso Dispositivo de control Registro PCI 23.4.2.29 PMCAP: Capacidades de gestión de energíaEl PM Capacidades de Registro define el ID de capacidad, indicador de siguiente y otro poderapoyo relacionados con la gestión. Los siguientes registros / capacidades PM se añaden acumplimiento de software.DEVCAP2Bus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: B4hBit Attr defecto Descripción31:5 RV 0h reservados4 RO 1b Finalización Tiempo de espera Desactivar Apoyado03:00 RO 0h Finalización Valores de tiempo de espera admitidosNo compatibleDEVCON2Bus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: B8hBit Attr defecto Descripción15:05 RV 0h reservados4 RW 0b Finalización Tiempo de espera Desactivar03:00 RO 0h Finalización Tiempo de espera de ValorPMCAPBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: E0hBit Attr defecto Descripción31:27 RO 0h PME Support26 RO Soporte D2 0bIIO no admite la administración de energía D2 estado.25 D1 0b RO SoporteIIO no soporta D1 estado de administración de energía.24:22 RO 0h AUX actual21 RO 0b dispositivo de inicialización específico20 RV 0h Reservados19 RO 0b Reloj PMEEste campo está cableado a 0h, ya que no se aplica a PCI Express.18:16 RWS-O 011b VersionEste campo se establece en 3 horas (1.2 compatible con PM) como número de versión. Bit es RW-O para hacerla versión 2h encajona OS'es heredados tienen cualquier problema.15:08 RO 00h Siguiente Capacidad PointerEsta es la última en la capacidad de la cadena y por lo tanto ajustado a 0.07:00 RO 01h ID capacidadProporciona la capacidad de ID PM asignado por PCI-SIG.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 229Ficha técnica Volumen 2

Configuración del procesador de E / S integradas (IIO) Registra3.4.2.30 PMCSR: Control de administración de energía y estadoEste registro proporciona el estado y el control de la información de los eventos de PM en el PCI Expresspuerto del IIO.3.4.2.31 DMAUNCERRSTS: DMA Cluster Uncorrectable estado de errorPMCSRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: E4HBit Attr defecto Descripción31:24 RO 00h DataNo es relevante para IIO23 RO Bus de alimentación / Reloj Control de 0h HabilitarEste campo está cableado a 0h, ya que no se aplica a PCI Express.22 RO 0h B2/B3 SupportEste campo está cableado a 0h, ya que no se aplica a PCI Express.21:16 RV 0h reservados15 RO 0h PME Estado14:13 RO Escala datos 0h12:09 RO 0h Datos Seleccionar8 RO 0h PME Enable7:04 RV 0h reservados3 1b RO No Soft ResetIndica IIO no restablece sus registros durante la transición de D3hot a D0.2 RV 0h Reservados01:00 RW 0h Poder estatalEste campo de 2 bits se utiliza para determinar el estado de energía actual de la función y paraestablecer un nuevo estado de la alimentación también.00: D001: D1 (no soportado por IIO)10: D2 (no soportado por IIO)11: D3_hotSi Software intenta escribir 01 o 10 de este campo, el estado de energía no cambiadesde el estado de energía existente (que puede ser o D3hot D0) y tampoco éstasbits1: 0 valor de cambio.Intel QuickData Tecnología responderá a sólo 0 Escriba operaciones de configuracióncuando en el estado de D3hot y no responderá a las transacciones de memoria (es decir, D3hotestado es equivalente a MSE / IOSE bits que son claras).DMAUNCERRSTSBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 148hBit Attr defecto Descripción31:13 RV 0h reservados12 RW1CS Síndrome 0bMúltiples errores11 RV 0h Reservados10 RW1CS de estado de error de decodificación de dirección de lectura 0b9:08 RV 0h reservados7 RW1CS 0b RD-CMPL Estado de error Header6:05 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra230 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.32 DMAUNCERRMSK: DMA Cluster Uncorrectable Máscara Error

3.4.2.33 DMAUNCERRSEV: DMA Cluster Uncorrectable Error GravedadEste registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales.4 RW1CS Cfg-Reg estado Error de paridad 0b3 RW1CS 0b DMA estado de error de paridad HW interno2 RW1CS 0b Datos recibidos envenenados de la condición de DP1:00 RV 0h reservadosDMAUNCERRMSKBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 14ChBit Attr defecto Descripción31:13 RV 0h reservados12 RWS Síndrome 0bMúltiples errores11 RV 0h Reservados10 RWS 0b Leer dirección de la máscara de error de decodificación9:08 RV 0h reservados7 RWS 0b RD-CMPL máscara de errores de encabezamiento6:05 RV 0h reservados4 RWS 0b Cfg-Reg máscara error de paridad3 RWS 0b DMA HW máscara de error de paridad interna2 RWS 0b Datos recibidos envenenados de la máscara DP1:00 RV 0h reservadosDMAUNCERRSTSBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 148hBit Attr defecto DescripciónDMAUNCERRSEVBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 150hBit Attr defecto Descripción31:13 RV 0h reservados12 RWS Síndrome 0bMúltiples errores11 RV 0h Reservados10 RWS 0b Leer dirección de decodificación gravedad error9:08 RV 0h reservados7 RWS 1b RD-CMPL Header Error gravedad6:05 RV 0h reservados4 RWS 1b Cfg-Reg Parity Error gravedad3 RWS 1b DMA interno HW paridad de la gravedad del error2 RWS 0b Datos recibidos envenenados de gravedad DPIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 231Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.34 DMAUNCERRPTR: DMA Cluster Uncorrectable Error PointerEste registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales.3.4.2.35 DMAGLBERRPTR: DMA Cluster Uncorrectable Error PointerEste registro controla la gravedad de los errores incorregibles unidad DMA entre fatales y no fatales.3.4.2.36 CHANERR_INT: Interna de estado del canal DMA Error Registros1:00 RV 0h reservadosDMAUNCERRSEVBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 150hBit Attr defecto DescripciónDMAUNCERRPTR

Bus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 154HBit Attr defecto Descripción7:05 RV 0h reservados04:00 ROS-V 0h UNCERRPTRSeñala el primer error no corregible desenmascarado conectado los DMAUNCERRSTSregistrarse. Este campo sólo es válido cuando se desenmascara el error correspondiente y elbit de estado y ese registro se rearmó para cargar de nuevo una vez señaló el errorpor este campo en el registro de estado de error incorregible es cleared.Value de 0x0corresponde al bit 0 en el registro DMAUNCERRSTS, valor de 0x1 corresponde al bit 1y así sucesivamente.DMAGLBERRPTRBus: 0 Dispositivo: 4 Función: 0 Desplazamiento: 160hBit Attr defecto Descripción7:04 RV 0h reservados03:00 ROS-V 0h Pointer Error GlobalSeñala uno de los 5 posibles fuentes de errores incorregibles - canales DMA 0-3 yDMA principales errores - como el origen del primer error. Los errores de canal DMA sonregistran en los registros CHANERRx_INT y errores DMA principales se registran en elRegistran DMAUNCERRSTS. Este registro sólo es válido cuando el grupo de registroa la que apunta este registro tiene por lo menos un error de estado desenmascarado bit y estoregistro es rearmado para cargar de nuevo una vez que todos los errores incorregibles desenmascarado enla fuente a la que apunta este campo se borran.Valor de 0x0 corresponde al canal # 0, el valor de 0x1 corresponde al canal # 1,y el valor de 0x4 corresponde a DMA errores fundamentales incorregibles.CHANERR_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 180hBit Attr defecto Descripción31:19 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra232 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 218 0b descriptor Recuento ErrorEl hardware activa este bit cuando encuentra un descriptor de base que requiere unaDescriptor extendida (tal como un XOR con 8 fuentes), pero DMACount indicaque el descriptor de Base es el último descriptor de que se puede procesar.Notas:Este bit es RW1CS para funciones 0-1 y ósmosis inversa para funciones 2-7256_1_4_Parent: Attr: RW1CS defecto: 0b0_4_0_CFG: Attr: RW1CS defecto: 0b0_4_1_CFG: Attr: RW1CS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b17 0b XOR Q ErrorEl hardware activa este bit cuando la parte de validación Q del XOR con Galois CampoMultiplicar Validar operación falla.Notas:Este bit es RW1CS para funciones 0-1 y ósmosis inversa para funciones 2-7

256_1_4_Parent: Attr: RW1CS defecto: 0b0_4_0_CFG: Attr: RW1CS defecto: 0b0_4_1_CFG: Attr: RW1CS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b16 RW1CS 0b CRC o XOR P ErrorEl hardware activa este bit cuando una operación de prueba CRC u operación XOR Validezfalla o cuando la parte de validación P del XOR con Galois Campo Multiplicar Validaroperación falla.15 RO 0b Unaffil_errError Unaffiliated. IIO nunca se pone este bit14 RO 0b reservados13 RW1CS 0b int_cfg_errInterrumpir Error de configuración. El canal DMA establece este bit indica que laregistros de interrupción no se configuraron correctamente cuando el canal DMA intentópara generar una interrupción por ejemplo, dirección de interrupción no es 0xFEE.12 RW1CS 0b Cmp_addr_errFinalización Dirección error. El canal DMA establece este bit indica que laregistro de direcciones finalización estaba configurado para una dirección no válida o no ha sidoconfigurado.11 RW1CS 0b Desc_len_errDescriptor Error Largo. El canal DMA establece este bit indica que la corrientetransferencia tiene un valor campo de longitud ilegal. Cuando se haya establecido este bit, la direccióndel descriptor fallado es en el registro del estado del canal.10 RW1CS 0b Desc_ctrl_errError de control del descriptor. El canal DMA establece este bit indica que la corrientetransferencia tiene un valor de campo de control ilegal. Cuando se haya establecido este bit, la direccióndel descriptor fallado es en el registro del estado del canal.CHANERR_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 180hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias producto 233Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.37 CHANERRMSK_INT: Interna DMA Canal Mask Error Registros9 RW1CS 0b Wr_data_errError de escritura de datos. El canal DMA establece este bit indica que la transferencia de corrienteha encontrado un error al escribir los datos de destino. Este error podría serdebido a un error RAM interna en la cola de escritura que almacena los datos de escrituraantes de escribirse en la memoria principal. Cuando se haya establecido este bit, la dirección deel descriptor no es en el registro del estado del canal.8 RW1CS 0b Rd_data_errError de lectura de datos. El canal DMA establece este bit indica que la transferencia de corrienteha encontrado un error al acceder a los datos de origen. Este error podría ser unaleer datos que se reciben envenenado. Cuando se haya establecido este bit, la dirección deldescriptor fallado es en el registro del estado del canal.7 RW1CS 0b DMA_data_parerr

DMA Error de paridad de datos. El canal DMA establece este bit indica que la corrientetransferencia ha encontrado un error incorregible ECC / paridad ha informado la DMAmotor.6 RW1CS 0b Cdata_parerrData error de paridad. El canal DMA establece este bit indica que la transferencia de corrienteha detectado un error de paridad. Cuando se haya establecido este bit, la dirección deldescriptor fallado es en el registro del estado del canal.5 RW1CS 0b Chancmd_errError CHANCMD. El canal DMA establece este bit indica que un escriba alCHANCMD registro contiene un valor no válido (por ejemplo, más de un bit de comandoprogramar).4 RW1CS 0b Chn_addr_valerrCadena de Valor Dirección error. El canal DMA establece este bit indica que laCHAINADDR registro tiene una dirección ilegal, incluyendo un error de alineación (no en unLímite de 64 bytes).3 RW1CS 0b error de descriptoresEl canal DMA establece este bit indica que la transmisión actual ha encontradoun error (no entren en ningún otros bits de error) al leer o ejecutarun descriptor de DMA. Cuando este bit se ha establecido y el canal vuelve a laEstado parado, la dirección del descriptor no es en el registro del estado del canal.2 RW1CS 0b Nxt_desc_addr_errSiguiente descriptor de direcciones error. El canal DMA establece este bit indica que ladescriptor actual tiene un siguiente descriptor de dirección ilegal incluyendo una alineaciónde error (no en un límite de 64 bytes). Cuando este bit se ha establecido y el canalvuelve al estado parado, la dirección del descriptor fallado es en el CanalRegistro de estado.1 RW1CS 0b DMA_xfrer_daddr_errDMA Transfer Dirección de destino Error. El canal DMA establece este bit indicaque el descriptor actual tiene una dirección de destino ilegal. Cuando este bit tieneha establecido, la dirección del descriptor fracaso ha sido almacenada en el CanalRegistro de estado.0 RW1CS 0b DMA_trans_saddr_errDMA Transfer Source Address Error. El canal DMA establece este bit indica queel descriptor actual tiene una dirección de origen ilegal. Cuando se haya establecido este bit,la dirección del descriptor fracaso ha sido almacenado en el estado del canalregistrarse.CHANERRMSK_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 184hBit Attr defecto Descripción31:19 RV 0h reservadosCHANERR_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 180hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra234 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.2.38 CHANERRSEV_INT: Interna Canal DMA Error Gravedad Registros18 0b Mask Bit 18Este registro es un poco de máscara de bits para el registro CHANERR_INT0: habilitar1: desactivar

Notas:Este bit es RO en funciones 2-70_4_0_CFG: Attr: RWS defecto: 0b0_4_1_CFG: Attr: RWS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b17 0b Mask Bit 17Este registro es un poco de máscara de bits para el registro CHANERR_INT0: habilitar1: desactivarNotas:Este bit es RO en funciones 2-70_4_0_CFG: Attr: RWS defecto: 0b0_4_1_CFG: Attr: RWS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b16 RWS 0b Bit Mask 16Este registro es un poco de máscara de bits para el registro CHANERR_INT0: habilitar1: desactivar15 RO 0b reservados14 RV 0h Reservados13:00 RWS 0000h Mask Bit 13:00Este registro es un poco de máscara de bits para el registro CHANERR_INT0: habilitar1: desactivarCHANERRSEV_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 188 HBit Attr defecto Descripción31:19 RV 0h reservadosCHANERRMSK_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 184hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 235Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.2.39 CHANERRPTR: Interna DMA Canal Primera Pointer ErrorF18 0b Gravedad 181: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatalerror a la lógica error núcleo interno IIO.0: Este error se escala como no mortal a la lógica error núcleo interno IIO.Notas:

Este bit está reservado para funciones 2-70_4_0_CFG: Attr: RWS defecto: 0b0_4_1_CFG: Attr: RWS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b17 Gravedad 0b 171: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatalerror a la lógica error núcleo interno IIO.0: Este error se escala como no mortal a la lógica error núcleo interno IIO.Notas:Este bit está reservado para funciones 2-70_4_0_CFG: Attr: RWS defecto: 0b0_4_1_CFG: Attr: RWS defecto: 0b0_4_2_CFG: Attr: Defecto RO: 0b0_4_3_CFG: Attr: Defecto RO: 0b0_4_4_CFG: Attr: Defecto RO: 0b0_4_5_CFG: Attr: Defecto RO: 0b0_4_6_CFG: Attr: Defecto RO: 0b0_4_7_CFG: Attr: Defecto RO: 0b16 RWS 0b Gravedad 161: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatalerror a la lógica error núcleo interno IIO.0: Este error se escala como no mortal a la lógica error núcleo interno IIO.15:14 RO 00b reservados13:00 RWS gravedad 0000h 13:001: fallo correspondiente registrado en el registro CHANERR_INT se escala como fatalerror a la lógica error núcleo interno IIO.0: Este error se escala como no mortal a la lógica error núcleo interno IIO.CHANERRPTRBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 18CHBit Attr defecto Descripción7:05 RV 0h reservados04:00 ROS-V 0h DMA CHAN ERR PointerInsiste en la primera no se puede corregir, errores desenmascarado registrado en el CHANERR_INTregistrarse. Este registro sólo es válido cuando se desenmascara el error correspondiente yel bit de estado y ese registro se rearmó para cargar de nuevo una vez que el errorapuntada por este registro, en el registro de estado CHANERR_INT, se borra.CHANERRSEV_INTBus: 0 Dispositivo: 4 Función: 0 - 7 Desplazamiento: 188 HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra236 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.3 Intel ® QuickData Tecnología MMIO Registra MapaTabla 3-21. QuickData Registros CB_BAR Tecnología Intel ® (replicado para cadaCB_BAR [0:7])INTRCTRL GENCTRL XFERCAP CHANCNT 0h DMA_COMP CHANCTRL 80h

ATTNSTATUS 4h DMACOUNT CHANCMD 84hCBVER 8h CHANSTS_0 88hCS_STATUS INTRDELAY Ch. CHANSTS_1 8ChDMACAPABILITY CHAINADDR_0 10h 90hDCAOFFSET CHAINADDR_1 14h 94h18h CHANCMP_0 98h1Cr CHANCMP_1 9Ch20h A0h24h A4h28h CHANERR A8h2Cr CHANERRMSK ACh30h DCACTRL B0h34h B4h38h B8h3Ch BCHCBPRIO 40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 237Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTabla 3-22. QuickData Registros CB_BAR Tecnología Intel ® (replicado para cadaCB_BAR [0:7])DCA_REQID_OFFSET DCA_VER DCA_REQID0 100h 180hDCA_REQID1 104h 184hPCIE_CAPABILITY QPI_CAPABILITY 108h 188 HPCIE_CAP_ENABLE QPI_CAP_ENABLE 10CH 18CHAPICID_TAG_MAP110h 190h114h 194h118h 198h11CH 19Ch120h 1A0h124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h

138H 1B8h13CH 1BCh140h 1C0h144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChConfiguración del procesador de E / S integradas (IIO) Registra238 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.4 Intel ® QuickData Tecnología MMIO Registros DefinicionesTabla 3-22 enumera los registros asignados en memoria se utilizan para controlar la funcionalidad DMA.Los CB_BAR registro apunta a la dirección basada en estos registros. Para el softwarecompatibilidad, se requiere que el dispositivo de Intel ® QuickData Tecnología para poner en práctica estosregistros en los que figuran las compensaciones asignados en memoria. Hay un conjunto de registros generalesseguido de un conjunto de registros por canal.Tabla 3-23. QuickData Tecnología CB_BAR Registros MMIO Intel ® (replicado para cadaCB_BAR [07:00]) - Offset 0x2000-0x20FFOffsetMSGADDR 2000hMSGUPRADDR 2004hMSGDATA 2008hVECCTRL 200CH2010h2014h2018h201Ch2020H2024h2028h202Ch2030H2034h2038h203Ch........PENDINGBITS 3000h........

....1FFFhIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 239Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTodos estos registros son accesibles sólo desde el procesador. La IIO respalda el accesoregistros del dispositivo CB asignados a la memoria a través de QWORD lee y escribe. Las compensacionesse indica en las siguientes descripciones son a partir del valor CB_BAR.3.4.4.1 CHANCNT: Cuenta del canalEl conde registro de canal especifica el número de canales que se implementan.3.4.4.2 XFERCAP: Capacidad de transferenciaLa capacidad de transferencia especifica el mínimo del tamaño máximo de transferencia de DMAapoyado en todos los canales.3.4.4.3 GENCTRL: DMA General de ControlEl registro de control DMA permite operaciones de control general.3.4.4.4 INTRCTRL: Control de interrupciónEl registro de control de interrupciones prevé el control de las interrupciones DMA.Tabla 3-24. Memoria DMA Asignado Registro Set UbicacionesRegistrarse AjusteGeneral de Registros 0000hCanal 0 0080hCHANCNTBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 00hBit Attr defecto Descripción7:05 RV 0h reservados04:00 RO 1h num_chanNúmero de canales. Especifica el número de canales DMA. La IIO respalda 1Canal DMA por función para este registro siempre se leerá 1.XFERCAPBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 01hBit Attr defecto Descripción7:05 RV 0h reservados04:00 RO 14h Trans_sizeTamaño de transferencia. Este campo especifica el número de bytes que se pueden especificar en unaCampo Tamaño de transferencia de DMA descriptor. Esto define el tamaño máximo de transferenciacon el apoyo de IIO como una potencia de 2.Intel Xeon E5 Familia apoyará 1Mmáx.GENCTRLBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 02hBit Attr defecto Descripción7:01 RV 0h reservados0 RW 0b DbgEnConfiguración del procesador de E / S integradas (IIO) Registra240 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.4.5 ATTNSTATUS: Estado Atención3.4.4.6 CBVER: CB VersionLa versión de campo de registro CB indica la versión de la especificación CB que el IIOimplementos. La mayoría de los 4 bits significativos (rango 07:04) son el número de versión principal ylos 4 bits menos significativos (rango 3:0) son el número de versión secundaria. El IIOimplementación de esta versión de Intel ® La tecnología es QuickData 3,2 codificado como 0b0011

0010.INTRCTRLBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 03hBit Attr defecto Descripción7:04 RV 0h reservados3 RW 0b MSI-X Control de VectoresIntel QuickData Tecnología ignora este bit2 RO 0b INTPInterrumpir. Este bit se establece cuando el bit de estado del canal en el Estatuto de Atenciónregistro se establece y la interrupción de Habilitar maestro se establece. Es decir, que es la lógicaY del estado de interrupción y de alarma Maestro Activar bits de este registro. Este bitrepresenta la señal de activación de interrupción legado (cuando está en el modo tradicional de interrupción). EnEl modo MSI-X, este bit no se utiliza el software y es un no me importa.1 intp_sts 0b ROAlarma de estado. Este bit se establece cada vez que el bit en el registro de estado Atención esestablecido. Este bit no se utiliza el software en modo MSI-X y es un no me importa.0 RW 0b Mstr_intp_EnInterrupción Maestro Activar. Al activar este bit permite la generación de una interrupción enlegado modo de interrupción. Este bit se pone a cero automáticamente cada vez que este registro esleer. Cuando este bit es ed clara, el IIO no generará una alarma de herencia bajode lo contrario condiciones válidas. Este bit no se utiliza cuando se encuentra en modo DMA MSI-X.ATTNSTATUSBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 04hBit Attr defecto Descripción31:1 RV 0h reservados0 RO-V 0h ChanAttnAtención Canal. Representa el estado de alarma del canal. Este bit borracuando se lee. Escribe tendrá ningún impacto en este bit.CBVERBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 08hBit Attr defecto Descripción07:04 RO 3h MJRVERVersión Major. Especifica la versión principal de la aplicación CB. El valor actual es2h03:00 RO 2h MNRVERVersión secundaria. Especifica la versión menor de la aplicación CB. El valor actual es0hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 241Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.4.7 INTRDELAY: Retardo de interrupción3.4.4.8 CS_STATUS: Estado Chipset3.4.4.9 DMACAPABILITY: Capacidad DMAINTRDELAYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 0ChBit Attr defecto Descripción15 RO interrupción 1b coalescencia ApoyadoEl IIO no apoyo interrupción coalescencia al retrasar la generación de interrupciones.14 RV 0h Reservados13:00 RW 0h interrupción Tiempo de retardoEspecifica el número de microsegundos que el retraso generación de una IIO

interrumpir (legacy o MSI o MSI-X) desde el momento en que las interrupciones están habilitadas.CS_STATUSBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 0EhBit Attr defecto Descripción15:04 RV 0h reservados3 RO 0b Dirección ReasignaciónEste bit refleja el bit de TE de la no-VC1 motor de Intel VT-d.2 RO 0b Bypass memoria1 RO 0b MMIO Restricción0 RV 0h reservadosDMACAPABILITYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10hBit Attr defecto Descripción31:10 RV 0h reservados9 XOR 0b con Galios Campo Multiplicar Apoyado por RAID6Si se define, especifica XOR con Galios Multiply Field (Paridad y cociente) códigos de operación paraRAID 5 y RAID 6 son compatibles. Los códigos de operación son:0x89 - XOR con Galios Campo Generación Multiply0x8A - XOR con Galios Campo Multiplicar Validar0x8B - XOR con Galios Campo Multiplicar actualización GeneraciónNota:Cuando este bit es cero, el motor DMA se interrumpe en caso de que se encuentra un descriptor conestos códigos de operación.Este bit se establece si bien la LOD se configura para habilitar o si el RAVDM que permite ROL esrecibido de DMI.0_4_0_CB_BAR: Attr: RO-V defecto: 0b0_4_1_CB_BAR: Attr: RO-V defecto: 0b0_4_2_CB_BAR: Attr: Defecto RO: 0b0_4_3_CB_BAR: Attr: Defecto RO: 0b0_4_4_CB_BAR: Attr: Defecto RO: 0b0_4_5_CB_BAR: Attr: Defecto RO: 0b0_4_6_CB_BAR: Attr: Defecto RO: 0b0_4_7_CB_BAR: Attr: Defecto RO: 0bConfiguración del procesador de E / S integradas (IIO) Registra242 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 28 RO XOR 0b sin Galios Campo Multiplicar Soporte para RAID 5Si se define, especifica XOR sin Galios Multiply Field (paridad solamente) opcodes para RAID5son compatibles. Los códigos de operación son:0x87 - XOR Generación0x88 - XOR ValidarNota:Cuando este bit es cero, el motor DMA se interrumpe en caso de que se encuentra un descriptor conestos códigos de operación.Este bit se establece si bien la LOD se configura para habilitar o si el RAVDM que permite ROL esrecibido de DMI.7 1b RO Extended APIC IDEstablecer si son compatibles de 32b APIC ID.1: 32b APIC ID ha apoyado0: 8b ID APIC ha apoyado6 Bloque 1b RO Rellene Apoyado

Si se define, especifica el bloque de relleno opcode es compatible. El código de operación es:0x01 - Fill BloquearNota:Cuando este bit es cero, el motor DMA se abortará si encuentra un descriptor conestos códigos de operación.5 RO 1b Move / CRC compatiblesSi se define, especifica Mover y códigos de operación de CRC son compatibles. Los códigos de operación son:0x41 - Colocar y generar CRC-320x42 - Move y prueba CRC-320x43 - Move y la tienda CRC-32Nota:Cuando este bit es cero, el motor DMA se abortará si encuentra un descriptor conestos códigos de operación.4 RW-O 1b caché Acceso directo ApoyadoSi se define, especifica las operaciones DMA DCA son compatibles según la configuración de ladescriptores.Nota:Cuando este bit es cero, el motor DMA hace caso omiso de los consejos DCA en descriptores de DMA.Este bit es RW-O para dar el BIOS posibilidad de desactivar el funcionamiento DCA de IntelTecnología QuickData.3 RO 0b XOR ApoyadoSi se define, especifica códigos de operación XOR son compatibles. Opcodes son:0x85 - Generación XOR originales0x86 - XOR originales ValidarNota:Estos códigos de operación han quedado en desuso en la tecnología Intel QuickData v3.El motor DMA abortará si encuentra un descriptor con estos códigos de operación.2 Marker 1b RO Saltarse ApoyadoSi se define, especifica el marcador Saltarse opcode es compatible. El código de operación es:0x84 - Salto MarkerNota:Cuando este bit es cero, el motor DMA se abortará si encuentra un descriptor coneste código de operación.DMACAPABILITYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 243Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.4.10 DCAOFFSET: DCA Offset Registro3.4.4.11 CBPRIO: Intel QuickData Tecnología Prioridad Registro3.4.4.12 DCA_VER: DCA número de versión de Registro3.4.4.13 DCA_REQID_OFFSET: DCA ID Solicitante Offset1 RO 1b CRC Generación compatiblesSi se define, especifica CRC opcodes generación son compatibles. Opcodes son:0x81 - CRC-32 Generación0x82 - CRC-32 Generación y prueba0x83 - CRC-32 Generación y tiendaNota:Cuando este bit es cero, el motor DMA se abortará si encuentra un descriptor conestos códigos de operación.

0 RO Salto de página 1b ApoyadoSi se define, especifica una transferencia cruce se admite páginas físicas.Nota:Cuando este bit es cero, el software no debe establecer SPBrk ni trozos DPBrk en la DMAdescriptor y el motor DMA genera un error si cualquiera de los bits se establecenDCAOFFSETBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 14hBit Attr defecto Descripción15:00 RO Puntos 0100h a donde los registros generales DCA están presentesCBPRIOBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 40hBit Attr defecto Descripción07:00 RO 0h no se utilizaDCA_VERBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 100hBit Attr defecto Descripción07:04 RO 1h Revisión Mayor03:00 RO 0h revisión menorDCA_REQID_OFFSETBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 102hBit Attr defecto Descripción15:00 RO 0180h DCA ID SolicitanteLos registros son a 180h de compensaciónDMACAPABILITYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra244 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.4.14 QPI_CAPABILITY Intel: Intel QPI Compatibilidad Registro3.4.4.15 PCIE_CAPABILITY: PCI Express Capacidad de Registro3.4.4.16 QPI_CAP_ENABLE: Intel QPI Capacidad Enable Register3.4.4.17 PCIE_CAP_ENABLE: PCI Express Capacidad Enable3.4.4.18 APICID_TAG_MAP: APICID a Tag Mapa RegistroCuando DCA está desactivada, DMA motor utiliza todos los 1 en el campo de la etiqueta de la escritura. Este registroestá configurado por BIOS para el controlador de CB para leer. BIOS asignará APICID [07:05] en pedazos Tag [02:00]BIOS debe establecer Tag [4] para evitar que meta caché TPH implícita menos que se pretenda.QPI_CAPABILITYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 108hBit Attr defecto Descripción15:01 RV 0h reservados0 RO 1b Prefetch SugerenciaIIO respalda Prefetch único método Pista en la interfaz coherentePCIE_CAPABILITYBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10AhBit Attr defecto Descripción15:01 RV 0h reservados0 RO MemWr 1bIIO respalda único método de escritura de memoria en PCI ExpressQPI_CAP_ENABLEBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10CH

Bit Attr defecto Descripción15:01 RV 0h reservados0 RW 0b Enable Sugerencia Prefetch enCuando se establece en función de 0, DCA en Intel QPI está habilitado, de lo desactiva. IIO hardwareno utiliza este bit de funciones 1-7. En estas funciones, se proporciona este bitprincipalmente para la BIOS de comunicarse con controlador DCA está activada en el IIO.PCIE_CAP_ENABLEBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 10EhBit Attr defecto Descripción15:01 RV 0h reservados0 RW 0b Enable MemWr de PCIeCuando se establece en función de 0, DCA en PCIe está habilitado, de lo desactiva. Hardware IIO haceNo utilice este bit de funciones 1-7. En estas funciones, se proporciona este bitprincipalmente para la BIOS de comunicarse con controlador DCA está activada en el IIO.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 245Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.5 DMA Channel registros específicosComo se describe en la Tabla 3-22 del canal de información específica DMA está contenida en la localizacióna partir de 80h de desviación del registro CB_BAR.APICID_TAG_MAPBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 110hBit Attr defecto Descripción63:40 RV 0h reservados39:32 RW 80h Tag Mapa 4Este campo es utilizado por el motor de la tecnología Intel QuickData para poblar el campo Tagbit 4 de la memoria escribir transacción que emite con 1, 0, o seleccionarBit APICID.[07:06]00: Tag [4] = Tag_Map_4 [0]01: Tag [4] = APICID [Tag_Map_4 [03:00]]10: Tag [4] = NOT (APICID [Tag_Map_4 [03:00]])11: reservado31:24 RW 80h Tag Mapa 3Este campo es utilizado por el motor de la tecnología Intel QuickData para poblar el campo Tagbit 3 de la memoria escribir transacción que emite con 1, 0, o seleccionarBit APICID.[07:06]00: Tag [3] = Tag_Map_3 [0]01: Tag [3] = APICID [Tag_Map_3 [03:00]]10: Tag [3] = NOT (APICID [Tag_Map_3 [03:00]])11: reservado23:16 RW 80h Tag Mapa 2Este campo es utilizado por el motor de la tecnología Intel QuickData para poblar el campo Tagbit 2 de la memoria escribir transacción que emite con 1, 0, o seleccionarBit APICID.[07:06]00: Tag [2] = Tag_Map_2 [0]01: Tag [2] = APICID [Tag_Map_2 [03:00]]10: Tag [2] = NOT (APICID [Tag_Map_2 [03:00]])11: reservado

15:08 RW 80h Tag Mapa 1Este campo es utilizado por el motor de la tecnología Intel QuickData para poblar el campo Tagbit 1 de la memoria escribir transacción que emite con 1, 0, o seleccionarBit APICID.[07:06]00: Etiqueta [1] = Tag_Map_1 [0]01: Tag [1] = APICID [Tag_Map_1 [03:00]]10: Tag [1] = NOT (APICID [Tag_Map_1 [03:00]])11: reservado07:00 RW 80h Tag Mapa 0Este campo es utilizado por el motor de la tecnología Intel QuickData para poblar el campo Tagbit 0 de la memoria escribir transacción que emite con 1, 0, o seleccionarBit APICID.[07:06]00: Tag [0] = Tag_Map_0 [0]01: Tag [0] = APICID [Tag_Map_0 [03:00]]10: Tag [0] = NOT (APICID [Tag_Map_0 [03:00]])11: reservadoConfiguración del procesador de E / S integradas (IIO) Registra246 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.5.1 CHANCTRL: Registro de control de canalEl registro de control de canal controla el comportamiento del canal de DMA cuando específicaeventos ocurren como la finalización o errores.CHANCTRLBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 80hBit Attr defecto Descripción15:10 RV 0h reservados9 RW-L 0b Finalización Write Enable DCACuando este bit está establecido, y el motor DMA soporta DCA, a continuación, escribe la finalizaciónserá dirigido a la familia de procesadores Intel Xeon E5 se indica en Target IntelXeon E5 campo familia.Este es RW si CHANCNT registro es 1 de lo contrario esteregistro es RO.8 RW-LV 0b IN_USEEn uso. Este bit indica si el canal de DMA está en uso. La primera vez que este bitse lee después de haber sido limpiado, devolverá 0 y automáticamente la transición de0 a 1, reservando el canal para el primer consumidor que lee este registro. TodoLecturas posteriores volverán 1 indica que el canal está en uso. Este bit esaprobado por escrito un valor 0, liberando así el canal. Un consumidor utiliza estemecanismo para reclamar atómicamente propiedad exclusiva del canal DMA. Estese debe hacer antes de intentar programar cualquier registro en el canal de DMARegistro creado. Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO.7:06 RV 0h reservados5 RW-L 0b Desc_addr_snp_ctrlDirección Descriptor snoop control. 1: Cuando se establece, este bit indica que ladescriptores no son coherentes en el espacio y no deben ser escrutan.0: Cuando se desactiva, los descriptores están en el espacio coherente y cada descriptordirección debe estar fisgoneando en Intel QPI.Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO.4 RW-L 0b Err_Int_EnInterrumpir Error Habilitar. Este bit permite que el canal de DMA para generar una interrupción

(MSI o herencia) cuando se produce un error durante la transferencia DMA. Si cualquier error de anulaciónHabilitar (ver más abajo) no se ha establecido, a continuación, los errores no afiliados no causan uncampo interrupt.This es RW si CHANCNT registro es 1 en caso contrario este registro es RO.3 RW-L 0b AnyErr_Abrt_EnCualquier error de anulación de habilitación. Este bit permite una operación de anulación cuando cualquier error esencontrado durante la transferencia de DMA. Cuando se produce la interrupción, el canal DMAgenera una interrupción y una actualización de la terminación de acuerdo con la interrupción Error Habilitary Finalización Error Habilitar bits. Cuando este bit se restablece, los errores sólo afiliadosporque el canal DMA campo para abort.This es RW si CHANCNT registro es 1lo contrario, este registro es RO.2 RW-L 0b Err_Cmp_EnFinalización Error Habilitar. Este bit permite una escritura conclusión a la direcciónespecificado en el registro CHANCMP al encontrar un error durante la DMAtransferir. Si cualquier error de anulación no se ha establecido, los errores no afiliados no causan uncampo write.This conclusión es RW si CHANCNT registro es el 1 de lo contrario, este registro esRO.1 RV 0h Reservados0 RW1C 0b Intp_DisInterrumpir Deshabilitar. Al término de un descriptor, si se especifica una interrupción para quedescriptor y este bit se restablece, el canal DMA genera una interrupción yestablece este bit. La elección entre el modo de interrupción legado MSI o se determina conregistrar el MSICTRL. Interrumpe heredados son más cerrada a través intxDisable enthePCICMD registro del espacio de configuración Intel QuickData Tecnología PCI.El proceso de control se puede volver a habilitar la interrupción de este canal escribiendo un unoeste bit, lo que restablece el bit. Escribir un cero no tiene ningún efecto. Por lo tanto, cada vez que este bitse restablece, permite que el canal DMA para generar una interrupción.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 247Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.5.2 DMA_COMP: DMA Compatibilidad Registro3.4.5.3 CHANCMD: DMA Canal registro de comandoConfiguración de más de uno de estos bits con la misma operación de escritura se traducirá en un Fatalerror (afiliado).3.4.5.4 DMACOUNT: DMA Descriptor Cuenta de registros3.4.5.5 CHANSTS_0: estado del canal 0 RegistrarseEl registro de estado de canal registra la dirección del último descriptor completado porel canal DMA. Consulte la QuickData Tecnología Intel ® Architecture Specification2.0 Rev 1.0 para los requisitos especiales de hardware cuando el software lee este registro.DMA_COMPBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 82hBit Attr defecto Descripción15:03 RV 0h reservados2 RO Compatibilidad v3 1bCompatible con la versión 3 CB spec1 RO Compatibilidad v2 1bCompatible con la versión 2 CB spec0 RO 0b v1 CompatibilidadNo es compatible con la versión 1CHANCMDBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 84hBit Attr defecto Descripción

7:06 RV 0h reservados5 RW-LV 0b Cambiar DMAEstablezca este bit para restablecer el canal DMA. Establecer este bit es un último recurso para recuperar elCanal DMA de un error de programación o de otro problema, como bloqueo de la muerte deprotocolo de coherencia de caché. La ejecución de este comando no genera uninterrumpir o generar de estado. Este comando hace que el canal de DMA para volver a unaestado conocido (Detenido). Este campo es RW si CHANCNT registro es el 1 de lo contrario, esteregistro es RO.4:03 RV 0h Reservados2 RW-LV 0b Susp_DMASuspender DMA. Establezca este bit para suspender la transferencia actual DMA. Este campo es RW siCHANCNT registro es el 1 de lo contrario, este registro es RO.1:00 RV 0h reservadosDMACOUNTBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 86hBit Attr defecto Descripción15:00 RW-L 0000h número de descriptores para procesarEste es el valor absoluto del número de descriptores válidos en la cadena. Lahardware que diferencia a este registro y un contador interno a cero cada vez que elCHAINADDR registro está escrito. Cuando este registro no es igual al valor de laregistro interno, el canal DMA procesa descriptores, incrementando elcontador interno cada vez que se completa (o salta) un registro descriptor.This esRW si CHANCNT registro es el 1 de lo contrario, este registro es RO.Configuración del procesador de E / S integradas (IIO) Registra248 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.5.6 CHANSTS_1: estado del canal 1 RegistroEl registro de estado de canal registra la dirección del último descriptor completado porel canal DMA. Consulte la Intel ® QuickData Tecnología Architecture Specification 2.0Rev 1.0 para los requisitos especiales de hardware cuando el software lee este registro.3.4.5.7 CHAINADDR_0: descriptor de direcciones Chain 0 RegistrarseEste registro está escrito por el procesador para especificar el primer descriptor que descargar porel canal DMA.3.4.5.8 CHAINADDR_1: Descriptor Chain Dirección 1 RegistroEste registro está escrito por el procesador para especificar el primer descriptor que descargar porel canal DMA.CHANSTS_0Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 88hBit Attr defecto Descripción31:6 RO 0000000hCompletado descriptor de direcciones [31:6]Este registro almacena los bits de dirección superiores (64B alineados) del último descriptorprocesada. El canal DMA actualiza automáticamente este registro cuando se produce un error ose produce finalización con éxito. Para cada realización, el canal DMA sobre-escribeel valor anterior, sin importar si dicho valor ha sido leído.5:03 RV 0h reservados02:00 RO 011b DMA_trans_stateEstado de la transferencia DMA. El motor DMA establece estos bits que indican el estado de latransferencia de DMA actual. La causa de una interrupción puede ser error durante la DMAtransferencia o invocado por el proceso de control a través de la CHANCMD register.000 -

Activo001 - Idle, DMA transferencia Done (sin errores de hardware)010 - suspendida011 - Detenido, operación cancelada (consulte Canal registro de errores para más detalles)100 - ArmadosCHANSTS_1Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 8ChBit Attr defecto Descripción31:0 RO 00000000hCompletado descriptor de direcciones [63:32]Este registro almacena los bits de dirección superiores (64 alineado B) del último descriptorprocesada. El canal DMA actualiza automáticamente este registro cuando se produce un error ose produce finalización con éxito. Para cada realización, el canal DMA sobre-escribeel valor anterior, sin importar si dicho valor ha sido leído.CHAINADDR_0Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 90hBit Attr defecto Descripción31:0 RW-L 00000000hDescriptor de direcciones [31:0]Este campo de 64 bits marca la dirección del primer descriptor que descargar por la DMAcanal. Los 6 bits menos significativos deben ser cero para la dirección sea válida.Este registro es RW si CHANCNT registro es 1 en caso contrario este registro es RO.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 249Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.5.9 CHANCMP_0: Canal Finalización Dirección 0 RegistrarseEste registro especifica la dirección donde el canal DMA escribe el estado de finalizaciónal terminar o una condición de error, es decir, se escribe el contenido de los CHANSTSregistrarse para el destino como se ha señalado por el registro CHANCMP.3.4.5.10 CHANCMP_1: Canal Finalización Dirección 1Este registro especifica la dirección donde el canal DMA escribe el estado de finalizaciónal terminar o una condición de error, es decir, se escribe el contenido de los CHANSTSregistrarse para el destino como se ha señalado por el registro CHANCMP.3.4.5.11 CHANERR: Error de canalEl Canal Error Register registra las condiciones de error que ocurren dentro de un determinado DMAcanal.Para el próximo descriptor Errores dirección, el registro CHANSTS contiene la dirección delque contiene el descriptor no válido Siguiente descriptor de direcciones. Para la cadena de valor de direcciónLos errores, los CHANSTS no es aplicable. Para otros errores que causan un aborto, losCHANSTS registro contiene la dirección del último descriptor éxito completo.CHAINADDR_1Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 94hBit Attr defecto Descripción31:0 RW-L 00000000hDescriptor de direcciones [63:32]Este campo de 64 bits marca la dirección del primer descriptor que descargar por la DMAcanal. Los 6 bits menos significativos deben ser cero para la dirección sea válida.Este registro es RW si CHANCNT registro es 1 en caso contrario este registro es RO.

CHANCMP_0Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 98hBit Attr defecto Descripción31:3 RW-L 00000000hCanal Finalización Dirección [31:3]Este campo de 64 bits especifica la dirección en la que el motor DMA escribe la finalizaciónde estado (CHANSTS). Esta dirección puede caer dentro de la memoria del sistema o memorymappedI / O el espacio, pero debería ser de 8 bytes aligned.This registro es RW si CHANCNTregistro es el 1 de lo contrario, este registro es RO.2:00 RV 0h reservadosCHANCMP_1Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 9ChBit Attr defecto Descripción31:0 RW-L 00000000hCanal Finalización Dirección [63:32]Este campo de 64 bits especifica la dirección en la que el motor DMA escribe la finalizaciónde estado (CHANSTS). Esta dirección puede caer dentro de la memoria del sistema o memorymappedI / O el espacio, pero debería ser de 8 bytes aligned.This registro es RW si CHANCNTregistro es el 1 de lo contrario, este registro es RO.Configuración del procesador de E / S integradas (IIO) Registra250 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2CHANERRBus: 0 MMIO BAR: CB_BAR [0:7] Offset: A8hBit Attr defecto Descripción31:19 RV 0h reservados18 0b descriptor Recuento ErrorEl hardware activa este bit cuando encuentra un descriptor de base que requiere unaDescriptor extendida (tal como un XOR con 8 fuentes), pero DMACount indicaque el descriptor de Base es el último descriptor de que se puede procesar.Nota:Este bit es RW1CS para funciones 0-1 y ósmosis inversa para funciones 2-70_4_0_CB_BAR: Attr: RW1CS defecto: 0b0_4_1_CB_BAR: Attr: RW1CS defecto: 0b0_4_2_CB_BAR: Attr: Defecto RO: 0b0_4_3_CB_BAR: Attr: Defecto RO: 0b0_4_4_CB_BAR: Attr: Defecto RO: 0b0_4_5_CB_BAR: Attr: Defecto RO: 0b0_4_6_CB_BAR: Attr: Defecto RO: 0b0_4_7_CB_BAR: Attr: Defecto RO: 0b17 0b XOR Q ErrorEl hardware activa este bit cuando la parte de validación Q delXOR con Galois Campo Multiplicar Validar operación falla.Nota:Este bit es RW1CS para funciones 0-1 y ósmosis inversa para funciones 2-70_4_0_CB_BAR: Attr: RW1CS defecto: 0b0_4_1_CB_BAR: Attr: RW1CS defecto: 0b0_4_2_CB_BAR: Attr: Defecto RO: 0b0_4_3_CB_BAR: Attr: Defecto RO: 0b

0_4_4_CB_BAR: Attr: Defecto RO: 0b0_4_5_CB_BAR: Attr: Defecto RO: 0b0_4_6_CB_BAR: Attr: Defecto RO: 0b0_4_7_CB_BAR: Attr: Defecto RO: 0b16 RW1CS 0b CRC o XOR P ErrorEl hardware activa este bit cuando una operación de prueba CRC u operación XOR Validezfalla o cuando la parte de validación P del XOR con Galois Campo Multiplicar Validaroperación falla.15 RO 0b Unaffil_errError Unaffiliated. IIO nunca se pone este bit14 RV 0h Reservados13 RW1CS 0b int_cfg_errInterrumpir Error de configuración. El canal DMA establece este bit indica que laregistros de interrupción no se configuraron correctamente cuando el canal DMA intentópara generar una interrupción. Por ejemplo dirección de interrupción no es 0xFEE.12 RW1CS 0b Cmp_addr_errFinalización Dirección error. El canal DMA establece este bit indica que laregistro de direcciones finalización estaba configurado para una dirección no válida o no ha sidoconfigurado.11 RW1CS 0b Desc_len_errDescriptor Error Largo. El canal DMA establece este bit indica que la corrientetransferencia tiene un valor de campo de longitud ilegal. Cuando se haya establecido este bit, la direccióndel descriptor fallado es en el registro del estado del canal.10 RW1CS 0b Desc_ctrl_errError de control del descriptor. El canal DMA establece este bit indica que la corrientetransferencia tiene un valor de campo de control ilegal. Cuando se haya establecido este bit, la direccióndel descriptor fallado es en el registro del estado del canal.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 251Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.5.12 CHANERRMSK: Canal Error Mask Register9 RW1CS 0b Wr_data_errError de escritura de datos. El canal DMA establece este bit indica que la transferencia de corrienteha encontrado un error al escribir los datos de destino. Este error podría serdebido a un error RAM interna en la cola de escritura que almacena los datos de escrituraantes de escribirse en la memoria principal. Cuando se haya establecido este bit, la dirección deel descriptor no es en el registro del estado del canal.8 RW1CS 0b Rd_data_errError de lectura de datos. El canal DMA establece este bit indica que la transferencia de corrienteha encontrado un error al acceder a los datos de origen. Este error podría ser unaleer datos que se reciben envenenado. Cuando se haya establecido este bit, la dirección deldescriptor fallado es en el registro del estado del canal.7 RW1CS 0b DMA_data_parerrDMA Error de paridad de datos. El canal DMA establece este bit indica que la corrientetransferencia ha encontrado un error incorregible ECC / paridad ha informado la DMAmotor.6 RW1CS 0b Cdata_parerrChipset datos Error de paridad. El canal DMA establece este bit indica que la corrientetransferencia ha detectado un error de paridad ha informado el chipset. Cuando este bit tieneha establecido, la dirección del descriptor fallado es en el registro del estado del canal.5 RW1CS 0b Chancmd_err

Error CHANCMD. El canal DMA establece este bit indica que un escriba alCHANCMD registro contiene un valor no válido (por ejemplo, más de un bit de comandoprogramar).4 RW1CS 0b Chn_addr_valerrCadena de Valor Dirección error. El canal DMA establece este bit indica que laCHAINADDR registro tiene una dirección ilegal, incluyendo un error de alineación (no en unLímite de 64 bytes).3 RW1CS 0b error de descriptoresEl canal DMA establece este bit indica que la transmisión actual ha encontradoun error (no entren en ningún otros bits de error) al leer o ejecutarun descriptor de DMA. Cuando este bit se ha establecido y el canal vuelve a laEstado parado, la dirección del descriptor no es en el registro del estado del canal.2 RW1CS 0b Nxt_desc_addr_errSiguiente descriptor de direcciones error. El canal DMA establece este bit indica que ladescriptor actual tiene un siguiente descriptor de dirección ilegal incluyendo una alineaciónde error (no en un límite de 64 bytes). Cuando este bit se ha establecido y el canalvuelve al estado parado, la dirección del descriptor fallado es en el CanalRegistro de estado.1 RW1CS 0b DMA_xfrer_daddr_errDMA Transfer Dirección de destino Error. El canal DMA establece este bit indicaque el descriptor actual tiene una dirección de destino ilegal. Cuando este bit tieneha establecido, la dirección del descriptor fracaso ha sido almacenada en el CanalRegistro de estado.0 RW1CS 0b DMA_trans_saddr_errDMA Transfer Source Address Error. El canal DMA establece este bit indica queel descriptor actual tiene una dirección de origen ilegal. Cuando se haya establecido este bit,la dirección del descriptor fracaso ha sido almacenado en el estado del canalregistrarse.CHANERRMSKBus: 0 MMIO BAR: CB_BAR [0:7] Offset: AChBit Attr defecto Descripción31:19 RV 0h reservadosCHANERRBus: 0 MMIO BAR: CB_BAR [0:7] Offset: A8hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra252 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.5.13 DCACTRL: DCA control18 0b Mask Bit 18Este registro es un poco de máscara de bits para el registro CHANERR0: habilitar1: desactivarNota:Este bit es RO en funciones 2-70_4_0_CB_BAR: Attr: RWS defecto: 0b0_4_1_CB_BAR: Attr: RWS defecto: 0b0_4_2_CB_BAR: Attr: Defecto RO: 0b0_4_3_CB_BAR: Attr: Defecto RO: 0b0_4_4_CB_BAR: Attr: Defecto RO: 0b0_4_5_CB_BAR: Attr: Defecto RO: 0b

0_4_6_CB_BAR: Attr: Defecto RO: 0b0_4_7_CB_BAR: Attr: Defecto RO: 0b17 0b Mask Bit 17Este registro es un poco de máscara de bits para el registro CHANERR0: habilitar1: desactivarNota:Este bit es RO en funciones 2-70_4_0_CB_BAR: Attr: RWS defecto: 0b0_4_1_CB_BAR: Attr: RWS defecto: 0b0_4_2_CB_BAR: Attr: Defecto RO: 0b0_4_3_CB_BAR: Attr: Defecto RO: 0b0_4_4_CB_BAR: Attr: Defecto RO: 0b0_4_5_CB_BAR: Attr: Defecto RO: 0b0_4_6_CB_BAR: Attr: Defecto RO: 0b0_4_7_CB_BAR: Attr: Defecto RO: 0b16 RWS 0b Bit Mask 16Este registro es un poco de máscara de bits para el registro CHANERR0: habilitar1: desactivar15:14 RV 0h reservados13:00 RWS 0000h Bit Mask 13Este registro es un poco de máscara de bits para el registro CHANERR0: habilitar1: desactivarDCACTRLBus: 0 MMIO BAR: CB_BAR [0:7] Offset: B0hBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW-L 0h Target Intel Xeon de la familia E5Especifica el ID APIC del objetivo Intel Xeon de la familia E5 para la terminaciónEscribe. Este campo es RW si CHANCNT registro es 1 en caso contrario este registro es RO.CHANERRMSKBus: 0 MMIO BAR: CB_BAR [0:7] Offset: AChBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 253Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.4.5.14 DCA_REQID [0:1]: DCA Tabla ID Solicitante Global Registros3.4.5.15 MSGADDR: MSI-X Baja el registro de direcciones3.4.5.16 MSGUPRADDR: MSI-X registros de dirección superiorDCA_REQID [0:1]Bus: 0 MMIO BAR: CB_BAR [0:7] Offset: 180h, 184hBit Attr defecto Descripción31 RO 0b ÚltimaEste bit se activa sólo en el último registro RequesterID para este puerto. Por lo tanto, se identificaque esta es la última DCA RequesterID registro para este puerto.30 0h RV reservados29 RW 0b válidocuando se establece el id solicitante programado en los bits 15:00 es usado por el hardware de DCAescribir la identificación, de lo contrario se ignoran los bits.

28 RW 0b Ignorar número de funciónCuando se establece, el campo número de la función en el RequesterID se ignora cuandoautenticar una escritura DCA, de lo contrario se incluye el número de función27:16 RV 0h reservados15:08 RW 0h Número BusNúmero de bus PCI del solicitante DCA07:03 RW 0h número de dispositivoNúmero de dispositivo del solicitante días02:00 RW 0b Número de funciónNúmero de función del solicitante díasMSGADDRBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2000hBit Attr defecto Descripción31:20 RW 0h Dirección MSBEste campo especifica los 12 bits más significativos de la dirección de MSI de 32 bits. Este campoes R / W sólo por razones de compatibilidad.19:02 RW 0h DirecciónEspecifica el APIC local a la que necesita este interrupciones MSI-X que se enviarán1:00 RV 0h reservadosMSGUPRADDRBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2004hBit Attr defecto Descripción31:0 RW 0h MSB Dirección SuperiorReservada a 0 porque no se aplica a IA. Este campo es de R / W para la compatibilidadúnicas razones.Configuración del procesador de E / S integradas (IIO) Registra254 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.4.5.17 MSGDATA: Registra MSI-X de datos3.4.5.18 VECCTRL: Registra MSI-X Control de Vectores3.4.5.19 PENDINGBITS: MSI-X Interrumpir Bits pendientes los Registros3.5 E / S integradas Core RegistrosEsta sección describe los registros de configuración PCI estándar y un dispositivo específicosRegistros de configuración relacionada a continuación:• Intel VT-d, asignación de dirección, gestión de sistema y Registros Varios -Dispositivo de 5, función 0• IIO control / estado y error Global Registros-dispositivo 5, función 2• IOxAPIC Registros-Device 5, función 4MSGDATABus: 0 MMIO BAR: CB_BAR [0:7] Offset: 2008hBit Attr defecto Descripción31:0 0h RW MSI DataEspecifica el vector que tiene que ser utilizado para las interrupciones desde el motor DMA. IIOutiliza los 16 bits más bajos de este campo para formar la porción de datos de la interrupción en lainterfaz coherente. Los 16 bits superiores no son utilizados por IIO y dejan como RW sólo pararazones de compatibilidad.VECCTRLBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 200ChhBit Attr defecto Descripción31:1 RV 0h reservados0 RW Máscara 1b

Cuando se ajusta un poco, el canal está prohibido enviar un mensaje, incluso si todos losotras condiciones internas para la generación de interrupciones son válidas.PENDINGBITSBus: 0 MMIO BAR: CB_BAR [0:7] Offset: 3000hBit Attr defecto Descripción31:1 RO 00000000hMSI canal constante espera de los bitsReservado0 RW-V 0b MSI Canal PendienteBit de pendiente (cuando se establece) indica que el motor DMA tiene una pendiente de MSI-Xmensaje para el canal de DMA. Este bit es borrado por hardware tan pronto como emitael message.Note MSI-X que Bit espera se establece sólo si todas las condiciones internas parageneración de una MSIXinterrumpir (como la interrupción Canal Bit de desactivación de ser limpiado, etc) sonválida. Esto no incluye el bit de la máscara de MSI-X para el canal y el MSI-XBit de función Mask. Una vez establecido, el bit de pendiente permanece activada hasta que:El bit de la máscara de MSI-X correspondiente y el MSI-X Función de máscara de bits son tantodespejado, momento en el que las cuestiones IIO el mensaje en espera y borra el bit.En espera se restablece cuando el bit de desactivación de interrupciones en el canal correspondienteRegistro de Control (CHANCTRL) 'transiciones de 1B a 0b y no hay otrainterrupción pendiente para ese canal - ningún mensaje MSI-X emitidos.Aplicación Nota: Las implementaciones pueden considerar un mensaje de MSI "expedido ael sistema ', tan pronto como el mensaje es' publicado 'internamente en el dispositivo.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 255Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.1 Registro de Configuración Maps (dispositivo 5, función: 0, 2 y4)Tabla 3-25. Intel ® VT, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x000-0x0FFDID VID HDRTYPECTRL 00h 80hPCISTS PCICMD MMCFG 04h 84hCCR 88h 08h RIDHDR CLSR 0Ch 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h TSEG A8hSDID SVID 2Cr ACh30h GENPROTRANGE1_BASE B0hCAPPTR1Notas:1. Puntos CAPPTR a la primera capacidad de bloque34h B4h38h GENPROTRANGE1_LIMIT B8hINTPIN INTL 3Ch BCHPXPCAP PXPNXTPTR PXPCAPID 40h GENPROTRANGE2_BASE C0h

PCIe-Reservado 44h C4H48h GENPROTRANGE2_LIMIT C8H4 canales CCh50h TOLM D0h54h Tohm D4h58h D8H5Ch DCh60h NCMEM_BASE E0h64h E4H68h NCMEM_LIMIT E8h6Ch ECh70h MENCMEM_BASE F0h74h F4H78h MENCMEM_LIMIT F8hFCh 7CHConfiguración del procesador de E / S integradas (IIO) Registra256 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-26. Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x100 0x1FFVTBAR 100h 180hVTGENCTRL 104h 184hCPUBUSNO 108h VTISOCHCTRL 188 HLMMIOL 10CH VTGENCTRL2 18CHLMMIOH_BASE110h 190hIOTLBPARTITION 194h 114hLMMIOH_LIMIT118h 198h11CH 19ChGENPROTRANGE0_BASE120h 1A0h124H 1A4hGENPROTRANGE0_LIMIT128H VTUNCERRSTS 1A8h12Ch VTUNCERRMSK 1ACh130h VTUNCERRSEV 1B0h134h VTUNCERRPTR 1B4h138H 1B8h13CH 1BChCIPCTRL 140hIIOMISCCTRL1C0hCIPSTS 144h 1C4hCIPDCASAD 148h 1C8hCIPINTRC14Ch 1CCh150h 1D0hCIPINTRS 154H 1D4h158h 1D8h15CH 1DCh

160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChTabla 3-27. Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x200-0x2FF (Hoja 1 de 2)280h 200h204h 284h208H 288h20CH 28ChLTDPR 210h 290h214h 294hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 257Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra218H 298H21CH 29Ch220h 2A0h224H 2A4h228H 2A8h22CH 2ACh230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4h268h 2E8h26CH 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChTabla 3-28. Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x800-0x8FF (Hoja 1 de 2)IRP_MISC_DFX0 800H 880HIRP_MISC_DFX1 804h 884hIRP0DELS808h 888h

80Ch 88ChIRP1DELS810H 890h814H 894hIRP0DBGRING0818h 898h81ch 89ChIRP1DBGRING0820H 8A0h824H 8A4hIRPSPAREREGSIRP1DBGRING1IRP0DBGRING1 828h 8A8h82Ch 8AChIRP0RNG 830h 8B0hTabla 3-27. Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x200-0x2FF (Hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra258 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2IRP1RNG 834H 8B4h838h 8B8h83Ch 8BChIRPEGCREDITS840H 8C0h844H 8C4h848h 8C8h84Ch 8CCh850h 8D0h854h 8D4h858h 8D8h85Ch 8DCh860h 8E0h864h 8E4h868h 8E8h86Ch 8ECh870H 8F0h874h 8F4h878h 8F8h87Ch 8FChTabla 3-28. Intel VT-d, Mapa Dirección, gestión de sistemas y registros Varios(Dispositivo 5, función 0) - Offset 0x800-0x8FF (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 259Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTabla 3-29. IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Función 2: Offset0x0-0xFFDID VID 0h

IRPPERRSV80hPCISTS PCICMD 04h 84hCCR 88h 08h RIDHDR CLSR 0Ch IIOERRSV 8Ch10h MIERRSV 90h14h PCIERRSV 94h18h 98h1Cr SYSMAP 9Ch20h A0h VIRAL24h ERRPINCTL A4h28h ERRPINST A8hSDID SVID 2Cr ERRPINDAT ACh30hVPPCTLB0hCAPPTR1 34h B4h38h VPPSTS B8hINTPIN INTL 3ChVPPFREQBCHPXPCAP PXPNXTPTR PXPCAPID 40h C0hPCIe RESERVADOS 44h C4H48h VPP_INVERTSC8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHNotas:1. CAPPTR apunta a la primera capacidad de bloque.Configuración del procesador de E / S integradas (IIO) Registra260 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-30. IIO Control / Estado & Global Error Register Map - Dispositivo de 5, Función 2: Offset0x100 0x1FFRESERVADO PCIe Header espacio 100h 180h104h 184h108h 188 H10CH 18CH110h 190h

114h 194h118h 198h11CH 19Ch120h 1A0h124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BCh140h GNERRST 1C0h144h GFERRST 1C4h148h GERRCTL 1C8h14Ch GSYSST 1CCh150h GSYSCTL 1D0h154H 1D4h158h 1D8h15CH GFFERRST 1DCh160h 1E0h164h 1E4h168h GFNERRST 1E8h16Ch GNFERRST 1ECh170h 1F0h174H 1F4h178h GNNERRST 1F8h17Ch 1FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 261Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTabla 3-31. IIO Mapa Local Error - Dispositivo de 5, Función 2: Offset 0x200h-0x2FFh280h 200h204h 284h208H 288h20CH 28Ch210h 290h214h 294h218H 298H21CH 29Ch220h 2A0h224H 2A4h228H 2A8h22CH 2AChIRPP0ERRST 230h IRPP1ERRST 2B0hIRPP0ERRCTL 234H IRPP1ERRCTL 2B4hIRPP0FFERRST 238H IRPP1FFERRST 2B8hIRPP0FNERRST 23Ch IRPP1FNERRST 2BChIRPP0FFERRHD0 240h IRPP1FFERRHD0 2C0hIRPP0FFERRHD1 244H IRPP1FFERRHD1 2C4hIRPP0FFERRHD2 248h IRPP1FFERRHD2 2C8hIRPP0FFERRHD3 24CH IRPP1FFERRHD3 2CCh

IRPP0NFERRST 250h IRPP1NFERRST 2D0hIRPP0NNERRST 254H IRPP1NNERRST 2D4hIRPP0NFERRHD0 258h IRPP1NFERRHD0 2D8hIRPP0NFERRHD1 25Ch IRPP1NFERRHD1 2DChIRPP0NFERRHD2 260h IRPP1NFERRHD2 2E0hIRPP0NFERRHD3 264H IRPP1NFERRHD3 2E4hIRPP0ERRCNTSEL 268h IRPP1ERRCNTSEL 2E8hIRPP0ERRCNT 26CH IRPP1ERRCNT 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChConfiguración del procesador de E / S integradas (IIO) Registra262 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-32. IIO Mapa Local Error - Dispositivo de 5, Función 2: Offset 0x300-0x3ffIIOERRST 300h MIERRST 380HIIOERRCTL 304H MIERRCTL 384hIIOFFERRST 308h MIFFERRST 388 noniesIIOFFERRHD0 30CH MIFFERRHDR_0 38ChIIOFFERRHD1 310h MIFFERRHDR_1 390HIIOFFERRHD2 314H MIFFERRHDR_2 394hIIOFFERRHD3 MIFFERRHDR_3 318h 398hIIOFNERRST 31CH MIFNERRST 39ChIIONFERRST 320h MINFERRST 3A0hIIONFERRHD0 324h MINFERRHDR_0 3A4hIIONFERRHD1 328h MINFERRHDR_1 3A8hIIONFERRHD2 32Ch MINFERRHDR_2 3AChIIONFERRHD3 330h MINFERRHDR_3 3B0hIIONNERRST 334h MINNERRST 3B4h338H 3B8hIIOERRCNTSEL 33Ch MIERRCNTSEL 3BChIIOERRCNT 340h MIERRCNT 3C0h344h 3C4h348h 3C8h34Ch 3CCh350h 3D0h354h 3D4h358h 3D8h35Ch 3DCh360h 3E0H364H 3E4h368h 3E8h36CH 3ECh370H 3F0h374h 3F4h378h 3F8h37Ch 3FChTabla 3-33. I / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: offset 0x00-0xFF (Hoja 1 de 2)DID VID 0h RDINDEX 80h

PCISTS PCICMD 4h 84hCCR 88h 8h RIDHDR CLSR Ch. 8ChMBAR RDWINDOW 10h 90h14h 94h18h 98h1Cr 9Ch20h IOAPICTETPC A0hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 263Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hINTPIN INTL 3Ch BCHABAR 40h C0hPXPCAP 44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8hPMCAP 6Ch EChPMCSR 70h F0h74h F4H78h F8hFCh 7CHTabla 3-34. I / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: offset 0x200-0x2FF (Hoja 1 de 2)280h 200h204h 284h208H IOADSELS0 288h20CH IOADSELS1 28Ch210h 290h214h 294h218H 298H21CH 29Ch220h IOINTSRC0 2A0h224H IOINTSRC1 2A4h228H IOREMINTCNT 2A8h22CH IOREMGPECNT 2ACh230h 2B0h234H 2B4h238H 2B8h

23Ch 2BChTabla 3-33. I / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: offset 0x00-0xFF (Hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra264 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.2 El espacio de configuración PCI Registro Común de dispositivo 53.5.2.1 VID: Vendedor registro de identificación3.5.2.2 DID: Identificación del dispositivo Registrarse240h IOXAPICPARERRINJCTL 2C0h244H FAUXGV 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4h268h 2E8h26CH 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChVIDBus: 0 Dispositivo: 5 Función: 0,2,4, Offset: 00hBit Attr defecto Descripción15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.DIDBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 02hBit Attr defecto Descripción15:00 Número de identificación del dispositivo 3C28h ROLos valores de ID de dispositivo varían de una función a otra. Bits 15:08 son iguales a 0x3C paraIntel Xeon E5 familia. La lista siguiente es un desglose de la funcióngroups.0x3C00 - 0x3C1F: PCI Express y puertos DMI0x3C20 - 0x3C3F: Características IO (QDDMA, APIC, Intel VT, RAS, Intel TXT)0x3C40 - 0x3C5F: monitores de rendimiento0x3C60 - 0x3C7F: DFX0x3C80 - 0x3C9F: interfaz de interconexión Intel QuickPath0x3CA0 - 0x3CBF: Home Agente / controlador de memoria0x3CC0 - 0x3CDF: Administración de energía0x3CE0 - 0x3CFF: Cbo / AnilloTabla 3-34. I / OxAPIC PCI Configuración mapa espacial - 5/Function dispositivo 4: offset 0x200-0x2FF (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 265Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.2.3 PCICMD: Register PCI ComandoEste registro define el registro de comando compatible PCI 3.0 valores aplicables a PCI

Expresar el espacio.3.5.2.4 PCISTS: registro de estado PCIEl registro de estado PCI es un registro de estado de 16 bits que normalmente informa de la ocurrenciade diversos eventos asociados con el lado primario del dispositivo "virtual" PCI Express.Dado que estos dispositivos son dispositivos de puente de acogida, el único campo que tiene significado es"Lista de capacidades."PCICMDBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 04hBit Attr defecto Descripción15:11 RV 0h reservados10 RO 0b INTx DesactivarN / A para estos dispositivos9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express y está cableado a 08 RO 0b SERR ActivarEste bit no tiene impacto en el informe de errores a partir de estos dispositivos7 RO 0b IDSEL Stepping / Espera control de ciclosNo es aplicable a los dispositivos internos. Cableado a 0.6 RO 0b Parity Error RespuestaEste bit no tiene impacto en el informe de errores a partir de estos dispositivos5 paleta VGA RO 0b snoop HabilitarNo es aplicable a los dispositivos internos. Cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo es aplicable a los dispositivos internos. Cableado a 0.3 RO 0b Ciclo Especial HabilitarNo aplicable. Cableado a 0.2 RO 0b Bus Master EnableCableado a 0, ya que estos dispositivos no generan transacciones1 RO 0b Espacio Memoria ActivaCableado a 0, ya que estos dispositivos no decodificar cualquier barra de memoria0 RO 0b IO Espacio ActivaCableado a 0, ya que estos dispositivos no decodificar cualquier barra IOPCISTSBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 06hBit Attr defecto Descripción15 RO 0b Detectado error de paridadEste bit se establece cuando el dispositivo recibe un paquete en el lado primario con unerror de datos no se puede corregir (incluyendo un paquete con el bit veneno) o unDirección incorregible / error de paridad control. El ajuste de este bit es independientemente deel bit de error de respuesta Paridad (PERRE) en el registro PCICMD. R2PCIe nunca lo haráestablecer este bit.14 RO 0b señaliza error del sistemaCableado a 013 RO 0b Recibido Maestro AbortarCableado a 0Configuración del procesador de E / S integradas (IIO) Registra266 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.2.5 RID: Registro de Identificación de revisionesEste registro contiene el número de revisión de la documentación integrada de I / O.3.5.2.6 CCR: Class Code

Este registro contiene el código de clase para el dispositivo.12 RO 0b Recibido Target AbortarCableado a 011 RO 0b señalizadas por objetivo AbortarCableado a 010:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RO 0b Master Data Error de paridadCableado a 07 RO 0b Fast Back-to-BackNo aplica para PCI Express. Cableado a 0.6 RV 0h Reservados5 RO 0b bus PCI de 66 MHz capazNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 1bEste bit indica la presencia de una estructura de lista de capacidades3 RO 0b INTx EstadoCableado a 02:00 RV 0h reservadosPCISTSBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 06hBit Attr defecto DescripciónRIDBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 08hBit Attr default Descripción07:00 RO 00h Revision_IDRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RID encualquier función de la familia Xeon E5 Intel.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesador Intel XeonE5 Family Intel QPI función se redirige al clúster IIO. Accesos a la CCRcampo también se redirigen debido a la alineación DWORD. Es posible que JTAG accedeson directos, por lo que no siempre va a ser redirigido.CCRBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 09hBit Attr defecto Descripción23:16 RO 08h de clases basePara casi todos los IIO dispositivos / funciones de este campo está cableado a 06h, lo que indica que es un"Dispositivo Puente". Dispositivos genéricos no puente utilizan un valor de 08h, lo que indica que es un'Sistema Genérico periférica.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 267Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.2.7 CLSR: Cacheline Tamaño Registro3.5.2.8 HDR: Cabezal Tipo de RegistroEste registro identifica el diseño de encabezado del espacio de configuración.3.5.2.9 SVID: subsistema ID Vendor15:08 RO 80h Sub-ClassPara casi todas las funciones del dispositivo / IIO, por defecto este campo a 00h indicando puente de acogida.

Los dispositivos que no utilizan un puente valor de 80h.07:00 RO 00h a nivel de registro Interfaz de programaciónAjuste a 00h para todos los dispositivos no APIC.CLSRBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 0ChBit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline de Intel ®Xeon ® E5 Familia de procesador siempre 64B.CCRBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 09hBit Attr defecto DescripciónHDRBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 0EhBit Attr defecto Descripción7 RO 1b dispositivo multifunciónEl valor predeterminado es bit a 1b, ya que todos estos dispositivos son multifunción Para Dev. # 4, 6, 7,BIOS puede controlar individualmente el valor de este bit en función # 0 de estos dispositivos,basado en HDRTYPECTRL registro. BIOS establecer estos bits de control para cambiar estacampo a 0 en función # 0 de estos dispositivos, sólo si se expone funcionar 0 en el dispositivoal OS.06:00 RO Layout Configuración 00hEste campo identifica el formato de la disposición de configuración de cabecera. Es de tipo 0 paratodos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final".7 RO 1b dispositivo multifunciónEl valor predeterminado es bit a 1b, ya que todos estos dispositivos son multi-función. Para Dev. # 4, 6, 7,BIOS puede controlar individualmente el valor de este bit en función # 0 de estos dispositivos,basado en HDRTYPECTRL registro. BIOS establecer estos bits de control para cambiar estacampo a 0 en función # 0 de estos dispositivos, sólo si se expone funcionar 0 en el dispositivoal OS.SVIDBus: 0 Dispositivo: 5 Función: 0, 2,4 Desplazamiento: 2CrBit Attr default Descripción15:00 RW-O Número de Identificación del proveedor del sistema secundario 8086h.El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez después de la reposición.Configuración del procesador de E / S integradas (IIO) Registra268 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.2.10 SID: Subsistema de ID de dispositivo3.5.2.11 CAPPTR: Indicador de CapacidadEl CAPPTR proporciona el offset de la dirección de la primera de capacidad del dispositivo en lalista de capacidades.3.5.2.12 INTL: Línea registro de interrupciónEl registro de interrupción de línea se utiliza para comunicar información de enrutamiento de línea de interrupciónentre el código de inicialización y el controlador de dispositivo.3.5.2.13 INTPIN: Pin de interrupción Registrarse3.5.2.14 PXPCAPID: PCI Express Capacidad de Registro de IdentidadLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.SCID

Bus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 2EhBit Attr defecto Descripción15:00 RW-O número de identificación del dispositivo Subsistema 00hAsignado por el proveedor de subsistema para identificar el subsistemaCAPPTRBus: 0 Dispositivo: 5 Función: 0,2,4 Desplazamiento: 34hBit Attr defecto Descripción07:00 RO Dev. 5, F0,2 =40hDev. 5,F4 =44hIndicador de CapacidadSeñala la primera estructura de la capacidad para el dispositivo, que es la capacidad de PCIe.INTLBus: 0 dispositivo: Función 5: 0,2 Desplazamiento: 3ChBit Attr defecto Descripción07:00 RO 00h línea de interrupciónN / A para estos dispositivosINTPINBus: 0 Dispositivo: 5 Función: 0,2 Desplazamiento: 3DhBit Attr defecto Descripción07:00 RO 00h interrupción PinN / D, ya que estos dispositivos no generan ninguna interrupción en su propiaProcesador Intel ® Xeon ® secuencia E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 269Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.2.15 PXPNXTPTR: PCI Express al puntero RegistroLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.3.5.2.16 PXPCAP: Capacidades PCI Express RegistroLa Capacidad de registro de lista PCI Express enumera la capacidad PCI Expressestructura en el espacio de configuración PCI 3.0.3.5.3 Intel ® VT-d, asignación de direcciones, administración del sistema,Coherent Interface, Misc Registros3.5.3.1 HDRTYPECTRL: Tipo de control Header PCIPXPCAPIDBus: 0 Dispositivo: 5 Función: 0, 2 Desplazamiento: 40hBit Attr defecto Descripción07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.PXPNXTPTRBus: 0 Dispositivo: 5 Función: 0,2 Desplazamiento: 41hBit Attr defecto Descripción07:00 RO E0h Siguiente PtrEste campo se establece en la capacidad de PM PCI.PXPCAPBus: 0 Dispositivo: 5 Función: 0, 2,4 Desplazamiento: 42hBit Attr default Descripción

15:014RV 0h reservados13:09 RO 00h interrupción Número de mensaje N / A8 Ranura 0b RO Implementado N / A07:04 RO 1001b Device / PuertoEste campo identifica el tipo de dispositivo. Se establece en el DMA para indicar complejo de raízdispositivo de punto final integrado.03:00 RO 2h Capacidad VersionEste campo identifica la versión de la estructura de la capacidad de PCI Express. Se establece en 2 horas paraDispositivos PCI Express y DMA para el cumplimiento de los registros de base prolongados.HDRTYPECTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 80hBit Attr defecto Descripción31:3 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra270 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.2 MMCFG: MMCFG Rango de direcciones3.5.3.3 TSEG: Rango de direcciones TSEG02:00 RW 000b Set tipo de cabecera para una sola función (clear bit MFD)Cuando se establece, la función # 0 con el dispositivo indicado muestra un valor de 0 para el bit 7 delel registro de HDR, lo que indica un solo dispositivo la función. BIOS establece este bit, cuando sólofunción # 0 es visible en el dispositivo, ya sea por razones de SKU o BIOS tieneoculta todas las funciones, pero la función # 0 en el dispositivo a través del registro DEVHIDE.Bit 0 es para Device # 1Bit 1 es para el dispositivo # 2Bit 3 es para dispositivos º 3Actualmente esto se define sólo para los dispositivos 1, 2 y 3 debido a que en otros dispositivos esespera que por lo menos 2 funciones son visibles para OS o todo el dispositivo está oculto.MMCFGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 84hBit Attr defecto Descripción63:58 RW-LB 00h MMCFG Limit DirecciónIndica la dirección de carrera que se alinea con un límite de 64 MB. Cualquier acceso quedecodifica a estar entre MMCFG.BASE <= Dir <= MMCFG.LIMIT dirige elMMCFG región y es abortado por IIO. Ajuste de la MMCFG.BASE superiorMMCFG.LIMIT, desactiva esta región.57:32 RV 0h reservados31:26 RW-LB 3Fh MMCFG Dirección BaseIndica la dirección de base que se ajusta a un límite de 256 MB.25:0 RV 0h reservadosTSEGBus: 0 Dispositivo: 5 Función: 0 Offset: A8hBit Attr defecto Descripción63:52 RW-LB 000h TSEG Limit DirecciónIndica la dirección de carrera que se alinea con un límite de 1 MB.Cualquier acceso a las caídas en TSEG.BASE [31:20] <= Dir [31:20] <=TSEG.LIMIT [31:20] se considera para apuntar la región Tseg y IIO aborta.Tenga en cuenta que los bits de dirección 19:00 se ignoran y no se comparan. El resultado es queBASE [19:00] es efectivamente 00000h y LIMIT es efectivamente FFFFFh.

Ajuste de la TSEG.BASE mayor que el límite, desactive esta región.Tenga en cuenta que el ajuste BASE [31:20] = LÍMITE [31:0] se abre una ventana de 1MB debido abits de dirección [19:00] ser ignorado por esta comparación.51:32 RV 0h reservados31:20 RW-LB FE0h TSEG Base DirecciónIndica la dirección de base que se ajusta a un límite de 1 MB. Los bits [31:20]corresponde a un [31:20] bits de dirección.19:00 RV 0h reservadosHDRTYPECTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 80hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 271Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.4 GENPROTRANGE1_BASE: Generic Protegida Memoria Rango 1 BaseDirección3.5.3.5 GENPROTRANGE1_LIMIT: Generic Protegida Memoria Rango 1 LímiteDirección3.5.3.6 GENPROTRANGE2_BASE: Generic Range memoria protegida 2 BaseDirecciónGENPROTRANGE1_BASEBus: 0 Dispositivo: 5 Función: 0 Offset: B0hBit Attr defecto Descripción63:51 RV 0h reservados50:16 RW-LB 7FFFFFFFFhDirección base[50:16] de la gama estándar de direcciones de memoria que necesita ser protegido de laentrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en elespacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, queEs decir, GenProtRange.Base [63:16] <= Dirección [63:16] <= GenProtRange.Limit[63:16], se completaron abortado por IIO.Ajuste del rango de direcciones de base Protegida mayor que la dirección de carrera desactivala región de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d specdefinido rango de direcciones protegido.Desde este registro proporciona para una gama genérica, que puede ser utilizado para proteger cualquiersistema de la región dram o región MMIO de DMA accede. Sin embargo, el uso esperadopara este rango es para abortar todo PCIe accede a la región PCI-segmentos.15:00 RV 0h reservadosGENPROTRANGE1_LIMITBus: 0 Dispositivo: 5 Función: 0 Offset: B8hBit Attr defecto Descripción63:51 RV 0h reservados50:16 RW-LB 000000000hLimite dirección[50:16] de la gama estándar de direcciones de memoria que necesita ser protegido de laentrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en elespacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, queEs decir, GenProtRange.Base [63:16] <= Dirección [63:16] <= GenProtRange.Limit[63:16], se completaron abortado por IIO.

Ajuste del rango de direcciones de base Protegida mayor que la dirección de carrera desactivala región de memoria protegida.Tenga en cuenta que este rango es ortogonal a Intel VT-d especificación define la dirección protegidarango. Este registro se programa una vez en el arranque y no cambia después deque, incluyendo los flujos de inmovilización. Desde este registro proporciona para una gama genérica,que puede ser utilizado para proteger cualquier región dram sistema de accesos DMA. Lauso esperado de este rango es abortar toda PCIe accede a los segmentos PCIregión.15:00 RV 0h reservadosGENPROTRANGE2_BASEBus: 0 Dispositivo: 5 Función: 0 Offset: C0hBit Attr defecto Descripción63:51 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra272 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.7 GENPROTRANGE2_LIMIT: Generic Protegida Memoria Rango 2 LímiteDirección3.5.3.8 TOLM: Principio de la memoria baja50:16 RW-LB 7FFFFFFFFhDirección base[50:16] de la gama estándar de direcciones de memoria que necesita ser protegido de laentrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en elespacio de memoria direccionable por el procesador. Las direcciones que caen en este rango, queEs decir, GenProtRange.Base [63:16] <= Dirección [63:16] <= GenProtRange.Limit[63:16], se completaron abortado por IIO.Ajuste del rango de direcciones de base Protegida mayor que la dirección de carrera desactivala región de memoria protegida.Tenga en cuenta que este rango es ortogonal a Intel VT-d especificación define la dirección protegidarango. Este registro se programa una vez en el arranque y no cambia después deque, incluyendo los flujos de inmovilización.Se espera que esta región para ser utilizado para proteger contra la PAM región accesosentrante, pero también podría ser utilizado para otros fines, si es necesario.15:00 RV 0h reservadosGENPROTRANGE2_LIMITBus: 0 Dispositivo: 5 Función: 0 Offset: C8HBit Attr defecto Descripción63:51 RV 0h reservados50:16 RW-LB 000000000hLimite dirección

Describe la dirección de límite de una región MB de memoria DRAM 64 alineados en Intel QPIque es no coherente. Los bits de dirección [63:26] de una dirección entrante si satisface'NcMem.Base [63:26] <= A [63:26] <= NcMem.Limit [63:26]' se considerahacia la región de memoria Intel QPI no coherente. Esto significa que IIO no puede¡Utilice 'asignación' comandos de escritura para los accesos a la región, más de IDI. Esto, a suefecto significa que el DCA / TH escribe nunca puede atacar esta región electrónico.El intervalo indicado por la base de la memoria no coherente y límite de registros haceno necesariamente entran en el bajo dram o regiones de memoria de alta dram como se describe

a través de la base correspondiente y registros de carrera.Este registro se programa una vez al arrancar el sistema y no cambia después de eso,incluidos los flujos de inmovilización.25:0 RV 0h reservadosMENCMEM_BASEBus: 0 Dispositivo: 5 Función: 0 Offset: F0hBit Attr defecto Descripción63:19 RW-LB 1FFFFFFFFFFFhIntel ® Management Engine (Intel ® ME) UMA Base DirecciónIndica la dirección de base que se ajusta a un límite de 1 MB. Los bits [63:19]corresponde a un [63:19] bits de dirección.18:00 RV 0h reservadosMENCMEM_LIMITBus: 0 Dispositivo: 5 Función: 0 Offset: F8hBit Attr defecto Descripción63:19 RW-LB 000000000000hIntel ME UMA Limit DirecciónIndica la dirección de carrera que se alinea con un límite de 1 MB. Los bits [63:19]corresponde a un [63:19] Dirección bits.Any que se encuentre dentroMENCMEMBASE <= Dir <= rango MENCMEMLIMIT es considerado para dirigir elRango UMA. Ajuste de la MCNCMEMBASE mayor que los inhabilita MCNCMEMLIMITeste rango.El rango indicado por este registro debe estar dentro de la baja o de alta dram dramregiones de memoria como se describe a través de la base correspondiente y registros límite.18:00 RV 0h reservadosCPUBUSNOBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 108hBit Attr defecto Descripción31:17 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 275Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.15 LMMIOL: Local MMIO Baja Base3.5.3.16 LMMIOH_BASE: Local High Base MMIO16 RW-LB 0h válido1: IIO afirma PCI accede configuración de anillo si:el autobús # coincide con el valor en los bits 07:00 de este registro y Dev. #> = 16Oregónel autobús # no coincide ni el valor de los bits 07:00 o 15:08 de este registro0: IIO no reclama PCI config accede desde el anillo15:08 RW-LB 00h autobús número interno 1 del procesador Intel Xeon E5 Familia UncoreEs el bus interno # de descanso de Uncore. Todos los dispositivos son reclamados por UBox en nombrede este componente. Los dispositivos que no existen dentro de este componente en el busnúmero son master abortado por el UBox.07:00 RW-LB 00h interna bus número 0 de Intel Xeon E5 Familia UncoreEs el bus interno de # IIO y PCH. Peticiones de configuración que se dirigenDispositivos 16-31 de este número de bus deben remitirse a la PCH del IIO.Dispositivos de 0-15 en este número de autobuses son reclamados por la UBox enviar al IIO interna

registros. UBox master dispositivos aborta 8-15 automáticamente, ya que estos dispositivos hacenno existe.LMMIOLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 10CHBit Attr defecto Descripción31:24 RW-LB 00h Local MMIO Low Limit DirecciónCorresponde a A [31:24] del límite MMIOL. Una dirección de memoria de entrada que'base de MMIOL locales [15:08] <= A [31:24] <= local MMIOL límite [15:08]' satisface estratado como una transacción peer2peer local que no cruza la coherenciainterfaz.Notas:Configuración LMMIOL.BASE mayor que LMMIOL.LIMIT desactiva MMIOL localespeer2peer.Este registro se programa una vez al arrancar el sistema y no cambia después de eso,incluidos los flujos de inmovilización.23:16 RV 0h reservados15:08 RW-LB 00h Local MMIO Low Base DirecciónCorresponde a A [31:24] de dirección base MMIOL. Una dirección de memoria de entrada'base de MMIOL locales [15:08] <= A [31:24] <= local MMIOL límite [15:08]' que satisface estratada como una transacción peer2peer local que no se crucen con interfaz coherente.Notas:Configuración LMMIOL.BASE mayor que LMMIOL.LIMIT desactiva MMIOL localespeer2peer.Este registro se programa una vez al arrancar el sistema y no cambia después de eso,incluidos los flujos de inmovilización.7:00 RV 0h reservadosLMMIOH_BASEBus: N Dispositivo: 5 Función: 0 Desplazamiento: 110hBit Attr defecto Descripción63:51 RV 0h reservadosCPUBUSNOBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 108hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra276 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.17 LMMIOH_LIMIT: Local High Base MMIO3.5.3.18 GENPROTRANGE0_BASE: Rango de memoria protegida Genérico 0 BaseDirección50:26 RW-LB 0000000hLocal MMIOH Base DirecciónCorresponde a A [50:26] de la base MMIOH. Una dirección de memoria de entrada quesatisface base local MMIOH [50:26] <= A [63:26] <= local MMIOH límite [50:26] estratado como una transacción peer2peer local que no cruza la coherenciainterfaz.Notas:Configuración LMMIOH.BASE mayor que desactiva LMMIOH.LIMIT MMIOH localespeer2peer.Este registro se programa una vez al arrancar el sistema y no cambia después de eso,incluidos los flujos de inmovilización.

25:0 RV 0h reservadosLMMIOH_LIMITBus: N Dispositivo: 5 Función: 0 Desplazamiento: 118hBit Attr defecto Descripción63:51 RV 0h reservados50:26 RW-LB 0000000hLocal MMIOH Limit DirecciónCorresponde a A [50:26] del límite MMIOH. Una dirección de memoria de entrada quesatisface base local MMIOH [50:26] <= A [63:26] <= local MMIOH límite [50:26] estratadas como locales a transacciones peer2peer que no cruzan la coherenciainterfaz.Notas:Configuración LMMIOH.BASE mayor que desactiva LMMIOH.LIMIT MMIOH localespeer2peer.Este registro se programa una vez al arrancar el sistema y no cambia después de eso,incluidos los flujos de inmovilización.25:0 RV 0h reservadosGENPROTRANGE0_BASEBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 120 horasBit Attr defecto Descripción63:51 RV 0h reservados50:16 RW-LB 7FFFFFFFFhDirección base[50:16] de la gama estándar de direcciones de memoria que necesita ser protegido de laentrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en elespacio de memoria direccionable por el procesador. Las direcciones que caen en este rango queEs decir, GenProtRange.Base [63:16] <= Dirección [63:16] <= GenProtRange.Limit[63:16], se completaron abortado por IIO.Ajuste del rango de direcciones de base Protegida mayor que la dirección de carrera desactivala región de memoria protegida. Tenga en cuenta que este rango es ortogonal a Intel VT-d specdefinido rango de direcciones protegido.Desde este registro proporciona para una gama genérica, que puede ser utilizado para proteger cualquiersistema de la región dram o región MMIO de DMA accede. Sin embargo, el uso esperadopara este rango es para abortar todo PCIe accede a la región PCI-segmentos.15:00 RV 0h reservadosLMMIOH_BASEBus: N Dispositivo: 5 Función: 0 Desplazamiento: 110hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 277Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.19 GENPROTRANGE0_LIMIT: Generic Protegida memoria Range 0 LímiteDirección3.5.3.20 CIPCTRL: Coherente Control Protocol InterfaceRRB: Anillo Solicitud Buffer.GENPROTRANGE0_LIMITBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 128HBit Attr defecto Descripción63:51 RV 0h reservados

50:16 RW-LB 000000000hLimite Dirección[50:16] de la gama estándar de direcciones de memoria que necesita ser protegido de laentrada dma accede. El rango de memoria protegida puede estar en cualquier lugar en elespacio de memoria direccionable por el procesador. Las direcciones que caen en este rango queEs decir, GenProtRange.Base [63:16] <= Dirección [63:16] <= GenProtRange.Limit[63:16], se completaron abortado por IIO.Ajuste del rango de direcciones de base Protegida mayor que la dirección de carrera desactivala región de memoria protegida.Tenga en cuenta que este rango es ortogonal a Intel VT-d especificación define la dirección protegidarango. Este registro se programa una vez en el arranque y no cambia después deque, incluyendo los flujos de inmovilización. Desde este registro proporciona para una gama genérica,que puede ser utilizado para proteger cualquier región dram sistema de accesos DMA. Lauso esperado de este rango es abortar toda PCIe accede a los segmentos PCIregión.15:00 RV 0h reservadosCIPCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 140hBit Attr defecto Descripción31 RW 0b Flush Actualmente escrituras pendientes de dram de caché de escrituraSiempre que este bit se escribe en 1 (sin tener en cuenta cuál es el valor actual de este bit es),IRP bloque primero borra el bit 0 en CIPSTS registro y toma una instantánea de la actualidadpendientes de transacciones de escritura a dram en caché de escritura, esperar a que se completen totalmente(Es decir, cancelar la asignación de la entrada del caché / RRB escritura correspondiente) y luego ponga el bit 0 enRegistran CIPSTS.30:29 RV 0h reservados28 RW 0b Desactivar WriteUpdate FlowCuando se establece, comando PCIWriteUpdate nunca se emitió el IDI y el escribe quedio origen a este flujo se consideraría "normal" escribe y las reglas correspondientesa la "normal escribe en 'aplicar.27:16 RV 0h reservados15 1b RW Leer Combinar Habilitar14:12 RW 0h Socket IDEste es el campo programada BIOS que indica el 'SocketID' de este particular,zócalo. 'SocketID' es el valor único que cada uno toma en el sistema se vuelve aDCA / DIO determinación de destino. Normalmente, este valor es el mismo que elAPICID [07:05] de los núcleos en el zócalo, pero puede haber otros valores y, sitopología del sistema son para no permitir que la cartografía recta.IIO utiliza atado NodeID para compararla con el objetivo NodeID determinado porutilizando el valor SocketID destino como una búsqueda en el registro CIPDCASAD. Si hayes una coincidencia, una PCIDCAHint no se envía (ya que los datos que ya se encuentra en elmisma LLC).Este registro no se utiliza para esta comparación. No se utiliza por el hardware en absoluto.Configuración del procesador de E / S integradas (IIO) Registra278 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.21 CIPSTS: Coherente Interface Status Protocolo11:09 RW 0h RRB Size (Tamaño de caché de escritura)Especifica el número de entradas que se utilizan en cada mitad de la caché de escritura. El valor predeterminado eshacer uso de todas las entradas.

000: 64 cada lado (128 total)001: 56 cada lado (112 total)010: 48 cada lado (96 en total)011: 40 por cada lado (80 en total)100: 32 cada lado (64 en total)101: 24 de cada lado (48 en total)110: 16 de cada lado (32 en total)111: 8 de cada lado (16 en total)Se utiliza para limitar el rendimiento para fines de ajuste.Este tamaño incluye tanto ISÓCRONO y el tráfico no ISÓCRONO.08:06 RW 001b Número de RTIDs para VCp000: 0001: 1010: 2011: 3100: 4Otros: ReservadosLimita el número de RTIDs utilizados para VCp ISÓCRONO. Un número igual de entradas son la RRBtambién reservado para VCp ISÓCRONO. BIOS valor de los programas en este registro sobre la base de SKU.05:03 RW 000b Número de RTIDs para VC1000: 0001: 1010: 2011: 3100: 4Otros: ReservadosLimita el número de RTIDs utilizados para VC1 ISÓCRONO. Un número igual de entradas son la RRBtambién reservado para VC1 ISÓCRONO. BIOS valor de los programas en este registro sobre la base de SKU.2 RW 0b Extended Mode RTID HabilitarCuando se establece este bit, las respuestas NDR que IIO devuelve el anillo de AK a Ubox oCbox y respuestas DRS se envía de nuevo al anillo BL Ubox o Cbox (y noIntel QPI), IIO copia DNID [2] en el campo RHNID [2].1 RW 0b Desactivar escribir combinandoHace que todas las escrituras para enviar una solicitud WB tan pronto como se adquiere M-estado.0: activa la escritura b2b Combinación de escrituras del mismo puerto1: Deshabilitar Escribir b2b Combinación de escrituras del mismo puerto0 RW modo PCIRdCurrent / DRd.UC 0b seleccionarEl Inbound coherente Lee selección de RdCur o DRd se realiza sobre la base de estebit de configuración.0: PCIRdCurrent1: DRd.UCCIPSTSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 144hBit Attr defecto Descripción31:3 RV 0h reservadosCIPCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 140hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 279Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

3.5.3.22 CIPDCASAD: Coherente Interface Protocolo DCA Fuente Dirección Decode2 RO RRB 1b vacío no phold_arbEsto indica que no hay solicitudes pendientes en la RRB con la excepción deProcLock / Unlock * mensajes al árbitro de bloqueo.0 - Pendientes peticiones RRB1 - RRB vacía excepto por cualquier Proclock pendiente * / UnlockEsto es un poco vivo y por lo tanto puede cambiar de reloj por el reloj. Esto está previsto sobre todo como undepurar característica visibilidad.1 RO RRB 1b vacíaEsto indica que no hay solicitudes pendientes en la RRB.0 - Pendientes peticiones RRB1 - RRB vacíaEsto es un poco vivo y por lo tanto puede cambiar de reloj por el reloj. Esto está previsto sobre todo como undepurar característica visibilidad.0 RO 0b Lavar Actualmente escrituras pendientes de Write Cache StatusEste bit se limpia cada vez que el bit 31 en CPICTRL se escribe en 1 por software yconsigue fijado por h / w cuando la escrituras pendientes en la caché de escritura (en el poco tiempo de 31 aCIPCTRL se escribe en 1 por el software) completa, es decir, la entrada de caché / RRB Escribirse cancela para todos los que escribe.CIPDCASADBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 148hBit Attr defecto Descripción31:29 RW 000b DCA Lookup entrada de la tabla 7Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 728:26 RW 000b DCA búsqueda entrada de la tabla 6Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 625:23 RW 000b DCA Lookup entrada de la tabla 5Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 522:20 RW 000b DCA búsqueda en la tabla de entrada 4Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 419:17 RW 000b DCA Lookup entrada de la tabla 3Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaEtiqueta [02:00] es 316:14 RW 000b DCA Lookup Mesa de Entrada 2Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 213:11 RW 000b DCA búsqueda en la tabla de entrada 1Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaTag [02:00] es 110:08 RW 000b DCA búsqueda en la tabla de entrada 0Para una solicitud de TPH / DCA, especifica el destino NodeID [02:00] cuando la invertidaEtiqueta [02:00] es 07:01 RV 0h reservadosCIPSTSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 144hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra

280 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.23 CIPINTRC: Coherente Protocolo de la interfaz de control de interrupción0 RW 0b Enable TPH / DCACuando se desactiva, PrefetchHint no será enviado en el interfaz coherente.0: Desactivar TPH / DCA Prefetch Sugerencias1: Activar TPH / DCA Prefetch SugerenciasNotas:Este registro está bloqueado basado en configuración DISDCAEsta tabla se programa BIOS y este bit se establece cuando la tabla es válidaCIPINTRCBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 14ChBit Attr defecto Descripción63:45 RV 0h reservados44 RW 1b A20m Detect43 RW 1b INTR Detect42 RW 0b SMI Detect41 RW 0b Detect INIT40 RW 0b NMI Detect39:38 RV 0h reservados37 RW 0b FERR Invertir36 RW 1b A20m Invertir35 RW 0b INTR Invertir34 RW 0b SMI Invertir33 RW 0b Init Invertir32 RW 0b NMI Invertir31:26 RV 0h reservados25 RW 0b Desactivar INTx Ruta de PCH24 RW 0b Ruta NMI de MCA23:21 RV 0h reservados20 RW 0b A20m Mask19 RV 0h reservados18 RW 0b SMI / MSI Habilitar17 RW 0b MSI Init Habilitar16 RW 0b NMI MSI Enable15:14 RV 0h reservados13 RW-L 1b FERR MaskNotas:Bloqueado por RSPLCK12 RW 1b Máscara A20m11 RW 1b Máscara INTR10 RW 1b SMI Mask9 RW 1b Máscara InitCIPDCASADBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 148hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 281Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.24 CIPINTRS: coherente interfaz de protocolo de estado de interrupciónEste registro debe ser encuestados por BIOS para determinar si las interrupciones del sistema pendientes internos

se drena fuera del IIO.3.5.3.25 VTBAR: Base Address Register para Intel VT-d Registros8 RW NMI 1b Mask7 RW-L 0b IA32 o IPFNotas:Bloqueado por RSPLCK6:02 RV 0h reservados1 RW 0b modo lógico de interrupción0 RW-L Modo de muestreo Check Cluster 0bNotas:Bloqueado por RSPLCKCIPINTRCBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 14ChBit Attr defecto DescripciónCIPINTRSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 154HBit Attr defecto Descripción31 RW1CS 0b generados externamente VLWSignaledSe establece cuando hay delante IIO un VLW de PCH que tenía el bit SMI afirmaron30 RW1CS 0b generados externamente VLWSignaledSe establece cuando hay delante IIO un VLW de PCH que tenía el bit NMI afirmaron29:8 RV 0h reservados7 RO-V 0b MCA RAS evento pendiente6 RO-V 0b NMI RAS evento pendiente5 RO-V 0b SMI RAS evento pendiente4 RO-V 0b INTR evento pendiente3 RO-V 0b A20m evento pendiente2 RO-V 0b evento INIT Pendiente1 RO-V 0b NMI evento pendiente0 RO-V mensaje VLW 0b pendientes(Ya sea generado internamente o externamente)VTBARBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 180hBit Attr defecto Descripción31:13 RW-LB 00000h Intel VT-d dirección baseProporciona una dirección base 8K alineada para IIO registros en relación con Intel VT-d. Todoaccesos de entrada a esta región son completaron abortado por el IIO.12:01 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra282 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.26 VTGENCTRL: Intel VT-d General de Control3.5.3.27 VTISOCHCTRL: Intel VT-d Isoch control relacionados0 RW-LB 0b Intel VT-d Dirección Base ActivaTenga en cuenta que tiene acceso a los registros apuntados por VTBAR son accesibles a través de JTAG minipuerto,independientemente del ajuste de este bit de habilitación, es decir, incluso si este bit está claro,lectura / escritura para Intel VT-d registros se completan normalmente (escribe actualización registrosy lee devolver el valor del registro) para los accesos de mini-puerto JTAG.Este bit es RW-LB (es decir, bloqueo se determina basándose en el poco 'de confianza') cuandoVTGENCTRL [15] se establece, de lo contrario es RO.VTGENCTRL

Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 184hBit Attr defecto Descripción15 RW-O 0b Lock Intel VT-dCuando este bit es 0, la VTBAR [0] es RW-LB cosa es RO.14:08 RV 0h reservados07:04 RW-LB 0011b Isoch / No Isoch HPA_LIMITRepresenta el procesador límite abordar anfitrión0000: 2 ^ 36 (es decir, los bits 35:0)0001: 2 ^ 37 (es decir, los bits 36:0)...1010: 2 ^ 46 (es decir, los bits 45:0)Cuando Intel traducción VT-d está activado en un motor de Intel VT-d (ISÓCRONO o nonisoch),todas las direcciones de host (en la página paseos) que van más allá de los límites indicados eneste registro se cancelará por IIO. Tenga en cuenta que de paso a través y 'traducida' ATSaccesos llevan la dirección del host directamente en el acceso y están sujetos a estacompruebe también.03:00 RW-LB 8h Isoch / No Isoch GPA_LIMITRepresenta el límite de direccionamiento virtual invitada para el motor VT-d no Isoch Intel.0000: 2 ^ 40 (es decir, los bits 39:0)0001: 2 ^ 41 (es decir, los bits 40:0)..0111: 2 ^ 471000: 2 ^ 48Otros: ReservadosCuando Intel traducción VT-d está activado, todos los clientes entrantes trata de PCIExpress, asociado al motor VT-d no ISÓCRONO Intel, que van más allá del límiteespecificado en este registro se cancelará por IIO y una respuesta UR devueltos. Esteregistro no se utiliza cuando la traducción no está habilitado. Tenga en cuenta que 'traducido' y'Pass-through' direcciones están en el dominio 'host-direccionamiento "y no" guestaddressing'dominio y por lo tanto GPA_LIMIT la comprobación de los accesos estánse aplica la comprobación HPA_LIMIT anulada y en su lugar.VTISOCHCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 188 HBit Attr defecto Descripción31:9 RV 0h reservadosVTBARBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 180hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 283Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.28 VTGENCTRL2: Intel VT-d General de Control 28 RW-LB 0b tráfico Azalia utilizar el canal VCp1: todo el tráfico VCp utiliza las optimizaciones Azalia en Intel VT-d petición pagewalk.0: Azalia no comerciales VCp utiliza VC0 canal para Intel VT-d petición pagewalk.Este bit debe establecerse siempre que el tráfico Azalia está compartiendo con VCp no Azalia lugarque se ejecuta en VC1 para evitar y no Azalia Azalia a las dependencias que pueden surgircuando el tráfico Azalia también está en VCp.Cuando se borra este bit, VC0 puede bloquear el tráfico no Azalia VCp. Si el tráfico es Azaliaque se ejecuta en VCp, el tráfico VCp puede bloquear Azalia. Por lo tanto VC0 puede bloquear Azaliatráfico.

Tráfico Azalia siempre utilizará las optimizaciones, independientemente del valor de este bit.Este bit hace que es posible permitir a los no-Azalia VCP a utilizar también el Azaliaoptimizaciones.07:05 RW-LB 0h L3 dedicado recursos para ISÓCRONONúmero de entradas Isoch L3 reservadas a Azalia y no Azalia VCp.USB VCp usaría estas entradas reservadas sólo cuando el motor Isoch está habilitado yUSB VCP está preparada para dar vía interruptor de alta prioridad.000: 16 entradas cuando el motor Isoch está habilitada.001: 1 entrada010: 2 entradas011: 4 entradas100: 8 entradas101: 16 entradasOtros: Reservados04:02 RW-LB 0h Número de entradas Isoch L1 de Azalia cuando Isoch motor Intel VT-d eshabilitado000: 16 entradas (cuando ISÓCRONO sólo se activa)001: 1 entrada010: 2 entradas011: 4 entradas100: 8 entradas101: 16 entradasOtros: Reservados1 RV 0h Reservados0 RW-LB 1b Steer Azalia que no Azalia Intel VT-d motorCuando se establece, hace que el tráfico Azalia utilizar el motor VT-d no Isoch IntelVTGENCTRL2Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 18CHBit Attr defecto Descripción31:12 RV 0h reservados11 RW-L 0b LRU Conde de controlControles lo que incrementa el contador LRU que se utiliza para degradar los bits LRU enlos IOTLB, L1/L2 y L3 caché.1: Recuento de ciclos (igual que la tuberculosis)0: Solicitudes CountVTISOCHCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 188 HBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra284 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.29 IOTLBPARTITION: Control Partitioning IOTLB10:07 RW-LB 7h Timer LRUControla la velocidad a la que los cubos LRU deben degradarse.Si estamos en el modo de "Request" (LRUCTRL = 0), entonces nos degradamos LRU después de 16 *N peticiones donde N es el valor de este campo.Si estamos en el modo de "Ciclos" (CRUCTRL = 1), entonces nos degradamos LRU después de 256 *N ciclos, donde N es el valor de este campo.El valor predeterminado de 0x7 (junto con LRUCTRL = 0) nos dará un comportamiento predeterminado dela disminución de los cubos LRU cada 112 peticiones.06:05 RW-LB 01b Prefetch control

Invalidación en cola, leer la tabla de interrupción, mesa contexto lee y tabla raíz leeNUNCA tener capacidad de captación previa / snarf / reutilización. Esta es una regla general. Más allá de esoLos bits de control Prefetch controlan comportamiento adicional como se muestra a continuación. Este campocontroles que lee VT-d son para ser considerados para captación previa / snarf / reutilización en el QPItampones.00: Prefetch / snarf / reutilización está desactivado, es decir, IRP clúster no reutiliza el VT-dleer datos01: Prefetch / snarf / reutilización se habilita para todos hoja / no hoja página VT-d paseo lee.10: RESERVADO11: Prefetch / snarf / reutilización está habilitado en todas las hojas (no no hoja) página VT-d caminalee independientemente de la configuración del bit CC.ALH4 RV 0h Reservados3 0b RW-LB No utilice U bit en la entrada de la hoja de la política de desalojo hoja en traducir DMAsolicitudes (AT = 00b)2 RW-LB 0b Marcar las entradas que no son hojas de solicitudes de traducción con AT = 01 para la primeradesalojo1 0b RW-LB No marque entradas hoja con U = 0 en las solicitudes de traducción con AT = 01 paraexpulsión temprana0 RV 0h reservadosIOTLBPARTITIONBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 194hBit Attr defecto Descripción31:29 RV 0h reservados28:27 RW 00b selección de rango para DMI [20:22]26:25 RW 00b selección de rango para IOU24 enlace X2 superior24:23 RW 00b selección de rango para IOU23 enlace X2 superior22:15 RV 0h reservados14:13 RW 00b Selección del rango de Intel ME12:11 RW 00b Selección de rango de CB10:09 RW 00b selección de rango para INTR8:01 RV 0h reservados0 RW-LB 0b IOTLB Partición Activa0: Desactivado1: HabilitadoVTGENCTRL2Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 18CHBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 285Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.30 VTUNCERRSTS: Uncorrectable estado de error3.5.3.31 VTUNCERRMSK: Intel VT Uncorrectable Máscara ErrorEnmascarar la presentación de informes de error para IIO. Bit [31] siempre debe establecerse en 1. Le recomendamos quelos otros bits se dejan como cero por lo que estos errores internos son reportados a cabo.Configuración de los bits no impedirán cualquier error recolección DENTRO de ETV (en el fallo VTdGrabación de registros).VTUNCERRSTSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1A8hBit Attr defecto Descripción31 RW1CS 0b Intel VT-d spec errores definidos

Cuando se establece, este bit se establece cuando se ha detectado un VT-d error definido Intel spec(Y se registra en los registros de falla Intel VT-d)30:9 RV 0h reservados8 RW1CS 0b espaciales región de memoria protegida estado violados7 RW1CS solicitud ilegal 0b para 0xFEESolicitud ilegal de 0xFEE, GPA / estado de error límite HPA6 RW1CS estado fallido 0b recibido en la interfaz coherente leer finalizaciónestado5 RW1CS 0b TLB1 de estado de error de paridad4 RW1CS 0b TLB0 de estado de error de paridad3 RW1CS 0b error de paridad de datos mientras se hace un estado de búsqueda L32 RW1CS 0b error de paridad de datos mientras se hace un estado de búsqueda L21 RW1CS 0b error de paridad de datos mientras se hace un estado de búsqueda L10 RW1CS 0b error de paridad de datos mientras se hace una caché contexto búsqueda por estadoVTUNCERRMSKBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1AChBit Attr defecto Descripción31 RWS Máscara 0b informes Intel VT-d errores definidos a base lógica IIO30:9 RV 0h reservados8 RWS 0b espacio región de memoria protegida violan máscara7 RWS solicitud ilegal 0b para 0xFEE máscaraSolicitud ilegal de 0xFEE, GPA / HPA máscara de error de límite6 RWS estado fallido 0b recibido en la interfaz coherente leer finalizaciónmáscara5 RWS 0b TLB1 máscara de error de paridad4 RWS 0b TLB0 máscara de error de paridad3 RWS 0b error de paridad de datos mientras se hace una máscara de búsqueda L32 RWS 0b error de paridad de datos mientras se hace una máscara de búsqueda L21 RWS 0b error de paridad de datos mientras se hace una máscara de búsqueda L10 RWS error de paridad de datos 0b mientras que hace una caché contexto de búsqueda de arriba máscaraConfiguración del procesador de E / S integradas (IIO) Registra286 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.32 VTUNCERRSEV: Intel VT Uncorrectable Error Gravedad3.5.3.33 VTUNCERRPTR: Intel VT Uncorrectable Error PointerVTUNCERRSEVBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1B0hBit Attr defecto Descripción31 RWS 0b VT-d spec gravedad del error definidoCuando se establece, este bit se intensifica reporte de VT-d errores se definen especificaciones, como errores fatales.Cuando claro, esos errores se escalan como errores fatales.Al activar este bit a 1 se puede permitir que un invitado VM para disparar un error FATAL irrecuperableen la plataforma. Se recomienda encarecidamente que la BIOS mantener este bit a 0, comotal comportamiento es generalmente indeseable.30:9 RV 0h reservados8 RWS 1b Protected espacio región de memoria violó la gravedad7 RWS 1b Solicitud Ilegal 0xFEE gravedadSolicitud ilegal de 0xFEE, GPA / HPA límite de la gravedad del error6 RWS estado fallido 0b recibido en la interfaz coherente leer finalizacióngravedad5 RWS 1b TLB1 paridad de la gravedad del error

4 RWS 1b TLB0 paridad de la gravedad del error3 RWS 1b error de paridad de datos mientras se hace una búsqueda de gravedad L32 RWS 1b error de paridad de datos mientras se hace una búsqueda de gravedad L21 RWS 1b error de paridad de datos mientras se hace una búsqueda de gravedad L10 RWS 1b error de paridad de datos mientras se hace una caché de búsqueda de contextos por gravedadVTUNCERRPTRBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1B4hBit Attr defecto Descripción7:05 RV 0h reservados04:00 ROS-V 00h Intel VT Uncorrectable Primera Pointer ErrorEste campo apunta a que los errores no corregibles desenmascarado pasó primero.Este campo sólo es válido cuando se desenmascara el error correspondiente y el estadobit está establecido y este campo es rearmado para cargar de nuevo cuando el bit de estado indica que poreste puntero se borra por el software de 1 a 0.Valor de 0x0 corresponde al bit 0 en el registro VTUNCERRSTS, valor de 0x1corresponde al bit 1, y así sucesivamente.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 287Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.34 IIOMISCCTRL: IIO MISC controlIIOMISCCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1C0hBit Attr defecto Descripción63:42 RV 0h reservados41 RW 0b Enable Poison Comportamiento Spec MensajeEn Intel Xeon E5 Familia, un paquete de veneno recibida se trata como unError fatal si se trata de gravedad bit está establecido, pero entendido como un corregible si el bit de gravedad esborrado (y registrados tanto en el UNCERRSTS registro y el Asesor no fatalBit de error en el registro CORERRSTS.En Intel Xeon E5 Familia, un poco POISFEN obliga al error venenoestar registrado como un error no fatal Asesor. Cuando se establece este bit, el venenobit de gravedad puede forzar el comportamiento Fatal independientemente de POISFEN. Generalmente, sin embargo,MCA debe tener prioridad sobre los conductores AER, por lo que este defecto bit es 0. Tenga en cuenta que elEspecificación PCIe requiere este bit será 0.Cuando este bit es clara:sev error PFEN0 0 no fatal0 1 corregible1 0 fatales1 1 corregibleCuando se establece este bit:sev error PFEN0 0 no fatal0 1 corregible1 0 fatales1 1 fatales40 RV 0h Reservados39 RW 0b Desactivar New APIC pedidosCuando se establece este bit, el comportamiento vuelve al comportamiento original.38 RWS-O 0b UNIPHY Enable Power Down37 RW 0b Forwarding Poison Habilitar

Datos permite envenenadas reciben entrada (datos publicados ya sea de entrada o determinaciones para lecturas de salida que han envenenado de datos) que se remitirá a ladestino (DRAM o memoria caché o PCIe Peer).0: indicación de veneno no se envía con los datos(Esto puede resultar en la corrupción silenciosa si el reporte veneno AER está desactivada).1: Indicación de Poison se remite a los datos(Esto puede dar lugar a un conflicto con los informes veneno MCA si el reporte es veneno AERactivado)36:35 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra288 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 234:32 RWS 000b Mostrar el expreso Puerto identificador PCI de Intel QPI paquetesUn identificador de puerto que identifica el puerto PCI Express una transacción proviene deserá colocado en el anillo de AD TNID [02:00] campo del paquete de petición, cuando está activado.Este campo se utiliza normalmente para DCAHint y no se utiliza para la demanda normal de lectura.Dado que hay hasta 11 puertos específicos, entonces Puerto ID está codificado en 4 bits. Sólotres bits pueden ser seleccionados para ser enviados en TNID de la siguiente manera:100: TNID [02:00] = portid [03:01]011: TNID [02:00] = portid [3:2, 0]010: TNID [02:00] = portid [3, 01:00]001: TNID [02:00] = portid [02:00]000: IIO no enviará información de identificación de puerto en el TNID [02:00] campoLos PortIDs se asignan de la siguiente manera:0: Dispositivo Función 0 0 DMI / PCIe del puerto 0 (IOU2)1: El dispositivo 1 Función 0 Puerto 1 bis (x4 o x8) (IOU2)2: El dispositivo 1 Función 1 Puerto 1b (x4) (IOU2)3: Dispositivo Función 2 0 Puerto 2 bis (x4, x8, o x16) (IOU0)4: El dispositivo 2 Función 1 Puerto 2b (x4) (IOU0)5: El dispositivo 2 Función 2 Puerto 2c (x4 o x8) (IOU0)6: Dispositivo 2 Función 3 Puerto 2d (x4) (IOU0)7: El dispositivo 3 Función 0 Puerto 3a (x4, x8, o x16) o puerto NTB (x4 o x8) (IOU1)8: Dispositivo 3 Función 1 Puerto 3b (x4) (IOU1)9: El dispositivo 3 Función 2 Puerto 3c (x4 o x8) (IOU1)10: mecanismo 3 Función 3 Puerto 3d (x4) (IOU1)11: CB12: VTNotas:El TNID [02:00] valor se copia en el torid [04:00] por CBo, si el paquete esse enviará al puerto de Intel QPI.31 RV 0h Reservados30 1b RW Tratar última escritura en el descriptor especialmenteTratar Intel QuickData Tecnología escribe con NS = SL = 1 & NS está activado en IntelQuickData Tecnología y 'última escritura en el descriptor', como-si NS = 1 y RO = 0 escriben29 RW 0b Deshabilitar la memoria P2P locales escribeCuando se establece, la memoria P2P locales escribe son abortados por el IIO28 RW 0b Desactivar Lee P2P localesCuando se establece, la memoria local de P2P dice son abortados por el IIO y una respuesta UR regresaron27 RW 0b Deshabilitar la memoria P2P remoto escribeCuando se establece, la memoria remota escribe P2P son abortados por el IIO26 RW 0b Desactivar Lee P2P remoto

Cuando se establece, la memoria remota P2P dice son abortados por el IIO y una respuesta URdevuelto25 RWS 1b Utilice Flujos Asignación de Intel QuickData TecnologíaCuando se establece, el uso de caja Asignación por falta de DCA escribe desde Intel QuickDataTecnología. Este bit no afecta a las solicitudes DCA DCA cuando las solicitudes están habilitados(21 bits de este registro). A petición DCA es identificado como que coincida con el DCA solicitanteIdentificación y que tiene una etiqueta de no-cero. Todas las solicitudes DCA siempre están asignando, a menos queson discapacitados, o que todos los flujos de la asignación se desactivan (bit 24). Si todoflujos de asignación están desactivados, entonces también se desactivan las solicitudes DCA.BIOS es dejar este bit en caso de incumplimiento de 1b para todos, pero el puerto DMI. Ver la transaccióncapítulo de flujo para que no snoop se puede activar desde Intel QuickData Tecnologíay su relación con el ajuste de este bit.IIOMISCCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1C0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 289Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra24 RW 0b Desactivar todos los flujos de la asignaciónCuando se establece este bit, IIO, sin más emitir ningún nuevo comando de entrada IDI quese puede asignar en LLC. En su lugar, todas las escrituras se utilice uno de los no-asignacióncomandos - PCIWiL / PCIWiLF / PCINSWr / PCINSWrF.This se proporciona principalmente paraPSMI donde necesitamos un modo de no asignar a la LLC. Software debe establecer estabit sólo cuando hay solicitudes se emiten activamente en IDI. Así que, o un bloqueo /flujo de inmovilización debe ser empleado antes de este bit se activa / borra o se debe establecerantes de DMA está habilitado en el sistema.23 RV 0h Reservados22 RW 0b Desactivar RO en escrituras de Intel QuickData Tecnología21 RW 0b Desactivar DCA de Intel QuickData TecnologíaCuando se establece, el DCA se desactiva desde el motor Tecnología QuickData Intel y la escriturason tratados como escribe normales no DCA20 RW 0b Interruptor Arbitraje Peso para Intel QuickData TecnologíaCuando se establece, la tecnología Intel QuickData peso arbitraje se trata equivale a unapuerto PCIe x16. Cuando clara, que es equivalente a un puerto PCie x8.19 RW 0b RVGAENVGA Habilitar remoto Permite VGA accede a ser enviado al nodo remoto.Si se establece, accede a la región VGA (A_0000 a B_FFFF) se remitirá a laCBo donde se va a determinar el ID del nodo en el que reside la región VGA. A continuación,se remitirá al nodo remoto determinado.Si claro, entonces accesos VGA se enviarán al puerto local PCIe que se estáEstablece VGAEN. Si no tiene su conjunto de VGAEN, la solicitud será enviada ael puerto local DMI, si se trabaja en modo DMI. Si no está operando en el modo de DMI,a continuación, se cancelará la solicitud.18 RW 1b Desactivar RO entrante para VC0/VCp escribeCuando se activa este modo va a tratar todo el tráfico de entrada de escritura como RO = 0 para VC0. Esteafecta a todos los puertos PCI Express y el port.0 DMI - Orden de transacciones de entradaestá basado en bits OR para VC01 - bit RO se tratará como '0 'para todos el tráfico entrante VC0Tenga en cuenta que esta bastante bien los impactos sólo el tráfico de escritura NS porque para snoopedtráfico RO bit es ignorado por h / w. Cuando se establece este bit, la escritura NS (si está activado) BWva a ser en general malo.

Tenga en cuenta que este bit no afecta VC1 y VCM escribe17:16 RW 01b VC1 Escribir OrdenMode se utiliza para controlar el tráfico VC1 escritura de DMI (Azalia).00: Reservado01: Serialice escribe en Intel QPI la emisión de uno a la vez10: Tubería escribe en Intel QPI salvo escribe con valor de etiqueta de 0x21 que sonemitida sólo después escribe antes todos han completado y alcanzado observabilidad mundial11: Tubería escribe en Intel QPI basado en bits RO, es decir, si RO = 1, la tubería de una escrituraen Intel QPI sin esperar antes de escribir haber llegado observabilidad global. SiRO = 0, entonces tiene que esperar hasta antes escribe todos han llegado observabilidad global.15 RW 0b DMI VC1 Intel VT-d traiga pedidoEste modo es permitir VC1 Intel VT-d conflictos con excelente VC0 Intel VT-dlee el IDI se pipeline. Esto puede ocurrir cuando se comparten Intel VT-d tablasentre Azalia (VC1) y otros dispositivos. Para garantizar la calidad de servicio de la Intel VT-d leeVC1 necesidad de emitir en paralelo con accesos no ISOC al mismo cacheline.0 serializar todos los conflictos de direcciones IDI a DRAM1: Tubería Intel VT-d lee desde VC1 con conflicto de dirección de IDINotas:Un máximo de 1 VC1 Intel VT-d de lectura y 1 no VC1 Intel VT-d leer a la mismadirección puede ser excepcional en IDI.14 RW 0b Pipeline no pueda interceptar escribe en la interfaz coherenteCuando se establece, permite entrada no snooped escribe a la tubería en la interfaz coherente- La emisión de las escrituras ante escribe anterior se completó en el dominio coherente.IIOMISCCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1C0hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra290 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 213 RW 0b VC1 Lee VC1 Bypass escribe0: VC1 Lee VC1 empuje escribe1: VC1 Reads se les permite eludir VC1 escribe12 RW 0b bloqueo del modo de descongelaciónModo controla cómo las colas de entrada de los agentes del sur (PCIe, DMI) descongelación cuandoque son objeto de una lectura de bloqueo. Ver xref para más detalles sobre cuándo se debe usar estey sobre las restricciones en su uso.0: Descongelar sólo las solicitudes publicadas1: Thaw publicado y pide no publicado.Tenga en cuenta que si el objetivo de bloqueo es también un puerto problemática "A", entonces este se conviertesentido porque ambas publicadas y solicitudes no publicadas se descongelan.11 RV 0h Reservados10 RW 0b puerto LegacySockets donde el NodeID = 0 se identifican generalmente por tener el legado DMIpuerto. Sin embargo, todavía hay una posibilidad de que otro conector también tiene un NodeID = 0. Lasistema está configurado por el software de transacciones heredados ruta a la correctazócalo. Sin embargo, los mensajes entrantes recibidos heredados en un puerto PCIe de un zócalocon NodeID = 0, que no es el puerto herencia verdadera necesidad de ser enviado a una remotasocket que es el puerto herencia verdadera.Para una NodeID local es cero, este bit se utiliza para determinar si los mensajes entrantesdebe ser enviado a un puerto DMI en una toma de distancia con NodeID = 0, o si elmensajes deben ser enviados al puerto local DMI, ya que el NodeID local también es 0. Si

el NodeID local no es cero, entonces se ignora este bit.0: indica que esta toma tiene el verdadero puerto legado DMI, envíe transacciones heredadospuerto local DMI1: indica que se trata de un socket no heredadas, envíe transacciones heredados a la coherenteInterfazNotas:Este bit no afecta de enrutamiento para las transacciones no mensajes. Sólo afectamensajes entrantes que necesitan ser enviados al puerto legado verdadera.Este bit no se utiliza para cualquier dirección saliente decodificar / fines de enrutamiento.El tráfico saliente que se decodifica sustractivamente siempre se remitirá a lo localPuerto DMI, si existe, o será abortado.El valor predeterminado de este campo se basa en la NodeID y FWAGENT_DMIMODEcorreas.Software sólo puede cambiar este bit después de un reinicio durante la fase de arranque inicial, sino que debegarantiza que no hay tráfico que fluye a través del sistema, a excepción de que la escrituracambia este bit.9 RW 1b tráfico Azalia utilizar el canal VCpEste bit indica si Isoch tráfico Azalia de PCH utilizará el canal VCp oel canal VC1. Se utiliza para el flujo de tráfico ISÓCRONO optimizado.0: Isoch tráfico Azalia optimizado para VC1 - sólo el tráfico VC1 usará la baja latenciacaminos1: Isoch tráfico Azalia optimizado para VCP - VC1 y VCp usará la baja latenciacaminos8 RW campo TOCM 0b es válidaPermite el campo TOCM.07:03 RW 1110b TOCMIndica la parte superior del núcleo límite direccionamiento físico.00.000-00.100: Reservado00101: 2 ^ 3700110: 2 ^ 38...1110: 2 ^ 4601111 -11111: Reservadoiio lo utiliza para abortar todas las transacciones de entrada que cruzan este límite.2 RW 0 EN1KEste bit cuando se establece, permite granularidad 1K para E / S de decodificación espacio en cada uno de lospuentes P2P virtuales correspondientes a los puertos de la raíz, y los puertos de DMI.IIOMISCCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1C0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 291Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.35 Intel TXT DMA Range ProtectedDescripción general: Este registro contiene la dirección y el tamaño de la DMA protegidaregión de memoria para ® Trusted Execution Technology de Intel para servidores de uso de MP.1 RWS-O 0 UNIPHY DesactivarToda la casa UNIPHY en L2 (para cuando no se utilizan los puertos, como en algunos multi-socketconfiguraciones).0 RW-LB 0 ReservadoNunca se debe establecer este bit.

IIOMISCCTRLBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 1C0hBit Attr defecto DescripciónLTDPRBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 290hBit Attr defecto Descripción31:20 RO-V 000h Top of the Range DPRMejor dirección + 1 del DPR. Esta es RO, y se copia por HW desdeTSEGBASE [31:20].19:12 RV 0h reservados11:04 RW-L 00h DMA Protegido Gama del tamañoEste es el tamaño de la memoria, en MB, que será protegido de accesos DMA. Lavalor de 0x00 en este campo significa que no hay más memoria está protegida. Lacantidad máxima de memoria que será protegido es de 255 MB.La cantidad de memoria que se informa en este campo estará protegido de todos DMAAccesos. La parte superior del rango protegido suele ser la base del TSEG -1. BIOS esespera que el programa que, en los bits 31:20 de este registro.Notas:Si TSEG no está activada, la parte superior de este rango se convierte en la base de Intel MEespacio robado, lo que habría sido la ubicación de TSEG, suponiendo que teníaha habilitado.La gama DPR trabaja independientemente de cualquier otra variedad - Protected Genéricorangos, rango TSEG, Intel VT-d tablas, Intel rangos de protección VT-d, MMCFGrango de protección y se hace publicar cualquier Intel VT-d traducción o cheques Intel TXT.Ciclos tanto entrantes se comprueban con este rango después de la Intel VT-dtraducción y falla si golpean este rango protegido, incluso si pasaban laIntel traducción VT-d.Todos los controles de memoria se OR'ed con respecto a no poder ir amemoria. Así que si alguno de gama genérica de protección, DPR, Intel VT-d, gama TSEGno permite el ciclo, entonces no se permite el ciclo para ir a la memoria. O en otrasEs decir, todas las comprobaciones anteriores deben pasar antes de permitir un ciclo de DRAM.Motores DMA reasignación se les permite acceder a la región DPR sin fallas. Losiempre es legal para cualquier motor DMA reasignación de leer o escribir en la región DPR,así DMA reasignar accesos no deben cotejarse con el rango de DPR.3 RV 0h Reservados2 RW-L Bit Comando 0BEscribir un '1 'en este bit permitirá la protección.Escribir un '0 'en este bit se desactivará la protección.1 RO 0h Protección Región EstadoIIO activa este bit cuando la protección se ha activado en el hardware y para todosefectos prácticos esto debe ser inmediata. Cuando la protección está desactivada,este bit está claro0 RW-O 0h LockBits 19:00 están bloqueados en este registro cuando se establece este bit. ¿Se puede ajustar mientras seotros bits se escriben en la misma transacción de escritura?Configuración del procesador de E / S integradas (IIO) Registra292 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.36 IRP_MISC_DFX0: Coherent Interface Varios DFx 0IRP_MISC_DFX0Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 800h

Bit Attr defecto Descripción31 RW-L 0b Desactivar Prefetch Camino Bypass AckUna trayectoria de derivación para el pf_ack reduce la latencia por 3 ciclos. Este bit desactiva labypass.Nota: Bloqueado por DBGBUSLCK30 RW-L 0b Paridad Habilitar comprobación de erroresPermite Error comprobación de la paridad en el IRP en los datos recibidos desde el interruptor IIONota: Bloqueado por DBGBUSLCK29 RW-L 0b Fuerza No-Snoop en VC1 y VCMesta fuerza no snp en vc1 transacciones vcm. este necesita ser utilizado en conjuncióncon la vía rápida para desactivar vc1 transacciones vcm. de lo contrario recibirá un interruptorprh_done adicionalNota: Bloqueado por DBGBUSLCK28 RW-L 1b Prefetch volcado con conflictosesta es una optimización del rendimiento. si hay un pf WR que es seguida por unatransacción en conflicto, esto sólo envía un pf_ack falsa sin enviarlo a CBONota: Bloqueado por DBGBUSLCK27 RW-L 1b Uso Últimas Read PrefetchEsta es una optimización del rendimiento. si un pf 1 ª, 2 ª pf, rd f 1, f 2 ª se envía, a continuación,los datos de RD pf 2 se utiliza para la 1 ª f. esto está permitido ya que los datos que se envían esuna versión aún más tarde de lo permitido.Nota: Bloqueado por DBGBUSLCK26 RW-L 0b Disregard SNUM mientras que la fusiónCombina no de espaldas escribe. puede provocar un bloqueo. necesidades que se utilizarán contransacciones ras del botón del tiempo de esperaNota: Bloqueado por DBGBUSLCK25 RW-L 0b Disregard Publicado pedidosEscribe se envían en un orden aleatorio. puede provocar un bloqueo. necesidades que se utilizarán conenvejecimiento temporizador rolloverNota: Bloqueado por DBGBUSLCK24 RW-L 1b Disregard Intel VT-d reutilización indirectaNo tiene en cuenta la sugerencia de reutilización de Intel VT-d. da lugar a una traen a CBO cada vezNota: Bloqueado por DBGBUSLCK23:22 RW-L 00b Envejecimiento Timer Rollover0: desactivado1: 32 nos2: 128 nosotros3: 512 nosotrosHay un error de aprox 100%. números tal vez se movían un poco para facilitar lavalidaciónNotas:Bloqueado por DBGBUSLCK21:15 RW-L 03h Umbral para eliminar líneas reutilizablesEl número de líneas libres de la izquierda antes de que algunos de los mayores líneas Intel VT-d reutilización sonenrojecidaNotas:Bloqueado por DBGBUSLCK14 RW-L 0b Repetir Dumped PrefetchSe trata de una optimización del rendimiento de forma rápida reeditar una captura previa cuando la propiedadse pierde debido a un cosquilleo. En concreto, si la propiedad se pierde debido a un cosquilleo, se reeditóindependiente del interruptor de volver sin captación de interruptor

Nota: Bloqueado por DBGBUSLCKIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 293Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.37 IRP_MISC_DFX1: Coherent Interface Varios DFx 113:09 RW-L 09h mínimos gratis entradas de cola de Conflictosel número de entradas libres de conflicto en el que las transacciones no son ISOCestrangulado. hay un total de 32 entradas, para empezarNota: Bloqueado por DBGBUSLCK8 RW-L 1b Check IO Formato Confighace algunas comprobaciones formato (alineación de direcciones) para io y transacciones cfgNota: Bloqueado por DBGBUSLCK7 RW-L 1b Check Intel TXT Lee formatoshace la verificación de un formato para las transacciones Intel TXTNota: Bloqueado por DBGBUSLCK6 RW-L 1b Uso Isoch desbordamiento de la colautilizar una cola diferente entre el interruptor y el IRP para la transacción ISOCNota: Bloqueado por DBGBUSLCK5 RW-L 1b Habilitar spl Isoch Intel VT solicitudesemitir una transacción isoc Intel VT independientemente de que otra trans a lamisma dirección está pendiente o noNota: Bloqueado por DBGBUSLCK04:01 RW-L 4 h mínimo libre Isoch HQ entradaNota: Bloqueado por DBGBUSLCK0 RV 0h reservadosIRP_MISC_DFX1Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 804hBit Attr defecto Descripción31:14 RV 0h reservados13 RW-L 0b Uso BGF crédito para BGF vacía12 0h RV reservados11:10 RW-L 00b Config Retry Timeout0: 32 nos1: 256 ms2: 4 seg3: 64 segundostiene un error de tiempo de espera de 100%Nota: Bloqueado por DBGBUSLCK09:08 RW-L 00b Debug Campo SeleccioneNota: Bloqueado por DBGBUSLCK07:02 RW-L 0h número de entrada Seleccione DebugNota: Bloqueado por DBGBUSLCK1 RW-L Señal Auto Debug 1b Habilitarpone a la entrada de caché relacionados con la información en una base de round robinNota: Bloqueado por DBGBUSLCK0 RW-L Señal Enable Debug 0bposibilita la lectura de dirección de CAM en ciclos reservadosNota: Bloqueado por DBGBUSLCKIRP_MISC_DFX0Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 800hBit Attr defecto Descripción

Configuración del procesador de E / S integradas (IIO) Registra294 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.3.38 IRP0DELS: Coherente Interface 0 Debug Evento carril Select3.5.3.39 IRP1DELS: Coherente Interface 1 Debug Evento carril SelectIRP0DELSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 808hBit Attr defecto Descripción63:36 RV 0h reservados35:32 RW-L 0h depuración de evento carril Select 8Nota: Bloqueado por DBGBUSLCK31:28 RW-L 0h depuración de evento carril Select 7Nota: Bloqueado por DBGBUSLCK27:24 RW-L 0h Evento Debug Set carril Select 6Nota: Bloqueado por DBGBUSLCK23:20 RW-L 0h depuración de evento carril Select 5Nota: Bloqueado por DBGBUSLCK19:16 RW-L 0h depuración de evento carril Select 4Nota: Bloqueado por DBGBUSLCK15:12 RW-L 0h depuración de evento carril Select 3Nota: Bloqueado por DBGBUSLCK11:08 RW-L 0h depuración de evento carril Select 2Nota: Bloqueado por DBGBUSLCK07:04 RW-L 0h Evento Debug Set carril Select 1Nota: Bloqueado por DBGBUSLCK03:00 RW-L 0h depuración de evento carril Select 0Nota: Bloqueado por DBGBUSLCKIRP1DELSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 810HBit Attr defecto Descripción63:36 RV 0h reservados35:32 RW-L 0h depuración de evento carril Select 8Nota: Bloqueado por DBGBUSLCK31:28 RW-L 0h depuración de evento carril Select 7Nota: Bloqueado por DBGBUSLCK27:24 RW-L 0h Evento Debug Set carril Select 6Nota: Bloqueado por DBGBUSLCK23:20 RW-L 0h depuración de evento carril Select 5Nota: Bloqueado por DBGBUSLCK19:16 RW-L 0h depuración de evento carril Select 4Nota: Bloqueado por DBGBUSLCK15:12 RW-L 0h depuración de evento carril Select 3Nota: Bloqueado por DBGBUSLCK11:08 RW-L 0h depuración de evento carril Select 2Nota: Bloqueado por DBGBUSLCK07:04 RW-L 0h Evento Debug Set carril Select 1Nota: Bloqueado por DBGBUSLCK03:00 RW-L 0h depuración de evento carril Select 0Nota: Bloqueado por DBGBUSLCKIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 295Ficha técnica Volumen 2

Configuración del procesador de E / S integradas (IIO) Registra3.5.3.40 IRP0DBGRING [0:1]: Coherent Interface 0 Debug anillo 03.5.3.41 IRP1DBGRING [0:1]: Coherent Interface 1 Debug anillo 03.5.3.42 IRP0DBGRING1: Coherent Interface 0 Debug Ring 13.5.3.43 IRP1DBGRING1: Coherent Interface 1 Debug Ring 13.5.3.44 IRP0RNG: Coherente Interface 0 Cluster Debug Ring ControlIRP0DBGRING [0:1]Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 818hBit Attr defecto Descripción63:0 RO 0000000000000000hDepurar la señal de timbreIRP1DBGRING [0:1]Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 820HBit Attr defecto Descripción63:0 RO 0000000000000000hDepurar la señal de timbreIRP0DBGRING1Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 828hBit Attr defecto Descripción07:00 RO 00h Debug Anillo de señal [71:64]IRP1DBGRING1Bus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 829hBit Attr defecto Descripción07:00 RO 00h Debug Anillo de señal [71:64]IRP0RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 830hBit Attr defecto Descripción31 RWS-L 0b Seleccionar desencadenadorSelecciona las señales de salida de disparo de racimo (ClusterTrigOut [01:00]) de este grupoy los coloca sobre los dos bits menos significativos de la pista seleccionados por carril principal(Bits [30:27]).Nota: Bloqueado por DBGBUSLCK30:27 RWS-L 0000b Selección carril principal para la colocación de un disparadorSelecciona el carril de este grupo utilizará para colocar el gatillo designado permitido a poco[31]. Al grupo de disparo fuera está habilitada a poco [31] y el carril seleccionado conbits [30:27] mostrará el CTO dispara en sus dos bits LSB. Sólo si este clusterapoyar salidas CTO.Nota: Bloqueado por DBGBUSLCKConfiguración del procesador de E / S integradas (IIO) Registra296 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 226:24 RWS-L 000b Debug anillo fuente carril 8 seleccionarSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 8.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 8 en anillo de depuración

111: Select debug carril bus 3 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK23:21 RWS-L 000b Debug anillo fuente carril 7 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación de calle 7.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 7 en el anillo de depuración111: Select debug carril bus en anillo 2 de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK20:18 RWS-L 000b Debug anillo fuente carril 6 seleccioneSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 6.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 6 en el anillo de depuración111: Select debug carril bus en anillo 1 de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK17:15 RWS-L 000b Debug anillo fuente carril 5 seleccioneSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 5.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 5 en el anillo de depuración111: Select debug carril bus 0 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK14:12 RWS-L fuente anillo Debug 000b carril 4 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 4.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 4 en el anillo de depuración111: Select debug carril bus 8 en anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK11:09 RWS-L 000b Debug anillo fuente carril 3 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente clúster en la calle 3.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 3 en el anillo de depuración111: Select debug carril bus 7 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCKIRP0RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 830hBit Attr defecto Descripción

Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 297Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.45 IRP1RNG: Coherent Interface 1 Cluster Debug Ring Control08:06 RWS-L 011b Debug anillo fuente carril 2 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 2.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus en anillo 2 de depuración111: Select debug carril bus 6 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK05:03 RWS-L 000b Debug anillo fuente carril 1 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 1.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus en anillo 1 de depuración111: Select debug carril bus 5 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK02:00 RWS-L 000b Debug anillo fuente carril 0Seleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril de 0.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 0 en el anillo de depuración111: Select debug carril bus 4 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCKIRP1RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 834HBit Attr defecto Descripción31 RWS-L 0b Seleccionar desencadenadorSelecciona las señales de salida de disparo de racimo (ClusterTrigOut [01:00]) de este grupoy los coloca sobre los dos bits menos significativos de la pista seleccionados por carril principal(Bits [30:27]).Nota: Bloqueado por DBGBUSLCK30:27 RWS-L 0000b Selección carril principal para la colocación de un disparadorSelecciona el carril de este grupo utilizará para colocar el gatillo designado permitido a poco[31]. Al grupo de disparo fuera está habilitada a poco [31] y el carril seleccionado conbits [30:27] mostrará el CTO dispara en sus dos bits LSB. Sólo si este clusterapoyar salidas CTO.Nota: Bloqueado por DBGBUSLCK26:24 RWS-L 000b Debug anillo fuente carril 8 seleccionarSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 8.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 8 en anillo de depuración

111: Select debug carril bus 3 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCKIRP0RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 830hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra298 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 223:21 RWS-L 000b Debug anillo fuente carril 7 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación de calle 7.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 7 en el anillo de depuración111: Select debug carril bus en anillo 2 de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK20:18 RWS-L 000b Debug anillo fuente carril 6 seleccioneSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 6.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 6 en el anillo de depuración111: Select debug carril bus en anillo 1 de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK17:15 RWS-L 000b Debug anillo fuente carril 5 seleccioneSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 5.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 5 en el anillo de depuración111: Select debug carril bus 0 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK14:12 RWS-L fuente anillo Debug 000b carril 4 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 4.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 4 en el anillo de depuración111: Select debug carril bus 8 en anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK11:09 RWS-L 000b Debug anillo fuente carril 3 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente clúster en la calle 3.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 3 en el anillo de depuración

111: Select debug carril bus 7 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK08:06 RWS-L 011b Debug anillo fuente carril 2 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 2.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus en anillo 2 de depuración111: Select debug carril bus 6 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCKIRP1RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 834HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 299Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.3.46 IRPEGCREDITS: R2PCIe Egress CréditosCréditos utilizados por IRP durante la transmisión de mensajes a varios destinos en diferentesanillos. microcódigo / BIOS debe salir de este registro en defecto a menos que se indique lo contrario enlas descripciones de bits individuales. Estos registros se hacen RSE sólo para el escenario queEsto podría ser necesario para propósitos de prueba.05:03 RWS-L 000b Debug anillo fuente carril 1 seleccionaSeleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril 1.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus en anillo 1 de depuración111: Select debug carril bus 5 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCK02:00 RWS-L 000b Debug anillo fuente carril 0Seleccione la fuente de datos para ser conducido a la siguiente agrupación en el carril de 0.000: Selección de contenidos anillo de grupo anterior en el anillo de depuración001: Selección de racimo datos salientes en el anillo de depuración010: Seleccionar los datos de entrada de racimo en el anillo de depuración011: Select debug carril bus 0 en el anillo de depuración111: Select debug carril bus 4 en el anillo de depuraciónOtros: reservadosNota: Bloqueado por DBGBUSLCKIRP1RNGBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 834HBit Attr defecto DescripciónIRPEGCREDITSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 840HBit Attr defecto Descripción63:34 RV 0h reservados33:30 RW-L 8h FIFO CréditosEl PIR tiene un FIFO en el camino de entrada de alimentación del R2PCIe. Esto sólo es una puesta en escenaFIFO para ayudar en el flujo de tráfico entrante. Este campo especifica el número de FIFO

entradas a utilizar en esta puesta en escena FIFO IRP.29:28 RW-L 1h IIO a UBox BCN / NCS CréditosNúmero de créditos asignados para IIO a UBox BCN y NCS combinado. Utiliza las entradasen R2PCIe BL Grupo B.27:24 RW-L 8h IIO IDI CréditosEspecifica los fondos utilizados para:Datos I2U para VC0I2U datos VC1/VCmI2U datos VCpDRS a CboxEstos utilizan R2PCIe BL Grupo A entradas.23:22 RW-L 1h BL Egreso - DRS para Intel QPI Créditos21:20 RW-L 1h AD Egreso - IIO VC1 CréditosEspecifica los fondos utilizados para VC1 y VCM combinadas. Usos R2PCIe AD Grupo Acréditos.19:18 RW-L 1h AD Egreso - IIO VCP Créditos17:14 RW-L 9h AD Egreso - IIO VC0 Escriba CréditosConfiguración del procesador de E / S integradas (IIO) Registra300 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4 Sistema de Control Global y registros de error3.5.4.1 IRPPERRSV: IRP Protocolo Error Gravedad13:10 RW-L Bh AD Egreso - IIO VC0 Leer CréditosEstos son los créditos totales asignados a las solicitudes de lectura para VC0. Hay treslos tipos de transacciones que pueden utilizar este grupo:Solicitudes de lectura para no publicados (utilizado para peer2peer remoto)Un crédito de esta piscina se utiliza para enviar estos.Solicitudes de lectura Publicado (utilizado para las peticiones de lectura de HA, ya sea local o remota)Un crédito de esta piscina se utiliza para enviar estos.Se utilizará un crédito de la piscina vc0_rd_p0_cdt_threshold.NDR para peticiones Intel QPISe utilizará un crédito del qpi_ndr_cdt_threshold.Si se utiliza más de un crédito, a continuación, un crédito se utilizará a partir de esta piscina también.El número total de los créditos reservados para los tres tipos es 12, independientemente de la formaestos registros están programados.09:06 RW-L 7h egreso AD - IIO VC0 No Publicado Créditos LeerEstos representan cómo muchos de los créditos vc0_rd_cdt_threshold puede ser utilizado parano publicado Lecturas (peer2peer remoto).Solicitudes de lectura Publicado (utilizado para las peticiones de lectura de HA, ya sea local o remota)Un crédito de esta piscina se utiliza para enviar estos.Se utilizará un crédito de la piscina vc0_rd_cdt_threshold.05:03 RW-L 7h IIO a cBox NDR Créditos02:00 RW-L 4h AD Egreso - IIO NDR a Intel QPI CréditosEstos son los créditos totales asignados para los paquetes de NDR.NDR para peticiones Intel QPISi se utiliza más de un crédito, un crédito de la piscina se vc0_rd_cdt_thresholdser utilizado.Se utilizará un crédito de este grupo.El primero en salir de crédito de este grupo no se comparte con vc0_rd_cdt_threshold, pero todoscréditos adicionales se comparten de esa piscina.IRPPERRSV

Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 80hBit Attr defecto Descripción63:30 RV 0h reservados29:28 RWS 10b Protocolo Error de paridad (DB)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado27:26 RWS 10b Protocolo cola / Table Overflow o underflow (DA)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado25:22 RV 0h reservadosIRPEGCREDITSBus: 0 Dispositivo: 5 Función: 0 Desplazamiento: 840HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 301Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.4.2 IIOERRSV: IIO Core Error GravedadEsto asocia el registro de errores detectados IIO núcleo interno a un nivel de gravedad del error.Se ha informado de un error individual con la severidad correspondiente en este registro. Softwarepuede programar la gravedad del error a uno de los tres niveles de gravedad apoyados por IIO. Esteregistro es pegajosa y sólo se puede restablecer por PWRGOOD.21:20 RWS 10b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado19:10 RV 0h Reservados09:08 RWS 01b acceso CSR cruzar frontera de 32 bits (C3)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado07:06 RWS 01b caché de escritura Un-corregibles ECC (C2)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado05:04 RWS 01b protocolo de capa de paquete recibido Envenenado (C1)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado03:02 RWS 00b caché de escritura corregibles ECC (B4)00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado

1:00 RV 0h reservadosIRPPERRSVBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 80hBit Attr defecto DescripciónIIOERRSVBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 8ChBit Attr defecto Descripción31:14 RV 0h reservados13:12 RWS 01b exceso / insuficiencia Error Gravedad00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado11:10 RWS 01b Completer Anular Error Gravedad00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: ReservadoConfiguración del procesador de E / S integradas (IIO) Registra302 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4.3 MIERRSV: Varios Severidad Error3.5.4.4 PCIERRSV: PCIe Error Gravedad MapaEste registro permite la reasignación de los errores de PCIe a la gravedad del error IIO.3.5.4.5 SYSMAP: System Error Mapa EventoEste registro asigna la gravedad de los errores detectados por el IIO que el de los eventos del sistema.Cuando se detecta un error del IIO, su correspondiente gravedad del error determina quéde eventos del sistema para generar de acuerdo a este registro.09:08 RWS 01b Maestro Anular Error Gravedad00: Error Gravedad Nivel 0 (corregible)01: Error Nivel de gravedad 1 (Recuperable)10: Error Gravedad Nivel 2 (mortal)11: Reservado7:00 RV 0h reservadosMIERRSVBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 90hBit Attr defecto Descripción31:10 RV 0h reservados09:08 RWS 00b DFx Error Injection07:06 RWS 00b VPP puerto Error Gravedad Estado05:04 RWS 00b JTAG TAP Gravedad Estado03:02 RWS 00b SMBus gravedad Estado del puertoNo hay SMBus, por lo que este es reservado.01:00 RWS 00b Config Registrarse Gravedad parIIOERRSVBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 8ChBit Attr defecto DescripciónPCIERRSVBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 94hBit Attr defecto Descripción31:6 RV 0h reservados

05:04 RWS 10b PCIe Fatal Error Gravedad Mapa10: Ubicación del tipo de error PCIe a un error de gravedad 201: Ubicación del tipo de error PCIe a un error de gravedad 100: Ubicación del tipo de error PCIe a un error de gravedad 003:02 RWS 01b PCIe no Fatal Error Gravedad Mapa10: Ubicación del tipo de error PCIe a un error de gravedad 201: Ubicación del tipo de error PCIe a un error de gravedad 100: Ubicación del tipo de error PCIe a un error de gravedad 001:00 RWS 00b PCIe corregible Error Gravedad Mapa10: Ubicación del tipo de error PCIe a un error de gravedad 201: Ubicación del tipo de error PCIe a un error de gravedad 100: Ubicación del tipo de error PCIe a un error de gravedad 0Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 303Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.4.6 ERRPINCTL: Error de control PinEste registro proporciona la opción de configurar un pin de error ya sea como un propósito especialpasador de error que se afirma en base a la gravedad de los errores detectados, o como un generalsalida de propósito que se determine dicha base en el valor en el ERRPINDAT. La afirmaciónde los pines de error también se puede desactivar por completo por este registro.SYSMAPBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 9ChBit Attr defecto Descripción31:11 RV 0h reservados10:08 RWS 101b Gravedad 2 Error en el mapa101: Generar CPEI010: Generar NMI001: Generar SMI / PMI000: Ningún mensaje en bandaOtros: Reservados7 RV 0h Reservados06:04 RWS 010b Gravedad 1 Error en el mapa101: Generar CPEI010: Generar NMI001: Generar SMI / PMI000: Ningún mensaje en bandaOtros: Reservados3 RV 0h Reservados02:00 RWS 010b Gravedad 0 Error en el mapa101: Generar CPEI010: Generar NMI001: Generar SMI / PMI000: Ningún mensaje en bandaOtros: ReservadosERRPINCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: A4hBit Attr defecto Descripción31:6 RV 0h reservados05:04 RW 00b Error [2] Control Pin aserción11: Reservado.10: Afirmar Error Pin cuando la gravedad del error 2 se encuentra en el sistema de reg estado del evento.

01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro.00: Deshabilitar Error pin afirmación03:02 RW 00b Error [1] Pin control aserción11: Reservado.10: Afirmar Error Pin cuando la gravedad del error 1 se encuentra en el sistema de reg estado del evento.01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro.00: Deshabilitar Error pin afirmación01:00 RW 00b Error [0] Pin control aserción11: Reservado.10: Afirmar Pin Error cuando el error gravedad 0 se encuentra en el sistema de reg estado del evento.01: Afirmar y reafirme pin Error Error en los datos de acuerdo con Pines de registro.00: Deshabilitar Error pin afirmaciónConfiguración del procesador de E / S integradas (IIO) Registra304 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4.7 ERRPINST: Error Pin EstadoEste registro refleja el estado de la clavija de la afirmación de error. El bit de estado de lapin error correspondiente se establece en el deassertion a la afirmación de transición del errorpin. Este bit se borra por el software con la escritura de 1 en el bit correspondiente.3.5.4.8 ERRPINDAT: Error Datos del PINEste registro proporciona el valor de datos cuando el pasador de error se configura como un generalsalida de propósito.ERRPINSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: A8hBit Attr defecto Descripción31:3 RV 0h reservados2 RW1CS 0b error [2] Estado PinEste bit se pone a la transición de deassertion a la afirmación de la clavija de error.Software escribir 1 para borrar el estado. Hardware sólo establecer este bit cuando elcorrespondiente campo ERRPINCTL se establece en 10b1 RW1CS 0b error [1] Estado PinEste bit se pone a la transición de deassertion a la afirmación de la clavija de error.Software escribir 1 para borrar el estado. Hardware sólo establecer este bit cuando elcorrespondiente campo ERRPINCTL se establece en 10b0 RW1CS 0b Error [0] Estado PinEste bit se pone a la transición de deassertion a la afirmación de la clavija de error.Software escribir 1 para borrar el estado. Hardware sólo establecer este bit cuando elcorrespondiente campo ERRPINCTL se establece en 10bERRPINDATBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: AChBit Attr defecto Descripción31:3 RV 0h reservados2 RW-LB 0b error [2] Datos del PINEste bit actúa como salida de propósito general para el error [2] pin. Conjuntos Software /borra este bit para afirmar / DEASSERT Error [2] pin. Este bit se aplica sólo cuandoERRPINCTL [05:04] = 01, de lo contrario está reservado.0: Afirmar ERR # [2] pin (unidad bajo)1: No reafirme ERR # [2] pin (float alto)Notas:Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuandodenegado.

BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro1 RW-LB 0b error [1] Datos del PINEste bit actúa como salida de propósito general para el error [1] pin. Conjuntos Software /borra este bit para afirmar / DEASSERT Error [1] pin. Este bit se aplica sólo cuandoERRPINCTL [3:2] = 01, de lo contrario está reservado.0: Afirmar ERR # [1] pin (unidad bajo)1: No reafirme ERR # [1] pin (float alto)Notas:Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuandodenegado.BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 305Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.4.9 VPPCTL: VPP controlEste registro define el control / mando para PCA9555.0 RW-LB 0b Error [0] Datos del PINEste bit actúa como salida de propósito general para el error [0] pin. Conjuntos Software /borra este bit para afirmar / DEASSERT Error [0] pin. Este bit se aplica sólo cuandoERRPINCTL [01:00] = 01, de lo contrario está reservado.0: Afirmar ERR # [0] pin (unidad bajo)1: No reafirme ERR # [0] pin (float alto)Notas:Este pin es de drenaje abierto y debe ser retirado de alto por resistencia externa cuandodenegado.BIOS necesita escribir 1 en este bit por razones de seguridad si no se utiliza este registro.ERRPINDATBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: AChBit Attr defecto DescripciónVPPCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: B0hBit Attr defecto Descripción63:56 RV 0h reservados55 RWS 0b modo de reinicio VPP0: Alimentación correcta restablecerá las máquinas de estado de VPP y restablecimiento causarála máquina de estados VPP para terminar en la próxima VPP límite "lógico" arroyo yrestablezca las máquinas de estado de VPP1: Tanto el poder bueno y duro restablecerá el estado de las máquinas VPP54:44 RWS 000h VPP EnableCuando se establece, la función de VPP para el puerto raíz correspondiente está activada.Habilitar Puerto raíz[54] Puerto 3d[53] Puerto 3c[52] Puerto 3b[51] El puerto 3A[50] Puerto 2d[49] Puerto 2c[48] Puerto 2b[47] Puerto 2a[46] Puerto 1b[45] Puerto 1a

[44] El puerto 0 (sólo en modo PCIe)43:0 RWS 00000000000hVPP DirecciónAsigna la dirección de VPP del dispositivo en la interfaz de VPP y asigna el puertodirección de los puertos en el dispositivo de VPP. Hay más bits de dirección luego arraiganpuertos por lo que la asignación debe ser repartidos en los puertos de VPP.Dir Portuaria Puerto raíz[43:41] [40] Puerto 3d[39:37] [36] Puerto 3c[35:33] [32] Puerto 3b[31:29] [28] El puerto 3A[27:25] [24] Puerto 2d[23:21] [20] Puerto 2c[19:17] [16] Puerto 2b[15:13] [12] Puerto 2a[11:09] [8] Puerto 1b[07:05] [6] Puerto 1a[03:01] [0] Puerto 0 (sólo en modo PCIe)Configuración del procesador de E / S integradas (IIO) Registra306 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4.10 VPPSTS: VPP EstadoEste registro define el estado de PCA95553.5.4.11 VPPFREQ: VPP Control de Frecuencia3.5.4.12 VPP_INVERTS: VPP Invertir iones3.5.4.13 GNERRST: Estado de error no fatal GlobalEste registro indica el error no fatal reportado a la lógica global de error IIO. Unindividuo bit de estado de error que se estableció indica que una interfaz local particular tienedetectado un error.VPPSTSBus: 0 Dispositivo: 5 Función: 2 Offset: B8hBit Attr defecto Descripción31:1 RV 0h reservados0 RW1CS 00b VPP ErrorPasó VPP error de puerto, es decir, una parada inesperada de NACK se ve en laPuerto de VPPVPPFREQBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: BCHBit Attr defecto Descripción31:24 RWS 1Eh VPP Tpf (Filtro pulso Time)Filtro pulso se debe establecer en 60 ns. El valor que se utiliza depende de la internafrecuencia de reloj. En este caso, la frecuencia del reloj interno es de 500 MHz, por lo que el defectovalor representa 60 ns a ese ritmo.23:16 RWS 96h VPP DTh datos (Tiempo de Espera de Datos)El tiempo de retención de datos es de 300ns. El valor predeterminado es 300ns cuando el internovelocidad de reloj es de 500MHz.11:00 RWS 9C4h VPP Tsu y THDRepresenta la hora y el tiempo de baja del pin SCL. Se debe establecer en 5uS paraun SCL reloj 100 kHz (5uS hora y 5uS mínimo histórico). El valor por defectorepresenta 5uS con un reloj interno de 500MHz.

VPP_INVERTSBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: C8HBit Attr defecto Descripción3 RV 0h Reservados02:02 RWS 0h Invertir LMRInvierte la señal de LMR01:01 RWS 0h Invertir EMILInvierte la señal EMIL0 RWS 00b Invertir PWRENInvierte la señal PWRENIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 307Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.4.14 GFERRST: Status Error Fatal GlobalEste registro indica el error fatal reportado a la lógica global de error IIO. Un individuobit de estado de error que indica que se establece una interfaz local particular, se ha detectado unde error.GNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1C0hBit Attr defecto Descripción31:26 RV 0h reservados25 RW1CS 0b VTd estado de error24 RW1CS 0b Varios estado de error23 RW1CS 0b IIO Core Estado de errorEste bit indica que el núcleo de IIO ha detectado un error.22 RW1CS 0b DMA Estado de errorEste bit indica que IIO ha detectado un error en su motor DMA.21 RV 0h Reservados20 RW1CS 0b DMI Estado de errorEste bit indica que IIO DMI puerto 0 se ha detectado un error.19:16 RV 0h reservados15:05 RW1CS 000h PCIe Estado de errorAssociated puerto lógico PCIe ha detectado un error.Bit 5: Port 0Bit 6: Port 1aBit 7: Port 1bBit 8: Port 2aBit 9: Port 2bBit 10: Port 2cBit 11: Puerto 2dBit 12: El puerto 3ABit 13: Port 3bBit 14: Port 3cBit 15: Puerto 3d4:02 RV 0h reservados1 RW1CS 0b IRP1 coherente error de interfaz0 RW1CS 0b IRP0 coherente Error InterfaceGFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1C4hBit Attr defecto Descripción31:26 RV 0h reservados

25 RW1CS 0b Intel VT-d Estado de errorEste registro indica el error fatal reportado a la lógica error Intel VT-d. Unindividuo bit de estado de error que se estableció indica que una interfaz local particular tienedetectado un error.24 RV 0h Reservados23 RW1CS 0b IIO Core Estado de errorEste bit indica que el núcleo de IIO ha detectado un error.22 RW1CS 0b DMA Estado de errorEste bit indica que IIO ha detectado un error en su motor DMA.Configuración del procesador de E / S integradas (IIO) Registra308 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4.15 GERRCTL: Error Control GlobalControles de este registro / oculta la información de los errores detectados por los interfaces locales IIO.Un bit de control de error individual que se establece máscaras informes de errores del local en particularinterfaz, el software puede activar o desactivar el bit de control. Este registro es pegajosa y sólo puedepuede restablecer PWRGOOD. Tenga en cuenta que los campos de bits en este registro pueden convertirse reservadosdependiendo de la configuración del puerto. Por ejemplo, si el puerto PCIe está configurado como 2X8puertos, entonces sólo los correspondientes campos PCIEX8 bits son válidas, otros bits son reservados.Globales de error de control de registro máscaras errores reportados desde la interfaz local a lo globalregistrarse. Si un informe de errores está desactivado en este registro, todos los errores de lainterfaz local correspondiente no establezca cualquiera de los bits globales de error.21 RV 0h Reservados20 RW1CS 0b DMI Estado de errorEste bit indica que IIO DMI puerto 0 se ha detectado un error.19:16 RV 0h reservados15:05 RW1CS 000h PCIe Estado de errorAssociated puerto lógico PCIe ha detectado un error.Bit 5: Port 0Bit 6: Port 1aBit 7: Port 1bBit 8: Port 2aBit 9: Port 2bBit 10: Port 2cBit 11: Puerto 2dBit 12: El puerto 3ABit 13: Port 3bBit 14: Port 3cBit 15: Puerto 3d4:02 RV 0h reservados1 RW1CS 0b IRP1 coherente error de interfaz0 RW1CS 0b IRP0 coherente Error InterfaceGFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1C4hBit Attr defecto DescripciónGERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1C8hBit Attr defecto Descripción31:26 RV 0h reservados25 RW 0b VTd Máscara Error24 RW 0b Varios Máscara Error

23 RW 0b IIO Core Error HabilitarEste bit activa / oculta el error detectado en el IIO Core.22 RW 0b reservados21 RV 0h Reservados20 RW 0b DMI Error EnableEste bit activa / oculta el error detectado en la DMI [0] Puerto.19:16 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 309Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.4.16 GSYSST: Global Status de sucesos del sistemaEste registro indica la gravedad del error señalado por la lógica global de error IIO. Ajustede un bit de estado de error individual indica que la gravedad de error correspondiente ha sidodetectada por el IIO.3.5.4.17 GSYSCTL: Control Global de sucesos del sistemaEl control de eventos del sistema registra los controles / máscaras de la presentación de informes de los errores indicados porregistro de estado de eventos del sistema. Cuando está desactivada, la gravedad del error no hace que ella generación de eventos del sistema. Cuando se establece, la detección de la gravedad del error generaeventos del sistema (s) de acuerdo con el sistema de eventos mapa de registros (SYSMAP).15:05 RW 000h PCIe Máscara ErrorMáscaras del error detectado en el puerto PCIe asociado.Bit 5: Port 0Bit 6: Port 1aBit 7: Port 1bBit 8: Port 2aBit 9: Port 2bBit 10: Port 2cBit 11: Puerto 2dBit 12: El puerto 3ABit 13: Port 3bBit 14: Port 3cBit 15: Puerto 3d4:02 RV 0h reservados1 RW 0b IRP1 Error Mask0 RW 0b IRP0 Error MaskCuando se establece, deshabilita el registro de este errorGERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1C8hBit Attr defecto DescripciónGSYSSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1CChBit Attr defecto Descripción31:5 RV 0h reservados4 ROS-V 0b Severidad Error 4 Disparo térmicoThermal Error de viaje (no se utiliza en el procesador Intel Xeon E5 Familia)3 ROS-V 0b Gravedad 3 Alerta térmicaError Alerta térmica (no se utiliza en el procesador Intel Xeon E5 Familia)2 ROS-V 0b Gravedad 2 Estado de errorCuando se establece, IIO ha detectado un error de la gravedad del error 21 ROS-V 0b Gravedad 1 Estado de error

Cuando se establece, IIO ha detectado un error de la gravedad del error 10 ROS-V 0b Gravedad 0 Estado de errorCuando se establece, IIO ha detectado un error de error de gravedad 0Configuración del procesador de E / S integradas (IIO) Registra310 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.4.18 GFFERRST: Global Status FERR Fatal3.5.4.19 GFNERRST: Global Status NERR Fatal3.5.4.20 GNFERRST: Estado FERR no Fatal GlobalGSYSCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1D0hBit Attr defecto Descripción31:5 RV 0h reservados4 RW 0b Gravedad 4 Permitir Disparo térmicoDisparo térmico Enable (no se utiliza en el procesador Intel Xeon E5 Familia)3 RW 0b Gravedad 3 Activar Alerta térmicaHabilitar alertas térmicas (no se utiliza en Intel Xeon E5 Familia)Permiten 2 RW 0b Gravedad 2 ErrorPermite 1 RW 0b Gravedad 1 ErrorPermiten 0 RW 0b Gravedad 0 ErrorGFFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1DChBit Attr defecto Descripción31:27 RV 0h reservados26:0 ROS-V 0000000hGlobal Status Error LogEste campo registra el estado de error de contenido global registro cuando el primer error grave esreportado. Esto tiene el mismo formato que el registro mundial de estado de error (GFERRST).GFNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1E8hBit Attr defecto Descripción31:27 RV 0h reservados26:0 ROS-V 0000000hGlobal Status Error LogEstos registros presentados el estado de error global de contenido de los Registros cuando el próximo error fatal esreportado. Esto tiene el mismo formato que el registro mundial de estado de error (GFERRST).GNFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1EChBit Attr defecto Descripción31:27 RV 0h reservados26:0 ROS-V 0000000hGlobal Status Error LogEstos registros presentados el estado de error global de contenido de los Registros cuando la primera no fatalSe informa de error. Esto tiene el mismo formato que el registro mundial de estado de error(GNERRST).Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 311Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

3.5.4.21 GNNERRST: Estado NERR no Fatal Global3.5.5 Error Local Registros3.5.5.1 IRPP0ERRST: Protocolo IRP Estado de errorEste registro indica el error detectado por la Interfaz coherente.3.5.5.2 IRPP0ERRCTL: Protocolo Panel de control de erroresEste registro permite el ajuste de bit de estado de error para una interfaz de error detectado coherente.Configuración del bit permite el ajuste de la correspondiente bit de estado de error en IRPPERRSTregistrarse. Si se borra el bit, no se establecerá el estado de error correspondiente.GNNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 1F8hBit Attr defecto Descripción31:27 RV 0h reservados26:0 ROS-V 0000000hGlobal Status Error LogEstos registros presentados el estado de error global de contenido de los Registros cuando el fatal posteriorSe informa de error. Esto tiene el mismo formato que el registro mundial de estado de error(GNERRST).IRPP0ERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 230hBit Attr defecto Descripción31:15 RV 0h reservados14 RW1CS 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 RW1CS 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 RW1CS 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 RW1CS 0b acceso CSR cruzar frontera de 32 bits (C3)3 RW1CS 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 RW1CS 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 RW1CS 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP0ERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 234HBit Attr defecto Descripción31:15 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra312 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.3 IRPP0FFERRST: IRP Fatal Protocol Status FERREl registro de estado de error indica que la causa de error en el informe del primer error fatalevento.14 RWS 0b Protocolo Error de paridad (DB)0: Desactivar el registro de estado de error de este error

1: Habilitar el registro de estado de error de este error13 RWS 0b Protocolo cola / Table Overflow o underflow (DA)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error12:11 RV 0h reservados10 RWS 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error9:05 RV 0h reservados4 RWS 0b CSR acceso cruce límite de 32-bit (C3)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error3 RWS 0b caché de escritura Un-corregibles ECC (C2)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error2 RWS 0b Protocolo de Capa Recibido Packet Envenenado (C1)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error1 RWS 0b caché de escritura corregibles ECC (B4)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error0 RV 0h reservadosIRPP0ERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 234HBit Attr defecto DescripciónIRPP0FFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 238HBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 313Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.4 IRPP0FNERRST: IRP Fatal Protocol Status NERREl registro de estado de error indica que la causa de error en el informe del próximo error fatalevento (cualquier caso que no es el primero).3.5.5.5 IRPP0FFERRHD [0:3]: IRP Protocolo Fatal FERR Header Entrar 03.5.5.6 IRPP0NFERRST: IRP Protocolo no fatal Estado FERR

El registro de estado de error indica qué error está causando el informe de la primera no fatalcaso de error.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP0FFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 238HBit Attr defecto DescripciónIRPP0FNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 23ChBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP0FFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 240h, 244H, 248h, 24CHBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorConfiguración del procesador de E / S integradas (IIO) Registra314 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.7 IRPP0NNERRST: IRP Protocolo no fatal Estado NERREl registro de estado de error indica que la causa de error en el informe de la próxima no fatalevento de error (cualquier caso que no es el primero).IRPP0NFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 250 hBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)

12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP0NNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 254HBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 315Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.8 IRPP0NFERRHD [0:3]: IRP Protocolo no fatal FERR Header Entrar 03.5.5.9 IRPP0ERRCNTSEL: IRP Protocolo del contador de errores Select3.5.5.10 IRPP0ERRCNT: Protocolo IRP contador de errores3.5.5.11 IRPP1ERRST: Protocolo IRP Estado de errorEste registro indica el error detectado por la Interfaz coherente.IRPP0NFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 258h, 25Ch, 260h, 264HBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorIRPP0ERRCNTSELBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 268hBit Attr defecto Descripción

31:19 RV 0h reservados18:00 RW 00000h Seleccione Eventos de error de conteoVer IRPP0ERRST para la descripción de cada bit por error. Cada bit en este campo tiene lasiguiente comportamiento:0: No seleccione este tipo de error para el recuento de error1: Seleccione este tipo de error para el recuento de errorIRPP0ERRCNTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 26CHBit Attr defecto Descripción31:8 RV 0h reservados7 RW1CS 0b ERROVFError de desbordamiento del acumulador0: No se produjo desbordamiento1: Error de desbordamiento. El número de errores no puede ser válida.06:00 RW1CS 00h Error Acumulador (contador)Este contador acumula los errores que se producen cuando el tipo de error asociado esseleccionado en el registro ERRCNTSEL.Notas:Este registro se borra y escribe 7Fh.Counter máximo disponible es de 127d (7Fh)IRPP1ERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2B0hBit Attr defecto Descripción31:15 RV 0h reservados14 RW1CS 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 RW1CS 0b Protocolo cola / Table Overflow o underflow (DA)Configuración del procesador de E / S integradas (IIO) Registra316 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.12 IRPP1ERRCTL: Protocolo Panel de control de erroresEste registro permite el ajuste de bit de estado de error para una interfaz de error detectado coherente.Configuración del bit permite el ajuste de la correspondiente bit de estado de error en IRPPERRSTregistrarse. Si se borra el bit, no se establecerá el estado de error correspondiente.12:11 RV 0h reservados10 RW1CS 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 RW1CS 0b acceso CSR cruzar frontera de 32 bits (C3)3 RW1CS 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 RW1CS 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 RW1CS 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP1ERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2B0hBit Attr defecto Descripción

IRPP1ERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2B4hBit Attr defecto Descripción31:15 RV 0h reservados14 RWS 0b Protocolo Error de paridad (DB)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error13 RWS 0b Protocolo cola / Table Overflow o underflow (DA)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error12:11 RV 0h reservados10 RWS 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error9:05 RV 0h reservados4 RWS 0b CSR acceso cruce límite de 32-bit (C3)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error3 RWS 0b caché de escritura Un-corregibles ECC (C2)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error2 RWS 0b Protocolo de Capa Recibido Packet Envenenado (C1)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error1 RWS 0b caché de escritura corregibles ECC (B4)0: Desactivar el registro de estado de error de este error1: Habilitar el registro de estado de error de este error0 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 317Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.13 IRPP1FFERRST: IRP Fatal Protocol Status FERREl registro de estado de error indica que la causa de error en el informe del primer error fatalevento.3.5.5.14 IRPP1FNERRST: IRP Fatal Protocol Status NERREl registro de estado de error indica que la causa de error en el informe del próximo error fatalevento (cualquier caso que no es el primero).IRPP1FFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2B8hBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)

3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP1FNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2BChBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.Configuración del procesador de E / S integradas (IIO) Registra318 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.15 IRPP1FFERRHD [0:3]: IRP Protocolo Fatal FERR Header Entrar 03.5.5.16 IRPP1NFERRST: IRP Protocolo no fatal Estado FERREl registro de estado de error indica qué error está causando el informe de la primera no fatalcaso de error.3.5.5.17 IRPP1NNERRST: IRP Protocolo no fatal Estado NERREl registro de estado de error indica que la causa de error en el informe de la próxima no fatalevento de error (cualquier caso que no es el primero).1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP1FFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2C0h, 2C4h, 2C8h, 2CChBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorIRPP1FNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2BChBit Attr defecto DescripciónIRPP1NFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2D0hBit Attr defecto Descripción

31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 319Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.18 IRPP1NFERRHD [0:3]: IRP Protocolo no fatal FERR Header Entrar 03.5.5.19 IRPP1ERRCNTSEL: IRP Protocolo del contador de errores SelectIRPP1NNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2D4hBit Attr defecto Descripción31:15 RV 0h reservados14 ROS-V 0b Protocolo Error de paridad (DB)Originalmente utilizado para la detección de error de paridad en la interfaz coherente, sin embargo, sin paridadexisten controles. Por lo que este registra errores de paridad en los datos del interruptor IIO en la entradacamino.13 ROS-V 0b Protocolo cola / Table Overflow o underflow (DA)12:11 RV 0h reservados10 ROS-V 0b Protocolo de Capa de recibida la respuesta / finalización inesperada (D7)A la finalización se ha recibido desde la interfaz coherente que fue inesperado.9:05 RV 0h reservados4 ROS-V 0b CSR acceso cruzar frontera de 32 bits (C3)3 ROS-V 0b caché de escritura Un-corregibles ECC (C2)Se ha detectado un error ECC de doble bit dentro de la caché de escritura.2 ROS-V 0b Protocolo de Capa Recibido Packet Envenenado (C1)Un paquete envenenado ha sido recibida desde la interfaz coherente.1 ROS-V 0b caché de escritura corregibles ECC (B4)Se encontró un error ECC de bits y corregida en el caché de escritura.0 RV 0h reservadosIRPP1NFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2D8h, 2DCh, 2E0h, 2E4hBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de error

IRPP1ERRCNTSELBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2E8hBit Attr defecto Descripción31:19 RV 0h reservados18:00 RW 00000h Seleccione Eventos de error de conteoVer IRPP0ERRST para la descripción de cada bit por error. Cada bit en este campo tiene lasiguiente comportamiento:0: No seleccione este tipo de error para el recuento de error1: Seleccione este tipo de error para el recuento de errorConfiguración del procesador de E / S integradas (IIO) Registra320 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.20 IRPP1ERRCNT: Protocolo IRP contador de errores3.5.5.21 IIOERRST: IIO Core Estado de errorEste registro indica los IIO errores básicos internos detectados por la lógica error IIO. Unindividuo bit de estado de error que se estableció indica que se produjo un error en particular, el softwarepuede borrar un estado de error al escribir un 1 en el bit correspondiente. Este registro es pegajoso ysólo se puede restablecer por PWRGOOD. Borrado del IIO ** ERRST se realiza la limpieza de lapedacitos IIOERRST correspondientes.3.5.5.22 IIOERRCTL: IIO Core control de erroresEste registro controla la comunicación de IIO errores básicos internos detectados por el error IIOlógica. Un bit de control de error individual que se borran las máscaras de la notificación de que un particular,error, el software puede establecer o borrar el bit correspondiente. Este registro es pegajosa y sólo puedepuede restablecer PWRGOOD.IRPP1ERRCNTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 2EChBit Attr defecto Descripción31:8 RV 0h reservados7 RW1CS 0b Error de desbordamiento del acumulador0: No se produjo desbordamiento1: Error de desbordamiento. El número de errores no puede ser válida.06:00 RW1CS 00h Error Acumulador (contador)Este contador acumula los errores que se producen cuando el tipo de error asociado esseleccionado en el registro ERRCNTSEL.Notas:Este registro se borra y escribe 7Fh.Counter máximo disponible es de 127d (7Fh)IIOERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 300 hBit Attr defecto Descripción31:7 RV 0h reservados6 RW1CS 0b exceso / insuficiencia de Estado de error (C6)5 RW1CS 0b Completer Abortar Estado de error (C5)4 RW1CS 0b Maestro Abortar Estado de error (C4)3:00 RV 0h reservadosIIOERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 304HBit Attr defecto Descripción31:7 RV 0h reservados6 RWS 0b exceso / insuficiencia Error Enable (C6)5 RWS 0b Completer Anular Error Enable (C5)

4 RWS 0b Maestro Anular Error Enable (C4)3:00 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 321Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.23 IIOFFERRST: IIO Core Fatal Estado FERR3.5.5.24 IIOFFERRHD [0:3]: IIO Core Fatal FERR HeaderLog Header almacena la ruta de datos de la información del encabezado IIO del error básico asociada IIO.El encabezado indica que el error se origina a partir de la dirección y del ciclo.3.5.5.25 IIOFNERRST: IIO Core Fatal Estado NERR3.5.5.26 IIONFERRST: IIO Core No Fatales Estado FERR3.5.5.27 IIONFERRHD [0:3]: IIO Core No Fatales FERR HeaderLog Header almacena la ruta de datos de la información del encabezado IIO del error básico asociada IIO.El encabezado indica que el error se origina a partir de la dirección y del ciclo.IIOFFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 308hBit Attr defecto Descripción31:7 RV 0h reservados06:00 ROS-V 00h IIO Core Error Status LogEl registro de estado de error indica que la causa de error en el informe del primer errorevento. La codificación indica la posición del bit correspondiente del error en elregistro de estado de error.IIOFFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 30CH, 310H, 314H, 318hBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorIIOFNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 31CHBit Attr defecto Descripción31:7 RV 0h reservados06:00 ROS-V 00h IIO Core Error Status LogEl registro de estado de error indica que la causa de error en el informe del primer errorevento. La codificación indica la posición del bit correspondiente del error en elregistro de estado de error.IIONFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 320hBit Attr defecto Descripción31:7 RV 0h reservados06:00 ROS-V 00h IIO Core Error Status LogEl registro de estado de error indica que la causa de error en el informe del primer errorevento. La codificación indica la posición del bit correspondiente del error en elregistro de estado de error.Configuración del procesador de E / S integradas (IIO) Registra322 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.28 IIONNERRST: IIO Core No Fatales Estado NERR3.5.5.29 IIOERRCNTSEL: IIO Core Selección contador de errores3.5.5.30 IIOERRCNT: IIO Core contador de errores

IIONFERRHD [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 324h, 328h, 32Ch, 330hBit Attr defecto Descripción31:0 ROS-V 00000000hIniciar sesión de cabezal DWORD 0Registra el primer DWORD de la cabecera en una condición de errorIIONNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 334hBit Attr defecto Descripción31:7 RV 0h reservados06:00 ROS-V 00h IIO Core Error Status LogEl registro de estado de error indica que la causa de error en el informe del próximo errorevento. La codificación indica la posición del bit correspondiente del error en elregistro de estado de error.IIOERRCNTSELBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 33ChBit Attr defecto Descripción31:7 RV 0h reservados6 RW 0b exceso / insuficiencia Conde Error Seleccione5 RW 0b Completer Anular Error Select4 RW 0b Maestro Anular Error Select3:00 RV 0h reservadosIIOERRCNTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 340hBit Attr defecto Descripción31:8 RV 0h reservados7 RW1CS 0b Error de desbordamiento del acumulador0: No desbordamiento occurred1: Error de desbordamiento. El número de errores no puede ser válida.06:00 RW1CS 00h Error AcumuladorEste contador acumula los errores que se producen cuando el tipo de error asociado esseleccionado en el registro ERRCNTSEL.Notas:Este registro se borra y escribe 7Fh.Máximo contador disponible es 127d (7Fh).Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 323Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.31 MIERRST: Varios Estado de error3.5.5.32 MIERRCTL: Control misceláneo Error3.5.5.33 MIFFERRST: Varios Fatal primer Estado de error3.5.5.34 MIFFERRHDR_ [0:3]: Varios Fatal Primera Header Error 0 Iniciar sesiónMIERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 380HBit Attr defecto Descripción31:5 RV 0h reservados4 RW1CS 0b DFx Error inyectado3 RW1CS 0b VPP estado de error2 RW1CS 0b JTAG Tap Estado del puerto1 RW1CS 0b SMBus Estado del puerto (no utilizado)Nunca se establece este bit, puesto que ya no es un dispositivo esclavo SMBus.

0 RW1CS 0b Config Registro Error de paridadMIERRCTLBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 384hBit Attr defecto Descripción31:5 RV 0h reservados4 RWS 0b DFx Injected Error Habilitar3 RWS 0b VPP estado de error Activa2 RWS 0b JTAG Tap Estado Activar puerto1 RWS 0b SMBus Estado Activar puertoEste bit no tiene ningún efecto.0 RWS 0b Config Registro Error de paridad ActivarMIFFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 388 noniesBit Attr defecto Descripción31:11 RV 0h reservados10:00 ROS-V 000h Varios Error Status LogMIFFERRHDR_ [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 38Ch, 390H, 394h, 398hBit Attr defecto Descripción31:0 ROS-V 00000000hEncabezamientoConfiguración del procesador de E / S integradas (IIO) Registra324 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.5.35 MIFNERRST: Varios Fatal Error siguiente Estado3.5.5.36 MINFERRST: Varios No-Fatal primer Estado de error3.5.5.37 MINFERRHDR_ [0:3]: Varios No-Fatal Error Primera Cabecera 0 Iniciar sesión3.5.5.38 MINNERRST: Varios No-Fatal Error siguiente Estado3.5.5.39 MIERRCNTSEL: Conde Varios Error SeleccioneMIFNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 39ChBit Attr defecto Descripción31:11 RV 0h reservados10:00 ROS-V 000h Varios Error Status LogMINFERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 3A0hBit Attr defecto Descripción31:11 RV 0h reservados10:00 ROS-V 000h Varios Error Status LogMINFERRHDR_ [0:3]Bus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 3A4h, 3A8h, 3ACh, 3B0hBit Attr defecto Descripción31:0 ROS-V 00000000hEncabezamientoMINNERRSTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 3B4hBit Attr defecto Descripción31:11 RV 0h reservados10:00 ROS-V 000h Varios Error Status Log

MIERRCNTSELBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 3BChBit Attr defecto Descripción31:5 RV 0h reservados4 RW 0b DFx Injected Conde Error Seleccione3 RW 0b VPP Conde Status Error Seleccione2 RW 0b JTAG Tap Estado del puerto select count1 RW 0b SMBus Estado del puerto Conde SelectEste bit no tiene ningún efecto.0 RW 0b Config Registrarse Parity Error Count SeleccioneIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 325Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.5.40 MIERRCNT: Todos contra el error3.5.6 IOxAPIC espacio de configuración PCIEsta sección cubre los / registros relacionados OxAPIC I3.5.6.1 MBAR: IOxAPIC Base Dirección3.5.6.2 SVID: subsistema ID VendorMIERRCNTBus: 0 Dispositivo: 5 Función: 2 Desplazamiento: 3C0hBit Attr defecto Descripción31:8 RV 0h reservados7 RW1CS 0b Error de desbordamiento del acumulador0: No desbordamiento occurred1: Error de desbordamiento. El número de errores no puede ser válida.06:00 RW1CS 00h Error AcumuladorEste contador acumula los errores que se producen cuando el tipo de error asociado esseleccionado en el registro ERRCNTSEL.Notas:Este registro se borra y escribe 7Fh.Máximo contador disponible es 127d (7Fh).MBARBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 10hBit Attr defecto Descripción31:12 RW 0h BAREsta es la dirección base de 32 bits 4KB alineados para los registros asignados en memoria deI / nota OxAPICSide: Los accesos a través de JTAG puerto mini de registros que apunta elDirección MBAR, no son cerrada por MSE bit (de PCICMD registro) es conjunto, es decir,aunque poco MSE es un 0, accede a los registros apuntados por dirección MBAR sonpermitido / completado con normalidad. Estos accesos son accesos de microcódigo internoy JTAG y que se les permita tener acceso a los registros normalmente incluso si este bit estáborrar.11:04 RO 0h reservados3 RO 0b prefetchableLos registros no son IOxAPIC prefetchable.02:01 RO Tipo 00bLos registros IOAPIC sólo se pueden colocar debajo del sistema 4G espacio de direcciones.0 RO 0b espacio de memoriaEsta Dirección Register Base indica el espacio de memoria.SVIDBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2CrBit Attr defecto Descripción

15:00 RW-O Número de Identificación del proveedor del sistema secundario 8086h.El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez después de la reposición.Configuración del procesador de E / S integradas (IIO) Registra326 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.6.3 SDID: subsistema ID de dispositivo3.5.6.4 INTL: Línea de interrupción3.5.6.5 INTPIN: Pin de interrupción Registrarse - Otros3.5.6.6 ABAR: I / BAR alternativo OxAPICSDIDBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2EhBit Attr defecto Descripción15:00 RW-O número de identificación del dispositivo Subsistema 0000hAsignado por el proveedor de subsistema para identificar el subsistemaINTLBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 3ChBit Attr defecto Descripción07:00 RO 00h línea de interrupciónN / A para estos dispositivosINTPINBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 3DhBit Attr defecto Descripción07:00 RO 00h interrupción PinN / D, ya que estos dispositivos no generan ninguna interrupción en su propiaABARBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 40hBit Attr defecto Descripción15 RW 0b ABAR EnableCuando se establece, la gama FECX_YZ00 a FECX_YZFF está habilitado como un acceso alternativométodo de los registros IOxAPIC y estas direcciones son reivindicados por el IIO deinternos de E / OxAPIC independientemente de la configuración del bit de MSE en el directorio / config OxAPIC Iespacio. Bits 'XYZ' son nota below.Side definida: Los accesos a través de JTAG puerto mini aregistros apuntada por la dirección ABAR, no cerrada por ser este conjunto de bits, quees decir, incluso si este bit es un 0, accede a los registros apuntados por dirección ABAR sepermitido / completado con normalidad. Estos accesos son accesos de microcódigo internoy JTAG y que se les permita tener acceso a los registros normalmente incluso si este bit estáborrar.14:12 RO 0h reservados11:08 RW 0h Base Address [1916] (XBAD) Estos bits determinan los bits de orden superior de la APIC mapa Dirección E / S.Cuando una dirección de memoria es reconocida por el IIO que coincide con FECX_YZ00-a-FECX_YZFF, el IIO responderá al ciclo y acceder a la APIC interna de E / S.07:04 RW 0h Base Address [1512] (YBAD) Estos bits determinan los bits de orden inferior de la APIC mapa Dirección E / S.Cuando una dirección de memoria es reconocida por el IIO que coincide con FECX_YZ00-a-FECX_YZFF, el IIO responderá al ciclo y acceder a la APIC interna de E / S.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 327Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.6.7 PMCAP: Capacidades de gestión de energía3.5.6.8 PMCSR: Control de administración de energía y estado

03:00 RW 0h Base Address [118] (ZBAD) Estos bits determinan los bits de orden inferior de la APIC mapa Dirección E / S.Cuando una dirección de memoria es reconocida por el IIO que coincide con FECX_YZ00-a-FECX_YZFF, el IIO responderá al ciclo y acceder a la APIC interna de E / S.PMCAPBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 6ChBit Attr defecto Descripción31:27 RO 0h PME SupportBits 31, 30 y 27 deben fijarse a '1 'para estructuras de puentes PCI-PCI que representanpuertos en los complejos de raíz.26 RO Soporte D2 0bI / OxAPIC no admite la administración de energía D2 estado.25 D1 0b RO SoporteI / OxAPIC no apoya D1 estado de administración de energía.24:22 RO 0h AUX actual21 RO 0b dispositivo de inicialización específico20 RV 0h Reservados19 RO 0b Reloj PMEEste campo está cableado a 0h, ya que no se aplica a PCI Express.18:16 RW-O 011b VersionEste campo se establece en 3 horas (1.2 compatible con PM) como número de versión. Bit es RW-O para hacerla versión 2h encajona OS'es heredados tienen cualquier problema.15:08 RO 00h Siguiente Capacidad PointerEsta es la última en la capacidad de la cadena y por lo tanto ajustado a 0.07:00 RO 01h ID capacidadProporciona la capacidad de ID PM asignado por PCI-SIG.PMCSRBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 70hBit Attr defecto Descripción31:24 RO 00h DataNo es relevante para I / OxAPIC23 RO Bus de alimentación / Reloj Control de 0h HabilitarNo es relevante para I / OxAPIC22 RO 0h B2/B3 SupportNo es relevante para I / OxAPIC21:16 RV 0h reservados15 RO 0h PME EstadoNo es relevante para I / OxAPIC14:13 RO Escala datos 0hNo es relevante para I / OxAPICABARBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 40hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra328 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.6.9 RDINDEX: Índice alternativo para leer indirectos E / Registros OxAPIC3.5.6.10 RDWINDOW: Ventana alternativo para leer indirectos E / Registros OxAPIC12:09 RO 0h Datos SeleccionarNo es relevante para I / OxAPIC8 RO 0h PME Enable

No es relevante para I / OxAPIC7:04 RV 0h reservados3 1b RO No Soft ResetIndica I / OxAPIC no restablece sus registros durante la transición de D3hot aD0.2 RV 0h Reservados01:00 RW-V 0h Poder estatalEste campo de 2 bits se utiliza para determinar el estado de energía actual de la función y paraestablecer un nuevo estado de la alimentación también. 00: D001: D1 (no soportado por IOAPIC)10: D2 (no soportado por IOAPIC)11: D3_hotSi Software intenta escribir 01 o 10 de este campo, el estado de energía no cambiadesde el estado de energía existente (que puede ser o D3hot D0) y tampoco éstasbits1: 0 valor de cambio.Cuando en el estado D3hot, I / OxAPIC sea) responder al único tipo 0 transacciones de configuración específicas en el dispositivo deespacio de configuración, cuando se encuentra en estado D3hotc) no responderá a la memoria (es decir, estado D3hot es equivalente a MSE),accesos a la región mbar (nota: región ABAR acceso siguen pasando en D3hotestado, si está activado)d) no generará ningún MSI escribeRDINDEXBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 80hBit Attr defecto Descripción07:00 Índice 0h RWCuando PECI / JTAG quiere leer los registros de listos para el consumo indirecto de E / OxAPIC, esteregistro se utiliza para apuntar a el índice del registro indirecto, tal como se define en la E /Espacio de memoria indirecta OxAPIC. Software escribe a este registro y luego hace unlectura del registro RDWINDOW para leer el contenido en ese index.Note h / w haceno excluye el software de acceso a este registro a través del interfaz coherente, peroeso no es lo que este registro se define para.RDWINDOWBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 90hBit Attr defecto Descripción31:0 RO 0h ventanaCuando SMBUS / JTAG lee este registro, los datos contenidos en el registro indirectoapuntada por el registro RDINDEX se devuelve en la lectura.PMCSRBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 70hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 329Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.6.11 IOAPICTETPC: IOxAPIC entrada de tabla de destino de control programable3.5.6.12 IOADSELS0: DSELS IOxAPIC Regístrate 0IOAPICTETPCBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: A0hBit Attr defecto Descripción31:17 RV 0h reservados16 RW 0b Intel QuickData Tecnología Canal 0 INTA Asignación de interrupciones

0: src / int se conecta a la entrada de la tabla IOAPIC 71: src / int se conecta a la entrada de la tabla IOAPIC 2315:13 RV 0h reservados12 RW 0b NTB interrupción Asignación0: src / int se conecta a la entrada de la tabla IOAPIC 161: src / int se conecta a la entrada de la tabla IOAPIC 2311 RV 0h Reservados10 RW 0b puerto 3c INTB interrupción Asignación0: src / int se conecta a la entrada de la tabla IOAPIC 211: src / int se conecta a la entrada de la tabla IOAPIC 199 RV 0h Reservados8 RW 0b Puerto 3a INTB interrupción Asignación0: src / int se conecta a la entrada de la tabla IOAPIC 201: src / int se conecta a la entrada de la tabla IOAPIC 177 RV 0h Reservados6 RW 0b Puerto 2c INTB interrupción Asignación0: src / int se conecta a la entrada de la tabla IOAPIC 131: src / int se conecta a la entrada de la tabla IOAPIC 115 RV 0h Reservados4 RW 0b Puerto 2a INTB interrupción Asignación0: src / int se conecta a la entrada de la tabla IOAPIC 121: src / int se conecta a la entrada de la tabla IOAPIC 93:01 RV 0h reservados0 RW 0b Puerto 0 INTB Asignación de interrupciones0: src / int se conecta a la entrada de la tabla IOAPIC 11: src / int se conecta a la entrada de la tabla IOAPIC 3IOADSELS0Bus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 288hBit Attr defecto Descripción31:29 RV 0h reservados28 RWS 0b SW2IPC AER negativo Mask Edge27 RWS 0b SW2IPC AER Evento Select26:0 RWS 0h gttcfg2SIpcIOADels0gttcfg2SIpcIOADels0 [26:0]Configuración del procesador de E / S integradas (IIO) Registra330 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.6.13 IOADSELS1: DSELS IOxAPIC Registro 13.5.6.14 IOINTSRC0: IO interrupción Fuente Registrarse 0IOADSELS1Bus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 28ChBit Attr defecto Descripción31:18 RV 0h reservados17:00 RWS 0h gttcfg2SIpcIOADels1gttcfg2SIpcIOADels1 [17:00]IOINTSRC0Bus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2A0hBit Attr defecto Descripción31:0 RW-V 00000000hInterrumpir Fuente 0

fuente de interrupción bits31: INTD Puerto 3b30: INTC Puerto 3b29: INTB 3b Puerto28: INTA 3b Puerto27: INTD Puerto 3a26: INTC Puerto 3a25: INTB Puerto 3a24: INTA Puerto 3a23: INTD Puerto 1b22: INTC Puerto 1b21: INTB puerto 1b20: INTA Puerto 1b19: INTD Puerto 1a18: INTC Puerto 1a17: INTB puerto 1a16: INTA Puerto 1a15: INTD Puerto 2d14: INTC Puerto 2d13: INTB puerto 2d12: INTA Puerto 2d11: INTD Puerto 2c10: INTC Puerto 2c9: INTB puerto 2c8: INTA Puerto 2c7: INTD Puerto 2b6: INTC Puerto 2b5: INTB puerto 2b4: INTA Puerto 2b3: INTD Puerto 2a2: INTC Puerto 2a1: INTB puerto 2a0: INTA Puerto 2aIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 331Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.6.15 IOINTSRC1: IO interrupción Fuente Registro 13.5.6.16 IOREMINTCNT: Remote Conde interrupción IO3.5.6.17 IOREMGPECNT: Remote Conde GPE IOIOINTSRC1Bus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2A4hBit Attr defecto Descripción31:21 RV 0h reservados20:00 RW-V 000000hInterrumpir Fuente 1fuente de interrupción bits20: INTA Puerto raíz Core19: INTB KT ME18: INTC ME IDE-R17: ME HECI INTD

16: INTA ME HECI15: INTD Intel QuickData Tecnología14: INTC Intel QuickData Tecnología13: INTB Intel QuickData Tecnología12: INTA Intel QuickData Tecnología11: INTD Puerto 0/DMI10: INTC Puerto 0/DMI9: INTB puerto 0/DMI8: INTA Puerto 0/DMI7: INTD Puerto 3d6: INTC Puerto 3d5: INTB puerto 3d4: INTA Puerto 3d3: INTD puerto 3c2: INTC puerto 3c1: INTB puerto 3c0: INTA puerto 3cIOREMINTCNTBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2A8hBit Attr defecto Descripción31:24 RW 0h REM_INT_D_CNTNúmero de alarmas remotas D recibió23:16 RW 0h REM_INT_C_CNTNúmero de alarmas remotas C recibió15:08 RW 0h REM_INT_B_CNTNúmero de alarmas a distancia B recibió07:00 RW 0h REM_INT_A_CNTNúmero de alarmas remotas A recibióIOREMGPECNTBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2AChBit Attr defecto Descripción31:24 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra332 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.6.18 IOXAPICPARERRINJCTL: IOxAPIC Parity Error de Control de Inyección3.5.6.19 FAUXGV: FauxGV3.5.7 E / OxAPIC registros de memoria asignadosI / OxAPIC tiene un espacio asignado de memoria directa. Un índice / par de registros de datos se encuentradentro de la región mapeada memoria dirigida y se utiliza para acceder a la tabla de redirecciónentradas. proporciona los registros de memoria asignados directos de la I / OxAPIC. Las compensacionesse muestra en la tabla son de la dirección de base, ya sea en ABAR o MBAR o ambos. Accedea las direcciones más allá de 40 h volver todos 0s.Tenga en cuenta que sólo se refiere al desplazamiento de 0xFF se puede acceder a través del registro ABARmientras que las compensaciones de hasta 0xFFF se puede acceder a través de MBAR. DWORD Sólo lee y alineadose permite escribir hacia el espacio de memoria de E / OxAPIC. Cualesquiera otros accesos resultaránen un error.23:16 RW 0h REM_HPGPE_CNTNúmero de HPGPEs remotas recibió15:08 RW 0h REM_PMGPE_CNTNúmero de PMGPEs remotas recibió

07:00 RW 0h REM_GPE_CNTNúmero de GPES remotas recibióIOXAPICPARERRINJCTLBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2C0hBit Attr defecto Descripción31 RWS 0b EIE30 RWS 0b EIRFS29:26 RV 0h reservados25:24 RWS 0b BFSbfs [01:00]23:22 RV 0h reservados21:18 RWS 0b reservados [30]17:04 RV 0h reservados03:00 RWS 0b PFpf [03:00]FAUXGVBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2C4hBit Attr defecto Descripción31:1 RV 0h reservados0 RWS-L 0b Faux GV HabilitarHabilitar Faux GVIOREMGPECNTBus: 0 Dispositivo: 5 Función: 4 Desplazamiento: 2AChBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 333Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraI / Memoria directa OxAPIC asignada RegistrosINDX 0h4h8hCh.WNDW 10h14h18h1CrPAR 20h24h28h2Cr30h34h38h3ChEOI 40h44h48h4 canales50h54h

58h5Ch60h64hConfiguración del procesador de E / S integradas (IIO) Registra334 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.7.1 INDX: ÍndiceEl registro de índice se seleccionará el que aparece registro indirecto en la ventana de registro paraser manipulado por el software. Software programará este registro para seleccionar laAPIC registro interno.Tabla 3-35. I / Registros OxAPIC indexadas (redirección de entradas de la tabla) - VENTANA 0 -Registrarse Table MapaBCFG ARBID VER APICID 0h 80h4h 84h8h 88hCh. 8ChRTH1 RTL1 RTH0 RTL0 10h 90hRTH3 RTL3 Rth2 RTL2 14h 94hRTH5 RTL5 RTH4 RTL4 18h 98hRTH7 RTL7 RTH6 RTL6 1Cr 9ChRTH9 RTL9 RTH8 RTL8 20h A0hRTH11 RTL11 RTH10 RTL10 24h A4hRTH13 RTL13 RTH12 RTL12 28h A8hRTH15 RTL15 RTH14 RTL14 2Cr AChRTH17 RTL17 RTH16 RTL16 30h B0hRTH19 RTL19 RTH18 RTL18 34h B4hRTH21 RTL21 RTH20 RTL20 38h B8hRTH23 RTL23 RTH22 RTL22 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 335Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.7.2 WNDW: Ventana3.5.7.3 PAR: PAR3.5.7.4 EOI: EOI

INDXBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: MBAROffset: 0hBit Attr defecto Descripción07:00 RW-L Índice 00hRegistro indirecto de acceder.Notas:Encerrado en estado D3hotWNDWBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: MBAROffset: 10hBit Attr defecto Descripción31:0 RW LV-000000Datos de 00h a escribir en el registro indirecto en escrituras, y la ubicación de los datos leídos delel registro indirecto sobre la lee.Notas:Encerrado en estado D3hotPARBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: MBAROffset: 20hBit Attr defecto Descripción07:00 RO 0h Pin aserción RegistrarseIIO no permite que se escribe en el PAR para causar interrupciones MSI.EOIBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: MBAROffset: 40hBit Attr defecto Descripción07:00 RW-L 00h EOIEl registro EOI está presente para proporcionar un mecanismo para convertir de forma eficiente nivelinterrupciones de flanco que inicia interrupciones MSI. Cuando se emite una escritura en este registro,el I / O (x) APIC comprobará los 8 bits inferiores por escrito a este registro y compararlocon el campo vectorial para cada entrada en la tabla de redirección de entrada / salida. Cuando un partido esencuentra, el bit Remote_IRR para que se borrará I / O Entrada redirección. Tenga en cuenta quesi múltiples entradas de redirección de E / S, por cualquier razón, asignar el mismo vector, cada uno de loslas entradas tendrán el bit Remote_IRR restablecer a '0 '. Esto hará que elcorrespondiente E / entradas OxAPIC volver a muestrear sus entradas de interrupción de nivel y siTodavía se hacen valer, causar más interrupciones MSI (s) (si es desenmascarado) que volverá a establecerel bit Remote_IRR.Notas:Encerrado en estado D3hotConfiguración del procesador de E / S integradas (IIO) Registra336 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.7.5 APICID: APICIDEste registro identifica de forma exclusiva un APIC en el sistema. Este registro no es utilizado por losOS'es todavía se implementa más y en el hardware debido FUD.3.5.7.6 VER: VersiónEste registro identifica de forma exclusiva un APIC en el sistema. Este registro no es utilizado por losOS'es todavía se implementa más y en el hardware debido FUD.3.5.7.7 ARBID: ID ArbitrajeSe trata de un registro legado prorrogado del día de la entrega de interrupción bus serial. Este

registro no tiene sentido en IIO. Es simplemente un seguimiento del registro APICID para la compatibilidadrazones.APICIDBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 0hBit Attr defecto Descripción27:24 RW 0b APICIDPermite hasta 16 IDs APIC únicos en el sistema.23:00 RV 0h reservados7:28 RV 0h reservadosVERBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 1hBit Attr defecto Descripción23:16 RO 17h máximo de entradas de redirecciónEste es el número de entrada de la entrada más alta en la tabla de redirección. Es igual ael número de entradas de interrupción menos uno. Este campo está cableado a 17h paraindicar las interrupciones 24.15 RO 0b IRQ aserción Registrarse ApoyadoEste bit se establece en 0 para indicar que esta versión de la OxAPIC I / no implementala aseveración de IRQ registro y no permite que los dispositivos PCI que escriban a ella para causarinterrumpe.14:08 RV 0h reservados07:00 RO 20h VersionEsto identifica la versión de la aplicación. Este campo está cableado a 20h indicareste es un I / OxAPIC.7:24 RV 0h reservadosARBIDBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 2hBit Attr defecto Descripción27:24 RO 0b Arbitraje IDSólo un seguimiento del registro APICID.23:00 RV 0h reservados7:28 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 337Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.7.8 BCFG: configuración de arranque3.5.7.9 RTL [doce y veintitrés]: La redirección de la tabla baja DWORDLa información contenida en este registro junto con la redirección Tabla High registro DWORD esutilizado para construir la interrupción de MSI. No es uno de estos pares de registros para todos losinterrumpir. La primera interrupción tiene la redirección registra en 10h offset. La segundainterrumpir a las 12h, en tercer lugar a las 14h, etc, hasta la interrupción final (interrupción 23) a 3Eh.BCFGBus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 3hBit Attr defecto Descripción7:01 RV 0h reservados0 configuración de arranque 1b RWEste bit es un Default1 para indicar el modo de entrega de FSB. Un valor de 0 no tiene efecto. Su

dejó como RW por razones de compatibilidad de software.RTL [doce y veintitrés]Bus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 10hBit Attr defecto Descripción17 RW 0b Desactivar FlushingEste bit no tiene sentido en IIO. Este bit R / W por razones de compatibilidad de softwaresólo16 RW Máscara 1bCuando está desactivada, una afirmación borde o nivel (según el bit 15 en este registro) enlos correspondientes resultados de entrada de interrupción en la entrega de una interrupción MSI utilizando elcontenido de la entrada alta / baja mesa reorientación correspondiente. Cuando se establece, una ventajao el nivel de la entrada de interrupción correspondiente no causa interrupciones MSI y ningúnLas interrupciones de MSI se llevan a cabo en espera, así (es decir, si una interrupción borde afirmócuando se establece el bit de máscara, no hay interrupción de MSI se envía y el hardware no serecordar el caso de causar un MSI después, cuando se borra la máscara). Cuando se establece,afirmación / deassertion de las correspondientes causas de interrupción de entrada Afirme /Deassert_INTx mensajes que se enviarán a la herencia ICH, siempre que el 'Desactivar PCIINTx enrutamiento a poco ICH 'es clara. En este último caso se establece, Afirme / Deassert_INTxmensajes no se envían a la ICH legado.Cuando bit de máscara pasa de 1 a 0 para una entrada y la entrada está programada paranivel de entrada, la entrada es muestreada y si afirmado, se envía un MSI. Además, si unAssert_INTx mensaje fue enviado con anterioridad a la herencia ICH / interna-coalescencialógica, en nombre de la entrada, cuando el bit de máscara es claro, entonces un Deassert_INTxevento está programado en nombre de la entrada (si este evento resulta en unaMensaje Deassert_INTx al legado ICH depende de si había otrasmensajes Deassert_INTx pendientes de otras fuentes). Cuando el bit de máscarava de 0 a 1, y la entrada de interrupción correspondiente ya se afirma, unaCaso Assert_INTx está prevista para el nombre de la entrada. Tenga en cuenta sin embargo que si elinterrupción se deasserted cuando las transiciones de bit de 0 a 1, es un Deassert_INTxno prevista en nombre de la entrada.15 Trigger Mode 0b RWEste campo indica el tipo de señal en la entrada de interrupción que activa unainterrumpir. 0 indica borde sensible, 1 indica el nivel sensible.14 RO 0b remoto IRREste bit se utiliza para el nivel de interrupciones provocadas, su significado no está definido para el bordeinterrumpe activado. Para las interrupciones provocadas nivel, este bit se establece cuando un MSIinterrupción ha sido emitido por la I / OxAPIC en la estructura del sistema (donde se señala que siBME es poco clara o cuando se establece el bit de máscara, no hay nuevas interrupciones MSI no puede sergenerado y este bit no puede pasar de 0 a 1 en estas condiciones). Se restablece(Si está configurado) cuando se recibe un mensaje de EOI de un APIC local con la adecuadanúmero de vector, momento en el que la entrada de interrupción de nivel correspondiente a la entradase vuelve a muestrear causando una más interrupción MSI (si se establecen otras bits de habilitación) ycausando este bit a activar de nuevo.Configuración del procesador de E / S integradas (IIO) Registra338 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.7.10 RTH [doce y veintitrés]: Tabla redirección de alta DWORD13 RW 0b interrupción de entrada Patilla Polaridad0 = activo alto, 1 = bajo activo. Estrictamente hablando, esto poco tiene ningún significado en IIOdesde la aserción / messages Deassert_INTx están al mismo nivel en minúsculas. Sin embargo, el núcleo de E /

Lógica OxAPIC que se reutiliza de PXH podría ser construido para usar este bit para determinarla polaridad correcta. La mayoría de OS'es hoy sólo admiten bajo entradas de interrupción activos paraDispositivos PCI. Teniendo en cuenta que, se espera que el sistema operativo para programar un 1 en este registro ypor lo que las señales de alambre virtuales "internos" en el IIO necesitan estar bajo activo, es decir,0 = afirmada y 1 = deasserted.12 RO estado de entrega 0bCuando el modo de disparo se establece en el nivel y la entrada es desenmascarado, este bit indica elestado de la alarma de nivel, es decir, 1b interrupción si se afirma otra cosa 0b. Cuando elmodo de disparo está ajustado en el nivel, pero la entrada está enmascarado, este bit es siempre 0b. Este bitsiempre 0b cuando el modo de disparo se establece en el borde.11 RW Modo Destino 0b0 - Physical1 - Lógico10:08 RW Modo de entrega 0bEste campo especifica cómo los APIC enumerados en el campo de destino deben actuar enrecepción de la interrupción. Ciertos modos de entrega sólo funcionarán como es debidocuando se utiliza junto con un modo de activación específica. Las codificaciones son: 000 -Fijo: Modo de disparo puede ser borde o nivel. Examine poco TM de determinar.001 - Prioridad más baja: Modo de disparo puede ser borde o nivel. Examine poco TM dedeterminar.010 - SMI / PMI: Modo de disparo es siempre el borde y poco TM se ignora.011 - Reservado100 - NMI. Modo de disparo es siempre el borde y TM bit se ignora.101 - INIT. Modo de disparo es siempre el borde y TM bit se ignora.110 - Reservado111 - extinto. Modo de disparo es siempre el borde y TM bit se ignora.07:00 RW 0h VectorEste campo contiene el vector de interrupción de esta interrupción7:18 RV 0h reservadosRTH [doce y veintitrés]Bus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 11hBit Attr defecto Descripción31:24 RW 00h Destino IDSon bits [19:12] de la dirección de MSI.23:16 RW 00h Extended ID DestinoEstos bits se convierten en bits [11:04] de la dirección de MSI.15:00 RV 0h reservados7:32 RV 0h ReservadosRTL [doce y veintitrés]Bus: 0 Dispositivo: 5 Función: 4 MMIO BAR: WINDOW_0Offset: 10hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 339Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8 Intel VT-d memoria mapeada RegistrarseIntel VT-d registros están dirigidas utilizando alineados dword o alineados QWORD accesos.Cualquier combinación de bits se permite dentro de un dword o QWORD acceso. El Intel VT-dmotor reasignar registros correspondiente al puerto no isócrono representado porDispositivo 0, ocupan los primeros 4 K de desplazamiento a partir de la dirección base definida porVTBAR registro. El VT-d Isochronous registros motor Intel reasignación ocupa el segundo

4 K de desplazamiento a partir de la dirección base.Figura 3-3. Dirección base de Intel VT-d Reasignar MotoresNo Isoch Intel VT-dIsoch Intel VT-dVT_BARVT_ BAR + 8KB totalVT_ BAR + 4KBConfiguración del procesador de E / S integradas (IIO) Registra340 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-36. Intel VT-d memoria asignada Registros - 0x00 - 0xFF (VTD0)VTD0_VERSION 0hVTD0_INV_QUEUE_HEAD80h4h 84hVTD0_CAP8hVTD0_INV_QUEUE_TAIL88hCh. 8ChVTD0_EXT_CAP10hVTD0_INV_QUEUE_ADD90h14h 94hVTD0_GLBCMD 18h 98hVTD0_GLBSTS 1Cr VTD0_INV_COMP_STATUS 9ChVTD0_ROOTENTRYADD20h VTD0_INV_COMP_EVT_CTL A0h24h VTD0_INV_COMP_EVT_DATA A4hVTD0_CTXCMD28hVTD0_INV_COMP_EVT_ADDRA8h2Cr ACh30h B0hVTD0_FLTSTS 34h B4hVTD0_FLTEVTCTRL 38hVTD0_INTR_REMAP_TABLE_BASEB8hVTD0_FLTEVTDATA 3Ch BCHVTD0_FLTEVTADDR40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h

VTD0_PMEN 64h E4HVTD0_PROT_LOW_MEM_BASE 68h E8hVTD0_PROT_LOW_MEM_LIMIT 6Ch EChVTD0_PROT_HIGH_MEM_BASE70h F0h74h F4HVTD0_PROT_HIGH_MEM_LIMIT78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 341Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraTabla 3-37. Intel VT-d registros de memoria asignados - 0x100 - 0x1FC (VTD0)VTD0_FLTREC0_GPA100h 180h104h 184hVTD0_FLTREC0_SRC108h 188 H10CH 18CHVTD0_FLTREC1_GPA110h 190h114h 194hVTD0_FLTREC1_SRC118h 198h11CH 19ChVTD0_FLTREC2_GPA120h 1A0h124H 1A4hVTD0_FLTREC2_SRC128H 1A8h12Ch 1AChVTD0_FLTREC3_GPA130h 1B0h134h 1B4hVTD0_FLTREC3_SRC138H 1B8h13CH 1BChVTD0_FLTREC4_GPA140h 1C0h144h 1C4hVTD0_FLTREC4_SRC148h 1C8h14Ch 1CChVTD0_FLTREC5_GPA150h 1D0h154H 1D4hVTD0_FLTREC5_SRC158h 1D8h15CH 1DChVTD0_FLTREC6_GPA160h 1E0h

164h 1E4hVTD0_FLTREC6_SRC168h 1E8h16Ch 1EChVTD0_FLTREC7_GPA170h 1F0h174H 1F4hVTD0_FLTREC7_SRC178h 1F8h17Ch 1FChConfiguración del procesador de E / S integradas (IIO) Registra342 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 3-38. Intel VT-d registros de memoria asignados - 0x200 - 0x2FC (VTD0), 0x1200 -0x12FC (VTD1)VTD0_INVADDRREG280h 200h204h 284hVTD0_IOTLBINV208H 288h20CH 28Ch210h 290h214h 294h218H 298H21CH 29Ch220h 2A0h224H 2A4h228H 2A8h22CH 2ACh230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4h268h 2E8h26CH 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChTabla 3-39. Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) (hoja 1 de 2)VTD1_VERSION 1000h

VTD1_INV_QUEUE_HEAD1080h1004H 1084hVTD1_CAP1008HVTD1_INV_QUEUE_TAIL1088h100Ch 108ChVTD1_EXT_CAP1010hVTD1_INV_QUEUE_ADD1090H1014h 1094hVTD1_GLBCMD 1018h 1098HVTD1_GLBSTS 101Ch VTD1_INV_COMP_STATUS 109ChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 343Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) RegistraVTD1_ROOTENTRYADD1020H VTD1_INV_COMP_EVT_CTL 10A0h1024H VTD1_INV_COMP_EVT_DATA 10A4hVTD1_CTXCMD1028HVTD1_INV_COMP_EVT_ADDR10A8h102Ch 10ACh1030H 10B0hVTD1_FLTSTS 1034h 10B4hVTD1_FLTEVTCTRL 1038hVTD1_INTR_REMAP_TABLE_BASE10B8hVTD1_FLTEVTDATA 103Ch 10BChVTD1_FLTEVTADDR1040H 10C0h1044h 10C4h1048H 10C8h104Ch 10CCh1050H 10D0h1054h 10D4h1058h 10D8h105Ch 10DCh1060H 10E0hVTD1_PMEN 1064h 10E4hVTD1_PROT_LOW_MEM_BASE 1068H 10E8hVTD1_PROT_LOW_MEM_LIMIT 106Ch 10EChVTD1_PROT_HIGH_MEM_BASE1070h 10F0h1074h 10F4hVTD1_PROT_HIGH_MEM_LIMIT1078h 10F8h107CH 10FCh

Tabla 3-40. Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) (Hoja 1 de2)VTD1_FLTREC0_GPA1100h 1180h1104h 1184hVTD1_FLTREC0_SRC1108h 1188h110ch 118Ch1110h 1190h1114h 1194h1118h 1198h111Ch 119Ch1120H 11A0h1124h 11A4h1128h 11A8h112Ch 11ACh1130h 11B0h1134h 11B4h1138h 11B8h113Ch 11BChTabla 3-39. Intel VT-d memoria mapeada Registros-1000-11FC (VTD1) (hoja 2 de 2)Configuración del procesador de E / S integradas (IIO) Registra344 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.1 VTD0_VERSION: Número de versión3.5.8.2 VTD0_CAP: Intel VT-d Capacidades1140h 11C0h1144h 11C4h1148h 11C8h114Ch 11CCh1150h 11D0h1154h 11D4h1158h 11D8h115Ch 11DCh1160h 11E0h1164h 11E4h1168h 11E8h116Ch 11ECh1170h 11F0h1174h 11F4h1178h 11F8h117Ch 11FChVTD0_VERSIONBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 0hBit Attr defecto Descripción31:8 RV 0h reservados07:04 RO 1h Revisión Mayor03:00 RO 0h revisión menorVTD0_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAR

Offset: 8hBit Attr defecto Descripción63:56 RV 0h reservados55 RO 1b DMA Leer DrenajeIntel Xeon E5 Familia soporta hardware de drenaje basado54 RO 1b DMA Escribir DrenajeIntel Xeon E5 Familia apoya escritura basada en hardware que drenan53:48 RO 12h MAMVIntel Xeon E5 Familia de Productos apoyo valor MAMV de 12h (hasta 1Gpáginas súper).47:40 RO 07h Número de registro de faltas RegistrosIntel Xeon E5 Familia apoya 8 registro de faltas registros39 RO 1b Página invalidación selectivaApoyado en el IIOTabla 3-40. Intel VT-d registros de memoria asignados - 0x1100 - 0x11FC (VTD1) (hoja 2 de2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 345Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.3 VTD0_EXT_CAP: Extended Intel VT-d de capacidad38 RV 0h Reservados37:34 RWO 3h Súper Página de Soporte2 MB, 1G compatible.33:24 RO 10h grabación Fault Registrarse OffsetRegistros de fallo son compensados en 100h23 RW-O 0b ISÓCRONOReasignación del motor tiene soporte ISÓCRONO.Nota: Este bit solía ser para "La separación espacial". Esto ya no es el caso.22 RWO 1b ZLRZLR: Zero-longitud peticiones de DMA a escribir-sólo las páginas compatibles.21:16 RO 2Fh MGAWEste registro está establecido por Intel Xeon E5-Familia de Productos según la configuracióndel registro GPA_LIMIT. El valor es el mismo tanto para el Azalia y noMotores Azalia. Esto se debe a la traducción para Azalia se ha extendido a ser4 niveles (en lugar de 3).15:13 RV 0h reservados12:08 RO 04h SagawApoya a pie de 4 niveles, tanto Azalia y motores no azalia.7 CM 0b ROIntel Xeon E5 Familia Producto no almacena en caché las páginas no válidas.Este bit debe estar siempre a 0 en HW. Se puede establecer en uno cuando estamos haciendosoftware de virtualización Intel VT-d.6 RO 1b Soporte PHMRIntel Xeon E5 Familia apoya gama alta memoria protegida5 RO 1b Soporte PLMRIntel Xeon E5 Familia apoya gama baja memoria protegida4 RO 0b RWBFN / A para el procesador Intel Xeon E5 Familia de Productos3 RO 0b registro de fallos AvanzadaIntel Xeon E5 Familia Producto no admite el registro de fallos avanzada02:00 RO 010b número de dominios compatibles

Intel Xeon E5 Familia apoya 256 dominios con 8 bits de dominioIdentificaciónVTD0_EXT_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10hBit Attr defecto Descripción63:24 RV 0h reservados23:20 RO Fh máxima Handle Mask ValorIIO respalda los 16 trozos de mango está enmascarado. Nota IIO siempre realiza mundialinterrumpir la invalidación de entrada de cualquier comando de invalidación de caché de interrupción y H / Wnunca se ve en el valor de la máscara.19:18 RV 0h reservados17:08 RO Unidad invalidación 20h OffsetIIO tiene la invalidación se registra en 200h desplazamientoVTD0_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 8hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra346 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.4 VTD0_GLBCMD: Comando Global7 RWO 1b Snoop control0: Hardware no admite 1-ajuste del campo de SNP en las entradas de la tabla de páginas.1: hardware soporta el 1-configuración del campo de SNP en las entradas de la tabla de páginas.IIO respalda snoop reemplazar sólo para el motor VT-d no ISÓCRONO Intel6 RO Pass 1b a travésIIO respalda pasar.5 1b RO reservados4 RO 1b IA32 Extended modo de interrupciónIIO soporta el modo de interrupción prolongada3 RWO 1b interrupción de reasignación de ApoyoIIO respalda esta2 RW-O 1b apoyo TLB DeviceIIO respalda ATS para el motor VT-d no ISÓCRONO Intel.1 RWO 1b apoyo invalidación colaIIO respalda esta0 RW-O 0b Soporte CoherenciaBIOS puede escribir en este bit para indicar al hardware o bien espiar o no-snoop laDMA / estructuras de tabla de interrupción en la memoria (root / contexto / pd / pt / IRT). Tenga en cuenta que estaSe espera poco que siempre se pone a 0 para el Intel motor y VT-d Azaliaprogramación sólo se proporciona para ese motor por motivos de depuración.VTD0_GLBCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 18hBit Attr defecto Descripción31 RW 0b Traducción HabilitarSoftware escribe en este campo para solicitar hardware para activar / desactivar DMAremappinghardware.0: Desactivar hardware DMA-reasignación1: Habilitar hardware DMA-reasignaciónHardware informa del estado de la traducción permitir la operación a través de los TES

campo en el registro de la situación mundial. Antes de habilitar (o re-habilitar) DMAremappinghardware a través de este campo, el software debe:- Configuración de las estructuras DMA-reasignación en la memoria- Lave los buffers de escritura (a través del campo WBF), si enrojecimiento búfer de escritura se presenta comorequerida.- Ajuste el puntero de la tabla raíz de la entrada en hardware (a través del campo SRTP).- Realizar invalidación global del contexto-cache y mundial invalidación de IOTLB- Si el fallo avanzada registro apoyado, puntero del registro de fallos de configuración (a través del campo SFL)y permitir el registro de fallos avanzado (a través del campo EAFL).Puede haber peticiones de DMA activos en la plataforma cuando el software actualiza estecampo. Hardware debe activar o desactivar la lógica de reasignación sólo deterministalímites de la transacción, por lo que cualquier transacción en curso está supeditada areasignación o no en absoluto.VTD0_EXT_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 347

Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra30 RW 0b Set Tabla Pointer RootSoftware establece este campo para establecer / actualizar el puntero de la tabla raíz de entrada utilizado porde hardware. El puntero de la tabla raíz de entrada se especifica a través de la tabla Root-entradaRegister.Hardware Dirección informa del estado de la raíz del conjunto de puntero de la tablaoperación a través del campo RTPS en el registro de estado global. La tabla raízoperación de conjunto puntero se debe realizar antes de habilitar o volver a habilitar (despuésdesactivación) DMA hardware reasignación.Después de una operación de conjunto puntero de la tabla raíz, el software debe invalidar el mundocache contexto mundial seguido de invalidar de IOTLB. Esto es necesario para asegurarhardware utiliza sólo las estructuras reasignación referencia la nueva tabla raízpuntero y no las entradas en caché obsoletos. Mientras hardware DMA-reasignación esactiva, el software pueda actualizar el puntero de la tabla raíz a través de este campo. Sin embargo, aasegurar válida en vuelo DMA peticiones se reasignan determinista, el software debeasegurarse de que las estructuras de las que hace referencia el nuevo puntero de la tabla raíz sonprogramado para proporcionar los mismos resultados de reasignación como las estructuras de referenciapor el puntero de la tabla raíz anterior.Borrar este bit no tiene efecto.29 RO 0b Set Pointer Registro de FallasN / A Intel Xeon E5 Familia de Productos28 0b RO habilitar el registro de fallas avanzadaN / A Intel Xeon E5 Familia de Productos27 0b RO Escriba Buffer FlushN / A Intel Xeon E5 Familia de Productos26 RW 0b invalidación cola ActivaSoftware escribe en este campo para habilitar cola invalidations.0: Desactivar colainvalidaciones. En este caso, invalidaciones deben ser realizadas a través del ContextoUnidad de mando y invalidación IOTLB registros.1: Activa el uso de invalidaciones en cola. Una vez activada, todos invalidaciones deben serpresentarse a través de la cola de invalidación y los registros de invalidación no puede serutilizado hasta la traducción ha sido desactivada. La dirección de la cola invalidación registro

debe ser inicializado antes de habilitar la invalidación en cola. También el software debe hacerAsegúrese de que todas las invalidaciones presentados antes a través de la interfaz de registro soncompletado antes de activar la interfaz de invalidación en cola.Hardware informa del estado de invalidación en cola permite la operación a través QIEScampo en el registro de la situación mundial. Valor devuelto de lectura de este campo no está definido.25 RW interrupción 0B Reasignación Enable0: Desactivar interrupción de reasignación Hardware1: Habilitación de alarma de ReasignaciónHardwareHardware informa del estado de la operación de habilitación de interrupción de reasignación a través de laCampo IRES en el registro de estado global.Antes de habilitar (o re-habilitar) la alarma de la reasignación a través de este campo,software debe:- Configuración de las estructuras interrupción de reasignación en la memoria- Ajuste el puntero de la tabla de Reasignación de interrupción de hardware (a través del campo IRTP).- Realizar invalidación global IOTLBEs posible que haya solicitudes de interrupción activos en la plataforma cuando el software actualiza estecampo. Hardware debe activar o desactivar la lógica de reasignación sólo deterministalímites de la transacción, por lo que cualquier interrupción en el vuelo o bien son objeto dereasignación o no en absoluto. IIO debe drenar en vuelo traducido DMA de lectura / escritura,Solicitudes de interrupción de MSI en cola dentro del complejo de la raíz antes de completar eltraducción permitir comando y que refleja el estado del comando a travésel campo de IRES en el GSTS_REG. Valor devuelto de lectura de este campo no está definido.VTD0_GLBCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 18hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra348 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.5 VTD0_GLBSTS: Estado Global24 RW 0b Set interrupción Reasignación Tabla PointerSoftware establece este campo para establecer / actualizar el puntero de la tabla de reasignación interrupción utilizadapor el hardware. El puntero de la tabla de reasignación de interrupción se especifica a través de laInterrumpir Reasignación tabla de direcciones register.Hardware informa del estado de lainterrumpir el funcionamiento conjunto puntero de la tabla de reasignación a través del campo en el IRTPRegistro sobre la situación mundial.La operación de establecimiento puntero de la tabla de reasignación de interrupción debe realizarse antes dehabilitar o volver a habilitar (después de desactivar) Alarma de proceso a través de la reasignaciónel campo IRE.Después de una operación de conjunto puntero de la tabla de reasignación de interrupción, el software debe globalmenteinvalidar la caché de entrada de interrupción. Esto es necesario para asegurar el hardware utiliza sólolas entradas de reasignación de interrupciones que hace referencia la nueva tabla de reasignación de interrupciónpuntero y no las entradas en caché obsoletos.Mientras reasignación de interrupción está activa, el software puede actualizar la reasignación de interrupciónpuntero de la tabla a través de este campo. Sin embargo, para garantizar la validez de interrupción durante el vuelopeticiones se reasignan determinista, el software debe asegurarse de que elestructuras referenciadas por el nuevo puntero de la tabla de reasignación de interrupción se programanpara proporcionar los mismos resultados reasignación como las estructuras referenciadas por elanterior interrupción puntero de la tabla de reasignación. Borrar este bit no tiene efecto. IIOhardware borra internamente este campo antes de la operación 'set' solicitada por

software tiene en vigor.23 RW 0b compatibilidad de formatos de interrupciónCompatibilidad de formato de interrupciónSoftware escribe en este campo para activar o desactivar la compatibilidad de formato de interrupcionesen las plataformas Intel ® 64. El valor de este campo sólo es efectivo cuando interruptremappingestá habilitada y modo de interrupción de Legacy es activo.0: Bloque formato Compatibilidad interrupciones.1: Proceso de Compatibilidad de formatos como las interrupciones de paso (bypass de interrupciónreasignación).Hardware informa del estado de la actualización de este campo a través del campo en el CFISRegistro sobre la situación mundial.Este campo no está implementada en plataformas Itanium ®.22:00 RV 0h reservadosVTD0_GLBSTSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1 CrónicasBit Attr defecto Descripción31 RO Traducción 0b Enable StatusCuando se establece, indica que el hardware de traducción está activado y cuando claro indicael hardware de traducción no está habilitada.30 RO 0b Set Root Tabla de estado del indicadorEste campo indica el estado del puntero de la raíz-tabla en el campo es hardware.Thisaprobado por hardware al software establece el campo SRTP en el Comando Globalregistrarse. Este campo se define por hardware al hardware termina la raíz-table setoperación de puntero (mediante la realización de una invalidación mundial implícito del contextcachey IOTLB y establecer / actualizar el puntero raíz tabla de hardware con elvalor proporcionado en la tabla de registro Dirección Root-Entry).29 RO 0b Set Fault Log Status PointerN / A Intel Xeon E5 Familia de Productos28 RO 0b Fault Status avanzada registroN / A Intel Xeon E5 Familia de ProductosVTD0_GLBCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 18hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 349Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.6 VTD0_ROOTENTRYADD: Root entrada de la tabla de direcciones27 0b RO Write Buffer Estado FlushN / A Intel Xeon E5 Familia de Productos26 RO 0b cola invalidación estado de la interfazIIO establece este bit una vez que haya completado el comando de software para permitir que elen cola interfaz de invalidación. Hasta entonces este bit es 0.25 RO interrupción 0B Reasignación Enable StatusOH establece este bit una vez que haya completado el comando de software para permitir que elinterrumpir la interfaz de reasignación. Hasta entonces este bit es 0.24 RO interrupción 0B Reasignación Tabla de estado del indicadorEste campo indica el estado del puntero de tabla de reasignación de interrupción ende hardware. Este campo es borrado por hardware al software establece el campo SIRTP enregistro del Comando Global. Este campo se define por hardware al hardware

completa la interrupción de la operación de reasignación puntero de la tabla aparato con el valorprevisto en la reasignación de registro de tabla de dirección de interrupción.23 RO 0b compatibilidad de formatos de estado de interrupciónCompatibilidad de formato de estado de interrupciónEl valor indicado en este campo sólo es aplicable cuando la interrupción de reasignación de eshabilitado y el modo de interrupción legado está activo.0: formato de las interrupciones de compatibilidad están bloqueadas.1: formato interrumpe compatibilidad se procesan como pass-through (pasar porinterrumpir reasignación).22:00 RV 0h reservadosVTD0_ROOTENTRYADDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 20hBit Attr defecto Descripción63:12 RW 0h Root entrada de la tabla de base de direcciones4K alineado dirección de base de la mesa de entrada de la raíz. El procesador no utilizaBits 63: 43 y cheques para que sean 0. Software especifica la dirección base della tabla raíz-entrada a través de este registro, y le permite de hardware a través de laCampo SRTP en el Registro Global de comandos. Lee de este registro devuelve valorque la última vez que se programan a la misma.11:00 RV 0h reservadosVTD0_GLBSTSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1 CrónicasBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra350 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.7 VTD0_CTXCMD: Comando de contextoVTD0_CTXCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 28hBit Attr defecto Descripción63 RW 0b Invalidar Contexto entrada de cachéSoftware pide la invalidación de contexto-cache mediante el establecimiento de este campo. SoftwareTambién debe establecer la granularidad nulidad solicitada por la programación de la CIRGcampo. Software debe leer de nuevo y comprobar el campo de la CPI para ser claros para confirmar lainvalidación se haya completado. El software no tiene que actualizar este registro cuando este campo esestablecido. Hardware limpia el campo ICC para indicar la solicitud de nulidad se haya completado.Hardware también indica la granularidad en el que la operación de invalidación fuerealizado por el campo CAIG. El software no debe presentar otra invalidaciónsolicitud a través de este registro, mientras que el campo de la CPI es set.Software debe presentar unacontexto de la solicitud de invalidación de caché a través de este campo sólo cuando no haypeticiones de invalidación pendientes en esta unidad hardware DMA-reasignación. Desdeinformación del contexto-caché puede ser utilizado por el hardware a la etiqueta IOTLBentradas, el software debe realizar dominio selectivos invalidación (o global) de IOTLBdespués de la invalidación de caché contexto ha completado.62:61 RW 0b Contexto invalidación Solicitud GranularidadAl solicitar hardware para invalidar la caché del contexto de entrada (mediante el establecimiento de laICC campo), el software escribe la granularidad nulidad solicitada a través de estefield.Following son la codificación para el campo GRI 2 bits.

00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacióncompletar en la limpieza del campo ICC y presentación de informes 00 en el campo CAIG.01: Solicitud de Nulidad Global. Soporta Intel Xeon E5 Familia de Productosesto.10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivoen el campo DID. Intel Xeon E5 Familia admite.11: Dispositivo selectivo solicitud de invalidación. El SID de destino debe estar especificado en elCampo SID, y el dominio-Identificación del (programado en el contexto-entrada para este dispositivo)se debe proporcionar en el campo DID. Procesador alias el comportamiento h / w para estemando a la "solicitud de invalidación de dominio selectivo '.Hardware indica la finalización de la solicitud de nulidad en la limpieza de la Corte Penal Internacionalcampo. En este momento, hardware también indica la granularidad en el que el realinvalidación se realizó a través del campo CAIG.60:59 RO 0b Contexto Granularidad invalidación ActualHardware informa de la granularidad en la que se procesa una solicitud de invalidacióna través del campo CAIG en el momento de la presentación de informes finalización invalidación (en la limpiezael campo ICC). Los siguientes son la codificación para el campo CAIG 2 bits. 00:Reservados. Este es el valor de reposición.01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundialsolicitud de invalidación.10: invalidación Domain selectivo realizado mediante el dominio-id que eraespecificado por software en el campo DID. Procesador establece esto en respuesta a una domainselectiveo dispositivo-selectiva solicitud de invalidación.11: Dispositivo selectivo invalidación. Intel Xeon E5 Familia nuncaestablece esta codificación.58:34 RV 0h reservados33:32 RW 00b función de máscaraUtilizado por Intel Xeon E5 Familia al realizar dispositivo selectivainvalidación.31:16 RW 0h ID FuenteUtilizado por Intel Xeon E5 Familia al realizar dispositivo selectivacontexto invalidación de caché.15:00 RW 0h Domain IDIndica el ID del dominio cuyo contexto-entradas tiene que ser selectivamenteinvalidado. S / W tiene que programar este tanto dominio y el dispositivo selectivoinvalida. Intel Xeon E5 Familia ignora los bits 15:08, ya quesólo es compatible con un ID de dominio de 8 bits.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 351Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.8 VTD0_FLTSTS: Estado de fallo3.5.8.9 VTD0_FLTEVTCTRL: Control de eventos de falloVTD0_FLTSTSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 34hBit Attr defecto Descripción31:16 RV 0h reservados15:08 ROS-V Índice de Registro de Fallas 0hEste campo sólo es válido cuando se configura el campo pendiente de fallo Primaria. Este campoindica el índice (de la base) del registro de registro de fallos a la que la primerafallo pendiente se registró cuando el campo pendiente de fallo primario se establece por

de hardware.7 RV 0h Reservados6 RW1CS 0b invalidación Timeout ErrorHardware detecta una terminación invalidación dispositivo IOTLB tiempo de espera. En este momento,un evento de fallo puede ser generado sobre la base de la programación del evento de falloRegistro de control.5 RW1CS 0b invalidación Finalización de errorHardware recibió una terminación invalidación dispositivo IOTLB inesperada o no válido.En este momento, se genera un evento de fallo en base a la programación de la FallaRegistro de control de eventos.4 RW1CS 0b invalidación cola de erroresHardware detectado un error asociado a la cola de invalidación. Por ejemplo,hardware detecta un descriptor de invalidación errónea o sin apoyo en elCola de invalidación. En este momento, se genera un evento de fallo basado en lala programación del evento Registro de control de fallo.3:02 RV 0h reservados1 ROS-V 0b Fault Primary PendienteEste campo indica si hay uno o más fallos pendientes registrados en el fallograbación de registros. Hardware calcula este campo como el OR lógico de fallo (F)a través de todos los campos del registro de faltas registros de este hardware DMA de reasignación unit.0:No hay fallos presentes en cualquiera de los registros de registro de faltas1: Uno o más registros de grabación de fallo pendiente de fallo. El registro de faltascampo de índice se actualiza el hardware cada vez que este campo se establece por hardware. Además,Dependiendo de la programación del evento de fallo de registro de control, un evento de fallo segenerada cuando el hardware establece este campo.0 RW1CS 0b desbordamiento Fallo PrimariaHardware establece este bit para indicar desbordamiento de los registros de los valores de faltaVTD0_FLTEVTCTRLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 38hBit Attr defecto Descripción31 RW 1b interrupción Máscara Mensaje1: Hardware tiene prohibido emitir mensajes de interrupción requests.0: Softwareha aclarado este bit para indicar servicio de interrupción está disponible. Cuando un fallamientoSe detectó una condición, hardware puede emitir una solicitud de interrupción (con el fallodatos de los eventos y valores del registro de dirección de eventos de fallo) dependiendo del estado de lainterrumpir la máscara de bits de interrumpir y pendientes.Configuración del procesador de E / S integradas (IIO) Registra352 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.10 VTD0_FLTEVTDATA: Los datos del evento de fallo3.5.8.11 VTD0_FLTEVTADDR: Fallo Dirección del evento30 RO interrupción 0B PendienteHardware establece el campo IP cada vez que detecta una condición de alarma. Interrumpircondición se define como cuando se produce una condición de interrupción cuando los registros de hardwareun fallo a través de uno de los valores de falta se registra y establece el campo de PPF en falloRegistro de estado. - Error de hardware detectados asociados a la cola de invalidación,estableciendo el campo IQE en el registro de estado de fallo.- Hardware detectado invalidación error de tiempo de espera la terminación, estableciendo el ámbito de las TIC enregistrar el estado de error.- Si alguno de los campos de estado por encima del registro de estado de fallo ya se fijó en

la hora de establecer cualquiera de estos campos, no se trata como una nueva interrupcióncondiciones.El campo IP se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera.El mensaje de alarma puede ser retenida en espera debido a la interrupción máscara (campo IM)está establecido, o debido a otras condiciones de hardware transitorios.El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupción pendientecondición es atendida. Esto podría ser debido a cualquiera de los dos(A) Hardware emitir el mensaje de interrupción debido a cualquier cambio en el transitoriocondiciones hardware que causó mensaje de interrupción, que se celebrará en trámite o porsoftware de despejar el campo de IM.(B) Software de servicio todos los campos de estado de interrupción pendiente en el Estado de errorregistrarse.- Campo de PPF se borra por hardware cuando detecta todos los registros de fallos de grabacióntener campo Fault (F) clara.- Otros campos de estado en el registro de estado de error se borra por el software de escritura de nuevoel valor leído en los campos respectivos.29:0 RV 0h reservadosVTD0_FLTEVTDATABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 3ChBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW 0h Datos de interrupciónVTD0_FLTEVTADDRBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 40hBit Attr defecto Descripción63:2 RW 0000000000000000hInterrumpir DirecciónLa dirección de interrupción se interpreta como la dirección de cualquier otra interrupción de unPuerto PCI Express.1:00 RV 0h reservadosVTD0_FLTEVTCTRLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 38hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 353Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.12 VTD0_PMEN: Memoria Protegida Habilitar3.5.8.13 VTD0_PROT_LOW_MEM_BASE: Protected poca memoria Base3.5.8.14 VTD0_PROT_LOW_MEM_LIMIT: Memoria Protegida Low LimitVTD0_PMENBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 64hBit Attr defecto Descripción31 0b RW-LB Habilitar memoria protegidaActivar la memoria protegida PROT_LOW_BASE / LIMIT y PROT_HIGH_BASE / LIMITregiones de memoria.

El software puede utilizar los rangos protegidos de baja / alta dirección para proteger tanto la DMAreasignación de las tablas y las tablas de reasignación de interrupciones. No hay un conjunto separado deregistros previstos para cada uno.30:1 RV 0h reservados0 RO 0b Protegida Región EstadoEste bit es activado por procesador cuando se alcanza permitiendo al protegidoregión de memoria por las normas establecidas en el Intel VT-d specVTD0_PROT_LOW_MEM_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 68hBit Attr defecto Descripción31:21 RW-LB 000h base de región dram protegidos bajo16 MB dirección base alineada de la región dram bajo protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosVTD0_PROT_LOW_MEM_LIMITBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 6 canalesBit Attr defecto Descripción31:21 000h región dram protegidos bajo RW-LB16 MB dirección de límite alineado de la región dram bajo protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra354 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.15 VTD0_PROT_HIGH_MEM_BASE: Memoria Protegida High Base3.5.8.16 VTD0_PROT_HIGH_MEM_LIMIT: Memoria Protegida High Limit3.5.8.17 VTD0_INV_QUEUE_HEAD: Nulidad cola Header Pointer3.5.8.18 VTD0_INV_QUEUE_TAIL: Nulidad Cola Cola PointerVTD0_PROT_HIGH_MEM_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 70hBit Attr defecto Descripción63:21 RW-LB 00000000000hHigh región dram protegida16 MB dirección base alineada de la región dram alta protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.

20:00 RV 0h reservadosVTD0_PROT_HIGH_MEM_LIMITBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 78hBit Attr defecto Descripción63:21 RW-LB 00000000000hHigh región dram protegida16 MB dirección de límite alineado de la región dram alta protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosVTD0_INV_QUEUE_HEADBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 80hBit Attr defecto Descripción63:19 RV 0h reservados18:04 RO-V 0000h cola HeadEspecifica el desplazamiento (128 bits alineados) a la cola de nulidad de la ordenque se va a recoger al lado de hardware. Este campo se incrementa después de la ordense ha exagerado con éxito y se ha verificado que es un válido / apoyocomando.3:00 RV 0h reservadosVTD0_INV_QUEUE_TAILBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 88hBit Attr defecto Descripción63:19 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 355Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.19 VTD0_INV_QUEUE_ADD: Nulidad Cola Dirección3.5.8.20 VTD0_INV_COMP_STATUS: Nulidad estado de finalización3.5.8.21 VTD0_INV_COMP_EVT_CTL: Nulidad Control de Eventos Finalización18:04 RW 0000h cola de la colaEspecifica el desplazamiento (128 bits alineados) a la cola de nulidad de la ordenque se escribirá junto con el software.3:00 RV 0h reservadosVTD0_INV_QUEUE_ADDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 90hBit Attr defecto Descripción63:12 RW 0000000000000hNulidad cola de solicitudes de direcciones BaseEsto apunta a la base del tamaño alineado cola de solicitudes de invalidación de campo.11:03 RV 0h reservados

02:00 RW 0h Tamaño de la colaEste campo especifica la longitud de la cola de solicitudes de invalidación. El número deentradas en la cola de invalidación se define como 2 ^ (X + 8), donde X es el valorprogramado en este campo.VTD0_INV_COMP_STATUSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 9ChBit Attr defecto Descripción31:1 RV 0h reservados0 RW1CS 0b invalidación Espere Descriptor completaIndica la finalización de la invalidación Espere descriptor con la bandera de interrupciones (IF) Campoestablecido. Hardware borra este campo cada vez que se ejecuta un descriptor de espera con IFconjunto de campos y establece este bit cuando el descriptor es completa.VTD0_INV_COMP_EVT_CTLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: A0hBit Attr defecto Descripción31 RW 1b Máscara de Interrupción0: No enmascaramiento de interrupción. Cuando se detecta una condición de evento de invalidación,problemas de hardware un mensaje de interrupción (utilizando los datos de evento de invalidación yInvalidación Dirección valores de registro de eventos).1: Este es el valor de reposición. Software puede enmascarar la generación de mensajes de interrupción porSi este campo. Hardware tiene prohibido enviar el mensaje de interrupción cuandoeste campo está establecido.VTD0_INV_QUEUE_TAILBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 88hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra356 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.22 VTD0_INV_COMP_EVT_DATA: invalidación Finalización de datos de eventos3.5.8.23 VTD0_INV_COMP_EVT_ADDR: Nulidad Finalización Dirección del evento3.5.8.24 VTD0_INTR_REMAP_TABLE_BASE: Interrupción Base tabla de reasignaciónDirección30 RO interrupción 0B PendienteHardware establece el campo IP cada vez que detecta una condición de alarma. Interrumpircondición se define como: - Una invalidación Espera descriptor con la bandera de interrupción (IF)campo se completa el set, preparando el terreno IWC en el registro de estado de fallo.- Si el campo de la CBI en el registro de estado de eventos invalidación ya se estableció en lamomento de establecer este campo, no se trata como una nueva condición de interrupción. El campo IPse mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. La interrupciónmensaje puede ser retenida en espera debido a la interrupción máscara (campo IM) está establecido, o pora otras condiciones de hardware transitorios.El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupción pendientecondición es atendida. Esto podría ser debido a:(A) Hardware emitir el mensaje de interrupción debido a cualquier cambio en el transitoriocondiciones hardware que causó mensaje de interrupción, que se celebrará en trámite o porsoftware de despejar el campo de IM.(B) Software de mantenimiento del campo IWC en el registro de estado de fallo.29:0 RV 0h reservados

VTD0_INV_COMP_EVT_DATABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: A4hBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW 0h Datos de interrupciónVTD0_INV_COMP_EVT_ADDRBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: A8Bit Attr defecto Descripción63:2 RW 0h Interrupción Dirección1:00 RV 0h reservadosVTD0_INTR_REMAP_TABLE_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: B8hBit Attr defecto Descripción63:12 RW 0h Intr Reasignación de BaseEsto apunta a la base de la página alineado a la tabla de reasignación de interrupción de campo. Si elInterrupción tabla de reasignación es mayor que 4 KB de tamaño, hay que sizealigned.Lee de este campo de valor devoluciones que por última vez programado para ello.VTD0_INV_COMP_EVT_CTLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: A0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 357Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.25 VTD0_FLTREC0_GPA: Registro de Fallas3.5.8.26 VTD0_FLTREC0_SRC: Registro de Fallas11 RW-LB 0b IA32 Extended interrupción Habilitar0: sistema IA32 está funcionando en modo de interrupción IA32 legado. Hardware interpretasólo 8 bits APICID en las entradas de tabla de reasignación de interrupciones.1: sistema IA32 está funcionando en modo de interrupción IA32 extendida. Hardware interpreta32-bit APICID en las entradas de tabla de reasignación de interrupciones.10:04 RV 0h reservados03:00 RW 0b TamañoEste campo especifica el tamaño de la tabla de reasignación de interrupción. El número deentradas en la tabla de reasignación de interrupción es 2 ^ (1 X), donde X es el valorprogramado en este campo.VTD0_FLTREC0_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 100hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC0_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 108hBit Attr defecto Descripción63 RW1CS Fault 0b

Hardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_INTR_REMAP_TABLE_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: B8hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra358 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.27 VTD0_FLTREC1_GPA: Registro de Fallas3.5.8.28 VTD0_FLTREC1_SRC: Registro de Fallas3.5.8.29 VTD0_FLTREC2_GPA: Registro de FallasVTD0_FLTREC1_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 110hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC1_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 118hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lectura

Este campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC2_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 120hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 359Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.30 VTD0_FLTREC2_SRC: Registro de Fallas3.5.8.31 VTD0_FLTREC3_GPA: Registro de Fallas3.5.8.32 VTD0_FLTREC3_SRC: Registro de FallasVTD0_FLTREC2_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 128HBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC3_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAR

Offset: 130 HBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC3_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 138HBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.Configuración del procesador de E / S integradas (IIO) Registra360 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.33 VTD0_FLTREC4_GPA: Registro de Fallas3.5.8.34 VTD0_FLTREC4_SRC: Registro de Fallas62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC4_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 140hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC4_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 148hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).

Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservadosVTD0_FLTREC3_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 138HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 361Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.35 VTD0_FLTREC5_GPA: Registro de Fallas3.5.8.36 VTD0_FLTREC5_SRC: Registro de Fallas39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC5_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 150hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC5_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 158hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados

39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC4_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 148hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra362 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.37 VTD0_FLTREC6_GPA: Registro de Fallas3.5.8.38 VTD0_FLTREC6_SRC: Registro de Fallas3.5.8.39 VTD0_FLTREC7_GPA: Registro de FallasVTD0_FLTREC6_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 160hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD0_FLTREC6_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 168hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_FLTREC7_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 170h

Bit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 363Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.40 VTD0_FLTREC7_SRC: Registro de Fallas3.5.8.41 VTD0_INVADDRREG: Invalidar DirecciónVTD0_FLTREC7_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 178hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD0_INVADDRREGBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 200hBit Attr defecto Descripción63:12 RW 0000000000000haddrPara pedir una solicitud de invalidación de la página específica de hardware, software primero debeescriba la dirección física huéspedes correspondiente a este registro, y luego emitir uncomando de invalidación específica de la página a través de la IOTLB_REG.11:07 RV 0h reservados6 RW 0b ihEl campo ofrece pista de hardware para conservar o eliminar el respectivo no hojaentradas de la tabla de páginas que se pueden almacenar en caché en hardware.0: Software puede tenermodificado tanto las hojas y las entradas de la tabla de páginas que no son hojas correspondientes a las asignacionesse especifica en los campos ADDR y AM. En una solicitud de invalidación de páginas selectiva, IIO

debe limpiar tanto la hoja en caché y no hoja entradas de la tabla de páginas correspondientes aasignaciones especificadas por campos de la mañana y ADDR. IIO ejecuta un dominio de nivelinvalidación de las entradas que no son hojas y anulación página selectivo dominios de nivel enel nivel de hoja1: El software no ha modificado ninguna entrada en la tabla de páginas que no son hojas correspondientes aasignaciones especificadas en los campos hexadecimales y AM. En una página de invalidación-selectivasolicitud, IIO conserva las entradas de la tabla de la página que no son hojas en caché correspondientes aasignaciones especificadas por campos de la mañana y ADDR y realiza sólo una página selectivoinvalidación en el nivel de hoja05:00 RW 0h amIIO respalda los valores de 0-9. Todos los demás valores dan lugar a resultados no definidos.Configuración del procesador de E / S integradas (IIO) Registra364 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.42 VTD0_IOTLBINV: IOTLB InvalidateVTD0_IOTLBINVBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 208HBit Attr defecto Descripción63 RW 0b caché IOTLB InvalidarSoftware peticiones IOTLB invalidación mediante el establecimiento de este campo. El software también debe establecerla granularidad invalidación solicitada por la programación de la IIRG field.Hardwareborra el campo Intel VT para indicar la solicitud de invalidación es completa. HardwareTambién indica la granularidad en la que se realiza la operación de invalidacióna través del campo IAIG. Software debe leer de nuevo y comprobar el campo Intel VT para serborrar para confirmar la invalidación es completa.Cuando se establece el campo Intel VT, el software no tiene que actualizar el contenido de este registro(Y registro Dirección Invalidate, si se está utilizando), ni presentar nuevas IOTLBsolicitudes de invalidación.62 RV 0h Reservados61:60 RW 00b IOTLB invalidación Solicitud GranularidadAl solicitar hardware para invalidar la E / OTLB (definiendo el campo Intel VT),software escribe la granularidad nulidad solicitada a través de este campo IIRG.Los siguientes son la codificación del campo IIRG 2 bits.00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacióncompletar en la limpieza del campo Intel VT e informes 00 en el campo de AIG.01: Solicitud de Nulidad Global.10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivoen el campo DID. Intel Xeon E5 Familia apoya esta11: Solicitud de nulidad Página selectivo. La dirección de destino, la máscara y la invalidaciónpista debe estar especificado en el registro de direcciones Invalidate, el dominio-id debe serproporcionado en el campo DID.59 RV 0h Reservados58:57 RO 00b IOTLB Granularidad invalidación ActualHardware informa de la granularidad en la que se proceda una solicitud de invalidacióna través del campo AIG en el momento de la presentación de informes finalización invalidación (en la limpiezael campo VT Intel). Los siguientes son la codificación para el campo IAIG 2 bits.00: Reservado. Esto indica hardware ha detectado una solicitud de invalidación correctose ignoró la solicitud. Ejemplos de solicitudes de invalidación incorrectos incluyendetectar un valor de máscara de dirección sin apoyo en Invalidar Dirección registratepeticiones de invalidación página selectivos o una codificación sin soporte / indefinido en

IIRG.01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundialSolicitud de nulidad IOTLB.10: invalidación Domain selectivo realizado mediante el dominio-id que eraespecificado por software en el campo DID. Procesador establece esto en respuesta a un dominiosolicitud de nulidad IOTLB selectiva.11: Intel Xeon E5 Familia establece esto en respuesta a una página selectivasolicitud de invalidación.56:50 RV 0h reservados49 RW 0b drIntel Xeon E5 familia lo utiliza para drenar o no drenar lee en unasolicitud de invalidación.48 RW 0b dwIntel Xeon E5 familia lo utiliza para drenar o no drenar escribe en unsolicitud de invalidación.47:32 RW 0000h hizoDominio que se invalida y se programa con el software tanto para la página ydominio solicitudes de invalidación selectivos. Intel Xeon E5 familia ignora elbits de 47:40, ya que sólo admite un ID de dominio de 8 bits.31:0 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 365Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.43 VTD1_VERSION: Número de versión3.5.8.44 VTD1_CAP: Intel VT-d CapacidadesVTD1_VERSIONBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1000hBit Attr defecto Descripción31:8 RV 0h reservados07:04 RO 1h Revisión Mayor03:00 RO 0h revisión menorVTD1_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1008HBit Attr defecto Descripción63:56 RV 0h reservados55 RO 1b DMA Leer DrenajeIntel Xeon de la familia E5 soporta hardware de drenaje basado54 RO 1b DMA Escribir DrenajeIntel Xeon de la familia E5 soporta escritura basada en hardware que drenan53:48 RO 12h MAMVIntel Xeon E5 Familia apoyo valor MAMV de 12h (hasta 1G súperpáginas).47:40 RO 00h Número de registro de faltas RegistrosIntel Xeon de la familia E5 soporta 1 registro registro de faltas en el Azaliamotor.39 RO 1b Página invalidación selectivaApoyado en el IIO38 RV 0h Reservados37:34 RWO 3h Súper Página de Soporte

2 MB, 1G páginas súper compatibles33:24 RO 10h grabación Fault Registrarse OffsetRegistros de fallo son compensados en 100h23 RW-O 1b ISÓCRONOReasignación del motor tiene soporte ISÓCRONO.Nota: Este bit solía ser para "La separación espacial". Esto ya no es el caso.22 RWO 1b ZLRDe longitud cero peticiones de DMA a escribir-sólo las páginas compatibles.21:16 RO 2Fh MGAWEste registro está establecido por Intel Xeon E5 familia basado en el ajuste de laGPA_LIMIT registrarse. El valor es el mismo tanto para el Azalia y no Azaliamotores. Esto se debe a la traducción para Azalia se ha extendido a ser 4-nivel(En lugar de 3).15:13 RV 0h reservados12:08 RO 04h SagawSoporta paseos 4 nivel en tanto no Azalia motores Intel VT-d y Azalia.7 CM 0b ROIntel Xeon E5 familia no almacena en caché las páginas no válidas6 RO 1b Soporte PHMRIntel Xeon de la familia E5 soporta gama alta memoria protegidaConfiguración del procesador de E / S integradas (IIO) Registra366 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.45 VTD1_EXT_CAP: Extended Intel VT-d de capacidad5 RO 1b Soporte PLMRIntel Xeon de la familia E5 soporta gama baja memoria protegida4 RO 0b RWBFN / A para el procesador Intel Xeon de la familia E53 RO 0b registro de fallos AvanzadaIntel Xeon E5 familia no admite el registro de fallos avanzada02:00 RO 010b número de dominios compatiblesIntel Xeon de la familia E5 soporta 256 dominios con 8 bits ID de dominioVTD1_EXT_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1010hBit Attr defecto Descripción63:24 RV 0h reservados23:20 RO Fh máxima Handle Mask ValorIIO respalda los 16 trozos de mango está enmascarado. Nota IIO siempre realiza mundialinterrumpir la invalidación de entrada de cualquier comando de invalidación de caché de interrupción y H / Wnunca se ve en el valor de la máscara.19:18 RV 0h reservados17:08 RO Unidad invalidación 20h OffsetIIO tiene la invalidación se registra en 200h desplazamiento7 RWO 0b Snoop control0: Hardware no admite 1-ajuste del campo de SNP en la página de la mesaentries.1: hardware soporta el 1-configuración del campo de SNP en la tabla de páginasentradas.IIO respalda snoop reemplazar sólo para el motor VT-d no ISÓCRONO Intel6 RW-O Pass 1b a travésIIO respalda pasar.

5 1b RO reservados4 RO 1b IA32 Extended modo de interrupciónIIO soporta el modo de interrupción prolongada3 RWO 1b interrupción de reasignación de ApoyoIIO respalda esta2 RO 0b apoyo TLB DeviceIIO respalda ATS para el motor VT-d no ISÓCRONO Intel.1 RWO 1b apoyo invalidación colaIIO respalda esta0 RW-O 0b Soporte CoherenciaBIOS puede escribir en este bit para indicar al hardware o bien espiar o no-snoop laDMA / estructuras de tabla de interrupción en la memoria (root / contexto / pd / pt / IRT). Tenga en cuenta que estaSe espera poco que siempre se pone a 0 para el Intel motor y VT-d Azaliaprogramación sólo se proporciona para ese motor por motivos de depuración.VTD1_CAPBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1008HBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 367Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.46 VTD1_GLBCMD: Comando GlobalVTD1_GLBCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1018hBit Attr defecto Descripción31 RW 0b Traducción HabilitarSoftware escribe en este campo para solicitar hardware para activar / desactivar DMAremappinghardware.0: Desactivar hardware DMA-reasignación1: Habilitar hardware DMA-reasignaciónHardware informa del estado de la traducción permitir la operación a través de los TEScampo en el registro de la situación mundial. Antes de habilitar (o re-habilitar) DMAremappinghardware a través de este campo, el software debe:- Configuración de las estructuras DMA-reasignación en la memoria- Lave los buffers de escritura (a través del campo WBF), si enrojecimiento búfer de escritura se presenta comorequerida.- Ajuste el puntero de la tabla raíz de la entrada en hardware (a través del campo SRTP).- Realizar invalidación global del contexto-cache y mundial invalidación de IOTLB- Si el fallo avanzada registro apoyado, puntero del registro de fallos de configuración (a través del campo SFL)y permitir el registro de fallos avanzado (a través del campo EAFL).Puede haber peticiones de DMA activos en la plataforma cuando el software actualiza estecampo. Hardware debe activar o desactivar la lógica de reasignación sólo deterministalímites de la transacción, por lo que cualquier transacción en curso está supeditada areasignación o no en absoluto.30 RW 0b Set Tabla Pointer RootSoftware establece este campo para establecer / actualizar el puntero de la tabla raíz de entrada utilizado porde hardware. El puntero de la tabla raíz de entrada se especifica a través de la tabla Root-entradaRegister.Hardware Dirección informa del estado de la raíz del conjunto de puntero de la tablaoperación a través del campo RTPS en el registro de estado global. La tabla raízoperación de conjunto puntero se debe realizar antes de habilitar o volver a habilitar (despuésdesactivación) DMA hardware reasignación.

Después de una operación de conjunto puntero de la tabla raíz, el software debe invalidar el mundocache contexto mundial seguido de invalidar de IOTLB. Esto es necesario para asegurarhardware utiliza sólo las estructuras reasignación referencia la nueva tabla raízpuntero y no las entradas en caché obsoletos. Mientras hardware DMA-reasignación esactiva, el software pueda actualizar el puntero de la tabla raíz a través de este campo. Sin embargo, aasegurar válida en vuelo DMA peticiones se reasignan determinista, el software debeasegurarse de que las estructuras de las que hace referencia el nuevo puntero de la tabla raíz sonprogramado para proporcionar los mismos resultados de reasignación como las estructuras de referenciapor el puntero de la tabla raíz anterior.Borrar este bit no tiene efecto.29 RO 0b Set Pointer Registro de FallasN / A Intel Xeon E5 Familia de Productos28 0b RO habilitar el registro de fallas avanzadaN / A Intel Xeon E5 Familia de Productos27 0b RO Escriba Buffer FlushN / A Intel Xeon E5 Familia de Productos26 RW 0b invalidación cola ActivaSoftware escribe en este campo para habilitar cola invalidations.0: Desactivar colainvalidaciones. En este caso, invalidaciones deben ser realizadas a través del ContextoUnidad de mando y invalidación IOTLB registros.1: Activa el uso de invalidaciones en cola. Una vez activada, todos invalidaciones deben serpresentarse a través de la cola de invalidación y los registros de invalidación no puede serutilizado hasta la traducción ha sido desactivada. La dirección de la cola invalidación registrodebe ser inicializado antes de habilitar la invalidación en cola. También el software debe hacerAsegúrese de que todas las invalidaciones presentados antes a través de la interfaz de registro soncompletado antes de activar la interfaz de invalidación en cola.Hardware informa del estado de invalidación en cola permite la operación a través QIEScampo en el registro de la situación mundial. Valor devuelto de lectura de este campo no está definido.Configuración del procesador de E / S integradas (IIO) Registra368 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 225 RW interrupción 0B Reasignación Enable0: Desactivar interrupción de reasignación Hardware1: Habilitación de alarma de ReasignaciónHardwareHardware informa del estado de la operación de habilitación de interrupción de reasignación a través de laCampo IRES en el registro de estado global.Antes de habilitar (o re-habilitar) la alarma de la reasignación a través de este campo,software debe:- Configuración de las estructuras interrupción de reasignación en la memoria- Ajuste el puntero de la tabla de Reasignación de interrupción de hardware (a través del campo IRTP).- Realizar invalidación global IOTLBEs posible que haya solicitudes de interrupción activos en la plataforma cuando el software actualiza estecampo. Hardware debe activar o desactivar la lógica de reasignación sólo deterministalímites de la transacción, por lo que cualquier interrupción en el vuelo o bien son objeto dereasignación o no en absoluto. IIO debe drenar en vuelo traducido DMA de lectura / escritura,Solicitudes de interrupción de MSI en cola dentro del complejo de la raíz antes de completar eltraducción permitir comando y que refleja el estado del comando a travésel campo de IRES en el GSTS_REG. Valor devuelto de lectura de este campo no está definido.24 RW 0b Set interrupción Reasignación Tabla PointerSoftware establece este campo para establecer / actualizar el puntero de la tabla de reasignación interrupción utilizadapor el hardware. El puntero de la tabla de reasignación de interrupción se especifica a través de la

Interrumpir Reasignación tabla de direcciones register.Hardware informa del estado de lainterrumpir el funcionamiento conjunto puntero de la tabla de reasignación a través del campo en el IRTPRegistro sobre la situación mundial.La operación de establecimiento puntero de la tabla de reasignación de interrupción debe realizarse antes dehabilitar o volver a habilitar (después de desactivar) Alarma de proceso a través de la reasignaciónel campo IRE.Después de una operación de conjunto puntero de la tabla de reasignación de interrupción, el software debe globalmenteinvalidar la caché de entrada de interrupción. Esto es necesario para asegurar el hardware utiliza sólolas entradas de reasignación de interrupciones que hace referencia la nueva tabla de reasignación de interrupciónpuntero y no las entradas en caché obsoletos.Mientras reasignación de interrupción está activa, el software puede actualizar la reasignación de interrupciónpuntero de la tabla a través de este campo. Sin embargo, para garantizar la validez de interrupción durante el vuelopeticiones se reasignan determinista, el software debe asegurarse de que elestructuras referenciadas por el nuevo puntero de la tabla de reasignación de interrupción se programanpara proporcionar los mismos resultados reasignación como las estructuras referenciadas por elanterior interrupción puntero de la tabla de reasignación. Borrar este bit no tiene efecto. IIOhardware borra internamente este campo antes de la operación 'set' solicitada porsoftware tiene en vigor.23 RW 0b compatibilidad de formatos de interrupciónSoftware escribe en este campo para activar o desactivar la compatibilidad de formato de interrupcionesen IntelÆ64 plataformas. El valor de este campo sólo es efectivo cuando interruptremappingestá habilitada y modo de interrupción de Legacy es activo.0: Bloque formato Compatibilidad interrupciones.1: Proceso de Compatibilidad de formatos como las interrupciones de paso (bypass de interrupciónemapping).Hardware informa del estado de la actualización de este campo a través del campo en el CFISRegistro sobre la situación mundial.Este campo no está implementada en plataformas Itanium.22:00 RV 0h reservadosVTD1_GLBCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1018hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 369Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.47 VTD1_GLBSTS: Estado Global3.5.8.48 VTD1_ROOTENTRYADD: Root entrada de la tabla de direccionesVTD1_GLBSTSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 101ChBit Attr defecto Descripción31 RO Traducción 0b Enable StatusCuando se establece, indica que el hardware de traducción está activado y cuando claro indicael hardware de traducción no está habilitada.30 RO 0b Set Root Tabla de estado del indicadorEste campo indica el estado del puntero de la raíz-tabla en el campo es hardware.Thisaprobado por hardware al software establece el campo SRTP en el Comando Globalregistrarse. Este campo se define por hardware al hardware termina la raíz-table setoperación de puntero (mediante la realización de una invalidación mundial implícito del contextcache

y IOTLB y establecer / actualizar el puntero raíz tabla de hardware con elvalor proporcionado en la tabla de registro Dirección Root-Entry).29 RO 0b Set Fault Log Status PointerN / A Intel Xeon E5 Familia de Productos28 RO 0b Fault Status avanzada registroN / A Intel Xeon E5 Familia de Productos27 0b RO Write Buffer Estado FlushN / A Intel Xeon E5 Familia de Productos26 RO 0b cola invalidación estado de la interfazIIO establece este bit una vez que haya completado el comando de software para permitir que elen cola interfaz de invalidación. Hasta entonces este bit es 0.25 RO interrupción 0B Reasignación Enable StatusOH establece este bit una vez que haya completado el comando de software para permitir que elinterrumpir la interfaz de reasignación. Hasta entonces este bit es 0.24 RO interrupción 0B Reasignación Tabla de estado del indicadorEste campo indica el estado del puntero de tabla de reasignación de interrupción ende hardware. Este campo es borrado por hardware al software establece el campo SIRTP enregistro del Comando Global. Este campo se define por hardware al hardwarecompleta la interrupción de la operación de reasignación puntero de la tabla aparato con el valorprevisto en la reasignación de registro de tabla de dirección de interrupción.23 RO 0b compatibilidad de formatos de estado de interrupciónEl valor indicado en este campo sólo es aplicable cuando la interrupción de reasignación de eshabilitado y el modo de interrupción legado está activo.0: formato de las interrupciones de compatibilidad están bloqueadas.1: formato interrumpe compatibilidad se procesan como pass-through (pasar porinterrumpir reasignación).22:00 RV 0h reservadosVTD1_ROOTENTRYADDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1020HBit Attr defecto Descripción63:12 RW 0h Root entrada de la tabla de base de direcciones4K alineado dirección de base de la mesa de entrada de la raíz. Intel Xeon E5 productoFamilia no utiliza los bits 63: 43 y cheques para que sean 0. Software especificala dirección base de la tabla raíz-entrada a través de este registro, y permite que enhardware a través del campo SRTP en el Registro Global de comandos. Lecturas de estaregístrese vuelve último valor programado para ello.11:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra370 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.49 VTD1_CTXCMD: Comando de contextoVTD1_CTXCMDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1028HBit Attr defecto Descripción63 RW 0b Invalidar Contexto entrada de cachéSoftware pide la invalidación de contexto-cache mediante el establecimiento de este campo. SoftwareTambién debe establecer la granularidad nulidad solicitada por la programación de la CIRGcampo. Software debe leer de nuevo y comprobar el campo de la CPI para ser claros para confirmar lainvalidación se haya completado. El software no tiene que actualizar este registro cuando este campo es

establecido. Hardware limpia el campo ICC para indicar la solicitud de nulidad se haya completado.Hardware también indica la granularidad en el que la operación de invalidación fuerealizado por el campo CAIG. El software no debe presentar otra invalidaciónsolicitud a través de este registro, mientras que el campo de la CPI es set.Software debe presentar unacontexto de la solicitud de invalidación de caché a través de este campo sólo cuando no haypeticiones de invalidación pendientes en esta unidad hardware DMA-reasignación. Desdeinformación del contexto-caché puede ser utilizado por el hardware a la etiqueta IOTLBentradas, el software debe realizar dominio selectivos invalidación (o global) de IOTLBdespués de la invalidación de caché contexto ha completado.62:61 RW 0b Contexto invalidación Solicitud GranularidadAl solicitar hardware para invalidar la caché del contexto de entrada (mediante el establecimiento de laICC campo), el software escribe la granularidad nulidad solicitada a través de estefield.Following son la codificación para el campo GRI 2 bits.00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacióncompletar en la limpieza del campo ICC y presentación de informes 00 en el campo CAIG.01: Solicitud de Nulidad Global. Soporta Intel Xeon E5 Familia de Productosesto.10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivoen el campo DID. Intel Xeon E5 Familia admite.11: Dispositivo selectivo solicitud de invalidación. El SID de destino debe estar especificado en elCampo SID, y el dominio-Identificación del (programado en el contexto-entrada para este dispositivo)se debe proporcionar en el campo DID. Procesador alias el comportamiento h / w para estemando a la "solicitud de invalidación de dominio selectivo '.Hardware indica la finalización de la solicitud de nulidad en la limpieza de la Corte Penal Internacionalcampo. En este momento, hardware también indica la granularidad en el que el realinvalidación se realizó a través del campo CAIG.60:59 RO 0b Contexto Granularidad invalidación ActualHardware informa de la granularidad en la que se procesa una solicitud de invalidacióna través del campo CAIG en el momento de la presentación de informes finalización invalidación (en la limpiezael campo ICC). Los siguientes son la codificación para el campo CAIG 2 bits. 00:Reservados. Este es el valor de reposición.01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundialsolicitud de invalidación.10: invalidación Domain selectivo realizado mediante el dominio-id que eraespecificado por software en el campo DID. Procesador establece esto en respuesta a una domainselectiveo dispositivo-selectiva solicitud de invalidación.11: Dispositivo selectivo invalidación. El procesador no se pone esta codificación.58:34 RV 0h reservados33:32 RW 00b fmUtilizado por procesador al realizar dispositivo invalidación selectiva.31:16 RW 0h ID FuenteUtilizado por procesador al realizar dispositivo selectivo contexto caché invalidación.15:00 RW 0h Domain IDIndica el ID del dominio cuyo contexto-entradas tiene que ser selectivamenteinvalidado. S / W tiene que programar este tanto dominio y el dispositivo selectivoinvalida. Intel Xeon E5 Familia ignora los bits 15:08, ya quesólo es compatible con un ID de dominio de 8 bits.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 371Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.50 VTD1_FLTSTS: Estado de fallo

3.5.8.51 VTD1_FLTEVTCTRL: Control de eventos de falloVTD1_FLTSTSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1034hBit Attr defecto Descripción31:16 RV 0h reservados15:08 ROS-V Índice de Registro de Fallas 0hEste campo sólo es válido cuando se configura el campo pendiente de fallo Primaria. Este campoindica el índice (de la base) del registro de registro de fallos a la que la primerafallo pendiente se registró cuando el campo pendiente de fallo primario se establece porde hardware.7 RV 0h Reservados6 RW1CS 0b invalidación Timeout ErrorHardware detecta una terminación invalidación dispositivo IOTLB tiempo de espera. En este momento,un evento de fallo puede ser generado sobre la base de la programación del evento de falloRegistro de control.5 RW1CS 0b invalidación Finalización de errorHardware recibió una terminación invalidación dispositivo IOTLB inesperada o no válido.En este momento, se genera un evento de fallo en base a la programación de la FallaRegistro de control de eventos.4 RW1CS 0b invalidación cola de erroresHardware detectado un error asociado a la cola de invalidación. Por ejemplo,hardware detecta un descriptor de invalidación errónea o sin apoyo en elCola de invalidación. En este momento, se genera un evento de fallo basado en lala programación del evento Registro de control de fallo.3:02 RV 0h reservados1 ROS-V 0b Fault Primary PendienteEste campo indica si hay uno o más fallos pendientes registrados en el fallograbación de registros. Hardware calcula este campo como el OR lógico de fallo (F)a través de todos los campos del registro de faltas registros de este hardware DMA de reasignación unit.0:No hay fallos presentes en cualquiera de los registros de registro de faltas1: Uno o más registros de grabación de fallo pendiente de fallo. El registro de faltascampo de índice se actualiza el hardware cada vez que este campo se establece por hardware. Además,Dependiendo de la programación del evento de fallo de registro de control, un evento de fallo segenerada cuando el hardware establece este campo.0 RW1CS 0b desbordamiento Fallo PrimariaHardware establece este bit para indicar desbordamiento de los registros de los valores de faltaVTD1_FLTEVTCTRLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1038hBit Attr defecto Descripción31 RW 1b interrupción Máscara Mensaje1: Hardware tiene prohibido emitir mensajes de interrupción requests.0: Softwareha aclarado este bit para indicar servicio de interrupción está disponible. Cuando un fallamientoSe detectó una condición, hardware puede emitir una solicitud de interrupción (con el fallodatos de los eventos y valores del registro de dirección de eventos de fallo) dependiendo del estado de lainterrumpir la máscara de bits de interrumpir y pendientes.Configuración del procesador de E / S integradas (IIO) Registra372 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.52 VTD1_FLTEVTDATA: Los datos del evento de fallo

3.5.8.53 VTD1_FLTEVTADDR: Fallo Dirección del evento30 RO interrupción 0B PendienteHardware establece el campo IP cada vez que detecta una condición de alarma. Interrumpircondición se define como cuando se produce una condición de interrupción cuando los registros de hardwareun fallo a través de uno de los valores de falta se registra y establece el campo de PPF en falloRegistro de estado. - Error de hardware detectados asociados a la cola de invalidación,estableciendo el campo IQE en el registro de estado de fallo.- Hardware detectado invalidación error de tiempo de espera la terminación, estableciendo el ámbito de las TIC enregistrar el estado de error.- Si alguno de los campos de estado por encima del registro de estado de fallo ya se fijó enla hora de establecer cualquiera de estos campos, no se trata como una nueva interrupcióncondiciones.El campo IP se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera.El mensaje de alarma puede ser retenida en espera debido a la interrupción máscara (campo IM)está establecido, o debido a otras condiciones de hardware transitorios.El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupción pendientecondición es atendida. Esto podría ser debido a cualquiera de los dos(A) Hardware emitir el mensaje de interrupción debido a cualquier cambio en el transitoriocondiciones hardware que causó mensaje de interrupción, que se celebrará en trámite o porsoftware de despejar el campo de IM.(B) Software de servicio todos los campos de estado de interrupción pendiente en el Estado de errorregistrarse.- Campo de PPF se borra por hardware cuando detecta todos los registros de fallos de grabacióntener campo Fault (F) clara.- Otros campos de estado en el registro de estado de error se borra por el software de escritura de nuevoel valor leído en los campos respectivos.29:0 RV 0h reservadosVTD1_FLTEVTDATABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 103ChBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW 0h Datos de interrupciónVTD1_FLTEVTADDRBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1040HBit Attr defecto Descripción63:2 RW 0000000000000000hInterrumpir DirecciónLa dirección de interrupción se interpreta como la dirección de cualquier otra interrupción de unPuerto PCI Express.1:00 RV 0h reservadosVTD1_FLTEVTCTRLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1038hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 373Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra

3.5.8.54 VTD1_PMEN: Memoria Protegida Habilitar3.5.8.55 VTD1_PROT_LOW_MEM_BASE: Protected poca memoria Base3.5.8.56 VTD1_PROT_LOW_MEM_LIMIT: Memoria Protegida Low LimitVTD1_PMENBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1064hBit Attr defecto Descripción31 0b RW-LB Habilitar memoria protegidaActivar la memoria protegida PROT_LOW_BASE / LIMIT y PROT_HIGH_BASE / LIMITregiones de memoria.El software puede utilizar los rangos protegidos de baja / alta dirección para proteger tanto la DMAreasignación de las tablas y las tablas de reasignación de interrupciones. No hay un conjunto separado deregistros previstos para cada uno.30:1 RV 0h reservados0 RO 0b Protegida Región EstadoEste bit es activado por procesador cuando se alcanza permitiendo al protegidoregión de memoria por las normas establecidas en el Intel VT-d specVTD1_PROT_LOW_MEM_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1068HBit Attr defecto Descripción31:21 RW-LB 000h base de región dram protegidos bajo16 MB dirección base alineada de la región dram bajo protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosVTD1_PROT_LOW_MEM_LIMITBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 106ChBit Attr defecto Descripción31:21 000h región dram protegidos bajo RW-LB16 MB dirección de límite alineado de la región dram bajo protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, que hay acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosConfiguración del procesador de E / S integradas (IIO) Registra374 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.57 VTD1_PROT_HIGH_MEM_BASE: Memoria Protegida High Base3.5.8.58 VTD1_PROT_HIGH_MEM_LIMIT: Memoria Protegida High Limit3.5.8.59 VTD1_INV_QUEUE_HEAD: Nulidad cola Header Pointer3.5.8.60 VTD1_INV_QUEUE_TAIL: Nulidad Cola Cola PointerVTD1_PROT_HIGH_MEM_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1070h

Bit Attr defecto Descripción63:21 RW-LB 00000000000hHigh región dram protegida16 MB dirección base alineada de la región dram alta protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosVTD1_PROT_HIGH_MEM_LIMITBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1078hBit Attr defecto Descripción63:21 RW-LB 00000000000hHigh región dram protegida16 MB dirección de límite alineado de la región dram alta protecciónTenga en cuenta que Intel VT-d motor generado lee / escribe (página caminar, cola de interrupciones,lectura cola de invalidación, el estado de invalidación) sí se les permite a esteregión, pero no hay accesos DMA (no traducida DMA o ATS traducido DMA o pasana través de DMA, es decir, sin acceso DMA de cualquier tipo) de cualquier dispositivo se permitehacia esta región (independientemente de si TE es 0 o 1), cuando está activado.20:00 RV 0h reservadosVTD1_INV_QUEUE_HEADBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1080hBit Attr defecto Descripción63:19 RV 0h reservados18:04 RO-V 0000h cola HeadEspecifica el desplazamiento (128 bits alineados) a la cola de nulidad de la ordenque se va a recoger al lado de hardware. Este campo se incrementa después de la ordense ha exagerado con éxito y se ha verificado que es un válido / apoyocomando.3:00 RV 0h reservadosVTD1_INV_QUEUE_TAILBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1088hBit Attr defecto Descripción63:19 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 375Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.61 VTD1_INV_QUEUE_ADD: Nulidad Cola Dirección3.5.8.62 VTD1_INV_COMP_STATUS: Nulidad estado de finalización3.5.8.63 VTD1_INV_COMP_EVT_CTL: Nulidad Control de Eventos Finalización18:04 RW 0h cola de la colaEspecifica el desplazamiento (128 bits alineados) a la cola de nulidad de la ordenque se escribirá junto con el software.3:00 RV 0h reservados

VTD1_INV_QUEUE_ADDBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1090HBit Attr defecto Descripción63:12 RW 0000000000000hNulidad cola de solicitudes de direcciones BaseEsto apunta a la base del tamaño alineado cola de solicitudes de invalidación de campo.11:03 RV 0h reservados02:00 RW 0h Tamaño de la colaEste campo especifica la longitud de la cola de solicitudes de invalidación. El número deentradas en la cola de invalidación se define como 2 ^ (X + 8), donde X es el valorprogramado en este campo.VTD1_INV_COMP_STATUSBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 109ChBit Attr defecto Descripción31:1 RV 0h reservados0 RW1CS 0b invalidación Espere Descriptor completaIndica la finalización de la invalidación Espere descriptor con la bandera de interrupciones (IF) Campoestablecido. Hardware borra este campo cada vez que se ejecuta un descriptor de espera con IFconjunto de campos y establece este bit cuando el descriptor es completa.VTD1_INV_COMP_EVT_CTLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10A0hBit Attr defecto Descripción31 RW 1b Máscara de Interrupción0: No enmascaramiento de interrupción. Cuando se detecta una condición de evento de invalidación,problemas de hardware un mensaje de interrupción (utilizando los datos de evento de invalidación yInvalidación Dirección valores de registro de eventos).1: Este es el valor de reposición. Software puede enmascarar la generación de mensajes de interrupción porSi este campo. Hardware tiene prohibido enviar el mensaje de interrupción cuandoeste campo está establecido.VTD1_INV_QUEUE_TAILBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1088hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra376 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.64 VTD1_INV_COMP_EVT_DATA: invalidación Finalización de datos de eventos3.5.8.65 VTD1_INV_COMP_EVT_ADDR: Nulidad Finalización Dirección del evento3.5.8.66 VTD1_INTR_REMAP_TABLE_BASE: Interrupción Base tabla de reasignaciónDirección30 RO interrupción 0B PendienteHardware establece el campo IP cada vez que detecta una condición de alarma. Interrumpircondición se define como: - Una invalidación Espera descriptor con la bandera de interrupción (IF)campo se completa el set, preparando el terreno IWC en el registro de estado de fallo.- Si el campo de la CBI en el registro de estado de eventos invalidación ya se estableció en lamomento de establecer este campo, no se trata como una nueva condición de interrupción. El campo IP

se mantiene fijado por hardware, mientras que el mensaje de alarma se mantiene en espera. La interrupciónmensaje puede ser retenida en espera debido a la interrupción máscara (campo IM) está establecido, o pora otras condiciones de hardware transitorios.El campo de la PI se borra por el hardware tan pronto como el mensaje de interrupción pendientecondición es atendida. Esto podría ser debido a:(A) Hardware emitir el mensaje de interrupción debido a cualquier cambio en el transitoriocondiciones hardware que causó mensaje de interrupción, que se celebrará en trámite o porsoftware de despejar el campo de IM.(B) Software de mantenimiento del campo IWC en el registro de estado de fallo.29:0 RV 0h reservadosVTD1_INV_COMP_EVT_DATABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10A4hBit Attr defecto Descripción31:16 RV 0h reservados15:00 RW 0h Datos de interrupciónVTD1_INV_COMP_EVT_ADDRBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10A8hBit Attr defecto Descripción63:2 RW 0h Interrupción Dirección1:00 RV 0h reservadosVTD1_INTR_REMAP_TABLE_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10B8hBit Attr defecto Descripción63:12 RW 0h Intr Reasignación de BaseEsto apunta a la base de la página alineado a la tabla de reasignación de interrupción de campo. Si elInterrupción tabla de reasignación es mayor que 4 KB de tamaño, hay que sizealigned.Lee de este campo de valor devoluciones que por última vez programado para ello.VTD1_INV_COMP_EVT_CTLBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10A0hBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 377Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra3.5.8.67 VTD1_FLTREC0_GPA: Registro de Fallas3.5.8.68 VTD1_FLTREC0_SRC: Registro de Fallas11 RW-LB 0b IA-32 Interrupción extendida Habilitar0: sistema IA-32 está funcionando en modo de interrupción IA32 legado. Hardware interpretasólo 8 bits APICID en la interrupción de reasignación Tabla entries.1: sistema IA-32 esoperando en modo de interrupción IA-32 ampliado. Hardware interpreta APICID 32 bits enlas entradas de tabla de reasignación de interrupciones.10:04 RV 0h reservados03:00 RW 0b TamañoEste campo especifica el tamaño de la tabla de reasignación de interrupción. El número deentradas en la tabla de reasignación de interrupción es 2 ^ (1 X), donde X es el valorprogramado en este campo.VTD1_FLTREC0_GPABus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAR

Offset: 1100hBit Attr defecto Descripción63:12 ROS-V 0h GPA4k alineados GPA para la operación falla. Válido solamente cuando se configura el campo F11:00 RV 0h reservadosVTD1_FLTREC0_SRCBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1108hBit Attr defecto Descripción63 RW1CS Fault 0bHardware establece este campo para indicar un fallo se registra en el registro de registro de faltas.El campo F es fijado por hardware después de que los detalles del fallo se registra en elPADDR, SID, FR y T fields.When este campo se establece, el hardware puede colapsarfallas adicionales de la misma solicitante (SID).Software escribe el valor leído de este campo para desactivarla.62 ROS-V 0b TipoTipo de la primera solicitud de DMA falla0: DMA escritura1: DMA solicitud de lecturaEste campo sólo es válido si se establece Fault bit (F).61:60 ROS-V 00b Tipo de direcciónEste campo capta el campo AT de la solicitud de DMA falla. Este campo es válidaúnicamente cuando se configura el campo F.59:40 RV 0h reservados39:32 ROS-V 00h Fallo MotivoMotivo de la primera falta de traducción. Ver Intel VT-d spec para el campo es detalles.Estesólo es válida cuando el bit de fallo.31:16 RV 0h reservados15:00 ROS-V 0000h Identificador FuenteID solicitante de la solicitud dma que criticar. Válido solamente cuando se establece el bit FVTD1_INTR_REMAP_TABLE_BASEBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 10B8hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra378 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 23.5.8.69 VTD1_INVADDRREG: Invalidar Dirección3.5.8.70 VTD1_IOTLBINV: IOTLB InvalidateVTD1_INVADDRREGBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1200hBit Attr defecto Descripción63:12 RW 0000000000000haddrPara pedir una solicitud de invalidación de la página específica de hardware, software primero debeescriba la dirección física huéspedes correspondiente a este registro, y luego emitir uncomando de invalidación específica de la página a través de la IOTLB_REG.11:07 RV 0h reservados

6 RW 0b ihEl campo ofrece pista de hardware para conservar o eliminar el respectivo no hojaentradas de la tabla de páginas que se pueden almacenar en caché en el hardware.0: Software puede haber modificado tanto las hojas y las entradas de la tabla de páginas que no son hojascorrespondiente a las asignaciones especificadas en los campos ADDR y AM. En un pageselectivesolicitud de invalidación, IIO debe limpiar tanto la hoja en caché y no hojaentradas de la tabla de páginas correspondientes a las asignaciones especificadas por campos hexadecimales y AM.IIO realiza una anulación de nivel de dominio en las entradas que no son hojas y páginas selectivedomain-invalidación nivel en el nivel de hoja1: El software no ha modificado ninguna entrada en la tabla de páginas que no son hojas correspondientes aasignaciones especificadas en los campos hexadecimales y AM. En una página de invalidación-selectivasolicitud, IIO conserva las entradas de la tabla de la página que no son hojas en caché correspondientes aasignaciones especificadas por campos de la mañana y ADDR y realiza sólo una página selectivoinvalidación en el nivel de hoja05:00 RW 0h amIIO respalda los valores de 0-9. Todos los demás valores dan lugar a resultados no definidos.VTD1_IOTLBINVBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1208hBit Attr defecto Descripción63 RW 0b caché IOTLB InvalidarSoftware peticiones IOTLB invalidación mediante el establecimiento de este campo. El software también debe establecerla granularidad invalidación solicitada por la programación de la IIRG field.Hardwareborra el campo Intel VT para indicar la solicitud de invalidación es completa. HardwareTambién indica la granularidad en la que se realiza la operación de invalidacióna través del campo IAIG. Software debe leer de nuevo y comprobar el campo Intel VT para serborrar para confirmar la invalidación es completa.Cuando se establece el campo Intel VT, el software no tiene que actualizar el contenido de este registro(Y registro Dirección Invalidate, i si se está utilizando), ni presentar nuevas IOTLBsolicitudes de invalidación.62 RV 0h Reservados61:60 RW 00b IOTLB invalidación Solicitud GranularidadAl solicitar hardware para invalidar la E / OTLB (definiendo el campo Intel VT),software escribe la granularidad nulidad solicitada a través de este campo IIRG.Los siguientes son la codificación del campo IIRG 2 bits.00: Reservado. Hardware ignora la solicitud de nulidad y los informes de invalidacióncompletar en la limpieza del campo Intel VT e informes 00 en el campo de AIG.01: Solicitud de Nulidad Global.10: Solicitud de nulidad de dominio selectivo. Se debe especificar el dominio id El objetivoen el campo DID.11: Solicitud de nulidad Página selectivo. La dirección de destino, la máscara y la invalidaciónpista debe estar especificado en el registro de direcciones Invalidate, el dominio-id debe serproporcionado en el campo DID.59 RV 0h ReservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 379Ficha técnica Volumen 2Configuración del procesador de E / S integradas (IIO) Registra§58:57 RO 00b IOTLB Granularidad invalidación ActualHardware informa de la granularidad en la que se proceda una solicitud de invalidacióna través del campo AIG en el momento de la presentación de informes finalización invalidación (en la limpieza

el campo VT Intel). Los siguientes son la codificación para el campo IAIG 2 bits.00: Reservado. Esto indica hardware ha detectado una solicitud de invalidación correctose ignoró la solicitud. Ejemplos de solicitudes de invalidación incorrectos incluyendetectar un valor de máscara de dirección sin apoyo en Invalidar Dirección registratepeticiones de invalidación página selectivos o una codificación sin soporte / indefinido enIIRG.01: Nulidad Global realizado. Procesador establece esto en respuesta a una mundialSolicitud de nulidad IOTLB.10: invalidación Domain selectivo realizado mediante el dominio-id que eraespecificado por software en el campo DID. Procesador establece esto en respuesta a un dominiosolicitud de nulidad IOTLB selectiva.11: procesador establece esto en respuesta a una página de solicitud de invalidación selectiva.56:50 RV 0h reservados49 RW 0b drProcesador utiliza este para drenar o no drenar lee en una solicitud de invalidación.48 RW 0b dwProcesador utiliza este para drenar o no drenar escribe sobre una solicitud de invalidación.47:32 RW 0000h hizoDominio que se invalida y se programa con el software tanto para la página ydominio solicitudes de invalidación selectivos. Intel Xeon E5 Familia de Productosignora el 47:40 trozos, ya que sólo es compatible con un ID de dominio de 8 bits.31:0 RV 0h reservadosVTD1_IOTLBINVBus: 0 Dispositivo: 5 Función: 0 MMIO BAR: VTBAROffset: 1208hBit Attr defecto DescripciónConfiguración del procesador de E / S integradas (IIO) Registra380 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 381Ficha técnica Volumen 2Procesador Uncore Registros de configuración4 Configuración del procesador UncoreRegistrosEste capítulo contiene los registros de interconexión Intel QuickPath de los 5 puntos finalesdentro del módulo Intel QuickPath Interconnect. Hay uno en el anillo R3QPIstop.Two en cada uno de los dos Agentes Intel QuickPath Interconnect, uno para la capa físicay uno para la capa de enlace. Cada uno de los tres tipos de punto final únicas se tratarán ensecciones separadas para sus tipos de registro correspondientes. Este capítulo también contiene laControlador de memoria integrado Registra todos los 4 canales y la Unidad de Control de Potencia(PCU) registros.Registra 4.1 PCI estándarEstos registros aparecen en cada función de cada dispositivo de Uncore y se puede accederusando el proporcionado offset.4.1.1 VID: Identificación de proveedores4.1.1.1 DID: Identificación del dispositivo RegistrarseVIDOffset: 0Bit Attr defecto Descripción15:00 RO Número de Identificación del Proveedor 8086hEl valor es asignado por el PCI-SIG a Intel.

DIDOffset: 2Bit Attr defecto DescripciónNúmero de identificación del dispositivo RO 15:00Los valores de ID de dispositivo varían de una función a otra. Bits 15:08 son iguales a 0x3C parael procesador. La lista siguiente es un desglose de los grupos de funciones.0x3C00 - 0x3C1 PCI Express y DMI puertos0x3C20 - 0x3C3F: Características IO (QDDMA, APIC, Intel VT, RAS, Intel TXT)0x3C40 - 0x3C5F: monitores de rendimiento0x3C60 - 0x3C7F: DFX0x3C80 - 0x3C9F: Intel QuickPath Interconnect0x3CA0 - 0x3CBF: Home Agente / controlador de memoria0x3CC0 - 0x3CDF: Administración de energía0x3CE0 - 0x3CFF: Cbo / Anillo1_8_0_CFG: Attr: Defecto RO: 3C80h1_9_0_CFG: Attr: Defecto RO: 3C90hProcesador Uncore Registros de configuración382 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.1.1.2 PCICMD: Register PCI Comando4.1.1.3 PCISTS: PCI EstadoPCICMDOffset: 4Bit Attr defecto Descripción15:11 RV 0h reservados10 RO 0b INTx DesactivarN / A para estos dispositivos9 RO 0b Fast Back-to-Back HabilitarNo aplica para PCI Express y está cableado a 08 RO 0b SERR ActivarEste bit no tiene impacto en el informe de errores a partir de estos dispositivos7 RO 0b IDSEL Stepping / Espera control de ciclosNo es aplicable a los dispositivos internos. Cableado a 0.6 RO 0b Parity Error RespuestaEste bit no tiene impacto en el informe de errores a partir de estos dispositivos5 paleta VGA RO 0b snoop HabilitarNo es aplicable a los dispositivos internos. Cableado a 0.4 Memoria 0b RO Escribir e invalidar HabilitarNo es aplicable a los dispositivos internos. Cableado a 0.3 RO 0b Ciclo Especial HabilitarNo aplicable. Cableado a 0.2 RO 0b Bus Master EnableCableado a 0, ya que estos dispositivos no generan transacciones1 RO 0b Espacio Memoria ActivaCableado a 0, ya que estos dispositivos no decodificar cualquier barra de memoria0 RO 0b IO Espacio ActivaCableado a 0, ya que estos dispositivos no decodificar cualquier barra IOPCISTSOffset: 6Bit Attr defecto Descripción15 RO 0b Detectado error de paridad

Este bit se establece cuando el dispositivo recibe un paquete en el lado primario con unerror de datos no se puede corregir (incluyendo un paquete con el bit veneno) o unDirección incorregible / error de paridad control. El ajuste de este bit es independientemente deel bit de error de respuesta Paridad (PERRE) en el registro PCICMD. R2PCIe nunca lo haráestablecer este bit.14 RO 0b señaliza error del sistemaCableado a 013 RO 0b Recibido Maestro AbortarCableado a 012 RO 0b Recibido Target AbortarCableado a 011 RO 0b señalizadas por objetivo AbortarCableado a 010:09 RO 0h DEVSEL # TimingNo aplica para PCI Express. Cableado a 0.8 RO 0b Master Data Error de paridadCableado a 0Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 383Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.1.1.4 RID: Identificación de revisiones4.1.1.5 CCR: Código de clase4.1.1.6 CLSR: Cacheline Tamaño Registro7 RO 0b Fast Back-to-BackNo aplica para PCI Express. Cableado a 0.6 RO 0b reservados5 RO 0b 66MHz capazNo aplica para PCI Express. Cableado a 0.4 RO lista de capacidades 0bEste bit indica la presencia de una estructura de lista de capacidades3 RO 0b INTx EstadoCableado a 02:00 RV 0h reservadosRIDOffset: 8Bit Attr defecto Descripción07:00 RO 00h Revision_IDRefleja el ID de revisión Uncore después de un reinicio.Refleja el ID de revisión de compatibilidad después de BIOS escribe 0x69 en cualquier registro RIDen cualquier función de procesador.Aplicación Nota:Leer y escribir peticiones desde el host a cualquier registro RID en cualquier procesadorla función se vuelve a dirigir a la agrupación IIO. Accesos a la campo de CCR son tambiénredirigido debido a la alineación DWORD. Es posible que los accesos JTAG son directos,por lo que no siempre será redirigido.CCROffset: 9Bit Attr defecto Descripción23:16 RO 08h de clases baseDispositivo Genérico15:08 RO 80h Sub-Class

Dispositivo Genérico07:00 RO 00h a nivel de registro Interfaz de programaciónAjuste a 00h para todos los dispositivos no APIC.CLSROffset: CBit Attr defecto Descripción07:00 RW 0h Cacheline TamañoEste registro se establece como RW únicamente por razones de compatibilidad. Tamaño Cacheline de IntelXeon E5 familia siempre es 64B.PCISTSOffset: 6Bit Attr defecto DescripciónProcesador Uncore Registros de configuración384 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.1.1.7 PLAT: Temporizador de Latencia Primaria4.1.1.8 HDR: tipo de cabecera4.1.1.9 BIST: Built-In Self Test4.1.1.10 SVID: subsistema ID Vendor4.1.1.11 SDID: subsistema ID de dispositivoPLATOffset: DBit Attr defecto Descripción07:00 RO 0h Timer Latencia PrimariaNo aplica para PCI Express. Cableado a 00h.HDROffset: EBit Attr defecto Descripción7 RO 1b dispositivo multifunciónEl valor predeterminado es bit a 1b, ya que todos estos dispositivos son multi-función06:00 RO Layout Configuración 00hEste campo identifica el formato de la disposición de configuración de cabecera. Es de tipo 0 paratodos estos dispositivos. El valor predeterminado es 00h, lo que indica un "dispositivo de punto final".BISTOffset: FBit Attr defecto Descripción07:00 RO 0h pruebas BISTNo se admite. Cableado a 00hSVIDOffset: 2CBit Attr defecto Descripción15:00 RW-O Número de Identificación del proveedor del sistema secundario 8086h.El valor por defecto especifica Intel, pero se puede ajustar a cualquier valor una vez después de la reposición.SDIDOffset: 2EBit Attr defecto Descripción15:00 RW-O número de identificación del dispositivo Subsistema 00hAsignado por el proveedor de subsistema para identificar el subsistemaIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 385Ficha técnica Volumen 2Procesador Uncore Registros de configuración

4.1.1.12 CAPPTR: Indicador de Capacidad4.1.1.13 INTL: Línea de interrupción4.1.1.14 INTPIN: Pin de interrupción Registrarse4.1.1.15 MINGNT: Grant mínimo4.1.1.16 MAXLAT: Latencia máxima4.2 Intel QuickPath Interconnect RegistroTodos los registros para el enrutamiento y capas de protocolo se definen como un registro único, sinla duplicación. Muchos registros de control tienen restricciones en cuando el registro puede sermodificado. Si existe una restricción que se menciona en la descripción registro, ygeneralmente se aplica a todo el registro. Las dos posibilidades de restricciones son las siguientes: en el arranqueúnica vez, o durante la quiescencia. En el momento de arranque sólo se refiere a la época inmediatamentesiguiendo Cambiar deassertion antes de cualquier solicitud de configuración no están fluyendo dentrodel IIO. Durante el reposo es un estado donde sólo accesos de configuración están fluyendo enla red de interconexión QuickPath Intel.CAPPTROffset: 34Bit Attr defecto Descripción07:00 RO 00h Capacidad PointerSeñala la primera estructura de la capacidad para el dispositivo, que es la capacidad de PCIe.INTLOffset: 3CBit Attr defecto Descripción07:00 RO 00h línea de interrupciónN / A para estos dispositivosINTPINOffset: 3DBit Attr defecto Descripción07:00 RO 00h interrupción PinN / D, ya que estos dispositivos no generan ninguna interrupción en su propiaOffset: 3EBit Attr defecto Descripción07:00 RO 00h Valor mínimo subvenciónEste registro no se aplica a PCI Express. Es codificada para '00 'h.Offset: 3FBit Attr defecto Descripción07:00 RO 00h Valor máximo LatenciaEste registro no se aplica a PCI Express. Es codificada para '00 'h.Procesador Uncore Registros de configuración386 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.2.1 Intel Xeon E5-2600 de la familia de producto RegistrosTodos los procesadores Intel QuickPath Interconnect registra enumeran a continuación son específicos de Intel Xeonprocesador E5-2600 familias de productos.4.2.2 CSR Register MapasTabla 4-1. Intel QuickPath Interconnect Map Link, puerto 0 (Device 8) Función 0DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h

18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h QPIMISCSTAT D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 387Ficha técnica Volumen 2Procesador Uncore Registros de configuraciónTabla 4-2. Intel QuickPath Interconnect Enlace mapa, Port 1 (Device 9) Función 0DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h

54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHProcesador Uncore Registros de configuración388 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.2.3 Intel QuickPath Interconnect capas de enlace de Registros4.2.3.1 QPIMISCSTAT: Intel QPI Misc EstadoSe trata de un registro de estado de la lógica común de Intel QPI.4.3 CBO Registros4.3.1 CSR Register MapasLos siguientes mapas de registro son para CBO registros lógicos de control:QPIMISCSTATBus: 1 Dispositivo: 8 Función: 0 Offset: D4Bit Attr defecto Descripción31:5 RV 0h reservados4 RO-V Modo lento 0bRefleja el estado del modo lento actual que se está llevado a la PLL.Esto se establece de restablecer para que Intel QPI en modo lento. Y sólo se esperaque se establece cuando qpi_rate se establece en 6,4 GT / s.3 RV 0h Reservados02:00 RO-V 011b Intel QPI CambioEsto refleja el ajuste de velocidad de QPI Intel actual en el PLL.010 hasta 5,6 GT / s011 a 6,4 GT / s100 a 7,2 GT / s101-8 GT / sotro - ReservadoTabla 4-3. De Unicast CSR (CBO): Dispositivo 12-13, Función 0-3, Offset 00h-FCh (Hoja 1 de2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0h

CAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h RTID_Config_Pool01_Base_Shadow C0hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 389Ficha técnica Volumen 2Procesador Uncore Registros de configuración44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-4. Decodificador System Dirección (CBO): dispositivo 12, función 6, Offset 00h-FCh (Hoja1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DChTabla 4-3. De Unicast CSR (CBO): Dispositivo 12-13, Función 0-3, Offset 00h-FCh (Hoja 2 de2)Procesador Uncore Registros de configuración

390 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 260h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-5. Almacenamiento en caché de registros de agentes de difusión (CBO): Dispositivo 12, función 7, Offset 00h-FCh (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0hTabla 4-4. Decodificador System Dirección (CBO): dispositivo 12, función 6, Offset 00h-FCh (Hoja2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 391Ficha técnica Volumen 2Procesador Uncore Registros de configuración74h F4H78h F8hFCh 7CHTabla 4-6. Almacenamiento en caché de registros de agentes de difusión (CBO): Dispositivo 13, función 6, Offset 00h-FCh

DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-5. Almacenamiento en caché de registros de agentes de difusión (CBO): Dispositivo 12, función 7, Offset 00h-FCh (Hoja 2 de 2)Procesador Uncore Registros de configuración392 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Configuración del controlador de memoria integrado 4.4RegistrosLa unidad Integrated Memory Controller contiene cuatro controladores. Hasta cuatro canalespueden funcionar de forma independiente o canal 0 y 1 o Canal 2 y 3 se puede combinar paraunísono. Los controladores DRAM comparten una dirección común y decodificación motores DMA paraCuenta con RAS. Los registros de configuración pueden ser o por canal común.Tabla 4-7. Memoria Controlador Target Dirección Decodificador Registros: dispositivo 15, función 0,Offset 00h-FChDID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h

18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 393Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.1 Intel Xeon E5-1600 E5-2600 y E5-4600Registros del procesadorTodo controlador de memoria integrado registros se enumeran a continuación son específicos de Intel Xeonprocesador E5-1600, E5-2600 y E5-4600 familias de productos.4.4.2 Intel Xeon E5-2400 Procesador de RegistrosPara el procesador Intel ® Xeon ® E5-2400 ignorar todos los registros en el dispositivo 15Función 2, dispositivo 16, función 4 y el dispositivo 16, función 6.4.4.3 CSR Register MapasLos siguientes mapas de registro son para el controlador de memoria registros lógicos de control:Tabla 4-8. Controlador MemHot Memoria y Registros SMBus: Bus N, dispositivo 15, función0, offset 100h-1FChSMB_STAT_0 100h 180hMH_MAINCNTL SMBCMD_0 104h 184h108h SMBCntl_0 188 HMH_SENSE_500NS_CFG 10CH SMB_TSOD_POLL_RATE_CNTR_0 18CHMH_DTYCYC_MIN_ASRT_CNTR_0 SMB_STAT_1 110h 190hMH_DTYCYC_MIN_ASRT_CNTR_1 SMBCMD_1 114h 194hMH_IO_500NS_CNTR SMBCntl_1 118h 198hMH_CHN_ASTN 11CH SMB_TSOD_POLL_RATE_CNTR_1 19ChMH_TEMP_STAT 120h SMB_PERIOD_CFG 1A0hMH_EXT_STAT 124H SMB_PERIOD_CNTR 1A4h128H SMB_TSOD_POLL_RATE 1A8h

12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BCh140h 1C0h144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0hProcesador Uncore Registros de configuración394 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2174H 1F4h178h 1F8h17Ch 1FChTabla 4-8. Controlador MemHot Memoria y Registros SMBus: Bus N, dispositivo 15, función0, offset 100h-1FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 395Ficha técnica Volumen 2Procesador Uncore Registros de configuraciónTabla 4-9. Controladores de memoria RAS Registros: Bus N, dispositivo 15, función 1, Offset 00h-FChDID VID 0h SPAREADDRESSLO 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h SPARECTL 90h14h SSRSTATUS 94h18h SCRUBADDRESSLO 98h1Cr SCRUBADDRESSHI 9Ch20h SCRUBCTL A0h24h A4hA8h SPAREINTERVAL 28hSDID SVID 2Cr RASENABLES ACh30h B0hCAPPTR 34h SMISPARECTL B4h38h LEAKY_BUCKET_CFG B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHPXPCAP 40h LEAKY_BUCKET_CNTR_LO C0h44h LEAKY_BUCKET_CNTR_HI C4H48h C8H4 canales CCh

50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHProcesador Uncore Registros de configuración396 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 4-10. Controlador de memoria DIMM Timing y Registros Interleave: Bus N, dispositivo 15,Función 2-5 Offset 00h-FChDID VID 0h DIMMMTR_0 80hPCISTS PCICMD 4h DIMMMTR_1 84hCCR RID 8h DIMMMTR_2 88hBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHPXPCAP 40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-11. Controladores de memoria de canal Rango Registros: Bus N, dispositivo 15, función 2 - 5Offset 100h-1FCh (Hoja 1 de 2)

PXPENHCAP 100h 180h104h 184h108h 188 H10CH 18CH110h 190h114h 194h118h 198hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 397Ficha técnica Volumen 2Procesador Uncore Registros de configuraciónLos mapas siguientes registros son registros de controlador de lógica de control de memoria:11CH 19Ch120h 1A0h124H 1A4h128H 1A8h12Ch 1ACh130h 1B0h134h 1B4h138H 1B8h13CH 1BCh140h 1C0h144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChTabla 4-11. Controladores de memoria de canal Rango Registros: Bus N, dispositivo 15, función 2 - 5Offset 100h-1FCh (Hoja 2 de 2)Tabla 4-12. Memoria del controlador Canal 2 registros de control térmico: Bus N, dispositivo 16,Función 0, Offset 00h-FChMemoria del controlador Canal 3 registros de control térmico: Bus N, dispositivo 16,Función 1, Offset 00h-FChControladores de memoria de canal 0 térmicos Registros de control: Bus N, dispositivo 16,Función 4, Offset 00h-FChMemoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,Función 5, Offset 00h-FCh (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h

14h 94h18h 98h1Cr 9Ch20h A0hProcesador Uncore Registros de configuración398 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 224hPmonCntr_0A4h28h A8hSDID SVID 2CrPmonCntr_1ACh30h B0hCAPPTR 34hPmonCntr_2B4h38h B8hMAXLAT MINGNT INTPIN INTL 3ChPmonCntr_3BCHPXPCAP 40h C0h44hPmonCntr_4C4H48h C8H4 canalesPmonDbgCntResetValCCh50h D0h54hPmonCntr_FixedD4h58h D8H5Ch PmonCntrCfg_0 DCh60h PmonCntrCfg_1 E0h64h PmonCntrCfg_2 E4H68h PmonCntrCfg_3 E8h6Ch PmonCntrCfg_4 ECh70h F0h74h PmonUnitCtrl F4H78h PmonUnitStatus F8hFCh 7CHTabla 4-13. Memoria del controlador Canal 2 registros de control térmico: Bus N, dispositivo 16,Función 0, offset 100h-1FChMemoria del controlador Canal 3 registros de control térmico: Bus N, dispositivo 16,Función 1, offset 100h-1FChControladores de memoria de canal 0 térmicos Registros de control: Bus N, dispositivo 16,Función 4, offset 100h-1FChMemoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,

Función 5, offset 100h-1FCh (Hoja 1 de 2)100h 180h104h 184hCHN_TEMP_CFG 108h 188 HCHN_TEMP_STAT 10CH 18CHDIMM_TEMP_OEM_0 THRT_PWR_DIMM_1 THRT_PWR_DIMM_0 110h 190hDIMM_TEMP_OEM_1 THRT_PWR_DIMM_2 114h 194hDIMM_TEMP_OEM_2 118h 198h11CH 19ChTabla 4-12. Memoria del controlador Canal 2 registros de control térmico: Bus N, dispositivo 16,Función 0, Offset 00h-FChMemoria del controlador Canal 3 registros de control térmico: Bus N, dispositivo 16,Función 1, Offset 00h-FChControladores de memoria de canal 0 térmicos Registros de control: Bus N, dispositivo 16,Función 4, Offset 00h-FChMemoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,Función 5, Offset 00h-FCh (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 399Ficha técnica Volumen 2Procesador Uncore Registros de configuraciónDIMM_TEMP_TH_0 120h 1A0hDIMM_TEMP_TH_1 124H 1A4hDIMM_TEMP_TH_2 128H 1A8h12Ch 1AChDIMM_TEMP_THRT_LMT_0 130h 1B0hDIMM_TEMP_THRT_LMT_1 134h 1B4hDIMM_TEMP_THRT_LMT_2 138H 1B8h13CH 1BChDIMM_TEMP_EV_OFST_0 140h 1C0hDIMM_TEMP_EV_OFST_1 144h 1C4hDIMM_TEMP_EV_OFST_2 148h 1C8h14Ch 1CChDIMMTEMPSTAT_0 150h 1D0hDIMMTEMPSTAT_1 154H 1D4hDIMMTEMPSTAT_2 158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChTabla 4-13. Memoria del controlador Canal 2 registros de control térmico: Bus N, dispositivo 16,Función 0, offset 100h-1FChMemoria del controlador Canal 3 registros de control térmico: Bus N, dispositivo 16,Función 1, offset 100h-1FChControladores de memoria de canal 0 térmicos Registros de control: Bus N, dispositivo 16,Función 4, offset 100h-1FChMemoria del controlador Canal 1 Thermal Registros de control: Bus N, dispositivo 16,

Función 5, offset 100h-1FCh (Hoja 2 de 2)Procesador Uncore Registros de configuración400 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 4-14. Memoria del controlador Canal 2 DIMM registros temporales: Bus N, dispositivo 16,Función 0, offset 200h-2FChControladores de memoria de canal 3 DIMM registros temporales: Bus N, dispositivo 16,Función 1, offset 200h-2FChControladores de memoria de canal 0 DIMM registros temporales: Bus N, dispositivo 16,Función 4, offset 200h-2FChControladores de memoria de canal 1 DIMM registros temporales: Bus N, dispositivo 16,Función 5, offset 200h-2FChTCDBP MC_INIT_STAT_C 200h 280hTCRAP 204h 284hTCRWP 208H 288hTCOTHP 20CH 28ChTCRFP 210h 290hTCRFTP 214h 294hTCSRFTP 218H 298HTCMR2SHADOW 21CH 29ChTCZQCAL 220h 2A0hTCSTAGGER_REF 224H 2A4h228H 2A8hTCMR0SHADOW 22CH 2ACh230h 2B0hRPQAGE 234H 2B4hIDLETIME 238H 2B8hRDIMMTIMINGCNTL 23Ch 2BChRDIMMTIMINGCNTL2 240h 2C0hTCMRS 244H 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4h268h 2E8h26CH 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 401Ficha técnica Volumen 2Procesador Uncore Registros de configuraciónTabla 4-15. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, función 2,Offset 00h-FChControladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, función 3,Offset 00h-FCh

Controladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, función 6,Offset 00h-FChControladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, función 7,Offset 00h-FCDID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHPXPCAP 40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHProcesador Uncore Registros de configuración402 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Tabla 4-16. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, función 2,Offset 100h-1FChControladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, función 3,Offset 100h-1FChControladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, función 6,Offset 100h-1FChControladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, función 7,Offset 100h-1FCh100h 180hCORRERRCNT_0 104h 184hCORRERRCNT_1 108h 188 HCORRERRCNT_2 10CH 18CH

CORRERRCNT_3 110h 190h114h 194h118h 198hCORRERRTHRSHLD_0 11CH 19ChCORRERRTHRSHLD_1 120h 1A0hCORRERRTHRSHLD_2 124H 1A4hCORRERRTHRSHLD_3 128H 1A8h12Ch 1ACh130h 1B0hCORRERRORSTATUS 134h 1B4hLEAKY_BKT_2ND_CNTR_REG 138H 1B8h13CH 1BChDEVTAG_CNTL_3DEVTAG_CNTL_2DEVTAG_CNTL_1DEVTAG_CNTL_0 140h 1C0hDEVTAG_CNTL_7DEVTAG_CNTL_6DEVTAG_CNTL_5DEVTAG_CNTL_4 144h 1C4h148h 1C8h14Ch 1CCh150h 1D0h154H 1D4h158h 1D8h15CH 1DCh160h 1E0h164h 1E4h168h 1E8h16Ch 1ECh170h 1F0h174H 1F4h178h 1F8h17Ch 1FChIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 403Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.4 Memoria integrada Controller objetivo el registro de direccionesEn esta sección se describen los registros PCI / PCIe que están presentes en esta unidad. Cubreregistros de desplazamiento 0x40 a 0xFF para el espacio de configuración PCI o 0x80 para 0xFFF de PCIeespacio config.Tabla 4-17. Controladores de memoria de canal 2 Registros de error: Bus N, dispositivo 16, función 2,Offset 200h-2FCh

Controladores de memoria de canal 3 Registros de error: Bus N, dispositivo 16, función 3,Offset 200h-2FChControladores de memoria de canal 0 Registros de error: Bus N, dispositivo 16, función 6,Offset 200h-2FChControladores de memoria de canal 1 Registros de error: Bus N, dispositivo 16, función 7,Offset 200h-2FCh280h 200h204h 284h208H 288h20CH 28Ch210h 290h214h 294h218H 298H21CH 29Ch220h 2A0h224H 2A4h228H 2A8h22CH 2ACh230h 2B0h234H 2B4h238H 2B8h23Ch 2BCh240h 2C0h244H 2C4h248h 2C8h24CH 2CCh250h 2D0h254H 2D4h258h 2D8h25Ch 2DCh260h 2E0h264H 2E4hx4modesel 268h 2E8h26CH 2ECh270H 2F0h274h 2F4h278h 2F8h27CH 2FChProcesador Uncore Registros de configuración404 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Los siguientes controladores de memoria principales registros son parte de la decodificación de direcciónfunciones:4.4.4.1 PXPCAP: Capacidad de PCI Express4.4.4.2 MCMTR: Tecnología de memoria MCPXPCAPBus: 1 dispositivo: 15 Función: 0 Offset: 40Bit Attr defecto Descripción31:30 RV 0h reservados29:25 RO 00h Número de mensaje de interrupciónN / D para este dispositivo

24 Slot 0b RO ImplementadoN / A para los puntos finales integrados23:20 RO 9h Device / PuertoTipo de dispositivo es Root Complex punto final integrado19:16 RO 1h Capacidad VersionCapacidad de PCI Express es compatible con la versión 1.0 de la especificación PCI Express.Nota:Esta estructura de capacidad no es compatible con las versiones 1.0 más allá, ya querequiere capacidad adicional se registra para ser reservados. El único propósito de estaEstructura capacidad es para hacer el espacio de configuración mejorada disponible. Minimizarel tamaño de esta estructura se logra mediante la presentación de informes versión 1.0 Compatibilidad yinforma que se trata de un dispositivo de puerto raíz integrada. Como tal, sólo tres de DWORDSSe requiere el espacio de configuración para esta estructura.15:08 RO 00h Siguiente Capacidad PointerPuntero a la siguiente capacidad. Se establece en 0 para indicar que no hay más capacidadestructuras.07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.MCMTRBus: 1 dispositivo: 15 Función: 0 Offset: 7CBit Attr defecto Descripción31:10 RV 0h reservados8 RW-LB 0b NORMAL0: Modo IOSAV1: Modo Normal7:04 RV 0h reservados3 RW-LB 0b DIR_ENNota: Este bit sólo funcionará si el SKU está habilitado para esta funciónEs importante saber que al cambiar este bit requerirá BIOS para reiniciar elmemoria.2 RW-LB 0h ECC_ENECC permiten.Nota: Este bit sólo funcionará si el SKU está habilitado para esta función1 RW-LB 0h LS_ENUtilice el modo de canal de paso a paso si está configurado, de lo contrario, el modo de canal independiente.Nota: Este bit sólo funcionará si el SKU está habilitado para esta función0 RW-LB 0h CLOSE_PGUtilice la página cerca asignación de dirección si está configurado, de lo contrario, la página abierta.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 405Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.4.3 TADWAYNESS_ [doce y once]: TAD Range Wayness, límite y objetivoHay un total de 12 rangos de TAD (N + P 1 = número de rangos TAD; P = ¿cuántas vecescanal intercalado cambia dentro de los rangos de SAD.).Nota para la duplicación de configuración:• En el caso de 1 vía Interleave, canal 0-2 par espejo: lista de destino = <0,2, x, x>, formas TAD ="00"• Para 1 vía canal de entrelazado, 1-3 par espejo: lista de destino = <1,3, x, x>, formas TAD ="00"• En el caso de 2 vías de intercalación, 0-2 par de espejos y un par de espejos 1-3: Lista target = <0,1,2,3>,Formas TAD = "01"

• Para 1 vía intercalación, Lockstep + mirroring, lista de objetivos = <0,2, x, x>, formas TAD ="00"4.4.4.4 MCMTR2: MC Memory ™ Registro 2MC Memory ™ Registro 2TADWAYNESS_ [doce y once]Bus: 1 dispositivo: 15 Función: 0 Offset: 80, 84, 88, 8C, 90, 94, 98, 9CBus: 1 dispositivo: 15 Función: 0 Offset: A0, A4, A8, ACBit Attr defecto Descripción31:12 RW-LB 00000h TAD_LIMITmás alta dirección de la variedad en el espacio de direcciones del sistema, 64MB granularidad, es decir,TADRANGLIMIT [45:26].11:10 RW-LB 0h TAD_SKT_WAYsocket intercalación wayness00 = 1 manera,01 = 2 vías,10 = 4 vías,11 = 8 vías.09:08 RW-LB 0h TAD_CH_WAYcanal intercalado wayness00 - intercalar en 1 canal o el par de espejos01 - intercalación a través de 2 canales o pares de espejo10 - entrelazado a través de 3 canales11 - intercalación a través de 4 canalesNota: Este parámetro indica efectivamente iMC cantidad de dividir la dirección del sistemapor al ajustar por el canal de entrelazado. Dado que los dos canales en una tienda parcada línea de datos, queremos dividir por 1 cuando intercalado en un par y 2cuando la intercalación a través de dos pares. Para HA, se cuenta cómo los canales de mayo para distribuirlas solicitudes de lectura a través. Cuando intercalado en 1 par, queremosdistribuir las lecturas de dos canales, cuando la intercalación a través de 2 pares, nosdistribuya las lecturas a través de 4 pares. Escribe de ir siempre a los dos canales en el parcuando el objetivo de lectura es uno de los canales.07:06 RW-LB 0h TAD_CH_TGT3canal de destino para el canal intercalado 3 (usado por 4 vías se TAD).Este registro se utiliza en el iMC sólo para traducción de dirección inversa para el registrosobra / errores de patrulla, la conversión de una dirección de primera fila a una dirección del sistema.05:04 RW-LB 0h TAD_CH_TGT2canal de destino para el canal intercalado 2 (utilizado para 3/4-way TAD entrelazado).03:02 RW-LB 0h TAD_CH_TGT1canal de destino para el canal intercalado 1 (utilizado para 2/3/4-way TAD entrelazado).01:00 RW-LB 0h TAD_CH_TGT0canal de destino para el canal intercalado 0 (utilizado para 1/2/3/4-way TAD entrelazado).Procesador Uncore Registros de configuración406 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.4.5 MC_INIT_STATE_G: Estado de inicialización para el arranque, la formación y IOSAVEste registro define el comportamiento de alto nivel en el modo IOSAV. Define el restablecimiento DDRValor pin, DCLK enable, actualizar habilitación IOSAV características de sincronización y bitsque indica el estado del BIOSMCMTR2Bus: 1 dispositivo: 15 Función: 0 Offset: B0Bit Attr defecto Descripción

31:4 RV 0h reservados03:00 RW-L 0h MONROE_CHN_FORCE_SRDinámica de la energía Tecnología de software canal SRcontrol fuerza de Intel ®. Cuando se establece,el canal correspondiente está ignorando la ForceSRExit. Una nueva transacción llegar aeste canal todavía hará que la salida de la SR. Este campo está bloqueado para las piezas que tienen IntelTecnología Dynamic Power desactivadoMC_INIT_STATE_GBus: 1 dispositivo: 15 Función: 0 Offset: B4Bit Attr defecto Descripción31:13 RV 0h reservados12:09 RWS-L 0h cs_oe_enPor canal CS salida enable override8 RWS-L MC 1b está en SREste bit indica si es seguro para mantener el MC en SR en MC-reset. Si está clarocuando se produce la reposición, significa que el restablecimiento sin previo aviso y la DDR-resetdeberán ser asumidas. Si se establece cuando se produce la reposición, indica que DDR ya está en SRy puede mantenerlo así. Este bit también puede indicar si la BIOS restablecer sin avisose ha producido, y si lo ha hecho, el flujo de reinicialización en frío debe ser seleccionada7 RW-L 0b MRC_DONEEste bit indica la UCP que el BIOS se realiza, MC es en modo normal, listo paraservir y PCU puede comenzar a operar el poder de control deBIOS debe establecer este bit cuando se hace BIOS, pero no tiene por qué esperar a queresultados de la formación se guardan en Flash BIOS5 RW-L 1b DDRIO Reset (lógica interna)DDR IO reset (a.k.a TrainReset en RTL)Para restablecer el IO este bit se debe establecer durante 20 DCLKs y luego despejado.Al activar este bit se restablecerá la DDRIO recepción FIFO registra solamente.Se requiere en algunos de los pasos de formación4 RW-L 1b IOSAV secuencia de canal de sincronizaciónEste bit se utiliza para sincronizar la operación IOSAV en cuatro canales. BIOS debeborrar el bit después de la prueba IOSAV. Borrado de la broca durante la prueba puede llevar a desconocidoscomportamiento. Al establecer que cuatro canales obtienen la habilitación juntos3 RW-L 0b Refresh EnableActualizar enableSi restablecimiento en frío, este bit debe ser fijado por BIOS después1) Inicialización de los parámetros de tiempo de actualización2) Ejecución de DDR a través de secuencia de restablecimiento e initSi restablecimiento en caliente o salida S3, este bit debe establecerse inmediatamente después de la salida SR2 RW-L 0b DCLK Enable (todos los canales)DCLK Enable (todos los canales)1 RW-L DDR_RESET 1bDDR restablecer por todas DIMM de de todos los canales dentro de esta toma. Sin lógica IMC / DDRIOse restablece mediante la afirmación de este registro.Es importante tener en cuenta que este bit es lógica negativa! es decir, escribir 0 para inducir un reinicioy escribir 1 para no reinicio.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 407Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.4.6 RCOMP_TIMER: RCOMP temporizador de esperaDefine el tiempo de IO de partida para ejecutar la evaluación RCOMP hasta que los resultados son Rcompdefinitivamente listo. Este contador se añade con el fin de mantener el determinismo del proceso si

operado en diferentes modosEl registro también indica que primero RCOMP se ha hecho - requerido por la BIOS4.4.5 Integrated Controller MemHot Registros de memoriaLos controles para el sistema de automatización del acelerador térmico integrado de memoria para cada canal4.4.5.1 MH_MAINCNTL: Control principal MEMHOTRCOMP_TIMERBus: 1 dispositivo: 15 Función: 0 Offset: C0Bit Attr defecto Descripción31 RW 0b rcomp_in_progressRcomp en el bit de estado de progreso30:22 RV 0h reservados21 RW 0b ignore_mdll_locked_bitIgnorar DDRIO estado de bloqueo MdlL durante rcomp cuando se establece20 RW 0b no_mdll_fsm_overrideNo fuerce DDRIO MdlL durante rcomp cuando se establece19:17 RV 0h reservados16 RW-LV 0b RCOMP En primer lugar se ha hecho en DDRIOEste es un bit de estado que indica la primera RCOMP se ha completado. Se borraon reset y establecer de MC HW cuando se complete la primera RCOMP. Bios debe esperarhasta que este bit se establece antes de ejecutar cualquier comando de DDR15:00 RW 044Ch COUNTRecuento de ciclos DCLK que MC tiene que esperar desde el punto que ha provocado RCOMPevaluación hasta que puede desencadenar la carga a los registrosMH_MAINCNTLBus: 1 dispositivo: 15 Función: 0 Offset: 104Bit Attr defecto Descripción31:19 RV 0h reservados18 RW 0h MHOT_EXT_SMI_ENGenerar evento SMI cuando sea MEMHOT [01:00] # Se asegura externamente.17 RW 0h MHOT_SMI_ENGenerar SMI durante interna MEMHOT # afirmación evento16 RW 0b Habilitación lógica de detección MEM_HOT externaExternamente aseguró el control MEM_HOTsense bit de habilitación.Cuando se establece, la lógica de sentido MEM_HOT está habilitada.15 RW 1b Habilitación lógica de generación de salida mem_hotMEM_HOT lógica de generación de salida permiten el control.Cuando 0, la lógica de generación de salida MEM_HOT está desactivado, es decir MEM_HOT [01:00] #las salidas están en el estado de-afirmó, sin ninguna afirmación de la memoriatemperatura. La detección de externamente afirmó MEM_HOT [01:00] # no se ve afectada poreste bit. iMC siempre restablecer los bits MH1_DIMM_VAL y MH0_DIMM_VAL en elsiguiente DCLK lo que no hay impacto a la actualización de microcódigo para la MH_TEMP_STATregistros.Cuando 1, la lógica de generación de salida MEM_HOT está habilitado.Procesador Uncore Registros de configuración408 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.5.2 MH_SENSE_500NS_CFG: Sense MEMHOT y 500 Config nsMH_SENSE_500NS_CFGBus: 1 dispositivo: 15 Función: 0 Desplazamiento: 10CBit Attr defecto Descripción31:26 RV 0h reservados

25:16 RW 0C8h MH_SENSE_PERIODEntrada MEMHOT Período Sense en el número de CNTR_500_NANOSEC. BIOS calculael número de CNTR_500_NANOSEC de 50 usec/100 usec/200 usec/400 us.15:13 RW 2h MH_IN_SENSE_ASSERTEntrada MEMHOT Sense Tiempo aserción en el número de CNTR_500_NANOSEC. BIOScalcula el número de CNFG_500_NANOSEC por 1 us / 2 usec input_senseduraciónAquí se MH_IN_SENSE_ASSERT rangos:0 ó 1 Reservado2-7 en usec - 3.5 usec tiempo aseveración sentido en 500 ns Valor12:10 RV 0h reservados09:00 RWS 190h CNFG_500_NANOSEC500 ns equivalente en DCLK. BIOS calcula el número de DCLK a ser equivalentea 500 nanosegundos. Este valor se carga en CNTR_500_NANOSEC cuando estádecrementa a cero.Los siguientes son los valores CNFG_500_NANOSEC recomendados en base acada frecuencia DCLK:DCLK = 400 MHz, CNFG_500_NANOSEC = 0C8hDCLK = 533 MHz, CNFG_500_NANOSEC = 10AhDCLK = 667 MHz, CNFG_500_NANOSEC = 14DhDCLK = 800 MHz, CNFG_500_NANOSEC = 190hDCLK = 933 MHz, CNFG_500_NANOSEC = 1D2hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 409Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.5.3 MH_DTYCYC_MIN_ASRT_CNTR_ [0:1]: MEMHOT período de servicio de ciclo yContador Min aserción4.4.5.4 MH_IO_500NS_CNTR: Input Output MEMHOT y 500 Contador nsMH_DTYCYC_MIN_ASRT_CNTR_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 110, 114Bit Attr defecto Descripción31:20 RO-V 0h MH_MIN_ASRTN_CNTRMEM_HOT [01:00] # Mínimo aserción Tiempo del contador actual en el número deCNTR_500_NANOSEC (disminuir en 1 cada CNTR_500_NANOSEC). Cuando elcontador es cero, el contador se permanece en cero y sólo se carga conMH_MIN_ASRTN MH_DUTY_CYC_PRD_CNTR sólo cuando se vuelve a cargar.19:00 RW-LV 00000h MH_DUTY_CYC_PRD_CNTRMEM_HOT [01:00] # Ciclo de Período Número actual en el número deCNTR_500_NANOSEC (disminuir en 1 cada CNTR_500_NANOSEC). Cuando elcontador es cero, el siguiente ciclo se carga con MH_DUTY_CYC_PRD. GMPC pausa (enquiencense) y la hoja de vida (al borrar)MH_IO_500NS_CNTRBus: 1 dispositivo: 15 Función: 0 Offset: 118Bit Attr defecto Descripción31:22 RW-LV 000h MH1_IO_CNTRMEM_HOT [01:00] # Contador de entrada y salida en el número de CNTR_500_NANOSEC. ¿CuándoMH0_IO_CNTR es cero, el contador se carga con MH_SENSE_PERIOD en la siguienteCNTR_500_NANOSEC. Cuando el recuento es mayor que MH_IN_SENSE_ASSERT, elMEM_HOT [1] Controlador de salida # puede activarse si la correspondienteMEM_HOT # evento se afirma. El receptor se desactiva durante este tiempo. ¿Cuándorecuento es igual o menor que MH_IN_SENSE_ASSERT, MEM_HOT [01:00] # salida es

desactivada y el receptor está encendido. Hardware disminuirá el contador en 1cada vez que CNTR_500_NANOSEC se decrementa a cero. Cuando el contador escero, el siguiente recuento CNFG_500_NANOSEC se carga con MH_IN_SENSE_ASSERT.Este contador está sujeta a PMSI pausa (en quiencense) y resume (a limpiar).21:12 RW-LV 000h MH0_IO_CNTRMEM_HOT [01:00] # Contador de entrada y salida en el número de CNTR_500_NANOSEC. ¿CuándoMH_IO_CNTR es cero, el contador se carga con MH_SENSE_PERIOD en la siguienteCNTR_500_NANOSEC. Cuando el recuento es mayor que MH_IN_SENSE_ASSERT, elMEM_HOT [01:00] # controlador de salida puede activarse si la correspondienteMEM_HOT # evento se afirma. El receptor se desactiva durante este tiempo. ¿Cuándorecuento es igual o menor que MH_IN_SENSE_ASSERT, MEM_HOT [01:00] # salida esdesactivada y el receptor está encendido. BIOS calcula el número de(Hardware CNTR_500_NANOSEC disminuirá este registro en 1 cadaCNTR_500_NANOSEC). Cuando el contador es cero, la siguiente CNTR_500_NANOSECcuenta se carga con MH_IN_SENSE_ASSERT. Este contador está sujeta a GMPCpausa (en quiencense) y resume (a limpiar).11:10 RV 0h Reservados09:00 RW-LV 000h CNTR_500_NANOSEC500 ns contadores de base utilizados para los contadores y los contadores MEM_HOT SMBus.BIOS calcula el número de DCLK para ser equivalente a 500 nanosegundos.(Hardware CNTR_500_NANOSEC disminuirá este registro en 1 cadaCNTR_500_NANOSEC). Cuando el contador es cero, la siguiente CNTR_500_NANOSECcuenta se carga con CNFG_500_NANOSEC. Este contador está sujeta a PMSI pausa(En quiencense) y CV (al acabar).Procesador Uncore Registros de configuración410 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.5.5 MH_CHN_ASTN: MEMHOT Asociación dominio de canal4.4.5.6 MH_TEMP_STAT: MEMHOT TEMP ESTADOMH_CHN_ASTNBus: 1 dispositivo: 15 Función: 0 Offset: 11CBit Attr defecto Descripción31:24 RV 0h reservados23:20 RO Bh MH1_2ND_CHN_ASTNMemHot [1] # segunda Asociación Canal bit 23: es poco válido. Nota: el bit válido significala asociación es válida y no implica el canal se rellena.bit 22-20: 2do Identificación canal dentro de este dominio MEMHOT.Nota: Este registro está codificado en el diseño. Es de lectura accesible por firmware.El diseño tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo.19:16 RO Ah MH1_1ST_CHN_ASTNMemHot [1] # primera Asociación Canal bit 19: es poco válido. Nota: bit Válido significa que elasociación es válida y no implica el canal se rellena.bit 18-16: primera identificación del canal dentro de este dominio MEMHOTNota: Este registro está codificado en el diseño. Es de lectura accesible por firmware.El diseño tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo.15:08 RV 0h reservados07:04 RO 9h MH0_2ND_CHN_ASTNMemHot [0] # segunda Asociación Canal bit 7: es poco válido. Nota: bit Válido significa que elasociación es válida y no implica el canal se rellena.Bit 6-4: 2 º ID de canal dentro de este dominio MEMHOTNota: Este registro está codificado en el diseño. Es de lectura accesible por firmware.

El diseño tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo.03:00 RO 8h MH0_1ST_CHN_ASTNMemHot [0] # primera Asociación Canal bit 3: es poco válido. Nota: bit Válido significa que elasociación es válida y no implica el canal se rellena o existe.Bit 2-0: 1 º ID de canal dentro de este dominio MEMHOTNota: Este registro está codificado en el diseño. Es de lectura accesible por firmware.El diseño tiene que asegurarse de que este registro no se elimina mediante herramientas aguas abajo.MH_TEMP_STATBus: 1 dispositivo: 15 Función: 0 Offset: 120Bit Attr defecto Descripción31 RW-V 0h MH1_DIMM_VALValido para set. microcódigo buscar en la temperatura más caliente DIMM y escribir el más calientetemperatura y la correspondiente DIMM más caliente CID / ID y establecer el bit válido.MEMHOT proceso de la lógica del hardware de los datos correspondientes MEMHOT cuando hay unaCaso MEMHOT. Tras el procesamiento, el bit se pone a cero válido. El microcódigo puede escribirexceso de temperatura válido existente desde no se puede producir una temperatura válida durante unCaso MEMHOT. Si el microcódigo establece el bit válido se producen en el mismo ciclo que elProcesamiento de la lógica MEMHOT y tratar de aclarar, el conjunto microcódigo dominarán ya quees una nueva temperatura se actualiza mientras la lógica de procesamiento intenta borrar una existentetemperatura.30:28 RW 0h MH1_DIMM_CIDID de canal DIMM entradas para MEM_HOT [1] #. La búsqueda microcódigo el más calienteTemperatura DIMM y escribir la temperatura más alta y la correspondienteMás caliente DIMM CID / ID.27:24 RW 0h MH1_DIMM_IDID DIMM entradas para MEM_HOT [1] #. La búsqueda microcódigo del módulo DIMM más calientetemperatura y escribir la temperatura más alta y la más caliente de los correspondientesDIMM CID / ID.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 411Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.5.7 MH_EXT_STATCaptura externamente afirmado MEM_HOT [01:00] Detección # afirmación.23:16 RW 00h MH1_TEMPNota: Más Populares Lectura del sensor DIMM para MEM_HOT [1] # - Esta lecturarepresenta la temperatura del DIMM más caliente. La búsqueda microcódigola temperatura más caliente DIMM y escribir la temperatura más alta y lacorrespondiente DIMM más caliente CID / ID. hardware iMC cargar este valor enel ciclo de trabajo del contador generador MEM_HOT desde el microcódigo puedeactualizar este campo en diferentes tasa / hora. Este campo se varió de 0 a 127,es decir, el bit más significativo es siempre cero.15 RW-V 0h MH0_DIMM_VALValido para set. El microcódigo buscar en la temperatura más caliente DIMM y escribir ella temperatura más caliente y más caliente de la correspondiente DIMM CID / ID y establecer el válidaspoco. MEMHOT proceso de la lógica del hardware de los datos MEMHOT correspondientes cuandoes un evento MEMHOT. Tras el procesamiento, el bit se pone a cero válido. El microcódigo puedeescribir sobre la temperatura válida existente ya no puede producir una temperatura válidadurante un evento MEMHOT. Si el microcódigo establece el bit válido ocurrir en el mismo cicloque el procesamiento y la lógica MEMHOT tratar de limpiar, el conjunto de microcódigo sedominar ya que es una nueva temperatura se actualiza mientras la lógica de procesamiento intentaborrar una temperatura existente.

14:12 RW 0h MH0_DIMM_CIDID de canal DIMM entradas para MEM_HOT [0] #. La búsqueda microcódigo el más calienteTemperatura DIMM y escribir la temperatura más alta y la correspondienteMás caliente DIMM CID / ID.11:08 RW 0h MH0_DIMM_IDID DIMM entradas para MEM_HOT [0] #. La búsqueda microcódigo del módulo DIMM más calientetemperatura y escribir la temperatura más alta y la más caliente de los correspondientesDIMM CID / ID.07:00 RW 00h MH0_TEMPMás caliente Lectura del sensor DIMM para MEM_HOT [0] # - Esta lectura representa latemperatura del DIMM más caliente. La búsqueda microcódigo del módulo DIMM más calientetemperatura y escribir la temperatura más alta y la más caliente de los correspondientesDIMM CID / ID.Nota: El hardware iMC cargar este valor en el generador de ciclo de trabajo MEM_HOTcontrarrestar desde el microcódigo puede actualizar este campo en diferentes tasa / hora.Este campo se varió de 0 a 127, es decir, el bit más significativo es siemprecero.MH_TEMP_STATBus: 1 dispositivo: 15 Función: 0 Offset: 120Bit Attr defecto DescripciónMH_EXT_STATBus: 1 dispositivo: 15 Función: 0 Offset: 124Bit Attr defecto Descripción31:2 RV 0h reservados1 RW1C 0b MH_EXT_STAT_1MEM_HOT [1] # estado de afirmación en este período de sentido.Establecer si MEM_HOT [1] # se afirma en el exterior para este período sentido, esta corriendobit de estado se actualiza automáticamente con el siguiente valor detectado en la siguienteFase sentido de entrada MEM_HOT.0 RW1C 0b MH_EXT_STAT_0MEM_HOT [0] Estado aseveración # en este período de sentido.Establecer si MEM_HOT [0] # se afirma en el exterior para este período sentido, esta corriendobit de estado se actualiza automáticamente con el siguiente valor detectado en la siguienteFase sentido de entrada MEM_HOT.Procesador Uncore Registros de configuración412 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.6 Integrado Controlador SMBus Registros de memoria4.4.6.1 SMB_STAT_ [0:1]: Estado SMBusEste registro proporciona la interfaz a la SMBus/I2C (señales SCL y SDA) que esutilizado para acceder al Serial Presence Detect EEPROM o sensor térmico en DIMM (TSOD)que define la tecnología, la configuración y la velocidad de los DIMM es controlado por el IMC.SMB_STAT_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 180Bit Attr defecto Descripción31 RO-V 0h SMB_RDOLeer Válido DataEste bit es activado por iMC cuando el campo de datos de este registro recibe leer datos deel SPD / TSOD después de la finalización de un comando de lectura SMBus. Se aclaró por IMCcuando se emite un comando posterior SMBus lectura.30 RO-V 0h SMB_WOD

Escribe Operation DoneEste bit es activado por iMC cuando un comando Write SMBus se ha completado en elSMBus. Se aclaró por IMC cuando se emite un comando posterior Escribir SMBus.29 RW-V 0h SMB_SBEError SMBusEste bit es activado por iMC si una transacción SMBus (incluida la votación o SMBus TSODacceso), que no se completó correctamente (no-Ack se ha recibidoesclavo en la ranura prevista Ack de la transferencia). Si un dispositivo esclavo está afirmando relojestiramiento, IMC no tiene lógica para detectar esta condición para establecer el bit SBEdirectamente, sin embargo, el maestro SMBus detectará el error en el correspondientetransacción se espera slot ACK.Nota: Una vez poco SMBUS_SBE se establece, IMC deja de hardware emisión inició TSODpolling SMBus transacciones hasta que se despeje el SMB_SBE. iMC no lo haráincrementar el SMB_STAT_x.TSOD_SA hasta que desaparezca la SMB_SBE.Interfaz de comandos Manual SMBus no se ve afectada, es decir, nuevo comandocuestión se aclarará la SMB_SBE28 ROS-V 0h SMB_BUSYEstado ocupado SMBus. Este bit se establece por IMC, mientras que un comando SMBus/I2C (incluyendoComando TSOD emitido por hardware IMC) se está ejecutando. Cualquier transacción que secompletado normalmente o con gracia, se borrará el bit automáticamente. Al establecer laSMB_SOFT_RST también borrará el bit.Este bit registro es pegajoso en reposición por lo que cualquier reajuste sorpresa durante SMBus pendientesoperación sostener la afirmación poco sorprendido en caliente-reset. BIOS restablececontrolador puede leer este fragmento antes de emitir cualquier transacción SMBus para determinarsi un dispositivo esclavo puede necesitar cuidados especiales para obligar al esclavo de estado de inactividad (por ejemplo,a través del reloj de anulación conmutación (SMB_CKOVRD) y / oa través de inducido de tiempo de espera porafirmando SMB_CKOVRD de 25-35ms).27 RV 0h Reservados26:24 RO-V 111b pasado emitió Slave Dirección TSODEste campo refleja la última dirección del esclavo TSOD emitida. Aquí está la dirección del esclavoy el DDR CHN y cartografía ranura DIMM:Slave Address: 0 - Canal: Incluso Chn; Slot #: 0Slave Dirección: 1 - Canal: Incluso Chn; Slot #: 1Slave Dirección: 2 - Canal: Incluso Chn; Slot #: 2Slave Dirección: 3 - Canal: Incluso Chn; Slot #: 3 (reservado para uso futuro)Slave Dirección: 4 - Canal: Odd Chn; Slot #: 0Slave Address: 5 - Canal: Odd Chn; Slot #: 1Slave Dirección: 6 - Canal: Odd Chn; Slot #: 2Slave Dirección: 7 - Canal: Odd Chn; Slot #: 3 (reservado para uso futuro)Dado que este campo sólo captura la dirección del esclavo de votación TSOD. Durante error SMBmanejo, el software debe comprobar el estado SMB_TSOD_POLL_EN colgado antesdesactivar el SMB_TSOD_POLL_EN para calificar si este campo es válida.23:16 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 413Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.6.2 SMBCMD_ [0:1]: Command SMBusUna escritura en este registro se inicia un DIMM acceso EEPROM a través del SMBus/I2C *.15:00 RO-V 0000h SMB_RDATALeer DataHolds datos leídos de comandos Leer SMBus.

Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabralectura, lectura de I2C utilizando la palabra lectura debería volver SMB_RDATA [15:08] = I2C_MSBy SMB_RDATA [07:00] = I2C_LSB. Si la lectura de I2C mediante lectura de bytes, laSMB_RDATA [15:08] = donít cuidado; SMB_RDATA [07:00] = read_byte.Si tenemos un esclavo SMB conectados en el bus, la lectura del esclavo mediante SMBusleer la Palabra debe devolver SMB_RDATA [15:08] = SMB_LSB ySMB_RDATA [07:00] = SMB_MSB.Si el software no está seguro de si el objetivo es I2C o esclavo SMBus, por favor, utilicebyte de acceso.SMB_STAT_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 180Bit Attr defecto DescripciónSMBCMD_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 184Bit Attr defecto Descripción31 RW-V 0b SMB_CMD_TRIGGERCMD gatillo: Después de establecer el bit en 1, el maestro SMBus emitirá los SMBuscomandos con los otros campos escritos en SMBCMD_ [0:1] y SMBCntl_ [0:1].Nota: el '-V' en el atributo implica el hardware restablecer este bit cuando elSe está iniciando comandos SMBus.30 RWS 0b SMB_PNTR_SELSelección Pointer: presente acceso basado puntero SMBus/I2C permiten cuando se establece;de lo contrario, utilice el protocolo de acceso aleatorio. Hardware sondeo TSOD basado también utilizaráEste bit habilita la palabra puntero de lectura.Nota Importante: El hardware del procesador en función de sondeo TSOD se puede configurarcon acceso basado en puntero. Si el software de emitir manualmente transacción SMBus a otrosdirección, es decir, cambiar el puntero en el esclavo, es responsabilidad del softwarepara restaurar el puntero en cada TSOD antes de regresar a TSOD basada en hardwaresondeo mientras se mantiene la SMB_PNTR_SEL = 1.29 RWS 0b SMB_WORD_ACCESSAcceso Palabra: SMBus/I2C palabra (2B) de acceso cuando se establece, de lo contrario, se trata de un byteacceder.28 RWS 0b SMB_WRT_PNTRBit [28:27] = 00: SMBus LeerBit [28:27] = 01: Write SMBusBit [28:27] = 10: Combinación ilegalBit [28:27] = 11: Escribir en puntero de registro SMBus/I2C puntero update (byte). 30 bits,y son ignorados 29. Nota: SMBCntl_ [0:1] [26] no desactivar WrtPntr actualizacióncomando.27 RWS 0b SMB_WRT_CMDCuando ë0í, es un comando de lecturaCuando e1i, es un comando de escritura26:24 RWS 000b SMB_SASlave Address: Este campo identifica el DIMM SPD / TSOD a acceder.23:16 RWS 00h SMB_BABus Txn Dirección: Este campo identifica la dirección de transacción de bus para ser visitada.Nota: en el acceso WORD, 23:16 especifica dirección de acceso 2B. En el acceso Byte, 23:16especificada dirección de acceso 1B.Procesador Uncore Registros de configuración414 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2

4.4.6.3 SMBCntl_ [0:1]: Control SMBus15:00 RWS 0000h SMB_WDATAEscribir datos: Contiene los datos que se deben escribir con comandos SPDW.Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabraescritura, escritura de I2C con escritura de palabras deben utilizar SMB_WDATA [15:08] = I2C_MSBy SMB_WDATA [07:00] = I2C_LSB. Si la escritura de I2C mediante escritura de bytes, laSMB_WDATA [15:08] = donít cuidado; SMB_WDATA [07:00] = write_byte.Si tenemos un esclavo SMB conectados en el bus, la escritura del esclavo mediante SMBusescritura de palabras deben utilizar SMB_WDATA [15:08] = SMB_LSB ySMB_WDATA [07:00] = SMB_MSB.Es responsabilidad software de averiguar el orden de bytes del acceso de esclavos.SMBCntl_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 188Bit Attr defecto Descripción31:28 RWS 1010b SMB_DTITipo de dispositivo identificador: Este campo especifica el identificador de tipo de dispositivo. Sólo los dispositivoscon este tipo de dispositivo responderá a los comandos.'0011 'Especifica TSOD.'1010 'Especifica EEPROM.'0110 'Especifica una operación de protección contra escritura de una EEPROM.Otros identificadores pueden ser especificados para los dispositivos de destino no EEPROM en el SMBus.Nota: IMC basado TSOD sondeo hardware utiliza codificada DTI. El cambio de este campono tiene ningún efecto en el hardware basado en sondeo TSOD.27 RWS-V 1h SMB_CKOVRDAnulación del Reloj'0 '= Señal de reloj es conducido bajo, anulando escribir un '1' para CMD.'1 '= Señal de reloj se libera de altura, lo que permite la operación normal del CMD.Alternar este bit se puede utilizar para 'mover' el puerto de un Estado 'pegada'.Software puede escribir este bit a 0 y el SMB_SOFT_RST en 1 para forzar SMBus colgadoscontrolador y los esclavos SMB al estado de reposo sin utilizar la energía buena reset ocalentar a cero.Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 después de 35 ms paraobligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transacción pendiente.El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer sihubo tal transacción pendiente de tiempo de espera (terminación no graciosa).Si la transacción pendiente era una operación de escritura, el contenido del dispositivo esclavopuede estar dañado por este reloj de la operación de anulación. Un posterior SMBcomando borra automáticamente el SMB_SBE.Nota: IMC añadió SMBus temporizador de control de tiempo de espera en la ES2. Cuando el tiempo de esperatemporizador de control expiró el SMB_CKOVRD # se "de-valer", es decir, volvera 1 el valor y limpiar el SMB_SBE = 0.26 RW-O 0h SMB_DIS_WRTDesactivar SMBus EscribirEscribir un '0 'en este bit permite CMD que se pone a 1; Escribir un 1 para forzar bits CMDser siempre 0, es decir, desactivación de escritura SMBus. Este bit sólo se puede escribir 0/1 vezPara activar SMB de escritura función de desactivación. SMBus Lee no se ve afectada. Puntero de escritura I2CComando de actualización no se ve afectada.Nota importante al BIOS: Desde BIOS es la fuente de actualizar SMBCNTL_x registroinicialmente tras la restauración, es importante determinar si las SMBus se han escribircapacidad antes de escribir los bits superiores (bit24-31) a través de byte a habilitar config escribir (oescribir cualquier bit en este registro a través 32b config escribir) en el SMBCNTL

registrarse.25:24 RV 0h reservados20:11 RV 0h reservadosSMBCMD_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 184Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 415Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.6.4 SMB_TSOD_POLL_RATE_CNTR_ [0:1]: SMBus Reloj Período del contador4.4.6.5 SMB_STAT_1: Estado SMBusEste registro proporciona la interfaz a la SMBus/I2C (señales SCL y SDA) que esutilizado para acceder al Serial Presence Detect EEPROM o sensor térmico en DIMM (TSOD)que define la tecnología, la configuración y la velocidad de los DIMM es controlado por el IMC.10 RW 0h SMB_SOFT_RSTSoftware SMBus reinicio estroboscópica de gracia terminará transacción pendiente (despuésACK) y mantener el SMB de emitir ninguna transacción hasta que se borra este bit. Sidispositivo esclavo se cuelga, el software puede escribir este bit a 1 y el SMB_CKOVRD a 0(Durante más de 35 ms) para obligar a los esclavos colgaban pequeñas y medianas empresas de tiempo de espera y se pone en reposoestado sin utilizar la energía buena reset o restablecimiento en caliente.Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 después de 35 ms paraobligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transacción pendiente.El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer sihubo tal transacción pendiente de tiempo de espera (terminación no graciosa).Si la transacción pendiente era una operación de escritura, el contenido del dispositivo esclavopuede estar dañado por este reloj de la operación de anulación. Un posterior SMBcomando borra automáticamente el SMB_SBE.9 RV 0h Reservados8 RW-LB 0h SMB_TSOD_POLL_ENPolling TSOD permiten'0 ': Deshabilitar el sondeo TSOD y permitir accesos SPDCMD.'1 ': Deshabilitar el acceso SPDCMD y permitir el sondeo TSOD.Es importante asegurarse de que no hay ninguna transacción SMBus pendientes y la mesa TSODdebe estar deshabilitada (ya la espera de votación TSOD debe ser drenado) antes de cambiarel TSODPOLLEN.07:00 00h RW-LB TSOD_PRESENT para los canales superior e inferiorMáscara ranura DIMM para indicar si el DIMM está equipado con sensor TSOD.Bit 7: debe ser programado a cero. Ranura superior del canal # 3 No se admite laBit 6: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 2Bit 5: PRESENTE TSOD en el canal superior (ch ch 1 o 3) la ranura # 1Bit 4: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 0Bit 3: debe ser programado a cero. Ranura inferior del canal # 3 No se admite laBit 2: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 2Bit 1: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 1Bit 0: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 0SMB_TSOD_POLL_RATE_CNTR_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 18CBit Attr defecto Descripción31:18 RV 0h reservados17:00 RW-LV 00000h SMB_TSOD_POLL_RATE_CNTR

TSOD contador de velocidad de sondeo. Cuando se decrementa a cero, volver a cero o escrita a, valor SMB_TSOD_POLL_RATE cero se carga en el contador y aparece lavalor actualizado en la próxima DCLK.SMBCntl_ [0:1]Bus: 1 dispositivo: 15 Función: 0 Offset: 188Bit Attr defecto DescripciónProcesador Uncore Registros de configuración416 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2SMB_STAT_1Bus: 1 dispositivo: 15 Función: 0 Offset: 190Bit Attr defecto Descripción31 RO-V 0h SMB_RDOLeer Válido DataEste bit es activado por iMC cuando el campo de datos de este registro recibe leer datos deel SPD / TSOD después de la finalización de un comando de lectura SMBus. Se aclaró por IMCcuando se emite un comando posterior SMBus lectura.30 RO-V 0h SMB_WODEscribe Operation DoneEste bit es activado por iMC cuando un comando Write SMBus se ha completado en elSMBus. Se aclaró por IMC cuando se emite un comando posterior Escribir SMBus.29 RO-V 0h SMB_SBEError SMBusEste bit es activado por iMC si una transacción SMBus (incluida la votación o SMBus TSODacceso), que no se completó correctamente (no-Ack se ha recibidoesclavo en la ranura prevista Ack de la transferencia). Si un dispositivo esclavo está afirmando relojestiramiento, IMC no tiene lógica para detectar esta condición para establecer el bit SBEdirectamente, sin embargo, el maestro SMBus detectará el error en el correspondientetransacción se espera slot ACK.Este bit se borra por IMC cuando un SMBus lectura / escritura se emite comandos oestableciendo el SMBSoftRst.28 ROS-V 0h SMB_BUSYEstado ocupado SMBus. Este bit se establece por IMC, mientras que un comando SMBus/I2C (incluyendoComando TSOD emitido por hardware IMC) se está ejecutando. Cualquier transacción que secompletado normalmente o con gracia, se borrará el bit automáticamente. Al establecer laSMB_SOFT_RST también borrará el bit.Este bit registro es pegajoso en reposición por lo que cualquier reajuste sorpresa durante SMBus pendientesoperación sostener la afirmación poco sorprendido en caliente-reset. BIOS restablececontrolador puede leer este fragmento antes de emitir cualquier transacción SMBus para determinarsi un dispositivo esclavo puede necesitar cuidados especiales para obligar al esclavo de estado de inactividad (por ejemplo,a través del reloj de anulación conmutación (SMB_CKOVRD) y / oa través de inducido de tiempo de espera porafirmando SMB_CKOVRD de 25-35ms).27 RV 0h Reservados26:24 RO-V 111b pasado emitió Slave Dirección TSODEste campo refleja la última dirección del esclavo TSOD emitida. Aquí está la dirección del esclavoy el DDR CHN y cartografía ranura DIMM:Slave Address: 0 - Canal: Incluso Chn; Slot #: 0Slave Dirección: 1 - Canal: Incluso Chn; Slot #: 1Slave Dirección: 2 - Canal: Incluso Chn; Slot #: 2Slave Dirección: 3 - Canal: Incluso Chn; Slot #: 3 (reservado para uso futuro)

Slave Dirección: 4 - Canal: Odd Chn; Slot #: 0Slave Address: 5 - Canal: Odd Chn; Slot #: 1Slave Dirección: 6 - Canal: Odd Chn; Slot #: 2Slave Dirección: 7 - Canal: Odd Chn; Slot #: 3 (reservado para uso futuro)Dado que este campo sólo captura la dirección del esclavo de votación TSOD. Durante error SMBmanejo, el software debe comprobar el estado SMB_TSOD_POLL_EN colgado antesdesactivar el SMB_TSOD_POLL_EN para calificar si este campo es válida.23:16 RV 0h reservados15:00 RO-V 0000h SMB_RDATALeer DataHolds datos leídos de comandos Leer SMBus.Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabralectura, lectura de I2C utilizando la palabra lectura debería volver SMB_RDATA [15:08] = I2C_MSBy SMB_RDATA [07:00] = I2C_LSB. Si la lectura de I2C mediante lectura de bytes, laSMB_RDATA [15:08] = donít cuidado; SMB_RDATA [07:00] = read_byte.Si tenemos un esclavo SMB conectados en el bus, la lectura del esclavo mediante SMBusleer la Palabra debe devolver SMB_RDATA [15:08] = SMB_LSB ySMB_RDATA [07:00] = SMB_MSB.Si el software no está seguro de si el objetivo es I2C o esclavo SMBus, por favor, utilicebyte de acceso.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 417Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.6.6 SMBCMD_1: Comando SMBusUna escritura en este registro se inicia un DIMM acceso EEPROM a través del SMBus/I2C.SMBCMD_1Bus: 1 dispositivo: 15 Función: 0 Offset: 194Bit Attr defecto Descripción31 RW-V 0b SMB_CMD_TRIGGERCMD gatillo: Después de establecer el bit en 1, el maestro SMBus emitirá los SMBuscomandos con los otros campos escritos en SMBCMD_ [0:1] y SMBCntl_ [0:1].Nota: el '-V' en el atributo implica el hardware restablecer este bit cuando elSe está iniciando comandos SMBus.30 RWS 0b SMB_PNTR_SELSelección Pointer: presente acceso basado puntero SMBus/I2C permiten cuando se establece;de lo contrario, utilice el protocolo de acceso aleatorio. Hardware sondeo TSOD basado también utilizaráEste bit habilita la palabra puntero de lectura.Nota importante: el hardware del procesador en función de polling TSOD se puede configurarcon acceso basado en puntero. Si el software de emitir manualmente transacción SMBus a otrosdirección, es decir, cambiar el puntero en el esclavo, es responsabilidad del softwarepara restaurar el puntero en cada TSOD antes de regresar a TSOD basada en hardwaresondeo mientras se mantiene la SMB_PNTR_SEL = 1.29 RWS 0b SMB_WORD_ACCESSAcceso palabra: SMBus/I2C palabra (2B) el acceso cuando se establece, de lo contrario, se trata de un byteacceder.28 RWS 0b SMB_WRT_PNTRBit [28:27] = 00: SMBus LeerBit [28:27] = 01: Write SMBusBit [28:27] = 10: Combinación ilegalBit [28:27] = 11: Escribir en puntero de registro SMBus/I2C puntero update (byte). 30 bits,y son ignorados 29. Nota: SMBCntl_ [0:1] [26] no desactivar WrtPntr actualizacióncomando.

27 RWS 0b SMB_WRT_CMDCuando ë0í, es un comando de lecturaCuando e1i, es un comando de escritura26:24 RWS 000b SMB_SASlave Address: Este campo identifica el DIMM SPD / TSOD a acceder.23:16 RWS 00h SMB_BABus Txn Dirección: Este campo identifica la dirección de transacción de bus para ser visitada.Nota: en el acceso WORD, 23:16 especifica dirección de acceso 2B. En el acceso Byte, 23:16especificada dirección de acceso 1B.15:00 RWS 0000h SMB_WDATAEscribir datos: Contiene los datos que se deben escribir con comandos SPDW.Desde TSOD / EEPROM son dispositivos I2C y el orden de bytes es MSByte primero en una palabraescritura, escritura de I2C con escritura de palabras deben utilizar SMB_WDATA [15:08] = I2C_MSBy SMB_WDATA [07:00] = I2C_LSB. Si la escritura de I2C mediante escritura de bytes, laSMB_WDATA [15:08] = donít cuidado; SMB_WDATA [07:00] = write_byte.Si tenemos un esclavo SMB conectados en el bus, la escritura del esclavo mediante SMBusescritura de palabras deben utilizar SMB_WDATA [15:08] = SMB_LSB ySMB_WDATA [07:00] = SMB_MSB.Es responsabilidad software de averiguar el orden de bytes del acceso de esclavos.Procesador Uncore Registros de configuración418 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.6.7 SMBCntl_1: Control SMBusSMBCntl_1Bus: 1 dispositivo: 15 Función: 0 Offset: 198Bit Attr defecto Descripción31:28 RWS 1010b SMB_DTITipo de dispositivo identificador: Este campo especifica el identificador de tipo de dispositivo. Sólo los dispositivoscon este tipo de dispositivo responderá a los comandos.'0011 'Especifica TSOD.'1010 'Especifica EEPROM.'0110 'Especifica una operación de protección contra escritura de una EEPROM.Otros identificadores pueden ser especificados para los dispositivos de destino no EEPROM en el SMBus.Nota: IMC basado TSOD sondeo hardware utiliza codificada DTI. El cambio de este campono tiene ningún efecto en el hardware basado en sondeo TSOD.27 RWS 1h SMB_CKOVRDAnulación del Reloj'0 '= Señal de reloj es conducido bajo, anulando escribir un '1' para CMD.'1 '= Señal de reloj se libera de altura, lo que permite la operación normal del CMD.Alternar este bit se puede utilizar para 'mover' el puerto de un Estado 'pegada'.Software puede escribir este bit a 0 y el SMB_SOFT_RST en 1 para forzar SMBus colgadoscontrolador y los esclavos SMB al estado de reposo sin utilizar la energía buena reset ocalentar a cero.Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 después de 35 ms paraobligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transacción pendiente. Lacorrespondiente bit de estado de error SMB_STAT_x.SMB_SBE se puede establecer si habíadicha operación la espera del turno de salida (terminación no graciosa). Si la pendienteoperación consistió en una operación de escritura, el contenido del dispositivo esclavo puede ser corrompida poreste reloj anular la operación. Un comando posterior SMB automáticamentedespejado el SMB_SBE.26 RW-O 0h SMB_DIS_WRT

Desactivar SMBus EscribirEscribir un '0 'en este bit permite CMD que se pone a 1; Escribir un 1 para forzar bits CMDser siempre 0, es decir, desactivación de escritura SMBus. Este bit sólo se puede escribir 0/1 vezPara activar SMB de escritura función de desactivación. SMBus Lee no se ve afectada. Puntero de escritura I2CComando de actualización no se ve afectada.Nota importante al BIOS: Desde BIOS es la fuente de actualizar SMBCNTL_xregistro inicialmente tras la restauración, es importante para determinar si el SMBus puedentienen capacidad de escribir antes de escribir los bits superiores (bit24-31) a través de byte a habilitarconfig escribir (o escribir cualquier bit en este registro a través 32b config escribir) en elRegistro SMBCNTL.25:11 RV 0h Reservados10 RW 0h SMB_SOFT_RSTSoftware SMBus reinicio estroboscópica de gracia terminará transacción pendiente (despuésACK) y mantener el SMB de emitir ninguna transacción hasta que se borra este bit. Sidispositivo esclavo se cuelga, el software puede escribir este bit a 1 y el SMB_CKOVRD a 0(Durante más de 35 ms) para forzar colgó los esclavos SMB de tiempo de espera y lo puso en reposoestado sin utilizar la energía buena reset o restablecimiento en caliente.Nota: El software necesario para establecer el nuevo SMB_CKOVRD a 1 después de 35 ms paraobligar a los dispositivos esclavos al tiempo de espera en caso de que haya cualquier transacción pendiente.El error correspondiente bit de estado SMB_STAT_x.SMB_SBE puede establecer sihubo tal transacción pendiente de tiempo de espera (terminación no graciosa).Si la transacción pendiente era una operación de escritura, el contenido del dispositivo esclavopuede estar dañado por este reloj de la operación de anulación. Un posterior SMBcomando borra automáticamente el SMB_SBE.9 RV 0h ReservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 419Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.6.8 SMB_TSOD_POLL_RATE_CNTR_1: SMBus Reloj Período del contador4.4.6.9 SMB_PERIOD_CFG: SMBus Reloj Período Config8 RW-LB 0h SMB_TSOD_POLL_ENPolling TSOD permiten'0 ': Deshabilitar el sondeo TSOD y permitir accesos SPDCMD.'1 ': Deshabilitar el acceso SPDCMD y permitir el sondeo TSOD.Es importante asegurarse de que no hay ninguna transacción SMBus pendientes y la mesa TSODdebe estar deshabilitada (ya la espera de votación TSOD debe ser drenado) antes de cambiarel TSODPOLLEN.07:00 00h RW-LB TSOD_PRESENT para los canales superior e inferiorMáscara ranura DIMM para indicar si el DIMM está equipado con sensor TSOD.Bit 7: debe ser programado a cero. Ranura superior del canal # 3 No se admite laBit 6: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 2Bit 5: PRESENTE TSOD en el canal superior (ch ch 1 o 3) la ranura # 1Bit 4: PRESENTE TSOD en el canal superior (ch ch 1 o 3) ranura # 0Bit 3: debe ser programado a cero. Ranura inferior del canal # 3 No se admite laBit 2: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 2Bit 1: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 1Bit 0: PRESENTE TSOD en canal inferior (ch ch 0 o 2) la ranura # 0SMB_TSOD_POLL_RATE_CNTR_1Bus: 1 dispositivo: 15 Función: 0 Desplazamiento: 19CBit Attr defecto Descripción31:18 RV 0h reservados

17:00 RW-LV 00000h SMB_TSOD_POLL_RATE_CNTRTSOD contador de velocidad de sondeo. Cuando se decrementa a cero, volver a cero o escrita a, valor SMB_TSOD_POLL_RATE cero se carga en el contador y aparece lavalor actualizado en la próxima DCLK.SMB_PERIOD_CFGBus: 1 dispositivo: 15 Función: 0 Desplazamiento: 1A0Bit Attr defecto Descripción15:00 RWS 0FA0h SMB_CLK_PRDEste campo especifica tanto Reloj SMBus en el número de DCLK. Nota: Con el fin degenerar un 50% del ciclo de SCL, la mitad de la SMB_CLK_PRD se utiliza para generar SCLalta. SCL debe permanecer bajos durante al menos otra media del SMB_CLK_PRD antestirando alto. Se recomienda programar un valor, incluso en este campo desde lahardware es simplemente hacer un desplazamiento a la derecha para la operación dividido por 2.Para la validación de pre-Si, mínimo 8 se puede configurar para acelerar la simulación.Tenga en cuenta el valor por defecto 100 KHz SMB_CLK_PRD se calcula sobre la base de 800 MT / s(400 MHz) DCLK.SMBCntl_1Bus: 1 dispositivo: 15 Función: 0 Offset: 198Bit Attr defecto DescripciónProcesador Uncore Registros de configuración420 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.6.10 SMB_PERIOD_CNTR: SMBus Reloj Período del contador4.4.6.11 SMB_TSOD_POLL_RATE: SMBus TASA DE ENCUESTA TSOD4.4.7 Integrated Controller RAS Registros de memoria4.4.7.1 PXPCAP: Capacidad de PCI ExpressSMB_PERIOD_CNTRBus: 1 dispositivo: 15 Función: 0 Desplazamiento: 1A4Bit Attr defecto Descripción31:16 RO-V 0000h SMB1_CLK_PRD_CNTRSMBus º 1 reloj contador período por Ch campo 23This es el actual reloj SMBusPeríodo Valor del contador.15:00 RO-V 0000h SMB0_CLK_PRD_CNTRSMBus # 0 Reloj Período Contador para Ch. campo 01This es el actual reloj SMBusPeríodo Valor del contador.SMB_TSOD_POLL_RATEBus: 1 dispositivo: 15 Función: 0 Desplazamiento: 1A8Bit Attr defecto Descripción31:18 RV 0h reservados17:00 RWS 3E800h SMB_TSOD_POLL_RATETSOD configuración de tasa encuesta entre accesos consecutivos TSOD al TSODdispositivos en el mismo segmento de SMBus. Este campo especifica el tipo de encuesta en TSODnúmero de 500 ns por definición de campo CNFG_500_NANOSEC registro.PXPCAPBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 40Bit Attr defecto Descripción31:30 RV 0h reservados29:25 RO 00h Número de mensaje de interrupciónN / D para este dispositivo24 Slot 0b RO ImplementadoN / A para los puntos finales integrados

23:20 RO 9h Device / PuertoTipo de dispositivo es Root Complex punto final integrado19:16 RO 1h Capacidad VersionCapacidad de PCI Express es compatible con la versión 1.0 de la especificación PCI Express.Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 más allá, ya queque requieren capacidad adicional se registra para ser reservados. El únicopropósito de esta estructura es la capacidad para hacer la configuración mejoradaespacio disponible. Reducir al mínimo el tamaño de esta estructura se logra medianteinforma de la versión 1.0 Compatibilidad y presentación de informes que se trata de un sistema integradodispositivo de puerto raíz. Como tal, sólo tres DWORDS de espacio de configuración sonrequerido para esta estructura.15:08 RO 00h Siguiente Capacidad PointerPuntero a la siguiente capacidad. Se establece en 0 para indicar que no hay más capacidadestructuras.07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 421Ficha técnica Volumen 2Procesador Uncore Registros de configuración

4.4.7.2 SPAREADDRESSLO: Recambios Dirección MenorSiempre apunta a la dirección más baja para la siguiente operación de sustitución. Este registro no severse afectadas por el acceso a la categoría HA fuente libre durante la ventana de HA.4.4.7.3 SPARECTL: SSR DE CONTROLSPAREADDRESSLOBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 80Bit Attr defecto Descripción31:30 RV 0h reservados29:0 RW LV-00000000hRANKADDSiempre apunta a la dirección más baja para la siguiente operación de sustitución. Este registrono se verá afectada por el acceso a la categoría HA fuente libre durante la HAventana.SPARECTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 90Bit Attr defecto Descripción31:30 RV 0h reservados29 RW-LB 0b DisWPQWMDesactivar la marca de agua basada en el nivel WPQ, para que ahorradores wm sólo se basa enHaFifoWM.Si DisWPQWM es clara, se inicia la ventana de repuesto cuando el número de accesos a lafallado DIMM superan max (N º de créditos en WPQ aún no devueltos a la HA,HaFifoWM)Si se establece DisWPQWM, la ventana de repuesto comienza cuando el número de accesos a la noDIMM exceda HaFifoWM.En cualquier caso, si el número de accesos a la DIMM defectuoso no golpear la WM, elventana de repuesto todavía se iniciará después de la expiración del temporizador SPAREINTERVAL.NORMOPDUR.28:24 RW-LB 00h HaFifoWMmarca de agua mínima para HA escribe a rango fallado. Wm real es máximo de WPQ créditonivel HaFifoWM. Cuando wm se golpea el HA se backpressured y preservación

se inicia la ventana.Si DisWPQWM es clara, se inicia la ventana de repuesto cuando el número de accesos a lafallado DIMM superan max (N º de créditos en WPQ aún no devueltos a la HA,HaFifoWM)Si se establece DisWPQWM, la ventana de repuesto comienza cuando el número de accesos a la noDIMM exceda HaFifoWM.23:16 RW 00h SCRATCH_PADEste campo está disponible como un bloc de notas para las operaciones de SSR15:11 RV 0h reservados10:08 RW-LB 000b DST_RANKRango lógico Destino utiliza para la copia de la memoria.7 RV 0h Reservados06:04 RW-LB 000b SRC_RANKFuente rango lógico que proporciona los datos a copiar.Procesador Uncore Registros de configuración422 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.7.4 SSRSTATUS: SSR ESTADOProporciona el estado de una operación Init spare-copy/memory.4.4.7.5 SCRUBADDRESSLO: Scrub AddressLOEste registro contiene parte de la dirección de la última solicitud de matorral patrulla emitida. ¿Cuándocorrer memtest, la dirección no se registra en este registro de errores memtest.Software puede escribir la siguiente dirección para ser lavados en este registro. El STARTSCRUBbit luego desencadenar la dirección especificada para ser lavados. Matorrales Patrulla deben serdiscapacitados a escribir este registro fiable.03:02 RW-LB 00b CANAL PARA LA COPIA DE REPUESTODado que sólo hay una lógica de repuesto-copia para todos los canales, este campo se selecciona elcanal o canal de par para la operación de copia de repuesto.Para el funcionamiento independiente del canal:00 = canal 0 está seleccionado para la operación de copia de repuesto01 = canal 1 se selecciona para la operación de copia de repuesto10 = canal 2 está seleccionado para la operación de copia de repuesto11 = canal 3 está seleccionado para la operación de copia de repuestoPara el funcionamiento del canal de paso a paso:0 x = canal 0 y el canal 1 se seleccionan para la operación de copia de repuesto1x = canal 2 y el canal 3 se seleccionan para la operación de copia de repuesto1 RV 0h Reservados0 RW-LB 0h SPARE_ENABLEPerdona activar cuando se establece en 1. Hardware clara una vez terminado ahorradores.SPARECTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 90Bit Attr defecto DescripciónSSRSTATUSBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 94Bit Attr defecto Descripción31:3 RV 0h reservados2 RW1C 0h PATCMPLTToda la memoria se ha borrado. Hardware activa este bit cada vez que el motor de la patrullapasos a través de todas las posiciones de memoria. Si el software quiere controlar 0 -> 1transición después de que se ha establecido el bit, necesitará el software para limpiar la brocaescribiendo un uno para borrar este bit con el fin de distinguir la siguiente matorral patrulla

finalización. Borrado de la broca no afectará la operación de limpieza patrulla.1 RO-V 0h SPRCMPLTOperación de repuesto completo. Fijado por hardware cuando la operación se haya completado. Bit esaprobado por hardware cuando una nueva operación está habilitada.Nota: justo antes de MC liberar el bloque de HA antes de la finalización de la preservaciónoperación lógica iMC actualizará automáticamente la RIR_RNK_TGT correspondienteobjetivo para reflejar la nueva DST_RANK.0 RO-V 0h SPRINPROGRESSPerdona Operación en curso. Este bit es activado por hardware cuando la operacióncomenzado. Se borra cuando la operación se haya completado o no.SCRUBADDRESSLOBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 98Bit Attr defecto Descripción31:30 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 423Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.7.6 SCRUBADDRESSHI: Scrub AddressHIEste par de registros contiene parte de la dirección de la última solicitud de matorral patrulla emitida.Software puede escribir la siguiente dirección en este registro. Fregado debe estar desactivado paraleer confiablemente y escribir este registro. El bit de STARTSCRUB entonces desencadenar la especificadatratar de ser borrado.4.4.7.7 SCRUBCTL: CONTROL SCRUBEste registro contiene los parámetros de control de arrastre y el estado.29:0 RW-V 00000000hRANKADDContiene la dirección de fila de la última operación de limpieza emitido. Puede ser escrito para especificar elsiguiente dirección de matorral con STARTSCRUB. RESTRICCIONES: Scrubs Patrulla deben serdesactivado cuando se escribe en este campo.SCRUBADDRESSLOBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 98Bit Attr defecto DescripciónSCRUBADDRESSHIBus: 1 dispositivo: 15 Función: 1 Desplazamiento: 9CBit Attr defecto Descripción31:12 RV 0h reservados11:10 RW-V 0h CHNLPuede ser escrito para especificar la siguiente dirección de matorral con STARTSCRUB. Este registrose actualiza con la dirección del canal de la última dirección de matorral emitida. Restricción:Scrubs Patrulla deben desactivar cuando se escribe en este campo.9:08 RV 0h reservados07:04 RW-V 0h RANKContiene el rango ID físico de la última operación de limpieza emitido. Puede ser escrito para especificarla siguiente dirección de matorral con STARTSCRUB. RESTRICCIÓN: Scrubs Patrulla deben serdesactivado cuando se escribe en este campo.3:00 RV 0h reservadosSCRUBCTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: A0Bit Attr defecto Descripción31 RW-L 0b Scrub Habilitar

Frote Habilitar cuando se establece.bit de bloqueo es la DISABLE_PATROL_SCRUB.30:27 RV 0h reservados26 RW 0h SCRUBISSUEDCuando se establece, los registros de direcciones matorrales contienen la última dirección matorral emitida25 RW 0h ISSUEONCECuando se establece, el motor de matorral patrulla emitirá la dirección en la dirección de matorralregistros de una sola vez y se detiene.24 RW 0h STARTSCRUBCuando se establece, el motor de matorral Patrulla se iniciará desde la dirección en la dirección de matorralregistros. Una vez emitido el matorral este bit se pone a cero.Procesador Uncore Registros de configuración424 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.7.8 SPAREINTERVAL: INTERVALO DE REPUESTODefine el intervalo entre las operaciones normales y ahorradores. Interval se define en dclk.4.4.7.9 RASENABLES: RAS ActivaRAS Activa Registro4.4.7.10 SMISPARECTL: SMI CONTROL DE REPUESTOInterrupción de administración de sistema y registro de control de repuesto.23:00 RW 0h SCRUBINTERVALDefine el intervalo en DCLKS entre peticiones matorrales patrulla.El cálculo para este registro para obtener una limpieza de todos losline en 24 horas es: (DCLK_frequency * 5529600) /(Memory_installed * PkgC_safety_factor). RESTRICCIONES: Sólo se puede cambiarcuando friega patrulla se desactivan.• DCLK_frequency está en Hz (la mitad de la clase de velocidad DDR, por ejemplo:800 millones para la memoria DDR3-1600)• Memory_installed es en bytes• El factor de seguridad recomendado es de 10 para compensar la máxima credibilidadPkgC tiempo de residencia (lavado de patrulla no se produce durante PkgC profundoestados).SCRUBCTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: A0Bit Attr defecto DescripciónSPAREINTERVALBus: 1 dispositivo: 15 Función: 1 Desplazamiento: A8Bit Attr defecto Descripción31:29 RV 0h reservados28:16 RW 0320h NUMSPAREAhorradores de duración de la operación. Solicitudes del sistema se bloqueará durante este intervaloy sólo las operaciones de copia ahorradores serán atendidos.15:00 RW 0C80h DURACIÓN FUNCIONAMIENTO NORMALDuración de la operación normal. Peticiones del sistema serán atendidos durante este intervalo.RASENABLESBus: 1 dispositivo: 15 Función: 1 Desplazamiento: ACBit Attr defecto Descripción31:1 RV 0h reservados0 RW-LB 0h MIRRORENActivar el modo de espejo. La asignación de canales se debe configurar antes de que tenga este bitun efecto sobre la operación de IMC. Esto cambia la política de error.

SMISPARECTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: B4Bit Attr defecto Descripción31:18 RV 0h reservados17 RW 0h INTRPT_SEL_PINHabilitar señalización pin. Cuando se establece la interrupción se señaliza a través de la ERROR_N [0] pin deconseguir la atención de un BMC.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 425Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.7.11 LEAKY_BUCKET_CFG16 RW 0h INTRPT_SEL_CMCI(CMCI utiliza como sustituto de la NMI señalización). Se establece para habilitar NMI señalización. Borrar paradesactivar NMI señalización. Si hay establecidas una NMI y SMI bits de habilitación de entonces sólo SMI esenviado15 RW 0h INTRPT_SEL_SMISMI permiten. Se establece para habilitar SMI señalización. Borrar para desactivar SMI señalización.14:00 RV 0h reservadosLEAKY_BUCKET_CFGBus: 1 dispositivo: 15 Función: 1 Desplazamiento: B8Bit Attr defecto Descripción31:12 RV 0h reservados11:06 RW 00h LEAKY_BKT_CFG_HIEste es el más alto orden de bits de selección máscara de los dos umbrales codificación caliente. Lavalor de este campo especifica la posición de bit de la máscara:00h: reservado01h: LEAKY_BUCKET_CNTR_LO bit 1, es decir, de 12 bits del contador 53b completa...1Fh: LEAKY_BUCKET_CNTR_LO bit 31, es decir 42 bits del contador 53b completa20h: LEAKY_BUCKET_CNTR_HI bit 0, es decir, 43 bits del contador 53b completa...29h: LEAKY_BUCKET_CNTR_HI bit 9, es decir, 52 bits del contador 53b completa2 Ah - 3F: reservadoCuando los dos bits de contador seleccionados por el LEAKY_BKT_CFG_HI yLEAKY_BKT_CFG_LO se establecen, el contador cubo agujereado 53b se restablecerá y ellógica generará un pulso FUGA para disminuir el contador de errores corregibles en 1.BIOS debe programar este registro en cualquier valor distinto de cero antes de cambiar aEl modo NORMAL.05:00 RW 00h LEAKY_BKT_CFG_LOEste es el bit de orden inferior seleccione la máscara de los dos umbrales codificación caliente. Lavalor de este campo especifica la posición de bit de la máscara:00h: reservado01h: LEAKY_BUCKET_CNTR_LO bit 1, es decir, de 12 bits del contador 53b completa...1Fh: LEAKY_BUCKET_CNTR_LO bit 31, es decir 42 bits del contador 53b completa20h: LEAKY_BUCKET_CNTR_HI bit 0, es decir, 43 bits del contador 53b completa...29h: LEAKY_BUCKET_CNTR_HI bit 9, es decir, 52 bits del contador 53b completa2 Ah - 3F: reservadoCuando los dos bits de contador seleccionados por el LEAKY_BKT_CFG_HI yLEAKY_BKT_CFG_LO se establecen, el contador cubo agujereado 53b se restablecerá y el

lógica generará un pulso FUGA para disminuir el contador de errores corregibles en 1.BIOS debe programar este registro en cualquier valor distinto de cero antes de cambiar aEl modo NORMAL.SMISPARECTLBus: 1 dispositivo: 15 Función: 1 Desplazamiento: B4Bit Attr defecto DescripciónProcesador Uncore Registros de configuración426 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.7.12 LEAKY_BUCKET_CNTR_LO4.4.7.13 LEAKY_BUCKET_CNTR_HI4.4.8 controladores de memoria DIMM Tecnología de memoria integradaTipo de Registro4.4.8.1 PXPCAP: Capacidad de PCI ExpressLEAKY_BUCKET_CNTR_LOBus: 1 dispositivo: 15 Función: 1 Desplazamiento: C0Bit Attr defecto Descripción31:0 RW-V 00000000hLeaky Bucket Contador bajaEsta es la mitad inferior del contador de cubeta con goteo. El contador completo es en realidad un 53bCounter "DCLK". Hay un 11b menos significativo del contador 53b no es capturadoen la RSE. El carry "strobe" de la no-mostrado contador 11b menos significativo sedesencadenar este par contador 42b contar. El 42b contra-par se compara con elumbral de codificación de dos hot especificado por el LEAKY_BUCKET_CFG_HI yLEAKY_BUCKET_CFG_LO par. Cuando los bits de contador especificados por elLEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO están establecidos, el 53 ter,contador se pone a cero y la lógica de contador dinámico generará un estroboscopio FUGA duran 1DCLK.LEAKY_BUCKET_CNTR_HIBus: 1 dispositivo: 15 Función: 1 Desplazamiento: C4Bit Attr defecto Descripción31:10 RV 0h reservados09:00 RW-V 000h Leaky Bucket Contador High LimitEsta es la mitad superior del contador de cubeta con goteo. El contador completo es en realidad un 53bCounter "DCLK". Hay un 11b menos significativo del contador 53b no es capturadoen la RSE. El carry "strobe" de la no-mostrado contador 11b menos significativo sedesencadenar este par contador 42b contar. El 42b contra-par se compara con elumbral de codificación de dos hot especificado por el LEAKY_BUCKET_CFG_HI yLEAKY_BUCKET_CFG_LO par. Cuando los bits de contador especificados por elLEAKY_BUCKET_CFG_HI y LEAKY_BUCKET_CFG_LO están establecidos, el 53 ter,contador se pone a cero y la lógica de contador dinámico generará un estroboscopio FUGA duran 1DCLK.PXPCAPBus: 1 dispositivo: 15 Función: 2 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 3 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 4 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 5 Desplazamiento: 40Bit Attr defecto Descripción31:30 RV 0h reservados29:25 RO 00h Número de mensaje de interrupción

N / D para este dispositivo24 Slot 0b RO ImplementadoN / A para los puntos finales integrados23:20 RO 9h Device / PuertoTipo de dispositivo es Root Complex punto final integradoIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 427Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.8.2 DIMMMTR_ [0:2]: Tecnología de memoria DIMM19:16 RO 1h Capacidad VersionCapacidad de PCI Express es compatible con la versión 1.0 de la especificación PCI Express.Nota:Esta estructura de capacidad no es compatible con las versiones 1.0 más allá, ya querequiere capacidad adicional se registra para ser reservados. El único propósito de estaEstructura capacidad es para hacer el espacio de configuración mejorada disponible. Minimizarel tamaño de esta estructura se logra mediante la presentación de informes versión 1.0 Compatibilidad yinforma que se trata de un dispositivo de puerto raíz integrada. Como tal, sólo tres de DWORDSSe requiere el espacio de configuración para esta estructura.15:08 RO 00h Siguiente Capacidad PointerPuntero a la siguiente capacidad. Se establece en 0 para indicar que no hay más capacidadestructuras.07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.DIMMMTR_ [0:2]Bus: 1 dispositivo: 15 Función: 2 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 3 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 4 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 5 Desplazamiento: 80, 84, 88Bit Attr defecto Descripción31:20 RV 0h reservados19:16 RW-LB 0h Control RANK_DISABLERANK Desactivar control para deshabilitar patrulla, actualización y operación ZQCAL. Este bitajuste debe ajustarse constantemente con TERM_RNK_MSK, es decir, ambos correspondienteslos bits no se pueden establecer al mismo tiempo. En la otra palabra, de una parada con discapacidad no debenser seleccionado para el rango de terminación.RANK_DISABLE [3], es decir, bit 19: Rango 3 inhabilitar. NotaDIMMMTR_2.RANK_DISABLE [3] no les importa ya DIMM 2 no debe ser de cuatro rangosRANK_DISABLE [2], es decir, 18 bits: rango 2 deshabilitar. NotaDIMMMTR_2.RANK_DISABLE [2] no les importa ya DIMM 2 no debe ser de cuatro rangosRANK_DISABLE [1], es decir, bit 17: rango 1 deshabilitarRANK_DISABLE [0], es decir, bit 16: Clasificación de 0 desactivacuando se establece, ninguna patrulla o de actualización se realizan en este rango. ODT rescisión no seafectados por este bit.15 RV 0h Reservados14 RW-LB 0h DIMM_POPDIMM llena si conjunto, de lo contrario, despoblada.13:12 RW-LB 0h RANK_CNT00 - SR01 - DR10 - QR11 - reservados

11:09 RV 0h reservadosPXPCAPBus: 1 dispositivo: 15 Función: 2 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 3 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 4 Desplazamiento: 40Bus: 1 dispositivo: 15 Función: 5 Desplazamiento: 40Bit Attr defecto DescripciónProcesador Uncore Registros de configuración428 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.9 Memoria integrada Controller Injection Error RegistrosCoincidencia de dirección completa (Dir. [45:3]) y la máscara es compatible con todos los agente localescribe. Inyección de error no utiliza la lógica respuesta activa y utiliza el partidosalida lógica máscara para determinar qué escribe necesidad de conseguir la inyección error. Los usuarios puedenprograma de hasta dos máscaras dispositivo x4 (8 bits por trozo - 64 bits por cacheline). EnModo Lockstep, sólo un dispositivo puede ser programado en cada canal unísono.4.4.9.1 PXPENHCAP: Capacidad de PCI ExpressEsto apunta a la siguiente capacidad en el espacio de configuración ampliado de campo.4.4.10 Memoria integrada del control del regulador térmico Registros4.4.10.1 PXPCAP: Capacidad de PCI Express04:02 RW-LB 0h RA_WIDTH000 - reservados (el procesador no es compatible con 512Mb DDR3)001 a 13 bits de010 a 14 bits de011 a 15 bits de100 a 16 bits de101 a 17 bits de110 a 18 bits de111: reservado01:00 RW-LB 0h CA_WIDTH00 a 10 bits de01 a 11 bits de10 - 12 bits de11 - reservadosDIMMMTR_ [0:2]Bus: 1 dispositivo: 15 Función: 2 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 3 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 4 Desplazamiento: 80, 84, 88Bus: 1 dispositivo: 15 Función: 5 Desplazamiento: 80, 84, 88Bit Attr defecto DescripciónPXPENHCAPBus: 1 dispositivo: 15 Función: 2 Desplazamiento: 100Bus: 1 dispositivo: 15 Función: 3 Desplazamiento: 100Bus: 1 dispositivo: 15 Función: 4 Desplazamiento: 100Bus: 1 dispositivo: 15 Función: 5 Desplazamiento: 100Bit Attr defecto Descripción31:20 RO 000h Siguiente Capacidad de compensaciónPXPCAPBus: 1 dispositivo: 16 Función: 0 Offset: 40Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 40Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 40

Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 40Bit Attr defecto Descripción31:30 RV 0h reservados29:25 RO 00h Número de mensaje de interrupciónN / D para este dispositivoIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 429Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.10.2 CHN_TEMP_CFG: Configuración TEMP Canal24 Slot 0b RO ImplementadoN / A para los puntos finales integrados23:20 RO 9h Device / PuertoTipo de dispositivo es Root Complex punto final integrado19:16 RO 1h Capacidad VersionCapacidad de PCI Express es compatible con la versión 1.0 de la especificación PCI Express.Nota: Esta estructura de capacidad no es compatible con las versiones 1.0 más allá, ya queque requieren capacidad adicional se registra para ser reservados. El únicopropósito de esta estructura es la capacidad para hacer la configuración mejoradaespacio disponible. Reducir al mínimo el tamaño de esta estructura se logra medianteinforma de la versión 1.0 Compatibilidad y presentación de informes que se trata de un sistema integradodispositivo de puerto raíz. Como tal, sólo tres DWORDS de espacio de configuración sonrequerido para esta estructura.15:08 RO 00h Siguiente Capacidad PointerPuntero a la siguiente capacidad. Se establece en 0 para indicar que no hay más capacidadestructuras.07:00 RO 10h ID capacidadProporciona la capacidad de ID PCI Express asignado por PCI-SIG.CHN_TEMP_CFGBus: 1 dispositivo: 16 Función: 0 Offset: 108Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 108Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 108Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 108Bit Attr defecto Descripción31 RW 1h OLTT_ENHabilitar el seguimiento de la temperatura OLTT30 0h RV reservados29 RW 0h CLTT_OR_MCODE_TEMP_MUX_SELEl byte actualización mux control de selección TEMP_STAT para dirigir la fuente de actualizarDIMMTEMPSTAT_ [0:3] [07:00]: 0: Correspondiente al byte TEMP_STAT DIMM dePCODE_TEMP_OUTPUT.1: temperatura TSOD la lectura desde la lógica CLTT.28 RW-O CLTT_DEBUG_DISABLE_LOCK 1bbloquear poco de DIMMTEMPSTAT_ [0:3] [07:00]: Establezca este bit de bloqueo para desactivar la configuraciónescribir en DIMMTEMPSTAT_ [0:3] [07:00]. Cuando este bit está clara, el sistema de depuración / pruebassoftware se puede actualizar la DIMMTEMPSTAT_ [0:3] [07:00] para verificar la varia temperaturalos scenerios.27 RW 1b Permite límite del ancho de banda térmica26:24 RV 0h reservados23:16 RW 00h THRT_EXTNúmero máximo de transacciones estrangulados se publicará durante BW_LIMIT_TF debido aafirmado externamente MEMHOT #.

PXPCAPBus: 1 dispositivo: 16 Función: 0 Offset: 40Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 40Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 40Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 40Bit Attr defecto DescripciónProcesador Uncore Registros de configuración430 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.10.3 CHN_TEMP_STAT: Channel Status TEMP4.4.10.4 DIMM_TEMP_OEM_ [0:2]: Configuración TEMP DIMM15 RW 0b THRT_ALLOW_ISOCHCuando este bit es cero, MC bajará CKE durante Limitación térmica, y es ISÓCRONObloqueado. Cuando este bit es uno, MC NO bajar CKE durante Limitación térmica,y ISÓCRONO se permitirá la base de la configuración del ancho de banda. Sin embargo, el establecimiento deeste bit significa más consumo de energía debido a CKE se afirma entérmica o de estrangulación de alimentación.Este bit se puede actualizar de forma dinámica en la configuración de canal independiente solamente.Para la configuración de bloqueo de paso, este bit debe ser estáticamente configurado en el modo IOSAVantes de habilitar la operación de bloqueo a paso. Actualización dinámica en el modo de bloqueo de paso seponer los dos canales de bloqueo por fuera de sincronización y causar fallos de funcionamiento ola corrupción silenciosa de datos.14:11 RV 0h Reservados10:00 RW 3FFh BW_LIMIT_TFBW Throttle Tamaño de ventana en DCLKCHN_TEMP_STATBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 10CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 10CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 10CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 10CBit Attr defecto Descripción31:3 RV 0h reservados2 RW1C Evento 0b Reafirmada el DIMM ID 2Evento Reafirmada el DIMM ID 21 RW1C Evento 0b Reafirmada el DIMM ID 1Evento Reafirmada el DIMM ID 10 RW1C 0b Evento Reafirmada el DIMM ID 0Evento Reafirmada el DIMM ID 0DIMM_TEMP_OEM_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 110, 114, 118Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 110, 114, 118Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 110, 114, 118Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 110, 114, 118Bit Attr defecto Descripción31:27 RV 0h reservados26:24 RW 0h TEMP_OEM_HI_HYSTVa Positivo Umbral de histéresis Valor. Este valor se resta deTEMPOEMHI para determinar el punto en el que el estado afirmado para ese umbralse borrará. Se establece en 00h si el sensor no es compatible con histéresis umbral positivo-going23:19 RV 0h Reservados18:16 RW 0h TEMP_OEM_LO_HYST

Va negativo Umbral de histéresis Valor. Este valor se añade a TEMPOEMLOdeterminar el punto en el que el estado afirmado para ese umbral se borrará. Se establece en00h si el sensor no es compatible con histéresis umbral de pendiente negativa.CHN_TEMP_CFGBus: 1 dispositivo: 16 Función: 0 Offset: 108Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 108Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 108Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 108Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (familia E5-producto) las familias de productos 431Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.10.5 DIMM_TEMP_TH_ [0:2]: Configuración TEMP DIMM15:08 RW 50h TEMP_OEM_HIValor límite superior - límite TCASE en la cual iniciar interrupción System(SMI o MEMHOT #) a una tarifa +. Nota: el valor predeterminado aparece endecimal.valid rango: 32 - 127 en grado C.Otros: reservado.07:00 RW 4Bh TEMP_OEM_LOBajo Valor Umbral - Umbral TCASE en la cual iniciar interrupción System(SMI o MEMHOT #) en una - tarifa. Nota: el valor predeterminado aparece endecimal.valid rango: 32 - 127 en grado C.Otros: reservado.DIMM_TEMP_TH_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 120, 124, 128Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 120, 124, 128Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 120, 124, 128Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 120, 124, 128Bit Attr defecto Descripción31:27 RV 0h reservados26:24 RW 0h TEMP_THRT_HYSTVa Positivo Umbral de histéresis Valor. Se establece en 00h si el sensor no admitehistéresis de umbral positivo continuo. Este valor se resta de TEMP_THRT_XXpara determinar el punto en el que el estado afirmado para ese umbral se borrará.23:16 RW 5Fh temp_maxUmbral TCASE en la cual iniciar THRTCRIT y afirmar Thermtrip # válidarango: 32 - 127 en grados C. Nota: el valor predeterminado aparece en decimal.FF: DesactivadoOtros: reservado.Temp_max debe ser programado por lo que es mayor que TEMP_MID15:08 RW 5Ah TEMP_MIDUmbral TCASE en la cual iniciar THRTHI y afirmar rango válido: 32 - 127 engrado C.Nota: el valor predeterminado aparece en decimal.FF: DesactivadoOtros: reservado.TEMP_MID debe ser programado por lo que es menos de temp_max07:00 RW 55h temp_minUmbral TCASE en la cual iniciar 2x actualización y / o THRTMID e iniciarInterrumpir (MEMHOT #).Nota: el valor predeterminado aparece en decimal.valid rango: 32 - 127 en grado C.

FF: DesactivadoOtros: reservado.Temp_min debe ser programado por lo que es menos de TEMP_MIDDIMM_TEMP_OEM_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 110, 114, 118Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 110, 114, 118Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 110, 114, 118Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 110, 114, 118Bit Attr defecto DescripciónProcesador Uncore Registros de configuración432 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.10.6 DIMM_TEMP_THRT_LMT_ [0:2]: Configuración TEMP DIMMLos tres THRT_CRIT, THRT_HI y THRT_MID son por límite DIMM BW, es decir, todas las actividades(ACT, leer, escribir) de todos los rangos dentro de un DIMM se realiza un seguimiento en un solo DIMMcontador de las actividades.4.4.10.7 DIMM_TEMP_EV_OFST_ [0:2]: Configuración TEMP DIMMDIMM_TEMP_THRT_LMT_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 130, 134, 138Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 130, 134, 138Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 130, 134, 138Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 130, 134, 138Bit Attr defecto Descripción31:24 RV 0h reservados23:16 RW 00h THRT_CRITNúmero máximo de transacciones estrangulados (ACT, leer, escribir), que se publicará enBW_LIMIT_TF.15:08 RW 0Fh THRT_HINúmero máximo de transacciones estrangulados (ACT, leer, escribir), que se publicará enBW_LIMIT_TF.07:00 RW FFh THRT_MIDNúmero máximo de transacciones estrangulados (ACT, leer, escribir), que se publicará enBW_LIMIT_TF.DIMM_TEMP_EV_OFST_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 140, 144, 148Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 140, 144, 148Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 140, 144, 148Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 140, 144, 148Bit Attr defecto Descripción31:24 RO 00h TEMP_AVG_INTRVLLos datos de temperatura se promedia durante este período. Al final del período de promediación(Ms), proceso de promediado se inicia de nuevo. 0x1 - 0xFF = promedio que los datos se leen a través deTEMPDIMM STATUSREGISTER (Byte 1/2), así como se usa para la generación de histéresisinterrumpe base.00 = Los datos instantáneos (no promedio) se leen a través de TEMPDIMMSTATUSREGISTER (Byte 1/2), así como se usa para la generación de histéresis basadainterrumpe.Nota: El procesador no es compatible con temperatura promedio.23:15 RV 0h reservados14 RW 0b iniciar THRTMID el TEMPLOIniciado THRTMID el TEMPLO

13 RW 1b Iniciar 2X actualización en TEMPLOIniciar 2X actualización en TEMPLODIMM con capacidad de rango de temperatura ampliado necesitará de doble frecuencia de actualización dePara evitar la pérdida de datos cuando la temperatura está por encima de DIMM 85 ° C pero por debajo de 95 ° C.Advertencia: Si el 2x actualización se desactiva con rango de temperatura extendido DIMMconfiguración, sistema de refrigeración y el esquema de regulación de energía térmica debegarantiza la temperatura DIMM no mayor de 85 ° C.12 RW 0b Assert Evento MEMHOT en TEMPHIAfirmar MEMHOT # Evento en TEMPHI11 RW 0b Assert Evento MEMHOT en TEMPMIDAfirmar MEMHOT # Evento en TEMPMID10 RW 0b Assert Evento MEMHOT el TEMPLOAfirmar MEMHOT # Evento el TEMPLOIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 433Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.10.8 DIMMTEMPSTAT_ [0:2]: DIMM Estado TEMP9 RW 0b Assert Evento MEMHOT en TEMPOEMHIAfirmar MEMHOT # Evento en TEMPOEMHI8 RW 0b Assert Evento MEMHOT en TEMPOEMLOAfirmar MEMHOT # Evento en TEMPOEMLO7:04 RV 0h reservados03:00 RW 0h DIMM_TEMP_OFFSETBit 3-0 - compensación de temperatura RegistroDIMMTEMPSTAT_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 150, 154, 158Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 150, 154, 158Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 150, 154, 158Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 150, 154, 158Bit Attr defecto Descripción31:29 RV 0h reservados28 RW1C Evento 0b Reafirmada en TEMPHI va HIGHEvento Reafirmada en TEMPHI va HIGHSe supone que cada una de la afirmación de evento se va a desencadenar Configurableinterrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 deìCHN_TEMP_CFGî27 RW1C Evento 0b Reafirmada en TEMPMID va altoEvento Reafirmada en TEMPMID va altoSe supone que cada una de la afirmación de evento se va a desencadenar Configurableinterrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 deìCHN_TEMP_CFGî26 RW1C Evento 0b Reafirmada en TEMPLO Going altaEvento Reafirmada en TEMPLO Going altaSe supone que cada una de la afirmación de evento se va a desencadenar Configurableinterrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 deìCHN_TEMP_CFGî25 RW1C Evento 0b Reafirmada en TEMPOEMLO Going LowEvento Reafirmada en TEMPOEMLO Going LowSe supone que cada una de la afirmación de evento se va a desencadenar Configurableinterrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 deìCHN_TEMP_CFGî

24 RW1C Evento 0b Reafirmada en TEMPOEMHI Going altaEvento Reafirmada en TEMPOEMHI Going altaSe supone que cada una de la afirmación de evento se va a desencadenar Configurableinterrumpir (Cualquiera MEMHOT # solamente o SMI y MEMHOT #) definido en el bit 30 deìCHN_TEMP_CFGî23:08 RV 0h reservadosDIMM_TEMP_EV_OFST_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 140, 144, 148Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 140, 144, 148Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 140, 144, 148Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 140, 144, 148Bit Attr defecto DescripciónProcesador Uncore Registros de configuración434 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.10.9 THRT_PWR_DIMM_ [0:2]: THRT_PWR_DIMM_0Bit [10:00]: Número máximo de transacciones (ACT, leer, escribir) que se le permita durante el1 usec plazo regulación por estrangulación poder.4.4.11 Integrado controladores de memoria DIMM Canales TimingRegistros4.4.11.1 TCDBP: Timing Restricciones DDR3 Bin ParámetroNota: T_AL campo de registro ha sido eliminado en esta versión debido a la complejidad del diseño.A lo largo de este documento, T_AL tiene un valor constante cero.07:00 RW-LV 55h DIMM_TEMPTemperatura actual DIMM de regulación térmica. Bloqueo porCLTT_DEBUG_DISABLE_LOCKCuando se despeje el CLTT_DEBUG_DISABLE_LOCK (desbloqueado), software de depuración puedeescribir en este byte para probar varios escenarios de temperatura.Cuando se establece la CLTT_DEBUG_DISABLE_LOCK, este campo se convierte de sólo lectura, queEs decir, de escritura de configuración en este byte es abortado. Este byte se actualiza desde internalógica de un 02:01 Mux que se puede seleccionar de cualquiera de temperatura CLTT o desdela temperatura UCR correspondientes registros de salida (MCODE_TEMP_OUTPUT)actualización del microcódigo. La selección mux es controlada porCLTT_OR_MCODE_TEMP_MUX_SEL define en CHN_TEMP_CFG registro.El rango válido de 0 a 127 (es decir, 0 ° C a 127 ° C). Cualquier valor negativo leerTSOD se ve obligado a 0. Valor del punto decimal TSOD también se trunca a valor entero.El valor predeterminado se cambia a 85 º C para evitar la falta de actualización en S3 currículum odurante el flujo cálido-reset después de la DIMM se sale de auto-actualización. La correctatemperatura no puede ser traída desde TSOD todavía, pero la temperatura DIMM mayoestar siendo alta y necesitan ser renovados con las tasas de 2x.DIMMTEMPSTAT_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 150, 154, 158Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 150, 154, 158Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 150, 154, 158Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 150, 154, 158Bit Attr defecto DescripciónTHRT_PWR_DIMM_ [0:2]Bus: 1 dispositivo: 16 Función: 0 Offset: 190, 192, 194Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 190, 192, 194Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 190, 192, 194Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 190, 192, 194

Bit Attr defecto Descripción15 RW 1b THRT_PWR_ENbit [15]: puesto a uno para que la limitación de potencia para el DIMM.14:12 RV 0h Reservados11:00 RW FFFh Control de limitación de energíabits [11:00]: Número máximo de transacciones (ACT, leer, escribir) que se le permita (porDIMM) durante el período de tiempo usec estrangulación 1 por limitación de corriente.El microcódigo puede actualizar este registro dinámicamente.TCDBPBus: 1 dispositivo: 16 Función: 0 Offset: 200Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 200Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 200Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 200Bit Attr defecto Descripción31:27 RV 0h reservadosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 435Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.11.2 TCRAP: limitaciones de tiempo DDR3 Parámetro Acceso Regular26 RW 0b cmd_oe_csComando / Dirección de salida de habilitación siguiente salida de habilitación del CS. Anulaciones Cmd_oe_oncmd_ow_cs25 RW 0b cmd_oe_onComando / Dirección de habilitación de salida siempre.1 Crónicas 24:19 RW T_RASACT al período PRE comando (debe ser por lo menos 10 y un máximo de 40)18:14 RW 07h T_CWLEscribir Latencia CAS (debe ser por lo menos 5) Nota: TWL = tAL + tCWLLimitación de programación: TCL - TWL no puede ser superior a 4 ciclos DCLK13:09 RW 0Ah T_CLLatencia CAS (debe ser por lo menos 5) Nota: RL = tAL + tCL.Limitación de programación: TCL - TWL no puede ser superior a 4 ciclos DCLK.08:05 RW Ah T_RPPeríodo de comandos PRE (debe ser por lo menos 5)04:00 RW 0Ah T_RCDACT para interior leer ni escribir tiempo de retardo en DCLK (debe ser por lo menos 5)Programación Limitación: T_RCD debe ser menor que T_RASTCRAPBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 204Bit Attr defecto Descripción31:30 RW 0h CMD_STRETCHdefine por el número de ciclos de la orden es stretched00: 1N operación01: Reservado10: 2N operación11: 3N operación28:24 RW Ch. T_WRESCRIBA el tiempo de recuperación (debe ser por lo menos 15 ns equivalente)23:22 RV 0h reservados

21:16 RW 20h T_FAWCuatro ventana de activación (debe ser de al menos 4 * tRRD y un máximo de 63)15:12 RW 6h T_WTRDCLK retraso del inicio de la transacción de escritura interna de comando interno de lectura(Debe ser por lo menos el valor mayor de 4 DCLK o 7.5 ns)Escribir de IMC Leer mismo rango (T_WRSR) se calcula automáticamente en función de laTCDBP.T_CWL + 4 + T_WTR.Para LRDIMM se ejecuta en modo de multiplicación rango, IMC seguirá utilizando laanterior ecuación para T_WRSR incluso si la escritura y lectura se dirigen a la mismarango lógico, pero en diferentes filas físicos detrás del búfer LRDIMM, En el otropalabra, IMC no será capaz de cambiar de forma dinámica a T_WRDR tiempo. Paraevitar la violación de temporización en este escenario, BIOS debe configurar el parámetro T_WTRal ser el MAX (T_WTR de LRDIMM, (T_WRDR '- T_CL + 2)).11:08 RW 3h T_CKECKE ancho mínimo de pulso (debe ser por lo menos el valor mayor de 3 DCLK o 5 ns)TCDBPBus: 1 dispositivo: 16 Función: 0 Offset: 200Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 200Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 200Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 200Bit Attr defecto DescripciónProcesador Uncore Registros de configuración436 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.11.3 TCRWP: limitaciones de tiempo DDR3 Read Write Parameter07:04 RW Ah T_RTPComando de lectura interna para PRECHARGE retraso Comando, (debe ser por lo menos elmayor valor de 4 DCLK o 7,5 ns)3 RV 0h Reservados02:00 RW 5h T_RRDACTIVE al período de control activo, (debe ser por lo menos el valor mayor de 4 DCLKo 6 ns)TCRWPBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 208Bit Attr defecto Descripción31:30 RV 0h reservados29:27 RW 0h T_CCDespalda con espalda CAS a CAS (es decir, READ para leer o escribir en ESCRITURA) del mismoRanking separación parameter.The real JEDEC CAS a la separación comando CAS es(T_CCD + 4) DCLKs medidos entre los bordes afirmación de reloj de los doscorrespondiente afirmó comando CS #.26:24 RW 2h T_RWSREste campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP parala nueva ubicación de campo de registro.23:21 RW 2h T_WRDDVolver a escribir de nuevo a leer de diferentes parameter.The separación DIMMWRITE reales LEER separación comando esTCDBP.T_CWL - TCDBP.T_CL T_WRDD + + 6 DCLKs medidos entre el reloj

bordes afirmación de los dos correspondientes afirmaron comando CS #.20:18 RW 2h T_WRDRVolver a escribir de nuevo a leer de diferentes separación RANK parameter.The realESCRIBA para LEER separación comando esTCDBP.T_CWL - TCDBP.T_CL T_WRDR + + 6 DCLKs medidos entre el relojbordes afirmación de los dos correspondientes afirmaron comando CS #.17:15 RW 2h T_RWDDEste campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP parala nueva ubicación de campo de registro.14:12 RW 2h T_RWDREste campo no se utiliza a partir de ES2 Steppings. Consulte TCOTHP parala nueva ubicación de campo de registro.11:09 RW 2h T_WWDDRegreso a escribir de nuevo a escribir desde diferentes parámetros separación DIMM. LaWRITE reales para escribir separación comando esT_WWDD + 5 DCLKs medidos entre los bordes afirmación de reloj de los doscorrespondiente afirmó comando CS #. Tenga en cuenta que el valor mínimo deel campo debe cumplir con el requisito DDRIO de escritura sobre el tiempo de respuestatener por lo menos 6 DCLK en el pin DDRIO.El alcance máximo del diseño del cálculo anterior es 15.TCRAPBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 204Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 204Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 437Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.11.4 TCOTHP: limitaciones de tiempo DDR3 Otro parámetro Timing08:06 RW 2h T_WWDRRegreso a escribir de nuevo a escribir desde diferentes parámetros separación RANK. LaWRITE real ESCRIBA separación comando es:T_WWDR + 5 DCLKs medidos entre los bordes afirmación de reloj de los doscorrespondiente afirmó comando CS #. Tenga en cuenta que el valor mínimo deel campo debe cumplir con el requisito DDRIO de escritura sobre el tiempo de respuestatener por lo menos 6 DCLK en el pin DDRIO.El alcance máximo del diseño del cálculo anterior es 15.05:03 RW 2h T_RRDDRegreso a la LEA volver a leer de diferentes parámetros de separación DIMM. El realLeer para leer separación comando es:T_RRDD + 5 DCLKs medidos entre los bordes afirmación de reloj de los doscorrespondiente afirmó comando CS #. Tenga en cuenta que el valor mínimo deel campo debe cumplir con el requisito DDRIO de Leer para leer el tiempo de respuesta atener por lo menos 5 DCLK en el pin DDRIO.El alcance máximo del diseño del cálculo anterior es 31.02:00 RW 2h T_RRDRRegreso a la LEA volver a leer de diferentes parámetros de separación RANK. El realLeer para leer separación comando es:T_RRDR + 5 DCLKs medidos entre los bordes afirmación de reloj de los doscorrespondiente afirmó comando CS #. Tenga en cuenta que el valor mínimo de

el campo debe cumplir con el requisito DDRIO de Leer para leer el tiempo de respuesta atener por lo menos 5 DCLK en el pin DDRIO.El alcance máximo del diseño del cálculo anterior es 31.TCOTHPBus: 1 dispositivo: 16 Función: 0 Offset: 20CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 20CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 20CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 20CBit Attr defecto Descripción31:28 RW 6h t_cs_oeRetraso en Dclks para desactivar la salida CS después de todos los pines CKE son bajos27:24 RW 6h t_odt_oeRetraso en Dclks para desactivar la salida ODT después todos los pines CKE son bajos y, o bien en selfrefresho en el modo de IBTOff23:20 RW 2h t_rwsrAtrás para leer de nuevo a escribir desde mismo parámetro separación rango. El realLeer para escribir separación comando dirigido mismo rango esTCDBP.T_CL - TCDBP.T_CWL T_RWSR + + 6 DCLKs medidos entre el relojbordes afirmación de los dos correspondientes afirmaron comando CS #.El alcance máximo del diseño del cálculo anterior es 23.Para LRDIMM se ejecuta en modo de multiplicación rango, IMC seguirá utilizando laanterior ecuación para T_RWSR aunque el leer y escribir están apuntando mismarango lógico, pero en diferentes filas físicos detrás del búfer LRDIMM, es decir, IMCno ser capaz de cambiar de forma dinámica a T_RWDR tiempo. Con el fin de evitar la sincronización conviolación en este escenario, el BIOS debe configurar el parámetro T_RWSR sea elMAX (T_RWSR de LRDIMM, T_RWDR ').19:16 RW 2h t_rwddAtrás para leer de nuevo a escribir desde diferentes parámetros separación DIMM. LaLEER real ESCRIBA separación comando esTCDBP.T_CL - TCDBP.T_CWL T_RWDD + + 6 DCLKs medidos entre el relojbordes afirmación de los dos correspondientes afirmaron comando CS #.El alcance máximo del diseño del cálculo anterior es 23.TCRWPBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 208Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 208Bit Attr defecto DescripciónProcesador Uncore Registros de configuración438 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.11.5 TCRFP: Timing Restricciones DDR3 Actualizar Parámetro15:12 RW 2h t_rwdrAtrás para leer de nuevo a escribir desde diferentes parámetros separación RANK. LaLEER real ESCRIBA separación comando esTCDBP.T_CL - TCDBP.T_CWL T_RWDR + + 6 DCLKs medidos entre el relojbordes afirmación de los dos correspondientes afirmaron comando CS #.El alcance máximo del diseño del cálculo anterior es 23.11 RW 0b shift_odt_earlyEsto cambia el ciclo de onda ODT temprana en relación con el calendario establecido en elRegistro ODT_TBL2, cuando en el modo de 2N o 3N. Este bit no tiene efecto en el modo de 1N

10:08 RW 0h T_CWL_ADJEste registro define el retardo de datos WR adicional por canal con el fin de superarel tema WR-sobrevuelo. La latencia total escritura CAS que la DDR ve es la suma deT_CWL y la T_CWL_ADJ.000 - sin latencia añadida (por defecto)001-1 dclk de latencia añadida010-2 dclk de latencia añadida011-3 dclk de latencia añadida1xx - latencia reducida en 1 DCLK. No se admite en tCWL = 507:05 RW 3h T_XPSalir de apagado con DLL a cualquier comando válido; Exit precarga Power Downcon DLL congelado a los comandos que no requieren una DLL bloqueada.04:00 RW Ah T_XPDLLSalir de precarga apagado con DLL congelado a los comandos que requieren una DLL bloqueadoTCRFPBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 210Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 210Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 210Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 210Bit Attr defecto Descripción31:16 RV 0h reservados15:12 RW 9h REF_PANIC_WMTREFI cuenta el nivel en el que la prioridad de actualización es de pánico (por defecto es 9)Se recomienda ajustar el pánico WM al menos a 9, con el fin de utilizar elplazo máximo de no actualización posible11:08 RW 8h REF_HI_WMnivel TREFI cuenta que convierte la prioridad de actualización a alto (por defecto es 8)07:00 RW 3Fh OREFNIPosición período de inactividad que define una oportunidad para actualizar, en ciclos DCLKTCOTHPBus: 1 dispositivo: 16 Función: 0 Offset: 20CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 20CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 20CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 20CBit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 439Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.11.6 TCRFTP: Restricciones intervalo de actualización de parámetros de sincronización4.4.11.7 TCSRFTP: Timing Limitaciones Auto-Refresh Timing ParámetroTCRFTPBus: 1 dispositivo: 16 Función: 0 Offset: 214Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 214Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 214Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 214Bit Attr defecto Descripción31:25 RW 9h T_REFIX9período de entre 9 min * T_REFI y tRAS máxima (normalmente 70 nosotros) en 1024 *DCLK valor predeterminado cycles.The tendrá que reducir 100 ciclos DCLK - la incertidumbreel momento de pánico de actualización24:15 RW 080h T_RFC

Tiempo de refresco - de inicio de actualización hasta que se permitió al lado ACT o de actualización (enCiclos DCLK)Aquí están los T_RFC recomendado para 2Gb DDR3:0800 MT / s: 040h1067 MT / s: 056h1333 MT / s: 06Bh1600 MT / s: 080h1867 MT / s: 096h14:00 RW 062Ch T_REFIDefine el período medio entre actualizaciones en ciclos DCLK. Este registrodefine el límite del contador TREFI 15b.Aquí están los T_REFI [14:00] ajuste recomendado para 7,8 usec:0800 MT / s: 0C30h1067 MT / s: 1040H1333 MT / s: 1450h1600 MT / s: 1860h1867 MT / s: 1C70hTCSRFTPBus: 1 dispositivo: 16 Función: 0 Offset: 218Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 218Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 218Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 218Bit Attr defecto Descripción31:27 RW ch T_MODModo Registro conjunto de comandos retraso actualización.26 RV 0h reservados25:16 RW 100h T_ZQOPEREl funcionamiento normal del tiempo de calibración completa15:12 RW Bh T_XSOFFSETtxs = T_RFC 10 ns. Configuración de T_XSOFFSET es # de ciclos de 10 ns. El rango esentre 3 y 11 ciclos dclk11:00 RW 100h T_XSDLLSalir Auto Refresh a los comandos que requieren una DLL bloqueado en el rango de 128 a 4095Ciclos DCLKProcesador Uncore Registros de configuración440 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.11.8 TCMR2SHADOW: limitaciones de tiempo MR2 Shadow Timing Parámetro4.4.11.9 TCZQCAL: Timing Restricciones ZQ Calibración de parámetros de sincronizaciónTCMR2SHADOWBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 21CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 21CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 21CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 21CBit Attr defecto Descripción31:27 RV 0h reservados26:24 RW-LV 000b ADDR_BIT_SWIZZLECada bit se establece en el caso de la UDIMM 2-rango correspondiente o ciertas LRDIMMrequiere dirección reflejo / swizzling. Se indica que algunos de los bits de dirección sonswizzled de grado 1 (o rango 3), y esto tiene que ser considerado al mando SRA.La dirección swizzling trozos:

A3 y A4A5 y A6A7 y A8BA0 y BA1Bit 24 se refiere a DIMM 0Bit 25 se refiere a DIMM 1Bit 26 se refiere a DIMM 223:16 RW 02h MR2_SHDW_A15TO8Copia del MR2 A [15:08] sombra.Bit 23-19: cero, copia de MR2 A [15:11], reservado para uso futuro JEDECBit 18-17: Rtt_WR, es decir, copia del MR2 A [10:09]Bit 16: cero, copia de MR2 A [8], reservado para uso futuro JEDEC15 RV 0h Reservados14:12 RW 000b MR2_SHDW_A7_SRTCopia del MR2 A [7] sombra que define por la disponibilidad DIMM de modo SRT - establece sirango de temperatura ampliado y ASR no se admite, se aclaró lo contrarioBit 14: Dimm 2Bit 13: Dimm 1Bit 12: Dimm 011 RV 0h Reservados10:08 RW 000b MR2_SHDW_A6_ASRCopia del MR2 A [6] sombra que define por la disponibilidad DIMM de modo ASR - establece siAuto Auto-Refresh (ASR) es compatible, se aclaró lo contrarioBit 10: Dimm 2Bit 9: Dimm 1Bit 8: Dimm 07:06 RV 0h reservados05:00 RW 18h MR2_SHDW_A5TO0Copia del MR2 A [05:00] sombraTCZQCALBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 220Bit Attr defecto Descripción31:16 RV 0h reservados15:08 RW 40h T_ZQCStZQCS en ciclos DCLK (de 32 a 255, por defecto es 64)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 441Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.11.10 TCSTAGGER_REF: TCSTAGGER_REFtRFC como parámetro de restricción momento, excepto que es una restricción de tiempo aplicable a RefRefseparación entre las diferentes filas de un canal.4.4.11.11 TCMR0SHADOW: MR0 Shadow RegistroMR0 Shadow Registro07:00 RW 80h ZQCSPERIODTiempo entre ZQ-FSM inició operaciones en ZQCS TREFI * 128 (2-255, defaultes 128).Nota: ZQCx se emite al SRX.TCZQCAL

Bus: 1 dispositivo: 16 Función: 0 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 220Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 220Bit Attr defecto DescripciónTCSTAGGER_REFBus: 1 dispositivo: 16 Función: 0 Offset: 224Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 224Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 224Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 224Bit Attr defecto Descripción31:10 RV 0h reservados09:00 RW 080h T_STAGGER_REFtRFC como parámetro de restricción momento, excepto que es una restricción de tiempo aplicable aSeparación REF-REF entre las diferentes filas de un canal.Se recomienda establecer T_STAGGER_REF igual o menor que el parámetro TRFCque se define como:0800 MT / s: 040h1067 MT / s: 056h1333 MT / s: 06Bh1600 MT / s: 080h1867 MT / s: 096hTCMR0SHADOWBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 22CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 22CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 22CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 22CBit Attr defecto Descripción31:12 RV 0h reservados11:00 RW 000h MR0_SHADOWProgramas BIOS este campo para MR0 registro A11: A0 para todos DIMM de en este canal.hardware iMC está emitiendo de forma dinámica MRS MR0 para controlar la salida rápida y lentaPPD (MRS MR0 A12). Otros bits de dirección (A [11:00]) se define por este campo de registro.A15: A13 son siempre cero.Procesador Uncore Registros de configuración442 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.11.12 RPQAGELeer pendientes Contadores Edad cola.4.4.11.13 IDLETIME: Política página y parámetro TimingA un alto nivel, el objetivo de cualquier política de cierre de la página es el comercio de algunos prematura páginaCierra (PPC) con el fin de evitar que se cierra Página más atrasados (OPC). En otras palabras, nosquieren evitar costosos Misses página y convertirlos en Empties Página a expensas deocasionalmente perder una visita a la página y en lugar de obtener una página vacía. El procesador -esquema logra esto mediante el seguimiento del número de fotocopiadoras y los OPC en un determinadoventana configurable (de peticiones). A continuación se comparan los dos valores para configurableumbrales, y ajusta la cantidad de tiempo antes de cerrar páginas consecuencia.RPQAGEBus: 1 dispositivo: 16 Función: 0 Offset: 234Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 234Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 234

Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 234Bit Attr defecto Descripción31:26 RV 0h reservados25:16 RW 000h IOCountEl nombre es engañoso. En cambio, es RPQ contador de edad para el Medio y Bajoprioritarios (VC0) transacciones no ISÓCRONO emitidos de HA. El contador se incrementa poruno cada vez que haya enviado un comando CAS. Cuando el contador de edad RPQ es iguala este valor de campo configurado, la operación no ISÓCRONO se envejece a la siguiente prioridadnivel. BIOS deberá establecer este campo en valor distinto de cero antes de laMCMTR.NORMAL = 1.15:10 RV 0h reservados09:00 RW 000h Intel Xeon E5 Familia GTCountEl nombre es engañoso. En cambio, es RPQ contador de edad para la alta prioridad (VCP)transacciones y (VC1) transacciones críticos prioritarios ISÓCRONO emitidos de HA. Lacontador se incrementa en uno cada vez que hay un comando CAS enviado. Cuando elRPQ contador de edad es igual a este valor de campo configurado, la transacción es ISÓCRONOenvejecido a la siguiente nivel de prioridad. BIOS deberá establecer este campo en valor distinto de cero antes deestableciendo el MCMTR.NORMAL = 1.IDLETIMEBus: 1 dispositivo: 16 Función: 0 Offset: 238Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 238Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 238Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 238Bit Attr defecto Descripción31:29 RV 0h reservados28 RW 1b ADAPT_PG_CLSEEste registro está programado en conjunción con MCMTR.CLOSE_PG para permitirtres modos diferentes:(1) Cerrado modo de página - MCMTR.CLOSE_PG = 1 y = 0 ADAPT_PG_CLSE(2) Modo de página Open - MCMTR.CLOSE_PG = 0 y ADAPT_PG_CLSE = 0(3) adaptable Open - MCMTR.CLOSE_PG = 0 y ADAPT_PG_CLSE = 1MCMTR.CLOSE_PG = 1 y = 1 ADAPT_PG_CLSE es ilegal.Cuando ADAPT_PG_CLSE = 0, la página cerca temporizador de inactividad queda fijado conIDLE_PAGE_RST_VAL 4 veces.27:21 RW 06h OPC_THAtrasado página Close (OPC) UmbralSi el número de los OPC en una ventana determinada es mayor que este umbral, sedisminuir la RV.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 443Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.11.14 RDIMMTIMINGCNTL: RDIMM parámetro Timing20:14 RW 06h PPC_THLa eyaculación página Close (PPC) UmbralSi el número de las fotocopiadoras en una ventana determinada es mayor que este umbral, se aumentala RV13:06 RW 40h WIN_SIZETamaño de la ventana (WS): El número de solicitudes que damos seguimiento antes de tomar unadecisión de adaptar la RV.05:00 RW 08h IDLE_PAGE_RST_VALIdle de reset del contador Valor (RV): Este es el valor que se adapta con eficacia. Lo

determina lo que valoran los distintos circuitos integrados se establecen para cada vez que se reinicie. Lopor lo tanto, controla el número de ciclos antes de una página de cierre automático esprovocada por un canal entero.RDIMMTIMINGCNTLBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 23CBus: 1 dispositivo: 16 Función: 1 Desplazamiento: 23CBus: 1 dispositivo: 16 Función: 4 Desplazamiento: 23CBus: 1 dispositivo: 16 Función: 5 Desplazamiento: 23CBit Attr defecto Descripción31:29 RV 0h reservados28:16 RW 12C0h T_STABLa estabilización de tiempo en el número de DCLK, es decir, el DCLK debe ser estable para T_STABantes de que tenga lugar cualquier acceso al dispositivo. Nota # 1: valor nulo en T_STAB esreservado y es importante evitar la programación de un valor cero en el T_STAB.Ajustes recomendados (Nota: contiene meta flexible y / o frecuencia excesiva del relojejemplos):T_STAB FREC para RDIMM (incluyendo el valor tCKSRX)0800 0960h 5 h = 0965h1067 0C80h 5 h = 0c85h1333 0FA0h 7 h = 0FA7h1600 12C0h 8 h = 12C8h1867 15E0h + Ah = 15EAh2133 1900h + Bh = 190BhT_STAB FREC para UDIMM (es decir tCKSRX valor)0800 5h1067 5h1333 7h1600 8h1867 Ah2133 Bh15:04 RV 0h reservados03:00 RW 8h T_MRDPalabra de comando de palabra de comando retraso programación en DCLKIDLETIMEBus: 1 dispositivo: 16 Función: 0 Offset: 238Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 238Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 238Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 238Bit Attr defecto DescripciónProcesador Uncore Registros de configuración444 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.11.15 RDIMMTIMINGCNTL2: RDIMMTIMINGCNTL24.4.11.16 TCMRS: DDR3 SRA registro de temporización4.4.11.17 MC_INIT_STAT_C: MC_INIT_STAT_CRegistro Estatal por canal. Establece el control indica valores estáticos. Encendido por omisión es el estado0x0 establecido por reajuste global.BIOS debe salir de este registro por defecto a cero ya que el procesador ha Lectura / Escritura ODTla lógica de la tabla para controlar ODT dinámicamente durante IOSAV o modos normales.4.4.12 Error de controlador de memoria integrado Registros4.4.12.1 CORRERRCNT_0: Conteo Error corregido

Por rango contadores de errores corregidos.RDIMMTIMINGCNTL2Bus: 1 dispositivo: 16 Función: 0 Offset: 240Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 240Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 240Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 240Bit Attr defecto Descripción31:8 RV 0h reservados03:00 RW 5h T_CKOFFparámetro de temporización tCKOFF:Número de tCK necesaria tanto para DCKE0 y DCKE1 siendo baja antes de que ambosCK / CK # son conducidos bajoEl parámetro mínimo es 2.TCMRSBus: 1 dispositivo: 16 Función: 0 Desplazamiento: 244Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 244Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 244Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 244Bit Attr defecto Descripción31:4 RV 0h reservados03:00 RW 8h TMRD_DDR3Parámetro de temporización TMRD DDR3. SRA a MRS retraso mínimo en el número de DCLK.MC_INIT_STAT_CBus: 1 dispositivo: 16 Función: 0 Offset: 280Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: 280Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: 280Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: 280Bit Attr defecto Descripción31:14 RV 0h reservados7:06 RV 0h reservados05:00 RW-L 0h CKE DE ANULACIÓNCuando se establece, el bit anula y afirma la CKE correspondiente [05:00] señal de salidadurante el modo de IOSAV. Cuando está desactivada, el pasador de CKE es controlado por el IMC IOSAVlógica.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 445Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.12.2 CORRERRCNT_1: Conteo Error corregidoPor rango contadores de errores corregidos.CORRERRCNT_0Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 104hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 104hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 104hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 104hBit Attr defecto Descripción31 RW1CS 0b RANK 1 OVERFLOWEl número de errores corregidos en este rango ha sido desbordado. Una vez establecido que sólo puedese elimina a través de una escritura del BIOS.30:16 RWS-V 0000h RANK 1 CORREGIBLE ERROR COUNTEl número de errores corregidos en este rango. Hardware claro automáticamente este campocuando el bit correspondiente OVERFLOW_x está cambiando de 0 a 1.

Este contador aumenta en número de accesos cacheline - no por las palabras de código. Enun acceso de lectura, si alguna de las palabras de código o los dos palabras de código tienen una correcciónerror, este contador se incrementa en 1.Registro: <rango> DEVTAG_CNTL, FAILDEVICE campo: Este campo se actualiza una vez poracceso cacheline no por palabra de código. En un acceso de lectura, el dispositivo se registra comosiguienteCorr_Err_On_CodeWord_0 Corr_Err_On_CoreWord_1 aparato registradosSí No Dispositivo Corregido de CodeWord0No Sí Corregido dispositivo de CodeWord1Sí Sí Corrección de dispositivos en CodeWord015 RW1CS 0b RANK 0 OVERFLOWEl número de errores corregidos en este rango ha sido desbordado. Una vez establecido que sólo puedese elimina a través de una escritura del BIOS.14:00 RWS-V 0000h RANK 0 CORREGIBLE ERROR COUNTEl número de errores corregidos en este rango. Hardware claro automáticamente este campocuando el bit correspondiente OVERFLOW_x está cambiando de 0 a 1.Este contador aumenta en número de accesos cacheline - no por las palabras de código. Enun acceso de lectura, si alguna de las palabras de código o los dos palabras de código tienen una correcciónerror, este contador se incrementa en 1.Registro: <rango> DEVTAG_CNTL, FAILDEVICE campo: Este campo se actualiza una vez poracceso cacheline no por palabra de código. En un acceso de lectura, el dispositivo se registra comosiguienteCorr_Err_On_CodeWord_0 Corr_Err_On_CoreWord_1 aparato registradosSí No Dispositivo Corregido de CodeWord0No Sí Corregido dispositivo de CodeWord1Sí Sí Corrección de dispositivos en CodeWord0CORRERRCNT_1Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 108hBit Attr defecto Descripción31 RW1CS 0b Rango 3 OVERFLOWEl número de errores corregidos se coronaba por encima del límite de este rango. Una vez configurado, puedesólo se elimina a través de una escritura del BIOS.30:16 RWS-V 0000h Rango 3 COR_ERR_CNTEl número de errores corregidos en este rango.15 RW1CS 0b Rango 2 OVERFLOWEl número de errores corregidos se coronaba por encima del límite de este rango. Una vez configurado, puedesólo se elimina a través de una escritura del BIOS.Procesador Uncore Registros de configuración446 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.12.3 CORRERRCNT_2: Conteo Error corregidoPor rango contadores de errores corregidos.4.4.12.4 CORRERRCNT_3: Conteo Error corregidoPor rango contadores de errores corregidos.4.4.12.5 CORRERRTHRSHLD_0: Corregido Error de umbralEste registro contiene el valor corregido por rango de umbral de error.14:00 RWS-V 0000h Rango 2 COR_ERR_CNTEl número de errores corregidos en este rango.

CORRERRCNT_1Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 108hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 108hBit Attr defecto DescripciónCORRERRCNT_2Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 10CHBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 10CHBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 10CHBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 10CHBit Attr defecto Descripción31 RW1CS 0b RANK 5 OVERFLOWEl número de errores corregidos se coronaba por encima del límite de este rango. Una vez configurado, puedesólo se elimina a través de una escritura del BIOS.30:16 RWS-V 0000h RANK 5 COR_ERR_CNTEl número de errores corregidos en este rango.15 RW1CS 0b RANGO 4 OVERFLOWEl número de errores corregidos se coronaba por encima del límite de este rango. Una vez configurado, puedesólo se elimina a través de una escritura del BIOS.14:00 RWS-V 0000h RANGO 4 COR_ERR_CNTEl número de errores corregidos en este rango.CORRERRCNT_3Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 110hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 110hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 110hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 110hBit Attr defecto Descripción31 RW1CS 0b RANK 7 OVERFLOWEl número de errores corregidos en este rango.30:16 RWS-V 0000h RANK 7 COR_ERR_CNT_7El número de errores corregidos en este rango.15 RW1CS 0b RANK 6 OverflowEl número de errores corregidos se coronaba por encima del límite de este rango. Una vez configurado, puedesólo se elimina a través de una escritura del BIOS.14:00 RWS-V 0000h RANK 6 COR_ERR_CNTEl número de errores corregidos en este rango.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 447Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.12.6 CORRERRTHRSHLD_1: Corregido Error de umbralEste registro contiene el valor corregido por rango de umbral de error.4.4.12.7 CORRERRTHRSHLD_2: Corregido Error de umbralEste registro contiene el valor corregido por rango de umbral de error.4.4.12.8 CORRERRTHRSHLD_3: Corregido Error de umbralEste registro contiene el valor corregido por rango de umbral de error.CORRERRTHRSHLD_0Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 11CHBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 11CHBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 11CHBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 11CH

Bit Attr defecto Descripción31 RV 0h Reservados30:16 RW 7FFFh RANK 1 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.15 RV 0h Reservados14:00 RW 7FFFh RANK 0 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.CORRERRTHRSHLD_1Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 120 horasBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 120 horasBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 120 horasBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 120 horasBit Attr defecto Descripción31 RV 0h Reservados30:16 RW 7FFFh Rango 3 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.15 RV 0h Reservados14:00 RW 7FFFh Rango 2 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.CORRERRTHRSHLD_2Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 124HBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 124HBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 124HBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 124HBit Attr defecto Descripción31 RV 0h Reservados31 RV 0h Reservados30:16 RW 7FFFh RANK 5 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.15 RV 0h ReservadosProcesador Uncore Registros de configuración448 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.4.12.9 CORRERRORSTATUS: Corregido registro de estado de errorPor rango corregido estado de error. Estos bits se restablecen por el BIOS.CORRERRTHRSHLD_3Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 128HBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 128HBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 128HBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 128HBit Attr defecto Descripción31 RV 0h Reservados30:16 RW 7FFFh RANK 7 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.15 RV 0h Reservados

14:00 RW 7FFFh RANK 6 COR_ERR_THEl umbral de error corregido en este rango, que se compara con el por rangocorregido contador de errores.CORRERRORSTATUSBus: 1 dispositivo: 16 Función: 2 Desplazamiento: 134hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 134hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 134hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 134hBit Attr defecto Descripción31:8 RV 0h reservados07:00 RW1C 00h ERR_OVERFLOW_STATEste campo de 8 bits es el rango de error por bit de estado sobre-umbral. La organización escomo sigue:Bit 0: Posición 0Bit 1: 1 º puestoBit 2: 2 º puestoBit 3: El rango 3Bit 4: 4 º puestoBit 5: Rango 5Bit 6: Rango 6Bit 7: Posición 7Nota: Las pistas de registro que Rank ha alcanzado o superado el correspondienteAjustes de umbral CORRERRTHRSHLD.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 449Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.4.12.10 LEAKY_BKT_2ND_CNTR_REG: LEAKY_BKT_2ND_CNTR_REG4.4.12.11 DEVTAG_CNTRL [0:7]: Dispositivo de control de etiquetado de Rango Lógico 0Modelo de uso -Cuando el número de errores corregibles (CORRERRCNT_x) de un rango determinadosupera el umbral correspondiente (CORRERRTHRSHLD_y), hardware va a generar unaSMI interrumpir e iniciar sesión (y conservar) el dispositivo no en el campo FailDevice. SMMsoftware leerá el dispositivo que falla en el rango particular. Software continuación, establezca el bit ENpara permitir la sustitución del dispositivo / rango no con la paridad del resto de ladispositivos en línea.Para la configuración de canal independiente, cada rango se puede etiquetar una vez. Hasta 8 filas pueden seretiquetados.Para la configuración del canal de paso a paso, sólo uno x8 dispositivo puede ser marcado por rango de par.Software SMM debe identificar qué canal debe ser marcado para este rango y sólo se estableceel bit válido para el canal desde el canal de par.No hay ninguna lógica hardware reportar error de programación incorrecta. Error impredecibley / o corrupción silenciosa de datos será la consecuencia de dicho error de programación.LEAKY_BKT_2ND_CNTR_REGBus: 1 dispositivo: 16 Función: 2 Desplazamiento: 138Bus: 1 dispositivo: 16 Función: 6 Desplazamiento: 138Bit Attr defecto Descripción31:16 RW 0000h LEAKY_BKT_2ND_CNTR_LIMITLeaky Bucket Límite contador secundario (2b por DIMM). Este registro defineleaky límite del contador cubo secundaria para los 8 filas lógicas dentro del canal. Lalógica Contador generará el pulso FUGA secundaria para disminuir el rango decontador de errores corregibles en 1 cuando el rango de contador dinámico rango correspondiente

contador de vuelco en el límite del contador predefinido. El incremento en el contadorpulso de fuga primaria a partir de la LEAKY_BUCKET_CNTR_LO yLógica LEAKY_BUCKET_CNTR_HI.Bit [31:30]: Fila 7 Secondary Leaky Bucket Límite contadorBit [29:28]: Rango 6 Secondary Leaky Bucket Límite contadorBit [27:26]: Rango 5 Secondary Leaky Bucket Límite contadorBit [25:24]: Rango 4 Secondary Leaky Bucket Límite contadorBit [23:22]: El rango 3 Secondary Leaky Bucket Límite contadorBit [21:20]: Rango 2 Secundaria Leaky Bucket Límite contadorBit [19:18]: Rank 1 Secondary Leaky Bucket Límite contadorBit [17:16]: Rango 0 Secondary Leaky Bucket Límite contador0: el pulso FUGAS se genera una DCLK después de la contra-rodillo más a las 3.1: el pulso FUGAS se genera una DCLK después se afirma el pulso FUGA primaria.2: el pulso FUGAS se genera una DCLK después de la contra-rodillo sobre el 1.3: el pulso FUGAS se genera una DCLK después de la contra-rodillo encima en 2.15:00 RW-V 0000h LEAKY_BKT_2ND_CNTRPor rango contador cubo agujereado secundario (2b por rango)Bit 15:14: Rango 7 contador cubo agujereado secundariaBit 13:12: Rango 6 contador cubo agujereado secundariaBit 11:10: Rango 5 contador cubo agujereado secundariaBit 09:08: rango 4 contador cubo agujereado secundariaBit 07:06: rango 3 contador cubo agujereado secundariaBit 05:04: rango 2 contador cubo agujereado secundariaBit 03:02: rango 1 contador cubo agujereado secundariaBit 01:00: rango 0 secundaria contador cubo agujereadoProcesador Uncore Registros de configuración450 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2Si el grado de preservación está activado, se recomienda dar prioridad a la categoría de preservación antesactivar el dispositivo de etiquetado debido a la naturaleza del dispositivo de marcado se reduciría lacapacidad de corrección y cualquier error ECC posterior de este rango podría causarerror incorregible.4.4.12.12 x4modesel: MDCP X4 Modo Select RegisterDispositivo de control de etiquetado de RSE para Logical Rango 0Bus: 1 dispositivo: 16 Función: 2 Desplazamiento: 140h - 147hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 140h - 147hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 140h - 147hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 140h - 147hBit Attr default Descripción7 RWSLBEtiquetado Dispositivo 0b habilitar para este rangoEtiquetado de dispositivos permiten para este rango. Una vez establecido, el dispositivo de la paridad de la fila se utiliza parael contenido del dispositivo de reemplazo. Después de marcado, el rango ya no tendrá laCapacidad de "corrección". ECC error capacidad de "detección" no se degrada después de ajustareste bit.Advertencia: Para la configuración de los canales de paso a paso, sólo uno x8 dispositivo puede ser marcado porrango de par. Software SMM debe identificar qué canal debe ser marcado para este rangoy sólo el bit DEVTAG_CNTL_x.EN correspondiente para el canal contiene ladejar dispositivo. El DEVTAG_CNTL_x.EN en el otro canal del rango correspondiente

No se debe establecer.Nunca se debe permitir antes de usar IOSAV6:05 RV 0h reservados04:00 RWSV1FH fallan ID de dispositivo de este rangoCuando CORRESRRCNT del rango correspondiente es mayor que su CORERRTHRESHLD,el hardware de captura de la ID del dispositivo que aprovecha el rango en el campo FailDevice.Error corregible posterior no va a cambiar este campo hasta que el campo se borra. VálidoEl rango es de 0 a 17 para indicar qué dispositivo x4 (canal independiente) o x8 dispositivo (lockstepmodo) había fracasado. Si el valor es igual o mayor que 24, el campo indica que no hayfallo en el dispositivo había ocurrido en este rango.x4modeselBus: 1 dispositivo: 16 Función: 2 Desplazamiento: 268hBus: 1 dispositivo: 16 Función: 3 Desplazamiento: 268hBus: 1 dispositivo: 16 Función: 6 Desplazamiento: 268hBus: 1 dispositivo: 16 Función: 7 Desplazamiento: 268hBit Attr defecto Descripción31:3 RV 0h reservados2 RW 0b dimm2_modeControla el DDRIO x4 (si está ajustado) / x8 (si borra) DIMM2 DQS select.1 RW 0b dimm1_modeControla el DDRIO x4 (si está ajustado) / x8 (si borra) DIMM1 DQS select.0 RW 0b dimm0_modeControla el DDRIO x4 (si está ajustado) / x8 (si borra) DIMM0 DQS select.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 451Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.5 Intel Xeon E5 del producto CasaAgente de Registro4.5.1 CSR Register MapasLos mapas siguientes registros corresponden Inicio registros del Agente:Tabla 4-18. Intel Xeon E5 Familia de Productos Home Agent Registros de dispositivo: 14,Función: 0)DID VID 0h 80hPCISTS PCICMD 4h 84hCC 88h 8h RIDBIST HDR MLT CLS Ch. 8ChTMBAR10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSID SVID 2Cr ACh30h B0hCAPPOINT 34h B4h38h B8hMAXLAT MINGNT INTRPIN INTRLINE 3Ch BCH40h C0h

44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHProcesador Uncore Registros de configuración452 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.5.2 Intel Xeon E5 Familia de Productos Home AgentRegistroEl agente principal es el responsable de las operaciones de memoria e interactúa con elAnillo del procesador y se ocupa de las transacciones entrantes y salientes.4.5.2.1 TMBAR: Memoria térmica Asignado Base Range RegisterEsta es la dirección base para el controlador de memoria térmica espacio asignada. No haymemoria física dentro de esta ventana de 32 KB que se pueden abordar. El 32KB reservadoseste registro no alias a cualquier PCI 2.2 espacio de memoria asignada.Todos los mapas espaciales TMBAR el acceso a este espacio de memoria hacia el espacio MCHBAR. Paradetalles de la BAR, se refieren a las especificaciones MCHBAR.4.6 Unidad de Control de Potencia (PCU) Registros4.6.1 CSR Register MapasLos mapas siguientes registros corresponden registra Unidad de Control de PotenciaTMBARBus: 1 dispositivo: 14 Función: 0 Offset: 10Bit Attr defecto Descripción63:39 RV 0h reservados38:15 RO 000000hThermal Memory Map Dirección BaseEste campo corresponde a los bits 31 a 15 de la dirección de TMBAR espacio de direcciones de base.BIOS programará este registro resulta en una dirección base para un bloque de 32 KBespacio de direcciones de memoria contigua. Este registro se asegura de que una naturalmente alineado32 KB de espacio se asigna dentro del espacio total de memoria direccionable.14:00 RV 0h reservadosTabla 4-19. PCU0 Register Mapa: Device: 10 Función: 0 0x00h - 0x104h (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4hPACKAGE_POWER_SKU84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. PACKAGE_POWER_SKU_UNIT 8Ch10h PACKAGE_ENERGY_STATUS 90h

14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 453Ficha técnica Volumen 2Procesador Uncore Registros de configuración40h C0h44h C4H48h Package_Temperature C8H4 canales CCh50h D0h54h PCU_REFERENCE_CLOCK D4h58h P_STATE_LIMITS D8H5Ch DChMEM_TRML_TEMPERATURE_REPORT 60h E0hMEM_ACCUMULATED_BW_CH_0 64h TEMPERATURE_TARGET E4HMEM_ACCUMULATED_BW_CH_1 68h E8hMEM_ACCUMULATED_BW_CH_2 6Ch EChMEM_ACCUMULATED_BW_CH_3 70h F0h74h F4H78h F8hFCh 7CHDID VID 0h 80hTabla 4-20. PCU1 Register Mapa: Device: 10 Función: 1 (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h CSR_DESIRED_CORES A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h M_COMP B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H

4 canales CCh50h D0h54h D4h58h D8H5Ch DChTabla 4-19. PCU0 Register Mapa: Device: 10 Función: 0 0x00h - 0x104h (Hoja 2 de 2)Procesador Uncore Registros de configuración454 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 260h E0h64h E4H68h E8hSSKPD6Ch ECh70h F0hC2C3TT 74h F4H78h F8hFCh 7CHTabla 4-21. PCU2 Register Mapa tabla: Módulo: 10 Función: 2DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10hDRAM_POWER_INFO90h14h 94h18h 98h1Cr 9Ch20hDRAM_ENERGY_STATUSA0h24h A4h28hDRAM_ENERGY_STATUS_CH0A8hSDID SVID 2Cr ACh30hDRAM_ENERGY_STATUS_CH1B0hCAPPTR 34h B4h38hDRAM_ENERGY_STATUS_CH2B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40hDRAM_ENERGY_STATUS_CH3C0h44h C4H48h C8H4 canales CCh

50h D0h54h D4h58hDRAM_RAPL_PERF_STATUSD8H5Ch DCh60h E0h64h E4H68h E8h6Ch MCA_ERR_SRC_LOG ECh70h F0h74h F4H78h THERMTRIP_CONFIG F8hPKG_CST_ENTRY_CRITERIA_MASK FCh 7CHTabla 4-20. PCU1 Register Mapa: Device: 10 Función: 1 (Hoja 2 de 2)Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 455Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.6.2 PCU0 Registros4.6.2.1 MEM_TRML_TEMPERATURE_REPORT:MEM_TRML_TEMPERATURE_REPORTEste registro se utiliza para informar el estado térmico de la memoria.El campo de temperatura máx canal se utiliza para informar de la temperatura máxima de todos losfilas.Tabla 4-22. PCU2 Register Mapa tabla: Módulo: 10 Función: 3DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h RESOLVED_CORES_MASK B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H

68h E8h6Ch ECh70h F0h74h78h F8hFCh 7CHProcesador Uncore Registros de configuración456 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.6.2.2 MEM_ACCUMULATED_BW_CH_ [0:3]: MEM_ACCUMULATED_BW_CH_0Este registro contiene una medida proporcional a la media ponderada de DRAM BW para elcanal (incluyendo todos los rangos). Los pesos se configuran en el controlador de memoriacanal de registro PM_CMD_PWR.4.6.2.3 PACKAGE_POWER_SKU: Paquete de energía SKUDefine permitido poder y el tiempo que limita los parámetros SKU.El microcódigo se actualizará el contenido de este registro.MEM_TRML_TEMPERATURE_REPORTBus: 1 dispositivo: 10 Función: 0 Offset: 60Bit Attr defecto Descripción31:24 RO-V 00h Canal 3 de la Temperature MáximaTemperatura en grados (C).23:16 RO-V 00h Canal 2 de la Temperature MáximaTemperatura en grados (C).15:08 RO-V 00h Canal 1 de la Temperature MáximaTemperatura en grados (C).07:00 RO-V 00h Canal 0 Temperature MáximaTemperatura en grados (C).MEM_ACCUMULATED_BW_CH_ [0:3]Bus: 1 dispositivo: 10 Función: 0 Offset: 64, 68, 6C, 70Bit Attr defecto Descripción31:0 RO-V 00000000hDatosEl valor BW ponderada se calcula por el controlador de memoria basado en lala siguiente fórmula:Num_Precharge * PM_CMD_PWR [PWR_RAS_PRE] +Num_Reads * PM_CMD_PWR [PWR_CAS_R] +Num_Writes * PM_CMD_PWR [PWR_CAS_W]PACKAGE_POWER_SKUBus: 1 dispositivo: 10 Función: 0 Offset: 84Bit Attr defecto Descripción63:55 RV 0h reservados54:48 RO-V 2Fh PACKAGE_MAX_TIME: La ventana de tiempo máximo permitidopara un procesador que podría ser utilizado en diversos MSR límite de potencia.Package Tiempo Max = (float) (1 + X / 4) * (2 ^ Y) * (unidad de tiempo)DondeX = PACKAGE_MAX_TIME [54:53]Y = PACKAGE_MAX_TIME [52:48]La unidad de medida de este campo se define en el TIME_UNITcampo en el registro PACKAGE_POWER_SKU_UNIT.Nota: Para algunos procesadores, este valor puede ser 0 lo que indica que no hay límite

en la ventana de tiempo para ser programado en PACKAGE_POWER_LIMIT MSR yPP0_POWER_LIMIT MSR.47 RV 0h reservados46:32 RO-V Varía PACKAGE_MAX_POWER: El límite de potencia máxima permitida para un procesador quepodría ser utilizado en el registro PACKAGE_POWER_LIMIT. El valor está en las unidadesidentificada en el campo POWER_UNIT en PACKAGE_POWER_SKU_UNIT registro.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 457Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.6.2.4 PACKAGE_POWER_SKU_UNIT: Paquete de energía Unidad SKUDefine las unidades utilizadas para diversos valores de potencia, energía y tiempo en distintos registros.4.6.2.5 PACKAGE_ENERGY_STATUS: Paquete Estado de EnergíaPaquete de energía consumida por toda la familia Xeon E5 procesador Intel (incluyendo IAy Uncore). El contador se ajustará alrededor y seguir contando cuando alcanza sulimitar.31 RV 0h Reservados30:16 RO-V Varía PACKAGE_MIN_POWER: El límite de potencia mínima permitida para un procesador quepodría ser utilizado en el registro PACKAGE_POWER_LIMIT. El valor está en las unidadesidentificada en el campo POWER_UNIT en PACKAGE_POWER_SKU_UNIT registro.15 RV 0h Reservados14:00 RO-V Varía PACKAGE_TDP_POWER: Potencia de diseño térmico del paquete permitido para esteprocesador de. El valor está en las unidades identificadas en el campo POWER_UNIT enRegistro PACKAGE_POWER_SKU_UNIT.PACKAGE_POWER_SKUBus: 1 dispositivo: 10 Función: 0 Offset: 84Bit Attr defecto DescripciónPACKAGE_POWER_SKU_UNITBus: 1 dispositivo: 10 Función: 0 Offset: 8CBit Attr defecto Descripción31:20 RV 0h reservados19:16 RO-V 0Ah TIME_UNIT: Este campo define unidad de tiempo utilizado por los campos de la ventana de tiempo en el * _CSR.La unidad de tiempo real se calcula usando la fórmula:Unidad de tiempo = 1 / (2 ^ TIME_UNIT) segundoEl valor predeterminado de 0Ah traduce a una unidad de tiempo de 976 nosotros15:13 RV 0h reservados12:08 RO-V 10h ENERGY_UNIT: Este campo define la unidad de energía utilizada por los campos de energía en* _ENERGY_STATUS CSR.La unidad de energía real se calcula usando la fórmula:Unidad de Energía = 1 / (2 ^ ENERGY_UNIT) JEl valor predeterminado de 10h se traduce a una unidad de energía de 15,3 UJ7:04 RV 0h reservados03:00 RO-V 3h POWER_UNIT: Este campo define la unidad de energía utilizada por los campos de energía de * _CSR.La unidad de potencia real se calcula usando la fórmula:Unidad de potencia = 1 / (2 ^ POWER_UNIT) WEl valor por defecto de 3 horas se traduce en una unidad de potencia de 1/8 W.Procesador Uncore Registros de configuración458 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2

4.6.2.6 Package_Temperature: Package_TemperatureTemperatura del paquete de grados (C). Este campo se actualiza por FW.4.6.2.7 PCU_REFERENCE_CLOCK: PCU reloj de referenciaEste registro se hará válida ciclos Bclk. Valores superiores 32b se envuelva alrededor. Este valorse utiliza para los cálculos de energía y potencia.4.6.2.8 P_STATE_LIMITS: Límites P-StateEste registro permite SW para limitar la frecuencia máxima permitida durante el tiempo de ejecución.El microcódigo se muestra este registro en bucle lento.La funcionalidad añadida de B a paso.PACKAGE_ENERGY_STATUSBus: 1 dispositivo: 10 Función: 0 Offset: 90Bit Attr defecto Descripción31:0 RO-V 00000000hPACKAGE_ENERGY_COUNTER: La energía de todo el procesador incluido IACore, avión DRAM y el agente del sistema en el paquete del procesador. Este contadorda la vuelta a un desbordamiento y sigue contando. Las unidades de la energía es comoespecificado en el registro PACKAGE_POWER_SKU_UNIT. Para determinar el poderconsume el paquete entero, BIOS / SW puede leer el contador en una específicaintervalo y dividir la diferencia entre el intervalo de tiempo. Cálculo del poder es lapotencia media en el tiempo transcurrido entre dos lecturas.Potencia = [Valor (t + x) - Valor (t)] / xes decir,Potencia = (E2-E1) / (t2-t1)dondet1 = marca de tiempo 1t2 = tiempo de sello 2E1 = lectura de Energía en el instante t1E2 = lectura de Energía en el tiempo t2Package_TemperatureBus: 1 dispositivo: 10 Función: 0 Offset: C8Bit Attr defecto Descripción31:8 RV 0h reservados07:00 RO-V 00h TemperaturaTemperatura del paquete de grados (C).PCU_REFERENCE_CLOCKBus: N Dispositivo: 10 Función: 0 Offset: D4Bit Attr defecto Descripción31:0 RO-V 00000000hTIME_VAL: Valor TiempoNúmero de ciclosIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 459Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.6.2.9 TEMPERATURE_TARGET: Temperatura del objetivoLegado registro de retención constantes relacionados con la temperatura para el uso de plataforma.4.6.3 PCU1 Registros4.6.3.1 SSKPD: Sticky datos ScratchpadEste registro contiene 64 bits de escritura sin funcionalidad detrás de ellos. Es para laconveniencia del BIOS controladores y los gráficos.

4.6.3.2 C2C3TT: C2 a C3 temporizador TransiciónP_STATE_LIMITSBus: 1 dispositivo: 10 Función: 0 Offset: D8Bit Attr defecto Descripción31 RW-KL 0b LockEste bit se bloqueará todas las opciones de este registro.30:16 RV 0h reservados15:08 RW-L 00h P-State OffsetHW de control P-Estado en el desplazamiento desde P1 relativa. El campo de desplazamiento determina elnúmero de contenedores para dejar P1 (de forma dinámica).07:00 RW-L FFh P-State LimitaciónEste campo indica el límite de frecuencia máxima permitida durante el tiempo de ejecución.TEMPERATURE_TARGETBus: 1 dispositivo: 10 Función: 0 Offset: E4Bit Attr defecto Descripción31:28 RV 0h reservados27:24 RW-V 0h TCC activación Offset: Este campo indica al procesador el desplazamiento desde elconjunto de fábrica temperatura de activación TCC en que el circuito de control térmico (TCC)debe ser activado. TCC se activará a una temp (TCC Temperatura de activación -Activación TCC Offset). El valor por defecto es 0 causando TCC para activar a la activación TCCtemperatura. Este campo sólo es válido cuando PLATFORM_INFO [30] se establece que indicadisponibilidad de la función23:16 RO-V Varía TCC Temperatura de activación: Es la temperatura ajustada en fábrica a la que elCircuito de control térmico (TCC) se impondrá la Prochot # señal y activar laMonitor térmico adaptativo.15:08 RO-V Variable Control de compensación de temperatura: También se conoce como Tcontrol. Cuando el procesadortemperatura es leído por PECI, este campo de bits especifica un valor de temperatura con relación ael Prochot # temperatura de activación de la señal. Uso de la temperatura apropiadacaracterística de detección, cuando la temperatura informado es menor que el valor en este campo,el controlador de velocidad del ventilador avanzada debe funcionar el ventilador del procesador en elmáximo RPM. Este es un valor sin signo que se mide en incrementos de 1 ° Crecortado a 0 °.7:00 RV 0h reservadosSSKPDBus: 1 dispositivo: 10 Función: 1 Desplazamiento: 6CBit Attr defecto Descripción63:0 RWS 0000000000000000hDatos de la memoria de apuntes4 Palabras de almacenamiento de datos.Procesador Uncore Registros de configuración460 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2El procesador de uso:Este registro está siendo reutilizado para el procesador. El microcódigo leerá el valorde este registro y cargarlo en un temporizador de firmware. El temporizador se arma al salirPC3, y un bit de estado se establece cuando se agote el tiempo. El bit de estado sirve como una puerta paraentrar en PC3.BIOS se puede actualizar este valor en tiempo de ejecución.

Unidad para este registro es us. Así que tenemos una gama de 0-4095 nosotros. (Nota: 0 no es un valorválida para este registro)el uso del procesador:Este registro contiene el valor del temporizador snoop inicial (pop-down). BIOS se puede actualizar estavalor en tiempo de ejecución.El microcódigo se muestra este registro en bucle lento. Si el valor ha cambiado desde lamuestra anterior y, además, no hay ningún parámetro Hystereris válido (HYS) de unPM_DMD anterior o mensaje PM_RSP, el microcódigo configuraránIMPH_CR_SNP_RELOAD [LIM] con este valor.El registro debe contener un valor distinto de cero para evitar tener un tiempo de espera infinito.4.6.3.3 CSR_DESIRED_CORES: Núcleos deseadosNúmero de conductores / hilos BIOS quiere existir en el siguiente reinicio. Un reinicio del procesador debese utilizará para este registro tenga efecto. Tenga en cuenta que la programación de este registro a un valormayor que el producto tiene los núcleos no se debe hacer.Este registro se restablece sólo PWRGOOD.C2C3TTBus: 1 dispositivo: 10 Función: 1 Desplazamiento: 74Bit Attr defecto Descripción31:12 RV 0h reservados11:00 RW 32h Pop Up Valor de inicializaciónValor en micro-segundos.CSR_DESIRED_CORESBus: 1 dispositivo: 10 Función: 1 Desplazamiento: A4Bit Attr defecto Descripción31 RWS-KL 0b LockBloquear:una vez escrito para un '1 ', los cambios en este registro no se puede hacer. Autorizado únicamente por unpower-on reset30 RWS-L 0b SMT DesactivarDesactivar multithreading simultáneo de todos los núcleos, si este bit se pone a '1 '.29:16 RV 0h reservados15:00 RWS-L 0000h Cores Off MaskBIOS establecer este bit para solicitar que el núcleo de juego no debe estar activadoque sale de reinicio.El valor por defecto de este registro significa que todos los núcleos están habilitados.Restricciones: Al menos un núcleo principal debiera estar activo. De lo contrario, FW ignoraráel ajuste por completo.Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 461Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.6.4 PCU2 Registros4.6.4.1 PACKAGE_RAPL_PERF_STATUSEste registro es utilizado por el microcódigo reportar el paquete violaciónes límite de energía en elPlataforma PBM.4.6.4.2 DRAM_POWER_INFODefine permitido poder DRAM y parámetros de tiempo.El microcódigo se actualizará el contenido de este registro.La ventana de tiempo mínimo para la DRAM RAPL es compartida con todos los otros RAPLs, sino que puedese encuentra en el registro PWR_LIMIT_MISC_INFO.PACKAGE_RAPL_PERF_STATUSBus: 1 dispositivo: 10 Función: 2 Desplazamiento: 88

Bit Attr defecto Descripción63:32 RV 0h reservados31:0 RO-V 00000000hPoder Límite contador aceleradorIndica el número de veces que el algoritmo de limitación de potencia tuvo que recortar el poderlimitar debido a golpear el estado de energía más bajo posible.Acumulado PAQUETE tiempo estranguladoDRAM_POWER_INFOBus: 1 dispositivo: 10 Función: 2 Desplazamiento: 90Bit Attr defecto Descripción63 RW-KL 0b LockBloquee poco para bloquear el Registro62:55 RV 0h reservados54:48 RW-L 28h máxima Ventana de tiempoLa ventana de tiempo máximo permitido para la DRAM. Los valores más altos se sujetan aeste valor.x = PKG_MAX_WIN [54:53]y = PKG_MAX_WIN [52:48]La ventana de intervalo de tiempo es el número de punto flotante determinado por el poder 1.x * (2, y).La unidad de medida se define enDRAM_POWER_INFO_UNIT_MSR [TIME_UNIT].47 RV 0h reservados46:32 RW-L 0258h máxima potencia del paqueteEl ajuste de la potencia máxima permitida para DRAM. Los valores más altos se sujetan aeste valor. El valor máximo es típico (no garantizado).31 RV 0h Reservados30:16 RW-L 0078h mínima potencia DRAMEl ajuste de la potencia mínima permitida para DRAM. Los valores más bajos se sujetan a estevalor. El valor mínimo es típico (no garantizado).15 RV 0h Reservados14:00 RW-L 0118h Spec DRAM EnergíaEl poder de Especificaciones permitido para DRAM. El valor TDP es típico (no garantizado).Procesador Uncore Registros de configuración462 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.6.4.3 DRAM_ENERGY_STATUSEnergía DRAM consumido por todos los módulos DIMM en todos los canales. El contador se ajustarála vuelta y seguir contando cuando llega a su límite.Los datos se actualizan por el microcódigo y es de sólo lectura para todos los SO.4.6.4.4 DRAM_ENERGY_STATUS_CH [0:3]: DRAM Energía Status_CH0Energía DRAM consumido por todos los módulos DIMM en Kanal0. El contador se ajustará alrededory seguir contando cuando llega a su límite.El estado de la energía se reporta en unidades que se definen enDRAM_POWER_INFO_UNIT_MSR [ENERGY_UNIT].Los datos se actualizan por el microcódigo y es de sólo lectura para todos los SO.DRAM_ENERGY_STATUSBus: 1 dispositivo: 10 Función: 2 Desplazamiento: A0Bit Attr defecto Descripción63:32 RV 0h reservados31:0 RO-V 000000

00hValor de la energíaValor de la energíaDRAM_ENERGY_STATUS_CH [0:3]Bus: 1 dispositivo: 10 Función: 2 Desplazamiento: A8, B0, B8, C0Bit Attr defecto Descripción63:32 RV 0h reservados31:0 RO-V 00000000hValor de la energíaValor de la energíaIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 463Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.6.4.5 DRAM_RAPL_PERF_STATUS: DRAM RAPL Perf EstadoEste registro es utilizado por el microcódigo reportar avión violaciónes límite de potencia DRAM enel PBM Plataforma.Dual asignan como PCU ioreg4.6.4.6 MCA_ERR_SRC_LOG: MCA error Origen del registroMCSourceLog es utilizada por la UCP para registrar las fuentes de error. Este registro se inicializa aceros durante el reinicio. La UCP establecer los bits correspondientes cuando la condición de queparece representar. La UCP no borra los registros-el UBox o entidades off-diedebe limpiar cuando se consumen, a menos que implica su procesamiento tomandopor el andén.4.6.4.7 THERMTRIP_CONFIG: Configuración ThermtripEste registro se utiliza para configurar si la señal Thermtrip sólo lleva a laDatos del viaje procesador, o aplica la información del viaje Souvenirs también. Laregistro será utilizado por HW para permitir la operación lógica OR de información memtrip en el Thermtrip Oárbol.DRAM_RAPL_PERF_STATUSBus: 1 dispositivo: 10 Función: 2 Desplazamiento: D8Bit Attr defecto Descripción63:16 RV 0h reservados15:00 RO-V 0000h Potencia Límite contador ViolaciónIndica el número de veces que el algoritmo de limitación de potencia tuvo que recortar el poderlimitar debido a golpear el estado de energía más bajo posible.MCA_ERR_SRC_LOGBus: 1 dispositivo: 10 Función: 2 Desplazamiento: ECBit Attr defecto Descripción31 RWS-V 0b CATERRError externo: Este conector detecta una CATERR que no se originó.Es o (bit 30, bit29), funciona como un poco válido para las otras dos condiciones del paquete.No tiene ningún efecto cuando un núcleo local está asociado con el error.30 RWS-V 0b IERRError externo: Este zócalo sintió un CATERR externa y determinó que eraIERR.29 RWS-V 0b MCERRError externo: Este zócalo sintió un CATERR externa y determinó que eraMCERR.28:8 autocaravanas 0h reservados07:00 RWS-V 00h Core Mask

Bit i es en si el núcleo afirmé un error.THERMTRIP_CONFIGBus: 1 dispositivo: 10 Función: 2 Desplazamiento: F8Bit Attr defecto Descripción31:4 RV 0h reservadosProcesador Uncore Registros de configuración464 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.6.5 PCU3 Registros4.6.5.1 RESOLVED_CORES_MASK: Resuelta Cores Mask4.7 Cuadro de utilidad Procesador (UBox) RegistraLa Caja de Utilidad es la pieza de la lógica de procesador que se ocupa de la no convencionalflujos en el sistema. Esto incluye operaciones tales como los accesos de registro, interrumpirflujos, flujos de bloqueo y eventos. Además, las casas Caja de Utilidad coordinación para laarquitectura de rendimiento, así como casas de bloc de notas y registros de semáforos.4.7.1 RSE GrupoEsta sección se aplica al rendimiento de procesador Utility Box semáforo y Blocregistros0 RW 0b Enable MEM viajeSi se establece en 1, UCP o en la información MEMtrip en el Thermtrip o árbolSi se establece en 0, PCU ignorará la información MEMtrip y Thermtrip sólo tendrála indicación del procesador.Esperar BIOS para habilitar esta en Phase4RESOLVED_CORES_MASKBus: 1 dispositivo: 10 Función: 3 Desplazamiento: B0Bit Attr defecto Descripción31:25 RV 0h reservados24 RO-V 0b SMT CapacidadTemas habilitados en el paquete.0b 1 hilo1b 2 hilos23:16 RO-V 0h Core MaskVector de núcleos IA habilitados en el paquete.15:10 RV 0h reservados09:08 RO-V 00b Máscara TemaMáscara Tema indica qué temas están habilitados en el núcleo. El LSB es elbit de habilitación Tema 0, mientras que el MSB es el bit de habilitación para el Tema 1.07:00 RO-V 00h Core MaskLa máscara de núcleo IA resuelto contiene los núcleos IA funcionales y no defeatured.La máscara está indexada por ID lógico. Normalmente es contigua, a menos BIOSDefeature se activa en un núcleo particular.Microcódigo de procesador leerá esta máscara con el fin de decidir sobre BSP y APIC ID.THERMTRIP_CONFIGBus: 1 dispositivo: 10 Función: 2 Desplazamiento: F8Bit Attr defecto DescripciónTabla 4-23. BOX Utilidad registros del procesador del dispositivo 11, función 0 (Hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h

Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 465Ficha técnica Volumen 2Procesador Uncore Registros de configuración14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHCPUNODEID 40h C0h44h C4HIntControl 48h C8H4 canales CCh50h D0hGIDNIDMAP 54h D4h58h D8H5Ch DChCoreCount 60h E0hUBOXErrSts 64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-24. Memoria de apuntes y registros Semaphore (dispositivo 11, función 3) (hoja 1 de 2)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4hTabla 4-23. BOX Utilidad registros del procesador del dispositivo 11, función 0 (Hoja 2 de 2)Procesador Uncore Registros de configuración466 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.7.2 Caja utilidad Procesador (UBox) Registra4.7.2.1 CPUNODEID: Configuración del ID del nodo

ID de nodo Registro de Configuración38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h SMICtrl D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0h74h F4H78h F8hFCh 7CHTabla 4-24. Memoria de apuntes y registros Semaphore (dispositivo 11, función 3) (hoja 2 de 2)CPUNODEIDBus: 1 dispositivo: 11 Función: 0 Offset: 40Bit Attr defecto Descripción31:16 RV 0h reservados15:13 RW-LB 000b nodo controlador de nodo IdID de nodo del controlador de nodo. Fijado por el BIOS.12:10 RW-LB 000b NodeID del zócalo legadoNodeID del zócalo legado9:08 RV 0h reservados07:05 RW-LB 000b NodeID del master lockID es el maestro de bloqueo4:03 RV 0h Reservados02:00 RW-LB 000b NodeID del registro localID del nudo del socket localIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 467Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.7.2.2 IntControl: Control de interrupción RegistrarseInterrumpir Registro de ConfiguraciónIntControlBus: 1 dispositivo: 11 Función: 0 Offset: 48Bit Attr defecto Descripción31:19 RV 0h reservados18 RW-LB 0b IA32 Logical plano o modo de clúster Override Habilitar0: IA32 Flat lógica o modo de clúster bits están bloqueados como sólo lectura poco.1: IA32 Flat lógica o modo de clúster bits pueden ser escritos por SW, valora escrito porxTPR actualización se ignoran.Por una anulación momento del plano o Cluster valor modo lógico IA32, devuelva este bita su estado predeterminado después de que el bit es cambiado. Dejar este bit como '1 'evitaráactualización automática del filtro.17 RW-LBV 0b IA32 Flat lógica o modo de clúster

Fijado por la BIOS para indicar si el sistema operativo se está ejecutando el modo de clúster plana o lógica lógica.Este bit también puede ser actualizada por mensajes IntPrioUpd.Este bit refleja la configuración del filtro en un momento dado.0 - plana,1 - clúster.16 RW-LB Cluster 0b Compruebe Modo de muestreo0: Deshabilitar la comprobación de Logical_APICID [31:0] es distinto de cero cuando se muestrea plana /bit de modo de clúster en el mensaje IntPrioUpd como parte de el bit 1 de este registro1: Habilitar la comprobación anterior15:11 RV 0h reservados10:08 RW-LB 000b Vecor Based Control de modo HasheIndica el modo de control de hash para el control de interrupción.Seleccione la función de silencio para la base Hash redirección interrupción modo vectorialControl:000 bits de selección de 07:04 / 05:04 de vector cluster / algoritmo plana001 bits de selección de 06:03 / 04:03010 bits de selección de 04:01 / 02:01011 bits de selección de 03:00 / 01:00otro - reservados7 RV 0h Reservados06:04 Modo de redirección 000b RW-LB Seleccionar para interrupciones lógicasSelecciona el modo de redireccionamiento utilizado para interrupciones de MSI con la entrega de menor prioridadmodo. Los siguientes esquemas se utilizan:000: Prioridad Fija - seleccione la primera APIC habilitar el clúster.001: el modo de Round Robin (aplicable sólo en modo extendido).010: Hash Vector - seleccione la primera APIC permitido en la ronda robin forma de partidaformar el hash del número de vector.por defecto: Prioridad FijaNota: RdrModSel sólo se aplica en el modo de clúster x2APIC3:02 RV 0h reservados1 Fuerza 0b RW-LB al modo APIC X2Escribe:1: Las fuerzas del sistema para pasar a modo x2APIC.0: No se afectaráFuncional sólo si el modo x2APIC se habilita a través del bit [0] del mismo registro.0 RW-LB 0b Extended APIC Habilitarcapacidad x2APIC se activa / desactiva en el sistema1: x2APIC está habilitado en el sistemaBIOS siempre debe establecer el bit en 1.Procesador Uncore Registros de configuración468 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.7.2.3 GIDNIDMAP: Nodo Registro Mapping IDMapeo entre el grupo de Identificación y nodeid4.7.2.4 CoreCount: Número de conductoresReflexión del registro LTCount24.7.2.5 UBOXErrSts: Error registro de estadoEste es el estado de error en el registro UBox y cubre la mayor parte de los errores relacionados con la interrupciónGIDNIDMAPBus: 1 dispositivo: 11 Función: 0 Offset: 54Bit Attr defecto Descripción

31:24 RV 0h reservados23:21 RW-LB 000b ID del nudo 7NodeID de id de grupo 720:18 RW-LB 000b nodo Id 6Id Nodo para el grupo 617:15 RW-LB 000b ID del nudo 5Id Nodo para el grupo 514:12 RW-LB Nodo 000b Id 4Id Nodo para el grupo 4 id11:09 RW-LB 000b Id Nodo 3Id Nodo para el grupo 308:06 RW-LB 000b Id Nodo 2Id Nodo para el grupo Id 205:03 RW-LB 000b Id Nodo 1Id Nodo para el grupo Id 102:00 RW-LB 000b ID del nudo 0Id Nodo para el grupo 0CoreCountBus: 1 dispositivo: 11 Función: 0 Offset: 60Bit Attr defecto Descripción31:5 RV 0h reservados04:00 RO-V 0h Conde CoreReflejo de la UCR LTCount2UBOXErrStsBus: 1 dispositivo: 11 Función: 0 Offset: 64Bit Attr defecto Descripción31:7 RV 0h reservados6 RWS 0b máscara no compatibleGeneración de Mask SMI al recibir códigos de operación no compatibles.5 RWS 0b Máscara PoisonGeneración de Mask SMI en la recepción de veneno en UBox.4 RW-V 0b Opcode no compatible recibida por UBoxCódigo de operación no compatible recibida por UBoxIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 469Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.7.3 cuadernillo de apuntes y registros Semaphore4.7.3.1 CPUBUSNO: El autobús número Procesador RegistrarseConfiguración del bus número para el procesador.4.7.3.2 SMICtrl: SMI Registro de ControlControl de generación SMI3 RW-V 0b Poison fue recibido por UBoxUBox recibió una transacción envenenado2 RV 0h Reservados1 RW-V 0b SMI fuente iMCSMI es causada debido a una indicación de la iMC0 RW-V 0b SMI es causada debido a un UMC generado localmenteEste es un bit que indica que un SMI fue causada debido a un UMC generada localmenteUBOXErrStsBus: 1 dispositivo: 11 Función: 0 Offset: 64Bit Attr defecto Descripción

CPUBUSNOBus: 1 dispositivo: 11 Función: 3 Desplazamiento: D0Bit Attr defecto Descripción31 RW-LB 0b válidoIndica si los números de los autobuses se han inicializado o no30:16 RV 0h reservados15:08 RW-LB 00h Procesador autobús número 1Número de bus para dispositivos que no IIO en el Uncore07:00 RW-LB 00h Procesador Bus Número 0Número Bus para dispositivos IIOSMICtrlBus: 1 dispositivo: 11 Función: 3 Desplazamiento: D8Bit Attr defecto Descripción31:26 RV 0h reservados25 RW 0b deshabilitar la generación de Intel SMIDesactivar la generación de Intel SMI24 RW 0b UMC SMI EnableEste es el bit de habilitación que permite la generación de Intel SMI debido a un UMC1 -> Generar SMI después de que expire el contador de umbral.0 -> Desactivar la generación de SMI23:20 RV 0h reservados19:00 RW 00000h umbral de generación SMIEsta es la cuenta regresiva que ocurre en el hardware para que se genere un SMIdebido a un UMCProcesador Uncore Registros de configuración470 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.8 Supervisión del rendimiento (la tarde en) Registra4.8.1 CSR Register MapasLos siguientes mapas de registro son para supervisión de rendimiento:Tabla 4-25. Intel QuickPath Interconnect Perfmon dispositivo 8 y 9, función 2Inicio Agente Perfmon registros del dispositivo 14, función 1Memoria Controlador Perfmon registros del dispositivo 16, función 0,1,4,5DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h14h 94h18h 98h1Cr 9Ch20hPmonCntr_0A0h24h A4h28hPmonCntr_1A8hSDID SVID 2Cr ACh30hPmonCntr_2

B0hCAPPTR 34h B4h38hPmonCntr_3B8hMAXLAT MINGNT INTPIN INTL 3Ch BCHHaPerfmonAddrMatch0 40hPmonCntr_4C0hHaPerfmonAddrMatch1 44h C4HHaPerfmonOpcodeMatch 48h C8H4 canales CCh50hPmonCntr_FixedD0h54h D4h58h PmonCntrCfg_0 D8H5Ch PmonCntrCfg_1 DCh60h PmonCntrCfg_2 E0h64h PmonCntrCfg_3 E4H68h PmonCntrCfg_4 E8h6Ch PmonDbgCtrl ECh70h F0h74h PmonUnitCtrl F4H78h F8hFCh 7CHIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 471Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.8.2 Rendimiento Procesador Monitor de Registros4.8.2.1 PmonCtr [0:4]: la tarde en contra4.8.2.2 PmonCntr_Fixed: Contador fijoEste registro es un contador de perfmon. El software puede tanto leer y escribir.4.8.2.3 PmonCntrCfg_ [0:4]: Performance Contadores de registro de controlPmonCtrBus: 1 Dispositivo: 8 Función: 2 Desplazamiento: A0, A8, B0, B8, C0Bus: 1 Dispositivo: 9 Función: 2 Desplazamiento: A0, A8, B0, B8, C0Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: A0, A8, B0, B8, C0Bus: 1 dispositivo: 16 Función: 0, 1,4,5 Offset: A0, A8, B0, B8, C0Bit Attr defecto Descripción63:48 RV 0h reservados47:0 RW-V 000000000000hValor del contadorEste es el valor actual del contador.PmonCntr_FixedBus: 1 dispositivo: 16 Función: 0 Offset: D0Bus: 1 dispositivo: 16 Función: 1 Desplazamiento: D0Bus: 1 dispositivo: 16 Función: 4 Desplazamiento: D0Bus: 1 dispositivo: 16 Función: 5 Desplazamiento: D0Bit Attr defecto Descripción

63:48 RV 0h reservados47:0 RW-V 000000000000hValor del contadorEste es el valor actual del contador.PmonCntrCfgBus: 1 Dispositivo: 8 Función: 2 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 Dispositivo: 9 Función: 2 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 dispositivo: 16 Función: 0, 1,4,5 Offset: D8, DC, E0, E4, E8Bit Attr defecto Descripción31:24 RW-V 00h UmbralEste campo se compara directamente con un valor de evento de entrada para los eventos quepuede incrementar por 1 o más en un ciclo dado. Dado que el evento más amplia de laUncore es 7bits (ocupación de colas), bit 31 está reservado. El resultado de lacomparación es con eficacia una amplia evento 1 bit, es decir, el contador seráincrementa en 1 cuando la comparación es verdadera (el tipo de comparación dependeen la configuración del bit 'invertir' - ver poco por debajo de 23) independientemente del tamaño de lacaso original. Cuando este campo es cero, la comparación de umbral se desactiva yel evento es pasado sin modificación.23 RW-V 0h InvertirEste bit indica cómo se comparará el campo umbral a la entranteevento. Cuando 0, la comparación que se va a hacer umbral es> = evento. ¿Cuándoestablece en 1, la comparación que se va a hacer se invierte desde el caso en el que estebit se pone a 0, es decir, el umbral <evento. El bit de invertir sólo funciona cuando Umbral! = 0. Por lo tanto, si uno quisiera invertir un evento no ocupación (como Hit LLC), unadebe establecer el umbral a 1.Procesador Uncore Registros de configuración472 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.8.2.4 PmonUnitCtrl: Performance Unidad de Control de Registro22 RW-V 0h Contador HabilitarEste campo es la habilitación de local para el contador de Monitor de rendimiento. Este bit debe afirmarsea fin de que el contador de monitor de rendimiento para comenzar a contar los eventos seleccionados por el'Evento select', 'máscara de unidad', y los bits "internos" (ver los campos de más abajo). No es unobit por contador PerfMon. Tenga en cuenta que si este bit se pone a 1, pero la unidad de controlRegistros han determinado que el conteo está desactivada, el contador no secontar.21:20 RV 0h reservadosEl software debe escribir en el comportamiento de otra persona 0 no está definido.19 RV 0h reservados18 RW-V 0h Edge DetectDetectar contornos le permite a uno para contar o bien 0 a 1 o 1 a 0 transiciones de un dadoevento. Por ejemplo, tenemos un evento que cuenta el número de ciclos en L0smodo en el QPI. Mediante el uso de detección de bordes, se puede contar el número de veces queModo L0s entrado (al detectar el flanco ascendente).Edge detectar sólo funciona en conjunto con umbral. Esto es cierto incluso paraeventos que sólo se incrementan en 1 en un ciclo dado (como el ejemplo L0smás arriba). En este caso, se debe establecer un umbral de 1. También se puede utilizar EdgeDetectar con eventos de ocupación de colas. Por ejemplo, si se quiere contar con la

número de veces en que la ocupación TOR fue mayor que 5, se seleccionaríacaso de ocupación TOR con un umbral del 5 y establezca el Edge Detect bits.Borde de detección también se puede utilizar con la invertir. Esto generalmente no es particularmenteútil, ya que el recuento de flancos descendentes en comparación con el aumento de los bordes será siemprediferir en 1.17 WO 0h reservados16 WO 0h reservados15:08 RW-V 00h Máscara UnidadEsta máscara selecciona los sub-eventos a ser seleccionados para la creación del evento. Lasub-eventos seleccionados son O-lógico-ed juntos para crear eventos. Al menos unosub-evento debe seleccionarse otro modo las señales de eventos Monitor de rendimiento no siempreconseguir afirmado. Eventos sin sub-eventos mencionados tienen efectivamente un solo subevento- Bit 8 se debe establecer en 1 en este caso.07:00 RW-V 00h Evento SelectEste campo se utiliza para descodificar el evento de monitor de rendimiento que se selecciona.PmonUnitCtrllBus: 1 Dispositivo: 8 Función: 2 Desplazamiento: F4Bus: 1 Dispositivo: 9 Función: 2 Desplazamiento: F4Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: F4Bus: 1 dispositivo: 16 Función: 0, 1,4,5 Offset: F4Bit Attr defecto Descripción31:18 RV 0h reservados17 RW 0h reservados16 RW 0h Freeze ActivaEste bit controla lo que los contadores de la unidad harán cuando reciban una congelaciónseñal. Cuando se establece, se les permitirá a los contadores que se congele. Cuando no se establece, elcontadores ignorar la señal de congelación. Para congelar para ser habilitado una unidad determinada,todos los registros de control de la unidad debe tener este conjunto de bits.15:09 RV 0h reservadosPmonCntrCfgBus: 1 Dispositivo: 8 Función: 2 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 Dispositivo: 9 Función: 2 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: D8, DC, E0, E4, E8Bus: 1 dispositivo: 16 Función: 0, 1,4,5 Offset: D8, DC, E0, E4, E8Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 473Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.8.2.5 HaPerfmonAddrMatch0: Home Agente Perfmon Dirección del partido Registrarse0Estos registros se utilizan para volcar el contenido de los contenidos del perseguidor agente interno ycontrolar los estados.4.8.2.6 HaPerfmonAddrMatch1: Home Agente Perfmon Dirección del partido Registrarse1Estos registros se utilizan para volcar el contenido de los contenidos del perseguidor agente interno ycontrolar los estados.4.8.2.7 HaPerfmonOpcodeMatch: HA Performance Opcode Partido RegistrarseEstos registros se utilizan para identificar y registrar el código de operación transacción desde el hogarperseguidor del agente.8 RW-V 0h Contadores FreezeEste bit se escribe cuando los contadores deben congelarse. Si este bit se escribe

y congelar está habilitada, los contadores de la unidad dejará de contar. Para congelar lacontadores, este bit sólo debe ser fijado por uno de los registros de control de la unidad.7:02 RV 0h reservados1 WO 0h Poner contadores a ceroCuando este bit se escribe en los campos de datos de los contadores se reiniciarán. Lalos valores de configuración no se restablecen. Para restablecer los contadores, este bit sólo necesita serestablecido por uno de los registros de control de la unidad.0 WO 0h Cambiar Configs ContadorCuando este bit se escribe en los registros de configuración del contador se restablece. Esteno afecta los valores de los contadores. Para restablecer los contadores, este bit es necesariosólo será establecido por uno de los registros de control de la unidad.PmonUnitCtrllBus: 1 Dispositivo: 8 Función: 2 Desplazamiento: F4Bus: 1 Dispositivo: 9 Función: 2 Desplazamiento: F4Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: F4Bus: 1 dispositivo: 16 Función: 0, 1,4,5 Offset: F4Bit Attr defecto DescripciónHaPerfmonAddrMatch0Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: 40Bit Attr defecto Descripción31:6 RWS 0000000hBajo dirección física de una línea de cachéEste contiene 26 bits de bajo dirección física [31:6] de una línea de caché. La baja 26bits de dirección de una dirección de partido acontecimiento arquitectónico se encuentran en el registro.5:00 RV 00h reservadosHaPerfmonAddrMatch1Bus: 1 dispositivo: 14 Función: 1 Desplazamiento: 44Bit Attr defecto Descripción31:14 RV 0h reservados13:00 RWS 0000h Alta Dirección física de una línea de cachéEste contiene 14 bits de la dirección física [45:32] de una línea de caché. Los altos 14 bitsdirección de un partido arquitectónico dirección del evento es en el registro.Procesador Uncore Registros de configuración474 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 24.9 R2PCIe y tabla de enrutamiento del anillo Créditos4.9.1 R2PCIe Routing Registro MapaHaPerfmonOpcodeMatchBus: 1 dispositivo: 14 Función: 1 Desplazamiento: 48Bit Attr defecto Descripción31:6 RV 0h reservados05:00 RWS 0h Home Agente Opcode partido RegistrarseInicio Agente Opcode Partido Register (HaPerfmonOpcodeMatch): Este campo se utilizapara que coincida con el código de operación de transacción para la identificación de un evento arquitectónico.R2PCIe Register mapa (dispositivo 19, función 0)DID VID 0h 80hPCISTS PCICMD 4h 84hCCR 88h 8h RIDBIST HDR PLAT CLSR Ch. 8Ch10h 90h

14h 94h18h 98h1Cr 9Ch20h A0h24h A4h28h A8hSDID SVID 2Cr ACh30h B0hCAPPTR 34h B4h38h B8hMAXLAT MINGNT INTPIN INTL 3Ch BCH40h C0h44h C4H48h C8H4 canales CCh50h D0h54h D4h58h D8H5Ch DCh60h E0h64h E4H68h E8h6Ch ECh70h F0hIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 475Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.10 MISC Registros4.10.1 QPIREUT_PM_R0: REUT Power Management Registro 074h F4H78h F8hFCh 7CHQPIREUT_PM_R0Bus: 1 Dispositivo: 8 Función: 3 Desplazamiento: 190Bus: 1 Dispositivo: 9 Función: 3 Desplazamiento: 190Bit Attr defecto Descripción31:28 RWS-LV 0b TL0sDriveRemote27:26 RV 0b reservados25:24 RWS-LV 0bTL0sSleepMinRemoteTL0S_SLEEP_MIN_REMOTESi # de enlaces soportados es mayor que 0, entoncesEnlace Seleccione siempre debe ser utilizado para visualizar el valor leído actual para este campo.Existe una dependencia de escritura para este campo en base al valor de puede controlarVarios Links?Si puede controlar múltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir sóloel enlace seleccionado.Si puede controlar múltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace serecibir el valor escrito.Comportamiento Intel QPIValores TL0sSleepMinRemote y TL0sWakeRemote son capturados en TS

secuencia y actualizada en este RSE, S / W o el BIOS puede actualizar estos valores comosolución temporal.Significa S / W o BIOS se sobreponen a todo lo que los valores son capturados en TSsecuencia. En la posterior entrada en InbandReset hace que estos valores seansobrescribe nuevo por H / W con valores capturados de la secuencia TS. Para que S / Wo BIOS solución permanente que necesita otro bit de control para decirle H / W noactualizar esta RSE más.Este campo se decodifica de la siguiente manera.00: 32 UI01: 48 IU10: 64 UI11: 96 IUH / W para cargar esta RSC con los valores capturados de secuencia TS bit 15 si no se ha establecido.S / W o BIOS siempre se puede escribir en estos CSR, cuando S / W o BIOS se escribenla RSE también es necesario establecer bit 15 para que estos valores permanentes.TL0s_ignore_remote_values (bit 15)Cuando se establece este bit, H / W ignora valores recibidos en secuencia TS y utiliza los valoresprogramado por S / W o BIOS.23:22 RV 0b reservadosR2PCIe Register mapa (dispositivo 19, función 0)Procesador Uncore Registros de configuración476 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 221:16 RWS-LV 0hTL0sWakeRemoteTL0S_WAKE_REMOTEEnlace Seleccione siempre debe ser utilizado para visualizar el valor leído actual para este campo.Existe una dependencia de escritura para este campo en base al valor de puede controlarVarios Links?Si puede controlar múltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir sóloel enlace seleccionado.Si puede controlar múltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace serecibir el valor escrito.Comportamiento Intel QPIValores TL0sSleepMinRemote y TL0sWakeRemote son capturados en TSsecuencia y actualizada en este RSE, S / W o el BIOS puede actualizar estos valores comosolución temporal.Significa S / W o BIOS se sobreponen a todo lo que los valores son capturados en TSsecuencia. En la posterior entrada en InbandReset hace que estos valores seansobrescribe nuevo por H / W con valores capturados de la secuencia TS. Para que S / Wo BIOS solución permanente que necesita otro bit de control para decirle H / W noactualizar esta RSE más.Este campo se encuentra en la interfaz de usuario 16 granularidad y el valor de este campo es (cuenta + 1) * 16 IUH / W para cargar esta RSC con los valores capturados de secuencia TS bit 15 si no se ha establecido.S / W o BIOS siempre se puede escribir en estos CSR, cuando S / W o BIOS se escribenla RSE también es necesario establecer bit 15 para que estos valores permanentes.TL0s_ignore_remote_values (bit 15)Cuando se establece este bit, H / W ignora valores recibidos en secuencia TS y utiliza los valoresprogramado por S / W o BIOS.15:12 RWS-L 4h TL0sDrive11:10 RWS-L 1h

TL0sSleepMinTL0S_SLEEP_MINSi # de enlaces soportados es mayor que 0, entoncesEnlace Seleccione siempre debe ser utilizado para visualizar el valor leído actual para este campo.Existe una dependencia de escritura para este campo en base al valor de puede controlarVarios Links?Si puede controlar múltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir sóloel enlace seleccionado.Si puede controlar múltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace serecibir el valor escrito.Nota: Intel QPI campo específicoTiempo mínimo remoto TX en un puerto de entrada de iniciar L0s debe permanecer en L0s. Estecorresponde al tiempo requerido por Rx local para responder a la señal de salida por L0spuerto remoto.Este campo se decodifica de la siguiente manera.00: 32 UI01: 48 IU10: 64 UI11: 96 IU9:06 RV 0b reservadosQPIREUT_PM_R0Bus: 1 Dispositivo: 8 Función: 3 Desplazamiento: 190Bus: 1 Dispositivo: 9 Función: 3 Desplazamiento: 190Bit Attr defecto DescripciónIntel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productos 477Ficha técnica Volumen 2Procesador Uncore Registros de configuración4.10.2 FWDC_LCPKAMP_CFG§05:00 RWS-L 12hTL0sWakeTL0S_WAKESi # de enlaces soportados es mayor que 0, entoncesEnlace Seleccione siempre debe ser utilizado para visualizar el valor leído actual para este campo.Existe una dependencia de escritura para este campo en base al valor de puede controlarVarios Links?Si puede controlar múltiples Links? = 0 entonces Enlace Select debe ser utilizado para escribir sóloel enlace seleccionado.Si puede controlar múltiples Links? = 1 entonces cada enlace seleccionado en el control de enlace serecibir el valor escrito.Comportamiento Intel QPIL0s Hora local Wake-up del agente remoto no debe violar. Fijado por el firmwareambos puertos de enlace antes de la L0s que entran.Este campo se encuentra en la interfaz de usuario 16 granularidad y el valor de este campo es (cuenta + 1) * 16 IUUn valor de 0 indica que es L0s no se admite en el agente local.FWDC_LCPKAMP_CFGBus: 1 Dispositivo: 8 Función: 4 Desplazamiento: 390Bus: 1 dispositivo: Función 9: 4 Desplazamiento: 390Bit Attr defecto Descripción31:17 RV 0h reservados16 RWS-L 1h

fwdc lcampenActivar señal para LC pico amplificador. Cuando este camino está activado, el otro paraleloruta reloj remitido está desactivado0 = LC pico amplificador está desactivado1 = LC pico amplificador está activado15:13 RV 0h reservados12:08 RWS-L 8hfwdc lcampcapctlSeñales LC pico amplificador de condensador de carga de control.8 Gbps: 0x8 (por defecto)6,4 Gbps: 0x1F7:06 RV 0h reservados05:04 RWS-L 0hfwdc lcampfbkctlSeñales LC pico amplificador molinero escudilla de control.03:02 RWS-L 0hfwdc lcampibiasctlLC pico amplificador PMOS señales de control de carga.01:00 RWS-L 0hfwdc lcamppbiasctlSeñales LC pico amplificador cola corriente de polarización de controlQPIREUT_PM_R0Bus: 1 Dispositivo: 8 Función: 3 Desplazamiento: 190Bus: 1 Dispositivo: 9 Función: 3 Desplazamiento: 190Bit Attr defecto DescripciónProcesador Uncore Registros de configuración478 Intel ® Xeon ® E5-1600/2400/2600/4600 (Familia E5-producto) Familias de productosFicha técnica Volumen 2