POLARIZACIN Y AMPLIFICADORES CON EL USO DE JFETs

OBJETIVOS: Analizar e implementar los principales circuitos de polarizacin para JFETs. Analizar e implementar un amplificador usando un JFET.

MARCO TEORICO:

INTRODUCCIN

Es un dispositivo semiconductor en el que la corriente fluye por una zona denominada canal que une los terminales fuente y drenador. Esta corriente se controla mediante un campo elctrico originado por una tensin aplicada en un tercer terminal denominado compuerta.

CONSTRUCCINY CARACTERSTICASDEL JFETObserve que la mayor parte de la estructura es el material tiponque forma el canal entre las capas difundidas en material tipop. El extremo superior del canal tiponse conecta mediante contacto hmico a la terminal denominada comodrenaje(drain)(D),mientras que el extremo inferior del mismo material se conecta por medio de contacto hmico a la terminal llamada lafuente(source)(S).Los dos materiales tipopse encuentran conectados juntos y al mismo tiempo hacia la terminal decompuerta(gate)(Q).Por tanto,esencialmenteel drenaje y la fuente se conectan en esencia a los extremos del canal tipo n y la compuerta, a las dos capas del material tipop.En ausencia de cualquiera de los potenciales aplicados, el JFET tiene dos uniones p-n bajo condiciones sin polarizacin. El resultado es una regin de agotamiento en cada unin, como se ilustra en la figura 1, que se parece a la misma regin de un diodo bajo condiciones sin polarizacin. Recurdese tambin que una regin de agotamiento es aquella regin carente de portadores libres y por lo tanto incapaz de permitir la conduccin a travs de la regin.

Figura 1. Estructura fsica de un JFET canal n.

En la figura 2 se ha aplicado un voltaje positivoVDS ya travs del canal y la compuerta se ha conectado en forma directa a la fuente para establecer la condicinVGS= 0 V. El resultado es que las terminales de compuerta y fuente se hallan al mismo potencial y hay una regin de agotamiento en el extremo inferior de cada materialp,semejante a la distribucin de las condiciones sin polarizacin de la figura 1. En el instante que el voltajeVDD( =VDS)se aplica, los electrones sern atrados hacia la terminal de drenaje, estableciendo la corriente convencionaliDcon la direccin definida de la figura 2. La trayectoria del flujo de carga revela con claridad que las corrientes de fuente y drenaje son equivalentes (iD=Is).Bajo las condiciones que aparecen en la figura 2, el flujo de carga es relativamente permitido y limitado nicamente por la resistencia del canal n entre el drenaje y la fuente.

Figura 2.Operacin del JFET en un circuito externo.

En cuanto el voltajeVDSse incrementa de 0v a unos cuantos voltios, la corriente aumentar segn se determina por la ley de Ohm, y la grfica deiDcontraVDSaparecer como se ilustra en la figura 3. La relativa linealidad de la grfica revela que para la regin de valores inferiores deVDSla resistencia es esencialmente una constante. A medida queVDSse incrementa y se aproxima a un nivel denominado comoVpen la figura 3, las regiones de agotamiento de la figura 2 se ampliarn, ocasionando una notable reduccin en la anchura del canal. La reducida trayectoria de conduccin causa que la resistencia se incremente, y provoca la curva en la grfica de la figura 3. Cuanto ms horizontal sea la curva, ms grande ser la resistencia, lo que sugiere que la resistencia se aproxima a "infinito" ohmiaje en la regin horizontal. SiVDSse incrementa hasta un nivel donde parezca que las dos regiones de agotamiento se "tocaran", como se ilustra en la figura 4, se tendra una condicin denominada comoestrechamiento(pinch-off). El nivel deVDSque establece esta condicin se conoce como elvoltaje de estrechamiento pellizcoy se denota por Vp, como se muestra en la figura 3. En realidad, el trmino "estrechamiento" es un nombre inapropiado en cuanto a que sugiere que la corrienteiDdisminuye, al estrecharse el canal, a 0 A. Sin embargo, como se muestra en la figura 4, es poco probable que ocurra este caso, ya queiDmantiene un nivel de saturacin definido comoIDSSen la figura 3. En realidad existe todava un canal muy pequeo, con una corriente de muy alta densidad.

Figura 3. Caracterstica iD-VDS para un JFET de canal n. Figura 4. JFET en condicin de estrechamiento.

El hecho de queiDno caiga por el estrechamiento y mantenga el nivel de saturacin indicado en la figura 3 se verifica por el siguiente hecho: la ausencia de una corriente de drenaje eliminara la posibilidad de diferentes niveles de potencial a travs del canal de materialn,para establecer los niveles de variacin de polarizacin inversa a lo largo de la uninp-n.El resultado sera una prdida de la distribucin de la regin de agotamiento, que ocasiona en primer lugar el estrechamiento.

ZONAS DE FUNCIONAMIENTO

1. ZONA HMICA o LINEAL: En esta zona el transistor se comporta como una resistencia variable dependiente del valor de VGS.Un parmetro que aporta el fabricante es la resistencia que presenta el dispositivo para VDS=0 (rds on), y distintos valores de VGS.

2. ZONA DE SATURACIN: En esta zona es donde el transistor amplifica y se comporta como una fuente de corriente gobernada por VGS

3. ZONA DE CORTE: La intensidad de drenador es nula (ID=0).

A diferencia del transistor BJT, los terminales drenador y surtidor del FET pueden intercambiar sus papeles sin que se altere apreciablemente la caracterstica V-I (se trata de un dispositivo simtrico).

La operacin de un FET de CANAL P es complementaria a la de un FET de CANAL N, lo que significa que todos los voltajes y corrientes son de sentido contrario.Un transistor de efecto campo (FET) tpico est formado por una barrita de material p n, llamada canal, rodeada en parte de su longitud por un collar del otro tipo de material que forma con el canal una unin pn.

MATERIALES:

Un Osciloscopio Una fuente DC DE 18v,20v,15v Un generador de funciones Resistencias de diferente magnitud Un capacitor de 1uF Un capacitor de 47uF

PROCEDIMIENTO:

1) Implementar los circuitos de la hoja gua (literales 3, 4, 5 y 7)2) Tomar medidas de voltajes y corrientes que considere necesarias para su informe3) Para el circuito de la figura 2 graficar las formas de onda de entrada, salida y terminales de JFET.

CUESTIONARIO:1.- Presentar el diagrama esquemtico de los circuitos implementados en el laboratorio, con los respectivos cambios de haber existido.FIG. 1(a)

FIG. 2 (b)

DISEO 1:

DISEO 2

FIGURA 2

No se realiz ningn cambio.

2.-Presentar en un cuadro las mediciones realizadas, en la prctica, los valores tericos calculados y los valores simulados del trabajo preparatorio, Obtener porcentajes de erros y justificarlos.MEDICIONES REALIZADAS:FIG. 1 (a)MedidasValoresCalculadasValoresErrores

VD10,03 VVD10 V0.299%

VS3,53 VVS3.39 V3.96%

VG4,38 VVG3,504 V20%

VGS0,8 VVGS3,504 V137.5%

VDS5,65VVDS6.61 V16.99%

ID1,48 mAID1.34 mA10.13%

IG0,516 mAIG0.019 mA96.31%

IS5, 33 mAIS2.82 mA74.85%

Cmo podemos observar, si existen errores relativamente altos, ya que en la prctica presentamos algunos problemas, con la implementacin de los JFETs, ya que en ocasiones aplicbamos unos de diferente serie, y variaban los resultados, por lo que no logramos obtener los valores deseados.FIG. 1 (b)MedidasValoresCalculadasValoresErrores

VD14,99 VVD14.238 V5%

VS1,2 mVVS1.746 V41.66%

VG1,52 VVG1.48 V2.63%

VGS1,22 VVGS1.746 V43.11%

VDS13,47 VVDS12.49 V7.28%

ID1,5 mAID1.746 mA13.3%

IG2,3 nAIG0.018 mA20%

IS1,52 mAIS1.746 mA14.86%

De igual manera, en este caso, presentamos los mismo problemas, aunque en algunas magnitudes, se pudo observar que si se obtuvieron valores similares por lo que no presentan un considerable porcentaje de error.FIGURA 2:MedidasValoresCalculadasValoresErrores

VD2,10 VVD10,99 V80.89%

VS6,04 VVS3,25 V46.19%

VG10,06 VVG1.89 V81.21%

VGS1,67 VVGS-1,22 V26.94%

VDS7,96 VVDS7,74 V2.76%

ID1mAID2.17 mA53.91%

IGIG0 mA

ISIS0.47 mA

En este caso, observamos que si existen, un grado de errores relativamente altos, y adems, no logramos obtener algunos datos, ya que presentamos muchos problemas en la prctica con el uso de los JFETs. Los dems valores no logramos obtenerlos, por problemas que se nos present en el desarrollo de la prctica.

3. Realizar los clculos necesarios para determinar la ganancia de voltaje del circuito implementado. Compararlo con el valor terico calculado. Obtener el porcentaje de errores y justificarlo.

PARMETROVALOR TERICOVALOR MEDIDO

Av3.39.09%

4. Graficar en hojas de papel milimetrado las formas de onda de entrada, salida y en los terminales del JFET observados en el osciloscopio.ANEXO

CONCLUSIONES:RAMOS CAROLINA: En la prctica, logramos verificar el principio de funcionamiento de los JFETs, y sus diferentes aplicaciones, en el diseo, y polarizacin de circuitos, estableciendo as las diferencias que existe entre los BJTs. Es importante que al aplicar este tipo de dispositivos, se toma las debidas precauciones, ya que presentan un grado de sensibilidad, que pueden fcilmente alterar su funcionamiento, y no lograr obtener los resultados deseados. El implementar este tipo de dispositivos, nos ayudan a tener una idea, de cmo basan su funcionamiento, y qu que ocasiones sera indispensable aplicarlos en circuitos integrados.

PEDRO PROAO Se concluy que los transistores fet tiene una impedancia de entrada muy alta del orden de los mega-ohmios. Los transistores FET tienen una ganancia de voltaje ms baja que el transistor tbj. Se determin que los transistores FETs tienen una corriente IG es decir la corriente de la compuerta es del orden de nos nano-amperios por lo tanto se considera con un valor de cero por lo tanto la corriente que circula por la fuente y el drenaje es la misma. JISSELA ARCOS Un JFET Es un dispositivo semiconductor en el que la corriente fluye por una zona denominada canal que une los terminales fuente y drenador. Una ventaja de los transistores fets es que son menos ruidosos lo que favorece en el trabajo, pero son muy sensibles que no se los puede manipular con las manos fcilmente. Cuando se compra un fet se debe verificar que los valores asumidas en este transistor sean los correctos ya que estos son ms inestables por lo tanto antes de empezar el trabajo con estos se debe hacer una prueba para determinar los valores reales.