Hilo temático

Escuela Argentina de Microelectrónica, Tecnología y Aplicaciones

Hilo temático

¿Cuál es el ciclo de un Integrado? ¿Qué se hace en la fabrica? ¿Cómo se hace el diseño?

¿Cómo acceder hoy desde Argentina? ¿Cuál es el beneficio?

Día de la Industria

Curso: Introducción al desarrollo electrónico basado en tecnologías de integración


Diseño

Fabricación

Verificación

Prototipo

Idea CPU

ROM

RAM

I/O

CTRL

+

Herramientas EDA

TSMC , UMC ,WIIN,GCT

Ciclo de un Chip


Ciclo de la -electrónica

Software CAD

Diseño

Encapsulado

Testeo

Software

Electrónica periférica e interfaces

Sistemas

Fabricación


Ciclo de la -electrónica

Software CAD

Diseño

Encapsulado

Testeo


Sistemas

Fabricación

¿Qué se hace en el FAB?

Lithography, Thermal Oxidation, Diffusion, Ion Implantation, Interconnects


De donde sale a a donde llega ¿sólo esto es el producto?


Las tareas que se realizan en el FAB

Repeticiones de los siguientes trabajos: Oxidation Photolithography Etching Diffusion Evaporation or sputtering Chemical vapor deposition Ion Implantation Epitaxy

http://www.leb.e-technik.uni-erlangen.de/lehre/mm/html/start.htm


Fotolitografía

Diseñar las máscaras en la computadora Transferencia a la placa fotolitográfica Imagen Reticular (1x o 10x del tamaño final) Mascara final


Steps involved:

a) Substrate covered

b) Photoresist applied

c) Mask

d) Exposure and development

e) After etching

f) After resist removal

g) pattern

Litografía


Oxidación Térmica


Conexionado


Una vista en corte del producto de la FAB

Interconexiones Contactos a Poly y

Metal Vias: Metal a metal Dieléctrico separador “Passivation”

substrate

¿Cómo se hace un dispositivo con estos pasos?

La receta de un dispositivo


NMOS


CMOS


Flujo de diseño

Software CAD

Diseño

Encapsulado

Testeo


Sistemas

Fabricación


digital block

analog block

Dracula LPEDracula LPE

TimeMill TimeMill

nWavenWave

Layout Extraction

Transistor Level Simulator

System simulationSystem simulation

Digital Blocks Analog Blocks

Block Specification

Circuit Design

P & RP & RLayout IntegrationLayout Integration

MSSimulator

MSMSSimulatorSimulator

Layout Design

RTL Design

Synthesis

Gate NetlistSDF

ExtractionRCExtraction

Partition

Simulation &Correction

Verification &Correction

Simulation &Correction

Mixed-Signal Design FlowMixed-Signal Design Flow

SpectreSpectre

Netlister/partitionerconfigInterface Element

insertion

Verilog NetlistSpectre Netlist

Verilog-XLVerilog-XL

AWD : WaveformDisplay

AWD : WaveformDisplay

Verilog-A Debugger

Verilog-A Debugger

VerilogDebuggerVerilog

Debugger

IPC

Verilog-A

Composer schematicbehavioral

veriloga

Pre-SimulationPre-Simulation

LayoutLayoutIntegrationIntegration

Layout EditorLayout Editor

Digital domain

CDL output

DEF out / DEF in

AbstractgenerationAbstract

generation

Moduledeclaration

Moduledeclaration

Analog domain

Verilog netlistAnalog + I/O

Verilog netlistAnalog + I/O

Verilog inVerilog inCell libraryCell library

P&R with SEP&R with SE

Reference library

Layout viewgeneration

Layout viewgeneration

Stream outStream out

Layoutverification

Layoutverification

DRC/LVS

Post-SimulationPost-Simulation

Analog blocks

Waveform Display

Cell Based Design FlowCell Based Design Flow

ImplementationImplementation

VerificationVerification

0.35um0.35umAvantAvant!!

Cell LibraryCell Library

0.25um0.25umAritisanAritisan


0.18um0.18umAritisanAritisan


0.18um0.18umVSTVST


RTL Code Testbench

Synopsys - Design CompilerCadence - Ambit

Logic Synthesis RTL Simulation

Cadence - Verilog-XL, NC-VerilogSynopsys - VCSMentor Graphics - ModelSim

Synopsys - NovaExplorerRTLTransEDA - Verification Navigator

RTL Power Analysis

Synopsys - Power Compiler

Gate-level Netlist

Formal Verification

Synopsys - Formality, DesignVerifier

Delay Calculation

Synopsys - PrimeTime, DesignTime

Static Timing Analysis


Gate-level Simulation


Gate-level Power Analysis

Synopsys - Power Compiler

Phantom Layout

Cadence - Silicon EnsembleSynopsys - Apollo

P&R

Synopsys - Apollo

Timing / Power / Signal Integrity

Optimization

Gate-level Netlist

Formal Verification

Synopsys - Formality, DesignVerifier

RC Extraction

Synopsys - Star-RCXTMentor Graphics - XCalibre

Cadence - Silicon EnsembleSynopsys - Apollo

Delay Caculation

Gate-level Post -layout Simulation


Static Timing Analysis


Cadence - DraculaSynopsys - HerculesMentor Graphics - Calibre

DRC/ERC/LVS

Layout Merging

Layout

RC Extraction

Synopsys - Star-RCXTMentor Graphics - XCalibre

Circuit Extraction



DRC/ERC/LVS

Circuit-level Netlist

Circuit-level STA

Synopsys - PathMill

Circuit-level Power Analysis

Synopsys - PowerMill

Circuit-level Simulation

Synopsys - StarSimXT, TimeMill

Tapeout

RTL Verification

Gate-level Pre-layout Verification

Gate-levelPost-layout Verification

Circuit-levelVerification

Debug

SpringSoft - Debussy

Test Synthesis

Code Coverage Analysis

IP(s)IP(s)RAM/ROM,RAM/ROM,ARM CoreARM Core

……

Design and Verification Flows (1/3)


VirtualPlatform

ApplicationSpecificPlatform

Software Specification

Application prototype testingBlock selection/design

Preliminary physical plan and block timing specification

Application developmentBlock verification

Revised floorplan and block synthesis

Application testing

Top-level HDL

Revised floorplan and block re-synthesis

Top-level verification

Trial placement and top-level synthesis

Hardware and software co-verification

Physical synthesis

Verifications

Hardware Specification

Timing specification and physical specification

Hardware EnvironmentCPU(s)OCB(s): arbiter muxs decoders DMA bridgesOn chip memoryEMI (External Memory Interface)Special data processing unit(s)I/O interfacesTest interface

Software EnvironmentRTOSDevice drivers

AutomotiveConsumerWirelessDigital ImagingNetworking IndustrialSecurityStorage

SoC SoC Platform-based Design FlowPlatform-based Design Flow

Soft DesignHardware Design

RF Design Flow

Circuit Simulation

Schematics

Dracula-DRC, LVS

Hspice, ADS, EldoRF, Harmonic, SpectreRF

RF model

Layout

Post-simulation with parasitics

Still meet specs?

Fabrication

Testing and evaluation

Circuit specifications

Testkey design and

characterization

Yes

Yes

Meet specs?

Cadence-virtuoso, ADS, laker,tanner

Dracula-LPE

Verification

System Architecture Modification

TSMC, UMC,

No

No



SOPC Builder Tool Flow

Peripheral Library

EDIF Netlist

HDL Source Files

Testbench

C Header files

Custom Library

Peripheral Drivers

Synthesis &Fitter

GNUPro Compiler

AlteraPLD

JTAG,Serial, orEthernet

Processor Library

User Design

Other IP Blocks

ExecutableCode

HardwareConfigurat ion

File

Configure Processor

Select & ConfigurePeripherals, IP

Generate

Hardware Development Software Development

Verification& Debug

User Code

Libraries

RTOSQuartus® II

GNUPro Tools

IP Modules

Connect Blocks

Custom Instructions

Nios SOPC Design Flow

Functional Simulation

Timing Simulation

Design Entry:Verilog/VHDL

Design Entry:Verilog/VHDL

Design Verification(Verilog-XL/VSS)

Design Verification(Verilog-XL/VSS)

QuartusII / ISECompiler

QuartusII / ISECompiler

Altera/Xilinx

Third-Party Native linkHDL SynthesisHDL Synthesis

QuartusII / ISETiming Analyzer

QuartusII / ISETiming Analyzer

QuartusII / ISEProgrammer

QuartusII / ISEProgrammer

Timing Analysis

Device Programming

Synthesis & Fitting,Partitioning,

Placement, Routing

FPGA Design Flow

ARM-Based SOPC Design Flow

Quartus II SoftwareIndustry-StandardCompiler/Linker/

Relocator

JTAGTrace

User Code

Libraries

RTOS

Executable

Configure Embedded Stripe

Generate

makeprogfile

Debugger &Trace Analyzer

Verilog/VHDL files User-Defined Peripherals IP Cores

Configuration

Bus Functional Models

Embedded Stripe Models

Logic Synthesis

Design Verification

C Header files

Peripheral Drivers

Excalibur Device

Hardware Development Software Development



Tools available in the package:

Simple Design Flow

Lay out toolCircuit at the mask

(layout) level

Schematic ToolCircuit at the

Schematics level

LVSconsistency

mask = schematic ?

Simulation: Spice or any Spice based engineDigital RC simulation


Suggested design flow

Ejemplo Tanner Design Software

L-EditCircuit at the mask

(layout) level

S-EditCircuit at the

Schematics level

LVSconsistency

mask = schematic ?

Simulation: T-Spice or any Spice based engine

1

2

3

4

5


Agilent Technologies Altera Corporation Ansoft Corporation Avant! (Synopsys) Cadence Design Systems Circuit Semantics, Inc. Dolphin Integration Magma Design Automation Mentor Graphics

Silicon-Based Technology SpringSoft Synopsys & (Avant!) Synplicity SynTest Technologies Tanner Research TransEDA Verplex (Cadence) Xilinx, Inc.

Empresas de EDA


Herramientas EDA (1/2) Verilog Simulation

Verilog-XL/NC-Verilog/ ModelSim/VCS VHDL Simulation

ModelSim/Sirocco/Leapfrog/VSS

HDL Debugging Debussy

HDL Design Rule Checking nLint/LEDA/Nova Explorer/

DesignVerifier Code Coverage Analysis

Verification Navigator HDL Synthesis

Design Compiler/Power Compiler/Ambit

Formal Verification LEC/Formality

Testbench Automation VERA

Static Timing Analysis PrimeTime

Power Analysis PrimePower

Design for Testability DFT Compiler/TetraMAX/

TurboDFT/FastScan/Verifault Place & Route

Silicon Ensemble/Apollo/Astro/SOC Encounter/Blast Fusion

Full-custom Layout Virtuoso/Laker/CosmosLE/L-Edit

Layout Verification Calibre/Diva-Assura/Hercules/Dracula

RC Extraction Calibre xRC/Star-RCXT/

Fire & Ice/Dracula LPE

2005-05-30


Herramientas EDA (2/2) Schematic Entry

Composer/CosmosSE Circuit(MS) Simulation

Hspice/NanoSim/Eldo/SBT Spice/T-Spice/Smash/Spectre

RF Simulation ADS/Harmonica/

Symphony/Spectre RF Cell Characterization

DynaCell Process Simulation

TCAD-Taurus FPGA Synthesis

Synplify Pro/FC II/Leonardo FPGA Design

Maxplus II/Quartus II/Foundation/ISE/FPGA Advantage

SOC Emulation System Explorer

SOPC Flow Excalibur-ARM/Excalibur-Nios

PCB Design Alegro

System-level Design SPW/HDS/CoCentric System Studio/

SystemC Compiler/Fixed-Point Designer/ADS-DSP/COSSAP

HW/SW Co-Verification Seamless CVE

2005-05-30


Herramietas Gratuitas Magic

layout LASI

Layout Simulation LVS

IRSIM Simulation

Electric Schematics VHDL Layout Routing and placing

Xcircuit Schematic

…….

2005-05-30


Veamos un ejemplo

local


Detector de procedencia de sonido

3 mm

Tecnología

TSMC 0.35 µm

= 0.2 µm


Ejemplo “autóctono” (2)

170.000 transistores

Approx. 2 bloques

100 etapas por bloque1 Contador de

12 bits por bloque


1 x


5 x


10 x


50 x


100 x


200 x

Inversor


Hilo temático




¿Desde Argentina ?

Diseño a nivel esquemáticoY simulación

sobre PC estándar

Software de CAD

Máscara Acceso a fabricaciónbajo/mediano/gran volúmen

Máscara se envía por e-mail a fábrica

Circuito disponible para verificación

Extranjero

Argentina


¿Cómo es el acceso a la FAb ?

Diseño a nivel esquemáticoY simulación

sobre PC estándar

Software de CAD

Máscara Acceso a fabricaciónbajo/mediano/gran volúmen

Máscara se envía por e-mail a fábrica

Circuito disponible para verificación

Extranjero

Argentina


Corridas múltiple chip

Chip de la industriaChip de la industria

Chips educacionalesChips educacionales


Consorcio Latinoamericano de Servicios de Integración

The MOSIS Service


Acuerdos Actuales

Acuerdo con la compañía de servicios MOSIS para acceder el programa educacional de fabricación

Detalle de Tecnologías accesibles en forma libre para educación AMI 1.5 µm AMI 0.5 µm

Todas las tecnologías accesibles por MOSIS para la industria

La presencia de MOSIS hoy en Bahía Blanca es la mejormuestra la disponibilidad de esta tecnología


Prototipos de bajo volumen

Prototipo experimental en AMI 1.5m (5-40 unidades) 3000 ARS a través de www.mosis.org (precio comercial)

Y los precios de mediano volumen ??? Cualquiera puede acceder hoy día a precios razonables en

tecnologías de 0.5 micrones


Hilo temático




Porqué conviene hacer diseño de Micro/Nano electrónica?

Segmento de alto valor agregado que solo requiere RRHH Acceder a nuevos mercados

SoC, SoP, IP cores, Silicon IP, Sensores inteligentes Plataforma para hacer electrónica

Menores costos Prestaciones: tamaño, consumo, velocidad

1.000 10.000 100.000

2mm

x 2mm27$ 5$ < 3$

Precio comercial proceso 0.8m


Ampliando ventajas

Simplificación Menores costos de montaje Menores costos de aprovisionamiento Mayor seguridad en el suministro

Eficiencia Menor tamaño Mayor velocidad Menor consumo

Funcionalidad Mayor libertad en el diseño Bajo costo de la complejidad adicional

Confiabilidad Resguardo de la Propiedad


¿Preguntas?

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