Familias Logicas Cmos

Tema II. Familias lgicas

Departamento de Ingeniera Electrnica de Sistemas Informticos y Automtica 22

2.1. Introduccin

A la hora de realizar un layout de un circuito integrado, debemos conocer el esquema anivel de transistores del circuito para poder disponer las diferentes capas en los lugares corres-pondientes. Por cuestiones de simetra (tanto geomtrica como paramtrica), todas las puertas(o como mnimo la mayora) que sean necesarias construir se llevarn a cabo siguiendo unospatrones comunes, es decir, utilizando una misma familia lgica.

Una familia lgica se puede definir como la estructura bsica a partir de lacual se pueden construir las diferentes puertas lgicas

La mayora de familias lgicas utilizadas en el diseo microelectrnico se basan en dis-positivos semiconductores, y ms concretamente en transistores. Podemos distinguir dos tiposde transistores (de importancia contrastada): transistores bipolares y transistores MOSFET(Metal Oxide Semiconductor Field Effect Transistor), o ms comnmente conocidos comoMOS. Los smbolos de estos transistores se muestran en la figura 2.15. En ellos podemos verque son componentes de tres terminales (aunque en el caso del transistor MOS no es estricta-mente cierto, puesto que dispone de cuatro terminales: el sustrato, el cual no suele aparecerporque siempre est conectado al mismo punto).

Cualitativamente podemos indicar que ambos transistores operan de la misma forma, esdecir, como un interruptor controlado por la tensin de base (en el caso de los transistoresbipolares) o de puerta (en el caso de los transistores MOS); de tal forma que se permitir o noel paso de informacin entre los terminales restantes. No obstante, determinadas caractersticaselctricas han decantado la balanza hacia los transistores MOS ya que presentan un consumode potencia mucho menor que los transistores bipolares. Los transistores bipolares han que-dado para aplicaciones de muy alta velocidad en el campo analgico.

Centrndonos en los transistores MOS, podemos indicar que existen dos tipos: transisto-res NMOS y PMOS, mostrados en la figura 2.16. En el comportamiento de los dos tipos detransistores, podemos observar que son complementarios, ya que alternan las situaciones deconduccin y de corte. Tambin podemos observar una diferencia en la zona de conduccin deambos transistores, de tal forma que uno de los valores lgicos pasa degradado a travs deltransistor (el valor 1=VDD en el caso del transistor NMOS, y el 0=gnd en el caso delPMOS). No obstante, en el modelo de interruptores, esta degradacin se suele despreciar (aun-que dicha afirmacin no es del todo cierta).

Emisor

ColectorBase Puerta

(Gate)

Drenador

Fuente(Source)

(Drain)

Transistor bipolar Transistor MOS

Figura 2.15. Smbolos de los principales transistores utilizados en Microelectrnica.


2.1.1. Anlisis de una puerta lgica.

De forma previa a abordar el diseo de puertas lgicas utilizando diferentes familias,vamos a ver cmo podramos analizar una puerta, es decir, como podramos obtener el valorlgico de la salida para las diferentes combinaciones de entrada.

Supongamos la puerta mostrada en la figura 2.17, compuesta por dos transistores PMOS,conectados en paralelo, y dos transistores NMOS, conectados en serie. Dicha puerta tiene dosentradas, A y B, conectados a las puertas de dos transistores (NMOS y PMOS) cada una deellas.

Para cada combinacin de seales de entrada, sustituimos cada transistor por su modelode interruptor, ya sea cortado o conduciendo, y observamos qu nivel lgico es el que estconectado a la salida: 1 (polarizacin) o 0 (tierra). De esta forma obtenemos cuatro modelosdiferentes (por disponer de dos seales de entrada) en los que la salida toma un determinado

ppn

d

g

s

nnp

d

g

s

Gd

s

G

d

s

Gd

s

G

d

s

vg =

vddvd=vdd -> vs=vdd-vth

vd=0 --> vs = 0

0 id = 0

vg =

0vd=vdd --> vs=vdd

vd=0 --> vs = -vth

vdd id = 0

vg =

vdd

0 S D

S D

vg =

vdd

0

S D

S D

NMOS PMOS

(a)

(b)

(d)

(c)

Figura 2.16. Tipos de transistores MOS. (a) Esquema fsico, (b) smbolos, (c) comportamiento, (d) modelo de interruptores.


valor. A partir de cualquier forma de representacin (en la figura se ha utilizado un mapa deKarnaugh), podemos apreciar que la puerta lgica estudiada tiene el mismo comportamientolgico que una puerta NAND de dos entradas.

Veamos otro ejemplo, considerando la puerta mostrada en la figura 2.18(a). La puertaest formada por una conexin serie-paralelo de transistores NMOS y PMOS. En este casotenemos tres seales de entrada, cada una de ellas conectadas a un par transistor NMOS-PMOS. Siguiendo la tcnica del ejemplo anterior, podemos comprobar que la frmula lgicaimplementada se corresponde con la siguiente:

F = C + AB

Veamos un tercer ejemplo en el que estn involucradas ms de una puerta lgica. Dichoesquema se muestra en la figura 2.18(b). En ella podemos apreciar varias peculiaridades conrespecto a los ejemplos anteriores: existen seales de entrada (en concreto la seal A) que atacaal terminal de fuente de un transistor, la unin de transistores NMOS y PMOS (donde seencontraba hasta ahora el terminal de salida) ataca a otros transistores (ya sea en los terminalesde puerta o drenador). El proceso de anlisis es el mismo que en los casos anteriores, es decir,sustituimos cada transistor por sus respectivos modelos de interruptores, de tal forma que indi-quen cuando se encuentran conduciendo y cuando estn cortados. Mostramos dichos modelospara todas las combinaciones de seales de entrada, para obtener los correspondientes valoresde la seal de salida. A la vista de los valores de la salida, podemos indicar que la puerta lgicaanalizada tiene el mismo comportamiento que una puerta XOR, es decir, la frmula:

F = AB + AB = A B

A

B

F

A=0

B=0

F=1 A=1

B=0

F=1A=1

B=1

F=0A=0

B=1

F=1

1 1

1 0

A

B

0

1

0 1

F = AB

Figura 2.17. Ejemplo de anlisis de una puerta lgica.


A

B

F

C

A=0

B=0

F=1

C=0

A=0

B=1

F=1

C=0

A=1

B=0

F=1

C=0

A=1

B=1

F=0

C=0

A=0

B=0

F=0

C=1

A=1

B=0

F=0

C=1

A=0

B=1

F=0

C=1

A=1

B=1

F=0

C=1

1 01 0

AB C

01

00 010 10 0

11 10

F = C + AB

Figura 2.18. Ejemplo de anlisis de una puerta lgica.

A

B

F

A=0

B=1

F=1A=0

B=0

F = 0

A=1

B=0

F=1A=1

B=1

F=0

0 1

1 0

A

B

0

1

0 1

F = AB + AB = A B

(b)

(a)


2.1.2. Familia CMOS esttica

Los primeros dos ejemplos pertenecen a una familia lgica denominada familia CMOS(Convencional o Complementaria MOS) esttica. Dicha familia se basa en la utilizacin de unrbol NMOS como pull-down y un rbol PMOS dual como pull-up, como podemos ver en lafigura 2.19.

El pull-down se define como los diferentes bloques que conectan la salida alnodo de tierra.

El pull-up se define como los diferentes bloques que conectan la salida alnodo de polarizacin.

En funcin de las frmulas implementadas podemos indicar que estamos ante una familianegativa en el sentido de que las funciones implementadas son los complementos de algunafuncin. Por lo tanto, para obtener el comportamiento de una funcin (en lugar de su comple-mento) es necesario aadir un inversor a la salida, como sucede en el tercer ejemplo.

En determinadas celdas, se suelen utilizar transistores de paso (como meros interrupto-res) en unin con las celdas CMOS estticas como sucede en el tercer ejemplo. Dichas celdassuelen ser multiplexores, puertas XOR y biestables (como veremos en el siguiente tema), yaque la utilizacin de los transistores de paso aumentan la eficiencia de la implementacin. Porlo tanto, debido al uso marginal de este tipo de transistores en la familia CMOS esttica, no sehar alusin a ellos en lo que sigue de discusin.

Entre las principales caractersticas arquitecturales de la familia CMOS esttica podemosdestacar las siguientes:

Los datos de entrada slo pueden estar conectadas a los terminales de puerta de lostransistores (con excepcin del posible uso de transistores de paso). De hecho laconexin se debe realizar por parejas, es decir, a un transistor NMOS y a otro PMOS,debiendo tener comportamiento complementarios.

Los terminales de drenador y fuente slo pueden estar conectados a nodos internos, apolarizacin (en el caso de transistores PMOS) o a tierra (en el caso de transistoresNMOS) (con excepcin del posible uso de transistores de paso).

El nodo de salida estar conectado a la unin de los rboles NMOS y PMOS.

rbol PMOS

rbol NMOS

F Fdata_in

Pull-up

Pull-down

F F

Figura 2.19. Esquema bsico de la familia CMOS esttica.


Los rboles de transistores NMOS y PMOS no deben conducir simultneamente, porlo que forzosamente deben ser duales.

Siempre debe conducir uno (y slo uno) de los rboles, de tal forma que la seal desalida siempre est conectada a uno de los rales de polarizacin, es decir, a uno de losniveles lgicos. Esta condicin esttica evita que una variable analgica, como puedeser el tiempo, pueda provocar un cambio en una variable lgica.

Entre las principales ventajas de esta familia podemos destacar las siguientes:

Consumo de potencia en esttica nulo, ya que en ningn estado estacionario existe uncamino entre los terminales de polarizacin y tierra. La principal contribucin al con-sumo de potencia es la contribucin dinmica, es decir, situacin en la cual las sealesde entrada cambian de valor.

Mrgenes de ruido elevados, debido a que la zona de conduccin (regin que separalos lmites lgicos) es muy estrecha. Esta propiedad, que como vimos se poda vercomo una medida de la robustez del circuito, hace de esta familia una de las msrobustas ante diferentes situaciones: cambios de polarizacin, cambios de dimensio-nes de transistores, ruido, etc.

Entre las principales desventajas que existen podemos destacar las siguientes:

La utilizacin de un nmero elevado de transistores PMOS, los cuales son ms lentos(tienen una menor movilidad, y por tanto, ganancia) que los transistores NMOS. Estasituacin provoca uno tiempos de propagacin altos. No obstante, esta situacinpuede ser mejorada aumentando el dimensionado de dichos transistores (en concretola razn W/L), lo cual provocar un mayor rea ocupada.

Otro motivo de tiempos elevados es la conexin serie de un nmero elevado de tran-sistores, el cual disminuir el fan-in de la puerta en cuestin. Para mejorar la situacinse suelen utilizar bufferes/inversores de salida para aislar la conexin serie del resto elsistema, de nuevo a costa de un incremento en rea ocupada.

2.1.2.1. Diseo de celdas CMOS estticas

El diseo de celdas consistir en el paso de una frmula lgica a una red de transistoresconectados entre s. Si consideramos el segundo ejemplo, podemos ver las reglas que debemosaplicar en este proceso.

A

B

F

C

1 01 0

AB C

01

00 010 10 0

11 10

F = C + AB = C + (AB)

Figura 2.20. Reglas de diseo de una celda CMOS esttica.


En primer lugar debemos eliminar de la funcin la operacin complemento total, ya queest es inherente a esta familia y no se debe implementar especficamente. Tambin vamos atener cuidado con la jerarqua de las operaciones para poder separarlas de forma correcta. En elcaso que nos ocupa tenemos un producto lgico (entre las seales A y B) y una suma lgica(entre el producto y la seal C).

Centrndonos en el rbol NMOS, podemos asociar el producto a una conexin serie(conexin existente entre los transistores controlados por A y B). Del mismo modo, podemosasociar la suma a una conexin paralela (conexin entre el producto, es decir, la conexin serieanterior, y el transistor controlado por la seal C).

Tambin podemos apreciar que el caso del rbol PMOS es completamente complemen-tario, es decir, el producto est asociado a la conexin paralela mientras que la suma est aso-ciada a la conexin serie.

Por lo tanto, el proceso de diseo de las celdas CMOS se basa en la ejecucin de lossiguientes pasos:

Obtencin de la funcin lgica (por ejemplo su tabla de verdad)

Minimizacin lgica, para obtener una frmula mnima que se traducir en un reaocupada mnima (por ejemplo los mtodos del mapa de Karnaugh o de McCluskey)

Aplicar las reglas de conectividad anteriores para el rbol NMOS y el rbol PMOS.

Veamos un ejemplo completo partiendo desde el comportamiento lgico, mostrado en lafigura 2.21. Supongamos que deseamos disear dos celdas CMOS para las siguientes funcio-nes:

F(x3, x2, x1) = m (2, 5, 6, 7)G(x3, x2, x1) = m (4, 5, 6)

En primer lugar obtenemos una representacin genrica de las funciones lgicas que queremosdisear. En este caso hemos utilizado las tablas de verdad correspondientes a las funciones F yG.

Una vez que tenemos la representacin anterior, pasamos al proceso de minimizacin.En este caso hemos elegido el mtodo del mapa de Karnaugh, con lo que las frmulas obteni-das son:

F = x2x1 + x3x1

G = x3x1 + x 3 x 2

Una vez que tenemos las frmulas mnimas podemos utilizar las reglas de conexin. Noobstante, cabe destacar que va a existir un transistor de cada rbol por cada literal (variable ovariable negada) que aparezca en la frmula. Luego, con el fin de reducir al mnimo el nmerode transistores, se potenciar la utilizacin del factor comn, y as se evitar la repeticin deestructuras de transistores. As, la implementacin de G ser la correspondiente a la siguientefrmula:

G = x3 (x1 + x2)


Es de destacar la existencia de los inversores de salida para obtener la funcin correcta.

En la figura 2.22 mostramos un posible layout de la celda CMOS del ejemplo de lafigura2.21c, en el cual no se han incluido los inversores de entrada. Dicho layout tendra unas dimen-siones de 3.60 m x 5.52 m, con un rea igual a 19.9 m2. La verificacin del layout se harealizado a travs de una simulacin mostrada en la misma figura. Se puede comprobar queobtenemos la misma tabla de comportamiento que la de partida.

En los casos de la figura 2.21b1 y c1, se ha utilizado una estrategia para evitar los inver-sores de salida. Dicha estrategia consiste en implementar la funcin complementada, que conel complemento intrnseco de la propia familia, obtendremos la funcin correcta. Esta estrate-gia que a primera vista puede ser vista como ms ptima debido a la no utilizacin de losinversores de salida, puede llegar a ser ms costosa si el nmero de inversores de entradaaumenta.

2.2. Familias de transistores de paso

Como ya hemos comentado, los transistores de paso son muy utilizados en todas laspuertas cuya implementacin con multiplexores es directa, como el caso de los propios multi-plexores, puertas XOR o biestables. Todos ellos se pueden modelar con la sentencia VHDLwith ... select:

-- Comportamiento de un transistor de pasowith G select

D


x3 x2 x1 F G

0 0 0 0 00 0 1 0 00 1 0 1 0

1 1 0 1 1

0 1 1 0 01 0 0 0 11 0 1 1 1

1 1 1 1 0

0 10 0

x1x3 x2

01

00 01

1 01 1

11 10

F = x2x1 + x3x1

0 0

0 0

x1

x3 x2

0

1

00 01

1 1

0 1

11 10

G = x3x1 + x3x2

(a) (b)

x2x3

x2 x1

x3

F

G

x1

(c)

0 10 0

x1x3 x2

01

00 01

1 01 1

11 10

F = x2x1 + x3x1

0 0

0 0

x1

x3 x2

0

1

00 01

1 1

0 1

11 10

G = x3 + x2x1

x1x2

G

x2

x3

x1

F

x1

(c1)(b1)

Figura 2.21. Ejemplo de diseo de celdas CMOS estticas. (a) Funcin lgica, (b) minimizacin, (c) aplicacin de las reglas de conectividad. (b1) y (c1) para la implementacin sin inversores de salida.


Z when others;

-- Puerta XOR de dos entradas.-- Cuando los valores de A sean diferentes de 0 o 1, la salida se pondr en alta impedancia (Z).with A select

F


tra en la figura 2.24c.

Entre las principales caractersticas arquitecturales de las familias de transistores de pasopodemos destacar las siguientes:

Las seales de entrada pueden estar conectadas tanto a los terminales de puerta comoa los de drenador, obviamente del rbol de transistores de paso.

Los transistores de paso se distribuirn en niveles, como en un OBDD (Diagrama deDecisin Binaria Ordenado), en los que el primer nivel (terminal de drenador del pri-mer transistor de la rama en cuestin) puede estar conectado a una seal de entrada oa un nivel lgico.

Los restantes niveles sern el terminal de puerta de todos los transistores de la rama encuestin.

Existe un lmite (ms restrictivo que en la familia CMOS) en el nmero de transisto-res conectados en serie, o lo que es equivalente, el nmero de niveles, es decir, elnmero de entradas.

Es necesario un bloque regenerador a la salida de cada puerta para restaurar los nive-les lgicos degradados, y as aislar el rbol de transistores de paso del resto del cir-cuito.

Debido a que en el rbol de transistores de paso pueden coexistir los dos niveles lgi-cos, es necesario que slo una de las ramas del rbol conduzca totalmente, con el finde evitar choques de informacin.

Entre las principales ventajas de este tipo de familias podemos destacar las siguientes:

Slo hace falta una red de transistores (MOS por lo general) para llevar a cabo la fun-cin lgica. Luego, el rea ocupada ser potencialmente ms pequea.

Debido a que los rales de polarizacin no suelen estar conectados al rbol de transis-tores de paso, el consumo de potencia se ve reducido al consumo de los bloques rege-

Vi Vo

Vo = Vi - nVth

Vdd - Voh > nVth

Vo = Vdd - nVth > Voh

rbol de llaves de paso

Reg

ener

ador

salida

datos deentrada rbol de

llaves de paso

Reg

ener

a dor salida

datos deentrada

diferencialdatos deentrada negadas

salidanegada

Figura 2.24. (a) Limitacin del nmero de transistores de paso. (b) Esquema genrico de una familia de transistores de paso. (c) Esquema genrico de una familia de transistores de paso diferencial.

(a)

(b) (c)


neradores, los cuales suelen ser pequeos y consumir poco.

Por contra, ente los principales inconvenientes podemos destacar los siguientes:

Las familias de transistores de paso son muy sensibles al escalado de la tensin depolarizacin y al dimensionamiento de los transistores, debido a la necesidad de llegaral lmite de resistencia nula. Este hecho implica que este tipo de familias no sonrobustas.

2.2.1. Diseo de familias de transistores de paso

Como hemos visto en la arquitectura general, la funcin lgica es generada en el rbol detransistores de paso, por lo que la diferencia bsica entre las diferentes familias estar en elbloque regenerador y el tipo de transistores de paso utilizados. No obstante, el mtodo de dise-ar el rbol, es decir, de pasar desde la funcin lgica al rbol de transistores es comn paratodas las familias.

Una diferencia bsica en el diseo con respecto a la familia CMOS esttica es que elmismo rbol debe generar los dos valores lgicos, por lo que se deben considerar los 0 y 1simultneamente. Luego, ya no existe una relacin directa entre una frmula lgica y el rbolde transistores de paso como suceda en los rboles NMOS y PMOS de la familia CMOS est-tica.

Veamos con un ejemplo como podremos interpretar un rbol de transistores de paso. Enla figura 2.25 se muestra un rbol de transistores de paso correspondiente al producto lgico detres variables (x1, x2 y x3), con el siguiente algoritmo de sentencias if ... then ... else anidadas:

if (x1 = 1) thenif (x2 = 1) then F


salen dos ramas correspondientes a cada valor que puede tomar cada variable (en el caso de noaparecer el valor; se suele tomar la consigna de que la rama puntuada ser la correspondiente alvalor 0, y la rama rellena ser la correspondiente al valor 1). A modo de ejemplo mostramosun posible BDD para la funcin representada por la frmula en la figura 2.26a

F = X(Y Z)Podemos comprobar que cada rama completa del rbol equivale a cada una de las combinacio-nes de la tabla de verdad de la funcin. En dicha figura se han remarcado las combinaciones010 y 111. De la misma forma, si analizamos el DD de la figura 2.26b, podemos comprobarque el comportamiento es idntico al anterior. No obstante, el rbol de transistores de pasoobtenido desde este ltimo BSS es ms ptimo. Luego debemos obtener el BDD ms reducidode forma previa al diseo del rbol de transistores de paso.

Este BDD reducido se conoce como ROBDD (Reduced Ordered Binary DecisionDiagram). En primer lugar vamos a dar una posible definicin de OBDD.

Un diagrama de decisin binaria ordenado (OBDD) es aquel en el que cadavariable aparecer siempre en el mismo nivel, y de esta forma aparecer unasola vez en cada rama del BDD. Tambin existir un nico nodo etiquetadocomo 0 y un nico nodo etiquetado como 1.

En la figura 2.27a se muestran los OBDDs correspondientes a los BDDs mostrados en la figura2.26. Si comparamos los diagramas de ambas figuras, podemos observar que el nico cambioque se ha realizado ha sido agrupar los nodos etiquetados como 0 y como 1. Dicha agrupa-cin no implica ninguna alteracin en el comportamiento general de los diagramas ya que lossubgrafos sucesores (en este caso conjuntos vacos) coinciden.

La reduccin de un OBDD se limita bsicamente a la aplicacin de dos reglas tantasveces como sea posible. Estas reglas son las siguientes:

Se reducen a un solo nodo todos aquellos que muestran el mismo comportamiento enlos subgrafos sucesores (a partir de dichos nodos).

Se eliminan todos los nodos que muestran el mismo comportamiento para las ramas0 y 1.

La aplicacin de la primera regla al OBDD de la figura 2.26a reducir los dos nodos etiqueta-dos como Z de la rama X=0 a un nico nodo. Y la aplicacin de la segunda regla eliminar elnodo Z resultante de la regla anterior, as como el nodo Y de la misma rama. Dichas reduccio-nes se muestran en la figura 2.27b.

F

x1 x1

x2x3

x2

x1

x2

x3 0

Figura 2.25. Ejemplo de un rbol de transistores de paso y su representacin como BDD.


Se demuestra que un OBDD al que no se le pueden aplicar ninguna de las reglas dereduccin anteriores es un OBDD reducido (ROBDD), el cual utilizaremos para construir elrbol de transistores de paso. No obstante, con este OBDD no se aprovecha la situacin de queuna variable pueda estar conectada a la fuente de un transistor, es decir, ser el ltimo nodo deuna rama de un ROBDD. Para ello podemos hacer uso de las representaciones de las funcionesunarias (funciones de una sola variable: seguidor e inversor), mostradas en la figura 2.28a. Siutilizamos estas representaciones para reducir aun ms el ROBDD de la figura 2.27b, obten-dremos el diagrama de la figura 2.28b, desde el cual podemos obtener el rbol de transistoresde paso mostrado en la misma figura.

En la figura 2.29 mostramos dos BDDs reducidos para la misma funcin lgica, es decir,para

F = X(Y Z)Podemos apreciar que los dos BDDs son diferentes, y por ende, los arboles de transistores depaso tambin lo son; es ms, la diferencia abarca hasta el nmero de transistores. Luego seradeseable que antes de reducir el OBDD pudisemos saber cul sera el ordenamiento de lasentradas ptimo, o en su defecto bueno.

X

Y

ZZZZ

0 00 01 00 1

Y

X Y Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

F00000110

Figura 2.26. BDD y tabla de combinaciones correspondientes a la frmula X(Y Z)

X

Y

ZZ

01 00 1

(a)

(b)


X

Y

ZZZZ

1 0

Y

X

Y

ZZ

1 0

Figura 2.27. (a) OBDD correspondientes a los BDD de la figura 2.26.(b) Aplicacin de las reglas de reduccin.

(a)

X

Y

ZZZZ

1 0

Y

X

Y

ZZ

1 0

X

Y

ZZZ

1 0

Y

X

Y

ZZZ

1 0

Y

(b)

X

Y

ZZ 0

Y

X

ZZ

X

0

4 transistores

6 transistores

Figura 2.29. Diagramas reducidos para la misma funcin.


Existen muchos algoritmos de reordenamiento, pero nos vamos a centrar en uno de ellos:el ordenamiento heurstico por pesos. Este ordenamiento se basa en que cuanto mayor sea lainfluencia de una seal en la funcin lgica, su posicin en el OBDD debe ser lo ms alta posi-ble. Esta influencia est relacionada con los pesos calculados de la siguiente forma:

Si se trata de la seal de salida, el peso de dicha ser 1.

El peso de la salida de una puerta es dividido uniformemente entre sus entradas.

Si una seal est conectada a ms de una puerta, el peso de dicha seal ser la acumu-lacin de las contribuciones de todas las puertas conectadas.

En la figura 2.30 mostramos la aplicacin del algoritmo de reordenamiento para la funcincuya frmula mnima corresponde a

F = X(Y Z)En ella podemos ver que el circuito (basado en puertas lgicas) est formado por una puertaAND seguida de una puerta XOR. De dicho circuito, podemos apreciar que el peso de cadanodo se corresponde con la siguiente lista (nodo, peso)

{(F, 1), (X, 1/2), (S1, 1/2), (Y, 1/4), (Z, 1/4)}

donde el nodo S1 ser la salida de la puerta XOR. Por lo tanto, la lista de niveles (empezandopor el orden superior) ser la correspondiente a {F, X, Y, Z}, en la que F no suele aparecer enel BDD, y las seales Y y Z pueden permutarse ya que tienen el mismo peso.

Z

1 0

ZZ

0 1

Z

Seguidor Inversor

X

Y

ZZ

1 0

X

Y

ZZ 0

XX

YY

ZZ

(a)

(b)

Figura 2.28. (a) BDDs de las funciones unarias. (b) Aplicacin de las funciones unarias al ROBDD de la figura 2.27b.


En el caso de que tengamos un funcin multisalida, podemos aprovechar parte de unBDD para obtener el rbol de la salida restante.

Luego un proceso de diseo de celdas basadas en una familia de transistores de pasoestara formado por los siguientes pasos:

Obtencin de la funcin lgica

Obtencin de un ordenamiento de seales bueno (por ejemplo utilizando el algoritmoheurstico de pesos) para la generacin del ROBDD* (no sera exactamente unROBDD por que los nodos finales no tienen porqu ser 1 y/o 0).

Generacin del ROBDD* a partir del OBDD obtenido con el ordenamiento anterior,utilizando las reglas de reduccin.

Generacin del rbol de transistores de paso siguiendo la arquitectura dictada por elROBDD* del punto anterior.

Veamos el proceso de diseo completo para la funcin mostrada en la figura 2.31. Enprimer lugar en la figura 2.31a mostramos una primera representacin de la funcin lgica dela cual vamos a obtener los rboles de transistores de paso, es decir, las celdas generadoras defuncin de cualquier familia de transistores de paso.

Seguidamente, obtenemos un circuito mnimo (utilizando un esquema de puertas lgi-cas) para lograr un ordenamiento bueno para el posterior OBDD. En este caso, se han utilizadocuatro puertas AND (tres de ellas con una entrada negada) y dos puertas OR. Aplicando elalgoritmo heurstico de pesos, obtenemos los siguientes pesos para cada una de las seales deentrada.

{(Seal, Peso)} {(x3, 3/4), (x1, 3/4), (x2, 1/2)}

En dicho clculo se han acumulado las contribuciones de las diferentes puertas.

En el siguiente paso, se genera los OBDD para las dos seales de salida, los cuales sernminimizados utilizando las reglas de reduccin vistas en el subapartado anterior. En la figura2.31c mostramos los OBDD y ROBDD para las salidas F y G. En este caso particular ambosdiagramas son totalmente disjuntos, aunque es frecuente el caso de salidas que compartenalgunas porciones de diagramas.

Por ltimo, en la figura 2.31d mostramos una celda cuyas salidas son las seales F y Gimplementada con una familia genrica de transistores de paso (ya que el bloque generador seha dejado como caja negra). No obstante, como todos los bloques generadores suelen comple-tar la seal de salida, el rbol generado muestra el comportamiento complementario negando elltimo nivel del ROBDD.

X

YZ

F1

1/2

1/2

1/4

1/4

Figura 2.30. Aplicacin del ordenamiento heurstico por pesos a la funcin F = X(Y Z)


x3 x2 x1 F G

0 0 0 0 00 0 1 0 00 1 0 1 0

1 1 0 1 1

0 1 1 0 01 0 0 0 11 0 1 1 1

1 1 1 1 0

0 10 0

x1x3 x2

01

00 01

1 01 1

11 10

F = x2x1 + x3x1

0 0

0 0

x1

x3 x2

0

1

00 01

1 1

0 1

11 10

G = x3x1 + x3x2(a)

x3

Figura 2.31. Ejemplo de diseo de celdas con familia de transistores de paso. (a) Funcin lgica, (b) reordenamiento de las seales, (c) generacin de los ROBDD y (d) generacin de los rboles de transis-

tores de paso.

x3

x1

x2x2x2x2

1 0

x1

x3

x1

x2x2x2x2

1 0

x1

F G

x3

x1

x2x21 0

x1

x3

x1

x2 1 0

F G

F

G

x2

x1x3

1

11/2

1/2

1/2

1/21/4

1/41/41/41/41/41/41/4

1/2

3/43/4

x1 x3

x1

x1

x2

x2

Reg

ener

ador

F

x3

x1 x3

x1

x2

Reg

ener

ador

G

(b)

(c)

(d)


2.2.2. Tipos de familias de transistores de paso

Siguiendo el esquema de familias de transistores de paso, podemos encontrar un nmerorelativamente elevado de familias. La diferencia bsica se encuentra en el bloque regenerador,aunque tambin existen diferencias en las puertas de paso utilizadas: puertas CMOS, que sonparejas de transistores NMOS y PMOS con todos los terminales conectados excepto el termi-nal de puerta que estn conectados a seales complementadas para que la conduccin o no deambos transistores sea simultnea; puertas NMOS, que es la situacin ms tpica en la que seutiliza nicamente transistores NMOS; puertas PMOS, situacin menos usual en la se utilizantransistores PMOS. Entre todas las familias reportadas vamos a destacar la familia LEAP(LEAn integration with Pass-transistor), CPL (Complementary Pass-transistor Logic) y DPL(Double Pass-transistor Logic).

La familia LEAP es una familia no diferencial (de ral simple) formada por un rbol detransistores de paso no diferencial (implementado con transistores NMOS) y un bloque regene-rador formado por un inversor y un transistor PMOS a modo de pull-up. El funcionamiento dedicha familia es el siguiente. El rbol de transistores de paso genera la funcin lgica imple-mentada situando en su salida el valor de salida correspondiente a los valores de entrada. Ladegradacin del 1 debido al rbol es restaurada por el bloque regenerador, ya que dicho 1pasa a ser un 0 en la salida del inversor, el cual pone en conduccin el transistor PMOS delpull-up que sita un 1 no degradado en la salida del rbol. Dicho esquema se muestra en lafigura 2.32, ya sea a nivel de transistores o layout (con un rea ocupada de 22 m2). En lamisma figura mostramos la verificacin del layout a travs de la simulacin. Podemos apreciarla regeneracin de la salida del rbol con el cambio de pendiente en las salidas nF y nG (salidasde los rboles de transistores de paso).

Entre las principales ventajas de la familia LEAP, podemos destacar el hecho de que elrbol de transistores de paso sea no diferencial. Por lo tanto, las capacidades y cableado dentrode la celda es menor. Todo ello implica una implementacin con rea ocupada baja, un retrasobajo y un consumo de potencia bajo.

Entre los principales inconvenientes, podemos destacar los siguientes:

La regeneracin del 1 llevado a cabo a travs del transistor PMOS realimentado esuna regeneracin lenta, que es compensada con la disminucin de retraso debido alrbol no diferencial.

La arquitectura del bloque regenerador implica que el comportamiento correcto ni-camente se garantizar cuando se cumpla la condicin

Vdd > Vtn + |Vtp|

De la caracterstica anterior, se deduce que la robustez de la familia LEAP antepequeas tensiones de polarizacin (Vdd) slo se garantiza si los transistores sonimplementados con la condicin de que sus tensiones umbrales (Vtn y Vtp) sean bajas.

La familia CPL es una familia de transistores de paso diferencial. Est compuesto por unrbol de transistores de paso diferencial, y un bloque regenerador formado por dos inversores ydos transistores PMOS de pull-up controlados por la seal de salida complementaria. En lafigura 2.33a mostramos el esquema a nivel de transistores de la familia CPL.


Entre las principales ventajas de la familia CPL podemos destacar las siguientes:

Las capacidades de entrada suelen ser pequeas, lo cual implica un consumo depotencia y retrasos de propagacin bajos.

La eficiencia de implementaciones de puertas basadas en multiplexores como laspuertas XOR que son la base de la mayora de circuitos aritmticos.

Los inversores de salida aceleran la evaluacin del rbol, ya que no hace falta que lasalida del rbol llegue al valor lgico nominal para que el inversor complemente laseal. Por lo tanto, el retraso de propagacin disminuye.

De igual modo, los transistores PMOS de pull-up aceleran la evaluacin del rboldiferencial, ya que cuando una rama llega a 0, la salida de la rama complementariatomar el 1 independiente de dicha rama.

Entre los principales inconvenientes de dicha familia podemos destacar las siguientes:

El rbol diferencial provoca mayores corrientes de cortocircuito, por lo que el con-sumo de potencia aumenta.

El rbol diferencial provoca un nmero sustancial de nodos y de cableado dentro de lacelda. Esta situacin provoca un aumento en el rea ocupada y el consumo de poten-cia debido al aumento de dispositivos parsitos.

x1 x3

x3

x11

F

x1

0

x2

x2

x3

x3

x1 G

x1

x2

0

1

Figura 2.32. Esquema a nivel de transistores de la familia LEAP de la funcin de la figura 2.31. Layout y simulacin de dicho esquema.

3.78mm x 5.82mm = 22 mm2


La familia DPL se basa en un rbol diferencial implementado con llaves CMOS, esdecir, transistores NMOS y PMOS controlados por seales complementarias. Este hechoimplica que no existe degradacin en ninguno de los niveles lgicos, puesto que el 0 pasar atravs del transistor NMOS (sin degradacin) y el 1 pasar a travs del transistor PMOS (sindegradacin). Luego no existe la necesidad de ningn bloque regenerador, no obstante seaade inversores de salida (que en otras familias actuaran como regeneradores de seal) queactuarn nicamente como aisladores del rbol diferencial. En la figura 2.33b se muestra anivel de transistores la celda DPL correspondiente a la funcin de la figura 2.31.

x3

x3

x3

x1

x1

x1

x1

x1

x2

x2

F

F

x3

x3

x3

x1

x1

x1

x2

x2

G

G

x1

x1

x1

x1

x1

x1

x1

x1

x1

x2

x2

x3

x3

x3

F

FG

G

x3

x3

x3

x3

x3

x1

x1

x1

x1

x1

x2

x2

x3

x3

Figura 2.33. Esquema a nivel de transistores de la funcin de la figura 2.31. (a) Familia CPL, y (b) familia DPL.

(b)

(a)


Entre las principales ventajas de la familia DPL podemos destacar que el rbol de puertasCMOS de paso implica la no degradacin de ningn nivel lgico por lo que no es necesaria laexistencia del bloque regenerador.

Entre los principales inconvenientes podemos destacar el elevado nmero de recursosdebido al carcter doble de cada puerta (transistores NMOS y PMOS) y al carcter diferencial.Por lo tanto, el retraso de propagacin y el consumo de potencia aumentar debido a los dispo-sitivos parsitos (que sern mayores si el nmero de recursos aumenta), y el rea ocupada sermayor debido al aumento de recursos necesarios.

2.3. Familias Diferenciales

Una estructura diferencial puede considerarse como una situacin intermedia entre unafamilia dinmica (como la mostrada en la figura 2.34) y una familia esttica (como la familiaCMOS vista en el apartado 2.1.2), de tal forma que trata de aprovechar las ventajas de ambostipos de familia y evitar, en la mayor medida de lo posible, sus inconvenientes.

De las familias dinmicas tratan de aprovechar su velocidad lograda por la alternancia defases de precarga y evaluacin. La operacin se lleva a cabo de la forma siguiente:

Cuando la seal de control toma el valor 0, nos encontramos en la fase de pre-carga. En dicha fase, el rbol est desconectado del nodo de tierra por lo que no rea-liza ninguna funcin. n cambio, el transistor PMOS de precarga est conduciendocolocando en el nodo de salida interno un nivel 1.

Cuando la seal de control toma el valor 1, nos encontramos en la fase de evalua-cin. En dicha fase, el rbol est conectado al nodo de tierra por lo que en funcin delos valores de entrada pondrn dicho nivel, el 0, en el nodo de salida interno. En elcaso de que el rbol no conduzca (debido a los valores de las seales de entrada), elnodo de salida interno mantendr almacenado el valor de precarga (que coincidir conel valor lgico requerido) de forma dinmica (gracias a los dispositivos parsitos).

Por contra, tratan de evitar el almacenamiento dinmico del nivel 1 en la fase de evaluacin(situacin a la que hemos aludido antes).

Figura 2.34. Lgica domin como ejemplo de familia dinmica.

data_in

f

FF f

data_in

F

evaluacin precarga

F


En cambio, de las familias estticas tratan de aprovechar el comportamiento esttico deal menos los nodos de salida (evitando la situacin dinmica de las familias dinmicas). Mien-tras que evita su forma de operacin ms lenta.

El esquema de una estructura diferencial genrica se muestra en la figura 2.35a. En ellapodemos distinguir un rbol diferencial de transistores NMOS y un bloque de carga o pull-up;y adicionalmente se puede encontrar un transistor NMOS de precarga que conecta o desco-necta el camino entre el nodo de tierra y el rbol diferencial. Por tratarse de una estructura dife-rencial siempre vamos a necesitar los dos rales de las seales de entrada, es decir, las sealessin complementar y complementadas; adems de obtener los dos rales de la seal de salida. Alutilizar los dos rales de cada seal, cada seal, ya sea de entrada o de salida, va a estar codifi-cada en doble ral. El esquema de dicha codificacin se muestra en la figura 2.35c, en el cualexisten dos lneas por cada seal: una entrada de verdad (.v) y una entrada de falso (.f); con tresposibles situaciones: 0 lgico, en la cual nicamente se activa el cable de falso; 1 lgico, enla cual nicamente se activa el cable de verdad; y dato no vlido o de precarga, en la queambos cables tienen el mismo valor (por lo general es siempre el mismo valor, y la cuarta com-binacin nunca se produce).

La operacin de la estructura diferencial como ya hemos dicho es muy similar a la de unafamilia dinmica, dividida en fases de evaluacin y precarga. Por lo tanto, existe una seal decontrol de operacin, , que determinar las fases de operacin de la estructura. Dicha seal(que estar conectada al bloque de carga y al transistor NMOS de precarga si existiese) habili-tar o deshabilitar el camino entre el rbol diferencial y los nodos de salida, y entre el rbol yel nodo de tierra (en caso de existir el transistor NMOS de precarga).

Cuando la seal de control tiene un valor 0 (por ser el indicado en la figura 2.35b), laestructura se encuentra en la fase de precarga. En dicha fase, los caminos entre el rbol y losnodos de salida se encuentran deshabilitados, y el bloque de carga colocar en la seal desalida el dato de precarga o no vlido.

FF

in1,in1

inp,inp

rbol NMOSdiferencial

Pull-upf

Figura 2.35. (a) Estructura a nivel de bloques de una familia diferencial genrica, (b) su forma de ope-racin., y (c) la codificacin en doble ral.

F

F

f

in1

in1

prec.eval.prec.

dato.vdato.f

0 lgico01

1 lgico10

dato no vlidoo dato de precarga

DD

(a)(b)

(c)


Cuando la seal de control toma el valor 1, la estructura se encuentra en la fase de eva-luacin. En dicha fase los caminos entre el rbol y los nodos de salida estn habilitados, peroslo una rama del rbol conducir por lo que solamente habr un camino entre un nodo desalida y el nodo de tierra. En cambio, el nodo complementario de salida se quedar con suvalor de precarga, y de este modo los dos cables de la seal de salida tomarn valores diferen-tes, es decir, tendremos la codificacin de un 0 o un 1 lgico (dependiendo de la rama delrbol que conduzca).

Para conseguir el comportamiento anterior, los bloques de las principales estructurasencontradas en la literatura suelen contar con al menos uno de las etapas mostradas en la figura2.36: transistores PMOS de precarga, con el fin de colocar los datos de precarga; par inversor-transistor PMOS realimentado, para regenerador posibles 1 degradados o forzar un almace-namiento esttico; y amplificadores de sensibilidad, con el fin de acelerar la velocidad de ope-racin (ya que no hace falta que la conduccin de una rama sea completa para forzar un nivellgico no degradado).

Entre las principales ventajas de las familias diferenciales, podemos destacar las siguien-tes:

Alta velocidad de operacin, debido a las fases de evaluacin y precarga.

Posible implementacin de funciones complejas utilizando una sola estructura dife-rencial, debido al rbol NMOS diferencial. Las ramas de este rbol no tienen porquser independientes, como suceda con la familia de transistores de paso por lo que elnmero de transistores no tiene porqu crecer drsticamente con la complejidad de lafuncin. A modo de ejemplo, mostramos el rbol diferencial correspondiente a unapuerta XOR de tres entradas. Podemos apreciar que el nmero de transistores es elmismo en los casos de rbol no diferencial y del diferencial a pesar de que el rboldiferencial tiene una salida adicional, el valor falso. Es ms, si utilizsemos una ope-racin XOR de ms entradas, el rbol diferencial tendra menos entradas que el nodiferencial, ya que el rbol diferencial nicamente necesita aadir cuatro transistorespor entrada, mientras que el rbol no diferencial necesita duplicar su tamao por cadaentrada adicional (aunque en realidad es son ms transistores que el doble).

Entre los principales inconvenientes de las familias diferenciales, podemos destacar lossiguientes:

La codificacin en doble ral implica generar el doble de cableado por cada seal,situacin que puede aumentar considerablemente el rea ocupada por el circuito. Noobstante, esta situacin se puede mejorar generando localmente los valores negados

q q q qq q

Figura 2.36. Etapas tpicas del bloque de carga: (a) transistores PMOS de precarga, (b) par transistor dbil PMOS-inversor y (c) amplificador de sensibilidad.

(a) (b) (c)

dbilcontrol


ya que la codificacin no vlida en las entradas no es esencial para el correcto funcio-namiento de la estructura diferencial.

2.3.1. Diseo de una celda diferencial

Abordar la tarea de diseo de una celda diferencial es la misma que abordar el diseo deun rbol diferencial, ya que dicha parte es comn a todas las estructuras (puesto que la diferen-cia entre las distintas familias diferenciales se encuentra en el bloque de carga y la existencia ono del transistor NMOS de precarga).

Para disear estos rboles podemos decantarnos por mtodos basados en mapas (como elmapa de Karnaugh) o en rboles (como el ROBDD). Debido a que la manipulacin de losBDD ya ha sido introducida para llevar a cabo una implementacin a nivel de transistores,vamos a decantarnos por este mtodo. Para la utilizacin del mtodo del mapa, habra quemodificarlo para poder compartir transistores y no operaciones lgicas completas.

En la figura 2.38 mostramos el OBDD, ROBDD y el rbol NMOS diferencial de unapuerta XOR de tres entradas. Prcticamente el diseo es el mismo que en el caso del rbol detransistores de paso con leves diferencias:

Como no se utilizan transistores de paso, las seales de entrada no pueden estarconectados a los terminales de fuente, luego los nodos terminales siempre sern 1 y0, que en este caso vamos a etiquetarlos como T (true) y F (false).

La jerarqua del rbol ser la contraria, es decir, el nodo que est solo es el ltimo, yestar conectado al terminal de masa. En cambio los nodos T y F estarn conectados alas salidas del rbol diferencial: salida.v y salida.f respectivamente. En el caso de quela estructura sea tal que complemente las salidas, las ramas se intercambiaran, ysalida.v estara conectada al terminal F y viceversa.

Para que la reduccin del rbol sea todava mayor, en la figura 2.38d mostramos unanueva regla que sera equivalente a la equivalencia booleana.

nAA A

nBB B

C nC

nC C

nA

nB

A

BnA

BnB

A

(a) (b

Figura 2.37. (a) rbol NMOS diferencial y (b) rbol NMOS no diferencial correspondiente a la opera-cin XOR de tres entradas


x1 + x1x2 = x1 + x2

Veamos el ejemplo de la funcin de la figura 2.21. En la figura 2.39 se muestra todo elproceso de diseo. De nuevo empezamos por una representacin estndar de la funcin lgicacuya celda queremos obtener, como puede ser una tabla de combinaciones.

Como el proceso de diseo se va a llevar a cabo mediante diagramas de decisin binaria,debemos obtener un ordenamiento bueno de las seales de entrada, tal que el nmero de nodosy arcos finales tienda al mnimo. Por ejemplo utilizaremos el algoritmo heurstico por pesos,para lo cual debemos previamente obtener la solucin mnima a nivel de puertas para estudiarla influencia de cada una de las entradas en la funcin. Para dicho propsito utilizaremos elmapa de Karnaugh obteniendo dos ordenamientos diferentes para cada una de las salidas. Eltratamiento independiente de cada una de las salidas viene motivado porque cada salida debeestar implementada en una celda diferente, luego los rboles diferenciales deben ser indepen-dientes.

Tras la obtencin del ordenamiento, generamos el OBDD, el cual ser reducido para lle-gar al ROBDD, utilizando las reglas de reduccin vistas previamente. Una vez que tengamoslos ROBDDs, slo debemos aplicar la reglas de cambiar nodo por conexin y arco por transis-tor controlado por la seal del nodo previo.

Por ltimo, a los rboles diferenciales de transistores NMOS, hay que aadirle el bloquede carga (y el transistor NMOS de precarga, si lo hubiera) para obtener una celda diferencialconcreta.

x3

x1

x2x2x2x2

T F

x1

x3

x1

x2x2

T F

x1

F F

x2x2 x2 x2

x1x1 x1 x1

x3x3

(a) (b)

(c)

Figura 2.38. (a) OBDD, (b) ROBDD y (c) rbol NMOS diferencial correspondiente a la operacin XOR de tres entradas.

(d) Regla de reduccin al pasar del ROBDD al rbol diferencial.

x1

x2

T

n n

x1

T

x2

x1

n

x1

T

x2

x1 + x1x2 = x1 + x2(d)


x1

x3

x2

TF FF

x3

x1

x2

TG FG

x1

x3

x2x2x2x2

TF FF

x3

x3

x1

x2x2x2x2

TG FG

x1

X1 X1

X2X2

X3X3

TFFF

X3 X3

X1X1

X2X2

TG FG

X1 X1

X2X2

X3X3

X3 X3

X1X1

X2X2

Bloque de cargaFF Bloque de carga

GG

Figura 2.39. (a) Tabla de combinaciones de la funcin a implementar; (b) obtencin de un ordena-miento bueno para la generacin del OBDD; (c) obtencin del ROBDD y del rbol diferencial NMOS;

y (d) obtencin de las celdas diferenciales.

x3 x2 x1 F G

0 0 0 0 00 0 1 0 00 1 0 1 0

1 1 0 1 1

0 1 1 0 01 0 0 0 11 0 1 1 1

1 1 1 1 0

0 10 0

x1x3 x2

01

00 01

1 01 1

11 10

F = x2x1 + x3x1

0 0

0 0

x1

x3 x2

0

1

00 01

1 1

0 1

11 10

G = x3x1 + x3x2

F

G

x2

x1x3

1

11/2

1/2

1/2

1/21/4

1/41/41/41/41/41/41/4

1/4

1/21/4

x3

x1x2

1/21/4

1/4

(a) (b)

(c)

(d)


2.3.2. Tipos de familias diferenciales

Podemos encontrar bastantes familias que siguen la arquitectura mostrada en la figura2.35. Todas ellas tienen en comn el rbol diferencial, mientras que el bloque de carga deter-mina las caractersticas de cada una de ellas. Entre todas ellas, vamos a considerar tres a modode ejemplo: DCVSL (Differential Cascode Voltage Switch Logic), ECDL (Enable/DisableDifferential Logic) y SODS (Swithed Output Differential Structure).

El esquema a nivel de transistores de una puerta DCVSL genrica se muestra en la figura2.40. Como cualquier estructura diferencial, su operacin est dividida en fases de precarga yde evaluacin, controladas por la seal . Cuando la seal toma el valor '0', la estructura seencuentra en fase de precarga. En dicha fase, el rbol NMOS diferencial se encuentra deshabi-litado ya que el camino al nodo de tierra est cortado por el transistor NMOS de precarga. Lostransistores PMOS de precarga conducen por lo que colocan un nivel alto en la salida del rbol;que por la accin de los inversores de salida, ambos nodos toman un valor 0 (siendo ste undato no vlido). Cuando la seal toma el valor 1, la estructura se encuentra en la fase deevaluacin. En dicha fase, el transistor NMOS de precarga conduce conectando el nodo de tie-rra al rbol diferencial. Los transistores PMOS de precarga estn cortados, por lo que la ramadel rbol que conduce colocar en su salida un 0 (el nodo de tierra) que, con la acin delinversor de salida, pasar a un 1 en el nodo correspondiente de la estructura diferencial. Porcontra, la salida del rbol cuya rama no conduce mantiene el nivel alto de la fase de precarga(en principio un almacenamiento dinmico); no obstante, la conexin entre el inversor desalida y el transistor PMOS * fuerza a que el almacenamiento anterior sea esttico, es decir,lograr una estructura semiesttica. Para garantizar un correcto funcionamiento, se debe forzar aque el transistor PMOS * sea ms resistivo que la rama del rbol para que el 0 debido a larama sea fuerte y no entre en la zona prohibida debido al choque con el 1 de la fase de pre-carga.

Las principales caractersticas de la familia DCVSL son las siguientes:

La existencia de los inversores de salida provocar un aumento en el fan-out de lapuerta, que coincidir con el fan-out de un inversor. Por contra, el retraso y consumode potencia de dichos inversores habr que aadrselos al de la estructura diferencialpor mantener una conexin serie.

El transistor NMOS de precarga provocar un aumento en el retraso y consumo depotencia ya que aumentar la capacidad del rbol diferencial.

xi

F F

Dato

No vlido01

F F

0 00 11 0

Figura 2.40. Esquema genrico de una puerta DCVSL, junto con la codificacin de sus seales.

**


El esquema a nivel de transistores de una puerta ECDL genrica se muestra en la figura2.41. Como en el caso anterior, las fases de operacin estn controladas por la seal . Cuandodicha seal toma el valor 1, la estructura se encuentra en fase de precarga. En dicha fase, lostransistores NMOS de precarga colocan en ambos nodos de salida un nivel bajo. Esta situacinno provoca ninguna comunicacin entre tierra y polarizacin, ya que el transistor PMOS deprecarga (nica conexin con polarizacin) est cortado. Cuando la seal toma el valor 0, laestructura se encuentra en fase de evaluacin. En dicha fase, los transistores NMOS de pre-carga estn cortados por lo que la conexin al nodo de tierra se debe a una de las ramas delrbol diferencial. El nodo de salida, cuya rama no conduce, tomar el valor 1 debido al par deinversores realimentados (cuya conexin a polarizacin est habilitada por la conduccin deltransistor PMOS de precarga).

Las principales caractersticas de la familia ECDL son las siguientes:

La utilizacin de la pareja de inversores realimentados produce un aumento en lavelocidad, ya que la carga y descarga de los nodos de salida no se deben nicamenteal rbol diferencial. De hecho, el rbol slo comenzar la operacin ya que cuando losniveles estn lo suficientemente definidos, la pareja de inversores acabar la opera-cin ms rpidamente que si toda la operacin recayera sobre el rbol diferencial. Adichos inversores se les conoce como amplificadores de sensibilidad puesto queamplifican los niveles lgicos.

Los transistores NMOS de precarga dispuestos en esta configuracin no aumentarnla cadena de transistores conectados en serie del rbol diferencial.

El esquema a nivel de transistores de una puerta SODS genrica se muestra en la figura2.42. De nuevo la seal controla la operacin de la estructura. Cuando la seal toma elvalor 1, la estructura se encuentra en la fase de evaluacin. En dicha fase, el transistor PMOSde precarga est cortado por lo que los nodos de salida no se encuentran cortocircuitados, y lostransistores NMOS de precarga conectan las salidas del rbol diferencial con las salidas de laestructura. Con este contexto, una de las ramas del rbol conduce colocando en la salidacorrespondiente un 0. Adems, el 0 de la salida del rbol colocar un 1 en la salida com-

Xi

F F

Dato

No vlido01

F F

0 00 11 0

Figura 2.41. Esquema genrico de una puerta ECDL, junto con la codificacin de sus seales.


plementaria debido al transistor PMOS realimentado. cuando la seal toma el valor 0, laestructura se encuentra en la fase de precarga. En dicha fase, los transistores NMOS de pre-carga se encuentran cortados deshabilitando la conexin entre las salidas del rbol y las salidasde la estructura diferencial. Como una de las ramas conduce, el nodo de salida complementariotomar un valor 1 debido al transistor PMOS realimentado (como suceda en la fase de eva-luacin). Dicho 1 pasar a la salida restante a travs del transistor PMOS de precarga, que enesta fase s conduce.

Las principales caractersticas de la familia SODS son las siguientes:

Los transistores PMOS realimentados forman un amplificador de sensibilidad, perode un solo nivel (en este caso particular, el nivel alto). Como en el caso anterior, esteamplificador aumentar la velocidad del sistema.

La obtencin del valor de precarga no involucra directamente a la polarizacin (comoen el caso DCVSL) ni a la tierra (como en el caso ECDL). Esta situacin provoca unadisminucin en el consumo de potencia.

Los transistores NMOS de precarga no pasan bien el 1 desde la salida de la estruc-tura a la del rbol. Por lo tanto, en la nueva evaluacin, la cantidad de tensin que sedebe descargar (swing) a travs del rbol es menor, aumentando la velocidad de laestructura.

F

F

Xi

Dato

No vlido01

F F

1 10 11 0

Figura 2.42. Esquema genrico de una puerta SODS, junto con la codificacin de sus seales.

5.34 m x 5.96 m = 31.7 m2


2.4. Familias en modo corriente

Las familias en modo de corriente son aquellas en las que su comportamiento dependeexplcitamente del valor de la intensidad que circula a travs de ella. Un esquema genrico deuna familia de corriente se muestra en la figura 2.43. Podemos destacar tres bloques bien dife-renciados:

Una fuente de intensidad, que generar la intensidad que pasar a travs de la puertaen todo momento.

Un rbol NMOS, que generar la funcin lgica implementada por la puerta en cues-tin.

Y un bloque de descarga, por el cual pasar la corriente cuando el rbol NMOS estcortado.

El funcionamiento de dicha familia es el siguiente. Cuando los valores de las seales deentrada hagan conducir el rbol NMOS, la seal de salida (negada) tomar el valor 0 (quecoincidir con el terminal de tierra). En dicho caso, el bloque de descarga estar cortado, por loque toda la intensidad fluir por el rbol NMOS. Por contra, cuando los valores de las sealesde entrada provoquen el corte del rbol NMOS, toda la intensidad fluir por el bloque de des-carga colocando en la salida un nivel alto. Hay que indicar que el nivel alto no coincide con latensin de polarizacin (como sucede en el resto de familias vistas anteriormente), sino quedepende directamente de la intensidad suministrada por la fuente, luego los niveles lgicos deesta familia no son compatibles con los de las anteriores, necesitando un conversor de nivelessi se quieren conectar puertas de este tipo de familias con puertas de las anteriores. Una restric-cin del nivel alto es que debe ser lo suficientemente elevado para que conduzca el bloque dedescarga y los transistores NMOS de los rboles de las siguientes puertas.

Tambin podemos encontrar familias en modo corriente diferenciales, las cuales siguenel esquema mostrado en la figura 2.44. En ella podemos apreciar que se trata de una familia nodiferencial doblada (claro est cambiando los dos rboles NMOS por un rbol diferencial). Noobstante es de destacar una nueva fuente de intensidad conectada al terminal de tierra del rboldiferencial para garantizar que pasa la misma intensidad por las dos ramas del rbol.

El inters por este tipo de familias se ha renovado debido al creciente inters de los siste-

F

Xi

Figura 2.43. Esquema genrico de una familia en modo de corriente no diferencial.

Fuente de intensidad

rbol NMOS

Bloque de descarga


mas de seal mixta (analgico-digital) implementados en un mismo sustrato. En dichos siste-mas es necesario que la fuente de polarizacin sea lo ms ideal posible, es decir, que no existanpicos y la distribucin de tensin (e intensidad) sea lo ms uniforme posible, aun cuando seproduzcan cambios en las seales digitales, como se puede en la figura 2.45. En ella podemosver que con cada conmutacin de las seales digitales, en la fuente de polarizacin (y en elnodo de tierra) se produce un pico de intensidad debido al cambio de estado de los transistores,lo cual se conoce como ruido de conmutacin.

El ruido de conmutacin se puede definir como cualquier desviacin de lasfuentes de polarizacin debido a la conmutacin de las seales digitales, locual se traduce en la presencia de picos de intensidad y tensin en la fuentede polarizacin y el nodo de tierra.

Estos cambios pueden reducir las prestaciones de las partes ms sensibles de un sistema (lascuales son generalmente las zonas analgicas). En las familias en modo corriente, la presenciade la fuente de intensidad produce la uniformidad requerida (que ser mayor cuanto ms seacerque a una fuente ideal).

Las principales caractersticas arquitecturales de las familias en modo de corriente sonlas siguientes:

La presencia de la fuente de intensidad potencia la idealidad de la fuente de polariza-cin, de tal forma que reduce el ruido de conmutacin. Existen muchas tcnicas paracrear fuentes de intensidad, y hay que llegar a un compromiso entre la complejidadarquitectural y el carcter ms ideal de la fuente (el hecho de que su entorno no afecte

Figura 2.44. Esquema genrico de una familia en modo de corriente diferencial.

Figura 2.45. Formas de onda de las intensidades de polarizacin y de tierra para el caso de un sumadorcompleto.


al comportamiento de la fuente). En la figura 2.46 mostramos varias arquitecturassimples de fuentes de intensidad basadas en un transistor MOS (figuras a y b). Para unaislamiento mejor de la fuente del resto del sistema se suelen utilizar estructuras deespejos de corriente como el mostrado en la figura 2.46c.

El rbol NMOS ser el mismo que para la familia CMOS esttica.

El bloque de descarga puede ser un diodo (un transistor conectado como diodo), o unafuente controlada por tensin.

Entre las principales ventajas de las familias en modo de corriente podemos destacar lassiguientes:

Las principales caractersticas de la puerta, tanto de tensin como de tiempo, mues-tran una insensibilidad relativamente alta con respecto a los parmetros tecnolgicosy a la fuente de polarizacin. De hecho es debido a que la influencia con respecto a lafuente de intensidad es muy superior y anula al resto de dependencias.

Es una familia de muy bajo ruido, ya que la fuente de intensidad absorve todas lasdesviaciones del carcter uniforme de la fuente de polarizacin.

En cuanto a los principales inconvenientes de este tipo de familias, podemos destacar lossiguientes:

La presencia de la fuente de intensidad provoca la existencia de un consumo de poten-cia en esttica, equivalente a VddI, por lo que estamos ante unas familias que no sedeberan utilizar para aplicaciones de bajo consumo. Esta situacin ha motivado quesu uso se limite a las zonas de mayor sensibilidad ante el ruido, es decir, las zonasadyacentes a los circuitos analgicos.

Por lo general, los niveles lgicos no son compatibles con los de otras familias, por locual es necesario aadir lgica extra para la conversin entre los diferentes niveleslgicos para la conexin con puertas de otras familias, como se desprende del puntoanterior.

2.4.1. Diseo de celdas de familia en modo de corriente.

El diseo de celdas de esta familia consistir en la obtencin del rbol NMOS de la fami-lia CMOS esttica (para familias no diferenciales) o del rbol NMOS diferencial (para familias

I1 I1 I1

Va

I = (Va - Vt)2I = (Vdd - Va - Vt)2

Va

(a) (b) (c)

Figura 2.46. Fuente de intensidad generada con (a) un transistor PMOS y (b) con un transistor NMOS. (c) Espejo de corriente.


diferenciales). Si nos centramos en las familias no diferenciales, el proceso de diseo es muysimilar al de la familia CMOS esttica.

Por lo tanto, el proceso de diseo de las celdas en modo corriente se basa en la ejecucinde los siguientes pasos:

Obtencin de la funcin lgica (por ejemplo su tabla de verdad)

Minimizacin lgica, para obtener una frmula mnima que se traducir en un reaocupada mnima (por ejemplo los mtodos del mapa de Karnaugh o de McCluskey)

Aplicar las reglas de conectividad de la familia CMOS para el rbol NMOS.

Veamos un ejemplo completo partiendo desde el comportamiento lgico, mostrado en lafigura 2.47. Supongamos que deseamos disear dos celdas en modo corriente para las siguien-tes funciones:

F(x3, x2, x1) = m (2, 5, 6, 7)G(x3, x2, x1) = m (4, 5, 6)

En primer lugar obtenemos una representacin genrica de las funciones lgicas que queremosdisear. En este caso hemos utilizado las tablas de verdad de las funciones F y G.

Una vez que tenemos la representacin anterior, pasamos al proceso de minimizacin.En este caso hemos elegido el mtodo del mapa de Karnaugh, con lo que las frmulas obteni-das son:

F = x2x1 + x3x1

G = x3x1 + x 3 x 2

Una vez que tenemos las frmulas mnimas podemos utilizar las reglas de conexin. Noobstante, cabe destacar que va a existir un transistor de cada rbol por cada literal (variable ovariable negada) que aparezca en la frmula. Luego, con el fin de reducir al mnimo el nmerode transistores, se potenciar la utilizacin del factor comn, y as se evitar la repeticin deestructuras de transistores. As, la implementacin de G ser la correspondiente a la siguientefrmula:

G = x3 (x1 + x2)

Es de destacar la existencia de los inversores de salida para obtener la funcin correcta.

2.4.2. Tipos de familias en modo de corriente.

Debido a la relativamente reciente aparicin de las familias en modo de corriente y a suaplicacin tan especfica, el nmero de este tipo de familias es relativamente reducido. En estecaso vamos a presentar las ms significativas, como son las familias CSL (Current SteeringLogic), CBL (Current Balanced Logic) y FSCL (Folded Source Coupled Logic), las dos prime-ras familias no diferenciales mientras que la tercera es una familia diferencial.

La familia CSL sigue la estructura mostrada en la figura 2.48. En dicho esquema pode-mos identificar la fuente de intensidad, que ha sido implementada con un transistor PMOS


polarizado en zona de saturacin. As mismo, el bloque de descarga est compuesto por untransistor NMOS conectado como diodo (cortocircuitando los terminales de puerta y drena-dor), de tal forma que cuando en la salida hay un nivel alto, el diodo conduce y pasa la intensi-dad por l; mientras que si hay un nivel bajo, el diodo est cortado y no pasa intensidad por l.

La familia FSCL sigue la estructura mostrada en la figura 2.49. Podemos apreciar quedicho esquema es un duplicado de la familia CSL (uno por cada rama del rbol diferencial).Debemos destacar que para garantizar que por todo el rbol diferencial circula la misma inten-sidad, independientemente de los valores de las seales de entrada, se ha colocado una nuevafuente de intensidad e el terminal de tierra del rbol, cuyo valor ser diferente (pero forzosa-mente menor) que las fuentes de transistores PMOS. Por lo tanto, por los bloques de descargasiempre circular intensidad, la nica diferencia ser la cantidad que circule, que ser diferentesi su rama del rbol conduce o no conduce. En este caso, como en el anterior, la cantidad deintensidad suministradas por las fuentes depende del terminal de puerta y de las dimensionesde los transistores.

x3 x2 x1 F G

0 0 0 0 00 0 1 0 00 1 0 1 0

1 1 0 1 1

0 1 1 0 01 0 0 0 11 0 1 1 1

1 1 1 1 0

0 10 0

x1x3 x2

01

00 01

1 01 1

11 10

F = x2x1 + x3x1

0 0

0 0

x1

x3 x2

0

1

00 01

1 1

0 1

11 10

G = x3x1 + x3x2

(a) (b)

x1

(c)

Figura 2.47. Ejemplo de diseo de celdas en modo corriente. (a) Funcin lgica, (b) minimizacin, (c) aplicacin de las reglas de conectividad.

x1

x3x2

x1

x2

x3

x2

F

G


La familia CBL sigue la estructura mostrada en la figura 2.50. De dicho esquema pode-mos destacar dos caminos de intensidad bien diferenciados, de los cuales nicamente condu-cir uno de ellos en funcin del valor lgico de la seal de salida. En el camino de descargaprincipal, tenemos una fuente de intensidad compuesta por un transistor PMOS en la zona deconduccin y el rbol NMOS; mientras que el segundo camino de descarga est compuesto porun transistor NMOS (conectando polarizacin y tierra), el cual es controlado por la salida(negada) de la puerta lgica. En este caso hay que igualar concienzudamente la fuente de inten-sidad y el camino de descarga para que siempre pase la misma intensidad (ya que los caminospor los que pasa la intensidad desde la polarizacin son diferentes). Como en este caso noexiste ninguna tensin que controle la intensidad, nicamente hay que encontrar unas dimen-siones idneas para cada uno de los transistores. En la figura 2.50 mostramos un posible layoutde la celda en modo de corriente del ejemplo de la figura 2.47c, en el cual no se han incluidolos inversores de entrada. Dicho layout tendra unas dimensiones de 3.96 m x 4.38 m, conun rea igual a 17.4 m2. La verificacin del layout se ha realizado a travs de una simulacinmostrada en la misma figura. Se puede comprobar que obtenemos la misma tabla de comporta-miento que la de partida.

En este caso podemos destacar que los niveles lgicos coinciden con los rales de polari-zacin, por lo que son compatibles con el resto de familias lgicas vistas en el tema.

Xi

VGF

Figura 2.48. Esquema genrico de la familia CSL.

VP

VN

Figura 2.49. Esquema genrico de la familia FSCL.


Figura 2.50. Esquema genrico de la familia CBL. Layout y simulacin de verificacin del circuito mostrado en la figura 2.47c (sin incluir los inversores de entrada).

F

Xi

Familias Logicas Cmos

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