Exposicion dcm final

ESCUELA DE INGENIERÍASELÉCTRICA, ELECTRÓNICA

Y DE TELECOMUNICACIONES

CONSTRUIMOS FUTUROCONSTRUIMOS FUTURO

CLOCK RESOURCES AND DCMs

CLOCK RESOURCES AND DCMs

Gustavo A. Ochoa Blanco.Jhon F. Cruz Buitrago.

Gustavo A. Ochoa Blanco.Jhon F. Cruz Buitrago.

lunes, 10 de abril de 2023lunes, 10 de abril de 2023

Global Clock ResourcesGlobal Clock Resources

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lunes, 10 de abril de 2023

Clock Resources and DCMs

ADMINISTRADORES DIGITALES DE RELOJ (DCMs)

ADMINISTRADORES DIGITALES DE RELOJ (DCMs)

Los DCMs integran capacidades avanzadas del reloj, dentro de la red de distribución dedicada del reloj del FPGA. Las principales funciones del DCM se pueden resumir en:

Los DCMs integran capacidades avanzadas del reloj, dentro de la red de distribución dedicada del reloj del FPGA. Las principales funciones del DCM se pueden resumir en:

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• Eliminar el sesgo del reloj (clock skew), ya sea dentro del FPGA o con componentes externos. De este modo se mejora el rendimiento del sistema y se eliminan los retardos de ruteo del reloj.

• Producir corrimiento de fase (Phase shifting) de una señal de reloj, ya sea por una fracción del periodo de reloj o por incrementos fijos.

• Eliminar el sesgo del reloj (clock skew), ya sea dentro del FPGA o con componentes externos. De este modo se mejora el rendimiento del sistema y se eliminan los retardos de ruteo del reloj.

• Producir corrimiento de fase (Phase shifting) de una señal de reloj, ya sea por una fracción del periodo de reloj o por incrementos fijos.

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• Multiplicar o dividir la frecuencia de entrada del reloj, generando una frecuencia completamente nueva.

• Acondicionar la señal de entrada del reloj, asegurando un reloj limpio, con un ciclo de trabajo del 50%.

• Amplificar de nuevo (rebuffer) una señal de reloj, normalmente para eliminar el sesgo (deskew) y convertir la señal de entrada a un estándar diferente

• Multiplicar o dividir la frecuencia de entrada del reloj, generando una frecuencia completamente nueva.

• Acondicionar la señal de entrada del reloj, asegurando un reloj limpio, con un ciclo de trabajo del 50%.

• Amplificar de nuevo (rebuffer) una señal de reloj, normalmente para eliminar el sesgo (deskew) y convertir la señal de entrada a un estándar diferente

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ARQUITECTURA DE UN DCMARQUITECTURA DE UN DCM

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Un DCM esta constituido por cuatro bloques funcionales:

1. Un bloque de lazo de seguimiento de retardo (Delay-Locked-Loop-DLL).

2. Un sintetizador digital de frecuencia (Digital Frequency Syntheziser - DFS).

Un DCM esta constituido por cuatro bloques funcionales:

1. Un bloque de lazo de seguimiento de retardo (Delay-Locked-Loop-DLL).

2. Un sintetizador digital de frecuencia (Digital Frequency Syntheziser - DFS).

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3. Un bloque de desplazamiento de fase (pashe shifter - PS).

4. Logica de estado (status logic).

3. Un bloque de desplazamiento de fase (pashe shifter - PS).

4. Logica de estado (status logic).

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DELAY LOCKED LOOPDELAY LOCKED LOOP

El bloque de lazo de seguimiento de retardo (DLL) es el encargado de eliminar el sesgado de la señal de reloj. El sesgado de la señal de reloj es un problema inherente de los sistemas sincrónicos y consiste en la desviación del alineamiento a la fase cero debido a retardos en las rutas que toma la señal de reloj dentro del dispositivo, causando que dicha señal llegue a diferentes puntos del sistema en tiempos diferentes generando una disminución del rendimiento del sistema.

El bloque de lazo de seguimiento de retardo (DLL) es el encargado de eliminar el sesgado de la señal de reloj. El sesgado de la señal de reloj es un problema inherente de los sistemas sincrónicos y consiste en la desviación del alineamiento a la fase cero debido a retardos en las rutas que toma la señal de reloj dentro del dispositivo, causando que dicha señal llegue a diferentes puntos del sistema en tiempos diferentes generando una disminución del rendimiento del sistema.

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Diagrama funcional del Delay-Locked Loop (DLL)

DIGITAL FREQUENCY SYNTHESIZER

DIGITAL FREQUENCY SYNTHESIZER

Mediante el sintetizador digital de frecuencias, un DCM puede generar diferentes señales de reloj, las cuales se derivan de la señal de entrada y un coeficiente resultante de la division de dos numeros enteros tal como se muestra en la siguiente ecuacion:

Mediante el sintetizador digital de frecuencias, un DCM puede generar diferentes señales de reloj, las cuales se derivan de la señal de entrada y un coeficiente resultante de la division de dos numeros enteros tal como se muestra en la siguiente ecuacion:

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PHASE SHIFTPHASE SHIFT

El bloque de desplazamiento de fase controla la relación de fase existente en todas las nueve salidas del DCM con respecto a la fase de la señal de reloj de entrada. Con este bloque es posible realizar desfases controlados de la señal de reloj en una fracción fija o variable de su periodo. El bloque de desplazamiento de fase puede generar señales de reloj con cuatro diferentes tipos de desfase:

El bloque de desplazamiento de fase controla la relación de fase existente en todas las nueve salidas del DCM con respecto a la fase de la señal de reloj de entrada. Con este bloque es posible realizar desfases controlados de la señal de reloj en una fracción fija o variable de su periodo. El bloque de desplazamiento de fase puede generar señales de reloj con cuatro diferentes tipos de desfase:

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Desplazamiento de fase fijos:

1. Salidas desfasadas medio periodo, con desfase de 0o y 180º

2. Salidas con desfase en cuadratura con desfases de 0o, 90o, 180o y 270º

3. Desplazamientos de fase finos, con una resolución de desfase de 1/256 del periodo de la señal de reloj de entrada.

Desplazamiento de fase fijos:

1. Salidas desfasadas medio periodo, con desfase de 0o y 180º

2. Salidas con desfase en cuadratura con desfases de 0o, 90o, 180o y 270º

3. Desplazamientos de fase finos, con una resolución de desfase de 1/256 del periodo de la señal de reloj de entrada.

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Desplazamiento de fase variable

4. Los desplazamientos de fase variable, son controlados en la aplicación desarrollada en la FPGA; pueden variar en pasos de 1/256 del periodo de la señal del reloj de entrada de la familia spartan-3.

Desplazamiento de fase variable

4. Los desplazamientos de fase variable, son controlados en la aplicación desarrollada en la FPGA; pueden variar en pasos de 1/256 del periodo de la señal del reloj de entrada de la familia spartan-3.

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STATUS LOGICSTATUS LOGIC

La lógica de estado indica el estado actual del DCM a través de las señales de salida LOCKED, STATUS[0], STATUS[1] y STATUS[2]. La señal de salida LOCKED indica si las salidas del DCM están en fase con la entrada CLKIN. La señal de salida STATUS indica el estado y las operaciones de los bloques DLL y PS.

La lógica de estado indica el estado actual del DCM a través de las señales de salida LOCKED, STATUS[0], STATUS[1] y STATUS[2]. La señal de salida LOCKED indica si las salidas del DCM están en fase con la entrada CLKIN. La señal de salida STATUS indica el estado y las operaciones de los bloques DLL y PS.

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LOCALIZACIÓN RELATIVA DE LOS DCMs EN LAS FPGAs DE LA PLATAFORMA SPARTAN

LOCALIZACIÓN RELATIVA DE LOS DCMs EN LAS FPGAs DE LA PLATAFORMA SPARTAN

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UBICACIÓN DE LOS OCHO BLOQUES DE DCM EN SPARTAN-3 FPGA

UBICACIÓN DE LOS OCHO BLOQUES DE DCM EN SPARTAN-3 FPGA

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DIAGRAMA DE BLOQUE DCM DIAGRAMA DE BLOQUE DCM

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MULTIPLICACIÓN RELOJ, DIVISIÓN RELOJ Y SÍNTESIS DE RELOJ.

MULTIPLICACIÓN RELOJ, DIVISIÓN RELOJ Y SÍNTESIS DE RELOJ.

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CLOCK SKEWCLOCK SKEW

Ques es Clock skew ?

Ques es Clock skew ?

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COMO ELIMINAR EL CLOCK SKEWCOMO ELIMINAR EL CLOCK SKEW

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CLOCK SKEWCLOCK SKEW

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DIVISOR FRECUENCIA Vs DCMDIVISOR FRECUENCIA Vs DCM

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DCMs EN CASCADADCMs EN CASCADA

Tiene ventajas y desventajas.Tiene ventajas y desventajas.

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Clock Jitter.Clock Jitter.

• Es la variación de un flanco de reloj de su posición original en el tiempo.

• Es la variación de un flanco de reloj de su posición original en el tiempo.

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GRACIASGRACIAS

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Exposicion dcm final

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