Exercicis de mínims per aprendre les bases de l...

Exercicis de mínims

per aprendre les bases

de

l’Electrònica Digital

Francesc Josep Sànchez i Robert Ramon Casanella Alonso

Exercicis bàsics d’Electrònica Digital

2

Índex dels problemes

1 Sistemes combinacionals ....................................................................................................................3

1.1 Mínim 1: Sistemes de numeració, codis i aritmètica binària ......................................................3 1.2 Mínim 2: Funcions lògiques, Àlgebra de Boole, minimització, realització de funcions amb portes lògiques i PLD’s, etc.. ...................................................................................................................5 1.3 Mínim 3: Característiques elèctriques dels circuits digitals i tecnologia CMOS de fabricació de components ........................................................................................................................................13 1.4 Mínim 4: Disseny modular de sistemes combinacionals aritmètics i lògics i funcions lògiques amb multiplexors i descodificadors........................................................................................................20

2 Sistemes seqüencials .........................................................................................................................29

2.1 Mínim 5: Cel·les de memòria d’1 bit (latches), cronogrames, mètode directe...........................29 2.2 Mínim 6: El mètode canònic de disseny de sistemes seqüencials..............................................35 2.3 Mínim 7: Els comptadors i els registres .....................................................................................38 2.4 Mínim 8: Els circuits integrats de memòria ..............................................................................42

TEMA 1: Sistemes combinacionals

3

1 Sistemes combinacionals

1.1 Mínim 1: Sistemes de numeració, codis i aritmètica binària

1 Determineu el valor decimal d’aquests nombres en binari:

a) 10111001 b) 1010111100011 c) 011101110000

2 Passeu a base hexadecimal aquests nombres:

a) (10101111011010101101)2 b) (267036)8 c) (456296)10; (65535) 10 ;(1048576)10

3 Passeu a base hexadecimal aquests nombres:

a) (1011111100111011101)2 b) (3756)8 c) (85693)10

4 Representeu en codi BCD excés 3 els nombres següents expressats en codi BCD. Proposeu també el

bloc del sistema digital combinacional que podrà fer aquest convertidor de codi indicant-ne les entrades i les sortides.

a) 0011 b) 0101 c) 1000

5 Realitzeu les operacions següents en binari i amb el criteri de complement a 2.

Representeu els nombres amb 10 bits (9 bits de mòdul i bit de signe). Feu el bloc del sistema digital que podrà realitzar totes aquestes operacions

a) +118 + 56 b) –49 – (-21) c) +82 – 13

d) +315 + 265 e) –233 – 299 f) –56 – (-145)

6 Realitzeu les operacions següents en binari i amb el criteri de complement a 2. Representeu els

nombres amb mòdul 8 i bit de signe. Feu el bloc del sistema digital que podrà realitzar aquestes operacions

a) +133 + 25 b) –46 – (-19) c) +81 – 18

d) +146 + 32 e) –238 – 189 f) –56 – (-21)

7 Convertiu a BCD aquests nombres representats en diferents bases i sumeu-los. Representeu també

l’esquema del bloc funcional combinacional que tingui capacitat per a realitzar les 2 operacions a) i b) en BCD.

a) (125)10 + (1000111001010)2 b) (307)8 + (100111111101)2


4

c) (12FB)16 + (7363)8

8 Convert to BCD the following numbers represented in different radix number systems and add them.

a) (245)10 + (1100011001010)2 b) (116)8 + (100111111101)2 ; (7CDA)16 + (6573)8 c) Represent the functional block or entity of the combinational system that will have the

capacity to perform all the specified operations in BCD.

9 How many bits is the minimum needed to represent the date (month, day, year)? Use a vector of three components and represent each component in the binary number system. Consider dates up to the year 2500.

10 Convertiu a codi Gray els nombres següents codificats en binari natural. Representeu el bloc del

sistema digital convertidor de codi.

a) 10011 b) 01100 c) 11101

11 Escriviu en codi ASCII de 7 bits el missatge següent

“Respostes Correctes = 10”

12 Realitzeu els canvis de base que s’indiquen a continuació:

a) EF02)16 a binari natural b) (235)10 a hexadecimal c) (0100111)2 a decimal

d) FA12)16 a decimal e) (1345)10 a binari natural f) (1001011001100)2 a hexadecimal

13 Donat un circuit aritmètic binari amb capacitat de realitzar sumes i restes en Ca2 de n bits. Quan hi

ha desbordament o overflow en les operacions? Quin és l’algorisme per detectar aquesta condició? Analitzeu diversos casos i avanceu-vos fins la Unitat 1-12 per veure com s’ha de dissenyar el circuit digital detector de desbordament que acompanyarà a les ALU ( unitats aritmètiques i lògiques).


5

1.2 Mínim 2: Funcions lògiques, Àlgebra de Boole, minimització, realització de funcions amb portes lògiques i PLD’s, etc..

1 Deduïu la taula de veritat de la funció de sortida Y del circuit de la Fig. 1.3.1 i representeu-la amb màxterms.

2 Simplifiqueu per Karnaugh i realitzeu amb només portes NOR la funció lògica g

∑==5

)25,24,17,16,15,9,8,4,3,1,0(),,,,( mABCDEfg

3 Simplifiqueu per Karnaugh i realitzeu amb només portes NAND la funció lògica g. Escriviu també la

funció lògica g amb màxterms.

∑ ∑+=4 4

)15,14,2,0()10,8,5,3(),,,( dmdcbag

AJUT: El símbol d (don’t care) representa les combinacions impossibles o no útils de les variables d’entrada on la funció adopta el valor ‘X’.

4 A la Fig. 1.2.1 teniu el diagrama de blocs i el circuit lògic intern d’un sistema combinacional.

a) Apliqueu l’Àlgebra de Boole per tal de deduir la taula de veritat de la funció de sortida Y = f(A, B, C)

b) Escriviu-la amb màxterms c) Escriviu-la amb mínterms d) Proposeu un circuit lògic solament amb portes NAND

CIRCUIT

COMBINACIONAL

A

B

C

Y B

YU3A7404

1 2

C

AU1B

7402

5

64

U1A

7402

2

31

Fig. 1.2.1 Circuit combinacional

5 Dibuixeu el bloc representatiu i el circuit amb portes lògiques de les funcions següents. Tot seguit, simplifiqueu-les mitjançant l’Àlgebra de Boole i torneu a dibuixar tant el bloc com el circuit lògic.

a) Z = BD + B(D+E) +D′(D+F) b) Y = ABC[AB+C′(BC+AC)] c) W = A′B′C+(A+B+C′)′+A′B′C′D

6 Representeu la taula de veritat d’aquesta funció i simplifiqueu-la per Karnaugh

∏==4

)14,13,10,9,8,6,3,1,0(),,,( MABCDfy

7 Deduïu la taula de veritat de la funció de sortida F0 = f(X1,X0,Q1,Q0) de la Fig. 1.2.2 i representeu-la amb màxterms. Simplifiqueu-la i realitzeu-la només amb portes NOR.


6

Fig. 1.2.2

8 Construïu la taula de veritat de la sortida y d’un MUX2 amb entrada d’habilitació E com el de la Fig. 1.2.3 i representeu-la amb màxterms. Simplifiqueu-la i feu-la amb portes NOR.

0

1

y

x1

x0

s

E

Fig. 1.2.3

9 Dissenyeu un circuit lògic detector de nombres binaris que doni “0” a la seva sortida quan a la entrada tingui els nombres 0,3,5,8,13,14 ó 15 codificats en binari natural. Tingueu en compte també per al disseny del circuit que, de la resta d’entrades possibles, 2,9,10 i 12 no és produiran mai. feu el bloc representatiu del sistema combinacional, realitzeu la simplificació per zeros a través de Karnaugh i useu portes NOR per a implementar el circuit.

10 La funció (1) està representada canònicament a través d’una suma de mínterms. Quina seria la seva

representació com a producte de màxterms? Simplifiqueu-la per zeros a través de Karnaugh i realitzeu-la amb: a) només portes NAND, b) només portes NOR. Quina diferència hi ha entre les dues representacions?

),,,,(),,,,,,,,,,,(),,,,( ∑∑ +==

5501234 312723182262419171611984310 dmXXXXXfg (1)

11 Indiqueu el valor de l’expressió y = x + y·(z + x′) pels casos:

[x y z] = [0 1 0] [x y z] = [1 1 0] [x y z] = [0 1 1]

12 Feu el disseny a 3-nivells de portes del circuit que té la taula de veritat representada a la Fig. 1.2.4

(simplement a partir de l’observació de la taula o bé aplicant el programari minilog.exe). Substituïu tots els noms les variables de la taula per la versió amb l’extensió “_L” i també els ‘L’ i ‘H’ per ‘0’ i ‘1’.

F0

F1


7

Fig. 1.2.4 Taula de veritat d’un 74F148 (8-line to 3-line priority encoder)

13 Simplifiqueu la següent funció: (àlgebra de Boole, taula de veritat, Karnaugh...) f = wx + xy′ + yz + xz′ + xy

14 The following functions are expressed in SOP. a) f1(x, y, z, w) = xy + zx b) f2(x, y, z, w) = x′y′z + x′y′z′ + xy′w + yz′w + xy c) f3(x, y, z, w) = x + y

- Draw the block diagram or entity that will produce all the three functions. - Apply Boole Algebra to obtain:

a canonical representation as a sum of minterms for each function a canonical representation as a product of maxterms for each function

- Draw the electronic circuit of each function using digital gates

15 Es voldria dissenyar un circuit combinacional que multipliqués dos nombres naturals de dos bits.

a) Quants bits té la sortida? Representeu el bloc funcional o entity b) Escriviu la taula de veritat de les funcions de sortida c) Implementeu el circuit a 3 nivells de portes lògiques

16 Un circuit combinacional per a realitzar multiplicacions de nombres binaris està representat a la Fig. 1.2.5. A la Fig. 1.2.6 s’observa el mòdul genèric UBMC (Unitat Bàsica Multiplicador Combinacional) que es va repetint diverses vegades de forma que s’intueix com es pot anar encadenant per tal de realitzar multiplicacions amb nombres de més bits fins a obtenir el circuit final de la Fig. 1.2.7.


8

6

B[2:0]

MULTIPLICADOR DIGITAL

3

A[2:0]

P[5:0]

3

Si-1

ci+1

ai

si

123

UNITAT BÀSICAMULTIPLICADORCOMBINACIONAL

ci

Ci+1

UBMC

Ci

SUMADOR

A

123S1

231

231

Si

bi

B

1 BIT

123

123

Fig. 1.2.5 Diagrama en blocs Fig. 1.2.6 Cel·la UBMC

Si-1 AB

Ci

Ci+1 Si

Si-1 AB

Ci

Ci+1 Si

P1

B2

Si-1 AB

Ci

Ci+1 Si

B0

A2

B0

Si-1 AB

Ci

Ci+1 Si

P2P3

Si-1 AB

Ci

Ci+1 Si

A0

B2

B2

Si-1 AB

Ci

Ci+1 Si

P5

B1

B1

P0

Si-1 AB

Ci

Ci+1 Si

Si-1 AB

Ci

Ci+1 Si

Si-1 AB

Ci

Ci+1 Si

B0

A1

P4

B1

Fig. 1.2.7 Multiplicador ràpid paral·lel de nombres de 3 bits encadenable

L’algorisme de multiplicació ràpida es deriva observant com es multiplica de forma manual: es multipliquen parcialment els bis dels nombres A i B, i desprès a partir de les sumes d’aquests productes parcials i els ròssecs de les etapes anteriors, s’obté paral·lelament el resultat final.


9

P = A × B = A2A1A0 × B2B1B0 = P5P4P3P2P1P0

A2 A1 A0

B2 B1 B0

B0·A2 B0·A1 B0·A0

B1·A2 B1·A1 B1·A0

B2·A2 B2·A1 B2·A0

P5 P4 P3 P2 P1 P0

a) Si suposem que P1 = f(B1, B0, A1, A0), obteniu la taula de veritat d’aquesta funció aplicant l’àlgebra

de Boole. b) Simplifiqueu els zeros de la funció per Karnaugh i realitzeu un circuit lògic amb solament portes

NOR.

17 En relació al circuit codificador representat a la Error! No s'ha trobat l'origen de la referència., realitzeu els següents apartats:

a) La funció EO output enable està activa quan el xip està habilitat però no hi ha cap entrada de

codi activada. Escriviu-la amb mínterms i feu el circuit lògic amb portes. b) La funció GS grup select està activa quan el xip està habilitat i hi ha alguna tecla activada per tal

d’indicar que el xip està codificant normalment. Escriviu-la i feu el circuit lògic amb portes. c) Deduïu les expressions lògiques de les funcions O2, O1 i O0. Implementeu O2 amb el grup

complet de funcions AND-OR-NOT d) Implementeu O1 amb el grup complet de funcions NAND e) Implementeu O0 amb el grup complet de funcions NOR. Expliqueu també per què seria inviable

o molt difícil realitzar aquesta funció de sortida O0 amb la tècnica de descodificadors.


10

18 El circuit representat a la Fig. 1.2.8, és un desplaçador combinacional a dreta i a esquerra de 3 bits, amb entrades sèrie, amb la taula de veritat de la Fig. 1.2.9.

a) Quin nombre de combinacions té la taula de veritat del sistema?

b) Quants màxterms tenen les funcions de sortida Y2, Y1, Y0 ?

c) Escriviu amb mínterms la funció Y2 d) Simplifiqueu les funcions lògiques de sortida observant la taula de veritat

L-R_L SC

DESPLAÇADOR DE 3 BITS

I2 I1 I0 LSI

Y2 Y0 Y1

RSI

Fig. 1.2.8 Sistema combinacional desplaçador

Fig. 1.2.9 Taula de veritat simplificada

L-R_L LSI RSI I2 I1 I0 Y2 Y1 Y0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 0 1 1

0 X 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 0

1 X 1 1 1 1 1 0 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1

19 Fig. 1.2.10 shows the block diagram of a combinational circuit and its internal implementation using

logic gates a) Apply the theorems of Boolean algebra to deduce the true table of the output function Y = f(A,

B, C). b) Write the output as a canonical expression using a product of maxterms c) Write the output using the canonical form of sum of minterms. d) Implement a logic circuit to produce the same Y function using only NAND gates.

COMBINACIONAL CIRCUIT

A

B

C

Y

A

Y

B C

Fig. 1.2.10 Combinational circuit of 3 inputs signals


11

20 Alarma de caixa forta Es disposa de dues caixes fortes electròniques, A i B. Cadascuna de les caixes té un senyal associat, XA i XB respectivament, que val 1 quan la caixa és oberta i 0 quan és tancada. Es disposa també d’un interruptor general que té un senyal associat IG, que val 1 si l’interruptor està tancat i 0 si està obert. Es vol construir un sistema d’alarma contra robatoris, que generarà un senyal de sortida S. Aquest senyal ha de valer 1 quan alguna caixa forta estigui oberta i l’interruptor no estigui tancat.

a) Representeu un bloc funcional del sistema combinacional a realitzar b) Deduïu la seva taula de veritat c) Doneu l’expressió algebraica de la funció S = f(XA, XB, IG) d) Realitzeu el circuit digital que obté la sortida S amb 2 nivells de portes

21 Implementació d’un sistema combinacional en PLD

1 La Fig. 1.2.11 representa la macrocel·la de sortida OLMC (Output Logic Macro-Cell) d’un dispositiu lògic programable PLD GAL 22V10. Poseu nom a les línies de selecció dels MUX i altres i feu que la OLMC es comporti com:

a) Entrada exterior a la matriu programable

b) Entrada interior (de realimentació) seqüencial a la matriu programable

c) Sortida combinacional activa a nivell alt

d) Sortida combinacional activa a nivell baix

e) Sortida seqüencial activa a nivell alt

Fig. 1.2.11 Output Logic MacroCell (OLMC) d’una GAL22V10

2 Es desitja programar les funcions lògiques g_L, f_L = f(D,C,B,A) de Exercici 1.1 de la Col·lecció de Problemes per al PA usant una GAL 22V10 amb l’esquema intern representat a la Fig. 1.2.12. Expliqueu el procés que s’ha de seguir i dibuixeu les connexions a la matriu programable i a la OLMC.


12

Fig. 1.2.12 Esquema intern d’una part de la GAL 22V1. L’estructura interna de l’output logic macrocell (OLMC) està representada a la Fig. 1.2.11


13

1.3 Mínim 3: Característiques elèctriques dels circuits digitals i tecnologia CMOS de fabricació de components

1 Escriviu la funció de sortida Y, i feu el cronograma del circuit digital de la Fig. 1.3.1 per tal de determinar quina serà la sortida en el temps quan s’apliquen els senyals d’entrada indicats.

B

YU3A7404

1 2

C

AU1B

7402

5

64

U1A

7402

2

31

C

A

B

Fig. 1.3.1

2 Feu el cronograma del circuit digital de la Fig. 1.3.2:

CY

A

BU1A

7402

2

31

U2A

7408

1

23

U3A7404

1 2

C

A

B

Fig. 1.3.2

3 La Taula 1.3-1 mostra les característiques elèctriques d’una sèrie de famílies lògiques.

Taula 1.3-1

a) Per la família LVC alimentada a Vcc = 3,3 V, quin és el nivell VIH? Quina és la tensió de sortida a nivell alt i el corrent que pot subministrar a nivell baix ? Quina potència estàtica consumeixen 4 portes lògiques ?

b) Si fem amb portes LVT un oscil·lador d’ona quadrada, quina freqüència màxima aconseguirem?


14

4 El circuit digital representat a la Fig. 1.3.3 està fabricat amb integrats de la família LV de baix voltatge que presenta les característiques elèctriques especificades a la Taula 1.3-2. a) Si s’alimenta amb una bateria de 3,6 V, quin és el nivell VIH? Quina és la tensió de sortida a

nivell alt i el corrent màxim que pot subministrar a nivell baix? b) Quina és la potència estàtica que consumeix el circuit si no hi ha càrregues connectades a les

sortides GS_L i EO_L? c) Quina és la freqüència màxima d’operació del circuit digital?

I7_L

I1_L U2B

74LV00

4

56

I6_L NAND de 8 entrades

U2C

74LV00

9 10 8

EI_L U2D

74LV00

12

1311

I3_L

GS_L

I4_L I5_L

EO_LI2_L

U2A

74LV00 1 2 3 EI_L'

I0_L U3

74LV30

1 2 3 4 5 6

11 12

8 A B C D E F G H

Y

Fig. 1.3.3 Taula 1.3-2

5 El circuit de la Fig. 1.3.4 està dissenyat amb tecnologia F (fast). Calculeu o deduïu: a) La corba de transferència, els valors dels voltatges d’interès i els marges de soroll de la família

fast. b) El consum estàtic del circuit quan s’aplica el vector d’entrada:

[OE_L, A_L-B, 1A, 1B, 2A, 2B] = [0,1,1,0,1,1] c) La freqüència màxima d’utilització d) El valor de les sortides pel mateix vector d’entrada de b) quan OE_L està activa a nivell baix i

també quan OE_L està desactivada a nivell alt. e) Repetiu l’apartat b) per un circuit de la família HCT

Fig. 1.3.4 Circuit combinacional i característiques de la família lògica F


15

6 Respecte del circuit de la Fig. 1.2.7, a) El circuit de la realitzat amb portes lògiques de la família LV (Low Voltage) alimentades a VCC =

3V i amb les característiques elèctriques de la Fig. 1.3.5. Quina potència estàtica dissipa si a les sortides hi ha connectats 6 LED que consumeixen 1 mA cadascun quan s’il·luminen. Feu el càlcul quan es multipliquen A = B = {111}.

b) Quin és teòricament el màxim nombre de multiplicacions per segon que es poden fer?

Fig. 1.3.5 Algunes característiques elèctriques de la família lògica LV


16

7 Es vol sintetitzar el circuit corresponent a la funció lògica Y=(A’+BC’) usant la família 74AHC1G alimentada a 2 V amb les següents característiques elèctriques:

VOHmin = 1,9 V VIHmín = 1,5 V VOLmàx = 0,1 V VILmàx = 0,5 V ICCH = ICCL = 10 µA tpHLmàx = tpLHmàx = 9,5 ns

a) Feu la corba de transferència indicant els voltatges més representatius b) Calculeu la dissipació de potencia estàtica del circuit. c) Digueu quin marge de soroll té el sistema per a nivell alt en la connexió entre la porta AND i la

porta OR del circuit d) A quina freqüència màxima pot funcionar el circuit?

8 El circuit integrat de la Fig. 1.3.6, corresponent al xip 74F258 està dissenyat amb tecnologia F (fast). Calculeu o deduïu: a) La corba de transferència amb els voltatges més representatius i els marges de soroll a nivell alt i

baix d’aquest xip. b) El consum estàtic del circuit quan s’aplica el vector d’entrada que col·loca les sortides a nivell

baix. c) El consum estàtic del circuit quan s’aplica el vector d’entrada que col·loca les sortides en tri-

state. d) La freqüència màxima d’utilització.

Fig. 1.3.6 Circuit combinacional i característiques de la família lògica F


17

9 Quina xarxa de portes CMOS de la Fig. 1.3.7 pot treballar a una freqüència més alta? AJUT: Tingueu en compte el fan-out de les portes

Fig. 1.3.7 Circuits amb portes lògiques

10 Una determinada porta lògica de tecnologia TTL de 5V té un VOHmin=2,4V i està connectada a una de les entrades d’una altra porta de tecnologia CMOS de 5V amb VIHmin= 3,5V. Quin marge de soroll té el sistema per a nivell alt? Quin marge de soroll tindrà si es connecta la porta CMOS a la TTL? (Considereu un VIHmin= 2V per a la porta TTL i un VOHmin=4,4V per a la porta CMOS)

11 Write the expression of the output function Y (as in exercise 1.2.19) of the circuit shown in Fig.

1.3.8. Deduce the timing diagram (a graphical representation that shows the propagation of the signals as a function of time) when applying the waveforms.

A

Y

B C

C

A

B

Fig. 1.3.8 Gate network and inputs signals

12 Design a parity-odd checker of 4 bits. Using the Digital Electronics Education & Design Suite DEEDS (http://www.esng.dibe.unige.it/Projects/Netpro/Deeds/index.htm) or Proteus-VSM, draw the circuit, construct a test to simulate all the combinations of the true table and represent the time diagram of all inputs and the output.

13 Circuit shown Fig. 1.3.9 represents the internal structure of the chip MC14560 as presented by Motorola in its datasheet. Let us to use it for understanding concepts as: power dissipation; number of gate levels and transmission delays; transfer function and voltage levels; timing diagrams (a graphical representation that shows the propagation of the signals as a function of time); and other important electrical characteristics of digital circuits.

a) Find the chip datasheet somewhere in the internet and print at least the first 4 pages which

contain the circuit description and the most important electrical characteristics.


18

b) Analyse the circuit, deduce the algebraic equation, apply Boole Algebra, and obtain its truth table of the output signal S1 as a function of B1, A1 and Cin.

c) Deduce the number of gate levels of each output function of the chip.

d) Redesign the function S1 = f(B1, A1, Cin) and redraw the circuit to produce a function S1 of 3-

level of gates.

e) Deduce the timing diagram when applying the waveforms of Fig. 1.3.11 (evidently applying results from above). Try the virtual laboratory Proteus-VSM to verify the result.

Fig. 1.3.9 Gate network and input and output signals

f) Find in the internet another datasheet of a logic gate of the same CMOS 4000B family (for example the hex 4069UB inverter) and obtain the characteristics of a single gate of this technology when powered at VCC = 5V and VCC = 15V: quiescent current IDD, output rise and fall time tTLH and tTHL, propagation delay time tPLH and tPHL, input voltage VIH and VIL, output voltage VOH and VOL.

g) Draw the input-output transfer function and obtain the noise margins for both supply voltages:

5V and 15V.

h) Explain how the CMOS logic gate of Fig. 1.3.10 works.

i) Determine the static power consumption of the MC14560 circuit represented in Fig. 1.3.9 for both supply voltages: 5V and 15V.

j) Using values from c) and f) calculate the maximum operating frequency of operation for both

supply voltages: 5V and 15V for the MC14560 chip.


19

Fig. 1.3.10 CMOS logic gate

Cin

A1

B1

S1

Fig. 1.3.11 Gate network and input and output signals

Fig. 1.3.12 Chip details


20

1.4 Mínim 4: Disseny modular de sistemes combinacionals aritmètics i lògics i funcions lògiques amb multiplexors i descodificadors

1 L’esquema en blocs de la Fig. 1.4.1a es correspon a un sumador/restador de nombres binaris de 8 bits codificats en Ca2 amb 7 bits de mòdul més bit de signe. Volem dissenyar-lo internament de forma modular.

a) Utilitzeu, a més de portes lògiques, altres blocs combinacionals bàsics com el xip 74LS283

representat a la Fig. 1.4.1b. Dissenyeu també les funcions addicionals de zero Z i desbordament (overflow) D.

OP

D Z

R-S_L 8 8

B[7:0] A[7:0]

8

S[7:0]

Sumador/Restador8 bits

A05

A13

A214

A312

B06

B12

B215

B311

C07

C49

S04

S11

S213

S310

74LS283

a) b)

Fig. 1.4.1 a) Símbol del circuit que volem dissenyar, b) 4-bit binary full adder with fast carry

b) Comproveu que el circuit que acabeu de dissenyar funciona introduint els següents vectors de test:

• A = ‘-128’ ; B = ‘-15’ ; R-S_L = 1 • A = ‘+54’ ; B = ‘-102’ ; R-S_L = 0 • A = ‘10110011’ ; B = ‘01111011’ ; R-S_L = 0

2 Realitzeu a partir del circuit integrat 74HC/HCT280 representat a la Fig. 1.4.2 que és un

generador/comprovador de paritat de 9 bits,

a) Un possible disseny del seu circuit intern amb portes lògiques b) Un generador de la funció paritat parell YPP (even) de nombres de 6 bits c) Un comprovador de paritat senar (odd) d’un bus de 8 bits d’informació binària

Fig. 1.4.2 9-bit odd/even parity generator/checker

3 Realitzeu a partir del circuit integrat 74HC/HCT280 representat a la Fig. 1.4.2 que és un generador i comprovador de paritat de 9 bits, a) Un possible disseny del seu circuit intern amb portes lògiques b) Un generador de la funció paritat senar YPS (odd) de nombres de 5 bits


21

c) Un comprovador de paritat parell (even) d’un bus de 7 bits d’informació binària

4 Es desitja dissenyar modularment un sistema combinacional codificador amb prioritat alta de 32:5 línies amb entrades i sortides actives a nivell baix. A més, ha de disposar de senyals addicionals d’entrada (EI_L) d’habilitació, sortida (EO_L) d’habilitació i senyal de grup (GS_L). Encadeneu codificadors de 8:3 del tipus 74F148 tal com els representat a la Fig. 1.4.3 per a construir-lo.

Fig. 1.4.3 Circuit integrat codificador 74F148

5 Volem dissenyar una unitat aritmètica i lògica (ALU) com la de la Fig. 1.4.4 que faci 4 operacions segons el mode descrit a la Taula 1.4-1. Els operants aritmètics A i B són codificats en Ca2.

a) Proposeu un disseny intern general de l’ALU usant un quàdruple multiplexor de 4 canals

(4MUX4) per a seleccionar les operacions. Dissenyeu també el 4MUX4 a partir de MUX2. Dissenyeu el bloc MUX2 amb solament portes NOR.

b) Proposeu el disseny del bloc sumador/restador aritmètic usant sumadors complets d’1 bit Σ1 (problema 1.4.1). Dissenyeu també amb solament portes NOR el Σ1.

c) Realitzeu el disseny modular del bloc que fa l’operació lògica AND amb solament portes NOR d) Proposeu el disseny del bloc lògic XOR amb solament portes NOR.

4 A[3:0]

ALU

4

2

4

B[3:0]

F[3:0]

S[1:0]

S1 S2 Funció 0 0 A+B 0 1 A-B (compl.2)

operacions aritmètiques

1 0 A·B 1 1 A⊕ B

operacions lògiques

Fig. 1.4.4 Bloc ALU Taula 1.4-1 Mode de funcionament. Els nombres A i B estan codificats amb 3 bits de mòdul i bit de signe

6 Feu la taula de veritat i dissenyeu un descodificador de 5 a 32 línies amb entrada E d’habilitació de forma modular. Utilitzeu blocs elementals descodificadors de 1 a 2 línies com el de la Fig. 1.4.6 i portes lògiques.

Y131_L

Y1_L

E

X[4:0]

Y0_L

.

.

.

.

DEC 5:32

e

y0 y1

x[4:0]

Y31

Y0_L

E

Y1_L

X

DEC 1:2

e

xy0

y1

Fig. 1.4.5 Descodificador de 5 a 32 línies Fig. 1.4.6 Circuit elemental descodificador de 1 a 2 línies


22

7 Dissenyeu un multiplexor de 16 canals MUX16:

a) Fent servir 2 multiplexors MUX8 i les portes lògiques que facin falta b) Fent servir només MUX4 (no useu cap porta lògica addicional).

8 Donat un descodificador DEC 2:4 amb entrada d’habilitació

a) Feu el seu disseny intern a 3-nivells de portes. b) Dissenyeu un DEC 3:8 modularment utilitzant 2 DEC 2:4 i les portes lògiques que siguin

necessàries. c) Dissenyeu un DEC 4:16 modularment fent servir només 5 DEC 2:4. d) Quin avantatge presenta el disseny d’un DEC 4:16 a 3-nivells de portes en front del disseny

modular?

9 Dissenyeu un bloc combinacional que sigui un comparador de nombres enters de 4 bits codificats en complement a 2. Feu servir comparadors de nombres naturals de 4 bits i les portes lògiques que necessiteu.

10 Es vol dissenyar un circuit combinacional MULT que implementi un multiplicador de 2 nombres

enters de 2 bits representats en Ca2. Tingueu en compte per al disseny que la sortida d’un circuit multiplicador de nombres enters sempre té el doble de bits que les entrades. Seguiu les següents passes:

a) Escriviu la taula de veritat del bloc MULT b) Sintetitzeu la implementació interna del multiplicador c) Ara amb els bloc MULT i altres circuits combinacionals si són necessaris, implementeu un

circuit digital que calculi l’operació (2), sent A un nombre enter de 2 bits representat en Ca2.

)( 122 ++= AAAZ (2)

11 En relació al circuit del Problema 1.2 de la Col·lecció de Problemes de suport al PA, per tal de comprovar la funcionalitat de les línies addicionals GS, EI i EO, encadeneu dos xips HEF4532B per tal d’aconseguir un codificador de 16 nivells. Representeu el bloc funcional i realitzeu-lo.

12 Dissenyeu de forma modular el circuit combinacional descrit a les Fig. 1.2.8 i Fig. 1.2.9, suposant

que està format per un desplaçador a la esquerra i un desplaçador a la dreta més els blocs combinacionals addicionals que necessiteu. Feu també la implementació interna dels dos blocs desplaçadors esmentats.

13 Volem dissenyar un circuit combinacional “comptador de zeros” de 8 entrades (vegeu el bloc

funcional de la Fig. 1.4.7). El circuit dóna a la sortida el nombre binari corresponent al nombre de zeros presents a l’entrada. També disposa d’un senyal d’entrada d’habilitació E i d’un senyal de sortida Z que està actiu quan no hi ha cap zero i el xip està habilitat. Es tracta del disseny d’un mòdul similar al descrit al Problema 1.9 de la Col·lecció de problemes de suport al PA amb menys entrades, però comptant zeros en lloc de uns.

8 X[7:0]

SC Comptador

de zeros de

8 entrades 4

F[3:0]

E Z

Fig. 1.4.7 Bloc comptador de zeros de 8 entrades


23

a) Representeu l’arquitectura interna del bloc a dissenyar si el volem construir encadenant 2 comptadors de zeros de 4 entrades i altres circuits lògics.

b) Realitzeu el disseny intern del comptador de zeros de 4 entrades c) Realitzeu la funció Z

14 Dissenyeu un multiplexor de 8 canals MUX8 semblant al 74LS251 representat a la Fig. 1.4.8 (la

única diferència és que volem que la sortida estigui a “0 quan E_L = 1”, en canvi en el 74LS251 la sortida queda en tri-state).

Fig. 1.4.8 Circuit combinacional MUX 8

a) Feu la seva taula de veritat i deduïu l’expressió algebraica de la seva sortida y = f(E_L, s2, s1, s0, x7, x6 , x5, x4, x3, x2, x1, x0) com una suma de productes (SoP).

b) Responeu justificadament aquestes qüestions: Quantes combinacions té la taula de veritat? (o de forma equivalent, quantes caselles

tindria el seu mapa de Karnaugh? ) Quants màxterms té la funció y ? Quants mínterms té la funció y ? Quants productes té la funció deduïda a a) a partir de la taula de veritat ?

c) Dissenyeu el circuit a 3-nivells de portes i calculeu la seva potència dissipada si s’usa la família

lògica LS. Calculeu-li també la màxima velocitat d’operació d) Dissenyeu el circuit MUX8 amb la tècnica d’encadenar MUX4


24

15 Realitzeu amb solament 1 multiplexor de 4 canals (MUX4) del xip CD54/74HC152 representat a la

Fig. 1.4.9 i portes si és necessari, la funció lògica

∏==4

0123 )14,13,10,9,8,6,3,1,0(),,,( Mxxxxfy

Fig. 1.4.9 High Speed CMOS Logic Dual 4-Input Multiplexer

16 Realitzeu amb el descodificador SN74LS138 representat a la Fig. 1.4.10 la funció lògica de la Fig. 1.3.1

Fig. 1.4.10 1-of-8 Decoder

17 Realitzeu amb solament 1 multiplexor de 2 canals (MUX2) del xip SN74F258 representat a la Fig. 1.4.11 i portes si és necessari, la funció lògica

∏==4

0123 )14,13,10,9,8,6,3,1,0(),,,( Mxxxxfy

Fig. 1.4.11 Quadruple 2-line to 1-line data selectors/multiplexers with 3-state outputs


25

És a dir: feu l’esquema general del bloc combinacional, determineu quin senyal d’entrada serà el de selecció, quin són els circuits combinacionals residuals, i adapteu el multiplexor al xip representat a la Fig. 1.4.11.

18 Realitzeu el sistema combinacional que dóna les 4 sortides de la Taula 1.4-2 a partir de les 3 entrades usant com a base un descodificador amb sortides actives a nivell baix 74LS138 (Fig. 1.4.12) i portes lògiques NAND.

Entrades Sortides ON E1 E0 CE1 Clear1 Ldi RSi X 0 0 X 1 X 1 0 0 1 0 0 0 0 1 0 1 1 0 0 0 X 1 0 0 0 1 0 X 1 1 X 1 0 0

U1

74LS138

15141312111097

1

5

23

64

Y0Y1Y2Y3Y4Y5Y6Y7

A0

G2B

A1A2

G1G2A

Taula 1.4-2 Fig. 1.4.12

19 Realitzeu la funció lògica g representada per l’expressió (3) a través del mètode dels descodificadors fent servir un DEC 5:32 com el de la Fig. 1.4.5 i portes AND de 3 entrades.

),,,,,,(),,,,,,,,,,(),,,,( ∑∑ +==

5501234 31292723191172524171615984310 dmXXXXXfg (3)

20 Implementeu la següent funció lògica (4) ),,,(),(),,,( ∑∑ +==

44

131211931 dmdcbafy (4)

a) Amb el mètode de descodificadors usant un bloc DEC 4:16 amb sortides actives a nivell alt b) Amb el mètode de multiplexors usant un MUX16 (multiplexor de 16 canals) c) Amb el mètode de multiplexors usant un MUX4 (multiplexor de 4 canals)

21 Implementeu la següent funció lògica (5)

),(),,,,,(),,,( ∑∑ +==44

131215119531 dmdcbafy (5)

a) Amb el mètode de descodificadors usant un bloc DEC 4:16 amb sortides actives a nivell alt b) Amb el mètode de descodificadors usant un bloc DEC 4:16 amb sortides actives a nivell baix c) Amb el mètode de multiplexors usant un MUX4 (multiplexor de 4 canals) d) Amb el mètode de multiplexors usant un MUX16 (multiplexor de 16 canals) e) Realitzeu els esquemes elèctrics dels apartats anteriors escollint xips comercials descodificadors,

de portes lògiques i multiplexors

22 Implementeu la funció Y = xyz′ + x′z amb el mètode dels multiplexors usant un MUX8 23 Implementeu la funció Y = xyz′ + x′z amb el mètode dels descodificadors

24 Representeu el diagrama lògic d’una PAL amb 3 variables d’entrada, tres sortides a la matriu AND i una sortida a la matriu OR. Mostreu com hauria de programar-se aquesta PAL per implementar les següents sumes de productes:

a) Y = ABC + A′B′C + A′BC b) Y = A′B′C′ + AB′C + ABC′ + ABC

AJUT Utilitzeu una X per indicar un fusible intacte. Si es necessari, simplifiqueu les expressions per a que s' adaptin a la PAL proposada


26

25 En relació al circuit codificador representat al Problema 1.4 de la Col·lecció de Problemes de suport al disseny del PA, expliqueu per què seria inviable o molt difícil realitzar la funció de sortida O0 amb la tècnica de descodificadors.

26 Dissenyeu a través del mètode del descodificador, les funcions lògiques de sortida del circuit

combinacional descrit a les Fig. 1.2.8 i Fig. 1.2.9. (Realitzeu-ne una i indiqueu com s’han d’implementar les altres). Useu per al disseny el descodificador mostrat a la Fig. 1.4.13.

),,,,,_( 012 IIIRSILSILRLfy ii −=

Y63_L

Y1_L

E

X[5:0]

Y0_L

.

.

.

.

DEC 6:64

e

y0y1

x[5:0]

Y63

Fig. 1.4.13 Circuit descodificador de 6 a 64 línies

27 Volem dissenyar un sumador complet de 2 bits amb la tècnica del càlcul anticipat dels ròssecs per

augmentar la freqüència d’operacions respecte de l’encadenament sèrie (Problema 1.5 de la Col·lecció de Problemes de suport al PA). Fixeu-vos en l’esquema de la Fig. 1.4.14 en el bloc combinacional CG de 5 entrades i 3 sortides. La Taula 1.4-3 mostra la taula de veritat completa d’aquest bloc calculador de ròssecs. Observeu que la sortida C0 és directament l’entrada Cin.

Fig. 1.4.14 Esquema de la segona versió del sumador binari de 2 bits

FA_2

AB

Cout

S

Cin

Cout

A2

A2 Cin

CG

C0

C1

C2

A2 A1

B2

B1

Cin

B2

B1

B1

S2

A1

A1

FA_1

AB

Cout

S

Cin

B2

S1 Primeres 16 combinacions Últimes 16 combinacions

B2 B1 Cin A2 A1 C2 C1 C0 B2 B1 Cin A2 A1 C2 C1 C0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Taula 1.4-3 Taula de veritat del bloc generador de ròssecs


27

a) Implementeu la sortida C2 amb el mètode de multiplexors usant un MUX4 com ara ½ CD54/74HC152 de la Fig. 1.4.9.

b) Implementeu amb el mètode de descodificadors les sortides C2 i C1. Per construir el descodificador

que es necessita, encadeneu xips com el descodificador SN74LS138 representat a la Fig. 1.4.10. c) Observeu una altra vegada la Taula 1.4-3 amb atenció i realitzeu la sortida C1 amb portes NAND

28 Sistema de rec Es vol dissenyar un sistema de control de rec d’una planta amb control de la temperatura i de la humitat de la terra. El sistema té 3 senyals d’entrada (variables) i 2 de sortida (funcions). Entrades:

- Un sensor de temperatura (T). Es posa a '1' si la temperatura de la terra supera un límit prefixat T0.

- Dos sensors d’humitat de la terra (SH0 i SH1): es posen a '1' quan la humitat de la terra supera els límits H0 i H1 respectivament. El límit H0 és inferior al límit H1 (H0<H1)

Sortides: - Regar (R): quan es posa a '1' s’activa el rec de la planta. - Escalfar (E): quan es posa a '1' s’activa l’escalfament de la terra

Les especificacions del sistema són: La planta es rega sempre que la terra està seca, és a dir, sempre que no se supera el límit H0. També es rega quan la temperatura supera el límit T0 i la humitat de la terra és inferior a H1. La terra de la planta s’escalfa quan la temperatura és inferior a T0 i la humitat és superior al nivell d’humitat H0. Plantejament inicial:

a) Representeu el bloc funcional del SC a realitzar i escriviu la taula de veritat de les funcions R i E i les seves expressions algebraiques.

- Disseny del circuit segons els coneixements del Mínim 2:

b) Sintetitzeu a 3 nivells de portes les funcions descrites al problema c) Implementeu el circuit mínim mitjançant portes NOR

- Disseny alternatiu del circuit segons els coneixements del Mínim 4:

b) Realitzeu la funció R amb el mètode de descodificadors utilitzant el 74LS138

c) Realitzeu la funció E amb el mètode de multiplexors usant 1 dels 4 MUX2 que té el 74LS152 representat a la Fig. 1.4.15.

Fig. 1.4.15 Quadruple 2-line to 1-line data selectors/multiplexers with 3-state outputs

TEMA 2: Sistemes seqüencials

29

2 Sistemes seqüencials

2.1 Mínim 5: Cel·les de memòria d’1 bit (latches), cronogrames, mètode directe

1 a) Demostreu que el circuit de la Fig. 2.1.3 és una possible realització del biestable de la Fig. 2.1.2.

X2

X1

Z

J

K

Q

x1

x2 z

Fig. 2.1.1 Fig. 2.1.2

b) Seria possible utilitzar-lo com a generador de trens de polsos? Què caldria fer? c) Per la situació demanada en l'apartat anterior i suposant que cada porta respon a un canvi de

valor en qualsevol de les seves entrades amb un retard de 5 ns, dibuixeu el cronograma del senyal de sortida z i calculeu la freqüència del senyal de rellotge

2

a) Demostreu que el circuit de la Fig. 2.1.3 és una possible realització del biestable de la Fig. 2.1.4.

X2

7402Z

X1

7406

J

K

Q

x1

x2 z

Fig. 2.1.3 Fig. 2.1.4

b) Seria possible utilitzar-lo com a generador de trens de polsos? Què caldria fer? c) Per la situació demanada en l'apartat anterior i suposant que cada porta respon a un canvi de

valor en qualsevol de les seves entrades amb un retard de 8 ns, dibuixeu el cronograma del senyal de sortida z i calculeu la freqüència del senyal de rellotge.

3 Dissenyeu i dibuixeu el circuit elèctric de la cèl·lula latch D de la Fig. 2.1.5 amb el mètode directe i

usant solament portes NOR.


30

D

E_L

Q

Q_L

Fig. 2.1.5

4 Calculeu el valor de la resistència R1 per a que la /freqüència del circuit de rellotge construït amb portes lògiques representat a la Fig. 2.1.6 sigui de 50 kHz.

U1A

7404

1 2

Tclk = (2·ln5)R1·C1

C1

470nF

U1B

7404

3 4U1C

7404

5 6

R1

CLK

Fig. 2.1.6 Circuit proposat de rellotge per un sistema seqüencial síncron

5 Respecte del circuit de la Fig. 2.1.7 connectat a la fotocèl·lula, calculeu el valor de la capacitat C2 per a que la temporització del circuit 555 configurat com a timer sigui de 3s. Expliqueu com funciona el circuit de trigger connectat a una barrera òptica i realitzeu un cronograma amb els senyals: VTRIGGER i VS.

Vcc

Ra

R2R3

10k

FOTO-TRANSISTOR

C2 SR41k

C310nF

U2

555D

GN

DTRIGGER

OUTPUTRE

SE

T

CONTROL

THRESHOLD

DISCHARGE

VC

C

U3A

7404

1 2

EMISSOR

RECEPTOR

To = ln3·R2·C2

Vdd

BARRERA ÒPTICA

A

K

D1

LEDQ1

Fig. 2.1.7 Circuit de temporització per una fotocèl·lula basat en el circuit integrat versàtil 555

6 Volem dissenyar un divisor de freqüència per 3 a través d’un sistema seqüencial asíncron tal com

mostra la Fig. 2.1.8 amb el mètode directe.

a) Observant el diagrama d’estats, representeu el cronograma dels senyals d’entrada A i sortida Z si A(t) és un senyal quadrat (DC = 50%) de 45 kHz.

b) Indiqueu el cicle de treball del senyal Z. c) Dibuixeu l’esquema de blocs intern de l’estructura del sistema digital de control d) Dissenyeu-lo amb portes lògiques. e) Com modificaríeu el circuit per tal d’obtenir un senyal de sortida amb un DC del 50%?


31

DIVISOR DE FREQÜÈNCIA PER 3

Z A

S. SEQÜENCIAL ASÍNCRON

A =0

S0

S1

S3

S2 S4

S5

A =0

A =0

A =0

A =0

A =0

A =1

A =1 A =1

A =1

A =1

A =1

Z = 0

Z = 0

Z = 0

Z = 0

Z = 0

Z = 1

Fig. 2.1.8 Bloc divisor de freqüència i diagrama d’estats

- Exemple de solució de l’apartat c): El bloc delay de la Fig. 2.1.9 és necessari per a igualar els temps de propagació del senyals de sortida. Aquest és el punt més difícil del disseny asíncron, que, en la pràctica, invalida aquest mètode com a solució fiable i dóna peu al disseny de sistemes seqüencials síncrons, els quals són molt més fiables i estructurats.

DIVISOR_SC1

DIVISOR_SC1

A

Q[2:0]

S[2:0]

DIVISOR_SC2

SC2

ZQ[2:0]

DELAY

delay 1us

Q[2:0]S[2:0]

Z

A

Q[2:0]

S[2:0]

F1

Part Reference = AFILENAME = .\Divisor_1.stmSIGNAME = A

Fig. 2.1.9 Diagrama de blocs

- Exemple de circuits de la solució final de l’apartat d) amb simulació OrCAD SPICE d’aquesta solució. Es demostra com el circuit divideix la freqüència d’entrada per 3. El bloc SC2 es pot dissenyar per exemple tal com es representa a la Fig. 2.1.10

Q2

Q0

Q1

U5A

7400

1

23

U4A

7400

1

23 Z

Q[2:0]

Q0 S0

S2

S1

Q2

Q1R1

100

R2

100

C1

10nF

C2

10nFU9A

7414

1 2

U10A

7414

1 2

U12A

7414

1 2

U16A

7414

1 2

U15A

7414

1 2

U14A

7414

1 2

R0

100 C0

10nF

Q[2:0] S[2:0]Constant de temps = 1 us

Fig. 2.1.10 Diagrama del DIVISOR_SC2 que calcula la sortida

Fig. 2.1.11 Diagrama del DELAY necessari per a fer que funcioni correctament la simulació SPICE


32

Q0_LQ2_L

A_LQ1_L

S0 S0

S1 S1

S2S2

Q1

Q2

Q0

F1Part Reference = A

FILENAME = .\Divisor_1.stm

SIGNAME = A

U2A

7408

1

23

U3B7432

4

56

U2B

7408

4

56

U4A

7408

1

23

UAB

7408

4

56

U1D

7404

98

U6B7432

4

56

U4C

7408

9

108

U6A7432

1

23

U1A

7404

12

U5A

7408

1

23

U1B

74043

4

U5B

7408

4

56

U7A7411

1122

13

U1C

7404

56

U3A7432

1

23

S[2:0]

Q[2:0]

Fig. 2.1.12 Possible solució de l’apartat d) on s’observa el disseny intern del DIVISOR_SC1

Fig. 2.1.13 Resultat de la simulació SPICE per un senyal d’entrada quadrat de 45 kHz

7 Disseny de circuits seqüencials asíncrons de forma directa a) Comprova si el circuit de la Fig. 2.1.14 és una possible realització del biestable T representat a la Fig.

2.1.15.

Time Time

0s 40us 80us 120us 160us 200us 240us

A {Q[2:0]} 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 Z

FA = 45 KHz FZ = 15 kHz


33

X1 Z

T Q x1 z

Fig. 2.1.14 Circuit seqüencial Fig. 2.1.15 Biestable T

b) Implementeu el bloc de la Fig. 2.1.15 amb el mètode directe a partir de la seva taula de veritat usant el mínim nombre possible de portes lògiques.

8 Es voldria dissenyar un sistema que: a) Reconegués el patró “1110” amb una entrada de 1 bit b) Reconegués el patró “0110” amb una entrada de 4 bits c) Reconegués 4 dígits decimals marcats consecutivament per a permetre l’ús una targeta de crèdit en

un caixer automàtic d) Un sistema simple de comandament a distància d’un televisor on hi hagués 8 tecles per triar entre 8

canals possibles Digueu en cada cas si el sistema a dissenyar és combinacional o seqüencial i raoneu la resposta (la millor manera és tractant de fer un diagrama de blocs del sistema).

9 Es té un flip-flop J-K amb les entrades connectades a J = K = 1 amb un senyal de rellotge de 1MHz. a) Dibuixeu la sortida Q en funció del rellotge. Quina és la freqüència de Q? b) Dissenyeu un circuit amb flip-flops J-K que es comporti com un divisor de freqüència per 4 i que

doni un senyal de 250 kHz a partir d’un senyal de rellotge d’1 MHz c) Trobeu un exemple comercial de flip-flop J-K que permeti implementar el circuit de l’apartat b).

Adjunteu les parts rellevats rellevants del full de característiques del flip-flop que trieu i implementeu el circuit usant els xips reals que heu trobat

10 Es vol dissenyar una cel·la de memòria RAM d’1 bit asíncrona tal com la mostrada a la Fig. 2.1.16.

CEL·LA DE MEMÒRIA

1 BIT

Q D

W_L (write)

E (enable)

E W_L D Q+ Mode de funcionament

0 X X Q Disable 1 1 X Q lectura 1 0 D D escriptura

Fig. 2.1.16 Bloc de la cel·la de memòria d’1 bit

a) Proposeu un diagrama d’estats i l’arquitectura interna si voleu dissenyar-lo pel mètode directe b) Realitzeu el disseny del sistema seqüencial asíncron c) Dibuixeu el circuit d) Com faríeu una sortida Q tri-state ?

NOTA: Més endavant, quan estudieu circuits integrats de memòria RAM (punt 2.5 del temari), aprendreu a encadenar cel·les com aquesta per a construir bancs de memòria de gran capacitat.


34

11 El xip 74HCT75 és un “Quad bistable transparent D latch”. La Fig. 2.1.17 representa l’esquema,

l’encapsulat i la taula de funcionament de cadascun dels latches del circuit.

Fig. 2.1.17 Xip 74HC75/74HCT75: Quad bistable transparent D latch

a) Realitzeu el disseny intern d’un dels quatre circuits com un sistema seqüencial pel mètode directe.

b) Realitzeu el cronograma de la sortida quan hi ha les entrades indicades a la Fig. 2.1.18.

1D

LE1-2

1Q

Fig. 2.1.18 Cronograma de senyals


35

2.2 Mínim 6: El mètode canònic de disseny de sistemes seqüencials

1 Tenim un sistema de control d’arrencada (M) i aturada (P) d’un motor que funciona segons la taula de la Fig. 2.2.1. Feu el seu diagrama d’estats i dissenyeu-lo com un sistema de control síncron segons el mètode canònic emprant un flip-flop T com a registre.

M

~D2

LED

R11k

VCC AC 220V

P

D1

Driver de potència

MOTOR AC

VCC

Sistema digital de control

P

M

Z

GN

D

Vcc

Relé

Fig. 2.2.1

2 Sistema de control d’arrencada (M) i aturada (P) d’un motor que funciona segons la taula de la Fig. 2.2.2. Feu el seu diagrama d’estats i dissenyeu-lo com un sistema de control síncron segons el mètode canònic emprant un flip-flop D com a registre tal com el representat a la Fig. 2.2.2b.

M

~D2

LED

R11k

VCC AC 220V

P

D1

Driver de potència

MOTOR AC

VCC

Sistema digital de control

P

M

Z

GN

D

Vcc

Relé

a)

b)

Fig. 2.2.2 a) Esquema elèctric i taula de funcionament del motor. b) 74LCX74 Low Voltage Dual D-Type Positive Edge-Triggered Flip-Flop with 5V Tolerant Inputs

3 Realitzeu el disseny de divisor de freqüència per 3 plantejat a l’exercici 2.1.6 com un sistema

seqüencial asíncron amb el mètode canònic usant biestables de tipus R-S com els que hi ha en el xip 74LS279. (Exercici acadèmic, sense validesa pràctica perquè el disseny d’aplicacions asíncrones de certa complexitat, considerant la problemàtica associada als retards de propagació, no es realitza amb els mètodes explicats a classe).

4 Es vol dissenyar un reconeixedor de patró com el representat a la Fig. 2.2.3 que doni sortida activa a

nivell alt (Z=1) durant un cicle de rellotge en detectar la seqüència ‘0110’ per la línia d’entrada X.

M P Z+

0 0 Z

0 1 0 Motor parat

1 0 1 Motor en marxa

1 1 Z

M P Z+

0 0 Z

0 1 0 Motor parat

1 0 1 Motor en marxa

1 1 Z


36

CLK

S. D. S. S. identificador de seqüència patró

de 4 bits

X

Z

Fig. 2.2.3 Bloc seqüencial síncron a dissenyar

a) Feu el diagrama d’estats del sistema usant una màquina de Moore. Suposeu que el circuit detecta solapament entre dues seqüències consecutives. És a dir, si entra la seqüència 0110110, la segona seqüència a de posar la sortida a 1 perquè el primer bit està solapat amb l’últim bit de seqüència anterior.

b) Implementeu el circuit amb el mètode canònic codificant els estats en binari natural i usant flip-flops

de tipus D.

5 Dissenyeu un sistema seqüencial síncron amb 2 entrades X1 i X2 , una sortida Z i un RESET_L asíncron actiu a nivell baix. El mode de funcionament és el següent:

- Quan les entrades X1 i X2 valguin 1 durant com a mínim 2 cicles de rellotge, la sortides Z pren el valor 1 a partir del següent cicle de rellotge.

- Z serà 0 per la resta dels casos. Realitzeu el disseny canònic usant el nombre mínim de flip-flops D. Afegiu també un RESET síncron al sistema com a prestació addicional.

6 Digital control for a wireless infrared remote commander We want to design as shown in Fig. 2.2.4, the digital control module of a very simple wireless infrared remote commander for a TV set. The HEX-7SEG (designed in Prob. 1.8) is used only to display the channel number. In the next chapters we will explain you how may work the transmission unit that serialize channel data to the infrared LED.

C[2..0]

C2

C1

C0

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

R1

330

Vcc

CLK

CLOCK=1Hz

WIRELESS REMOTE COMMANDER

CCT007

BU

BD

R

CLK

VCC

C2

C1

C0

B-

B+

RESET

(synchonous)

TRANSMISSION UNIT

CCT001 InfraRED LED

Fig. 2.2.4 Block diagram of the infrared remote commander

a) Specifications: Description:

Four channels can be programmed, and each one is represented by the bit vector outputs: C[2..0] = ‘001’, ‘010’, ‘011’, ‘100’. The channel selection is cyclic, so that after incrementing ‘100’ comes ‘001’, and after decrementing ‘001’ comes ‘100’.


37

The commander has 3 buttons: B+, for incrementing the selected channel by one; B-, for decrementing it by one; and R, for initializing the channel count to the state ‘001’.

If both channels B+ and B- are released or pressed simultaneously, no operation is performed and the commander keeps the channel count.

If R is pushed, the commander goes synchronously to the initial state with outputs ‘001’. Function table, so that it may be easier to discover how many synchronous modes have to

implement the system. Example of a timing diagram showing the CLK signal, some activity of the 3 inputs and the

responses of the outputs C[2..0]. State diagrams for each synchronous mode of operation.

b) Particularize the general architecture of the Moore FSM to the problem if FF-T are selected as

the state memory building block. c) Codify the states in binary code. d) Design the state memory. e) Design the SC2, which produces the outputs. f) Design the SC1, which establishes the next state after each CLK edge transition from low to

high. Try to implement a modular design using a multiplexer for selecting the synchronous mode of operation. Use transition tables and the design table of the FF-T to produce the excitation signals.

g) (optional) Capture the schematics in Proteus-VSM Lite and perform a circuit simulation to verify

if the design follows the specifications stated in a).

7 Realitzeu un flip-flop tipus T amb entrades asíncrones de set direct (SD) i clear direct (CD). Useu el mètode canònic prenent com a base un latch RS i un circuit detector de flancs de pujada.


38

2.3 Mínim 7: Els comptadors i els registres

1 (Replantejar i clarificar el diagrama de blocs) El comptador codi BCD mòdul 100 (00, 01, 02, 03…. 97, 98, 99, 00, 01..) es vol dissenyar encadenant 2 sub-comptadors tal com es mostra a la Fig. 2.3.1. Cada sub-comptador està dissenyat amb un comptador binari mòdul 16 de 4 bits amb entrada paral·lel i un sistema combinacional.

Comptador Binari Mòdul 16

Clear

QClk

4

I

4

Load

CE

UnitatsSistema

Combinacional1

Y Q

CE

CE

Comptador Binari Mòdul 16

Clear

QClk

4

I

4

Load

CE

Desenes

AB

Clear

SistemaCombinacional

2

Y Q

CE Fig. 2.3.1 Encadenament de 2 sub-comptadors per a formar el comptador BCD de mòdul 100

a) Expliqueu com funcionen els sub-comptadors; per què els senyals es connecten d’aquesta

manera; i què cal connectar a les entrades paral·lel. b) Ordenant les variables d’entrada: CE , Q3, Q2, Q1, Q0, feu la taula de veritat del circuit

combinacional, indicant clarament les possibles inespecificacions que es puguin donar. Obteniu l’expressió algebraica i el circuit de la sortida Y.

2 Disseny d’un comptador en codi Gray de 3 bits i càrrega paral·lel Es pretén construir amb el mètode de disseny canònic un comptador Gray de 3 bits que tingui la funcionalitat indicada a la Fig. 2.3.2.

3

3 TC

Q[2..0]

CD

LD_L

CLK

Comptador codi Gray

I[2..0]

Fig. 2.3.2 Esquema del bloc (entity) comptador Gray amb càrrega paral·lel activa a nivell baix síncrona i CD asíncron

a) Especifiqueu (taula de funcionament, diagrames d’estat, cronograma d’exemple de funcionament).


39

Desprès d’un flanc actiu ↑, l’estat següent Q+ és

I LD_L = 0 Càrrega paral·lel síncrona

0 LD_L = 1 i CLR = 1 Reset síncron

(Q+1) LD_L = 1 i CLR = 0 Comptador

b) Particularitzeu la FSM canònica de Moore per aquesta aplicació c) Codifiqueu en Gray els estats. d) Realitzeu el l’esquema de la memòria d’estat Useu els xips mostrats a la Fig. 2.3.3 per

implementar les cel·les de memòria. e) Realitzeu el SC2 que genera la sortida TC f) Realitzeu el SC1 que programa els modes de funcionament síncron.

Fig. 2.3.3 Detall de connexions i la taula de veritat del dual J-K flip-flop HEF4027B

3 Dissenyeu un comptador síncron de 4 bits que compti segons la seqüència de nombres parells binaris 0-2-4-6-8-10-12-14. Disposa de CLR asíncron i senyal síncron INH_L d’inhibició de comptatge segons queda representat a la Fig. 2.3.4. El circuit també inclou senyals de sortida de detecció dels estats 4 (TC4) i 12 (TC12) actius a nivell alt. Useu xips flip-flops de tipus D 7474 per a implementar el circuit.

COMPTADOR NOMBRES PARELLS

Q[3:0]

TC12

TC4

4

CLK

INH_L

CLR

7474

CLK CLR

D PR

E

Q

Q

a) b)

Fig. 2.3.4 Bloc comptador de nombres parells i xip 7474

4 Dissenyeu un comptador síncron de 4 bits que compti segons la seqüència de nombres binaris senars 1-3-5-7-9-11-13-15. Disposa de PRESET asíncron que col·loca totes les sortides a nivell alt quan s’activa, i també del senyal síncron INH_L d’inhibició de comptatge segons queda representat a la Fig. 2.3.5. El circuit també inclou senyals de sortida de detecció dels estats 3 (TC3) i 9 (TC9) actius a nivell alt. Useu xips flip-flops de tipus D 7474 per a implementar el circuit.


40

COMPTADOR NOMBRES SENARS

Q[3:0]

TC9

TC3

4

CLK

INH_L

PRESET

7474

CLK CLR

D PR

E

Q

Q

a) b)

Fig. 2.3.5 Bloc comptador de nombres senars i xip 7474

5 Dissenyeu un registre de desplaçament d’entrades paral·leles i sortida sèrie de 4 bits amb gir circular a la dreta amb flip-flops D 7474 com el que veieu a la Fig. 2.3.5 i càrrega paral·lel síncrona (LD_L) i asíncrona. (LDA)

- Dibuixeu el bloc o entity amb els senyals d’entrada, sortida i rellotge - Implementeu les funcions de gir FGDi per als 4 flip-flop. Aquestes funcions actuaran

quan LD_L = 1: {Qi[n+1]=Q[(i+3)mod4][n], i=0,...,3} - Feu la funció de càrrega paral·lel FLD síncrona que carrega les entrades {Ii, i=0,...,3} a

les sortides quan el senyal d’entrada LD_L = 0 {Qi, i=0,...,3}. - Feu la funció càrrega paral·lel asíncrona LDA activa a nivell alt.

6 Volem dissenyar un comptador i visualitzador d’hores que permeti seleccionar el mode 24 hores (per

M = 1) o bé el mode 12 hores (per M = 0). Vegeu la Fig. 2.3.6. Aquest circuit forma part d’un rellotge digital amb freqüència de rellotge de fCLK = 10 Hz i cada 60 minuts li arriba del circuit comptador de minuts un pols que habilita el comptatge d’hores a través de CE.

COMPTADOR d’HORES

M

CLR

CLK

CE 4

4

BCD 7 seg

BCD 7 seg

7

7

Q[3:0]

Q[7:4]

unitats desenes

Fig. 2.3.6 Senyals de control i sortides del comptador d’hores

a) Dissenyeu i expliqueu l’esquema en blocs general del comptador d’hores (per facilitar-vos la tasca s’ha representat una possible solució a la Fig. 2.3.7)

b) Representeu el diagrama de blocs del mòdul bàsic comptador BCD construït a través d’un

sistema seqüencial síncron canònic. Les entrades CE i CLR són síncrones i la funció CLR té precedència respecte de CE.

c) Realitzeu les funcions de comptar per a cada biestable si emprem flip-flops D. Feu que per cada

combinació no vàlida el sistema torni a zero.

d) Afegiu la funció CE (count enable) síncrona

e) Afegiu la funció de reset CLR també síncrona


41

f) Dissenyeu la sortida TC si ha d’activar-se quan CE sigui activa i el comptador estigui a l’estat 9.

g) Dissenyeu el SC1 de la Fig. 2.3.7 per a que el rellotge funcioni - per M = 0: 00, 01, ....., 09, 10, 11, 00, 01, ... - per M = 1: 00, 01, ......, 22, 23, 00, 01, ...

COMPTADOR

BCD

M

CLR

CLK

CE

4

TC

SC1

mux2

COMPTADOR BCD

CLR

CE

4

TC

CE

0

Q[7:4] Q[3:0]

unitats desenes

TC11

TC23

CLR

1

s

y

4

4

Fig. 2.3.7 Esquema general del comptador d’hores (una possible solució)

7 Implementeu un comptador binari síncron de 12 estats que compti 0000, 0001, ....1010, 1011, 0000, ..., amb càrrega paral·lel síncrona usant flip-flops T. El circuit, tal com mostra l’esquema general del bloc de la Fig. 2.3.8, també ha de tenir una sortida d’error ER que s’activi quan es carrega en paral·lel un codi no vàlid (1100, 1101, 1110 i 1111).

Comptador 12

clk

LD

ER

I[3:0

]

Q[3

:0]

Q[3:0]

I[3:0]

Fig. 2.3.8 Comptador síncron mòdul 12


42

2.4 Mínim 8: Els circuits integrats de memòria

1 La Fig. 2.4.1 representa l’esquema de bloc i el cronograma de l’operació de lectura del xip de memòria EPROM M27512. Es demana: a) El nombre màxim de bits que pot emmagatzemar. b) El funcionament de l’operació de lectura del contingut d’una cel·la de memòria c) El disseny d’un banc de memòria de 512 kWord (paraules digitals de 16 bits) a partir de xips

com el de la Fig. 2.4.1. Suposeu que GVpp sempre està activa a nivell baix.

Fig. 2.4.1 Memòria EPROM M27512 de ST Semiconductor

2 Volem construir un banc de memòria RAM de 32 kByte a partir de xips HM6264 com el representat a la Fig. 2.4.2 i un descodificador 74HC138.

U1

74LS138

15141312111097

1

5

23

64

Y0Y1Y2Y3Y4Y5Y6Y7

A0

G2B

A1A2

G1G2A

Fig. 2.4.2 Xip de memòria HM6264 i descodificador74HC138

a) Respecte del circuit integrat HM6264: 1. Quina és l’amplada de la paraula digital que emmagatzema cada cel·la de memòria? 2. Quina és la capacitat d’adreçament del xip ? 3. Quants bits pot emmagatzemar en total ? 4. Quin és el pin de control per a la lectura de la memòria? 5. Quins són els pins de selecció de xip? En quin estat lògic es troben les línies I/O quan no està

habilitat el xip ? 6. Quants xips són necessaris per a disposar de 32 kByte ? 7. Quina entrada cal activar per a escriure en una posició de memòria?


43

b) Volem un adreçament continu de posicions de memòria tal com mostra la Taula 2.4-1. Amb les línies del bus d’adreces i amb el descodificador 74LS138 es generen els senyals d’habilitació CS0_L, CS1_L, etc., dels xips de memòria.

A14 A13 A12 A11 A0 (Hex) 0 0 0 0 ..... 0 0 000 : : : : ..... : : 0 0 1 1 ..... 1 1 FFF 0 1 0 0 ..... 0 2 000 : : : : ..... : : 0 1 1 1 ..... 1 3 FFF 1 0 0 0 ..... 0 4 000 : : : : ..... : : 1 0 1 1 ..... 1 5 FFF 1 0 0 0 ..... 0 6 000 : : : : : : 1 1 1 1 ..... 1 7 FFF

Taula 2.4-1 Adreçament de 32 kByte

- Com heu de fer la connexió de les línies IO[7:0] entre els diferents xips de memòria? (Es tracta

del bus de dades que comparteixen les memòries, la CPU i els mòduls d’entrada i sortida) - Com he de connectar les entrades d’habilitació per tal de generar un senyal de CS_L per al banc

de memòria? - Feu l’esquema complet del banc de memòria connectant totes les línies dels xips excepte, en tot

cas, les línies no usades. - Quina adreça és la (3D6C)HEX en decimal? Si vull guardar una dada digital a aquesta adreça, a

quin xip queda emmagatzemada?

3 Volem construir un banc de memòria RAM de 128 kByte a partir de xips HM62256 com el representat a la Fig. 2.4.3 i un descodificador 74HC138.

U1

74LS138

15141312111097

1

5

23

64

Y0Y1Y2Y3Y4Y5Y6Y7

A0

G2B

A1A2

G1G2A

Fig. 2.4.3 Xip de memòria HM62256 i descodificador74HC138

a) Respecte del circuit integrat HM62256: 1. Quina és l’amplada de la paraula digital que emmagatzema cada cel·la de memòria? 2. Quina és la capacitat d’adreçament del xip ?


44

3. Quants bits pot emmagatzemar en total ? 4. Quin és el pin de control per a la lectura de la memòria? 5. Quin és el pin de selecció de xip? En quin estat lògic es troben les línies I/O quan no està

habilitat el xip ? 6. Quants xips són necessaris per a disposar de 128 kByte ? 7. Quina entrada cal activar per a escriure en una posició de memòria?

b) Volem un adreçament continu de posicions de memòria tal com mostra la Taula 2.4-2. Amb les

línies del bus d’adreces i amb el descodificador 74LS138 es generen els senyals d’habilitació CS0_L, CS1_L, etc., dels xips de memòria.

A16 A15 A14 A13 A12 A11 A0 (Hex)

0 0 0 0 0 0 ..... 0 0 0 000 : : : : : : ..... : : 0 0 0 0 1 1 ..... 1 0 7 FFF 0 1 0 1 0 0 ..... 0 0 8 000 : : : : : : ..... : : 0 1 0 1 1 1 ..... 1 0 F FFF 1 0 1 0 0 0 ..... 0 1 0 000 : : : : : : ..... : : 1 0 1 0 1 1 ..... 1 1 7 FFF 1 1 1 0 0 0 ..... 0 1 8 000 : : : : : : : : 1 1 1 1 1 1 ..... 1 1 F FFF

Taula 2.4-2 Adreçament de 128 kByte

- Com heu de fer la connexió de les línies IO[7:0] entre els diferents xips de memòria? (Es tracta del bus de dades que comparteixen les memòries, la CPU i els mòduls d’entrada i sortida)

- Com heu de fer la connexió del bus d’adreces, el descodificador i els xips de memòria? - Com he de connectar les entrades d’habilitació per tal de generar un senyal de CS_L per al banc

de memòria? - Feu l’esquema complet del banc de memòria connectant totes les línies dels xips excepte, en tot

cas, les línies no usades. - Quina adreça és la (09D6C)HEX en decimal? Si vull guardar una dada digital a aquesta adreça, a

quin xip queda emmagatzemada?

4 Dibuixeu l’esquema que tindrà un banc de memòria RAM de 16 kBytes. Realitzeu-lo de forma modular a partir de xips de memòria com el de la Fig. 2.4.4 i altres circuits combinacionals.

D[3:0]

RAM 4k x 4

cs

y0y1A[11:0]y2y3

wrrd

CS_LWR_L

A[11:0]

RD_L

Fig. 2.4.4 Xip de memòria RAM digital de 4 k per 4

5 Dissenyeu un banc de memòria RAM de 64 kBytes usant 3 xips 32 k per 4, 2 xips 16 k per 4 i els

blocs combinacionals o portes lògiques que calguin.

Exercicis de mínims per aprendre les bases de l...

Documents

Transcript of Exercicis de mínims per aprendre les bases de l...