EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

1

EX1 de Sistemes Electrònics Digitals

GRUP: DATA: Descripció de les aportacions realitzades i de les conclusions d’aquest exercici TEMPS D’ESTUDI I DE PREPARACIÓ DE L’EXERCICI:

Sessions TGA a l’aula: Sessions TGB al laboratori Sessions TGC fora de l’horari Treball individual Estudiant 1: Estudiant 2: Estudiant 3:

Mitjana de temps total (per estudiant) ÍNDEX DE CONTINGUT

Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL...............................................3

1.1 Descripció:....................................................................................................................................3 1.2 Objectius d’aquest exercici:..........................................................................................................3 1.3 Temps d’estudi individual estimat:...............................................................................................3 1.4 Desenvolupament inicial de l’exercici: ........................................................................................4

1.4.1 La instal·lació dels programes .............................................................................................4 1.4.2 La llicència d’ús del programari..........................................................................................4 1.4.3 El Project Navigator del ispLEVER i el xip programable GAL22V10.................................5 1.4.4 La compilació del projecte ...................................................................................................7 1.4.5 La gravació de xips sPLD GAL22V10..................................................................................7 1.4.6 Què són i com funcionen els sPLD GAL22V10? ..................................................................8 1.4.7 El vostre primer disseny amb portes lògiques amb ispLEVER.............................................9 1.4.8 La programació en VHDL de sistemes combinacionals.......................................................9

1.5 El projecte del transmissor: Sistemes combinacionals de la unitat operativa ...............................9 1.6 Desenvolupament de la pràctica/problema. Treball del grup (títol 2) ........................................10

1.6.1 Instal·lació de programaris i primers exercicis en VHDL (títol 3)....................................10

EPSC – SED: Sistemes Electrònics Digitals

2

El Proteus-VSM (títol 4).................................................................................................................10 1.7 Bibliografia i referències consultades.........................................................................................10 1.8 Pla de treball que heu preparat per resoldre el disseny...............................................................11 1.9 “Fulls de dubtes” de l’EX1.........................................................................................................12

1.9.1 Sobre els apartats A), B), C) i D) d’instal·lació dels programes........................................12 1.9.2 Sobre l’apartat E) de funcionament del Project Navigator i F) de compilació del projecte del descodificador i la simulació en Proteus-VSM.............................................................................12 1.9.3 Full de dubtes sobre l’apartat G) de gravació del sPLD ..................................................13 1.9.4 Sobre l’apartat i H) de cerca d’informació sobre el GAL22V10........................................13 1.9.5 Full de dubtes sobre l’apartat I) de disseny amb esquemes en ispLEVER........................14 1.9.6 Dubtes dels apartats J) i K) sobre disseny de sistemes combinacionals en VHDL ............14

MOLT IMPORTANT: Aquest curs s’espera de vosaltres que ja prepareu i editeu textos de certa qualitat, per tant: preneu aquest document de plantilla d’estils i formats. Amplieu-lo i modifiqueu-lo per plantejar, desenvolupar, solucionar i verificar el funcionament del vostre disseny. NO ES POT LLIURAR CAP TREBALL QUE NO SEGUEIX EXACTAMENT AQUESTA PLANTILLA:

- Fixeu-vos que l’índex de contingut de l’exercici es genera automàticament si respecteu els estils: Normal, Títol 1, Títol 2 i Títol 3.

- Respecteu i useu l’estil del peu de figura (Llegenda) i les referències creuades a les figures que s’actualitzen automàticament quan n’inseriu de noves.

- Respecteu i useu les referències creuades a la bibliografia numerada - Passeu el corrector ortogràfic i repasseu la gramàtica tant si escriviu en anglès, castellà o català. - Per eliminar errors, feu una segona lectura a través dels companys de grup abans de lliurar l’exercici

Consulteu-nos també qualsevol dubte que tingueu sobre l’edició de documents i aquesta plantilla en particular. Tingueu en compte les anotacions i indicacions que us han fet els professors en els vostres treballs previs, per tal de no cometre les mateixes errades en aquest treball ACTIVITATS Qui Què Com Quan Grup de treball cooperatiu Edició impresa (primera

versió) de l’informe de l’exercici. Imprimiu la pàgina 1 i 2 amb l’índex actualitzat i a partir de la pàgina 10

Amb la plantilla i seguint el documents de criteris de qualitat

Abans de la data límit que trobareu al pla de treball o bé al tauló d’anuncis de la web de SED

Els professors o els companys a través d’una correcció creuada

Correcció de la primera versió

Amb la plantilla d’avaluació

Com a màxim una setmana desprès del lliurament de la primera versió impresa

(amb caràcter voluntari)1 Grup de treball cooperatiu Edició electrònica (segona

versió) del document complet amb la incorporació de les millores assenyalades pels correctors

Amb un generador de fitxers PDF

Com a màxim una setmana desprès del lliurament de la correcció. S’enviarà per correu electrònic als professors.

Professors Penjar a la web de SED el document per evidenciar el treball desenvolupat

A través d’un enllaç al document a l’apartat de Grups de Classe

Durant el quadrimestre, si s’escau

NOTA: També es valora la iniciativa. Si el grup cooperatiu vol realitzar una aplicació similar a la presentada en aquest exercici que incorpori els conceptes introduïts, bàsicament el disseny d’un altre sistema digital combinacional amb VHDL, que ho comuniqui als professors i es considerarà.

1 És clar que la realització d’aquesta feina addicional millora la qualificació de l’exercici

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

3

Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

1.1 Descripció:

S’instal·laran correctament al PC els programaris de disseny assistit per ordinador Proteus VSM, ispLEVER Starter i ispVM System. S’instal·larà també el fitxer de llicència d’ús per cada programari. Per tal de verificar que tot el procés s’ha realitzat correctament, se subministra el projecte d’un circuit senzill ja dissenyat anteriorment a l’ED: un descodificador BCD-7SEG. Aquest esquema es capturarà a través d’un projecte ispLEVER, es compilarà, se simularà en PROTEUS-VSM, i finalment, es programarà amb ispVMS en un sPLD GAL22V10 a través de la targeta PROTOGAL. Al laboratori es muntarà el prototip per verificar el seu funcionament. Tot seguit s’explica en què consisteix el projecte que es durà a terme durant el Tema 1: un xip de comunicacions sèrie asíncrones de tipus RS232. Per últim, es realitza el disseny VHDL dels circuits combinacionals inclosos en el transmissor. 1.2 Objectius d’aquest exercici:

Una vegada hagi realitzat aquest exercici, l’estudiant serà capaç de: - Recordar com es dissenyen els sistemes combinacionals usant el material desenvolupat en ED; - Cercar informació de referència sobre el llenguatge VHDL i altres conceptes relacionats; - Emprar el llenguatge de descripció de circuits digitals (VHDL) com a mètode alternatiu als

esquemàtics; - Instal·lar i generar projectes en els entorns de disseny CAD (Computer Aided Design) per als

sistemes electrònics digitals: ispLEVER de Lattice Semiconductor - Verificar el correcte funcionament dels circuits que ha dissenyat a través del programari de

simulació basat en SPICE; - Descriure l’arquitectura interna i la forma de programar els dispositius lògics programables

senzills SPLD; - Explicar el cicle de disseny d’un xip digital senzill: des de la concepció fins a la gravació de

l’arquitectura; - Analitzar el funcionament del perifèric transmissor sèrie, explicar l’arquitectura top-down del

transmissor, dissenyar els seus blocs combinacionals amb VHDL en un sPLD i verificar-los A més, serà capaç de:

- Documentar sobre una plantilla: el treball realitzat, com s’han organitzat la distribució de tasques entre els membres del grup, les hores de dedicació i els dubtes. La plantilla usarà les característiques següents d’un processador de text: corrector ortogràfic, diversos tipus de text (títols, normal, feu de figura, elements de numeració), referències creuades (a la bibliografia i els peus de figura); seccions i capçaleres i numeració de pàgines

1.3 Temps d’estudi individual estimat2:

Dues setmanes, entre 13 h i 16 h d’estudi comptant el treball a l’aula, al laboratori i fora de l’horari lectiu.

2 L’estudiant treballarà en grups cooperatiu de 3 membres. Com a norma general, si el grup preveu que s’ha de passar del temps assignat, ha d’aturar-se, apuntar els dubtes i realitzar consultes als professors preferentment durant les sessions lectives.

EPSC – SED: Sistemes Electrònics Digitals

4

1.4 Desenvolupament inicial de l’exercici:

1.4.1 La instal·lació dels programes

A) Instal·leu el Proteus-VSM a l’ordinador i activeu el fitxer de llicència.

B) Arrenqueu l’aplicació de captura de circuits ISIS i seleccioneu qualsevol programa de mostra del que inclou (Sample Design).

Fig. 1 Pantalla del PROTEUS que mostra els exemples

C) Instal·leu el programa ispLEVER Starter que consta de 2 fitxers i un altre d’ajuda que és opcional:

En primer lloc heu d’instal·lar el programa principal : - isp5_0m1.CPLD.exe Tot seguit heu d’instal·lar el mòdul Synplify: - isp5_0m2.Synplify.exe Voluntàriament podeu instal·lar també el mòdul d’ajuda: - isp5_0m4.Help.exe Finament, un de cada grup, és necessari que instal·li també el mòdul "ispvmSystemV15.3.2a.exe" que és el que cal per poder gravar finalment el xip a partir del fitxer *.JED obtingut amb els compiladors anteriors. 1.4.2 La llicència d’ús del programari

D) Col·loqueu al directori “License”, el fitxer de llicència que heu obtingut prèviament a través del vostre correu electrònic i la web de Lattice Semiconductor.

Fig. 2 Directoris on queda instal·lat el ispLEVER

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

5

Fig. 3Pantalla de la web on podeu aconseguir la llicència d’ús del programari per 6 mesos. http://www.latticesemi.com/products/devtools/licensing/flexlmlicense.cfm

1.4.3 El Project Navigator del ispLEVER i el xip programable GAL22V10

E) Executeu el “Project Navigator” i carregueu-li el projecte inicial HEX-7SEG.

Fig. 4 Projecte HEX-7SEG carregat al Project Navigator

Aquest projecte HEX-7SEG està construït a partir d’esquemàtics i VHDL i preparat per gravar-lo al dispositiu sPLD GAL22V10, el més senzill de Lattice Semiconductor i tot un clàssic que té unes 500 portes lògiques equivalents.

Fig. 5 Device Selector

EPSC – SED: Sistemes Electrònics Digitals

6

Pel que fa al circuit de mostra, es tracta d’un descodificador HEX-7SEG que es vol implementar en un xip sPLD representat a la Fig. 6, podeu cercar més informació a la plana web [2] i als treballs desenvolupats pels vostres companys del curs passat [1].

Fig. 6 Símbol del descodificador HEX_7SEG

Si premeu damunt de l’arbre de fitxers veureu la composició dels blocs i esquemes que configuren el projecte.

Fig. 7 L’esquema intern del descodificador HEX_7SEG

Podeu comprovar com el disseny intern del descodificador, els SC2 i SC3 són esquemàtics amb portes lògiques, i en canvi el SC1 és un disseny combinacional a partir de la seva descripció en el llenguatge que aprendrem a partir d’ara: el VHDL. “Escriure” circuits en aquest llenguatge ens permetrà no fer servir esquemàtics, o bé fer dissenys mixtes formats per esquemes i per fitxers. És clar que per a dissenys de certa envergadura, la possibilitat “d’escriure’ls” en lloc de dibuixar-los representarà una gran avantatge pel que fa a la flexibilitat de “migrar” d’un entorn de disseny a un altre.

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

7

1.4.4 La compilació del projecte

F) Compileu el disseny HEX-7SEG i examineu els fitxers: a) JED, que s’envia al gravador i al simulador; i b) RPT, on hi trobareu les equacions sintetitzades i la distribució de les patilletes del xip tal com mostra la Fig. 8 (cada vegada que compileu us pot quedar una distribució de pins diferent).

Fig. 8 La distribució de terminals una vegada realitzada la compilació

Per veure si el dispositiu ha quedat ben gravat amb el fitxer *.JED, cal que arrenqueu el programa Proteus-VSM (ISIS) amb el disseny inicial (*.dsn) mostrat a la Fig. 9 que conté el xip i està preparat per simular el funcionament del circuit.

SC

DESCODIFICADOR HEX-7SEG

B

A

b_L

c_L

d_L

e_L

f_L

g_L

a_LD

C

RBO_L

LT_L

BI_L

RBI_L

R1

330

Vcc

0010

111 1

Fig. 9 L’esquema capturat amb Proteus. Dins del bloc SC hi ha solament el GAL22V10 que conté el fitxer de fusibles JED

1.4.5 La gravació de xips sPLD GAL22V10

G) Gravació del xip a la targeta PROTOGAL a través del ispVM System i muntatge del prototip de laboratori.

L’empresa de Bilbao MSE Microsystems Engineering (http://www.msebilbao.com) fabrica aquesta PROTOGAL representada a la Fig. 11a que permet ràpidament comprovar si el xip programable ha quedar gravat correctament. Al Laboratori d’Electrònica de l’EPSC també tenim disponible el gravador universal ToolsMax representat a la Fig. 11b. La qüestió és que el fitxer resultat de la compilació, que conté el mapa de

EPSC – SED: Sistemes Electrònics Digitals

8

fusibles, i que ja hem usat en el simulador Proteus-VSM, el *.JED, és el mateix fitxer que cal enviar per programar el sPLD a través del gravador.

Fig. 10 Programari de Lattice ispVM System per gravar els xips PLD a través del mètode ”In Circuit Programming” sense haver de treure el component de la seva ubicació definitiva en l’aplicació final

a) b)

Fig. 11 a) Targeta PROTOGAL per poder gravar d’una forma senzilla el ispGAL22V10 i poder-lo usar directament sobre el board de connexions del laboratori. b) Equip de gravació universal TopMax de l’empresa EETools (http://www.eetools.com)

Localitzeu a la referència web [1] l’esquema “Micronator Lattice ispGAl Programmer”. Es tracta d’un esquema molt semblant al que té la targeta PROTOGAL de la Fig. 11. Analitzeu l’esquema i expliqueu les seves parts principals. Indiqueu també quants cables són necessaris per realitzar una programació “isp” d’una cadena de sPLD. 1.4.6 Què són i com funcionen els sPLD GAL22V10?

H) Busqueu per Internet el datasheet d’aquest component i estudieu la seva arquitectura interna. A partir del pdf, amb l’eina cut & paste introduïu en aquest treball 3 o 4 figures que descriguin la seva arquitectura i característiques bàsiques. Repasseu també la Unitat 1.14 i la Unitat 1.15 de l’assignatura ED [2] per obtenir més informació sobre els sPLD.

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

9

1.4.7 El vostre primer disseny amb portes lògiques amb ispLEVER

Fins aquí tot ha estat repetir una sèrie de passos per verificar que tots els programes han quedat ben gravats. Ara ja toca fer alguna cosa de disseny per aprendre a manejar les eines. Feu una còpia del directori on hi ha el projecte i anomeneu-lo: HEX-7SEG_2.

I) Feu aquests canvis: - Per veure com funciona l’editor d’esquemes de l’ispLEVER, canvieu l’ordre de les AND i OR

del circuit de la Fig. 7 que generen les sortides a_L ... g_L (potser us cal repassar i canviar també el disseny intern del SC3)

- Realitzeu amb portes lògiques d’una forma alternativa els circuits interns dels blocs SC2 i SC3 Torneu a compilar i gravar el GAL i simular per verificar que el vostre primer disseny funciona tal com el que us han donat de mostra. 1.4.8 La programació en VHDL de sistemes combinacionals

Comenceu a documentar-vos sobre el llenguatge VHDL. A més del material de SED a [1], teniu disponible informació d’altres universitats i molta més que trobareu pel vostre compte a través d’Internet.

- Documents PDF : “06CombinVHDL.pdf” “didacticiel_GAL_Lattice_ISP.pdf”, etc - Tutorials interactius ALDEC_EVITA; U_VIGO - Un llibre de text en xarxa “cookbook_llibre_VHDL.pdf” - Unitat 1.14 d’ED, etc..

J) Substituïu els esquemes interns del SC2 i SC3 per fitxers VHDL que facin la mateixa funció.

Compileu i assageu amb el Proteus-VSM per veure que el nou fitxer “*.JED” funciona correctament.

1.5 El projecte del transmissor: Sistemes combinacionals de la unitat operativa

Llegiu del document “Disseny d’un transmissor sèrie asíncron”, la part corresponent a la realització de la unitat operativa del transmissor.

K) Feu un projecte ispLEVER amb VHDL per tal de col·locar dins d’un sol GAL22V10 el disseny del generador de paritat parell de 8 bits i el MUX4 de sortida. Vegeu la Fig. 12. Verifiqueu el funcionament del vostre disseny.

D[8..0]

D8

D0

D7

D6

D5

D4

D3

D2

D1

SPLD 9-BIT PARITY GEN - MUX4

CCT003

1TXD

0PB

000010100

I[8..0] PB

TxDC0C1

C3

S1

C2

S0

0

100

00

9-bit even parity generator

MUX4

Fig. 12 Bloc a dissenyar a l’interior del qual solament hi ha un GAL22V10

EPSC – SED: Sistemes Electrònics Digitals

10

1.6 Desenvolupament de la pràctica/problema. Treball del grup (títol 2)

1.6.1 Instal·lació de programaris i primers exercicis en VHDL (títol 3)

El Proteus-VSM (títol 4)

Afegiu aquí el vostre text (estil normal) encapçalat amb títols (Títol 2 i 3 i 4), amb figures (estil llegenda o “epígrafe”) i referències creuades en el text com aquesta Fig. 13 (és una referència creuada a la llegenda) a les figures que inseriu. Feu referència també en el text a les fonts bibliogràfiques o de web que consulteu d’aquesta manera [1] (és una referència creuada a l’element numerat [1]). Expliqueu perquè les heu consultat i quina informació útil heu trobat.

Fig. 13 Exemple de peu de figura que segueix la numeració de l’enunciat (llegenda)

1.7 Bibliografia i referències consultades

Amplieu i modifiqueu aquesta secció de referències.

[1] http://epsc.upc.edu/projectes/sed/. Pàgina web de SED on trobareu materials i treballs de cursos anteriors. Vegeu la secció unitats didàctiques i grups de classe

[2] http://epsc.upc.edu/projectes/ed/problemes/problemes_PA/Problemes_PA.htm. Pàgina web d’ED on

hi ha el problema que descriu el funcionament i el disseny del descodificador HEX-7SEG.

[3] http://epsc.upc.edu/projectes/sed/projectes_aplicacio/Projectes_Aplic.htm. Lloc on hi trobareu el full de plantilla per a distribuir tasques entre els membres del grup cooperatiu

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

11

1.8 Pla de treball que heu preparat per resoldre el disseny

Consulteu els documents de la web [3] per veure com us podeu preparar el pla de treball i el repartiment de tasques per realitzar una bona feina en equip. Useu diagrames de flux, mapes conceptuals, esquemes, taules, etc.

EPSC – SED: Sistemes Electrònics Digitals

12

1.9 “Fulls de dubtes” de l’EX13

1.9.1 Sobre els apartats A), B), C) i D) d’instal·lació dels programes

Grup de treball: Data: Pla de treball: Dubtes: 1.9.2 Sobre l’apartat E) de funcionament del Project Navigator i F) de compilació del projecte del

descodificador i la simulació en Proteus-VSM

Grup de treball: Data: Pla de treball: Dubtes:

3 Afegiu, si és necessari, altres mitjos fulls com aquests per documentar el vostre progrés a través del projecte i poder realitzar consultes i discussions

EX1: Disseny de circuits combinacionals en sPLD amb esquemàtics i VHDL

13

1.9.3 Full de dubtes sobre l’apartat G) de gravació del sPLD

Grup de treball: Data: Pla de treball: Dubtes: 1.9.4 Sobre l’apartat i H) de cerca d’informació sobre el GAL22V10

Grup de treball: Data: Pla de treball: Dubtes:

EPSC – SED: Sistemes Electrònics Digitals

14

1.9.5 Full de dubtes sobre l’apartat I) de disseny amb esquemes en ispLEVER

Grup de treball: Data: Pla de treball: Dubtes: 1.9.6 Dubtes dels apartats J) i K) sobre disseny de sistemes combinacionals en VHDL

Grup de treball: Data: Pla de treball: Dubtes: