ESTRATEGIA PWM IMPLEMENTADA EN UN FPGA … Carlos Alfredo... · Señales de tensión en un inversor...

S.E.P. S.E.I.T. D.G.I.T.

CENTRO NACIONAL DE INVESTIGACI~N Y DESARROLLO TECNOL~GICO

cenidet

ESTRATEGIA PWM IMPLEMENTADA EN UN FPGA PARA APLICACI~N EN INVERSORES MULTINIVEL

T E S I S

PARA OBTENER EL GRADO DE:

M A E S T R O E N C I E N C I A S EN INGENlERíA ELECTRÓNICA

P R E S E N T A :

(CARLOS ALFREDO SANABRIA SÁNCHEZ

DIRECTORES DE TESIS

DR. RODOLFO ECHAVARRiA SOLlS CENIDET DGlT M.C. SINUHE RAMiREZ GUERRERO kla QE IN~QRM$ICIQN

k . 4 - 0 3 0 6 CUERNAVACA, MORELOS ABRIL DE 2004

Genroer v=IIII" I.sl,.wIIaI UT 2~,"=>t~!.Jac,w, y Oesarrollo Tecnolbgico - Sistema Nacional de Institutos Tecnolbgicos _-

ANEXO No. I I M10

ACEPTACI~N DEL DOCUMENTO DE TESIS

Cuernavaca, Mor., a 20 de abril del 2004

c'. Dr. Enrique Quintero-Mármol Márquez Jefe del departamento de Electrónica Presente.

At'n C. Dr. Gerard0 V. Guerrero Ramírez Presidente de la Academia de Electrónica

Nos es grato comunicarle, que conforme a los lineamientos para la obtención del grado de Maestro en Ciencias de este Centra, y después de haber sometido a revisión académica la tesis titulada: "Estrategia PWM Implementada en un FPGA para Aplicación en Inversores Multinivel", realizada por el C. Carlos Alfred0 Sanabria Sánchez y dirigida por el Dr. Rodolfo Echavarria Solís y el M.C. Sinuhé Ramírez Guerrero y habiendo realizado las correcciones que le fueron indicadas, acordamos ACEPTAR el documento final de tesis, así mismo le solicitamos tenga a bien extender el correspondiente oficio de autorización de impresión.

La Comisión de Revisión de '&esig p, CENTRO NACIONAL DE INVEST~GACION

Y DESPRROLLO TECNOLOG'CO

O E E IFCTR' lW 'A " z C ¿ - m , L S Dr. Victor M. Cárdenas Galindo Nombre y firma Revisor

C.C.P. Subdireccian Academics Departamento de Servicios Escolares Directores de tesis Esiudiante

cenidet Centro Nacional de Investigacibn Sistema Nacional de lnstltutos Tecnologicos y Desarrollo Tecnolbgico

ANEXO No. 12 M11

AUTORIZACI~N DE IMPRESI~N DE TESIS

Cuernavaca, Mor., a 23 de abril del 20004

C. Ing. Carlos Alfredo Sanabria Sánchez Candidato ai grado de Maestro en Ciencias en Ingeniería Electrónica Presente.

Después de haber atendido las indicaciones sugeridas por la Comisión Revisora de la Academia de Electrónica en relación a su trabajo de tesis cuyo titulo es: “Estrategia PWM Implementada en un FPGA para Aplicación en Inversores Multinivei”, me es grato comunicarle que conforme a los lineamientos establecidos para la obtención del grado de Maestro en Ciencias en este centro se le concede la autorización para que proceda con la impresión de su tesis.

Atentamente

- ,I ~ &fy# 5 I

C. Dr. Enriaue Ou’hero-Mármol Márauez . . Jefe del Departamento de Electrónica

C.C.P. Subdirección Académica Presidente de la Academia de Electrónica Departamento de Servicios Escolares Expediente

5

DE DI CATORl A

A DIOS Fuente de apoyo e inspiración en mi vida

A mis padres: Gloria y Alfred0 Por su apoyo incondicional.

A mis hermanas: Zully y Nancy Por los momentos de alegría que me brindaron

A mis abuelos: Herlindat y Graciano+, Josefina y PalemÓnt Por su sabiduría y consejos.

A mis tíos: Lupita, Antonio, Irma y Arturo Por ser ejemplos de lucha y dedicación.

AGRADE CIMIENTOS

Al Dr. Rodolfo Echavarría Solís, por su consejos y orientación para la realización de este trabajo de investigación.

Al M.C. Sinuhé Ramírez Guerrero y Jenny, por su invaluable apoyo en el desarrollo de esta tesis, por su amistad, por su tiempo, dedicación y atenciones.

Al comité de revisión: Dr. Jorge Hugo Calleja Cjumlich, Dr. Víctor Manuel Cárdenas Galindo y Dr. Jaime E. Arau Rofíiel, por los comentarios y sugerencias expresadas hacia este trabajo que contribuyeron a enriquecerlo.

A mis profesores del CENIDET, por compartir sus conocimientos en la formación académica que recibí.

AI personal del CENIDET, en especial a la Sra. Maria Elena y Maira, por todo su apoyo recibido durante mi estancia en este centro de investigación.

Al M.C. Jesus Aguayo Alquicira, por su amistad.

A mis amigos y compañeros de generación: Aríuro Sánchez, Braulio Márquez, Edson Estrada, Edwin Sulub, Efraín Zaleta, Efrén Flores, Gabriel Tico, Jaime Femández, Janeth Alcalá, José Cruz, Luis Arceo, Manano López, Mario Juárez, Mauricio Ángeles, Miguel Fonseca y Pablo Mendoza, Nancy Visairo, Ana Mana, Ernesto Barcenas y a todos los alumnos del plan de doctorado por su amistad, apoyo y por los buenos momentos que pasamos juntos.

AI CONACYT y a la SEP, por brindarme su apoyo económico durante mis estudios

Tabla de contenido

Capítulo I Introducción

1.1 Antecedentes

1.2 Planteamiento del problema

1.3 Objetivos

1.4 Alcances

1.5 Metodología

1.6 Estado del arte

1.6.1 Inversores multinivel

1.6.1.1 Inversores multinivel de diodos de enclavamiento

1.6.1.2 Inversores multinivel con condensadores flotantes

1.6.1.3 Inversores multinivel con inversores en cascada

1.6.2 Estrategias PWM

1.6.2.1 Estrategia PWM multiportadora

1.7 Justificación

1.8 Aportaciones

Capítulo II Estrategia de modulación

11.1 Inversor multinivel en cascada

11.1.1 Análisis de la topología multinivel

11.1.2 Consideraciones de diserio

11.1.2.1 Filtro LC de salida

1

2

3

3

4

4

4

5

6

8

8

10

13

14

15

15

21

21

Eslratepiu PWM iii:vlenieiitndu eii 1 1 1 1 FPGA vnra aD/icaciúii en inz~crsores riiulfiriivel

11.1.2.2 Bus de CD

11.1.2.3 Diseno térmico

22

22

11.1.2.4 Selección del dispositivo de potencia

11.1.2.5 Asignación de las señales de disparo

25

25

26

11.2.1 Principio de funcionamiento 27

11.2.2 Análisis matemático 28

11.2.3 Comparación de resultados 36

11.2 Estrategia de modulación propuesta

Capítulo III Diseño del convertidor

111.1 Etapa de control

111.2 Etapa de potencia

111.2.1 Fuentes de alimentación

111.2.2 Selección de los dispositivos de potencia

111.23 Diseño térmico

111.2.4 Cálculo del filtro de salida

111.3 Resultados de simulación

111.3.1 Señales de control en el FPGA

111.3.2 Inversor multinivel de 3 niveles


111.3.4 Inversor multinivel tnfásico

Capítulo IV Resultados experimentales

IV.l Resultados experimentales

IV.l.l Señales de control en los interruptores

IV.1.2 Inversor multinivel de 3 niveles



43

48

49

50

51

52

53

53

55

55

56

59

59

61

63

63

, ' XI1

Tnhh de coiilcriido

IV.1.5 Inversor multinivel h’ifásico

IV.4 Reproducción de señales de referencia

Capitulo V Conclusiones

V.l Conclusiones

V.2 Trabajos futuros

V.3 Publicaciones

Referencias bibliográficas

Lista de Acrónimos

Apéndice A: Programas en VHDL

Apéndice B: Tarjeta del FPGA

64

68

72

74

74

77

81

85

93

XI11

Eslrnlegrn PWM iiiipleiiieiitnda eii un FPGA pnrn nplicacióii en iiiversores ri~ulhiirvel

XIV

Lista de Figuras Tablas

Figura 1.1

Figura 1.2

Figura 1.3

Figura 1.4

Figura 1.5

Figura 1.6

Figura 1.7

Figura 1.8

Figura 1.9

Figura 1.10

Figura 1.11

Figura 11.1

Figura 11.2

Figura 11.3

Figura 11.4

Figura 11.5

Figura 11.6 Figura 11.7

Figura 11.8

Aplicaciones de los dispositivos de potencia

Forma de onda característica de un inversor multinivel

Inversor multinivel con diodos de enclavamiento

Inversor multinivel con condensadores flotantes

Inversor multinivel con inversores en cascada

Variante de la topología de inversores multinivel en cascada

Clasificación de las estrategias PWM en inversores multinivel

Clasificación de las estrategias de modulación multinivel

Variantes de la estrategia de disposición de portadora

a) Disposición opuesta de portadora

b) Disposición de portadora

Estrategia de modulación de portadoras desfasadas

Diagrama a bloques de la estructura propuesta

Aproximación sinusoidal con el inversor multinivel

a) 5 niveles de tensión

b) 25 niveles de tensión

Secuencia de disparo de los interruptores

a) Inversor puente completo

b) Patrón de conmutación

Inversor multinivel en cascada de 5 niveles

inversor multinivel en cascada de 7 niveles

Estructura trifásica de un inversor multinivel en cascada

Tensión línea a línea en un inversor multinivel en cascada

Modelo térmico del inversor puente completo

Asignación de señales de conmutación

a) inversor multinivel en cascada

b) Patrón de conmutación

Figura ii.9

Figura 11.10

Figura 11.11

Figura 11.12

Figura 11.13

Figura 11.14

Figura 11.15

Figura 11.16

Figura 111.1

Figura 111.2

Figura 111.3

Figura 111.4

Figura 111.5

Figura 111.6

Figura 111.7

Figura 111.8

Figura 111.9

Figura 111.10

Figura 111.11

Figura 111.12

Figura 111.13

Figura 111.14

Figura 111.15

Diagrama a bloques de la estrategia PWM utilizada

Estrategia de modulación propuesta

a) Inversor multinivel en cascada

b) Patrones de conmutación

Espectro en frecuencia de la tensión de salida

Principio de modulación del ancho de pulso

Amplitudes de los principales armónicos en una tensión de 2 niveles

a) Forma analítica

b) Simulación

Amplitud de los principales armónicos en una tensión de 5 niveles

a) Portadoras defasadas

b) Estrategia propuesta

c) Simulación de la estrategia propuesta

Distorsión armónica total

a) Estrategia de modulación de portadoras defasadas

b) Estrategia de modulación propuesta

Amplitud de los armónicos del 3" grupo

Estructura del inversor multinivel en cascada monofásico

Señales de control del inversor convencional

Diagrama de flujo de la generación de los patrones de conmutación

Señales de control de un inversor de 3 niveles

Diagrama de flujo de los corrimientos empleados

Señales de conmutación en un inversor de 5 niveles

Inversor multinivel en cascada trifásico de 7 niveles

Diagrama de la fuente de tensión implementada

Simulación de los patrones de conmutación

Simulación de los corrimientos en el FPGA

Señales de tensión y corriente en un inversor de 3 niveles

Espectro en frecuencia de la señal de tensión de 3 niveles

Espectro en frecuencia de la señal de tensión de 5 niveles

Señales de tensión en un inversor multinivel trifásico de 3 niveles


XVI

i Lista defiguras y tablas

Figura 111.16 Señal de tensión entre fases (9 niveles)

Figura 111.17 Señal de tensión entre fases (13 niveles)

Figura IV.l

Figura IV.2

Figura IV.3

Figura IV.4

Figura IV.5

Figura iV.6

Figura iV.7

Figura iV.8

Figura IV.9

Patrones de conmutación PWM

a) Señal de control TON

b) Señal del interruptor Sil

c) Señal del interruptor Si*

Señales de compuerta de los interruptores IGBT

a) Señal del interruptor SI,

b) Señal del interruptor &3

c) Señal del interruptor SI d) Señal del interruptor %

Inversor multinivel trifásico de 3 niveles

Señales de tensión del inversor de 3 niveles

a) Señal de tensión multinivel

b) Señal de tensión con filtro de salida



b) Espectro en frecuencia de la señal de salida

Inversor muitinivel trifásico de 5 niveles



b) Ceñal de tensión con filtro de salida

Formas de onda reproducidas por el inversor rnultinivel

a) Señal de tensión de 5 niveles

b) Señal de comente en la carga



b) Espectro en frecuencia de la señal de salida

Figura IV.10 Señales de tensión del inversor de 7 niveles


b) Espectro en frecuencia de la tensión de salida

Figura iV.11 Señales de control PWh4 para un inversor trifásico

Eslrntegio PWM i i i iplcri ici i fndn ei i U T I FPGA para nplicncióii eii iiivcrsores mnlf i i l i l~e~

a) Tensión de la fase A

b) Tensión de la fase B

c) Tensión de la fase C

Figura IV.12 Señales de tensión en un inversor multinivel trifásico de 3 niveles

a) Señal de tensión fase A

b) Señal de tensión fase B

c) Señal de tensión fase C Señales de tensión en un inversor multinivel trifásico de 5 niveles


Figura IV.13

Figura IV.14

Figura IV.15 Señales de tensión

a) Señal de tensión distorsionada

b) Señal de tensión de referencia

c) Señal de tensión compensada

Figura IV.16 Espectro en frecuencia

a) Señal de tensión distorsionada

b) Señal de tensión compensada

Figura IV.17 Amplitudes de los principales armónicos en una tensión de 5 niveles

Tabla 1.1

Tabla 11.1

Tabla 11.2

Tabla 11.3

Tabla 11.4

Tabla 11.5

Tabla 11.6

Tabla 111.1

Tabla 111.2

Tabla 111.3

Tabla 111.4

Tabla IV.l.

Tabla IV.2.

Señales portadoras necesarias por rama en un CMLI

Estados de conmutación en un inversor de 3 niveles



Niveles de tensión en un inversor multinivel en cascada trifásico

Amplitudes de los armónicos más significativos obtenidos en simulación

Amplitudes de los armónicos más significativos obtenidos analíticamente

Parámetros del inversor multinivel

Características del interruptor IGBT

Parámetros relacionados con las pérdidas en los dispositivos

Parámetros de simulación

Selección de parámetros experimentales

Amplitud de los armónicos más significativos obtenidos experimentalmente

XVIII

Resumen

El desarrollo de la tecnología basada en dispositivos lógicos progran-iables (PLD) y la microelectrónica permiten la integración de una mayor cantidad de dispositivos en un solo circuito, lo cual genera una reducción considerable de espacio y costo, además de ofrecer una mejora sustancial en el diseño de sistemas complejos, al incrementar la velocidad y las frecuencias de operación.

Actualmente, el PLD constituido por arreglos de compuertas programables en campo (FPGA) se ha convertido en la herramienta más adecuada para muchas aplicaciones generalmente desarrolladas mediante controladores fijos. Debido a que potencialmente provee soluciones de programación de bajo costo y permite realizar modificaciones en el diseño dado que los circuitos son reprogramables en el campo de trabajo en unos cuantos segundos.

Ante este eminente crecimiento digital en la tecnología moderna, es necesario integrar estos avances al control de los sistemas electrónicos de potencia. Por lo cual, en este documento se realiza un algoritmo de programación implementado en un FPGA para la generación de las señales PWM empleadas en inversores multinivel en cascada, además de evaluar las ventajas que éste implica, se efectúa un análisis del contenido armónico de las señales de tensión obtenidas con el patrón de generación empleado.

En el primer capítulo de la tesis se presenta una revisión del estado del arte basada en los dispositivos lógicos programables y en la topología de inversores multinivel. El segundo capítulo contiene el análisis del inversor multinivel en cascada así como la estrategia de modulación propuesta (FCCPWM).

En el tercer capítulo se desarrolla el diseño de la etapa de control y la etapa de potencia además se muestran las simulaciones que describen el comportamiento de la estrategia de modulación en la generación de los niveles de tensión de la onda sinusoidal. En el cuarto capítulo se analizan los resultados obtenidos con el prototipo de pruebas. Finalmente en el quinto capítulo se mencionan las conclusiones generadas con el desarrollo del trabajo de investigación.

Esiratcpin PWM iiriolenreiitnda C I I uir FPGA uarn aulicncióii ci i iiivcrsorcs riiultiiiiuel

I,

xx

CAPITULO I

Introducción

Eli este cnpitiilo se iiiuestrn In evolución, cnrncterísticns y nplicncioiies de los dispositivos lógicos progrninnbles, los cuales est& relacionndos con productos de uso cotidiano y últiinniiiente en sisteinns de control paro convertidores de potencia. Además, se mencionan los trnbajos desnrrollndos con Ins topologias inultinivel reportados en la literatura técnicn, nsí coino Ins diferentes estrntegins de inodulación del ancho de pulso ( P W ) utilizndas eii el control de los interruptores de potencia eii convertidores ~nultinivel. Con base en esto, se presenta el planteamiento del problema, In justificnción y el objetivo general del desarrollo de este trabnjo.

1.1 Antecedentes Hoy en día, la competencia de mercado y la estructura de los componentes que

integran los sistemas de desarrollo electrónico provocan en la tecnología en desuso un crecimiento [l]. Esto se debe a la pobre capacidad de adaptación del sistema ante las necesidades de modificación que requiere la aplicación. Por io tanto, se buscan tecnologías basadas en mecanismos o estructuras que puedan ser reutilizables. Una alternativa ai desarrollo de sistemas más versátiles, compactos y no desechables son los dispositivos lógicos programables (PLD).

Los PLD son circuitos integrados en los que se pueden programar funciones lógicas, combinatorias o secuenciales, las cuales pueden modificarse o almacenarse mediante programación. La arquitectura general de un PLD puede variar pero normalmente están formados por una matriz de conexiones, una matriz de compuertas AND y una matriz de compuertas OR [2].

Los primeros dispositivos lógicos programables aparecieron en 1970 con la memoria de sólo lectura programable (PROM). Desde entonces se han desarrollado una gran variedad de estos circuitos integrados algunos de ellos pueden contener hasta 10,000 compuertas lógicas [l], 121, [3]. Actualmente existen PLD de alto nivel creados con el objeto de agrupar una mayor cantidad de dispositivos en un circuito. Esto disminuye el espacio y costo del sistema, además de ofrecer una mejora sustancial en el diseño de sistemas complejos, ai incrementar las hecuencias de operación, brindando a los diseñadores la oportunidad de desarrollar productos con mayor rapidez y realizar cambios en el diseño

sin afectar la lógica, agregando periféricos de entrada/salida sin consumir una gran cantidad de tiempo, dado que los circuitos son programables en el campo de trabajo [4].

Los arreglos de compuertas programables en campo (FPGA) forman parten de los PLD de alto nivel, los cuales están constituidos por circuitos integrados lógicos de alta densidad y velocidad que pueden ser programados [l]. Por lo anterior y debido a que potencialmente provee soluciones de programación de bajo costo en aplicaciones generalmente desarrolladas mediante controladores fijos, el FPGA ha experimentado en el mercado un crecimiento [4], [SI.

1.2 Planteamiento del problema

Actualmente las aplicaciones de la electrónica de potencia en la industria moderna requieren de sistemas electrónicos de mayor potencia, que permitan la conversión entre las diferentes formas en las que se maneja la energía eléctrica. Ante esta exigencia se ha desarrollado una nueva tecnología para la generación de una onda periódica a partir de varios niveles de tensión de CD, denominada tecnología multinivel.

La tecnología multinivel se basa en convertidores de potencia constituidos por dispositivos de potencia, los cuales pueden operar a tensiones y niveles de potencia medios generando una señal de tensión con una distorsión armónica menor a la obtenida con los convertidores convencionales. A medida que se incrementa el número de niveles en el inversor, la señal reproducida se acerca a una senoide perfecta. Por lo tanto, la distorsión armónica de la salida disminuye aproximándose a cero. Sin embargo, el control de los inversores multinivel usualmente se realiza mediante estrategias de modulación del ancho del pulso (PWM) basadas en m-2 señales portadoras (triangulares) de la misma amplitud, para reproducir m número de niveles de tensión, además de emplear otras técnicas que implican mayor dificultad de implementación al incrementarse el número de niveles de tensión que se desean utilizar.

Generalmente, el sistema de generación del patrón de conmutación en los inversores multinivel puede utilizar etapas digitales y analógicas, las cuales ocupan un espacio considerable en el área de diseño y en ocasiones son muy complicadas de implementar, además de dificultar las opciones de detección de fallas con rapidez. En los últimos años, como una solución a la dificultad de implementación de la etapa analógica, se han desarrollado sistemas basados en procesadores digitales de señales, que si bien aún se consideran sistemas con un costo relativamente elevado en aplicaciones de baja y media escala presentan ventajas en sistemas de electrónica de potencia.

En la actualidad, la mayoría de las soluciones planteadas en la generación de los patrones de conmutación en inversores multinivel emplean procesadores digitales de señales (DCP) para controlar el encendido o apagado de los interruptores de potencia. Sin embargo, esta aplicación requiere DCF's con mayor capacidad de procesamiento lo que provoca un aumento en el costo del sistema de control resultando una opción que se aplica pero resulta todavía compleja de implementar. Un problema más complicado se presenta

2

en aplicaciones de topologias multinivel híbridas donde se requieren dos DCJY~ que trabajell en cOl1junto con10 maestro y esclavo en el control de los inversores [6] .

1.3 Objetivos

Objetivo general

Desarrollar una estrategia de modulaci6n PWM en u n FGPA con aplicación en inversores multinivel en cascada. Además, de un análisis teórico relacionado con el contenido armónico producido por la estrategia PWM propuesta y su validación mediante simulaciones y resultados experimentales.

Objetivos particulares

b Realizar una búsqueda bibliográfica enfocada ai tema.

> Estudiar la topología de inversores multinivel en cascada.

> Analizar la estrategia de modulación multiportadoras y determinar las ventajas y desventajas que presenta.

b Proponer una estrategia PWM aplicada a inversores multinivel en cascada de fácil implementación y que cumpla con los requerimientos en la reproducción de los niveles de tensión.

b Realizar un análisis detallado de los parámetros importantes de la estrategia de modu lación propuesta.

> Determinar la factibilidad del componente FPGA en la generación de una cantidad mayor de señales PWM.

> Validar la estrategia de modulación mediante resultados experimentales obtenidos utilizando un inversor multinivel trifásico en cascada de siete niveles.

b Realizar una comparación entre la estrategia PWM de portadoras con corrimiento en fase y la estrategia PWM propuesta.

1.4 Alcances a) Analizar las estrategias PWM multiportadoras reportadas en la literatura técnica,

con el fin de determinar la mejor opción para una implementación digital.

b) Desarrollar en un FPGA una estrategia PWM que genere las señales de conmutación de un inversor convencional y multinivel para formar los niveles de tensión requeridos.

3

1.5 Metodología

El trabajo de tesis contempla dos actividades necesarias para cumplir con el objetivo general planteado al inicio de la investigación. Estas actividades comprenden una etapa teórica y una etapa práctica que en conjunto permiten realizar un estudio comparativo y de desempeño sobre la estrategia PWM propuesta, además de determinar las ventajas que se obtienen ai implementarla en un FPGA.

Etapa teórica

Esta actividad consiste en realizar un estudio detallado de las posibles soluciones que se encuentran reportadas en la literatura, con la finalidad de determinar cual es la más adecuada para el desarrollo del trabajo de investigación. La elaboración de esta actividad se aprobará mediante el paquete matemático MATLAB y mediante una comparación de resultados obtenidos con el paquete de simulación PSPICE.

Etapa experimental

Esta actividad consiste en validar el análisis teórico y las simulaciones desarrolladas mediante pruebas experimentales obtenidas con un prototipo de laboratorio. El cual esta constituido por un inversor multinivel en cascada de siete niveles. Las pruebas experimentales consistirán en variar el número de niveles de tensión, así como los parámetros que se encuentran relacionados con el desempeño de la estrategia PWM (índice de modulación, frecuencia de conmutación, etc.).

1.6 Estado del arte

1.6.1 Inversores multinivel

El inversor en la electrónica de potencia tiene la función de convertir una tensión de entrada de CD en una tensión de CA, con la magnitud y frecuencia deseadas. Sin embargo, en años recientes las aplicaciones de electrónica de potencia en generación, transmisión y distribución de energía han comenzado a demandar equipos que alcanzan niveles de potencia de megawatts 171. Esto lleva al desarrollo de nuevas topologías que empleen dispositivos capaces de operar en rangos de frecuencias medias y soporten niveles de tensión y corriente elevados. En la figura 1.1 se muestran algunas de las aplicaciones de los dispositivos de potencia y su intervalo de operación.

Como una respuesta a las necesidades arriba mencionadas, se desarrolló la topología multinivel. Esta incluye arreglos de dispositivos de potencia (IGBT o MOCFET) alimentados con fuentes de energía de CD. Estos arreglos se agrupan en módulos, que en conjunto y mediante un adecuado patrón de conmutación generan niveles de tensión que asemejan una señal de tensión de CA, tal como se observa en la figura 1.2. Las ventajas que presenta el utilizar esta topología son: menores esfuerzos de tensión en los dispositivos, una estructura modular y la disminución en el contenido armónico de la forma de onda de tensión generada.

4

Fmcumria de oprroih;nlHi/

Figura 1.1. Aplicaciones de los disposifivos de yoteiicia [SI.

Hasta el momento, se han reportado en la literatura técnica tres topologías básicas de inversores multinivel: 1) inuersores multinivel de diodos de enclavamiento; 2 ) inversores niultinivel de condelzsadores potantes; 3) inversores en cascada [7], [9], [io], [ll]. En general estas topologías se emplean en sistemas de bombeo, compresores, tracción eléctrica, compensación de potencia reactiva y armónicos [7], [ll]. Además, de fuentes de respaldo y de poder, accionadores de máquinas eléctricas, entre otras.

1.6.1.1

Esta topología aparece reportada en la literatura técnica en el año de 1991 en aplicaciones relacionadas con prototipos de laboratorio, debido a los problemas de desequilibrio en los condensadores [7], [13]. Este inversor consiste de (m-I) condensadores en el bus de CD, donde cada condensador debe mantener una tensión de Vch/(m-2). Además, requiere de (m-I)*(m-2) diodos de enclavamiento, los cuales deben bloquear la tensión del condensador [7] [ll]. En la figura 1.3 se muestra la estructura de un inversor multinivel con diodos de enclavamiento de 3 niveles.

Inversores multinivel de diodos de enclavamiento

Bus de ondensadores V* v, 2.L v3 E v, LL .,E -v> -v, a - v4 lr

V-

Figura 1.2. Forma de onda característica de un inuersor niultiniuel.

5

donde: ? I 1 = número de niveles de tensión Vco = tensión de alimentación en CD

Las ventajas y desventajas que presenta esta topología son las siguientes [7], 1111:

Ventajas

3 La eficiencia puede ser alta si se consigue que los dispositivos conmuten a la frecuencia de la fundamental.

D El flujo de potencia reactiva puede ser controlado.

3 Los métodos para la secuencia de activación de los interruptores son simples

Desventajas

3 Si el número de niveles es elevado, la cantidad de diodos aumenta de forma tal que el inversor se torna muy complejo de construir.

% Es difícil controlar el flujo de potencia real para inversores individuales. Debido a que sólo se obtiene energía de los condensadores, esto provoca un desequilibrio en el bus de CD.

Figura 1.3. Inversor multinivel con diodos de enclavamiento

1.6.1.2

En esta topología, los diodos de enclavamiento se sustituyen por condensadores, los cuales a través de las posibles combinaciones de conexión generan la tensión de salida, lo que permite obtener un sistema redundante [7], [ll]. Sin embargo, los problemas para mantener equilibradas las tensiones asociadas a los condensadores evitan que la topología

Inversores multinivel con condensadores flotantes

6

A I I ~ C C C ~ C I ~ re5

se desarrolle en aplicaciones de potencia media. El bus de CD consta de (n-1) condensadores y requiere de (i?i-I)(~n-2)P condensadores auxiliares por fase, donde cada condensador debe mantener una tensión de Vcn/(nl-Z), al igual que en la topología anterior. En la figura 1.4 se presenta la estructura de un inversor multinivel con condensadores flotantes de 3 niveles.

Las ventajas y desventajas de esta topología son las siguientes (71, [ll]:

Ventajas

P Posee una gran cantidad de condencadores de almacenamiento que pueden servir de respaldo cuando se tiene un corte de energía.

b Provee diferentes combinaciones de conmutación para balancear los niveles de tensión. Con esto también se obtiene un balance en las pérdidas de conmutación y conducción en los interruptores.

b El flujo de potencia activa y reactiva puede controlarse, lo cual hace al inversor candidato para aplicaciones bidireccionales en corriente.

b La eficiencia puede ser alta debido a que los interruptores pueden conmutar a la frecuencia de la componente fundamental del patrón PWM.

Desventajas

b El número excesivo de condensadores hace al inversor muy voluminoso cuando el número de niveles es grande.

> El control del inversor es complicado debido al desequilibrio presente en los condensadores, siendo un problema serio en aplicaciones como filtro activo, ya que debe compensar armónicos.

7

E . I ~ . ~ , ~ ~ ~ ~ I I I \W ...................... ill Fi'r,..\ , , . l ~ ~ j ~ . ~ ; l . i l i t.ll ,,,:...r>,,r<.,. iiiiiirilii:~,~~

1.6.1.3

Los inversoriss multinivel en cascada est.in constituidos por iiivi-rsores puente completo roiiectados en serie, lo cual permite a los interruptores di, potencia iiianejar sólo una porcióii de la tensión total del sistema. Esta topología SI' utilizó en u n principio conin occioiiador de motores v en la coiiipensaiión de e n q í a reacti\'a y ariiiónicos. En la xtudidad s u mavor aplicacinn se encuentra en la tracción elkctrica v en la geiierac.ión de tensiones de CA a partir de tuentes de energía de CD 1141. 1151. 1161. En la figura 1.5 sc' niucstra el esquema cle un inversor inultinivel en cascada de 5 niveles.

lnversores multinivel con inversores en cascada

Figura 1.5. Inversor multiiiivel con inversores ni cascnda.

Una de las principales desventajas que presenta la topología multinivel con inversores en cascada es el utilizar fuentes de tensión aisladas. Una solución a este problema se plantea en [17], la cual consiste en una sola fuente de tensión y agregar transformadores a la salida de cada inversor, como se muestra en la figura 1.6. Con esto se evita el uso de fuentes de tensión aisladas. Esta solución es adecuada para filtros activos serie en donde estos transformadores de salida pueden utilizarse como el punto de conexión entre la línea y el convertidor.

1.6.2 Eshategias PWM

En electrónica de potencia, la modulación del ancho de pulso se utiliza como una señal de control para el encendido o apagado de los interruptores de potencia que conforman al convertidor [ll]. Una de las estrategias de modulación más utilizadas es el PWM senoidal, la cual opera en sincronía con la línea de alimentación y facilita su implementación. Esta estrategia presenta el inconveniente de producir componentes armónicas de alta frecuencia y una atenuación en la componente fundamental [18]. Además, sólo se aplica en inversores que generan dos o tres niveles de tensión en la forma de onda de salida.

. 8

1 I I N

Figura 1.6. Variaiitc de In topología de inversores iriultinivel en cnscada

Por lo tanto, para la aplicación de inversores multinivel, se han realizado modificaciones a la estrategia PWM senoidal, PWM programado [18] y a la estrategia vectorial [12] con la finalidad de generar los patrones de conmutación de los interruptores de potencia. Las variantes obtenidas de éstas han permitido realizar una serie de clasificaciones, esto se puede observar en la figura 1.7, donde se tienen cuatro grupos constituidos por: estrategia muitipasos, PWM senoidal, PWM programado y PWM vectorial [32]. A su vez el PWM senoidal se subdivide en dos grupos: portadoras desfasadas y disposición de portadoras [ll].

Figura 1.7. Clasificación de las estralegtas P W M en inversores multiiiivel.

Una ramificación más completa de las diferentes estrategias PWM aplicadas en inversores multinivel se presenta en la figura 1.8. Las consideraciones tomadas para

9

Estralegin PWM iiiipleiimilnda eii un FPGA finrn nylicncióii CII inucrsorcs iiiultiriiucl

realizar la clasificación se basan en dos tipos: modulación del ancho de pulso y la estrategia escalonada o programada [19].

IIII'crc<w~.c , , J ~ d l , , , , I ~ d

Cmtrolndor de C"TliC,IlE Iincnl

Controlodor digild de corrimrle de bando muwto

Controlodor de corrieiire qtiriirzodo

Otrns 1écnicns H d!frrentes

Figura 1.8. Clasijcncióii de lns esiraiegias de iiiodulncióii inultinivel.

Si bien existen muchas clasificaciones en las estrategias PWM, sólo se revisará la basada en multiportadora por ser una de las estrategias más empleadas en los sistemas industriales y en los inversores multinivel en cascada [7].

1.6.2.1 Estrategia PWh4 multiportadora

Esta estrategia de modulación es una variante de la estrategia PWM sinusoidal. Su principio de funcionamiento esta basado en la comparación de una señal sinusoidal de referencia con tn-I señales portadoras (triangulares) de la misma amplitud y frecuencia, lo que permite reducir el contenido armónico de la sena1 de tensión de salida [7], [19], [20]. Por lo mismo, es una estrategia muy utilizada en aplicaciones industriales y cuenta con un número considerable de variantes, las que se clasifican en dos categorías:

9 Estrategia de disposición de portadora

9 Estrategia PWM de portadoras con corrimiento en fase

Estrategia de disposición de portadora

La mayoría de las estrategias de modulación PWM basadas en portadoras se generan a partir de la estrategia presentada en 161, [21], donde la señal de referencia se

10

compara con señales portadoras apiladas de la misma amplitud. Las variantes más importantes de esta estrategia son:

1. Disposición opuesta en fase (POD): las señales triangulares que se encuentran por encima del punto cero tienen u n corrimiento en fase de 180" con respecto a las señales triangulares por debajo del punto cero.

2. Disposición en fase (PD): todas las señales portadoras están en fase

Típicamente estas estrategias se utilizan en la topología de inversores multinivel con diodos de enclavamiento por que el número de niveles producidos es pequeño. En la figura 1.9, se muestran las dos variantes de la estrategia de disposición de portadora.

Seyoidnl

Figura 1.9. Vnriniiies de lo esfrategio de disposición de porfadora: a) PD; b) POD.

11

0 4 - 0 3 0 6

Estrategia PWM de portadoras con corrimiento en fase

Esta estrategia de modulación se caracteriza por emplear corrimientos entre las señales portadoras, tal como se muestra en la figura 1.10, para posicionar el rizo de conmutación a una frecuencia mayor a la frecuencia de conmutación [7]. Estos corrimientos se determinan mediante la ecuación 1.1 y la localización del rizo de conmutación con la ecuación 1.2. Además, reduce el contenido armónico de la señal de tensión de salida [7] (191 [20] [33]. Su campo de aplicación se desarrolla en inversores multinivel en cascada, en los que permite obtener cierto grado de libertad en la asignación de las señales de conmutación, y en la topología con condensadores flotantes.

360' fp=- 2n

donde: 17 = número de señales portadoras por fase I

cp = ángulo de corrimiento en fase de la portadora

En general las estrategias PWM, empleadas en las topologías multinivel, presentan la desventaja de aumentar su complejidad de implementación a medida que se busca sintetizar una onda de tensión sinusoidal con un mayor número de niveles. Debido a que utilizan etapas constituidas generalmente por elementos analógicos, lo cual incrementa el tamaño e influye en la dificultad de la localización de fallas y en una disminución en la capacidad de modificación del sistema [ll].

donde: fsw = frecuencia de conmutación de la portadora f"i, = frecuencia del rizo en la tensión de salida

Figura 1.10. Estrategia de niodulación de portadoras ron corrimiento enfase.

En la tabla 1.1 se muestra que para generar una tensión de salida de 5 niveles se necesitan 4 señales portadoras, para generar una señal de tensión de 7 niveles se requieren de 6 señales portadoras y así sucesivamente. Así pues, es necesario desarrollar una

12

A ritcccdcri lcs

estrategia PWM que facilite la reproducción de nl niveles de tensión sin la dificultad que implica la generación de W J - I señales portadoras.

Tabla 1.1. Señales portadoras necesarias por rama en un CMLI.

Por lo tanto, en 10s últimos años el enfoque de las investigaciones sobre las estrategias de modulación ha consistido en minimizar la complejidad de la implementación y disminuir el contenido armónico en la señal de salida.

1.7 Justificación

Actualmente, la tecnología digital aumenta debido a la búsqueda de nuevos sistemas electrónicos más compactos, con una mayor versatilidad y más completos. Estos sistemas tales como: teléfonos celulares, agendas electrónicas, calculadoras de bolsillo, computadoras portátiles, dispositivos de comunicación y equipos de video, entre otros, han minimizado su tamaño con el desarrollo de la microelectrónica, logrando integrar en un sólo circuito una cantidad considerable de dispositivos, mejorando los parámetros de velocidad, confiabiiidad, consumo de potencia y sobre todo el área de diseño [l].

Existen diferentes tipos de dispositivos lógicos programables (PLD) que emplean la tecnología SOC (System On Chip) para diseñar sistemas. Entre los cuales destaca el FPGA por su facilidad de programación y bajo costo, en comparación con los circuitos integrados para aplicaciones específicas (ASIC).

En los últimos años, el desarrollo de la tecnología SOC se ha empleado en el control de sistemas con niveles de potencia bajos. Así como también en sistemas de transmisión y conversión de energía, donde los niveles de potencia requeridos son más elevados. Por lo tanto, en este trabajo se desarrolla en un FPGA una estrategia PWM con la finalidad de determinar las ventajas y desventajas que implica el utilizar este dispositivo en la aplicación de un inversor multinivel.

El uso de la tecnología de arreglos de compuertas programables en campo permite integrar en un sólo dispositivo los procesos de generación de los patrones de conmutación

13

y el tiempo muerto entre los interruptores de una misma rama del inversor. Esta integración de estos procesos se lleva a cabo mediante lenguajes de descripción de hardware (HDL), el cual facilita las modificaciones o renovaciones del sistema.

La solución propuesta en este trabajo de tesis se muestra en un diagrama a bloques en la figura 1.11. Esta estructura esta compuesta por un FPGA, el cual se encarga de generar los patrones de conmutación para el control de los interruptores del inversor multinivel en cascada.

E + ;;....,g C A

A G -

D Un estudio de integración del dispositivo FPGA en la aplicación de convertidores de potencia, en particular en el área de calidad de la energía para la generación de las señales de conmutación PWM. Este dispositivo facilita el control de los interruptores del inversor multinivel y permite realizar modificaciones al algoritmo de control mediante programación en cuestión de segundos.

D El desarrollo de una estrategia PWM aplicada a inversores multinivel. Esta estrategia propuesta presenta la característica de generar el número de patrones de conmutación requeridos a partir de corrimientos aplicados al patrón PWM sinusoidal. Aunque ya existen estrategias de modulación para estos inversores, éstas requieren de una mayor cantidad de etapas de generación que dificultan su implementación.

D La elaboración de un programa que facilita la generación de los patrones de conmutación en un inversor convencional monofásico y trifásico, así como también en la topología multinivel de inversores en cascada.

14

CAPÍTULO II

Estrategia de modulación

En este cnpítrrlo se iiieiicionnn los nspectos generales de In topologin iIirrltinioel coli inversores en cnscndn entre los que destncnn In secr.rencin de coriii7ritncióil de los interruptores y Ins considermiones de diseño. Adeiirhs, se nnnlizn In estrntegin de iirodtrlnción propuesto de este oinílisis se obtiene una expresión f??ateiiinticn que describe el comportamiento de los principnles armónicos en In señnl de tensión.

11.1 Inversor multinivel en cascada

El inversor multinivel en cascada (CMLl por sus siglas en inglés) aparece reportado por primera vez en los años setentas [7] con el nombre de “puentes completos conectados en serie y alimentados con fuentes de CD independientes”. Sin embargo, hasta finales de los años noventas, el Dr. Peng propone la conexión en serie de inversores puente completo alimentados en tensión para el manejo de alta tensión y alta potencia, tales como: sistemas de transmisión flexibles de CA (FACTS), acondicionadores de línea y en compensación serie [22].

Actualmente, los inversores multinivel en cascada han ampliado su campo de aplicación a vehículos eléctricos, laminadores, molinos, bombeo, sopladores, compresores, distribución y transmisión de potencia, rectificadores PWM, convertidores CD/CD, vehículos de combate militar y en la generación de corriente alterna a partir de fuentes de energía como: super-condensadores, baterías, celdas de combustible o sistemas .fotovoltaicos [7], (221, [23].

11.1.1 Análisis del inverso1

La topología multinivel de inversores en cascada esta constituida por inversores puente completo alimentados en tensión, los cuales requieren de una adecuada señal de control que determine el estado de conmutación de los interruptores de potencia para reproducir una forma de onda de rn niveles [7], [22]. A medida que el número de niveles en el inversor incrementa de manera natural la señal reproducida se acerca más a una senoide perfecta. En consecuencia, la distorsión armónica disminuye aproximándose a

cero. Sin embargo, el incremento en el número de niveles aumenta la complejidad del sistema e introduce problemas de desequilibrios en los condeniadores del bus de CD.

Para comprender con mayor detalle el punto anterior, en la figura 11.1 se muestra una forma de onda de 5 y otra de 25 niveles de tensión. En esta figura se observa que la señal reproducida por el segundo inversor se aproxima de manera más exacta a la señal deseada.

a) b) Figura 11.1. Aproximación siiiusoidul con el inversor im~liiiiivel: u) 5 niveles, b) 25 niveles.

Para determinar el número de niveles de tensión reproducidos en esta topología, es necesario conocer el número de fuentes de CD que integran al sistema [7], [15], [24], tal como se observa en la ecuación (11.1).

n z = 2 s + l (11.1)

donde: S = número de fuentes de CD rn = número de niveles de tensión

Así, la tensión total de salida entre fase y neutro se obtiene por medio de la suma de las tensiones individuales que cada inversor proporciona [Z], [24], quedando definida en la ecuación (11.2), de la siguiente manera:

Por otro lado, la generación de los niveles de tensión en cada inversor depende de una selección en la secuencia de disparo de los interruptores como la mostrada en la tabla 11.1. Esta secuencia es sólo una de las posibles combinaciones ya que esta topología tiene la característica de desarrollar estados redundantes de tensión para sintetizar la forma de onda sinusoidal de salida.

16

Tabla 11.1. Estados de conmutación en un inversor de 3 niveles.

En la figura 11.2 se muestran los tiempos de conmutación en un inversor puente completo, basados en la tabla 11.1, y el tiempo muerto que debe existir entre los interruptores de una misma rama del inversor. En este caso entre los interruptores Sil y Ci2 , S u y SM. La magnitud del parámetro del tiempo muerto depende directamente del dispositivo de conmutación utilizado. Con base en la combinación de señales es posible generar tres niveles de tensión, como se observa en la figura 11.2-b.

+"C"

- "CO I o I o

o I o

b)

Figura JJ.2. Secuencia de disparo de los interruptores: a) Inversor pueiite completo; b) patrón de corirnutacióri.

Para reproducir una señal constituida por un mayor número de niveles de tensión se muestran las tablas 11.2 y 11.3. En ellas se presentan los estados de conmutación de un

17

inversor multinivel en cascada de 5 y 7 niveles de tensión, constituidos por dos y tres inversores en serie respectivamente.

I L- c

Figura 11.3 Inversor iiiultiriivel en cascada de 5 iiiveies


Los estados de conmutación mostrados en las tablas se determinan con base inversores de las figuras 11.3 y 11.4.


en los

18

Figura 11.4 Iiiversor iiiulfinivel en cascada de 7 iiiveles.

En lo que respecta a la estructura trifásica, la salida de cada uno de los inversores monofásicos en cascada puede conectarse tanto en delta como en estrella [ZZ]. La figura 11.5 muestra el diagrama esquemático de un inversor de cinco niveles conectado en estrella utilizando dos puentes completos por fase

Figura 11.5. Estructrira trijdsica de un iiiversor multinivel en cascada

19

Esirntcgia PWM i i i iplei~ierrfada cii urr FPGA para nplicncióri err irivcisores i i lul i i i t ivel >

. . . . . . . . . . . . .. , ................ Disparado

1 , . , TekEjec. ~

: rf' 1 . . . . . . . . . . 1. . ' I :I

1 i

... . . . . . . ....................

Figura 11.6. Tensión líiiea n línea eii un iiivcrsor ri iult i i i ivel en cascada

En este caso, la tensión de salida VAN de la fase A, se obtiene mediante la suma de la tensión V A , y la tensión VA2 y así sucesivamente como se mostró en la ecuación (11.2). De la misma manera se obtienen las tensiones para las fases B y C. Teóricamente, el número máximo de niveles de tensión entre fases "f' que se puede obtener en un inversor multinivel en cascada trifásico está determinado por la ecuación (11.3) [q.

,f=2tn- I (11.3)

Por lo tanto, para un inversor multinivel en cascada trifásico de 7 niveles fase a neutro se traducen en 13 fase a fase como se ilustra en la figura 11.6.

En la tabla 11.4 se muestra el número de niveles obtenidos entre fases en un inversor multinivel en cascada trifásico conforme aumenta el número de inversores en el sistema de potencia.

Tabla 11.4. Niveles d e tensión en un inversor multinivel en cascada irifásico.

..i . . . . . . . . . .

. . . . . .

Tf 0.00 v: .................................

20

11.1.2 Consideraciones de diseño

Debido a la configuración de la topología las consideraciones de diseño en un inversor multinivel con inversores en cascada se pueden reducir a las de un inversor puente completo. Los paránietros más importantes que influyen en el desempeño del inversor se mencionan a continuación.

11.1.2.1 Filtro LC de salida

La señal de tensión reproducida por el inversor presenta una forma PWM, la cual contiene una componente de alta frecuencia debido a las conniutaciones de los interruptores de potencia. Para atenuar esta componente y suavizar la forma de onda de salida, se utiliza un filtro pasabajas de segundo orden (251. Por lo tanto, la función principal de este filtro es disminuir al máximo los armónicos de alto orden sin afectar a la frecuencia fundamental de salida del inversor.

Existen diversas configuraciones de filtros pasivos que se pueden utilizar en la salida del inversor [ll]. Sin embargo, la selección de la estructura más adecuada debe realizarse con base en los siguientes requerimientos:

P Atenuar al máximo los armónicos más significativos > Transferir la señal fundamental con la menor atenuación posible > Reducir el tamaño y peso de los elementos del filtro > Minimizar el costo de implementación

Una estructura usualmente empleada en aplicaciones de inversores de potencia es el filtro L-C 1251 [B]. La función de transferencia de este filtro esta definida mediante la ecuación (11.4).

(11.4)

De la ecuación anterior se desprenden dos términos más que son: la frecuencia de resonancia ~0 y el factor de calidad Q del filtro determinados mediante la ecuación II.4a y IL4b. Con base en estas ecuaciones se puede observar que la frecuencia de resonancia del filtro está en función de los elementos L y C; mientras que el factor de calidad depende también de la carga. En [25] se presenta un análisis detallado de los parámetros que deben tomarse en cuenta para la selección del filtro de salida.

Q = R - E

21

(II.4a)

(II.4b)

11.1.2.2 Bus d e CD Existen fenómenos transitorios provocados por la conexión y desconexión de cargas

o por maniobras de interruptores de potencia en los sistemas eléctricos. Estos fenómenos introducen fluctuaciones de tensión en las terminales del condensador que alimenta al inversor [34]. Por lo tanto, es necesario dimencionar al condensador con un valor óptimo que permita mantener la tensión de salida en un nivel adecuado ante transitorios.

Generalmente, el valor de capacidad que debe contener el condensador utilizado como fuente de tensión en un inversor se determina con base en la energía demandada por la carga [ll] o mediante un valor de rizado en la tensión de salida propuesto [29], [30]. En ambos casos se toma como referencia la energía almacenada, la cual está definida mediante la ecuación (11.5).

(11.5)

donde: E = energía almacenada en el condensador en joules CSUS

Vc = capacidad del condensador en faradios = tensión en el condensador en volts

Para obtener el valor de la capacidad total requerida por una topología multinivel con inversores en cascada es necesario considerar que su estructura está compuesta por una mayor cantidad de condensadores. Esto permite que la energía que demanda la carga se distribuya entre el número de condensadores del sistema. Por lo tanto, es necesario considerar el número de condensadores por fase que integran ai inversor obteniendo la siguiente ecuación.

(11.6)

donde: Pf = potencia total de la carga en VA t = tiempo de compensación en segundos

Existen otras alternativas para el cálculo de la capacidad del bus de CD descritas con detalle en [16], ó en [22] para la aplicación de filtros activos. Sin embargo las consideraciones que se deben tomar en la selección del método más adecuado dependen directamente de la aplicación y de si existe una etapa de regulación del bus de CD.

11.1.2.3 Diseño térmico

Un factor importante a considerar en el diseño y construcción de cualquier sistema electrónico de potencia es lo concerniente al diseño térmico, cuyo objetivo consiste en evitar que bajo las peores condiciones de carga se alcance la temperatura de unión máxima provocando la destrucción del dispositivo.

22

Para desarrollar el diseño térmico de un inversor puente completo, se parte del modelo térmico de la figura 11.7. En la cual se puede observar la representación térmica de los cuatro interruptores de potencia con sus recpectivos diodos en antiparalelo englobada en el término PTorAL y donde la variable de interés es la resistencia térmica disipador- ambiente R ~ ) A . La resistencia térmica disipador-ambiente para cada interruptor esta definida por la ecuación (11.7).

- T A R,, = - - (ROIC + Roc, )

PJOTAL

donde: TI = temperatura de unión, TA = temperatura ambiente. Rgc RKD R ~ A Prorrii. = potencia total disipada.

= resistencia térmica unión - encapsulado. = resistencia térmica encapsulado - disipador = resistencia térmica disipador - ambiente.

Para evaluar la resistencia térmica es necesario conocer las pérdidas disipadas por los dispositivos de potencia tanto del transistor IGBT como el diodo en antiparalelo [26].

La potencia total disipada por cada IGBT esta determinada por la suma de las pérdidas en conducción Pcond , más las pérdidas por conmutación Psw, quedando definida esta expresión en la ecuación (11.8).

(11.8)

La ecuación (II.8a) determina las pérdidas en conducción en el dispositivo IGBT

(11.8~1)

t: Figura 11.7. Modelo iénnico del inversorpuente coinpleto

23

y la ecuación (II.8b) las pérdidas por conmutación

(II.8b)

donde: IP D = ciclo de trabajo VCCS E s w ( ~ , ~ ~ = energía de conmutación en el encendido del IGBT. Eswcof~ = energía de conmutación en el apagado del IGBT. fsw

= valor pico de la corriente sinusoidal en la salida.

= tensión colector-emisor en saturación.

= frecuencia de conmutación de los semiconductores.

El ciclo de trabajo se calcula a partir del tiempo total de encendido de cada uno de los interruptores durante un ciclo completo PWM. El ciclo de trabajo total de una rama es la unidad debido a que las señales de disparo en los semiconductores son complementarias por lo que se puede proponer un ciclo de trabajo del 50%.

Las ecuaciones para estimar la energía disipada en los interruptores por el efecto de conmutación, son las siguientes [271:

I V t 2

- P CE on (11.9)

(11.10)

Para determinar la potencia disipada por el diodo antiparalelo de recuperación rápida de cada IGBT, se utiliza la siguiente ecuación (261:

PD = 0.125(IPtmVcEfsw) (11.11)

donde: VCE = tensión colector - emisor. t, PO

= tiempo de recuperación del diodo. = pérdidas en el diodo.

Las pérdidas totales del módulo son la suma de las contribuciones del diodo y el transistor IGBT.

PTOTAL = P,G,qGBT + PD (11.12)

Una vez obtenidas las pérdidas en los diodos y los transistores IGBT, es posible calcular la resistencia térmica disipador-ambiente y seleccionar un disipador adecuado para el inversor puente completo.

24

11.1.2.4

La topología multinivel de inversores en cascada esta integrada por inversores puente completo alimentados en tensión. Analizando la configuración se tiene que la tensión pico de salida para cada inversor esta dada por:

Selección del dispositivo de potencia

v, = +v,, (11.13)

Los esfuerzos en los interruptores para esta configuración corresponden sólo a una parte de la tensión total del sistema, debido a la conexión en serie de los inversores. Sin embargo, la corriente que circula por los transistores y diodos esta en función de la carga del sistema con lo que los esfuerzos en corriente son los mismos para todos los dispositivos.

Por consiguiente, los interruptores de potencia y los diodos de enclavamiento se dimensionan considerando solamente la tensión de alimentación de un puente completo y la corriente de la carga del sistema. Para asegurar un funcionamiento adecuado de los dispositivos ante variaciones en el sistema se recomienda un factor de seguridad de 80% sobre los valores nominales estipulados por el fabricante (311. Los interruptores IGBT y diodos de enclavamiento soportarán una tensión entre colector y emisor dada por:

11.1.2.5

Las señales de disparo PWM, en esta topología multinivel, presentan cierto grado de libertad en la asignación de señales de conmutación correspondientes a los dispositivos semiconductores de los inversores en cascada, debido a los estados redundantes de tensión que se obtienen con esta topología [ID].

Asignación de señales de disparo

En el presente trabajo se consideran dos inversores puente completo conectados en serie. La asignación de las señales de conmutación se muestra en la figura 11.8, donde se presentan en la figura II.8a un inversor multinivel constituido por dos inversores puente completo en serie y en figura II.8b los patrones de conmutación obtenidos de la comparación de las señales portadoras con la señal sinusoidal de referencia. Como se puede observar los patrones de conmutación son distintos entre sí, debido al desfase que existe entre las señales triangulares.

Con esto los patrones de conmutación S i l , S13, SZI y S23 que generan los niveles de tensión positivos se forman a partir de las señales triangulares positivas comparadas con la señal de referencia y los patrones S u , SI^, S22 y S24 que generan los niveles de tensión negativos se forman de la comparación de la señales triangulares negadas y la señal de referencia.

25

__ . . . . . . . . . . . . -

Figura 11.8. Asignación de señales de conmutación: a) inversor muliinivel en cascnda; b) pairón de uininutación

11.2 Estrategia de modulación propuesta

Tal como se mencionó en el capítulo anterior, la estrategia de portadoras con corrimiento en fase (FCCPWM) tiene la desventaja de utilizar un mayor número de señales portadoras (triangulares) conforme aumenta el número de niveles de tensión que se desean reproducir. Por lo tanto, es necesario desarrollar una variante que evite la generación de las señales portadoras, reduciendo este procedimiento a un simple PWM sinusoidal.

. . . . . . . . .

26

. . . . . . . . . . . . . . . . . . . ..........................

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Análisis del Im>ersor Mirltiiiird

11.2.1 Principio de funcionamiento

El principio de funcionamiento de la estrategia PWM propuesta se basa en aplicar corrimientos en tiempo, denominados en este caso At, de la misma magnitud que el patrón PWM original y determinados con la ecuación (11.15). El diaqama a bloques que describe el desarrollo de la estrategia de modulación utilizada se muestra en la figura 11.9. En esta figura se puede observar que sólo se compara una señal sinusoidal con una señal portadora (triangular) para generar el patrón de pulsos S I I . Esta señal se procesa en un bloque de retardo para obtener la señal SI^, después dicha señal se convierte en la referencia y entra a otro bloque de retardo para obtener la señal C21 y así sucesivamente.

De esta manera se asegura que los corrimientos entre las señales sean iguales; este proceso se repite dependiendo del número de niveles. Con base en lo anterior, en la figura 11.10 se muestran los patrones de conmutación de un inversor multinivel en cascada de 5 niveles utilizando la estrategia de modulación propuesta.

(11.15)

portndora

Figura. 11.9. Diagrama a bloques de la esfrategia P W M utilizada.

Analizando la figura 11.10 se observa que solo es necesario generar corrimientos entre las señales Si l , S13, Szi y S23 debido a que los patrones de conmutación restantes son iguales a estas señales, pero invertidas.

La aplicación de corrimientos en el patrón de conmutación PWM original permite reproducir los niveles de tensión en la topología multinivel de inversores en cascada con una mayor facilidad y evita la generación de las señales portadoras requeridas para los patrones de conmutación.

Con lo anterior el costo del sistema de control se reduce y la facilidad de expansión en el número de niveles de tensión que se desean reproducir se eleva. Sin embargo, tal como se observa en la figura 11.11 se presentan pequeñas concentraciones de armónicos a la frecuencia de conmutación. Por io tanto, la estrategia PWM no cumple ai 100% con las características de la estrategia de portadoras con corrimiento en fase.

27

Esfrafegia P W M i»qilerneiitada en iiii FPGA para oplicacióii eii iiiuersores iiiultirriucl

a)

Cenoidal , Portadorn

+A---+ .-

b)

Figura 11.10. Estrategia de modulación propuestn; a) inversor inultinivel ell cascada; b) patrones de coiiiiiuiación.

28

Aiiil isis del Iitiiersor Midliriiiiel

Tek Liec I - Disparado

. .

i t , ' í i . i ; v ~ ~ ....... s o o y ~ ..................

. . . . .~ .... .. .. i ........... Z.SkHZ;R[S5~20 . . >."j

F i p r a 11 .11 . Espectro eii frccueitcia de In teilsiún de salida.

Para justificar la presencia de componentes armónicas en las bandas laterales a la frecuencia de conmutación se presenta el siguiente análisis matemático. Este análisis se realiza con el fin de desarrollar una expresión que defina de manera analítica 'el comportamiento del espectro en frecuencia de la señal de tensión.

11.2.2 Análisis matemático

Para determinar la expresión de la estrategia propuesta se analizan las diferentes soluciones analíticas presentadas en inversores convencionales para posteriormente enfocarse con las expresiones desarrolladas en inversores multinivel [6], [19], [37], [38].

La técnica PWM sinusoidal es muy utilizada en aplicaciones industriales y se analiza ampliamente en la literatura. En la figura 11.12 se muestra el principio de funcionamiento de generación: una onda portadora triangular se compara con una moduladora sinusoidal de frecuencia fundamental. Los puntos de intersección entre las dos señales corresponden a los instantes de conmutación de los dispositivos de potencia.

I

Figura 11.12. Principio de niodulacióii del ancho de pulso

29

Estrnlegin PWM iriiplciiiciiiadn eii im FPGA p7nrn nplicncióii cii iriversorcs riiirltiiiiucl

Generalmente, los análisis desarrollados se relacionan con el contenido armónico de la tensión de salida producido por la estrategia de conmutación. En principio, cualquier forma de onda variante en el tiempo puede ser descrita por una serie infinita de componentes armónicas. Sin embargo, en la práctica la naturaleza no periódica de una forma de onda de conmutación PWM dificulta la determinación de estas componentes. Este problema fue resuelto para la aplicación de teoría de comunicaciones [39] y posteriormente adaptada para sistemas de convertidores en electrónica de potencia, mediante la representación en forma general de una doble serie de Fourier (61, 1401, tal como se muestra a continuación.

(11.16)

donde los coeficientes de la ecuación (11.13) se obtienen para cualquier estrategia PWM mediante la evaluación de la integral doble de Fourier.

(11.17) x = wswt; y = w/t

Black desarrolló un primer estudio para determinar una expresión analítica. La expresión esta dada por la siguiente ecuación [39].

V(t)=- MVCV cos ( w, t ) + --$ 2 V V C I , (+(y) un/úr . cos ( uwsw t ) +... 2

.< (11.18)

donde: V(t) = tensión de fase M = índice de modulación VCO

y osw u,v = números enteros Jo, ID

= tensión en el bus de CD = frecuencia angular de la moduladora = frecuencia angular de la portadora

= funciones de Bessel del primer tipo

30

Posteriormente, Bowes presentó un trabajo donde determina una solución analítica para la forma de onda de tensión en inversores de dos niveles utilizando muestre0 natural en la estrategia PWM 1401. La expresión se muestra en la ecuación (11.19) y es similar en estructura a la desarrollada por Black.

urrM

sin { ( u +U) rr/2} cos ( qw I t+vj) ' C D +--cc i<=1 ?,=*I U (11.19)

donde: M = 2Q.Jn p = WW/Y

Q,,?

q = up*1

wr a, 8

u, u

W W

= índice de modulación (O <M 51) = relación de frecuencias = números enteros = máximo valor de la señal moduladora = orden del armónico = frecuencia angular de la señal portadora = frecuencia angular de la señal moduladora = ángulo de desfase de la portadora = ángulo de desfase de la moduladora

Por último en [38] se presenta una expresión general donde se consideran los ángulos de fase tanto de la señal moduladora B así como de la señal portadora a,. La expresión esta dada por la siguiente ecuación:

V, (t)=M-cos(w,t+B)+-~ VC" 2VC" cos(u(ws,+e))+ 2 .n Iiil u

Las tres ecuaciones presentadas constan de tres términos:

D El primer término determina la amplitud de la fundamental y que es directamente proporcional al índice de modulación.

El segundo término determina la amplitud de los armónicos a la frecuencia de portadora y sus múltiplos. Debido a la presencia del término sin(urJ2), los armónicos no existen en múltiplos pares de la frecuencia portadora.

>

31

k El tercer término determina la amplitud de los armónicos en las bandas laterales alrededor de cada múltiplo de la frecuencia de portadora. De acuerdo al término sin((u+u) iJ2) únicamente existen bandas laterales de grado par para armónicos impares de la portadora y sólo existen bandas laterales de grado impar para armónicos pares de la portadora.

En lo que respecta a las estrategias PWM aplicadas en inversores multinivel, se han presentado trabajos relacionados con la estrategia PWM de multiportadoras. El estudio fundamental de las soluciones analíticas presentadas para inversores multinivel es el trabajo de Carrara y otros [16]. Sin embargo, las estrategias descritas en este estudio se utilizan pocas veces debido a su complejidad, y también porque muchos de estos análisis no han sido detallados.

Por ejemplo, Carrara desarrolló una expresión analítica que describe el comportamiento de la estrategia de oposición y disposición de fase alternante (APOD) y otra expresión para la estrategia de disposición opuesta de fase (POD). Este análisis se realiza considerando un sistema constituido por N'=(m-1)/2 niveles de tensión en la forma de onda de salida, donde In es un entero impar, además se parte ai igual que en los casos anteriores de una doble serie de Fourier. Las expresiones presentadas por Carrara se muestran a continuación.

Oposición y disposición de fase alternante

donde:

(11.21)

(IL2la)

Y

(II.2lb)

32

Análisis del I I l7iCrSOr Mirlfiiii7>el

Disposición opuesta de fase

u( t ) = !!Q{ M [ 2x,.+, -sin ( 2 ~ , ~ , + , ) ] + ~ C O S ( X ~ . + ~ ) ) .sin (o,t+'p)++ 1 - [ I - ( - I ) ' ' ]

ii-i.iuid 7r

(11.22)

donde:

Al - I,, (uMN'x) - [ 1 I + ( - 1 ) " + " ] x ~ c o s [ u ( k -2 ) x] hr~n.odd u+h i;; 1

~{sin[(u+/~)x,+,]-sin[(v+lz)r,]} (II.22a)

Analizando las expresiones anteriores, se observa que son demasiado complejas por lo que en [6] se presentan una serie de ecuaciones para las estrategias de modulación analizadas por Carrara con menor grado de complejidad [6].

Las soluciones analíticas para las estrategias PCCPWM y APOD se representan en las ecuaciones (11.23) y (11.24). Comparando estas dos ecuaciones puede observarse que la única diferencia significante es la localización del primer grupo de bandas laterales. En la estrategia APOD, el primer grupo de armónicos es centrado alrededor de la frecuencia de portadora, mientras para la estrategia ECPWM el primer grupo de armónicos es centrado alrededor de múltiplos pares de la frecuencia de portadora [6].

Corrimiento en fase

33

Por último, en [38] se presenta una ecuación derivada de la expresión desarrollada por Black. Esta expresión se muestra en la ecuación (11.25) y se determina con base a la existencia de un ángulo de desfase óptimo Ap entre portadoras del misino inversor que permite cancelar grupos de armónicos enteros excepto los armónicos múltiplos de ni-7. La expresión de dpestá dada por:

27r (n i- i )

A y = -

Sustituyendo obtenemos:

(11.25)

Concluida la revisión de las expresiones matemáticas del espectro en frecuencia de las estrategias PWM sinusoidal y PWM multiportadoras. Se concluye que la expresión más adecuada a la variante desarrollada es la expresión presentada en [38], la cual considera los ángulos de fase de la señales sinusoidal y portadora en un PWM sinusoidal;

Sin embargo, esta ecuación describe las amplitudes de las componentes armónicas generadas con un inversor medio puente. Por lo que realizando la modificación para un inversor puente completo se obtiene la siguiente ecuación,

Ejemplo numérico

La estrategia PWM propuesta se aplicó en dos inversores puente completo en cascada. Los parámetros son los siguientes:

V a = 169.70 V/puente wsw = 62831 rad/seg wf= 376.99 rad/seg M=l T=100ps

34

AIlil;.Ei~ del /liZ~Cr5ol' Mdi;~~ir ic l

Para el caso de dos inversores en cascada se requieren de 4 señales de control (2 por puente) y se tienen dos fuentes de alimentación s. Además estas señales deben tener un corrimiento At entre ellas. Este corrimiento se determina con base en la ecuación (11.15) quedando de la siguiente manera.

Una vez conocido el valor del corrimiento se divide el periodo T en el número de señales utilizadas.

t = o p s t l = 25 ps t2 = 50 ps t3 = 75 ps

Con los valores de estos tiempos se genera la siguiente ecuación

vo,,,d=-{ M V C D cos ( colt) +cos (colt +colt,) +cm ( wli+w,t,) +cos (colt+w,t3)} (11.28) n

* 69'70 {cos( O) +cos( 0.0094) +cos( 0.0 1 @)+cos (0.0282)) 4 V,"d =

V6t,,d = 169.67 V

Para determinar la amplitud de la componente armónica a la frecuencia de conmutación u es necesario, como ya se mencionó en la parte de amba, utilizar el segundo término de la ecuación (11.27). En esta ecuación un término importante que se debe analizar es el que contiene el coseno.

v = - 169.70 OA720[cos(O)+cos( 1.57O)+cos(3.14 15)+cos(4.712)] 3.1416 R r n

Por último, la amplitud de los armónicos en las bandas laterales v de la frecuencia de conmutación esta determinada por el tercer término de la ecuación (11.27), descrito de la siguiente manera.

35

u=l ; v=2;

169'70 " 0.2497(cos(O) + cos(1.5895)+ cos(3.1791)+ cos( 4.768)) 3.1416 V!.",,,",,! =

V!,"J~,I = 0.5069 u=2 ; v=1;

Vh,,,",, = 169'7 O.i423{cos( O) + cos (3.1 509) +cos( 6.301 8) +cos( 9.452)} 3.1416

u=3 ; v=2;

vh,zl*,,l =- 169~790.0488(c0s(0) + cos(4.7214) +cos( 9.4428) +cos( 14.165)} 3.1416

i V,"I",d = 0.049

u=4 ; v=l;

169.7 V 3.1416

0.053 1 {cos( O) + cos(6.292) + cos(12.578) + cos( 18.877)) v~o,d"fd =

VhJ",<, = 1 1.47

11.2.3 Comparación de resultados

Obtenidos los valores de las componentes armónicas se realizó una comparación contra las amplitudes obtenidas mediante simulación. Los resultados se muestran a continuación.

36

Aiiilrsis Orcl /Illier5ol Multimrd

En la figura 11.13 se presentan las amplitudes de los principales armónicos presentes en la frecuencia de conmutación y sus múltiplos. En la figura 11.13-a se muestran los resultados obtenidos analíticamente y en la figura 11.13-b los resultados mediante simulación.

_ . ~ ~ -.___

O 0.1 0.2 0.3 0.4 0.5 06 0.7 0.8 0.9 1

Indice de niodirinción

a)

250 I

Indice de modula&&

b)

Figura 11.13. Amplitudes de los principales armónicos en una tensión de 2 niveles: a) forma analitira, b) simulación

En la figura 11.14 se muestran las amplitudes de los principales armónicos presentes en las bandas laterales a 4 veces la frecuencia de conmutación debido a que es una característica de la estrategia de portadoras con corrimiento en fase, tal como se analizó en

37

Esirnicrin PWM iinvleiiieiiiada en u11 FPGA unra ntdicacióii mi ii~zrrsorcs iiiuliiiiivcl

el capítulo 1. Por lo tanto, para una tensión formada por 5 niveles; en la figura 11.14-a se muestran las amplitudes de los armónicos obtenidas de la ecuación presentada en [42]; en la figura 11.14-b los resultados obtenidos con la expresión mostrada en la ecuación 11.27 y por último en la figura 11.14-c se presentan las amplitudes de las componentes armónicas mediante simulación. Los resultados que se muestran en esta figura son muy similares en cuanto a la amplitud de las componentes armónicas analizadas.

Indice de modulación

b)

38

Indice de modulación

C i

Figura 11.14. Amplitudes de los principales amiónicos en una tensión de 5 niveles: a) portadoras defasadas, b) estrategia propuesta, c) simulacióri de la estrafegia propuesta.

En la figura 11.15 se tiene representada la distorsión armónica total en función del número de niveles de tensión reproducidos. En la figura IV.15-a se muestra la THD generada con la estrategia de modulación de portadoras con corrimiento en fase y en la figura 11.15-b la THD desarrollada con la estrategia de modulación propuesta.

o o n i o 2 o 3 o 4 o 5 o 6 o 7 o 8 o 9 I

Indice de modulnoón

0)

39

120 -

loo -

- 80 - E o 2 6 0 -

40

20 -

0 O 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

ltrdice de niodulnción

b) Figurn 11.15. Distorsión armónica total: a ) estrategia de niodulación de portadoras defasadas;

b)Estrategia de modulación propuesta.

Tanto la figura 11.15-a como la 11.15-b presentan similares porcentajes de distorsión armónica total (THD) en la señal de tensión reproducida, esto se debe a que las armónicas producidas por la estrategia de modulación propuesta son de una amplitud no considerable comparada con las armónicas más significativas.

0.45 I , f "

0.4 .. y . . . . . . . . . . ' ........ ... . : . . . . . . ' . . ..... .

lndice de modulación

Figura 11.16. Amplitud de los armónicos del 3" grupo

En la figura 11.16 se muestran las amplitudes de los armónicos a diferentes frecuencias de conmutación. En esta figura podemos observar que a medida que aumenta

40

AiiRlisis del l immor Midthiivel

la frecuencia de conmutación las componentes armónicas presentes a la frecuencia de conmutación disminuyen en amplitud tendiendo a cero.

En la tabla 11.5 se muestran las amplitudes de los armónicos más significativos en los primeros cuatro grupos del espectro en frecuencia de la señal de tensión de salida; estos valores se obtuvieron mediante simulaciones realizadas con un inversor niultinivel en cascada de 5 niveles.

Tabla 11.5. Amplitud de los armónicos más significativos obtenidos en simulación

La finalidad de obtener estas amplitudes es realizar una comparación con las amplitudes de los armónicos determinados analíticamente, los cuales se observan en la tabla 11.6 que comparados con los presentados en la tabla 11.5 son similares.

Tabla 11.6. Amplitud de los armónicos más significativos obtenidos analíticamente

- Observando los resultados mostrados en este capítulo podemos concluir que los armónicos presentes a la frecuencia de conmutación se deben a los corrimientos aplicados al patrón de conmutación original. Sin embargo, como se mostró en las figuras anteriores existen maneras de disminuir su influencia en el sistema.

41

Estrn tq ia PWM iiiiplciiiciilndn cii U T I FPGA parn nplicncióii en iiiversorcs i i i ~ l f i i i i ~ d

42

CAPÍTULO III

Diseño del convertidor

En el presente capítulo se aborda el diseño de Ins etapas de control y potencia del inversor multinivel. Se presenta el procedimiento pnrn obtener los patrones de coninutnción en el inversor inultinivel y se detallan los pasos para i n elaboración del algoritmo con el FPGA. Además, se deterntinan los paránzetros de opernción y diseño de In etapa de potencia del convertidor inultinivel en cascada.

111.1 Etapa de control

Para implementar la estrategia PWM propuesta se realizó un programa en lenguaje VHDL, con el cual es posible generar los patrones de conmutación y los tiempos muertos digitalmente para m niveles de tensión en la topología multinivel de inversores en cascada, utilizando sólo un dispositivo FPGA.

La implementación de la estrategia de modulación propuesta se llevó a cabo con arreglos de compuertas programables en campo modelo Spartan IIE XCZS200E de la compañía Xilinx [42]. El FPGA genera los corrimientos entre las señales y los tiempos muertos necesarios entre los interruptores SII y SI>; SU y SM del primer inversor y para Sil ,

y SZZ; si3 y Si4 del segundo inversor de la figura 111.1.

La etapa de sincronización y generación del patrón de conmutación PWM sinusoidal original se realiza con circuitos externos conformados por un DSP. Debido a que los recursos de este dispositivo se utilizan en el algoritmo de control, así como otras tareas adicionales. Se recurrió al empleo del F E A para liberar al DSP de asignaciones que involucran tiempo de procesamiento. El procedimiento de implementación mediante programación se describe a continuación:

Figura 111 I Estructiira del iiiversor iiiultiiimel e i i cascada iiioiiofastco

Las señales de conmutación que ilustran el procedimiento desarrollado para elaborar el diagrama de flujo se muestra en la figura 111.2. En esta figura s610 se generan cuatro señales con su respectivo tiempo muerto para controlar un inversor convencional de 2 niveles.

t TON

Figura 111.2. Señales de oiitrol del inversor convencional

El algoritmo de control que describe el comportamiento de estas señales se muestra en la figura 111.3. El principio de funcionamiento se detalla a continuación:

b Primer paso consiste en detectar el flanco de subida del reloj interno del FPGA y el estado en alto de la señal de entrada en este caso TON. Si se cumplen las dos condiciones, entonces se prosigue con el segundo paso.

b El segundo paso consiste en cargar en una localidad de memoria del dispositivo la magnitud del tiempo muerto deseado, "1 p". Esta magnitud debe integrarse como una cantidad binaria. Una vez asignado este valor a la localidad de memoria, se continua con el tercer paso.

44

. C L K - 1

SI 1

SI,

SI,

SI4

Figura 111.3. üiagrasia depujo de la gniernción de los patrones de conmutación.

D El tercer paso consiste en inicializar un contador, el cual disminuye su valor en uno cada pulso de reloj, durante el tiempo de operación del contador la señal de salida SII permanece en estado apagado O. Una vez que el contador es igual a cero la señal SU cambia de O a 1 y así permanece hasta que la señal TON cambie de estado.

4

w j I J

~ e

~ f", F l b

~ + t", F-7 w

- ~

I

!+At+,

45

F -

1 Q ct;i s,<=s,,

Fig. 111.5. Diagrama depujo de los cornmientos enipleados.

Ahora la señal de entrada es el pulso SI] o la señal S I > y no la señal TON. Al igual que en el caso anterior, se detecta la señal de entrada y la transición de cambio de estado del reloj (bajo a alto). Cumplida esta condición, se carga en una localidad de memoria, diferente a la utilizada en el procedimiento descrito anteriormente, la magnitud del desplazamiento que se desea aplicar a la señal de entrada. Después de cargar la localidad de memoria, se inicializa un contador y una vez que éste llega a cero el pulso S13 se obtiene con el desplazamiento determinado.

Para el caso de la generación de una mayor cantidad de niveles de tensión se muestra la figura 111.6. Esta figura contiene las señales de control para un inversor multinivel en cascada de 5 niveles. El procedimiento de obtención de los pulsos de conmutación es el mismo que se explico amba, sólo que en este caso, para generar el desplazamiento de la señal S a del segundo inversor (figura III.l), se toma como señal de entrada a SI,, y así sucesivamente. Los mismos pasos se realizan con las señales restantes pero tomando como base a SI*.

La ventaja principal de utilizar un dispositivo FPGA en el desarrollo de la estrategia de modulación PWh4 propuesta radica en la herramienta de programación. El diseño mediante software permite tener acceso y control de los parámetros que influyen directamente en el desempeño de la estrategia PWM. De esta manera es posible modificar el índice de modulación, la cantidad de señales utilizadas, la magnitud de los corrimientos requeridos y la frecuencia de conmutación. La única restricción es la capacidad y frecuencia de reloj del FPGA.

46

si2

s21

sa

-- ’ - 1 o o p 10 kHz

I

,! i ! ~ u . . j i . 4 Ai . .

(111.1)

-- loo -25 ,u~ 4

47

- 25 P = 1250 PUISOS 20 ns

para el tiempo muerto

sin embargo, los pulsos se introducen en formato binario.

111.2 Etapa de potencia En este apartado se presenta el diseño de los elementos del inversor multinivel en

cascada de 7 niveles utilizado en el desarrollo de este trabajo. La figura 111.7 muestra la topología implementada.

En este trabajo se determinó utilizar un inversor de 7 niveles para obtener una tabla comparativa entre los resultados con un solo inversor y la adición de otros módulos en serie. Además de comprobar la facilidad y accesibilidad que se obtiene en la generación y modificación de las señales de conmutación y los tiempos muertos con el empleo del FPGA

RL4 N

Figura 111.7. Inversor eiultiniuel en cascada trifisico de 7 niueles.

48

Diseno del coiiverlidor.

Tabla 111.1. Parámetros del inversor rnultinivel.

Inversor multinivel trifásico potencia total PT 4.5 KVA Frecuencia de conmutación f s i ~ 1 10 kHz Inversores puente completo Niveles de tensión nt Tensión de CD VCD Tensión de línea I 220 v

Analizando la topología mostrada en la figura 111.7, se determina que se requieren de:

3 9 fuentes de alimentación para los inversores puente completo. 3 36 impulsores, uno para cada interruptor de potencia. 3 36 señales de control.

En la tabla 111.1 se muestran los valores de los parámetros utilizados para el diseño del inversor.

111.2.1 Fuentes de alimentación

Tal como se mencionó en el capítulo 11, las fuentes de energía que se pueden emplear en la topología multinivel de inversores en cascada son condensadores, baterías, celdas de combustible entre otras. O bien utilizar una fuente de CD construida a partir de un rectificador y un filtrado capacitivo (accionadores).

Figura 111.8. Diagrama de lafuente de tensión implementada

49

Estrniqin PWM i i i ipleiiieiiindn ert u11 FPGA p r n nplicnciiiir cii iiiriersores riiuliinivel

La opción de utilizar condensadores, baterías, etc., requiere de un control que supervise la tensión entre terminales de la fuente de energía para evitar que ésta se descargue, lo cual provocaría que el sistema dejara de funcionar.

Debido a que en este trabajo la regulación del bus de CD no se lleva a cabo, se eligió la opción de utilizar una fuente de CD. Por lo tanto se construyeron 9 fuentes de CD utilizando 3 transformadores con 4 derivaciones, 9 rectificadores y 3 condensadores por fase de 4700pF/100V para el sistema trifásico.

Para el cálculo de la capacidad de los condensadores en las fuentes de alimentación se utiliza la ecuación (11.6), donde la potencia por fase del sistema trifásico se determina mediante:

1 1 3 3

(111.2) P,=- P,=-( 4.5 KVA) =1.5 K Vwfase

Por lo tanto, a partir de la ecuación (11.6) es posible encontrar el valor de los condensadores para las fuentes de CD siendo igual a:

=17.35 m F (111.3)

La capacidad del condensador obtenida con la ecuación (111.3) puede considerarse elevada. Sin embargo, esto es adecuado para que el condensador proporcione la energía necesaria en caso de una falla de un periodo corto de tiempo en el sistema.

111.2.2 Selección de los dispositivos de potencia

En la selección de los interruptores de potencia es necesario considerar la corriente de carga, la cual es la misma en todos los dispositivos debido al arreglo en serie de la topología. Para calcular la corriente de carga se utiliza la ecuación (111.4), la cual se deriva de la fórmula de potencia eléctrica.

(111.4)

Una vez conocidos los valores de la corriente de carga y la tensión de salida se determina el valor de la resistencia de carga que consumirá la potencia establecida. El cálculo se realiza mediante la ley de Ohm representada en la ecuación (111.5).

(111.5)

50

Tabla 111.2. Características del interruptor ICBT.

IRG4PC50FD I Voltaje colector-emisor Vcr I 600V

Corriente de colector IC Tensión colector-emisor en saturación VCES Caída de tensión del diodo en sentido directo VFM Ciclo de trabajo D

Resistencia térmica encapsulado-disipador R.+ Resistencia térmica disipador-ambiente R s s

Resistencia térmica unión-encapsulado Rgc

fienipo de recuperación inversa t , , I 73ns Máxima potencia de disipacih Po.,, 1 78W

8.33 A 1.45 V* 1.2 V*

0.5 0.64 "CpP 0.83 "W 0.24 "CpP

Por lo tanto, en función de los valores obtenidos en las ecuaciones anteriores, la selección del interruptor de potencia que se utilizará para la operación de los inversores en cascada es el IGBT IRG4PC50FD de International Rectifier. Este interruptor de potencia tiene las características mostradas en la tabla 111.2. Este modelo de transistor IGBT podría parecer demasiado grande para los niveles de tensión y corriente que requiere la carga. Sin embargo, el sistema puede adecuarse a niveles de tensión mayores de manera que la corriente disminuya permitiendo que los interruptores todavía puedan utilizarse.

De esta manera, la etapa de potencia se implementó con componentes discretos y siguiendo el esquema presentado en la figura IIí.1.

111.2.3 Diseño térmico

Los valores utilizados para calcular las pérdidas en los transistores IGBT y en los diodos en antiparalelo del inversor se muestran en la tabla 111.3.

Tabla 111.3. Parámehos relacionados con las pérdidas en los dispositivos

utilizando la ecuación (II.8a) las pérdidas por conducción en los transistores IGBT, son iguales a:

P,,, =Vc,,I,D=(1.45 V)(i1.78A)(O.5)=8.54 W (111.6)

y las pérdidas por conmutación están dadas por:

51

II Esirarcxin PWM inipleiiieiitnda cii u11 FPGA pnrn nplicacióii en iiiucrsorcs vidtiiiiucl

'I

iI 'sw = ( E 5 W ( 4 + E5w("fl))fsw = 3.72 w '! (111.7)

II II 1

= 42.97 ,ul (111.7a) - I r V CE t DU - (1 1.78 A)(84.85 V)(86 ns)

- ESIY("!4 - 2 2 I1 \

rPvCEtUI( - (I 1.78 A)(84.85 V)(660 n . y ) I ! - - = 329.84 ,uJ (I11.7b) 2 2 ESI."(Of/, -

! , ' 11 !

de esta manera, las pérdidas totales en los transistores IGBT tienen un valor igual a: I !I

P,,,,=rJ,,,,,+Ps,=8.54W+3.72 W z 1 2 . 2 6 W (111.8) 1 't

iI PToTAL = P,cBT + PD = 12.27 W '1) (111.10)

il I1 .

por otro lado, las pérdidas en el diodo, determinadas por la ecuación (11.11) son iguales a: 'I

1 pD =o.125(r,tnvCEfSW) = 2.82 mW ij (111.9)

Una vez determinadas las pérdidas en los dispositivos del inversor es necesario considerar una temperatura de unión máxima TI en este caso de 140"C, con la finalidad de tener un margen de seguridad al igual que una temperatura ambiente, TA, de 40°C. I/

. . I1 .I1 ,

11 '! Con base en estos valores la resistencia térmica disipador-ambiente que se obtiene

es del siguiente valor:

-( Rerc + Re,,) = 6.67 "CiW TI -Ti ',DA = ,I

'TOTAL (111.11)

1 I! La resistencia térmica obtenida representa el valor máximo considerado para en la

selección di1 disipador utilizado en el inversor puente completo. )I

111.2.4 Cálculo del filtro de salida I1 Para 'el cálculo de los componentes del filtro pasabajas de salida se consideran los

siguientes iparámetros de operación del inversor: la frecuencia de rizo de la tensión de salida fezor' la frecuencia de corte 5, y la resistencia de carga conectada a1 inversor; los valores sel'kccionados para realizar los cálculos indicados se listan a continuación: 1)

52

La razón de proponer la frecuencia de corte de 3kHz se sustenta en la localización de la mayor concentración de armónicos la cual se encuentra a 4 veces la frecuencia de conmutación, aún cuando en los múitiplos de esta frecuencia se presentan agrupaciones de pequeña amplitud en comparación con la señal fundamental. Tal como se observó en la figura 111.14, se determina que estas componentes armónicas no influyen de manera significativa en el desempeño del filtro de salida, además de que la frecuencia de conmutación de operación es de 10kHz.

De esta manera, determinando la frecuencia angular mediante la ecuación (111.10) y seleccionando un valor de Q= 0.7071 por la aproximación Butterworth, se puede obtener un sistema de ecuaciones para los valores de L y C, mostradas en las ecuaciones (III.11) y (111.12).

o, = 2rr (3 kHz) = 18.849 rud/seg (111.12)

= 2.8 14x1 O-9 (111.13) 1 1 LC=-=

m, (1 8849 rad/ceg)2

2

= 1.07~1 O” (111.14)

resolviendo este sistema de ecuaciones, los valores obtenidos para L y C son los siguientes:

L=807 puH C=3.48 p€

111.3 Resultados de Simulación En esta sección se presentan los resultados obtenidos en las simulaciones realizadas

en el paquete PCpice. Los resultados de simulación comprenden un inversor trifásico con una carga resistiva y la lógica de conmutación.

111.3.1 Señales de control en el FPGA Con la finalidad de observar el comportamiento del algoritmo de control

desarrollado en VHDL, fue necesario utilizar el simulador que contiene la tarjeta de desarrollo “ModelSim Xilinx Edition U”. Para ello se realizaron dos simulaciones: la primera consistió en reproducir las señales de control con sus respectivos tiempos muertos para los interruptores de un inversor puente completo de dos niveles de tensión y la segunda simulación se basa en desarrollar los corrimientos aplicados a los pulsos de conmutación aplicados en un inversor multinivel. Los resultados obtenidos se muestran a continuación:

53

Esfratcvia PWM iiiinleiimttadn en i i i i FPGA vara aolicaci<iri en iiiucrsorcs niultiniuel

I

II

Fwcueniia de coiiniutacion I IO k l b Frecutwia dc. IC] fundanieiiti /j I bO I Iz I

11 Tabla 111.4. Parámetros de simulación.

Parámetro Valor

Tensión de alimentación VCD

1 liidicc de modulación A f I 0.95 N i \ d e s de ienhión n) 1 3 . 5 ~ 7 1

En la figura 111.9 se presentan cuatro señales Sil, SIZ , ,513, 514 que asemejan a los pulsos de conmut&ión de un inversor convencional y una sena1 de control TON, donde se observa que las señales SI] y SIZ, así como 513 y Si4 en ningún momento coinciden en la etapa de inicio, recordemos que esto debe cumplirse para evitar Eortos en las ramas del inversor.

1)

bA,wrz Ill! .

Figura 111.9. Simulación de los patrones de conmutación. ,I I

1 ~ ~ ~

Figura 111.10. Siinulación de los cornmieittos en el FPGA: 11

54

il

Diseño del caiiiieriidor

Por otro lado, en la figura 111.10 se muestra la simulación de los corrimientos realizados a un pulso de entrada TON. En esta figura la señal Su está desplazada con respecto a la señal S I I al igual que la señal S u con respecto a Cia. Por lo tanto, el algoritmo de control genera las señales de conmutacibn para un inversor de m niveles.


En la figura 111.11 se muestra la señal de tensión y corriente de un inversor de 3 niveles (VCD, O , -Ven) operando con una carga resistiva y utilizando las señales de conmutación desarrolladas a partir de la estrategia PWM propuesta.

Por otro lado, en la figura 111.12 se presenta el espectro en frecuencia de la señal de tensión de salida, el cual contiene la mayor concentración de armónicos a 2 veces la frecuencia de conmutación.


En la figura 111.13 se muestran las componentes armónicas de la señal de tensión, en este caso la mayor concentración de armónicos se localiza a 4 veces la frecuencia de conmutación. Además la distorsión armónica disminuye debido a que la señal sinusoidal a reproducir se sintetiza en un mayor número de muestras o niveles.

Otro punto importante que se observa en la figura 111.13 es la presencia de pequeñas concentraciones armónicas a la frecuencia de la portadora. Sin embargo, su amplitud es mínima comparada con la amplitud de.la señal fundamental (0.25%).

1w , I

-1w I I

I O 10 20 30 40 50

tinnpo (mr)

Figura 111.1 1. Señales de tensión y corriente en un inversor de 3 niveles

55

1 1

O

1

.................

Figiira Ii1.12. Espectro erifrecuencia de la señal de tensión (3 r i p l e s ) .

-2w I O 10 M 30 40 50

O

..... . ., ..

. . . . . . . . . . . . . . . . . . . :: I .. , -

. . . . . . . . .......... . . . . . . . . . . . . .....................

Frecuenna fHzJ ‘I II

Figura 111.13. Espectro enfrecuencia de la señal de tensión (5 niveles).

111.3.4 Inversor multinivel trifásico 11 11

Realizadas las simulaciones empleando la estrategia PWM propuesta en la estructura monofásica; el siguiente paso se encaminó a desarrollar la estructura trifásica, obteniendo los siguientes resultados de simulación. En la figura 111.14 se ilustran las fases

I1 I

A, B y C de un inversor multinivel trifásico de 3 niveles, y en la figura 111.15 las señales de tensión de 7 niveles.

- I 1

n Fase C

-1w I I O 10 20 30 40 50

tieillpo (m)

Figura 111.14. Señales de tensión e17 1117 inversor rnultiiziuel frifdsico (3 niveles).

650 I 1

5w F o z A

t E 3w :r E Fase fl ro: 1W

Fow C

I 10 20 30 40 50

tientpo (rns)

Figurn 111.15. Señales de tensión en un iiiversor niultiniuel trifásico de 7 niveles

En la figura 111.16 se muestra la señal de tensión entre fases de un inversor multinivel, la cual tiene la característica de generar una onda de tensión constituida por un número mayor de niveles en este caso 9 niveles, para dos inversores conectados en cascada. Además en la figura 111.17 se ilustra una onda de tensión sinusoidal sintetizada en 13 niveles, obtenidos a partir de un inversor multinivel trifásico de 7 niveles.

De esta manera, se comprueba que la topología multinivel de inversores en cascada permite obtener un número mayor de niveles entre fases. Con lo cual la señal sinusoidal reproducida contiene un error menor con respecto a la referencia.

57

'I

11 11

.I1 Estrntegia PWM i~i~pleiiieirtnda en un FPCA para nplicació>i en inversores iiiirltiniiiel

I¡ I

; -600 I I 10 15 20 25 30 35

tiempo (m) I! 11 11 I!

Figura 111.16. Seiial de tensión entre fases (9 niveles.)

tiempo ("2s)

iI Figura 111.17. Seiial de fensióii entrefases (13 niveles.) I¡

iI I!

i 11

(1 II 1 .ii

iI 11 11 I! !I

'I 'i 11 I¡

58

CAPÍTULO IV

Resu 1 tados experimenta les

En este cnpitulo se precentnn y nnnliznn los resulindos el-periiiientnles obtenidos con el f in de vnlidar los nitnlisis teóricos realizndos. Lns pruebns se desnrrollnroii eii

un prototipo trfbsico de laborntorio constituido por tres inversores eii cnscndo, con los cunles es posible sintetizar unnfornia de onda sinusoidnl en 3, 5, 7y 13 niveles entre fases. Asiinisino, se muestran las ninplitudes de los principales ririiiónicos generndos por la estrategia de inodulncióri propuestn.

IV.l Resultados experimentales

En este apartado se presentan los resultados más representativos del inversor multinivel trifásico implementado. Los resultados experimentales que se obtuvieron con el prototipo de laboratorio se dividen de la siguiente manera.

b reproducción de señales de tensión de 3 niveles b reproducción de señales de tensión de 5 niveles P reproducción de señales de tensión de 7 niveles b reproducción de señales de referencia

IV.1.1 Señales de control en los interruptores Para llevar a cabo el funcionamiento del inversor es necesario generar las señales de

control que determinen el tiempo de encendido/apagado de los dispositivos de potencia. En consecuencia la primer prueba que se realizó fue verificar que los patrones de conmutación no coincidieran en los tiempos de subida o bajada de las señales.

Los resultados obtenidos a la salida del FPGA se muestran en la figura IV.1. Las señales que se presentan en esta figura son las siguientes: en la parte de arriba se tiene la señal TON. Esta señal se genera internamente en el DSP y funciona como el patrón de conmutación de referencia para generar las señales restantes. En la parte media se obtiene la señal SII que esta asignada al primer interruptor del inversor y por último, en la parte de abajo la señal negada de SI] con el respectivo tiempo muerto, debido a que son las señales complementarias y se aplican a una rama del inversor. Estas señales se emplean para generar los patrones de conmutación en un inversor convencional de 2 niveles de tensión utilizando el principio de operación establecido en el FPGA.

)) Figura 1V.I. Patrones de coiimiifación P W M . Desde arriba: señal de coiitrol TON; señal del inferruptor Sir; señal del interrirpfor SI*, '1

Podría parecer que las señales SII y Sii pueden provocar cortys circuitos en las ramas del inversor. Sin embargo, recordemos que los optoacopladores operan con lógica negada, 1)

~ 1 1 3 1 .... ?..7~.! v. .. :mi . . . ?!. ..o Y... ..I li 11 Figum lV.2. Señales de conipirerta de los interruptores IGBT. Desde arriba: sei'jal del inferruptor Sil;

señal del interruptor Slr serial del interruptor &I; señal del interrupfor SZ3.

60 II

II

Ilesiilindos de imirstignciói~

Una vez verificadas las señales de conmutación en un inversor puente completo se comprobó el funcionamiento de los corrimientos en las señales originales Sil y SI^. En la Figura IV.2 se muestran las señales de control en los interruptores de 2 inversores puente completo conectados en serie. Las señales presentadas se encargan de generar los niveles de tensión positivos mientras que para reproducir los niveles negativos se utilizan las señales complementarias. El corrimiento que existe entre los pulsos mostrados en la figura IV.2 es de 2 5 p , determinado por la ecuación (11.15).


En la figura IV.3 se muestra el diagrama del inversor multinivel trifásico con carga resistiva utilizado para sintetizar una forma de onda sinusoidal en 3 niveles de tensión. En este caso sólo se utiliza una fase del inversor por considerarse un sistema monofásico para esta prueba.

El valor de los parámetros más importantes relacionados con el funcionamiento del inversor se muestran en la tabla IV.5.

Tabla IV.1. Selección de parámetros experimentales

Parámetros Tensión de alimentación V C , Resistencia de carga RL

Indice de modulación M

v*

N - - Figura IV.3 Inversor inullinivel lnfásico de 3 iiiveles.

En la figura IV.4 se muestran las señales de tensión reproducidas con el inversor de 3 niveles. En la parte superior se presenta la tensión de salida con los 3 niveles de tensión (Veo, O, -VCD) para una carga resistiva y en la parte inferior la tensión de salida filtrada, la cual se asemeja a una señal sinusoidal.

61

100 i7/0ii,

. . . . . . . . .

, .... ..... . i :.., , . , , .j. ,....; '..i.. ..! .... i .... ?... ;.. !. ...?... .. . . i . .

. . . . . . . . . . . . I . . : . . . . . . . . . .

100 V/oiV

. . . . . . . . . . . . . . . . . . . . . . ..' .r * .I .+

, . ' I , , ! .................... ...................... i Ai.Línea..L,,, 2.o.o.v. ~ ; - ~ o ; o L ' - ;

i . . di I

. . . . . . . . . . . . . . .

Figura 1V.4. %<ales de tensión del iiiuersor de 3 iiiueles. Desde arriba: señal de Ieiisión iiiultiiiiuel; It señal de teiisióii con filtro de salida. 1

En la figura IV.5 se muestra el espectro en frecuencia de la señal de tensión de salida, de conmutación.

Sin embargo, como se analizará más adelante, estos armónicos se'presentan debido a los corrimientos realizados al patrón de conmutación PWM y son de una amplitud muy pequeña ({2%) comparados con la amplitud de la señal fundament'al.

el cual presenta 1) pequeñas concentraciones de armónicos a la frecuencia 11

. . . . .

50V/DIV

~ 5.00 V , . l Z . S k R Z i í ~ 5 ~ 5 , 2 0 ~ I !I Figura lV.5. Srñales de trrisióii del inuersor de 3 niveles. Desde arriba: señal de tensión inulfhlivel;

espectro.erifrecr<eiina de la soia1 de salida.

62

IV.1.3

Para obtener una tensión sinusoidal de salida sintetizada en 5 niveles es necesario utilizar un arreglo de inversores puente completo conectados en serie, como se muestra en la figura 1V.6. A continuación se muestran los resultados de las formas de onda obtenidas.

Inversor multinivel de 5 niveles

Figura 1V.6. Inversor iiiulti~iiuel trifúsico de 5 niveles.

En la figura IV.7 se tienen las señales de tensión de salida: en la parte de arriba se muestra la forma de onda sinusoidal sintetizada en 5 niveles de tensión y en la parte de abajo la forma de onda de tensión con filtro de salida.

En la figura IV.8 se ilustran en la parte superior la forma de onda de tensión y en la parte inferior la forma de onda de corriente, la cual presenta un pequeño rizo debido a la inductancia parásita de cableado. Las dos señales se encuentran en fase ai operar con carga resistiva.

En la figura IV.9 se muestra el espectro en frecuencia de la señal de tensión de 5 niveles, el cual, a diferencia de la figura IV.8 presenta componentes armónicas a la frecuencia de conmutación de menor amplitud incrementando con esto el rango de valores en la selección de la frecuencia de corte.

IV.1.4

En la figura IV.10 se presenta el espectro en frecuencia de la tensión de salida obtenida con 3 inversores monofásicos en cascada, la cual se observa que las amplitudes de los armónicos han disminuido en relación a las amplitudes que se mostraron en las figuras anteriores. Además, la mayor concentración de armónicos se localiza a una frecuencia de 6 veces la frecuencia de conmutación, esto permite elevar la frecuencia de corte del filtro de salida sin afectar al sistema.

Inversor multinivel de 7 niveles

63

...... '+ I ~!..j ............. i.

i i-2 . . . :,,,: ;,,.~-&. . . . . . . . _i__j

q4.00 .m~ A . . . Línea . . . . . I 2 .00 vi C'14/ ... '99..V . . . . . . ,I ' ' '

Flgdra IV.7. Señales de tensión del inversor de 5 niveles. Desde arriba: wid de'teirsiÓ>t itlultinivel; se,íal de tensión coiijiltro de salida.

II 1 i Disparad

. . . . . . . . . . . . . I Tek Ejec.

. . . . . . . . .

50 V/DIV

. . . . . . . . . .

. . . . . . . . . il 4

$ < . . . . . . . .

.E. 5. e 5 =

. . . . . . . . . . . . . . . . . . . . .

I1 . . . . . . : 11 'o, , r-.-rfiT& .......................

Figura IV.8. Fomias de onda reprodticidas por el inversor nrultiiiivel. Desde arriba: señal de tension de 5 niveles; señal de cowientc en la cargo.

Ill: IV.1.S Inversor multinivel trifásico

La implementación de un inversor multinivel hifásico se lleva a cabo con 3 patrones de conmutación PWM desfasados 120" entre sí para reproducir las señales sinusoidales

;!

correspondlentes a cada fase del sistema. En la figura IV.11 se myestran 'II los patrones de ' t conmutación generados en el DSP para cada una de las fases. !

64

. , . .i 100 V D I V

. . . . . . .

. . . . . . . . . . . . . . . . . . . . . . ~ -,.. o.: __

O V 1 2 . 5 k H 2 : @ ~ 5 3 0 ~

Figura IV.9. Señales de tensióii del inversor de 5 niveles. Desde arriba: wid de tensión i d t i r i i i d ; espectro enfecrreiicia de la señal de salida.

100 VDIV

........................................................................................ Mat. ~ 20.0 V 12.5kH2 O.58.40 % :

Figura IV.10. SeGales de tensión del inversor de 7 niveles. señal de tensión iiiultinivei; espectro enfrecuencia de la tensión de salida.

65

. . . . . . . i i . . . . : . . . . . . . . . . . . ; . : . . . . : . . . . 1 . . . ..:.;

'1 Figirra IV.11. Señales de control P W M para un iiiversor trifásico. Desde arriba: tensión de la fase A; tensión de la fase E; tensión de la fase C

fase A, B, G. I1

.................................. ........................... TekEjec. ~ ~ j Disparad , . . . . , . , . . . . . . . . . i: 5 ' j ! . ,

. . . . . . . . 50 V/DIV

i . . . . . . . . . . . . . . . . . . . . . : II j

..... i2 . 50 V/WIV

4. : . . . . : . . : . . . . .+ . . . . : . . . : . . . . . . . . . u . . . . I. . . . . i . : i.

. . . . . . . .

50 V/DIV - : 3

. . . . . . . . . . . . . . . . . . . . I .I

. . . . : . . . . i . . ~ . . . . . . . . . , . # . . . . . . . . i . . . . . . . . . .!.

b r - . * í ó í i i - C n A:,Lí,nea f ........,......... 0.00 VI i .i

ctl?[-.:noL..-, I '1 Fipirrn iV.12. Señales de tensióii ei i un iiiversor niultiniuel trifásico de 3 niixlcs

Los patrones de conmutación generados por el DSP se consideran las señales de de conmutación

para los dispositivos del inversor multinivel.trifásico de la figura IV.3. Las formas de onda obtenidas con el inversor de 3 niveles se muestran en la figura IV.12 de arriba hacia abajo:

referencia. 'estas I señales son aplicadas al FPGA para generar los patrones It ' ' I

, ............. Desde arriba: señal de fensió>ifase A; señal de ferisión fase E; señal de tensión fase C.

66

I1 II

Resrrltados de iiioesfignciótr

En la figura IV.13 se presentan las señales de tensión de salida del inversor trifásico de 5 niveles; en la parte superior se muestra la fase A, en la parte media la fase B y en la parte inferior de la figura la fase C. Como se puede observar cada una de las formas de onda contienen 5 niveles de tensión.

. . . . . . . .

f . . . . ~ . . . . . . . . . . ! . . I , . . . . . . . i . . I . . . I i bc,, 2;-;ioo-,---.-.-- C h i ...................... ............ P W O m s : A..Línea 1 ......O..? o. v

.... 1. 00.v ......... i Figura fV.13. Señales de teiisióii eii uii inversor mulfiiiiuel tnfdsico de 5 niveles

En la figura IV.14 se muestran las formas de onda sinusoidales sintetizadas en 7 niveles para una carga resistiva en un sistema trifásico.

. . . . . . . . .

100 VlDIV

100 V D I V . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . Ch? . .!.!??...U ............. i

Figura IV.14. Ceiiales de terisión en uti iilversor multiiiivrl infásico de 7 niveles

67

11 I Estrnfegin PWM irnpleiireiitndn efi 1117 FPGA pnrn nplicnción CII iiruersores »idliriivel

'I 11 Tabla IV.2. Amplitud de los armónicos más significativos obtenidos experimentalmente. I 1

I I) '!

fndicc de rnodwlnción

Figura IV.15. Ainplitiidcs de los principales nmióiiicos eii uiin fensión de 5 niveles,

I 1 parte, la amplitud de los armónicos presentes a la frecuencia de conmutación y variando el índice de modulación se muestran en la tabla IV.2. Los valores de las amplitudes presentados en esta tabla difieren de los valores obtenidos mediante el análisis anaiítico y simulación. Esto se debe a la poca precisión en 1; generación del patrón PWM. Es dkcir sólo se toma un bit del total de la señal de 16 que se genera internamente en el DSP. Como consecuencia, las formas de onda que se muestran en la figura IV.15 son diferentes d las esperadas con los análisis presentados en el capítqlo 11. Sin embargo esto no afecta allfuncionamiento de la estrategia PWM propuesta.

IV.2 Reproducción de señales de referencia I// 1 1

Una de las aplicaciones más importantes relacionadas con los inversores de potencia se encuenda en los filtros activos. En esta aplicación el inversor tiene la función de reproducir~I/los armónicos de tensión o corriente que se extraen de la red eléctrica y escalarlos en potencia para así poder eliminarlos y con esto obtener una señal sinusoidal de alimentación.

1)

I 11 La manera de realizar la reproducción de señales se basa en la estrategia de modulación PWM, la cual se encarga de generar el patrón de co&utación que controla el

68

Resuitadus de irruestigacióri

encendido o apagado de los interruptores de potencia. Por lo tanto, un punto importante es determinar si la estrategia de modulación empleada desempeña de forma adecuada la reproducción de la señal de referencia en este caso los armónicos.

Para verificar esto, se conectó un rectificador monofásico (puente de diodos) a la red eléctrica con la finalidad de distorsionar la forma de onda sinusoidal de tensión y así poder reproducir la señal de referencia con el inversor multinivel. Los resultados obtenidos se muestran en la figura IV.16.

La señal de referencia mostrada en la parte media de la figura IV.16 se obtiene mediante la transformación ortogonal d9 [41], [42]. Esta señal de referencia se reproduce con el patrón de conmutación PWM y se escala con el inversor multinivel para contrarrestar ei efecto producido por las componentes armónicas.

Por otro lado, la forma de onda de tensión mostrada en la parte inferior de la figura IV.16 presenta pequeñas perturbaciones que coinciden con las pendientes más abruptas de la señal distorsionada, las cuales no se pueden reproducir de manera adecuada debido a que el sistema se encuentra operando en lazo abierto por lo que no se tiene una buena comparación de la señal de referencia y la señal reproducida.

Esto se ve reflejado en el espectro en frecuencia de la forma de onda como se muestra en la figura IV.17-b, en la cual se presentan armónicos no característicos producidos por las perturbaciones ya mencionadas aún cuando la distorsión armónica total (THD) disminuye.

5OVDlV

IOOV/DIV

- 2 ,s cli/"crl 2

, . .. .. .. . . .. . .. ... . . . $ % . . . ., .. . . . . . E

U 0.01 0.02 0.03 0.M

riempo ($J

Figura IV.16. Señales de tensión. Desde arriba señal de tensión distorsioitada; señal de tensión de referencia; secal de t e i i s i ó ~ cornpeirsada.

69

:j Esfrntcgin PWM iiripicri~enfnda e11 i i i i FPGA pnrn npljcncióri P I I iiiuersores irrultiiiir~el

12n

T"D=1339% I

121

frecuencia f H z )

b) Figura li IV.17. Espectro enfrecuencia: a) señal de tensión distorsionadn; b) Señal de I1 tensión co>npeirsndn.

,I /I Analizando los resultados mostrados en las figuras anteriores se concluye que la estrategia PWM reproduce una señal sinusoidal sintetizada en m niveles de tensión mediante una plataforma de desarrollo digital. Asimismo, la estrategia PWM propuesta se adapta de manera sencilla a la utilización de un número diferente de niveles de tensión. Además, con esta variante aplicada a la estrategia PWM sinusoidal es posible reproducir las señales, de referencia (armónicos) extraídas de la tensión de la red eléctrica distorsionada.

t

70

CAPfTULO V

Conclusiones

En este cnpítulo se renlizn uiin recopilnción de los nspectos inis importnntes que se obtuvieron durniite el desnrrollo del presente trnbnjo de tesis n través de uiin serie de puntos que rcpreseiitnn el desempeño y Ins cnrncterísticas del sisteinn implementado. Adeinis con bnse eii los resultados y análisis desnrrollndos se proponen trnbnjos nfutriro pnrn ainplinr y sustentnr la investignción renliznda. Por últinio, se nicnciona In iinportniicin del frnbnjo decnrrollndo inediniite Ins publiciicioiies generndns con los resiiltndos obtenidos en esta investigación.

V.1 Conclusiones

Este trabajo de tesis representa una contribución a la mejora y desarrollo de una estrategia de modulación PWM aplicada a inversores multinivel.

a) Inversores multinivel en cascada

La tecnología multinivel con inversores en cascada ha incrementado su relevancia en aplicaciones de potencia media. Debido a una serie de características que se mencionan a continuación.

P La tensión de salida se distribuye entre el número de inversores puente completo que conforman al sistema por sus estructura en serie. Esto provoca que la selección del dispositivo de potencia sea más amplia.

> La forma de onda sinusoidal de salida tiene una THD menor por que la señal reproducida se aproxima más a la señal de referencia conforme se incrementa el número de niveles utilizados.

> Simplicidad en el proceso de control de los interruptores. Esto debido a que la estructura modular permite generar estados redundantes de tensión. Además, existe cierto grado de libertad en la asignación de las señales de disparo correspondientes a cada interruptor.

~

Estrn tq in PWM istplei~ieiitndn eit 1111 FPGA paro nplicncióii en iriuersores iriultiiiiurl

II la tecnología niultinivel también implica una serie de problemas

relacionadds con el desarrollo de la estrategia de control PWM utilizada. En este caso, con la estrategia de portadoras con corrimientos en fase.

I/ I de señales portadoras aumenta en función del'numero de niveles. Por lo!tanto, los elementos de las etapas de generación y comparación de la señal de referencia con las señales portadoras (triangulares) incrementan.

D Generalmente, el desarrollo de la estrategia de control PWM se implementa con elymentos analógicos. Esto provoca que el sistema aumente su tamaño y por lo tanto se dificulte su implementación.

'I I¡

4 4

P Uta vez que el sistema de control es implementado, resulta difícil llevar a cabo la adaptación del sistema a una nueva aplicación. Lo anterior debido a que la modificación de un parámetro especifico se convierte en una tarea muy complicada. Por que en ocasiones es necesario realizar una reestructuración de todo el sistema.

I/

t . .

que se plantea es utilizar procesadores digitales de señales como sustitución ':de la etapa analógica. Esta sustitución permite tener mayor control sobre los parámetros de la estrategia de control PWM mediante sofhuare. Además, de disminuir el tamaño del; sistema. Aunque la implementación todavía resulta costosa, porque para la

I/

de 2 DCP's, esta implementación se utiliza y es

!Ill I b) Estrategia de modulación 'I

Uno de los principales problemas que se produce en la implementación digital de la estrategia de portadoras con corrimiento en fase es la generación de las señales triangulare4. Esto provoca que se utilice una capacidad mayor de pfocesamiento del DSP y que el sisteka incremente su costo y su complejidad. j

La solución que evita la generación de las señales portadoras se basa en aplicar corrimientos a un patrón de conmutación PWM. Resaltando entre sus características las

P Los patrones de conmutación se generan a partir de corrimientos aplicados a una señal PWM de referencia. Con esto se logra que los papones de conmutación sean iguales y por consiguiente su reproducción más sencilla.

P Coilo es necesaria la comparación entre una señal sinusoidal de referencia y una señal portadora para generar las señales necesarias para m niveles de tensión en la'forma de onda sinusoidal de salida del inversor.

I/ 'I i

i

72

3 Aún cuando se presentan pequeñas concentraciones de armónicas a la frecuencia de conmutación, los armónicos de amplitud más significativa se encuentran a múltiplos pares de la frecuencia de conmutación. Este parámetro esta en función del número de señales utilizadas por fase.

c ) Análisis matemática

Los resultados del análisis realizado a la estrategia PWM propuesta arrojan lo siguiente.

3 Los armónicos presentes a la frecuencia de conmutación se originan por los corrimientos aplicados a los patrones de conmutación. Los corrimientos provocan que las señales tengan un ángulo de fase. Esto evita que las componentes se eliminen por completo en el proceso de suma de todas las señales que componen ai inversor.

3 La amplitud de las armónicas es inversamente proporcional a la frecuencia de conmutación. Tal como se observó en la figura 11.16 la amplitud de las armónicas en el tercer grupo disminuye conforme se aumenta la frecuencia de conmutación.

3 No existe componente armónica central a la frecuencia de conmutación provocado por el segundo término de la ecuación (11.27). En esta expresión se observa que la componente central se cancela en el proceso de la suma de señales.

d) Sistema de generación PWM

Con la modificación realizada a la estrategia de modulación PWM sinusoidal se demuestra que el utilizar un FPGA en la generación de los patrones de conmutación en conjunto con el DCP tiene las siguientes ventajas:

9 Control total de los parámetros que intervienen en el desempeño de la estrategia de modulación PWM índice de modulación, tiempo muerto, señales de conmutación y frecuencia de operación.

3 Simplicidad en el proceso de generación de los patrones de conmutación necesarios para controlar los dispositivos de potencia que integran a los inversores en cascada de m niveles.

9 Flexibilidad en la modificación y adición de señales de control que permitan reproducir una mayor cantidad de niveles en función de las necesidades de la aplicación en cuestión de segundos.

3 Disponibilidad de señales entrada/salida que permiten implementar funciones suplementarias a las estipuladas en el sistema.

73

9 Buena velocidad de procesamiento debido a que el DSP opera a una frecuencia de 2qMHz y 50MHz en el FPGA

9 Reducción del tiempo de procesamiento en las DSP, además de de filtros disdinuir los tiempos de retardo tan

ii activos para la compensación de armónicos. !

Los resultados experimentales han corroborado gran parte de 16s análisis abordados durante el transcurso del trabajo de investigación. Se comprobó que la variante propuesta es una alternativa adecuada para generar las señales de conmutación en inversores multinivel de'/; rn niveles de tensión. Aún cuando genera pequeña2 concentraciones de armónicos a ia frecuencia de conmutación, las cuales como ya se obsefvó en los resultados presentados tienen una amplitud muy pequeña comparada con la señal fundamental. I

V.2 Trabajos futuros

Uno deflos parámetros más importantes en el funcionamiento de un inversor de potencia es la estrategia de modulación; por io que ésta representa una área de investigación bastante interesante en la disminución de la distorsión armónica de la señal sinusoidal desleada. Las líneas de investigación sugeridas son las siguikntes:

3 1 1)

D Desarrollo de la etapa de comparación de la señal portadora y la señal de referencia así como la generación de los patrones de conmutación internamente en eliFPGA.

Desarollar leyes de control aplicadas a inversores multinivel en cascada utilizando el FPGA.

Exploración de otras aplicaciones de los inversores multinivel, tales como control de dotores y la aplicación de UPS mediante la estrat&ia de modulación

I I i D

D

prophesta y el uso del FPGA. ,I 1 :I

V.3 Publicaciones

Con el desarrollo del trabajo de tesis se logró la aceptación de los siguientes artículos I I I en congresos.

[l] C. Sanabria, S. Ramírez, V. Cárdenas "Inversores Multinivel en Cascada Aplicados en Fil&s Activos Serie" Congreso Nacional de Ingeniería Electrónica del Golfo CONAGOLFO 2003.

C. Sanabria, C . Ramírez, V. Cárdenas "Aplicación de Arreglos de Compuertas Programables en Campo para Inversores Multinivel en tascada" Congreso Interuniversitario de Electrónica, Computación y Eléctrica CIECE 2004.

I [Z]

11

74

131 Participación en el 2’ Ciclo de Conferencias de Ingeniería en Sistemas Electrónicos con la ponencia “Estrategia PWM implementada en un FPGA para la Aplicación en Inversores Multinivel” Universidad Autónoma de Tlaxcala 2004.

75

I;

76 'I

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!

1

80

Lista de Símbolos y Acrónimos

f c

PLD

FPGA

ASIC

fsw

fnm

m

n

f e v>

da,

wo

WJ

zusw

Q At

C A

CSUS CD

D

DSP

E

ESW[~D

Esw(o.1

f

Frecuencia de corte

Dispositivo lógico programable

Arreglos de compuertas programables en campo

Circuitos integrados para aplicaciones específicas

Frecuencia de conmutación de la portadora

Frecuencia del rizo de tensión de salida

Número de niveles de tensión por fase

Número de señales portadoras por fase

Número de niveles de tensión entre fases

Ángulo de corrimiento en fase de la moduladora

Ángulo de corrimiento en fase de la portadora

Ángulo de defasamiento entre portadoras

Frecuencia angular de resonancia

Frecuencia angular de la moduladora

Frecuencia angular de la portadora

Factor de calidad del filtro

Incremento de tiempo

Corriente alterna

Capacidad del bus de CD

Corriente directa

Ciclo de trabajo

Procesador digital de señales

Energía almacenada en un condensador

Energía de conmutación al apagado

Energía de conmutación al encendido

Número de niveles de tensión entre fases

Frecuencia de la fundamental

Lenguaje de descripción de hardware

Corriente de colector

Corriente de carga

Valor pico de la corriente de carga

Funciones Bessel del primer tipo

Índice de modulación

Potencia disipada por cada diodo

Máxima potencia de disipación

Potencia por fase

Pérdidas por conducción

Pérdidas conmutación

Pérdidas totales en cada IGBT

Pérdidas totales en cada IGBT

Modulación del ancho de pulso

Orden del armónico

Máximo valor de la señal moduladora

Resistencia térmica unión-encapsulado IGBT

Resistencia térmica unión-encapsulado diodo

Resistencia térmica disipador-ambiente

Resistencia de carga

Número de fuentes de CD

Interruptor de potencia

Temperatura ambiente

Tiempo de retardo de apagado

Tiempo de retardo de encendido

Distorsión armónica total

Temperatura de unión en el IGBT

tiempo muerto entre interruptores de una rama

Señal PWM de inicio

Tiempo de recuperación inversa

I

I

!

a2

11,u

V(t>

VAN

v c

VC D

VCDMAX

VCES

VFM

VGE

VHDL

Vmax

Vrnin

VO

N

Números enteros

Tensión de fase

Tensión de salida entre fase y neutro

Tensión en el bus de CD

Tensión de alimentación en CD

Tensión de alimentación máxima

Tensión colector-emisor en saturación

Caída de tensión del diodo en sentido directo

Tensión compuerta-emisor

Circuitos integrados de muy alta velocidad

Tensión máxima de alimentación de CD

Tensión mínima de alimentación de CD

Tensión pico de salida

Número de espiras

83

Apéndice A

Programas en VHDL

Los programas utilizados como base en la generación de las señales de conmutación de un inversor multinivel en cascada se muestran a continuación: el primer programa genera los patrones PWM para un inversor convencional de dos niveles y el segundo programa se utiliza para generar una tensión de tres niveles en un inversor puente completo. Los programas están desarrollados en lenguaje W D L y solo se muestran dos del total, debido a que a partir de ellos se generan las señales para un inversor de un mayor número de niveles.

{Declaración de las entradas y salidas utilizadas en el programa}

entitv inversor is *******r*r***f*f*m*t*u**H******-****H******~-~***

Port (

end inversor;

CLK in STD-LOGIC; INIC: in STD-LOGIC; PWM: in STD-LOGIC; SII: inout STD-LOGIC; SIZ: inout STD-LOGIC; s13: inout STD-LOGIC; SI^: inout STD-LOGIC );

Estrntevia PWM iiiialeiizentndn en un FPGA vnra aolicación e11 inriersores iiiultiiiiuei

.................................................................................................

{Estructura del programa}

architecture Behavioral of inversor is type ram-type is array (1 downto O) of std-logic-vector (5 downto O); signa1;RAM : ram-type;

.....................................................................................................

begin

{Declaración de variables)

process (CLKI PWM)

1;

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

variabie auxpres: std_logic-vector (5 downto O);

variable auxantl: std-logic-vector (5 downto O); variable auxsal, auxbit,auxbitl: std-logic; variable dooper, dooper2: boolean;

variable auxant: sthlogicvector (5 downto O); '!

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

[Inicio del pJogramaj ..............................................

begin

--Se detecta ell: flanco de subida de la señal de reloj y cuando. esta condición se cumple el valor del tiempo muerto se carga en una localidad de memoria--

if (CL~Ievent and CLK = '1') then RAM (O) <= "110010"; RAM (1) <= "110010";

,end if;

--Una vez que' se detecta el pulso de entrada, se inicializa un contador con el valor del tiempo muerto en código binario. Este valor disminuye en uno cada pulso de reloj hasta alcanzar el valor de cero--

auxbit := PWM; if (PWM='O') then

I dooper := true; RAM (1) <= "110010";

if (dooper) then else

auxant := RAM (1); if (auxant > O) then

auxbit := 'O'; auxant := auxant - 1;

dooper := false; else

end if;

86

Prograiiias cii VHDL

RAM (1) <= auxant; end if;

end if;

--Cuando el contador llega a cero el pulso de salida se mantiene en uno hasta que el pulso de entrada nuevamente cambie de estado-

517 <= not auxbit;

auxbitl := not PWM;

if (PWM='i') then dooper2 := true; RAM (O) <= "110010";

if (dooper2) then else

auxantl := RAM (O); if (auxantl > O) then

auxbitl:= 'O'; auxantl := auxantl - 1;

dooped := false; else

end if; RAM (O) <= auxantl; end if;

end if; SIZ <= not auxbitl;

end if; end process;

SI3 <= si; S I 4 <= 52;

end Behavioral; W n del programa) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

{Declaración de librerías}

library IEEE; use IEEE.5TD-LOGIC-lló4.ALL; use IEEESTD-LOGIC-ARITH.ALL; use IEEE.STi-LOGIC-UNSIGNED.ALL;

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

***t***************x*******c*t*rn**rr**t*******

87

Port ( ! ;

1 1 begin

if (CLK'yent and CLK = '1') then if (INIC = '1') then

RAM (O) <= "110010"; I RAM (1) <= "110010";

CLK: in STD-LOGIC; INIC: in STD-LOGIC; I:

88 I

end if;

auxbit := PWM:

if (PWM='O') then dooper := true; RAM (1) <= "110010";

if (dooper) then else

auxant := RAM (1); if (auxant > O) then

auxbit := 'O'; auxant := auxant - 1;

dooper := false; else

end if:

RAM (1) <= auxant;

end if; end if;

SU <= not auxbit;

auxbitl := not PWM;

if (PWM='l') then dooper2 := true; RAM (O) <= "110010";

if (dooper2) then else

auxantl := RAM (O); if (auxantl > O) then

auxbitl:= 'O'; auxantl := auxantl - 1;

dooper2 := false; else

end if;

RAM (O) <= auxantl; end if;

end if;

c 1 2 <= not auxbitl;

end if; end process;

89

begin

......................

Este corrimiento se

!

90

for I in O to 8333 loop

end loop; ra(1) <= memaux(1);

Progrntnas en V H D L

memauxl(0) := Si?;

for I in O to 8333 loop

end loop; rama(]) <= memauxl(1);

end if; end process dos; end Behavioral; rfin del programa) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

91

!I II

Eslrnlcgin PWM iriipleriieirtadn en 1111 FPGA paro aplicacióri eii iiruersores iiiulfinivcl

92

Apéndice B

Tarjeta del FPGA

D.1 Tarjeta de desarrollo

Para implementar la estrategia de modulación propuesta se tiene una plataforma digital que permite mediante programación tener acceso a los parámetros relacionados con el funcionamiento de la estrategia PWM utilizada. Además, facilita las modificaciones necesarias de acuerdo con los requerimientos de la aplicación.

El sistema digital utilizado en la generación de las señales PWM está formado por una tarjeta de desarrollo modelo DIGILAB-2E (D2E) de DIGILENTIC. Esta tarjeta proporciona una plataforma flexible y de bajo costo para la implementación y diseño de circuitos digitales de todo tipo. Esto facilita el diseño de prototipos en un FPGA de manera rápida y sencilla. La programación ha sido llevada a cabo directamente en lenguaje VHDL, debido a que presenta las mayores ventajas de diseño y reestructuración del sistema.

B.l . l Características de la tarjeta D2E La tarjeta D2E cuenta con los dispositivos que se observan en la figura 8.1. Además,

de proporcionar el acceso a todas los pines del dispositivo mediante conectores contenidos en la taqeta [35] . Los elementos más importantes integrados en la tarjeta se mencionan a continuación:

> Un FPGA XCZS200 de Xilinx: Este dispositivo es el más avanzado en su género, debido a que cuenta con 200,000 compuertas. Así como la disponibilidad de 122 pines de entrada/salida.

9 Dos reguladores de tensión: Estos reguladores de tensión se encargan de proporcionar al FPGA una alimentación de 3.3 V y 2.5 V a través de un arreglo de resistencias. Las entradas de los reguladores se manejan desde una fuente externa de CD conectada a la tarjeta.

Un oscilador a 50 M H z : es un componente tipo DIP de 8 pines, el cual puede intercambiarse por osciladores que trabajen a frecuencias más elevadas.

U n cable de interconexión con la PC: la comunicación con la PC se lleva a cabo a través del puerto paralelo mediante un conector DB-25.

>

9

i ii > Conrctorec: Los pines asignados como entrada/salida se encuentran disponibles a través de 6 conectores montados sobre la tarjeta. Estos conectores permiten además tener acceso a la tierra de la tarjeta y a la alimentación de 3.3 V.

I1 1

1

I 11

Figiira B.1. Diagrama a bloques de la ta je ta D2E.

Funcionamiento básico de la tarjeta

La tarjeta de desarrollo opera con el software ICE 5.2i v el simulador "ModelSim Xilinx Edition I!''. El softulare ICE 5.2i soporta las arquitecturas de FPGA y CPLD. Además, el sistema operativo no debe ser anterior a Windows 2000, una capacidad en me'moria de 128 MB y una delmidad de procesamiento mayor a 500 MHz [36].

Para crear un proyecto se listan los siguientes pasos: I1 I)

11 iic i

Primer paso: En la figura 8.2 se ilustran las ventanas del software de programación para crear un nuevo proyecto. En B.2-a; B.2-b, B.2-c y B.Z-d, las ventanas de inicio contienen las siguientes opciones:

il P nombre del proyecto: 9 iocaiiiición: P familia del dispositivo: P disposhivo: 9 empaque: P velocidad: P diseño:'

11

II Una vez seleccionados los parámetros anteriores se tiene el proyecto

listo para seleccionar la manera de integrar la serie de tareas que debe desarrollar el FPGA. Para ello, en la filgura 8.3 se muestran las alternativas de implementación. En este caso se utiliza la opción " V H D L Module", sin embargo también se pdeden desarrollar esquemáticos, librerías, entre muchos otros. i

I/. 94

S6

............................... ~ ............................... : ...............................................................................

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

............................................... . . . . . . . . . . . . . . . . . . . . . . . . . . .

.......................

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. . . . . . . . . . . . . . . . . . . .

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II

I1

/I

I1

I/

I\

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I/

I1

ij I .!I.

Figura B.4. Vmtana general del proceso de venficacióii y síiitesis del programa.

Una vez que se ha verificado y sintetizado el proyecto mediante el'lSoftwnrc IMPACT, el.cual esta inclu'ido en la instrucción configure device (IMPACT). Cuanlo se accede a esta instrucción se presenta la ventana mostrada en la f i a r a 8.5. dónde se muestra - gráficamente el nombre del archivo que contiene la información que se desea descargar en el FPGA. II I1

I I

I' Figura 8.5. Preparación del archivo para la descarga al FPGA. ii I1

ii I/

La instrucción para programar el dispositivo se obtiene con el botón derecho del mouse, pulsado este botón aparece la ventana de la figura D.6 mostrando el estado de la descarga del programa. 'I1

96

Figura D.6. Etapa de descarga del aigoritivo ai FPGA.

97

ESTRATEGIA PWM IMPLEMENTADA EN UN FPGA … Carlos Alfredo... · Señales de tensión en un inversor...

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