datasheet MAX2769 español

TRADUCCIÓN REALIZADA POR ALFONSO PIMIENTA

MA

X27

69

AN

TFLA

G

I1

AD

C

LNA

OU

T

I0

AN

TBIA

S

VC

CA

DC

Q0

VC

CR

F

AD

C

0 90

Q

1 M

IXIN

PLL

3-W

IRE

INTE

RFA

CE

LD

CLK

OU

T

XTA

L S

HD

N

Traducción hecha por Alfonso Pimienta

Receptor Universal GPS

Descripción General

El MAX2769 es la primera industria de la navegación global por satélite (GNSS) que hace receptor GPS, GLONASS, Galileo y los sistemas de navegación por satélite en un solo chip. Esta conversión simple, de bajo SI receptor GNSS está diseñado para proporcionar un alto rendimiento para una amplia gama de aplicaciones de consumo, incluidos los móviles handsetsDesigned en la avanzada de Maxim, de bajo consumo SiGe

Tecnología BiCMOS proceso, el MAX2769 ofrece el más alto rendimiento y la integración a un bajo costo.

Incorporado en el chip la cadena completa del receptor , incluyendo un LNA de doble entrada y un mezclador, seguido por el filtro de imágenes rechazadas, PGA, VCO, fraccionada-N sintetizador de frecuencia, oscilador de cristal, y un ADC multi-bit. La cifra total de ruido en cascada de este receptor está al rededor 1.4dB.

El MAX2769 elimina completamente la necesidad de externo mediante la aplicación de filtros de IF en el chip filtros monolíticos y requiere sólo unos pocos componentes externos para formar una completa solución de bajo costo GPS receptor.

El MAX2769 es el receptor más flexible en el mercado. El

integrado de delta-sigma fracciona-N frecuencia de sintetizador, permite la programación de la frecuencia intermedia dentro de una exactitud de ± 40 Hz mientras opera con cualquier referencia o frecuencias de cristal que están disponibles en la los sistemas host. El ADC integra salidas de 1 o 2 bits de cuantización para ambos canales I y Q, o hasta 3 bits de cuantización para el canal I. Los datos de salida está disponible ya sea en la lógica CMOS o en el diferencial limitando niveles lógicos.

El MAX2769 se encapsula en una pastilla de 5mmx5mm compactos, 28-pines SOIC paquete delgado con una paleta expuesta. Por otra parte también está disponible en forma de dado. Comuníquese con la fábrica para información adicional.

Información Pedidos

PART TEMP RANGE PIN-PACKAGE

MAX2769ETI+ -40°C to +85°C 28 Thin QFN-EP*

MAX2769E/W -40°C to +85°C Dice (In Wafer Form)

+Denotes a lead(Pb)-free/RoHS-compliant package. *EP = Exposed paddle.

Pines de Configuración/Diagramas de Bloques

Aplicaciones 21

N.C. 22

VCCIF

20 19 18 17 16 15

14 VCCD

Ubicación habilitadas PND Móviles (dispositivos de navegación personal) PMP (Personal Media Players) PDA (Personal Digital Assistants) en los vehículos sistemas de navegación telemática (seguimiento de activos, inventario Gestión) Recreativo / Navegación Marítima / Aviónica Software GPS Portátiles y PCs Ultra-Mobile Cámaras fotográficas digitales y videocámaras

23

IDLE

24

LNA2

25

PGM

26

LNA1

27

TSENS

28 +

1

LNA2

LNA1

2

MAX2769

FILTER

3 4

VCO

5 6 7

13 VCCCP

12 CPOUT

11 VCCVCO

10 CS

9 SCLK

8 SDATA

Maxim Integrated Products 1

Para información sobre precios, entrega y pedido, por favor póngase en contacto con Maxim directo al 1-888-629-4642, o visite el sitio web de Maxim en www.maxim-ic.com.


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VALORES MAXIMOS ABSOLUTOS

VCC a GND............................................... -............ 0,3 V a +4.2 V

Otros Pines a GND-0.3V...... a + VCC de funcionamiento (+ 0,3 V)

Potencia máxima de entrada de RF.....................................15 dBm

disipación de potencia continua (TA = 70 ° C)

28-pines SOIC Delgado (derates 27MW / ° C por encima de 70 °

C) 2500mW

Rango de temperatura de funcionamiento......... -40 ° C a +85 ° C

Temperatura de la salida..................................................... 150 ° C

Almacenamiento Rango de temperatura............ -65 ° C a +150 ° C

Temperatura de plomo (sólo TQFN, soldadura, 10s)........... 300 ° C

Temperatura de soldadura (reflujo).................................... +260 ° C

Destaca además de los indicados en "Los valores máximos absolutos" puede causar daño permanente al dispositivo. Estas son las clasificaciones de estrés sólo, y la

operación funcional del dispositivo en estas u otras condiciones más allá de los indicados en las áreas operativas de las especificaciones no se implica. La exposición

a las condiciones absolutas de calificación máximo durante períodos prolongados puede afectar a la fiabilidad del dispositivo. ¡ATENCIÓN! Dispositivo sensible ESD

CARACTERISTICAS ELECTRICAS EN DC (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 ° C a +85 ° C, PGM = GND. Los registros se establecen en la configuración predeterminada

hasta el estado en alto. Los valores típicos son en VCC = 2.85V y TA = 25 ° C, a menos que se indique lo contrario.) (Nota 1)

PARAMETER CONDITIONS MIN TYP MAX UNITS

Voltaje de alimentación 2.7 2.85 3.3 V

Corriente de suministro

El modo por defecto, LNA1 está activo (Nota 2) 15 18 22

mA El modo por defecto, LNA2 está activo (Nota 2) 12 15 19

™ en modo de espera, IDLE = baja 1.5 Modo de apagado, SHDN = baja 20 μA

Caída de tensión en ANTBIAS de

VCCRF

0.2

V

Corto-Circuito de protección de

corriente a ANTBIAS

20mA Fuente a ANTBIAS 57

mA

Antena Activa de detección de corriente 1.1 mA ENTRADA Y SALIDA DIGITAL

Entrada digital Logic-High Medir en el pin SHDN 1.5 V Entrada digital Logic-Low Medir en el pin SHDN 0.4 V

Modo de inactividad es una marca comercial de Maxim Integrated Products, Inc.


MA

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CARACTERISTIVAS ELECTRICAS AC (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 ° C a +85 ° C, PGM = GND. Los registros se establecen en la configuración predeterminada hasta el poder-estado. LNA de entrada se controla desde una fuente de 50Ω. Todas las mediciones de RF se realizan en el modo de salida

analógica con ADC por alto. El aumento de la PGA se encuentra a la ganancia de 51dB por número de serie de interfaz de la palabra GAININ = 111010. SI máxima de carga de salida no debe exceder de 10 k | | 7.5pF a cada pin. Los valores típicos son en VCC = 2.85V y TA

= 25 ° C, a menos que se indique lo contrario.) (Nota 1)

PARAMETROS CONDICIÓN MIN TYP MAX UNID RENDIMIENTO EN CASCADA DE RF RF Frecuencia L1 band 1575.42 MHz

Figura de ruido

LNA1 input active, default mode (Note 3) 1.4

dB LNA2 input active, default mode (Note 3) 2.7

Measured at the mixer input 10.3

Salida de banda de 3rd-Orden punto de entrada de intercepción

Medido a la entrada del mezclador (Nota 4)

-7

dBm

In-Band Mixer entrada que se refiere Medido a la entrada del mezclador

-85

dBm

1dB punto de compresión 10 dB

Entrada de Mezclador Pérdida de retorno 25 dB

Imagen de Rechazo LO fugas -101

dBm Armónicos de referencia de fuga -103

Ganancia de voltaje máximo Medido desde el mezclador a la salida analógica de la banda base 91 96 103 dB

Rango variable de ganancia 55 59 dB

RESPUESTA DEL FILTRO

Frecuencia central del pasa banda 4 MHz

Pasa banda 3dB ancho de banda

FBW = 00 2.5

MHz FBW = 10 4.2

FBW = 01 8

Ancho de banda del pasa bajos 3dB FBW = 11 9 MHz

Atenuación de banda de rechazo Filtro de 3rd-orden, ancho de banda = 2.5MHz, measured at 4MHz offset 30

dB 5th-order filter, bandwidth = 2.5MHz, measured at 4MHz offset 41 49.5

LNA

LNA1 INPUT

Ganancia de encendido 19 dB

Figura de ruido 0.83 dB

IP3 de entrada (Nota 5) -1.1 dBm

Pérdida de retorno de salida 10 dB

Insumo de factor Pérdida de retorno 8 dB

LNA2 ENTRADA

Ganancia de encendido 13 dB

Figura de ruido 1.14 dB

IP3 de entrada (Nota 5) 1 dBm

Pérdida de retorno de salida 19 dB

Pérdida de retorno de entrada 11 dB


MA

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69

Receptor Universal GPS AC CARACTERISTICAS ELECTRICAS (continuación)

(MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 ° C a +85 ° C, PGM = GND. Los registros se establece en la configuración predeterminada

hasta el poder-estado. LNA de entrada se controla desde una fuente de 50Ω. Todos medidas de RF se realizan en el modo de salida analógica

con ADC por alto el aumento de la PGA se encuentra a la ganancia de 51dB por número de serie de interfaz de la palabra GAININ = 111010

máximo SI carga de salida no debe exceder de 10k 7.5pF en cada pin valores típicos se encuentran en VCC = 2.85V y TA = 25 ° C, a menos

que se indique lo contrario.) (Nota 1)

PARAMETER CONDITIONS MIN TYP MAX UNITS

SINTETIZADOR DE FRECUENCIA

LO Rango de frecuencia 0.4V < VTUNE < 2.4V 1550 1610 MHz LO Ajuste de ganancia 57 MHz/V Entrada de referencia de frecuencia frecuencia

8 44 MHz Relación de División Principal 36 32,767 — Relación de Referencia de Divisor 1 1023 —

Charge-Pump Corriente

ICP = 0 0.5 mA

ICP = 1 1 TCXO INPUT BUFFER/OUTPUT CLOCK BUFFER Referencia nivel de Entrada Onda Senoidal 0.4 VP-P Rango salida de reloj Multiplica/Divide

÷4 x2

—

ADC ADC No lineal Diferencial AGC enabled, 3-bit output ±0.1 LSB ADC No lineal integral AGC enabled, 3-bit output ±0.1 LSB

Nota 1: MAX2769 es la producción de prueba en TA = +25 ° C. Todas las especificaciones de mín / máx están garantizados por diseño y caracterización de -40 ° C

a +85 ° C, a menos que se indique lo contrario. La configuración predeterminada de registro no son la producción de prueba o garantizados. El usuario

debe programar los registros en el encendido.

Nota 2: Por defecto, el modo de bajo NF de la IC. LNA elección es cerrada por la señal ANT_FLAG. En el modo normal de funcionamiento sin una antena activa,

LNA1 está activo. Si una antena activa conectada y ANT_FLAG cambia a 1, LNA1 se desactiva automáticamente y LNA2 se activa. PLL está en un modo

entero-N con FCOMP = fTCXO / 16 = 1.023MHz y ICP = 0,5 mA. La complejo cuando el filtro está configurado como un filtro Butterworth de orden 5 con

una frecuencia central y ancho de banda de 4 MHz de 2.5MHz. Salida de datos está en un 2-bit de signo / magnitud formato en niveles lógicos CMOS en el

canal de I solamente.

Nota 3: La salida del LNA se conecta a la entrada del mezclador sin un filtro de SAW entre ellos.

Nota 4: Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la frecuencia central de GPS 1575.42MHz en -60dBm/tone. Polo pasivo en

la salida del mezclador está programado para ser 13MHz.

Nota 5: Medida desde la entrada a la salida del LNA LNA. Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la GPS de frecuencia

central de 1575.42MHz at-60dBm por tono.


°

TA = -40 C

°

TA = +25 C

°

TA = +85 C

GAIN

NOISE FIGURE

LNA BIAS = 1000

NOISE FIGURE GAIN

MA

X27

69

C

AS

CA

DE

D R

EC

EIV

ER

GA

IN (

dB)

NO

ISE

FIG

UR

E (d

B)

MA

X2

769

toc

01

NO

ISE

FIG

UR

E (d

B)

LNA

1 G

AIN

(dB

)

NO

ISE

FIG

UR

E (d

B)

CA

SC

AD

ED

GA

IN

LNA

1 |S

21| A

ND

|S12

| (dB

)

LNA

1 G

AIN

(dB

)

MA

X2

769

toc

03

25

RECEPTOR UNIVERSAL GPS Características típicas de operación (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 ° C a +85 ° C, PGM = GND. Los registros se establece en la configuración predeterminada de estados de encendido. Entrada LNA se controla desde un 50Ω .. Todas las medidas fuente de RF se realiza en el modo de salida analógica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serial-palabra GAININ = 111010 máximo si la carga de salida no debe exceder de 10 k |. |. 7.5pF en cada pin Típica valores

son en VCC = 2.85V y TA = +25 ° C, a menos que se indique lo contrario.

120

100

CASCADED RECEIVER GAIN

vs. PGA GAIN CODE

2.0

1.5

CASCADED GAIN AND NOISE FIGURE

vs. TEMPERATURE MAX2769 toc02

120

115

LNA1 |S21| AND |S12|

vs. FREQUENCY

40

30 |S21|

20

60

40

0 5 10 15 20 25 30 35 40 45 50 55 60 65

0.5

0

-40

AGC GAIN

-15 10

35

°

60

110

100

95

90

85

10

0

-10

-20

-30

-40

-50

|S12|

0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50

PGA GAIN CODE (DECIMAL FORMAT) TEMPERATURE ( C) FREQUENCY (GHz)

1.6

1.4

1.2

1.0

0.8

0.6

0.4

0.2

0

LNA1 GAIN AND NOISE FIGURE

vs. LNA1 BIAS DIGITAL CODE MAX2769 toc04

20

15

10

5

0

1.4

1.2

1.0

0.8

0.6

0.4

0.2

0


vs. TEMPERATURE MAX2769 toc05

19.6

19.4

19.2

19.0

18.8

18.6

18.4

18.2

18.0

17.8

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 -40 -15 10 35

°

60 85

LNA BIAS DIGITAL CODE (DECIMAL) TEMPERATURE ( C)


LNA BIAS = 10

NOISE FIGURE GAIN

MA

X27

69

LN

A1

INP

UT

1dB

CO

MP

RE

SS

ION

PO

INT

(dB

m)

LNA

IN

PU

T R

ETU

RN

LO

SS

(dB

) MA

X2

769

toc

09

MA

X2

769

toc

06

LNA

OU

TPU

T R

ETU

RN

LO

SS

(dB

) LN

A2

|S21

| AN

D |S

12| (

dB)

MA

X2

769

toc

10

MA

X2

769

toc

07

NO

ISE

FIG

UR

E (d

B)

MIX

ER

IN

PU

T R

EFE

RR

ED

IP1d

B (d

B)

MA

X2

769

toc

11

LNA

2 G

AIN

(dB

)

RECEPTOR UNIVERSAL GPS

Características típicas de operación (continuación) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 ° C a +85 ° C, PGM = GND. Los registros

se establecen en la configuración predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50Ω Todas las

mediciones de RF se realiza en el modo de salida analógica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serial-

palabra GAININ = 111010 máximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores típicos son en VCC = 2.85V y

TA = +25 ° C, a menos que se indique lo contrario.)

LNA1 INPUT 1dB COMPRESSION POINT

vs. LNA1 BIAS DIGITAL CODE

LNA2 |S21| AND |S12|

vs. FREQUENCY


vs. TEMPERATURE

5.0

2.5

0

-2.5

-5.0

-7.5

-10.0

-12.5

-15.0

30

20

10

0

-10

-20

-30

-40

-50

|S21|

|S12|

2.0

1.8

1.6

1.4

1.2

1.0

0.8

0.6

0.4

0.2

0

MAX2769 toc08

13.6

13.4

13.2

13.0

12.8

12.6

12.4

12.2

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50

-40 -15 10 35

°

60 85

LNA BIAS DIGITAL CODE (DECIMAL) FREQUENCY (GHz) TEMPERATURE ( C)

0

-20

-30

-40

-50

LNA INPUT RETURN LOSS

vs. FREQUENCY

LNA1

LNA2

0

-5

-10

-20

LNA OUTPUT RETURN LOSS

vs. FREQUENCY

LNA1

LNA2

0

-10

-20

-40

-50

-60

-70

-80

-90

MIXER INPUT REFERRED IP1dB

vs. OFFSET FREQUENCY

PGA GAIN = 51dB

1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 0 50 100 150 200 250 300

FREQUENCY (GHz) FREQUENCY (GHz) OFFSET FREQUENCY (MHz)


°

TA = -40 C

°

TA = +25 C

° TA = +85 C

JAM

ME

R P

OW

ER

(dB

m)

MA

GN

ITU

DE

(dB

)

MA

X2

769

toc

14

MA

GN

ITU

DE

(dB

)

MA

X2

769

toc

15

MIX

ER

IN

PU

T R

EFE

RR

ED

NO

ISE

FIG

UR

E (

dB)

MIX

ER

IN

PU

T R

EFE

RR

ED

GA

IN (

dB)

MA

X2

769

toc

16

MA

X2

769

toc

13







1dB CASCADED NOISE FIGURE DESENSITIZATION vs. JAMMER FREQUENCY

0

MIXER INPUT REFERRED NOISE FIGURE

vs. PGA GAIN

16

14

-5

12

-10

10

-15 8

-20

800

825

850

875

900

925

950

1800

1850

1900

1950

2000

2050

2100

6

5 15

25 35 45 55 65

JAMMER FREQUENCY (MHz) PGA GAIN (dB)


MA

X27

69

CR

YS

TAL

OS

CIL

LATO

R F

RE

QU

EN

CY

(kH

z)

CO

DE

(D

EC

IMA

L V

ALU

E)

MA

X2

769

toc

20

CR

YS

TAL

OS

CIL

LATO

R F

RE

QU

EN

CY

VA

RIA

TIO

N (

ppm

) C

OD

E (

DE

CIM

AL

VA

LUE

)

MA

X2

769

toc

21

MA

X2

769

toc

17b







3.5

3.0

2.5

2.0

1.5

1.0

0.5

0

-0.5

2-BIT ADC TRANSFER CURVE 3-BIT ADC TRANSFER CURVE

7

6

5

4

3

2

1

0

-1.0 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1.0 -1.0 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1.0

DIFFERENTIAL VOLTAGE (V) DIFFERENTIAL VOLTAGE (V)

DIGITAL OUTPUT CMOS LOGIC

MAX2760 toc18

DIGITAL OUTPUT DIFFERENTIAL LOGIC MAX2760 toc19

CLK

2V/div

SIGN DATA

2V/div

MAGNITUDE

DATA 2V/div

CLK

1V/div

SIGN+

1V/div

SIGN-

1V/div

20ns/div 40ns/div

16,368.10

16,368.05

16,368.00

16,367.95

16,367.90

16,367.85

CRYSTAL OSCILLATOR FREQUENCY

vs. DIGITAL TUNING CODE

° TA = +25 C

° TA = -40 C

° TA = +85 C

10

8

6

4

2

0

-2

-4

-6

-8

-10

CRYSTAL OSCILLATOR FREQUENCY

VARIATION vs. TEMPERATURE

0 4 8 12 16 20 24 28 32 -40 -15 10 35

°

60 85


MA

X27

69

AN

TFLA

G

I1

AD

C

LNA

OU

T

I0

VC

CA

DC

A

NTB

IAS

VC

CR

F

Q0

AD

C

0

90

Q1

MIX

IN

PLL

CLK

OU

T

LD

3-W

IRE

INTE

RFA

CE

BA

SE

BA

ND

CLO

CK

SH

DN

X

TAL

REF

ER

EN

CE

INP

UT


Typical Application Circuit

BASEBAND

OUTPUT

TOP VIEW C7 C10 C11

21

N.C. 22

C8

VCCIF 23

IDLE

24

20 19 18

MAX2769

FILTER

17 16

C6

15

14 VCCD

VCCCP

13 C5

CPOUT

12

C1 C2

LNA2 25

PGM

LNA2

VCO

11 VCCVCO

C4

26 10 CS

C0 LNA1

27

LNA1

9 SCLK

SERIAL

INPUT

N.C.

28

+

8 SDATA

1 2 3 4

5 6 7

C3 C13

ACTIVE

ANTENNA BIAS

C12

Tabla 1. Lista de Componentes

DESIGNATION QUANTITY DESCRIPCION

C0 1 0.47nF AC-acoplamiento condensador C1 1 27pF PLL filtro de bucle condensador C2 1 0.47nF PLL filtro de bucle condensador

C3–C8 6 0.1μF Tensión de alimentación de bypass capacitor C10, C11 2 10nF AC-acoplamiento condensador

C12 1 0.47nF AC-acoplamiento condensador C13 1 Tensión de alimentación de bypass capacitor 0.1nF R1 1 20kΩ filtro de bucle PLL resistor

9



Pin DESCRIPCION

PIN NAME FUNCTION

1

ANTFLAG

Flag Antena activa de salida lógica. Una lógica-alto indica que una antena activa conectada a la

2 LNAOUT ANTBIAS pin.

3 ANTBIAS Salida de LNA. La salida LNA está internamente adaptado a 50Ω.

4

VCCRF

Buffer de salida Voltaje de suministro. Proporciona un sesgo de tensión de alimentación para una antena activa externa.

5 MIXIN Sección RF Tensión de alimentación. Bypass a GND con condensadores de 100nF 100pF y en paralelo lo más cerca posible a la clavija.

6 LD Mezclador de entrada. La entrada de la mezcla está internamente adaptado a 50Ω.

7 SHDN Lock-Detector de salida lógica CMOS. Una lógica-alto indica el PLL está bloqueado.

8 SDATA Funcionamiento del Control de entrada lógica. Una lógica-bajo se apaga el dispositivo.

9

SCLK

Los datos de entrada digital de la interfaz 3-Wire Serial

10

CS

Reloj digital de entrada de la interfaz 3-Wire Serial. CS activo cuando es baja. Los datos se registró en el flanco ascendente de la SCLK.

11 VCCVCO Chip-Select Entrada lógica de la interfaz 3-Wire Serial. Establecer CS bajo para permitir que los datos de serie para pasar pulg Set CS alto cuando

la acción de la carga se ha completado.

12

CPOUT

Tensión de alimentación de VCO. Bypass a GND con un condensador de 100nF lo más cerca posible a la clavija.

13

VCCCP

Charge-Salida de la bomba. Conectar un filtro de bucle PLL como un shunt C y una combinación de derivación de la serie R y

14 VCCD C (véase el circuito de aplicación típico).

15 XTAL PLL-Charge Pump Supply Voltage. Bypass a GND con un condensador de 100nF lo más cerca posible a la clavija.

16 CLKOUT Circuito Digital Tensión de alimentación. Bypass a GND con un condensador de 100nF lo más cerca posible a la clavija.

17 Q1 XTAL o entrada de referencia del oscilador. Conectar a XTAL o un condensador DC de bloqueo si se utiliza TCXO.

Salida de referencia de reloj 18 Q0

19 VCCADC Q-Canal salidas de voltaje. Los bits 0 y 1 de la salida de canal Q ADC o 1-bit de salida limitada lógica diferencial o una salida analógica diferencial

de voltaje.

20 I0

ADC tensión de alimentación. Bypass a GND con un condensador de 100nF lo más cerca posible a la clavija. 21 I1

22 N.C. I-Canal salidas de voltaje. Los bits 0 y 1 de la salida de canal I ADC o 1-bit de salida limitada lógica diferencial o una salida analógica diferencial de

voltaje.

23 VCCIF

24

IDLE

Sin conexión. Deje este pin sin conectar.

25 LNA2 Si el voltaje de la Sección de Suministros. Bypass a GND con un condensador de 100nF lo más cerca posible a la clavija.

26

PGM

Funcionamiento del Control de entrada lógica. Una lógica de bajo permite que el modo de reposo, en la que el oscilador XTAL está activo, y todos

los bloques estén desconectados.

27

LNA1

LNA Puerto de entrada 2. Este puerto se utiliza típicamente con una antena activa. Internamente adaptado a 50Ω.

28 N.C. Entrada lógica. Conectar a GND para utilizar la interfaz serial. Una lógica-alto permite la programación a 8 codificadas por estados de dispositivo de

conexión SDATA, CS, y SCLK para suministrar o suelo de acuerdo con la Tabla 3.

—

EP

LNA Puerto de entrada 1. Este puerto se utiliza típicamente con una antena pasiva. Internamente adaptado a 50Ω (véase la



Descripción detallada

Sensor integrado de antena activa El MAX2769 incluye un interruptor de baja caída al sesgo de una antena activa externa. Para activar el interruptor de salida de antena, ajuste ANTEN en la configuración de un registro a 1 lógico. Esto cierra el interruptor que conecta la clavija de antena de polarización a VCCRF para lograr una baja caída 200mV para una carga de corriente 20 mA. Un lógica-bajo en ANTEN desactiva el sesgo antena. El circuito de antena activa también características de corto circuito de protección para evitar la salida de ser un cortocircuito a tierra.

Low-Noise Amplifier (LNA)

MAX2769

CLKOUT

16

XTAL 15

10nF 23pF

BASEBA

ND

CLOC

K

Normalmente se utiliza con una antena pasiva. Este

LNA requiere un condensador de acoplamiento AC-.

En el modo predeterminado, la corriente de

polarización se ajusta a 4 mA, la figura de ruido típico

IIP3 es de aproximadamente 0.8dB y 1.1dBm,

respectivamente. LNA1 actual se puede programar a

través de ILNA en la configuración de un registro. En

el modo de baja corriente de 1mA, la figura de ruido

típico es degradada a 1.2dB y el IIP3 se reduce a-

15dBm. LNA2 se utiliza típicamente con una antena

activa. El LNA2 está internamente adaptado a 50Ω y

requiere un condensador DC de bloqueo. Bits

LNAMODE en el control del registro de configuración

1 de los modos de los dos LNA. Consulte la Tabla 6

para la configuración del modo LNA y las selecciones

actuales.

Mezclador El MAX2769 incluye un mezclador de

cuadratura de salida de baja o cero SI SI I y Q

señales. El mezclador de cuadratura está

internamente adaptado a 50Ω y requiere una

inyección de LO del lado de baja. La salida del LNA y

la entrada del mezclador es presentada fuera del

chip para facilitar el uso de un filtro SAW. Ganancia del amplificador Programable (PGA) El MAX2769 integra

un amplificador de banda de ganancia programable que proporciona

59 dB de rango de ganancia de control. La ganancia PGA se puede

programar a través de la interfaz serial mediante el establecimiento

de GAININ bits en la configuración 3 registros. Establecer los bits 12

y 11 (AGCMODE) en la configuración de registro 2 a 10 para

controlar la ganancia del PGA directamente desde la interfaz 3-hilos.

Control automático de ganancia (AGC) El MAX2769 proporciona un

bucle de control que automáticamente programas ganancia PGA

para proporcionar el ADC con una potencia de entrada que se llena

de manera óptima el convertidor y establece una densidad de

magnitud de bits deseada en su salida. Un algoritmo opera contando

el número de bits de magnitud de más de 512 ciclos de reloj ADC y

comparando la cantidad de bits magnitud al valor de referencia

proporcionado

Figura1. Schematic of the Crystal Oscillator in the MAX2679 EV Kit

a través de una palabra de control (GAINREF). La magnitud

deseada densidad de bits se expresa como un valor de GAINREF

en un formato decimal dividido por la longitud del contador de 512.

Por ejemplo, para lograr la densidad de bits de magnitud

33%, lo que es óptimo para un convertidor de 2-bits, el programa

GAINREF a 170, de modo que 170/512 = 33%.

Banda base del filtro El filtro de banda base del receptor se puede

programar para ser un filtro de paso bajo o un filtro de paso de

banda compleja. El filtro de paso bajo puede ser configurado como

un filtro de Butterworth de orden tercero para un retardo de grupo

reducida estableciendo el bit F3OR5 en la configuración 1

registrarse para ser 1 o un filtro de Butterworth de orden 5 para una

más pronunciada fuera de la banda de rechazo estableciendo el

mismo bit a ser 0. El ancho de banda de dos lados esquina 3dB se

puede seleccionar para ser 2.5MHz, 4.2MHz, 8MHz, o 18MHz (sólo

para ser utilizado como un filtro de paso bajo) por la programación

FBW bits en el registro de configuración 1. Cuando el filtro complejo

se activa cambiando FCENX bit en el registro de configuración de 1

a 1, el filtro de paso bajo se convierte en un filtro de paso de banda

y la frecuencia central puede ser programado por los bits FCEN en

la configuración de registro 1.

Sintetizador El MAX2769 integra un 20-bit sigma-delta fraccional-N

sintetizador permitiendo que el dispositivo para sintonizar una

frecuencia de VCO requerido con una precisión de

aproximadamente

± 40Hz. El sintetizador incluye un divisor de referencia de 10-bits

con una amplia divisor programable de 1 a

1023, un divisor entero de 15-bit porción principal de una amplia

divisor programable 36-32767, y también un divisor de 20-bit

porción principal fraccionada. El divisor de referencia es

programable mediante los bits RDIV en la relación de PLL entero

división de registro (ver Tabla 10), y tiene capacidad para refe-

rencia frecuencias de 44MHz a 8MHz. El divisor de referencia se

debe establecer lo que la frecuencia cae comparación entre

0.05MHz a 32MHz.



Tabla2. Output Data Format

VALOR

ENTER

O

SIGN/MAGNITUDES BINARIO SIN SIGNO COMPLEMENTO A DOS BINARIO

1b 1.5b 2b 2.5b 3b 1b 1.5b 2b 2.5b 3b 1b 1.5b 2b 2.5b 3b 7 0 01 01 011 011 1 10 11 101 111 0 01 01 101 011 5 0 01 01 001 010 1 10 11 100 110 0 01 01 100 010 3 0 01 00 001 001 1 10 10 100 101 0 01 00 100 001 1 0 00 00 000 000 1 11 10 011 110 0 00 00 011 000 -1 1 00 10 000 100 0 11 01 011 011 1 00 11 011 111 -3 1 10 10 101 101 0 01 01 001 010 1 11 11 111 110 -5 1 10 11 101 110 0 01 00 001 001 1 11 10 111 101 -7 1 10 11 111 111 0 01 00 000 000 1 11 10 110 100

El filtro de bucle PLL es el único bloque externo del

sintetizador. Un típico filtro PLL es un clásico de la red CDN

en la salida de carga de la bomba. El disipador de salida de

carga de la bomba y la fuente de corriente es 0,5 mA por

defecto, y la ganancia de ajuste LO es 57MHz / V. A modo

de ejemplo, véase el Circuit Aplicación típica de los valores

de filtro de bucle recomendados componentes para FCOMP

= 1.023MHz y ancho de banda loop = 50 kHz.

Las proporciones deseadas divisor de números enteros y

fraccionarios se puede calcular dividiendo la frecuencia LO

(FLO) por FCOMP. FCOMP se puede calcular dividiendo la

frecuencia TCXO (fTCXO) por la relación de división de

referencia (RDIV). Por ejemplo, supongamos que la

frecuencia TCXO

20MHz, RDIV ser 1, y la frecuencia nominal LO

1575.42MHz. El siguiente método se puede utilizar en el

cálculo de coeficientes divisores de apoyo diferentes de

referencia y comparación de las frecuencias:

Comparación de frecuencia = ƒTCXO =

20MHz = 20MHz

RDIV 1

y al centro de la frecuencia del cristal del oscilador. Tome la

pérdida parásita de las huellas de interconexión en el PCB a

la hora de optimizar la capacidad de carga. Por ejemplo, el

MAX2769 EV kit utiliza un cristal 16.368MHz que está

diseñado para una capacidad de carga 12pF. Un

condensador de 23pF serie se usa para centrar la

frecuencia del oscilador de cristal, véase la figura 1.

Además, el 5-bit serial de interfaz de palabra, XTALCAP en

el registro de configuración de PLL, se puede utilizar para

variar la frecuencia del cristal oscilador-electrónicamente. El

rango de ajuste de la electrónica depende de la cantidad de

la frecuencia del cristal elegido puede ser arrastrado por el

condensador variable. La frecuencia del oscilador de cristal

utilizado en el MAX2769

EV kit tiene un alcance de aproximadamente 200Hz.

El MAX2769 proporciona una salida de reloj de referencia.

La frecuencia del reloj se puede ajustar a la frecuencia de

cristal oscilador, un cuarto de la frecuencia del oscilador, un

medio de la frecuencia del oscilador, o el doble de la

frecuencia del oscilador, por programación bits de REFDIV

en la configuración de registro PLL.

LO Frequency Divider = ƒLO =

1575.42MHz = 78.771

ƒCOMP 20MHz

Divisor entero = 78(d) = 000 000 0100 1110 (binary)

Divisor fraccional = 0,771 x 220 = 808.452 (decimal) = 1100 0101 0110 0000 0100

En el modo fraccionado, el sintetizador no se debe operar con relaciones de división de enteros mayores que 251.

El oscilador de cristal

MAX2769 incluye un oscilador de cristal en el chip. Un cristal de modo paralelo se requiere cuando el cristal oscilador está siendo utilizado. Se recomienda que un condensador de AC-de acoplamiento se utiliza en serie con el cristal y el pasador XTAL para optimizar la capacidad de carga deseada

ADC

Las características de un ADC MAX2769 on-chip para digitalizar la

señal GPS bajada de conversión ―downconverted‖. La máxima

velocidad de muestreo del ADC es de aproximadamente 50Msps.

La salida muestreada se proporciona en un formato de 2-bit (1-bit

magnitud y el signo de 1-bit) de forma predeterminada y también se

puede configurar como un 1-bit, 1,5 bits, o 2 bits en ambos canales

I y Q, o

1-bit, 1,5 bits, 2 bits, 2,5 bits o 3 bits en el canal I solo. Este

producto es compatible con los productos digitales en tres formatos

diferentes: el binario sin signo, el signo y magnitud, o el formato de

complemento a dos por ajuste del formato de los bits de

configuración de registro 2. Bits MSB se emiten a I1 o Q1 pins y los

bits LSB se emiten a I0 o Q0 pines, para I o el canal Q,

respectivamente. En el caso de 2,5 bits o de 3 bits, el formato de

salida de datos se selecciona en el canal de I solamente, la



011

01

010

001

00

000

-7 -6

-5 -4 -3

-2 -1

100 1 2 3 4 5 6 7

10

101 T = 1

110

11

111

Figure 2. ADC Quantization Levels for 2- and 3-Bit Cases

MSB se emite en la I1, el segundo bit es a I0, y el LSB está en Q1. La Figura 2 ilustra los niveles de cuantificación de ADC para 2 - y casos de 3 bits y también se describe la asignación signo / magnitud de datos. La variable T = 1 designa la ubica-ción de la magnitud umbral para el caso de 2-bits. Divisor de reloj fraccional Un divisor de 12-bit de reloj fraccional se encuentra en la ruta de reloj antes de la ADC y se puede utilizar para generar el reloj de ADC que es una fracción de la entrada de reloj de referencia. En un modo de división fraccional, los suplentes división instantáneas de relación entre las proporciones de la división entera para lograr la fracción deseada. Por ejemplo, si el reloj de salida fraccional es 4,5 veces más lento que el reloj de entrada, una relación de división media de 4,5 se consigue a través de una serie igual de alterna de división por-4 y división por-5 períodos. La relación de división fraccionaria está dada por:

FOUT / Fin = lCount / (4096 - mcount + lCount) donde lCount y mcount son los 12-bit del contador va-lores programados a través de la interfaz serial.

DSP Interfaz de datos GPS se emite desde el ADC como el lógico de cuatro señales (bit0, bit1, bit 2, y bit3) que representan sign/magnitude, binario sin signo, o dos de los datos binarios de complemento en la I (bit0 y bit1) y Q (Bit2 y bit3) canales. La resolución de la ADC se puede establecer hasta 3 bits por canal. Por ejemplo, los datos de 2-bit I y Q en formato tude sign/magni- está asignada como sigue: bit 0 = iSign, bit1 = IMAG, bit2 = QSIGN, y bit3 = QMAG. Los datos se pueden serializar en 16-bit segmentos de bit0, seguido por bit1, Bit2 y bit3. El número de bits que se va a serializar es controlada por los STRMBITS bits en el Registro Configuración 3-


MA

X27

69


STRM_EN

I

ADC

Q

OUTPUT

DRIVER

PIN 21

PIN 20

PIN 17

PIN 18

BIT 0

BIT 1

BIT 2

BIT 3

DATA_OUT

CLK_SER

DATA_SYNC

TIME_SYNC

CONTROL SIGNALS

FROM 3-WIRE

INTERFACE

STRM_EN

STRM_START STRM_STOP

STRM_COUNT<2:0>

DIEID<1:0> STRM_BITS<1:0>

FRM_COUNT<27:0>

STAMP_EN DAT_SYNCEN

TIME_SYNCEN

STRM_RST

STRM_EN

CLK_ADC CLK_SER

ADCCLK_SEL L_CNT<11:0>

M_CNT<11:0>

PIN 15

/2 /4

x2

CLK_IN CLK_OUT

FRCLK_SEL

REFDIV<1:0>

SERCLK_SEL

Figura 3. DSP Interface Top-Level Connectivity and Control Signals

Esto selecciona entre bit0; Bit0 y Bit1; bit0 y Bit2 y Bit0, Bit1, bit 2, y los casos Bit3. Si sólo es bit0 serialzado, el flujo de datos consiste en Bit0 sólo de datos. Si una serialización de bit0 y bit1 (o bit 2) se selecciona, el patrón de flujo de datos consiste en 16 bits de datos seguidas por Bit0 16 bits de bit1 (o bit 2) de datos, que, a su vez, es seguido por 16 bits de datos, bit 0 y así sucesivamente. En este caso, el número de serie reloj debe ser al menos dos veces tan rápido como el reloj ADC. Si un 4-bit serialización de bit 0, bit 1, bit 2, y bit3 que se elija, el reloj de serie debe ser por lo menos cuatro veces más rápido que el reloj del ADC. Los datos del ADC se cargan en paralelo en cuatro

celebración registros que se corresponden con cuatro salidas de ADC. Holding registros tienen 16 bits de longitud y están sincronizados por el reloj ADC. Al final del ciclo de 16-bit ADC, los datos son transferidos en cuatro registros de desplazamiento y se desplaza en serie a la salida durante el siguiente ciclo de 16-bit ADC. Registros de desplazamiento están sincronizados por un reloj en serie que debe elegirse lo suficientemente rápido como para que todos los datos se desplazan a cabo antes de que el siguiente conjunto de datos se cargan desde el ADC. Un patrón de todo ceros siguiente manera los datos después de todos los datos válidos de ADC se transmiten a la salida. Una señal SINCDATOS se utiliza para señalar el comienzo de una validez de 16-bit slice datos. Además, hay una señal que es TIME_SYNC de salida cada 128 a 16.384 ciclos del reloj ADC.


MA

X27

69

Receptor Universal GPS Estados preconfigurados del dispositivo cuando un interfaz serie

no está disponible, el dispositivo se puede utilizar en

estados preconfigurados que no requieren de

programación a través de la interfaz serie. Conexión del

pin PGM a la lógica-alta y SCLK, SDATA, y los pins de

CS a cualquiera de los conjuntos de alta lógica-o bajo el

dispositivo en uno de los estados preconfigurados de

acuerdo con la Tabla 3.

Interfaz de serie, dirección y asignaciones de bits

Una interfaz en serie se utiliza para programar el MAX2769 para

la configuración de los diferentes modos de

funcionamiento.

La interfaz serie está controlado por tres señales: SCLK (reloj de

serie), CS (chip select), y SDATA (datos de serie). El

control de la PLL, AGC, prueba y selección de bloque se

realiza a través del bus serial de interfaz del controlador

de banda base. Una palabra de 32-bit, con el MSB (D27)

que se envían primero, se registró en un registro de

desplazamiento en serie cuando la señal de selección de

chip se afirma bajo. La temporización de las señales

entre la cara se muestra en la Figura 4 y en la Tabla 4

junto con los valores típicos para la configuración y

mantener los requisitos de tiempo.

Tabla 3. Estados de dispositivos preconfigurados

D

EV

ICE

ST

AT

E DEVICE ELECTRICAL CHARACTERISTICS 3-WIRE CONTROL PINS

RE

FE

RE

NC

E

FR

EQ

UE

NC

Y

(MH

z)

RE

FE

RE

NC

E

DIV

ISIO

N

RA

TIO

MA

IN

DIV

ISIO

N

RA

TIO

I

AN

D Q

OR

I

ON

LY

N

UM

BE

R O

F

I Q

BIT

S

I

AN

D Q

LO

GIC

LE

VE

L

IF C

EN

TE

R

FR

EQ

UE

NC

Y

(MH

z)

IF

FIL

TE

R

OR

DE

R

S

CL

K

D

AT

A

C

S

0 16.368 16 1536 I 1 Differential 4.092 5th 0 0 0 1 16.368 16 1536 I 1 Differential 4.092 3rd 0 0 1 2 16.368 16 1536 I 2 CMOS 4.092 5th 0 1 0 3 32.736 32 1536 I 2 CMOS 4.092 5th 0 1 1 4 19.2 96 7857 I 2 CMOS 4.092 5th 1 0 0 5 18.414 18 1539 I 2 CMOS 1.023* 5th 1 0 1 6 13 65 7857 I 2 CMOS 4.092 5th 1 1 0 7 16.368 16 1536 I 1 CMOS 4.092 5th 1 1 1

*If the IF center frequency is programmed to 1.023MHz, the filter passband extends from 0.1MHz to 2.6MHz.

CS

tCSS

tCSH tCSW

SCLK

tDS

tDH tCH

tCL

SDATA DATA

MSB

DATA LSB

ADDR MSB

ADDR LSB

Figura 4. 3-Wire Timing Diagram

15


MA

X27

69


Tabla 4. Serial-Interface Requisitos de temporización

SIMBOLOS PARÁMETRO VALVULA UNID tCSS Flanco de CS a flanco ascendente de la primera vez SCLK. 10 ns tDS Datos hasta el tiempo de configuración de serie del reloj. 10 ns tDH Datos hasta el reloj de tiempo de espera. 10 ns

tCH Reloj de serie de ancho de pulso alto. 25 ns tCL Reloj de ancho de pulso bajo. 25 ns

tCSH SCLK Última flanco a flanco ascendente de la CS. 10 ns tCSW CS ancho de pulso alto. 1 clock

Tabla 5. Configuración predeterminada Registros

REGISTRO

NAME DIRECCION

ES(A3:A0)

DATO DEFECTO

(D27:D0)

CONF1 0000 Configura RX y si las secciones, los ajustes de sesgo para los bloques individuales. A2919A3 CONF2 0001 Configura AGC y las secciones de salida. 0550288 CONF3 0010 Configura el apoyo y funciones de prueba de filtro IF y AGC. EAFF1DC

PLLCONF 0011 Configuración PLL, VCO, y CLK. 9EC0008 DIV 0100 PLL principal y los ratios de referencia división, otros controles. 0C00080

FDIV 0101 PLL relación de división fraccional, otros controles. 8000070 STRM 0110 DSP interfaz número de fotogramas que desea transmitir. 8000000 CLK 0111 Fracciones divisor de reloj valores. 10061B2

TEST1 1000 Reservado a modo de prueba. 1E0F401 TEST2 1001 Reservado a modo de prueba. 14C0402

16


MA

X27

69


Tabla 6. Configuración 1 (Dirección: 0000)

Definiciones detalladas de registros

DATA BIT

LOCALIZACIÓN

VALVULA DESCRIPCION

CHIPEN

27

1

Chip enable. Set 1 para activar el dispositivo y 0 para desactivar el dispositivo completo,

excepto el bus serie.

IDLE 26 0 Idle habilitar. Set 1 para poner el chip en el modo inactivo y 0 para el modo de funcionamiento.

ILNA1 25:22 1000 LNA1 de programación actual.

ILNA2 21:20 10 LNA2 de programación actual.

ILO 19:18 10 LO programación búfer en uso.

IMIX 17:16 01 Mezclador de programación actual.

MIXPOLE

15

0

Mezclador de selección de polos. Set 1 para programar el polo pasivo filtro en la salida del

mezclador a 36MHz, o ajuste 0 a programar la pole en 13MHz.

LNAMODE

14:13

00

LNA modo de selección, D14: D13 = 00: Selección de LNA cerrada por el circuito de

polarización de antena, 01: LNA2 está activa; 10: LNA1 está activa; 11: ambos LNA1 y LNA2

están apagados. MIXEN 12 1 Mezclador habilitar. Set 1 para permitir que el mezclador y 0 para apagar el mezclador.

ANTEN 11 1 Antena sesgo habilitar. Set 1 para permitir que el sesgo de antena y 0 para apagar el sesgo de

antena. FCEN 10:5 001101 Si la programación de la frecuencia central. Predeterminado para fCENTER = 4MHz, BW =

2.5MHz. FBW

4:3

00

Si la selección de ancho de banda de filtro centro. D4: D3 = 00: 2.5MHz; 10: 4.2MHz; 01: 8MHz;

11:18MHz (sólo se utiliza como un filtro de paso bajo).

F3OR5

2

0

Filtro de selección pedido. Ajuste 0 para seleccionar el quinto-orden Butterworth filtro. Set 1

para seleccionar la 3 º orden Butterworth filtro.

FCENX

1

1

Polifásico selección de filtros. Set 1 para seleccionar el modo complejo filtro de paso de banda.

Ajuste 0 para seleccionar el modo de filtro de paso bajo.

FGAIN 0 1 Si el ajuste de ganancia del filtro. Ajuste 0 para reducir la ganancia del filtro en 6dB.

17


MA

X27

69


Tabla 7. Configuración 2 (Dirección: 0001)

DATA BIT

LOCALIZACIÓN

VALVULA DESCRIPCION

IQEN

27

0

I y Q canales de habilitar. Set 1 para permitir a ambos canales I y Q y 0 a I permitir único

canal.

GAINREF

26:15

170d

De ganancia AGC referencia de valor expresado por el número de cuentas MSB (bit

densidad de magnitud).

— 14:13 00 Reservados.

AGCMODE

12:11

00

AGC de control de modo. Set D12: D11 = 00: independiente I y Q; 01: ganancias de I y Q

están bloqueados entre sí; 10: ganancia se fija directamente desde la interfaz serial por

GAININ; 11: El estado no permitido.

FORMAT

10:9

01

Formato de salida de datos. Establecer D10: D9 = 00: binario sin signo; 01: signo y

magnitud; 1X: complemento de dos binario.

BITS

8:6

010

Número de bits en el ADC. Establecer D8: D6 = 000: 1 bit, 001: 1,5 bits; 010: 2 bits; 011: 2,5

bits, 100: 3 bits.

DRVCFG

5:4

00

Controlador de salida de configuración. Establecer D5: D4 = 00: lógica CMOS, 01: lógica

diferencial limitado; 1X: salidas analógicas.

LOEN 3 1 LO tampón habilitar. Set 1 para permitir tampón LO o 0 para deshabilitar el búfer.

RESERVED 2 0 Reservados.

DIEID 1:0 00 Identifica una versión de la CI.

18


MA

X27

69


Table 8. Configuración 3 (Dirección: 0010)

DATA BIT

LOCALIZACIÓN

VALVUL

A

DESCRIPCIÓN

GAININ 27:22 111010 Ganancia PGA valor de programación de la interfaz serial en pasos de dB por LSB.

FSLOWEN 21 1 Bajo valor del ADC a gran escala de habilitación. Set 1 para activar o 0 para desactivar.

HILOADEN 20 0 Set 1 para habilitar el controlador de salida para conducir cargas elevadas.

ADCEN 19 1 ADC habilitar. Set 1 para habilitar ADC o 0 para desactivar.

DRVEN 18 1 Conductor de habilitación de salida. Set 1 para que el conductor o 0 para desactivar.

FOFSTEN 17 1 Filtrar DC offset cancelación circuitos habilitar. Set 1 para habilitar los circuitos o 0 a

FILTEN 16 1 Si Habilitar filtro. Set 1 para activar el filtro o 0 para desactivar.

FHIPEN

15

1

Highpass acoplamiento habilitar. Set 1 para permitir el acoplamiento entre el filtro de paso

alto y PGA, o 0 para deshabilitar el acoplamiento.

— 14 1 Reservados.

PGAIEN 13 1 I-canal PGA habilitar. Set 1 para activar la PGA en el canal I o 0 para desactivarlo.

PGAQEN 12 0 Q-canal PGA habilitar. Set 1 para activar la PGA en el canal Q o 0 para desactivar.

STRMEN

11

0

DSP interfaz para la transmisión en serie de datos permiten. Este bit se configura el IC tal

que la interfaz DSP se inserta en la trayectoria de la señal. Set 1 para habilitar la interfaz o

0 para deshabilitar la interfaz.

STRMSTART

10

0

El borde postular ive de este comando permite el flujo de datos a la salida. También

permite reloj, sincronización de datos y salidas de la sincronía.

STRMSTOP

9

0

El borde postular ive de este comando desactiva el flujo de datos a la salida. También

deshabilita reloj, sincronización de datos y salidas de la sincronía.

STRMCOUNT 8:6 111 Establece el tiempo que el contador de datos de 128 (000) 16 394 (111) cuadro por poco

s. STRMBITS

5:4

01

Número de bit s escuchados. D5: D4 = 00: I MSB; 01: MSB, LSB I, 10: MSB, Q MSB;

STAMPEN

3

1

11: MSB, LSB I, Q MSB, LSB Q.

TIMESYNCEN

2

1

La señal permite la inserción del número de trama al comienzo de cada trama. Si está

desactivado, sólo los datos de ADC se transmite a la salida.

DATSYNCEN

1

0

Esta señal permite la salida de los pulsos de sincronización de tiempo en todo momento

cuando la transmisión está habilitada por el comando STRMEN. De lo contrario, los

impulsos de sincronización de tiempo están disponibles sólo cuando el flujo de datos está

activo en la salida, por ejemplo, en los intervalos de tiempo ligados por los comandos

STRMSTART y STRMSTOP.

STRMRST

0

0 Esta señal de control permite que los pulsos de sincronización en la salida SINCDATOS.

Cada pulso es coincidente con el comienzo de la palabra de 16-bit de datos que

corresponde a una

19


MA

X27

69


Tabla 9. PLL Configuración (Dirección: 0011)

BIT DATOS

LOCALIZACIÓN

VALVULA

POR

DEFECTO

DESCRIPCIÓN

VCOEN 27 1 VCO habilitar. Set 1 para habilitar el VCO o 0 para desactivar VCO.

IVCO

26

0

VCO en modo de corriente de selección. Set 1 para programar el VCO en el modo de baja corriente o

0 a programa en el modo normal


REFOUTEN 24 1 Clock buffer habilitar. Set 1 para habilitar el buffer de reloj o 0 para deshabilitar el buffer de reloj.


REFDIV

22:21

11

Relación de divisor de reloj de salida. Establecer D22: D21 = 00: La frecuencia de reloj de frecuencia

XTAL = x 2; 01: Frecuencia de reloj = frecuencia XTAL / 4, 10: Frecuencia de reloj = frecuencia XTAL /

2, 11: Frecuencia de reloj = XTAL.

IXTAL

20:19

01

Programación actual para el oscilador XTAL / buffer. Set D20: D19 = 00: oscilador de corriente normal;

01: buffer corriente normal; 10: medio oscilador actual; 11: oscilador de alta corriente.

XTALCAP 18:14 10000 Digital carga XTAL programación tapa.

LDMUX 13:10 0000 LD pin selección de salida. Set D13: D10 = 0000: PLL bloqueo de detección de señal.

ICP 9 0 Bomba de carga selección actual. Set 1 de 1 mA y 0 a 0,5 mA.

PFDEN 8 0 Ajuste 0 para el funcionamiento normal o 1 para desactivar el detector de frecuencia de fase PLL.

— 7 0 Reservados.

CPTEST

6:4

000

Carga de la bomba de prueba. Set D6: D4 = 000: Funcionamiento normal; X10: darle vida; X01 =

bomba hacia abajo; 100 = impedancia alta; 111: tanto hacia arriba como hacia abajo.

INT_PLL 3 1 Control de modo PLL. Set 1 para permitir que el PLL entero-N o 0 para permitir que el PLL fraccional-

N. PWRSAV 2 0 PLL modo de ahorro de energía. Set 1 para activar el modo de ahorro de energía o 0 para desactivar.

— 1 0 Reservados.

— 0 0 Reservados.

20


BIT DE DATO LOCALIZACION VALVULA

DESCRIPCION

— 27:0 1E0F401 Reservado.

DATO BIT

LOCALIZACIÓN VALVULA

DESCRIPCIÓN

— 27:0 14C0402 Reservado.

MA

X27

69


Table 10. PLL Integer Division Ratio (DIRECCIONES 0100)

DATA BIT

LOCALIZACIÓN VALVULA

DESCRIPCION

NDIV 27:13 1536d PLL entero relación de división. RDIV 12:3 16d PLL relación de división de referencia.

— 2:0 000 Reservados.

Table 11. PLL Division Ratio (DIRECCIONES 0101)

DATA BIT

LOCALIZACIÓN

VALVULA

DESCRIPCION

FDIV 27:8 80000h Relación de divisor PLL fraccionada. — 7:0 01110000 Reservados.

Table 12. DSP Interface (DIRECCIONES 0110)

DATA BIT

LOCALIZACIÓN

VALVUL

A

DESCRIPCION

FRAMECOUNT

27:0

8000000h

Esta palabra define el número del fotograma en el que se inicia la transmisión. Este modo

se activa cuando se activa el modo de transmisión por un STRMEN comandos, pero una

STRMSTART comando no se recibe. En este caso, el contador se pone a cero en la

afirmación de STRMEN, y comienza su recuento. Cuando el número de trama alcanza el

valor definido por FRMCOUNT, la transmisión comienza.

Tabla 13. Clock Fractional Division Ratio (DIRECCIONES 0111)

DATA BIT

LOCALIZACIÓN

VALVULA

DESCRIPCION

L_CNT 27:16 256d Establece el valor para el contador L.

M_CNT 15:4 1563d Establece el valor para el contador M.

FCLKIN

3

0

Divisor de reloj fraccional. Set 1 para seleccionar el reloj ADC venir del divisor de reloj

fraccional, o 0 para omitir el reloj ADC desde el divisor de reloj fraccionada.

ADCCLK

2

0

ADC de selección del reloj. Ajuste 0 para seleccionar el reloj divisor ADC y fraccionarios

que venir del divisor de referencia / multiplicador.

SERCLK

1

1

Serializador de selección de reloj. Ajuste 0 para seleccionar la salida de reloj serializador

que venir del divisor de referencia / multiplicador.

MODE 0 0 DSP interfaz de selección de modo.

Tabla 14. Test Mode 1 (DIRECCIONES 1000) Tabla 15. Test Mode 2 (DIRECCIONES 1001)

21


Receptor Universal GPS Información de Aplicaciones

Las entradas LNA y mezclador requieren una consideración cuidadosa en la adecuación a las líneas de 50Ω. Suministro adecuado de anulación, puesta a tierra, y el diseño son necesarios para la fiabilidad del rendimiento de todos los circuitos de RF.

Low-Power Funcionamiento El MAX2769 puede ser operado en un modo de bajo consumo de energía mediante la programación de los valores de tendencia actual de los bloques individuales a sus valores mínimos recomendados. La siguiente tabla resume los cambios recomendados a la interfaz serial registros de estados predeterminados para lograr un funcionamiento de bajo consumo: ILNA1 = 0010

ILNA2 = 00

OIT = 00

IMIX = 00

F3OR5 = 1

ANTEN = 0

BITS = 000

IVCO = 0

REFOUTEN = 0

PLLPWRSAV = 1

En este modo, LNA, mezclador, LO, y las corrientes del VCO se reducen a sus valores mínimos recomendados. La. Si el filtro está configurado como un filtro de orden tercero Los datos de salida en un modo de 1-bit CMOS en el canal de I solamente. PLL está en un número entero N-ahorro de energía de modo, que puede ser utilizado si la relación de división principal es divisible por 32. La circuitería de polarización de antena está desactivada.

En el modo de bajo consumo de energía, el consumo total de corriente se reduce a 10 mA, mientras que la cifra total en cascada ruido aumenta a 3.8dB.

El funcionamiento en banda ancha y Galileo

Aplicaciones GLONASS El uso de las opciones de receptor de banda ancha se recomienda para aplicaciones de Galileo y GLONASS. El sintetizador de frecuencia se utiliza para sintonizar LO a una frecuencia deseada, la cual, a su vez, determina la elección de la

SI frecuencia central. Cualquiera de un fraccional-N o un modo entero-N del sintetizador de frecuencia puede ser utilizado dependiendo de la elección de la frecuencia de

referencia.

Para la recepción de Galileo, ajuste el ancho de banda del filtro IF para

4.2MHz (FBW = 10) y ajustar la frecuencia de IF a través de un centro de FCEN palabra de control para el medio de la banda de señal de conversión descendente. Como alternativa, utilice ajustes de banda ancha de 8 MHz y 18MHz cuando el receptor está en modo de cero-IF.

Para GLONASS, así como la recepción de GPS de código P, una configuración de receptor IF cero se usa en el que el MI. Fil-tro se utiliza en un modo de filtro de paso bajo (FCENX = 1) con un ancho de banda de dos lados de 18MHz

Se recomienda que un LNA antena activa se utilice en aplicaciones de gran ancho de banda de tal manera que el PGA se hace funcionar a niveles de ganancia inferior para un máximo de ancho de banda. Si la ganancia PGA se programa directamente desde una interfaz de seri-al, GAININ valores entre 32 y 38 se recomiendan. Establecer el polo del filtro en la salida del mezclador a

36MHz a través MIXPOLE = 1.

Problemas de diseño El kit MAX2769 EV se puede utilizar como punto de partida para el diseño. Para un mejor rendimiento, tener en cuenta la conexión a tierra y el envío de RF, banda base y la fuente de alimentación de línea PCB adecuada. Hacer conexiones de vías al plano de tierra lo más corto posible. En los puertos de alta impedancia, tenga rastros cortos para minimizar la capacitancia shunt. EV Kit de archivos Gerber se pueden solicitar en www.maxim-ic.com.

Del suministro de energía de diseño para minimizar el acoplamiento entre las distintas secciones de la IC, una estrella de la fuente de alimentación configuración de enrutamiento con un condensador de desacoplamiento grande en un nodo central VCC es recomendado. Las trazas de VCC se ramifican desde este nodo, cada uno va a un nodo separado VCC en el circuito. Colocar un condensador de derivación tan cerca como sea posible a cada patilla de alimentación Esta disposición proporciona desacoplamiento local en cada pin VCC. Utilice por lo menos un capacitor de paso por medio de una conexión a tierra de baja inductancia. No comparta las vías terrestres de condensadores con

cualquier otra rama.


MA

X27

69


Historial de revisiones

REVISION

NUMERO REVISION

DATO

DESCRIPCION PAGINAS

MODIFICADAS

0 6/07 versión inicial — 1 1/09 Añadido MAX2769E / W, especificaciones actualizadas 1, 4, 12, 16, 22

2

6/10

Eliminó las referencias a la función de sensor de temperatura, cambió

cuatro especificaciones de SPF, y ha añadido temperatura de soldadura 1–4, 8, 9, 10,

14–18, 22

Maxim no puede asumir responsabilidad por el uso de cualquier otro sistema de circuitos de circuitos enteramente consagrado en un producto Maxim. No hay

licencias de patentes de circuitos están implicados. Maxim se reserva el derecho de modificar los circuitos y las especificaciones sin previo aviso en cualquier

momento.

23 Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600

© 2010 MAXIM MAXIM INTEGRATED PRODUCTS ES UNA MARCA REGISTRADA DE MAXIM INTEGRATED PRODUCTS, INC.

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