Creative Commons License Deed - Salle-URL · 4.1.3 Tipus de circuits electrònics de potència ......

Creative Commons License Deed Reconeixement-No comercial-Sense obres derivades 2.5 Espanya

Vostè és lliure de: Copiar, distribuir i comunicar públicament l’obra.

Sota els següents condicionants:

Reconeixement. S’ha de referenciar aquesta obra a Ignacio Blázquez - Enginyeria La Salle (Estudis Semipresencials).

No comercial. No es pot utilitzar aquesta obra per a finalitats comercials. Sense obres derivades. No es pot alterar, transformar o generar una obra derivada a partir d’aquesta.

• Quan reutilitzeu o distribuïu l'obra, heu de deixar ben clar els termes de la llicència de l'obra. • Alguna d'aquestes condicions pot no aplicar-se si obteniu el permís del titular dels drets d'autor.

• No hi ha res en aquesta llicència que menyscabi o restringeixi els drets morals de l'autor.

Els drets derivats d'usos legítims o altres limitacions reconegudes per llei no queden afectats per l'anterior

Això és un resum fàcilment llegible del text legal (la llicència completa) disponible en els idiomes següents:

Català Castellà Basc Gallec

CRÈDITS

Autor: Ignacio Blázquez

Editor: Lluís Vicent

Coordinació lingüística: Sara Laso

Revisió lingüística: Mireia Gabernet

Maquetació: Sara Laso

Disseny de portada: Marc Segarra

Aquesta edició ha comptat amb el suport de l’Agència de Gestió d’Ajuts Universitaris i de Recerca (AGAUR) de la Generalitat de Catalunya en la Convocatòria d’ajuts a l’edició i la difusió de llibres de text o manuals universitaris i llibres cientificotècnics, en suport paper o en suport electrònic, escrits en llengua catalana (DILL 2008).

ISBN: 978-84-935665-9-3

1

ÍNDEX

SESSIÓ 1 ..................................................................................................................... 5

1. Introducció a la Microelectrònica............................................................................ 5

1.1 Introducció històrica .................................................................................................... 5 1.1.1 Els transistors d’efecte de camp ................................................................................................. 6 1.1.2 El sistema MOS ........................................................................................................................... 6

SESSIÓ 2 ..................................................................................................................... 9 1.1.3 El transistor MOSFET .................................................................................................................. 9

SESSIÓ 3 ................................................................................................................... 13

1.2 Funció de transferència en contínua de l’inversor MOS .............................................. 13 1.2.1 Aplicació: Funció de transferència en contínua de l’inversor nMOS amb resistència lineal com a càrrega ............................................................................................................................................ 15

SESSIÓ 4 ................................................................................................................... 19 1.2.2 Funció de transferència en contínua de l’inversor nMOS amb diferents tipus de càrregues .. 19

SESSIÓ 5 ................................................................................................................... 23 1.2.3 L’inversor CMOS ....................................................................................................................... 23

SESSIÓ 6 ................................................................................................................... 27 1.2.4 Problemes: Funció de transferència en contínua (1) ............................................................................ 27

SESSIÓ 7 ................................................................................................................... 31 1.2.5 Problemes: Funció de transferència en contínua (2) ............................................................................ 31

SESSIÓ 8 ................................................................................................................... 37

1.3 L’inversor MOS en commutació .................................................................................. 38 1.3.1 Temps de baixada i temps de pujada dels inversors nMOS i CMOS ......................................... 39 1.3.2 Temps de propagació del retard dels inversors nMOS i CMOS ................................................ 40 1.3.3 Freqüència màxima i temps de propagació del retard de l’inversor ........................................ 40

SESSIÓ 9 ................................................................................................................... 43 1.3.4 Capacitats intrínseques del MOSFET ........................................................................................ 43

SESSIÓ 10 ................................................................................................................. 47 1.3.5 Capacitat de sortida dels inversors MOS .................................................................................. 47

SESSIÓ 11 ................................................................................................................. 51 1.3.6 Problemes: Resposta transitòria dels inversors MOS (1).......................................................... 51 1.3.7 Treball 1‐01: Simulació de la resposta transitòria d’un inversor MOS (opcional) .................... 55

SESSIÓ 12 ................................................................................................................. 57 1.3.8 Problemes: Resposta transitòria dels inversors MOS (2).......................................................... 57

SESSIÓ 13 ................................................................................................................. 63

1.4 Portes bàsiques nMOS ............................................................................................... 63 1.4.1 Portes bàsiques CMOS .............................................................................................................. 67 1.4.2 Redimensionament de transistors ............................................................................................ 69

SESSIÓ 14 ................................................................................................................. 73 1.4.3 Problemes: Portes lògiques nMOS i CMOS ............................................................................... 73

2

SESSIÓ 15 ................................................................................................................. 79

2. Sistemes digitals amb estructura d’Array ............................................................. 79

2.1 Sistemes digitals amb estructura d’Array ................................................................... 79 2.1.1 Memòria ROM .......................................................................................................................... 79 2.1.2 Disposicions lògiques programables ......................................................................................... 81

SESSIÓ 16 ................................................................................................................. 83 2.1.3 Dispositius lògics programables (EPLDs) ................................................................................... 83 2.1.4 FPGAs ........................................................................................................................................ 85

SESSIÓ 17 ................................................................................................................. 87 2.1.5 Memòria RAM........................................................................................................................... 87 2.1.6 Registres de desplaçament MOS dinàmics ............................................................................... 89

SESSIÓ 18 ................................................................................................................. 93 2.1.7 Problemes: Estructures digitals en array .................................................................................. 93

SESSIÓ 19 ............................................................................................................... 103

3. Conversors D/A i A/D .......................................................................................... 103

3.1 Introducció .............................................................................................................. 103 3.1.1 Principis de conversió digital‐analògica .................................................................................. 103 3.1.2 Principis de conversió analògica‐digital .................................................................................. 107

SESSIÓ 20 ............................................................................................................... 111

3.2. Conversors A/D ....................................................................................................... 111 3.2.1 Característiques i especificacions típiques d’un DAC ............................................................. 111 3.2.2 Circuits conversors D/A bàsics ................................................................................................ 114

SESSIÓ 21 ............................................................................................................... 119 3.2.3 Conversors D/A amb fonts de corrent .................................................................................... 119 3.2.4 Conversors D/A segmentats ................................................................................................... 122

SESSIÓ 22 ............................................................................................................... 125 3.2.5 Polarització de les fonts de corrent ........................................................................................ 125 3.2.6 Exemples de conversors reals ................................................................................................. 126 3.2.7 Conversors d’elevada precisió ................................................................................................ 127

SESSIÓ 23 ............................................................................................................... 129 3.2.8 Problemes: Conversors D/A (1) .............................................................................................. 129

SESSIÓ 24 ............................................................................................................... 135 3.2.9 Problemes: Conversors D/A (2) .............................................................................................. 135

SESSIÓ 25 ............................................................................................................... 141

3.3 Conversors A/D ........................................................................................................ 141 3.3.1 Característiques i especificacions típiques d’un ADC ............................................................. 141 3.3.2 Tècniques de conversió A/D ................................................................................................... 143

SESSIÓ 26 ............................................................................................................... 145 3.3.3 Conversors A/D integradors: generalitats .............................................................................. 145 3.3.4 Conversor A/D integrador de pendent únic ........................................................................... 146 3.3.5 Conversor A/D integrador de doble pendent ......................................................................... 147 3.3.6 Conversor A/D integrador de balanceig de càrrega ............................................................... 148 3.3.7 Errors, característiques i aplicacions dels conversors integradors ......................................... 148

3

SESSIÓ 27 ............................................................................................................... 151 3.3.8 Conversors A/D de rampa digital ............................................................................................ 151 3.3.9 Conversors A/D d’aproximacions successives ........................................................................ 153 3.3.10 Conversors A/D paral∙lel ....................................................................................................... 154 3.3.11 Conversors A/D sèrie‐paral∙lel .............................................................................................. 155

SESSIÓ 28 ............................................................................................................... 157 3.3.12 Problemes: Conversors A/D (1) ............................................................................................ 157

SESSIÓ 29 ............................................................................................................... 163 3.3.13 Problemes: Conversors A/D (2) ............................................................................................ 163

SESSIÓ 30 ............................................................................................................... 171

4.1. Introducció als Sistemes i Dispositius Electrònics de Potència ................................. 171 4.1.1 Electrònica de Potència. Introducció ...................................................................................... 171 4.1.2 Dispositius semiconductors de potència ................................................................................ 172 4.1.3 Tipus de circuits electrònics de potència ................................................................................ 175

SESSIÓ 31 ............................................................................................................... 177

4.2 El diode de potència ................................................................................................. 177 4.2.1 Característiques tensió‐corrent dels díodes de potència ....................................................... 177 4.2.2 Característiques de recuperació inversa del díode de potència ............................................. 179 4.2.3 Tipus de díodes de potència ................................................................................................... 181

SESSIÓ 32 ............................................................................................................... 183 4.2.4 Efectes del temps de recuperació inversa .............................................................................. 183 4.2.5 Associació de díodes en sèrie i en paral∙lel ............................................................................. 186

SESSIÓ 33 ............................................................................................................... 189 4.2.6 Problemes: Díodes de Potència .............................................................................................. 189

SESSIÓ 34 ............................................................................................................... 195

4.3 El transistor bipolar de potència ............................................................................... 195 4.3.1 Característiques en contínua del transistor bipolar de potència ............................................ 195 4.3.2 Característiques en commutació del transistor bipolar.......................................................... 198

SESSIÓ 35 ............................................................................................................... 201 4.3.3 Control d’excitació de base del transistor bipolar de potència .............................................. 201 4.3.4 Limitacions de sobrecorrents i sobretensions ........................................................................ 204 4.3.5 Aïllament dels circuits d’excitació ........................................................................................... 205

SESSIÓ 36 ............................................................................................................... 207 4.3.6 Problemes: Transistors bipolars de Potència .......................................................................... 207

SESSIÓ 37 ............................................................................................................... 211

4.4 El tiristor .................................................................................................................. 211 4.4.1 Característiques i model del tiristor ....................................................................................... 211 4.4.2 Activació i commutació del tiristor ......................................................................................... 213 4.4.3 Tipus de tiristors ..................................................................................................................... 215

SESSIÓ 38 ............................................................................................................... 219

4.5 Tècniques de commutació del tiristor ....................................................................... 219 4.5.1 Commutació natural del tiristor ............................................................................................. 219 4.5.2 Commutació forçada: autocommutació ................................................................................. 221

SESSIÓ 39 ............................................................................................................... 223

4

4.5.3 Commutació impulsada .......................................................................................................... 223 4.5.4 Commutació polsada ressonant ............................................................................................. 226

BIBLIOGRAFIA BÀSICA ............................................................................................ 229

BIBLIOGRAFIA COMPLIMENTÀRIA .......................................................................... 229

GLOSSARI ............................................................................................................... 231

5

SESSIÓ 1 Nom: L’estructura MOS Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:

o Bibliografia bàsica: [Kang1999] [Blázquez1998]

o Bibliografia complementària: [Uyemura1988]

OBJECTIUS En aquesta sessió veurem una breu introducció al món de la microelectrònica i analitzarem l’estructura MOS (Metall-Òxid-Semiconductor), base dels transistors MOSFET, per tal d’entendre després el comportament d’aquests transistors, en els quals es basen la majoria dels sistemes digitals d’avui.

CONTINGUTS En aquesta sessió veurem tres apartats del tema actual, en els quals revisarem l’evolució dels sistemes digitals integrats i les característiques principals dels transistors d’efecte de camp (FET), que els fan preferibles davant altres tipus de dispositius per certes aplicacions digitals integrades. Ens centrarem en l’estructura base dels transistors MOSFET, l’estructura MOS, i en el seu comportament davant de diferents tipus de polarització.

1. Introducció a la Microelectrònica

1.1 Introducció històrica En aquest apartat veurem de forma resumida l’evolució dels sistemes digitals integrats durant les últimes dècades.

Evolució dels Circuits Integrats

Des de la creació del transistor fins avui, l’evolució dels circuits integrats (CIs) ha estat espectacular. Aquesta evolució, traduïda en un increment constant del nombre de transistors per xip, ha estat deguda a una constant innovació tecnològica i en les metodologies de disseny i simulació dels sistemes.

6

Cada època ha estat marcada per una tecnologia diferent de fabricació de circuits integrats, permetent un increment de les seves capacitats i la possibilitat d’implementar aplicacions cada cop més complexes.

[Kang1999] pàgines 1-5.

[Blázquez1998] pàgines 5-6.

1.1.1 Els transistors d’efecte de camp En aquest apartat veurem els tipus, característiques principals i estructura bàsica dels transistors MOSFET.

El transistor d’efecte de camp: tipus i característiques principals

Existeixen dos tipus de transistors d’efecte de camp (FET): el JFET (Junction Field Effect Transistor) i el MOSFET (Metal Oxide Semiconductor Field Effect Transistor), essent aquest més adequat per a la implementació de sistemes digitals integrats. Els transistors MOSFET tenen una sèrie d’avantatges i d’inconvenients respecte del transistor bipolar (BJT, Bipolar Junction Transistor), emprat també en la implementació d’alguns sistemes digitals integrats. Segons els tipus de MOSFETs emprats en la fabricació de circuits integrats, parlarem de diferents tecnologies MOS: pMOS, nMOS i CMOS.

[Kang1999] pàgines 47.


1.1.2 El sistema MOS En aquest apartat estudiarem l’estructura i les característiques principals del sistema MOS, i el seu comportament en funció de la polarització aplicada.

Estructura del sistema MOS

Anomenem sistema MOS a una estructura de tres capes superposades: la superior de metall, la intermèdia d’òxid i la inferior de semiconductor. Cadascun d’aquests materials té les seves propietats elèctriques, que faran que tot el conjunt es comporti de manera diferent segons com el polaritzem.

7

[Uyemura1988] pàgines 1-3 (figura 1.1).


Capacitat per unitat d’àrea de l’estructura MOS

Una propietat elèctrica important d’aquesta estructura és la capacitat que presenta. Podem pensar que es tracta de dos "conductors" (capes de metall i de semiconductor) aïllats per un dielèctric (capa d’òxid). Això ens permet calcular la capacitat per unitat d’àrea, oxC , a partir de la d’un condensador pla.

[Kang1999] pàgines 48-51 (figura 3.1).

[Uyemura1988] pàgines 3-4.


Polarització de l’estructura MOS

Si agafem el potencial del substrat (capa semiconductora) com a referència, segons la magnitud i polaritat de la tensió aplicada al terminal de porta (capa de metall) trobem diferents comportaments elèctrics de l’estructura MOS. Si la tensió aplicada en el terminal de porta, GV , és negativa, es produeix una acumulació de portadors majoritaris en la superfície del substrat. Anomenem a aquesta regió de funcionament d’acumulació o d’enriquiment. Si la tensió aplicada en el terminal de porta és positiva i de petita magnitud, es produeix una deplexió de portadors majoritaris en la superfície del substrat cap a la seva zona inferior, restant la superfície del substrat sense portadors mòbils de càrrega. Anomenem aquesta regió de funcionament de deplexió o d’empobriment i tant la profunditat de l’anomenada zona de deplexió com la càrrega acumulada en aquesta zona depenen de la magnitud del potencial aplicat en el terminal de porta. Si la tensió GV supera un cert valor, la profunditat de la zona de deplexió ja no augmenta més, i l’increment de camp elèctric és ara suportat per una acumulació de portadors de càrrega minoritaris del substrat en la seva superfície, donant lloc a una capa d’inversió elèctrica (portadors de signe invers als majoritaris en aquest tipus de semiconductor). Anomenem aquesta regió de funcionament d’inversió, i podem trobar l’expressió de la tensió llindar necessària en el terminal de porta per que es produeixi,

TOV , en funció dels paràmetres dels materials que formen l’estructura MOS.

[Kang1999] pàgines 52-55, 58-59, 61-62.

[Uyemura1988] pàgines 4-10 (figures 1.2, 1.3, 1.4 i 1.5).

8


Efectes de la polarització del substrat

Si polaritzem el substrat amb una diferència de potencial externa aplicada entre la seva superfície i la seva zona inferior, la tensió llindar necessària en el terminal de

porta per produir la inversió elèctrica canvia, essent la nova tensió llindar TV la que teníem en absència de polarització del substrat, TOV , més un increment que depèn de la tensió de polarització del substrat i de propietats elèctriques de l’estructura MOS.



[Blázquez1998] pàgines 11.

RESUM En aquesta sessió hem donat una visió general de l’evolució dels circuits integrats durant les últimes dècades i hem estudiat les característiques elèctriques principals de l’estructura metall-òxid-semiconductor en què es basen els transistors MOSFET.

9

SESSIÓ 2 Nom: El Transistor MOSFET Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 3 hores Treball a lliurar: no Material:

o Bibliografia bàsica: [Kang1999]

o Bibliografia complementària: [Blázquez1998] [Uyemura1988]

PRECEDENTS Hem estudiat les bases del comportament elèctric de l’estructura metall-òxid-semiconductor en la qual es basa el funcionament dels transistors MOSFET, i l’hem caracteritzada per un conjunt de paràmetres que depenen de la geometria i les propietats dels materials que la formen.

OBJECTIUS En aquesta sessió haurem d’entendre el funcionament i comportament dels diferents tipus de transistor MOSFET, i caracteritzar aquest comportament mitjançant un conjunt d’equacions que ens permetran relacionar el corrent del dispositiu en funció de les diferències de potencial aplicades als seus terminals.

CONTINGUTS En aquesta sessió estudiarem l’estructura, el funcionament i les equacions bàsiques del transistor MOSFET, diferenciant els diferents tipus: de canal n i de canal p; d’enriquiment (acumulació) i d’empobriment (deplexió). Ens centrarem sobretot en l’estudi i comprensió del comportament del transistor MOSFET de canal n i enriquiment, indicant les diferències en el funcionament dels altres respecte d’aquest, per poder després analitzar circuits implementats amb aquests tipus de transistors.

1.1.3 El transistor MOSFET En aquest apartat veurem l’estructura física d’un transistor MOSFET, els tipus de transistors MOSFET, les seves regions de polarització i les equacions que relacionen el corrent i les tensions aplicades en aquest dispositiu.

10

Estructura del transistor MOSFET

L’estructura d’un transistor MOSFET es basa en l’estructura metall-òxid-semiconductor, a la qual afegim dues regions laterals de semiconductor força dopat amb impureses de tipus oposats a les de la capa semiconductora. La capa de metall (o polisilici) defineix el terminal de porta (gate) del transistor, i la capa semiconductora inferior, el terminal de substrat (bulk). Les regions laterals de semiconductor força dopat defineixen els terminals de drenador (drain) i font (source), essent aquests dos terminals intercanviables. És important tenir en compte la geometria i les dimensions de les diferents regions, sobre tot la longitud (L) i l’amplada (W) del canal, ja que influiran de forma decisiva en el comportament elèctric del transistor.




MOSFET de canal n (nMOS) i MOSFET de canal p (pMOS)

Si el substrat del transistor és de semiconductor tipus p, diem que el transistor és de canal n, ja que, com veurem més endavant, la capa d’inversió elèctrica que es produirà en la superfície del substrat, sota certes condicions de polarització del transistor, i que anomenarem canal, serà rica en electrons (tipus n). Pel contrari, si el substrat és de material semiconductor tipus n, el transistor és de canal p.


[Uyemura1988] pàgines 12-13,139-140 (figures 1.7 i 3.24).

[Blázquez1998] pàgines 12,17-18,42.

MOSFET de canal n i enriquiment (acumulació). Funcionament

L’estructura que hem vist fins ara es correspon a la d’un transistor de canal n i enriquiment (Enhancement Mode MOSFET o E-Mode MOSFET). Si agafem com a referència el potencial en el terminal de substrat ( )0=BV i suposem que no existeix polarització del substrat ( )0== BS VV , segons el potencial aplicat en el terminal de porta

( )GV , l’estructura MOS queda polaritzada en les regions d’acumulació, deplexió o inversió que hem estudiat a la sessió anterior. Si la tensió en el terminal de porta respecte la del terminal de font és inferior a la tensió llindar que produeix la capa d’inversió elèctrica en la superfície del substrat

11

( )TOGS VV < diem que el transistor està en zona de tall, i no és possible la circulació de corrent entre els terminals de drenador i font. Si TOGS VV > , apareix la capa d’inversió a la superfície del substrat, que anomenarem canal, essent ara possible la circulació de corrent entre els terminals de drenador i font. En funció de la magnitud de la diferència de potencial entre els terminals de drenador i

font, DSV , es poden distingir dos comportaments diferents quan existeix canal. Si

TOGSDS VVV −< , el canal existeix en tota la regió de porta i es comporta de forma semblant (no igual) a la d’una resistència òhmica, pel que diem que el transistor està polaritzat en la zona òhmica de les seves característiques. Si TOGSDS VVV −> , es produeix una “estrangulació” del canal i el transistor treballa en la zona de saturació. Quan existeix polarització del substrat ( )0≠=− SBBS VVV hem de tenir en compte que

la tensió llindar passa a ser TV en comptes de TOV .

[Kang1999] pàgines 55-58, 64-66.

[Uyemura1988] pàgines 14-18 (figures 1.8 i 1.9).


MOSFET de canal n i enriquiment (acumulació). Equacions

A partir d’un model bidimensional de l’estructura del canal d’un transistor MOSFET i comparant el seu comportament amb el d’una resistència, es pot obtenir una relació entre el corrent de drenador i les diferències de potencial aplicades entre els terminals del transistor, quan aquest està polaritzat en la seva zona òhmica. Aquest corrent creix amb DSV , fins que s’arriba a la saturació del transistor, moment a partir del qual podem suposar que el corrent de drenador roman constant amb DSV , encara que si volem una aproximació millor, podem considerar que el corrent creix linealment amb la diferència de potencial entre drenador i font. Si el transistor està en tall, podem considerar, menyspreant els corrents de fuites, que el corrent de drenador és nul. En aquestes equacions i en els seus marges de validesa, apareixen paràmetres que depenen de la geometria i de la tecnologia de fabricació dels transistors, com són el paràmetre de transconductància del procés ( )'k , el paràmetre de transconductància del transistor ( )β , la tensió llindar i el factor de modulació en la longitud del canal ( )λ .

12


MOSFET d’empobriment (deplexió)

Mitjançant un procés d’implantació d’ions en la superfície del substrat durant el procés de fabricació del transistor MOSFET podem modificar-ne la tensió llindar, fins i tot canviant-la de signe. Això vol dir que hem creat un canal que existeix fins i tot sense tensió aplicada al terminal de porta. A aquest tipus de transistor se l’anomena d’empobriment o deplexió (Depletion Mode MOSFET o D-Mode MOSFET), i es pot aconseguir que desaparegui el canal (i es talli el transistor) aplicant en el terminal de porta tensions de polaritat oposades a les que fèiem servir per crear canal en un transistor d’enriquiment o acumulació. Podem comprovar que, tret del canvi de signe en la tensió llindar, les equacions per un transistor MOSFET d’empobriment són les mateixes que per un transistor d’enriquiment.




RESUM En aquesta sessió hem explicat l’estructura i el funcionament dels diferents tipus de transistors MOSFET i l’hem quantificat mitjançant un conjunt d’equacions que relacionen el corrent de drenador amb les diferències de potencial aplicades al transistor i els seus paràmetres tecnològics i geomètrics.

13

SESSIÓ 3 Nom: L’inversor MOS. Funció de transferència en contínua (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



PRECEDENTS En la sessió anterior, hem estudiat l’estructura, el funcionament i les equacions dels transistors MOSFET, distingint entre els diferents tipus de transistors segons el tipus de canal i el signe de la tensió llindar.

OBJECTIUS En aquesta sessió començarem a estudiar el circuit digital més bàsic implementat amb transistors MOSFET, l’inversor lògic. Haurem d’entendre les bases del funcionament d’un inversor nMOS quant a la seva funció de transferència en contínua (relació entre la tensió de sortida i la tensió d’entrada), per poder, en sessions posteriors, analitzar i comparar diferents configuracions inversores.

CONTINGUTS En aquesta sessió estudiarem la funció de transferència en contínua (VTC; Voltage Transfer Curve) d’un inversor MOS, comparant-la amb la d’un inversor ideal, i introduint un conjunt de punts (voltatges crítics) que ens ajudaran a caracteritzar l’inversor d’una forma senzilla.

1.2 Funció de transferència en contínua de l’inversor MOS

En aquest apartat estudiarem els conceptes bàsics que ens ajudaran a caracteritzar un inversor MOS qualsevol en funció de la relació entre la seva tensió de sortida i la seva tensió d’entrada.

L’inversor ideal. Funció de transferència en contínua

Un inversor ideal es caracteritza per una funció de transferència en contínua amb només dos possibles valors de tensió de sortida iguals als nivells d’alimentació del

14

circuit en funció de si la tensió d’entrada és inferior o superior a la meitat de la tensió d’alimentació.




L’inversor nMOS real. Estructura

Un inversor nMOS real s’implementa amb un transistor MOSFET de canal n i enriquiment que fa la funció d’element excitador (driver), l’estat del qual es controla directament amb la tensió d’entrada. Aquest transistor va acompanyat d’una càrrega (load), on es produirà una caiguda de tensió o no en funció de l’estat del transistor MOSFET.


[Uyemura1988] pàgines 80,82 (figura 3.1).


L’inversor nMOS real. Funció de transferència en contínua

Un inversor real es caracteritza per una funció de transferència en la qual es pot donar qualsevol tensió de sortida comprés entre els marges d’alimentació del circuit, depenent la forma concreta del tipus de transistors emprats i de la seva polarització. Aquesta funció de transferència és decreixent (a major tensió d’entrada, menor tensió de sortida), i el nostre objectiu serà analitzar-la per veure l’influencia dels paràmetres dels transistors en la seva forma, per tal de, a l’hora de dissenyar, intentar aconseguir un inversor el més proper possible a l’ideal.



Voltatges crítics

L’expressió de la funció de transferència en contínua, ( )inout VfV = , pot arribar a ser molt complicada i poc manejable, donades les diferents relacions obtingudes en funció de les zones de treball dels transistors. Per això es defineixen un conjunt de voltatges crítics que permeten donar una visió simplificada del conjunt de la funció de

transferència. Aquests voltatges crítics són cinc: el nivell alt de tensió de sortida ( )OHV ,

15

el nivell baix de tensió de sortida ( )OLV , la tensió llindar de l’inversor ( )thV , el nivell baix de tensió d’entrada ( )ILV i el nivell alt de tensió d’entrada ( )IHV .




Marges de soroll

En funció dels voltatges crítics que hem definit anteriorment sobre la funció de transferència, es defineixen un conjunt de marges de soroll, que mesuren la immunitat del nostre inversor al soroll present superposat al senyal útil.


[Uyemura1988] pàgines 84-85,88-89 (figura 3.4).


1.2.1 Aplicació: Funció de transferència en contínua de l’inversor nMOS amb resistència lineal com a càrrega En aquest apartat farem aplicació d’allò que hem vist al apartat anterior. Per trobar la funció de transferència d’un inversor nMOS que fa servir com a càrrega una resistència lineal (òhmica), així com els seus voltatges crítics. També comentarem quins són els paràmetres de l’inversor que més afecten la forma d’aquesta funció de transferència.

Anàlisi de la VTC

Per analitzar la VTC de l’inversor, començarem per tensions d’entrada petites ( )TOin VV < de forma que el transistor MOSFET driver estarà en zona de tall, i igualant els corrents per la càrrega i el driver obtindrem l’equació del primer tram de la VTC. Quan TOin VV > , el driver passarà a conducció, i al principi, com que la tensió de sortida serà gran, estarà en zona de saturació. Igualant el corrent del driver en saturació al de la càrrega, obtindrem l’equació del segon tram. Aquesta equació serà vàlida fins que el transistor deixi d’estar saturat i passi a treballar a la zona òhmica ( )TOGSDS VVV −= . A partir del valor de tensió d’entrada corresponent a aquest canvi

de polarització del driver, aquest estarà en zona òhmica i igualant el corrent de

16

drenador del driver al de la càrrega obtindrem l’equació de la VTC en aquest tercer i últim tram, vàlid fins que la tensió d’entrada iguali a la tensió d’alimentació.




Càlcul dels voltatges crítics de la VTC

Pel càlcul de OHV suposarem que TOOL VV < . Això vol dir que ens trobem al primer tram de la VTC, i de l’equació corresponent a aquest tram podem trobar OHV . Pel càlcul de OLV , posarem a l’entrada el valor de OHV trobat anteriorment i, si l’inversor és mínimament bo, com que OHV serà un nivell de tensió alt, probablement el driver es trobarà en zona òhmica, és a dir, que ens trobem en el tercer tram de la VTC. A partir de l’equació corresponent a aquest tram i fent OHin VV = traurem OLout VV = . És important que ens adonem que el procés requereix la formulació de certes hipòtesis que, fins que no trobem el valor numèric del voltatge crític en qüestió no podrem verificar. Si la hipòtesi no es verifiqués, hauríem de repetir el procés fent una altra hipòtesi diferent per la zona de treball del transistor driver. Pel càlcul de thV , és fàcil comprovar que el driver està polaritzat en la seva zona de saturació, i podem calcular aquest voltatge a partir de l’equació del segon tram de la VTC fent thoutin VVV == . El càlcul dels altres dos voltatges crítics és força semblant, ja que hem de trobar els punts de la VTC amb pendent -1. La diferència és que normalment ILV és una tensió petita, propera a TOV , i aquest voltatge es troba en el tram de la VTC en el qual el

driver està saturat, mentre que IHV és una tensió normalment gran, i aquest voltatge es troba habitualment en el tram de la funció de transferència en el qual el driver està polaritzat en la zona òhmica de les seves característiques. A partir de l’equació del tram corresponent, la diferenciem per obtenir la derivada i igualar-la a -1. Aquesta equació forma sistema amb la pròpia equació de la VTC, i la solució del sistema ens dóna el voltatge crític buscat. Com sempre, al final haurem de comprovar les hipòtesis fetes.

17

Disseny de la VTC. Inconvenients de l’ús d’una resistència lineal com a càrrega

Si ens fixem en les equacions dels diferents trams de la VTC veurem que tenim un únic grau de llibertat per modificar la seva forma i el valor dels voltatges crítics. Aquest paràmetre fa referència a la relació entre els valors de les resistències que presenten els dispositius càrrega i driver quan estan en conducció: LRβ . L’anàlisi de la influencia d’aquest paràmetre en la forma de la VTC ens porta a la conclusió que cal una gran àrea de silici per implementar l’inversor, degut a l’elevat valor de resistència òhmica que cal per obtenir una VTC semblant a la de l’inversor ideal.




RESUM En aquesta sessió hem explicat com procedir a l’anàlisi de la funció de transferència en contínua d’un inversor nMOS en general i com calcular-ne els anomenats voltatges crítics, per fer després una aplicació a un inversor nMOS que fa servir com a càrrega una resistència lineal.

19




PRECEDENTS En la sessió anterior hem estudiat l’estructura de l’inversor nMOS i hem vist com obtenir la seva funció de transferència en contínua. També hem definit un conjunt de voltatges crítics que ens permeten valorar de forma senzilla aquesta funció de transferència i comparar-la ràpidament amb la d’altres inversors. També hem obtingut la VTC d’un inversor nMOS amb una resistència lineal com a càrrega.

OBJECTIUS En aquesta sessió analitzarem la funció de transferència en contínua de diferents inversors nMOS en funció del tipus de càrrega emprada, que serà un altre transistor MOSFET de canal n, amb diferents possibilitats de polarització. Haurem de ser capaços de calcular la VTC, els seus voltatges crítics i establir unes comparacions bàsiques entre els diferents tipus d’inversors.

CONTINGUTS En aquesta sessió estudiarem la funció de transferència en contínua de diferents topologies inversores nMOS segons els diferents dispositius de càrrega emprats.

1.2.2 Funció de transferència en contínua de l’inversor nMOS amb diferents tipus de càrregues En aquest apartat calcularem i compararem les funcions de transferència en contínua i els voltatges crítics de diferents configuracions inversores nMOS, obtingudes modificant el dispositiu càrrega que acompanya el driver de canal n i enriquiment.

20

Inversor nMOS amb MOSFET de canal n i enriquiment saturat com a càrrega

Per analitzar la VTC d’aquest inversor procedirem com hem explicat en el apartat anterior. En aquest cas, tal com està polaritzat el transistor que fa de càrrega, podem afirmar que sempre es troba en estat de saturació i, a més, el substrat d’aquest transistor està polaritzat amb una tensió outSBL VV = , pel que la seva tensió llindar dependrà de la tensió de sortida ( )( )outTL VV . Així, per tensions d’entrada petites ( )TODin VV < , el driver estarà en zona de tall, i igualant el seu corrent al de la càrrega en saturació, obtindrem l’equació del primer tram de la VTC. Quan TODin VV > , el driver passarà a conducció, i al principi estarà en zona de saturació. Igualant el corrent del driver en saturació al de la càrrega també en saturació obtindrem l’equació del segon tram. Aquesta equació serà vàlida fins que el driver deixi d’estar saturat i passi a treballar a la zona òhmica ( )TODGSDDSD VVV −= . A partir del valor de tensió d’entrada corresponent a aquest canvi de polarització del driver, aquest estarà en zona òhmica i igualant el seu corrent de drenador al de la càrrega obtindrem l’equació de la VTC en aquest tercer i últim tram. Aplicant les definicions i treballant amb les equacions dels trams de la VTC adients, podem obtenir els voltatges crítics de forma semblant a com s’ha descrit al apartat anterior.




Inversor nMOS amb MOSFET de canal n i enriquiment no saturat com a càrrega

Aquesta configuració té el seu origen en l’intent d’aconseguir un nivell OHV més proper a DDV que l’obtingut amb la configuració anterior. Per aconseguir-ho, cal polaritzar el transistor càrrega en la zona òhmica de les seves característiques, i això ens porta a que la tensió d’alimentació de porta d’aquest transistor ha de ser superior a un valor mínim:

( )DDTLDDGG VVVV +≥ , on s’ha tingut en compte que el substrat del transistor càrrega, al igual que en el cas anterior, també està polaritzat amb una tensió outSBL VV = , pel que la seva tensió llindar dependrà de la tensió de sortida ( )( )outTL VV . Per analitzar la VTC d’aquest inversor procedirem com hem explicat en el cas anterior. En aquest cas, suposant que el transistor que fa de càrrega sempre es troba polaritzat en la zona òhmica de les seves característiques, obtindrem també tres equacions pels tres trams de la VTC, igualant els corrents de drenador dels transistors, on l’expressió

21

del corrent del transistor driver anirà canviant a mesura que augmenta la tensió d’entrada. Els voltatges crítics els podem obtenir de forma semblant a com s’ha explicat en els casos anteriors.




Inversor nMOS amb MOSFET de canal n i deplexió com a càrrega

Aquesta configuració té el seu origen en l’intent d’aconseguir un nivell OHV proper a

DDV sense haver d’introduir una segona tensió d’alimentació ( )GGV en el nostre circuit. Aprofitant que un transistor de deplexió està en conducció (existeix canal) quan

0=GSV , podem polaritzar aquest tipus de transistor permanentment en conducció sense haver d’introduir cap font d’alimentació addicional. En aquesta configuració, el substrat del transistor càrrega també està polaritzat amb una tensió outSBL VV = , pel que la seva tensió llindar dependrà de la tensió de sortida

( )( )outTL VV . Per analitzar la VTC d’aquest inversor procedirem com hem explicat en els casos anteriors. En aquest cas, el transistor càrrega pot treballar tant en la zona òhmica com en la zona de saturació de les seves característiques, cosa que farà que en aquest cas la VTC tingui quatre trams en comptes de tres. Les equacions d’aquests trams les obtindrem igualant els corrents de drenador dels transistors, on les expressions dels mateixos aniran canviant a mesura que augmenta la tensió d’entrada. Així, per tensions d’entrada petites ( )TODin VV < , el driver estarà en zona de tall i la càrrega en òhmica; quan TODin VV > el driver passarà a saturació, mentre la càrrega romandrà en òhmica. En aquest punt, en funció dels paràmetres dels transistors, a mesura que augmenta la tensió d’entrada poden passar dues coses: que primer canviï de zona de treball el driver o que primer ho faci la càrrega. En cada cas concret podem deduir el que passa trobant les tensions d’entrada per les quals canvia d’estat cada transistor i mirant quina és menor. Si canvia primer el driver en el tram següent, aquest estarà en òhmica mentre la càrrega seguirà en òhmica; si canvia primer la càrrega, en aquest tram tots dos transistors estaran saturats. Independentment de quin canviï primer, després ho acabarà fent l’altre, i a l’últim tram de la VTC el driver estarà en òhmica i la càrrega en saturació. Els voltatges crítics els podem obtenir de forma semblant a com s’ha explicat en els casos anteriors.

22




RESUM En aquesta sessió hem explicat com procedir a l’anàlisi de la funció de transferència en contínua de les diferents configuracions inversores nMOS que fan servir transistors MOSFET com a càrrega.

23




PRECEDENTS En les sessions anteriors hem estudiat les diferents topologies inversores nMOS i hem calculat les seves funcions de transferència en contínua i els seus voltatges crítics.

OBJECTIUS En aquesta sessió analitzarem l’estructura de l’inversor CMOS i calcularem la seva funció de transferència en contínua i la compararem amb les que havíem obtingut fins ara. Veurem quins paràmetres dels transistors afecten i de quina forma a la VTC d’aquest inversor.

CONTINGUTS En aquesta sessió estudiarem l’estructura i la funció de transferència en contínua de l’inversor CMOS, i en calcularem els voltatges crítics. També analitzarem els paràmetres de l’inversor que n’afecten el disseny.

1.2.3 L’inversor CMOS En aquest apartat veurem l’estructura de l’inversor CMOS i el seu funcionament, i acabarem calculant la funció de transferència en contínua d’aquest inversor i els seus voltatges crítics.

El transistor MOSFET de canal p i enriquiment. Equacions

Igual que succeïa en un transistor de canal n, un transistor de canal p pot estar polaritzat en diferents regions de funcionament: tall, òhmica i saturació. La deducció de les equacions que relacionen el corrent de drenador i les tensions aplicades en els terminals d’aquest tipus de transistors és idèntica a la que vam fer en el cas dels transistors de canal n, essent les diferències més significatives que ara el corrent surt

24

pel terminal de drenador i que totes les tensions tenen polaritat oposada a les que observàvem en el transistor de canal n.




L’inversor CMOS. Estructura

L’inversor CMOS fa servir un transistor MOSFET de canal n i un altre de canal p. Ja no té sentit parlar de driver i càrrega, donat que la tensió d’entrada excita directament la porta de tots dos transistors i el comportament és complementari, és a dir, a mesura que un condueix més, l’altre ho fa menys i viceversa. Observem que cap dels dos transistors té el substrat polaritzat.


[Uyemura1988] pàgines 137-139, 142-143 (figura 3.26).


L’inversor CMOS. Funció de transferència en contínua

La funció de transferència en contínua d’un inversor CMOS té els trams inicial i final horitzontals, mentre que el tram central és pràcticament vertical, la qual cosa fa que sigui l’inversor que ens dóna la VTC més semblant a la d’un inversor ideal. Les equacions de cada tram es poden treure de la mateixa forma en que procedíem per obtenir les dels inversors nMOS.

[Kang1999] p173-p179, p182-p186.

[Uyemura1988] p142-p145 (figura 3.27).

[Blázquez1998] p44-p45.

Voltatges crítics de la VTC. Disseny de l’inversor CMOS

Els voltatges crítics de la VTC d’un inversor CMOS es calculen de la mateixa forma que els dels inversors nMOS, essent la característica més important que 0=OLV independentment de la relació entre els paràmetres de transconductància dels transistors, pn ββ .

25

Podem observar que la funció de transferència de l’inversor CMOS es pot apropar molt a la de l’inversor ideal, i que es pot dissenyar un inversor anomenat “simètric” fent

TOpTOn VV = i pn ββ = .

[Kang1999] pàgines 175, 179-182.



RESUM En aquesta sessió hem estudiat l’estructura i funcionament de l’inversor CMOS i hem calculat la seva funció de transferència en contínua, així com els seus voltatges crítics.

27

SESSIÓ 6 Nom: L’inversor MOS. Funció de transferència en contínua (4) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



PRECEDENTS En les sessions anteriors hem establert els principis teòrics del càlcul de la funció de transferència en contínua de les diferents topologies inversores nMOS i del càlcul dels seus voltatges crítics.

OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’analitzar la funció de transferència en contínua dels diferents tipus d’inversors nMOS, i també a l’hora de dissenyar un inversor que compleixi unes determinades especificacions quant al valor dels voltatges crítics de la seva VTC.

CONTINGUTS

1.2.4 Problemes: Funció de transferència en contínua (1)

Problema 1-01

Enunciat Es vol dissenyar un inversor nMOS fent servir com a càrrega un transistor MOSFET d’enriquiment treballant en mode no saturat. El procés presenta els paràmetres següents:

VVDD 10= VVTO 3= VF 6'02 =φ 2153'0 V=γ

2/20' VAk μ=

28

a) Calculeu el menor valor possible de GGV necessari per aconseguir

DDOH VV =

Suposeu que es fixa VVGG 15=

b) Deduïu una expressió pel valor de Rβ en funció de OLV Calculeu el valor de Rβ necessari per obtenir VVOL 5'0≤ . c) Si 20=Rβ , trobeu els valors màxim i mínim del paràmetre de polarització del substrat ( )γ per tal de complir les especificacions desitjades. d) Deduïu una expressió per a thV i calculeu el seu valor. Resolució del problema Pas 1

Per tal d’obtenir DDOH VV = , cal que el transistor nMOS que fa de càrrega sempre estigui polaritzat en la zona òhmica de les seves característiques:

) V ( V - V < V ) V ( V - V < V outTGGDDoutTGSDS LLLL_

El valor mínim de VGG l’obtindrem de l’expressió anterior, tenint en compte que el pitjor cas es produeix per DDOHout VVV == Pas 2 Per a aquest valor de GGV podem garantir que la càrrega està en zona òhmica, i per

qualsevol valor de OLV inferior a 3 volts, el driver, amb DDOHin VVV == estarà també en zona òhmica, d’on s’obté:

[ ] [ ] V - V ) ) V ( V - V ( 2 2

= V - V ) V - V ( 2 2

I = I 2DSDSoutTGS

L2DSDSTGS

DLD LLLLDDDD

ββ_

De l’expressió anterior es pot aïllar Rβ i calcular el valor necessari per obtenir la

OLV demanada. Pas 3 Per aconseguir DDOH VV = , cal que;

) V ( V - V < V ) V ( V - V < V outTGGDDoutTGSDS LLLL_ i d’aquí es pot treure una cota

pel valor del paràmetre de polarització del substrat.

29

Per aconseguir VVOL 5'0< :

[ ] [ ] ) V - V ( - ) V - V ( ) V ( V - V - V ( 2 = V - V ) V - V ( 2 2OLDDOLDDOLTOLGG

2OLOLTDDR LD

β

i aïllant γ podem obtenir l’altra cota. En aquest cas surt un valor negatiu, però com que el paràmetre de polarització del substrat ha de ser positiu, agafarem com a cota el zero (aquesta especificació es compleix sempre). Pas 4 Segons la definició d’aquest voltatge crític, thoutin VVV == , es pot comprovar que en aquest punt de la VTC el driver està saturat:

[ ] V - V ) ) V ( V - V ( 2 2

= ) V - V ( 2

I = I 2DSDSoutTGS

L2TGS

DLD LLLLDD

ββ_

d’on podem aïllar i calcular el valor de thV . L’equació resultant s’ha de resoldre per mètodes numèrics iteratius. Respostes a) VVGGmín 32'14= b) 59'18≥Rβ c) 21806'00 V≤≤ γ d) VVth 48'4= .

Problema 1-02

Enunciat Un inversor nMOS presenta els paràmetres següents:

VVDD 5=

VVTOD 8'0=

VVTOL 3'3−=

VF 6'02 =φ 2137'0 V=γ

2/28' VAk μ= 7'7=Rβ Calculeu el valor de OLV per a aquest inversor.

30

Resolució del problema Pas 1 Identifiquem la càrrega de l‘inversor com un transistor MOSFET de canal n (tots els transistors són de canal n per tractar-se d’un inversor nMOS) de deplexió (la seva tensió llindar és negativa). Pas 2

Per calcular OLV hem de conèixer OHV . Suposant que TODOL VV < , el driver estarà

en tall, i la càrrega, si OHV és prou gran, en zona òhmica, amb què traiem VVV DDOH 5== .

Pas 3 Per OLout VV = , hem de posar a l’entrada DDOHin VVV == . En aquestes condicions, la suposició més lògica és que el driver estigui treballant en la zona òhmica i que la càrrega ho faci en la de saturació, amb la qual cosa obtenim:

[ ] ) ) V ( V - V ( 2

= V - V ) V - V ( 2 2

I = I 2outTGS

L2DSDSTGS

DLD LLDDDD

ββ_

i d’aquí, per mètodes iteratius, podem obtenir el valor de OLV . Pas 4 Abans de donar per acabat l’exercici, haurem de comprovar que s’acompleixen totes les suposicions fetes en els passos 2 i 3 sobre les zones de treball dels transistors. Respostes

VVOL 17'0=

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre la funció de transferència en contínua dels inversors MOS.

31

SESSIÓ 7 Nom: L’inversor MOS. Funció de transferència en contínua (5) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’analitzar la funció de transferència en contínua dels diferents tipus d’inversors nMOS, i també a l’hora de dissenyar un inversor que compleixi unes determinades especificacions quant al valor dels voltatges crítics de la seva VTC.

1.2.5 Problemes: Funció de transferència en contínua (2)

Problema 1-03

Enunciat Obtenir els valors dels nivells OHV , OLV i thV de l’inversor nMOS de la figura. Dedueixi totes les expressions que utilitzi.

VVDD 5= VVTO 1=

VF 6'02 =φ

2139'0 V=γ 2/25' VAk μ= 8=Rβ .

32

Resolució del problema Pas 1 Es tracta d’un inversor amb un transistor d’enriquiment saturat com a càrrega ( )DSLGSL VV = . Per calcular OHV fem la hipòtesi de que el driver està en tall ( )TDOL VV < . Això ens porta a

[ ]22

0 ) V ( V - V outTLGSLLβ=

i la resolució d’aquesta equació ens permet trobar el valor OHout VV = . Queda pendent la verificació de la hipòtesi de l’estat del transistor driver, que comprovarem un cop tinguem el valor de V OL . Pas 2

Per calcular OLV posem a l’entrada OHin VV = i fem la hipòtesi que el driver treballa en la zona òhmica de les seves característiques. Igualant els corrents de drenador arribem a:

[ ] [ ] V - V ) ) V ( V - V ( 2 2

= V - V ) V - V ( 2 2

I = I 2DSDSoutTGS

L2DSDSTGS

DLD LLLLDDDD

ββ_

De l’expressió anterior es pot trobar OLV i verificar les hipòtesis fetes, tant de l’estat del driver en aquest punt com la feta durant el càlcul de OHV . Pas 3 Segons la definició d’aquest voltatge crític, thoutin VVV == , es pot comprovar que en aquest punt de la VTC el driver està saturat:

[ ] V - V ) ) V ( V - V ( 2 2

= ) V - V ( 2

I = I 2DSDSoutTGS

L2TGS

DLD LLLLDD

ββ_

d’on podem aïllar i calcular el valor de thV . L’equació resultant s’ha de resoldre per mètodes numèrics iteratius.

33

Respostes

VVVVVV thOLOH 71'1;34'0;51'3 ===

Problema 1-04

Enunciat Un inversor CMOS alimentat a VVDD 5= té els paràmetres següents:

VVTOn 1= VVTOp 2−=

VpFnF 6'022 == φφ

214'0 Vn =γ 218'0 Vp =γ

2/30' VAk n μ= 2/20' VAk p μ=

mWn μ6= mWp μ6=

mLn μ1= mLp μ3=

Obtenir l’expressió de la funció de transferència ( )inout VfV = i els nivells OHV , OLV i

thV . Resolució del problema Pas 1 En primer lloc, trobem els paràmetres de transconductància dels transistors a partir dels paràmetres de transconductància del procés ( )'k i de la relació d’aspecte del

canal ⎟⎠⎞

⎜⎝⎛

LW

. D’aquesta forma obtenim:

22 /40;/180 VAVA pn μβμβ == A més, en cap dels transistors d’un inversor CMOS existeix polarització del substrat, amb el que TOnTn VV = i TOpTp VV = .

34

Pas 2

En el primer tram de la VTC, per a Tnin VV < ,el nMOS està en tall i el pMOS en òhmica:

[ ]V - V ) V - V ( 2I = I 2

DSpDSpTpGSpp

pn 20β

=⇒

que ens porta a DDout VV = . Aquesta equació es mantindrà fins que el nMOS passi a

conducció, per a Tnin VV = . Pas 3 Per a inV lleugerament superior a TnV el nMOS estarà saturat i el pMOS continuarà en òhmica. Igualant els corrents de drenador, obtindrem l’equació de la funció de transferència en aquest segon tram, que s’estendrà fins que el pMOS passi a saturació. Podem trobar la tensió d’entrada corresponent resolent el sistema format per l’equació de la VTC en aquest tram i la condició de canvi d’òhmica a saturació del pMOS. Pas 4 En el següent tram, tots dos transistors estan saturats, i això ens porta a un tram vertical de la VTC. Per tant, s’ha d’especificar el marge de valor de outV pels quals és correcta aquesta equació, i podem trobar el valor final d’aquest marge mirant quan el nMOS passa de saturació a òhmica. Pas 5 En el tram següent, el pMOS continua saturat, mentre que el nMOS està en zona òhmica. A partir dels corrents de drenador trobem l’equació d’aquest tram de la funció de transferència, que es prolongarà fins que el transistor de canal p es talli, portant-nos aquest canvi a l’últim tram de la VTC en la qual 0=outV . Pas 6 El càlcul dels punts crítics de la funció de transferència un cop trobada l’equació d’aquesta és relativament senzill. OHV es troba en el primer tram de la VTC (suposem

TnOL VV < , la qual cosa es complirà sempre en ser 0=OLV en un inversor CMOS).

Amb el valor de OHV trobat, comprovem que OLV es troba a l’últim tram de la VTC i que el seu valor corrobora la hipòtesi feta en el càlcul de OHV . La tensió llindar de l’inversor thV es troba en el tram vertical de la VTC, i ja hem trobat la tensió d’entrada corresponent a aquest tram. Per calcular IHV i ILV hem de resoldre el sistema format per l’equació de la funció de

transferència (segon tram per a IHV i quart tram per a ILV ) i la condició 1−=in

out

dVdV

trobada per a cadascuna d’aquestes equacions.

35

Respostes VTC:

( ) ( )( ) ( )[ ]

( )[ ] ( )⎪⎪⎪

⎩

⎪⎪⎪

⎨

⎧

≤≤=≤≤−=−−≤≤=

≤≤−−−−=−≤≤=

530364'13125'4

64'364'064'164'11553215'4

105

22

22

inout

ininoutoutin

outin

inoutoutinin

inout

VVVVVVVVV

VVVVVVV

Punts crítics:

VVOH 5= , VVOL 0= i VVth 64'1= .

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre la funció de transferència en contínua dels inversors MOS.

37

SESSIÓ 8 Nom: L’inversor MOS. Resposta transitòria (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



PRECEDENTS En les sessions precedents hem presentat l’estructura i l’operació dels transistors MOSFET i la caracterització del seu comportament mitjançant les equacions que ens donen el corrent de drenador en funció de les tensions porta-font, drenador-font i font-substrat. També hem presentat l’estructura d’un circuit inversor basat en transistors MOSFET i hem analitzat les funcions de transferència en contínua (relació entre la tensió de sortida i la tensió d’entrada) de diferents circuits inversors nMOS i CMOS, així com el càlcul dels seus anomenats “punts crítics”.

OBJECTIUS En aquesta sessió presentarem les bases generals de caracterització de la resposta transitòria o en commutació dels inversors nMOS i CMOS: definirem el temps de pujada (Rise Time), el temps de baixada (Fall Time) i els temps de propagació del retard (Propagation Delay Time) i presentarem els circuits de càrrega i descàrrega que ens ajudaran a obtenir les expressions pel càlcul d’aquests temps.

CONTINGUTS En aquesta sessió veurem quatre apartats del tema actual, en els quals definirem els paràmetres de caracterització de la resposta transitòria dels circuits inversors nMOS i CMOS i els circuits sobre els quals calcularem aquests paràmetres. Tanmateix, analitzarem i trobarem les expressions dels temps característics de la resposta transitòria de les diferents topologies inversores nMOS i CMOS.

38

1.3 L’inversor MOS en commutació En aquest apartat definirem els paràmetres de caracterització de la resposta en commutació dels inversors MOS.

Definició del temps de baixada d’un inversor MOS

Un inversor real no respon instantàniament a una variació del senyal a la seva entrada, degut a la capacitat existent en el node de sortida i la limitació en el corrent que és capaç de subministrar l’inversor a aquesta capacitat de sortida ( )outC . La rapidesa en la resposta d’un inversor en front d’un canvi de nivell baix a nivell alt a la seva entrada es mesura amb el temps de baixada ( )HLt . Aquest temps es defineix a partir de l’evolució del senyal de sortida entre dos nivells determinats i el calculem mitjançant l’anomenat circuit de descàrrega.




Definició del temps de pujada d’un inversor MOS

La rapidesa en la resposta d’un inversor en front d’un canvi de nivell alt a nivell baix a la seva entrada la mesurem amb el temps de pujada ( )LHt , que es defineix de forma semblant al temps de baixada, i el calculem mitjançant l’anomenat circuit de càrrega.




Definició dels temps de propagació del retard d’un inversor MOS

La rapidesa en la resposta d’un inversor no només depèn del temps que triga el senyal de sortida en passar d’un nivell a l’altre; també depèn del retard amb el qual es produeix aquesta transició, i això és el que mesurem amb els temps de propagació del retard ( )PLHPHL tt , .



39


1.3.1 Temps de baixada i temps de pujada dels inversors nMOS i CMOS En aquest apartat calcularem els temps de baixada i de pujada de les diferents topologies inversores nMOS i CMOS fent servir els circuits de càrrega i descàrrega i particularitzant per a cada tipus de càrrega emprada.

Càlcul del temps de baixada dels inversors nMOS i CMOS

El circuit de descàrrega per a totes les topologies inversores, si fem les simplificacions adients, és el mateix: una capacitat que es descarrega a través d’un transistor MOSFET d’enriquiment i canal n (el driver de l’inversor). A partir de l’equació diferencial que descriu la descàrrega d’aquesta capacitat, tenint en compte les regions de polarització del transistor MOSFET i aplicant la definició de temps de baixada obtenim l’expressió d’aquest temps en funció dels paràmetres del circuit inversor.

[Kang1999] pàgines 206-207 (exemple 6.2).

[Uyemura1988] pàgines 160-165, p182-185.

[Blázquez1998] pàgines 48-49, p55-56.

Càlcul dels temps de pujada dels inversors nMOS i CMOS

El circuit de càrrega és diferent per a cada topologia, degut al diferent tipus de transistor MOSFET i a la seva particular polarització. Per això, les expressions dels temps de pujada són diferents en funció de la topologia analitzada, i en cada topologia la calcularem a partir de l’equació diferencial de càrrega de la capacitat de sortida, tenint en compte el tipus de transistor MOSFET de càrrega (load) de cada configuració i les seves zones de treball durant l’evolució de la sortida.


[Uyemura1988] pàgines 165-173, 182-185.

[Blázquez1998] pàgines 50-53, 56.

40

1.3.2 Temps de propagació del retard dels inversors nMOS i CMOS En aquest apartat calcularem els temps de propagació del retard de nivell alt a nivell baix ( )PHLt i de propagació del retard de nivell baix a nivell alt ( )PLHt de les diferents topologies inversores nMOS i CMOS fent servir els circuits de càrrega i descàrrega i particularitzant per a cada tipus de càrrega emprada.

Càlcul dels temps de propagació del retard dels inversors nMOS i CMOS

Els temps de propagació es calculen de forma semblant als de pujada i de baixada, tenint en compte les diferències en les definicions d’aquests temps, que mesura el retard entre un canvi a l’entrada i un canvi a la sortida del circuit inversor. Així, doncs, l’expressió del temps de propagació del retard de nivell alt a nivell baix ( )PHLt serà la mateixa per a totes les configuracions, mentre que les expressions dels temps de propagació del retard de nivell baix a nivell alt ( )PLHt seran diferents en funció del tipus de càrrega que faci servir l’inversor.


[Uyemura1988] pàgines 177-179, 182-185.

[Blázquez1998] pàgines 53-55, 56-57.

1.3.3 Freqüència màxima i temps de propagació del retard de l’inversor En aquest apartat definirem dos conceptes que mesuren de forma global el comportament en commutació dels inversors MOS: la freqüència màxima i el temps de propagació del retard d’un inversor MOS.

Definició de la freqüència màxima d’un inversor MOS

Donat que el comportament d’un inversor no és igual durant la transició de nivell baix a nivell alt que durant la transició de nivell alt a nivell baix (resposta no simètrica), definim un concepte que ens permet determinar la freqüència màxima de treball de l’inversor ( )màxf tenint en compte el comportament d’aquest en totes dues transicions.



41

Definició del temps de propagació del retard d’un inversor MOS

Degut a l’asimetria en la resposta transitòria, necessitem un paràmetre que mesuri el retard global experimentat per un senyal quan passi a través de l’inversor: el temps de propagació del retard ( )pt .

[Uyemura1988] pàgines 175.


RESUM En aquesta sessió hem definit els temps i paràmetres que caracteritzen la resposta transitòria dels inversors MOS i hem calculat les seves expressions per a les diferents topologies inversores nMOS i CMOS.

43




PRECEDENTS En l’estudi dels temps que caracteritzen la resposta transitòria dels inversors MOS, hem vist que aquests són proporcionals a la capacitat existent en el terminal de sortida de l’inversor. Això vol dir que, per conèixer completament la resposta transitòria dels inversors hem de saber avaluar el valor d’aquesta capacitat.

OBJECTIUS En aquesta sessió estudiarem l’origen i calcularem les expressions de les capacitats paràsites amb les que contribueix un transistor MOSFET en els nostres circuits digitals.

CONTINGUTS En aquesta sessió veurem com avaluar les capacitats paràsites associades a l’estructura física d’un transistor MOSFET i com afecten a les capacitats que apareixen entre els seus terminals.

1.3.4 Capacitats intrínseques del MOSFET En aquest apartat definirem i calcularem una sèrie de capacitats que apareixen en qualsevol transistor MOSFET degudes a la seva estructura.

Capacitats de solapament

Degut a que en el procés de fabricació l’alineament entre les diferents regions que formen el transistor no és perfecte, existeixen uns solapaments entre la pista de polisilici que defineix el terminal de porta i les regions de difusió que defineixen els terminals de drenador i font.

44

Aquests solapaments contribueixen a la capacitat que es veu des del terminal de porta amb un valor que es pot calcular a partir de l’expressió de la capacitat d’un condensador pla, multiplicant la capacitat per unitat d’àrea de l’estructura MOS, oxC , per la superfície d’aquestes regions de solapament.




Capacitats de l’estructura MOS

Les capacitats associades a l’estructura MOS depenen de la regió de funcionament del transistor: de si existeix o no canal i de si aquest canal està estrangulat o no. De fet, aquesta capacitat distribuïda al llarg de tota la regió del canal la descompondrem en un conjunt de capacitats discretes: gdC , gsC i gbC . El valor de cadascuna d’aquestes capacitats varia en funció dels potencials aplicats als terminals del transistor i, per no complicar els càlculs, es fa servir el valor màxim que poden arribar a assolir.


[Uyemura1988] pàgines 199-202 (figures 4.16, 4.17 i 4.18).


Capacitats de buidament

Aquestes capacitats són degudes a la zona de buidament de portadors (zona de càrrega espacial o zona de deplexió) que apareix en les fronteres de les unions pn que es formen entre el substrat i les regions de drenador i font (tipus de semiconductor diferents i amb dopatges també diferents). Com que la concentració d’impureses acceptores o donadores d’electrons és diferent en la zona plana inferior i en les parets laterals, es diferencien aquestes dues regions en el càlcul de la capacitat total. Ambdues contribucions es calculen com si es tractessin de condensadors plans, però amb valors diferents dels paràmetres elèctrics. El valor d’aquestes capacitats de buidament varia amb la tensió de polarització inversa de la unió pn, que coincidirà en els nostres transistors amb una possible tensió de polarització del substrat. Si aquesta tensió varia en un cert marge, calcularem el valor promig d’aquesta capacitat de buidament dins del marge corresponent de variació de tensió.



45


Capacitats totals del transistor MOSFET

A partir de les capacitats de solapament i les del sistema MOS es defineixen un seguit de termes totals de capacitat: la capacitat total de porta, GC , la capacitat total porta-drenador, GDC , i la capacitat total porta-font, GSC . Aquestes capacitats són les que farem servir, juntament amb les de buidament, promitjades convenientment, per trobar les capacitats en els nusos dels nostres circuits amb transistors MOSFET.

[Uyemura1988] pàgines 202.


RESUM En aquesta sessió hem estudiat l’origen i valor de les capacitats paràsites que apareixen en qualsevol transistor MOSFET, degut a la seva estructura de capes i materials semiconductors.

47


o Bibliografia bàsica: [Uyemura1988]

o Bibliografia complementària: [Blázquez1998] [Kang1999]

PRECEDENTS A la sessió anterior hem definit i calculat les capacitats intrínseques amb les quals contribueix un transistor MOSFET a cada nus d’un circuit digital MOS, que hem de saber avaluar per conèixer de forma completa la resposta transitòria dels nostres sistemes.

OBJECTIUS En aquesta sessió estudiarem com avaluar la capacitat total a la sortida dels nostres inversors nMOS a partir de les contribucions dels transistors del propi inversor, les capacitats d’entrada de les portes amb les que carreguem el nostre inversor, i les capacitats associades a les línies d’interconnexió.

CONTINGUTS En aquesta sessió veurem dos apartats del tema actual en els quals calcularem les capacitats totals a la sortida de les diferents topologies inversores nMOS i CMOS i les contribucions de les línies d’interconnexió entre el nostre inversor i les etapes posteriors. Amb això completarem l’estudi de la resposta transitòria dels inversors MOS.

1.3.5 Capacitat de sortida dels inversors MOS En aquest apartat veurem com la capacitat a la sortida dels nostres inversors depenen de les contribucions de cada transistor del nostre circuit, essent aquesta contribució diferent segons la topologia de l’inversor estudiat.

48

Contribució de capacitat d’un transistor MOSFET

Cada transistor MOSFET aporta al circuit les capacitats existents entre els seus terminals: la capacitat total porta-drenador ( )GDC , la capacitat total porta-font ( )GSC , la capacitat de buidament drenador-substrat ( )dbC i la capacitat de buidament font-substrat ( )sbC . Recordem que les capacitats de buidament, en cas que durant la transició de la tensió de sortida outV variï el potencial sobre elles, les haurem de promitjar en funció del marge de variació d’aquest potencial. Normalment aquesta tensió coincideix amb la tensió de sortida outV , i el marge de variació va de OLV a OHV . De totes aquestes capacitats, segons la polarització externa dels transistors, potser algunes no contribueixen al càlcul de la capacitat de sortida de l‘inversor, ja que o bé estan curtcircuitades, o bé estan a diferència de potencial constant (mai no circula corrent per elles, tret de l’instant de connexió de l’alimentació), o bé són carregades instantàniament pel generador d’entrada (recordem que pel càlcul dels temps que caracteritzen la resposta transitòria dels inversors suposem un senyal esglaó ideal a l’entrada).




Capacitat de sortida dels inversors nMOS

Si ens fixem, com a exemple, en l’esquema circuital d’un inversor nMOS que fa servir com a càrrega un transistor de deplexió, veurem que GSLC està curtcircuitada, que

dbLC està a diferència de potencial constant encara que variï outV , que sbDC està curtcircuitada, i que GSDC és carregada (instantàniament) pel generador ideal aplicat a l’entrada de l’inversor. Així, l’expressió de la capacitat de sortida pròpia d’aquest inversor (en circuit obert) serà:

( ) ( ) sbLOHOLdbDOHOLGDLGDDout CVVKCVVKCCC ,, +++= ja que totes aquestes capacitats queden en paral·lel. De forma semblant podem obtenir les expressions de les capacitats de sortida de la resta de configuracions inversores nMOS. Segons el layout de l’inversor, ens podem trobar que les capacitats de buidament físicament s’implementen com una única regió de difusió, i totes dues es calculen conjuntament, expressant-se la capacitat de sortida de la forma:

( ) ( )sbLdbDOHOLGDLGDDout CCVVKCCC +++= ,

49

En el cas de l’inversor CMOS, fixant-nos en l’esquema circuital, observem que les capacitats que no afecten el càlcul de la capacitat de sortida són: GSnC i GSpC

(carregades pel generador ideal d’entrada) i les de buidament sbnC i sbpC (curtcircuitades). L’expressió de la capacitat de sortida de l’inversor CMOS serà, doncs:

( ) ( ) dbpOHOLpdbnOHOLnGDpGDnout CVVKCVVKCCC ,, +++= on hem tingut en compte que els factors de promitjat són diferents per les capacitats de buidament dels transistors de canal n i de canal p.



Capacitat d’entrada dels inversors nMOS

Normalment la sortida dels nostres inversors no restarà en circuit obert, sinó que hi connectarem d’altres portes lògiques. En aquest cas, la capacitat d’entrada d’aquestes portes s’afegirà a la capacitat pròpia de sortida de l’inversor, i haurem de tenir en compte el seu valor per avaluar la resposta transitòria del mateix. A partir de l’esquema circuital dels diferents inversors nMOS podem observar que l’únic terme de capacitat que afecta el càlcul de la capacitat d’entrada és la capacitat total de porta del transistor que fa de driver, GdriverC . En el cas de l’inversor CMOS, podem veure que les capacitats que afecten el càlcul de la capacitat d’entrada són les dues capacitats totals de porta del dos transistors de l’inversor, GnC i GpC essent la capacitat d’entrada la suma de les dues. Aquestes capacitats d’entrada són importants a l’hora de fer una estimació del fan-out dels inversors, ja que les característiques de funcionament d’aquests es veuen afectades pel valor de la capacitat total en el nus de sortida, i si volem que l’inversor compleixi unes especificacions quant a la seva resposta transitòria amb un nombre mínim de portes idèntiques connectades a la sortida, haurem de tenir en compte la suma de les capacitats d’entrada de totes aquestes portes.



50

Efectes de les línies d’interconnexió

Quan a la sortida dels nostres inversors connectem altres portes lògiques, hem d’establir connexió elèctrica entre els terminals d’entrada d’aquestes i el de sortida del nostre inversor. Aquestes connexions es fan mitjançant pistes de metall i/o de polisilici, i degut al camp elèctric que apareix entre elles i el substrat, presenten una capacitat que pot arribar a ser significativa. Per calcular el valor d’aquesta capacitat que aporten les línies d’interconnexió a la capacitat total de sortida d’un inversor MOS, només ens cal el valor de la capacitat per unitat d’àrea associada a l’estructura de capes definida entre les pistes de metall i/o polisilici i el substrat, semblant a la capacitat per unitat d’àrea de l’estructura MOS, i l’àrea total que representen aquestes línies d’interconnexió, de forma que podem escriure, en el cas més general:

polisilicisubstratpolisilicimetallsubstratmetallLINE ÀreaCÀreaCC −− += on substratmetallC − i substratpolisiliciC − són les capacitats per unitat d’àrea associades a

línies d’interconnexió de metall i polisilici respectivament, i metallÀrea i polisiliciÀrea les àrees (amplada per longitud) de les línies en qüestió. De vegades aquestes línies d’interconnexió són prou llargues com per que la seva resistència també arribi a ser significativa en la resposta transitòria dels inversors. En aquest cas s’inclou el valor d’aquesta resistència, LINER , en les expressions dels temps característics de la resposta transitòria dels inversors, i es fa dins d’una mena de constant de temps de càrrega o descàrrega que es pot definir en aquestes expressions.

[Uyemura1988] pàgines 164, 172, 185, 209-210 (figures 4.3 i 4.21).

[Blázquez1998] pàgines 52-53, 64-65.

RESUM En aquesta sessió hem calculat les expressions de les capacitats totals de sortida dels inversors nMOS i CMOS, tenint en compte les contribucions del propi inversor, de les línies d’interconnexió, i de les capacitats d’entrada de les portes que hi connectem.

51

SESSIÓ 11 Nom: L’inversor MOS. Resposta transitòria (4) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: Opcional


o Bibliografia complementària: [Blázquez1998] [Uyemura1988] [Tuinenga1988] Manual de referència del PSpice

o Recursos de programari i de maquinari MicroSim DesignLab Evaluation Software Pspice. Circuit Analysis User’s Guide. MicroSim Corporation

1991

PRECEDENTS En la sessió anterior hem establert els principis teòrics de la resposta transitòria de les diferents topologies inversores nMOS i CMOS i hem obtingut les expressions dels temps que caracteritzen aquesta resposta.

OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’analitzar la resposta transitòria dels diferents tipus d’inversors MOS i també a l’hora de dissenyar un inversor que compleixi unes determinades especificacions quant a la seva resposta en commutació.

CONTINGUTS

1.3.6 Problemes: Resposta transitòria dels inversors MOS (1)

Problema 1-05

Enunciat El procés de fabricació dels transistors de l’inversor de la figura té els paràmetres següents:

52

VVTOD 1= VVTOL 5'3−=

214'0 V=γ VF 6'02 =φ

2/25' VAk μ= Si VVDD 5= , ( ) 4=DLW , ( ) 65'0=LLW i fFCout 100= : a) Calculeu el temps de baixada HLt d’aquest inversor. Podeu fer servir VVOL 25'0= i

VVOH 5= . b) Calculeu el temps de pujada LHt d’aquest inversor. c) Calculeu els temps de propagació del retard PHLt i PLHt d’aquest inversor. d) Feu la simulació de la resposta transitòria d’aquest inversor i compareu els resultats amb els obtinguts a la resolució analítica.

Resolució del problema Pas 1 Es tracta d’un inversor nMOS amb un MOSFET de deplexió com a càrrega. Per tal d’aplicar l’expressió del temps de baixada obtinguda, en un primer pas hauríem de calcular els valors de OLV i OHV , però en aquest cas, ens donen els valors d’aquests nivells de tensió. Pas 2 A partir dels valors de OLV i OHV , trobem els valors corresponents al 10% ( )0V i al 90

% ( )1V de l’excursió del senyal de sortida, i substituïm, amb la resta de valors, en l’expressió del temps de baixada dels inversors nMOS. Pas 3 Procedim de forma semblant amb el càlcul del temps de pujada, si bé ara necessitem el valor de la tensió llindar del transistor de deplexió, que vam suposar constant durant la resolució de l’equació diferencial i que hem d’avaluar en el punt mig de l’excursió de sortida corresponent a aquest temps, és a dir:

53

⎟⎟⎠

⎞⎜⎜⎝

⎛ +=

210 VV

VV TLTL .

Pas 4 Per calcular els temps de propagació, procedim igual que amb els temps anteriors,

calculant prèviament el 50% de l’excursió del senyal de sortida ( )21V i avaluant la

tensió llindar del transistor de càrrega en el punt mig entre OLV i 21V en el càlcul de

PLHt i en el punt mig entre OHV i 21V en el càlcul de PHLt . Pas 5 Per fer la simulació hem de definir el circuit inversor com s’ha explicat en sessions anteriorsi definir un estímul tipus senyal quadrat, que aplicarem a l’entrada del circuit inversor. Per comprovar els resultats, visualitzarem les formes d’ona a l’entrada i a la sortida del inversor, i mesurarem els temps que caracteritzen la resposta transitòria fent servir els cursors. Respostes a) nstHL 6'9= b) nstLH 5'23= c) nst PHL 30'0= i nst PLH 08'3= d) Veure la resposta transitòria de l’inversor al gràfic següent:

54

Problema 1-06

Enunciat Dissenyar un inversor CMOS simètric (trobar les relacions d’aspecte amplada/llargada dels transistors) que presenti un temps de propagació inferior a 5 ns quan està alimentat a 5 volts i carregat amb una capacitat d’1 pF a la seva sortida. El procés de fabricació presenta els paràmetres següents:


2' /20 VAkn μ= 2' /10 VAk p μ=

Dibuixi després els esquemes corresponents a les portes AND i OR CMOS de tres entrades i redimensioni els transistors de forma adequada si han de tenir els mateixos temps de propagació que l’inversor dissenyat. Resolució del problema Pas 1 Segons la definició d’inversor CMOS simètric, s’ha de complir pn ββ = , d’on podem obtenir una relació entre les relacions d’aspecte amplada/llargada del canal dels transistors de canal n i de canal p. Pas 2

També, per tractar-se d’un inversor simètric, PHLPLHp ttt == , i si substituïm valors,

podem treure el valor mínim de ( )nLW i ( )pLW . Pas 3 Donat que el procés de fabricació no permet valors no sencers d’aquestes relacions, hem d’arrodonir als valors sencers següents. Respostes ( ) 4=nLW ; ( ) 8=pLW

55

1.3.7 Treball 1-01: Simulació de la resposta transitòria d’un inversor MOS (opcional) Presentar els resultats de la simulació de la resposta transitòria de l’inversor del problema 1-05 (apartat d). Ha de constar de l’esquema del circuit simulat, el fitxer font de Pspice (.CIR), i les gràfiques on, amb la lectura dels cursors, es pugui llegir el valor dels temps característics de la resposta transitòria de l’inversor.

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis i un treball de simulació (opcional) d’aplicació dels coneixements adquirits sobre la resposta transitòria dels inversors MOS.

57

SESSIÓ 12 Nom: L’inversor MOS. Resposta transitòria (5) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


o Bibliografia complementària: [Blázquez1998] [Uyemura1988] [Tuinenga1988]

PRECEDENTS En les sessions anteriors hem establert els principis teòrics del càlcul de les capacitats de sortida de les diferents topologies inversores nMOS i CMOS a partir de les capacitats intrínseques dels transistors MOS.

OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora de calcular la capacitat de sortida de diferents topologies inversores nMOS i CMOS, necessària per a l’estudi de la seva resposta transitòria.

CONTINGUTS

1.3.8 Problemes: Resposta transitòria dels inversors MOS (2)

Problema 1-07

Enunciat Si considerem un transistor nMOS caracteritzat per:

31510 −= cmN a 31610·2 −= cmN asw

32010 −= cmN d o

ox Ax 500=

58

mx j μ5'0=

mLo μ4'0=

mW μ6=

mL μ2'3=

mY μ9=

VV 3'01 =

VV 52 =

Determinar olsC , GC i avC . Resolució del problema Pas 1 Es tracta d’un transistor MOSFET de canal n del qual ens donen d’una banda

paràmetres de la tecnologia de fabricació: aN , aswN , dN , oxx i jx , i d’altra,

paràmetres del layout: oL , W , L i Y . Els dos nivells de tensió 1V i 2V fan referència als marges de variació de la tensió inversa de polarització en la unió pn formada entre les zones de difusió

+n i el substrat p. Pas 2

Per calcular olsC hem de trobar el valor de oxC , i podem fer servir l’expressió

ox

oxox x

Cε

=

i amb el valor conegut de ε=ox arribem a 24 /10·91'6 mFCox

−= . Si substituïm en l’expressió de olsC :

ooxols LWCC = obtenim el valor de olsC . Pas 3

El càlcul de GC és ara immediat, ja que disposem de totes les dades i només hem de substituir en l’expressió:

59

( )ooxoxG LLWCLWCC 2' +== Pas 4

Per calcular avC hem de conèixer primer els valors de les capacitats per unitat d’àrea ( )joC i per unitat de longitud ( )jswC corresponents a les zones de difusió. Això ho podem fer a partir de les expressions

φ

ε

φ

ε

oswdasw

sijjsw

oda

sijo

N1+

N1 2

q x= C;

N1+

N1 2

q = C

⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛

on els potencials de buidament vénen donats per

⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛

nNN

qKT = ;

nNN

qKT =

2i

daswosw2

i

dao lnln φφ

Amb els valors coneguts de 31010·45'1 −= mni i de 08'11 εε =si podem arribar a

29 /10·75'9 cmFC jo−= i cmpFC jsw /09'2= .

Ara ja només ens queda substituir a l’expressió de avC :

( ) ( )PerímetreCÀreaCVVKC jswjoav += 21, on

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛''

'

o

11/2

o

21/2

12

o21

V+1 - V+1 )V-V(

2 = )V,VK(

φφ

φ

YWÀrea =

( )YWPerímetre += 2

Respostes

fFCols 66'1= fFCG 6'16= fFCav 3'6=

60

Problema 1-08

Enunciat Determinar la capacitat de sortida outC d’un inversor nMOS caracteritzat per:

Resolució del problema Pas 1 L’expressió de la capacitat de sortida per a aquest tipus d’inversor (nMOS amb D-Mode com a càrrega) ve donada per:

)C+C)(V,VK(+C+C = C sbdbOHOLGDGDout LDLD Calcularem cadascun dels termes per separat. Pas 2 Per calcular

DGDC necessitem el valor de oxC , el qual calcularem de la mateixa forma que en el problema 1-07 Després només hem de substituir a l’expressió de

DGDC :

DDoxoDoxgdDmàxoldGD LWCLWCCCCD

+=+=21

Pas 3 Per calcular

LGDC procedirem de forma semblant, fent servir ara:

LLoxoLoxgdLmàxoldGD LWCLWCCCCL

+=+=21

61

Pas 4

De forma semblant a com ho vam fer en el problema 1-07, calculem els valors de joC , jswC , oφ i oswφ . Després només hem de substituir a les expressions:

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛''

'

o

OL1/2

o

OH1/2

OLOH

oOLOH

V+1 - V+1

)V-V(2

= )V,VK(φφ

φ

PerímetreCÀreaC)C+C( jswjosbdb LD+=

Respostes

fFCout 38'3=

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre la resposta transitòria dels inversors MOS.

63

SESSIÓ 13 Nom: Portes lògiques nMOS i CMOS (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



PRECEDENTS En les sessions anteriors hem estudiat la funció de transferència en contínua i la resposta transitòria de diferents configuracions inversores nMOS i CMOS, però els circuits digitals estan formats per portes lògiques més complexes que l’inversor. Veurem com a partir de l’inversor es poden obtenir circuits digitals nMOS i CMOS que implementin funcions lògiques més complexes que ens permetran el disseny i la implementació de qualsevol sistema combinacional.

OBJECTIUS En aquesta sessió estudiarem les topologies de les portes lògiques nMOS i CMOS bàsiques i com implementar qualsevol funció combinacional d’un conjunt de variables d’entrada.

CONTINGUTS En aquesta sessió veurem tres apartats del tema actual en els que estudiarem les configuracions de les portes NAND i NOR nMOS i CMOS, així com el sistema per implementar qualsevol sistema combinacional d’un conjunt de variables d’entrada i el redimensionament adequat dels transistors de les portes lògiques per tal de mantenir les característiques elèctriques de l’inversor original.

1.4 Portes bàsiques nMOS

Porta NOR nMOS

L’esquema d’una porta NOR nMOS de dues entrades (en aquest cas s’ha posat com a exemple l’ús d’un transistor de deplexió com a càrrega) es pot veure a la figura següent:

64

Quan AinV , i BinV , estan a nivell baix ( )TOL VV < , els transistors A i B es troben en tall, amb el qual no circula corrent per la càrrega, essent DDout VV = , és a dir, la sortida està a nivell alt. Quan AinV , i/o BinV , estan a nivell alt ( )TOH VV > , els transistors A i/o B es troben en conducció, amb el qual circula corrent per la càrrega, produint-se caiguda de tensió a la mateixa. Si la relació entre els paràmetres de transconductància de la càrrega i dels transistors que fan de drivers (A i B) és l’adequada, podem obtenir 0≈outV , és a dir, la sortida està a nivell baix. Això ens dóna que aquesta porta implementa la taula de veritat següent, que es correspon a la d’una porta NOR:

65

Porta NAND nMOS

L’esquema d’una porta NAND nMOS de dues entrades es pot veure a la figura següent:

Quan AinV , i/o BinV , estan a nivell baix, els transistors A i/o B es troben en tall, amb el qual no circula corrent per la càrrega, amb el que obtenim DDout VV = , és a dir, la sortida està a nivell alt. Quan AinV , i BinV , estan a nivell alt, els transistors A i B es troben en conducció, amb el qual circula corrent per la càrrega, essent (si la relació entre els paràmetres de

transconductància dels transistors és l’adequada) 0≈outV , és a dir, la sortida està a nivell baix. Això ens dóna que aquesta porta implementa la taula de veritat següent, que es correspon a la d’una porta NAND:




66

Implementació AOI (And-Or-Inverter) d’una funció lògica nMOS

Si en els circuits anteriors no considerem la càrrega, els drivers connectats en paral·lel implementen la funció OR, mentre que connectats en sèrie implementen la funció AND, essent la càrrega la responsable de la inversió per a formar les lògiques NOR i NAND. Així, donada una funció lògica nMOS qualsevol, la seva representació AOI (primer AND, després OR i finalment INVERTIR) l’obtindrem col·locant els transistors drivers en sèrie o en paral·lel segons desitgem multiplicar (AND) o sumar (OR) les variables aplicades a les seves portes. La col·locació de la càrrega negarà la funció implementada (si volem implementar una funció no negada, hem d’implementar la funció negada i col·locar després un inversor, ja que la càrrega ha de ser-hi obligatòriament). A la figura veiem, per exemple, la implementació de la funció ( ) BCFEA ++ .




67

1.4.1 Portes bàsiques CMOS

Porta NOR CMOS

L’esquema d’una porta NOR CMOS de tres entrades es pot veure a la figura següent:

Es pot comprovar que la sortida només estarà a nivell alt si els tres nMOS estan tallats (i els tres pMOS, per tant, en conducció). Qualsevol altre combinació implica que un (o més) dels nMOS està en conducció, amb el qual la sortida estaria unida elèctricament a massa i aïllada de la tensió d’alimentació (un com a mínim dels pMOS en estat de tall). Això ens dóna que aquesta porta implementa la taula de veritat següent, que es correspon a la d’una porta NOR:


[Uyemura1988] pàgines 344-346, 352-357.

68


Porta NAND CMOS

L’esquema d’una porta NAND CMOS de tres entrades es pot veure a la figura següent:

Al contrari que en la porta NOR, la sortida només estarà a nivell baix si els tres nMOS estan en conducció (i els tres pMOS, per tant, en tall). Qualsevol altra combinació implica que un (o més) dels nMOS està en tall, amb el qual la sortida estaria unida elèctricament a la tensió d’alimentació (algun dels pMOS en conducció) i aïllada de massa. Això ens dóna que aquesta porta implementa la taula de veritat següent, que es correspon a la d’una porta NAND:




69

Implementació AOI (And-Or-Inverter) d’una funció lògica CMOS

Veiem que les regles per a la interconnexió dels transistors de canal n en les portes lògiques CMOS són les mateixes que pels drivers de les portes nMOS. Per als transistors de canal p, per complementarietat, són les oposades, és a dir, en sèrie per fer sumes i en paral·lel per fer productes. Així, a la figura veiem, per exemple, la implementació de la funció ( ) BCFEAF ++= .




1.4.2 Redimensionament de transistors

Regles de redimensionament per a portes d’una etapa

Quan hem de dissenyar una porta lògica amb unes certes característiques elèctriques (nivells lògics, temps de pujada, etc.), el que fem és dissenyar un inversor que compleixi aquestes característiques o especificacions. Després, implementem la funció lògica en qüestió a partir de la interconnexió de transistors en sèrie i/o paral·lel, però modificant les relacions amplada-llargada dels seus canals, a fi que els camins de

70

càrrega i descàrrega de la capacitat total de sortida en el pitjor dels casos presenti la mateixa constant de temps de càrrega o descàrrega que en l’inversor. Si ens fixem en l’esquema de la porta NOR nMOS de dos entrades, durant una transició de la sortida de nivell alt a nivell baix, ens podem trobar amb tres combinacions diferents d’estats dels dos transistors drivers: A en ON i B en OFF, A en OFF i B en ON, i tots dos en ON. És evident que aquesta última no és la més crítica quant a la duració del temps de baixada (la resistència equivalent de descàrrega de la capacitat de sortida és el paral·lel de les resistències en conducció dels canals de tots dos transistors). En els altres dos casos, la capacitat de sortida es descarrega a través d’un únic transistor. Si volem que aquests dos casos siguin idèntics i donin el mateix temps de baixada que l’inversor, hem d’escollir els transistors A i B idèntics al driver de l’inversor. Pel contrari, si ens fixem en l’esquema de la porta NAND nMOS de dos entrades, durant el temps de baixada només és possible una combinació pels estats dels transistors: tots dos en ON. Ara, la capacitat de sortida es descarrega a través del canals dels dos transistors “en sèrie” i, si fossin idèntics al driver de l’inversor, això ens donaria un temps de baixada de l’ordre del doble del de l’inversor. Com que la resistència del canal dels transistors MOSFET és inversament proporcional a la relació amplada-llargada del canal, haurem de fer aquesta, en els transistors A i B, del doble de la que presentava el driver de l’inversor per mantenir el mateix temps de baixada que aquest. Quant al redimensionament de la càrrega, en les portes nMOS sempre ha de ser idèntica a la càrrega de l’inversor (el circuit de càrrega és el mateix en l’inversor i en qualsevol porta nMOS). En les portes CMOS, s’ha de tenir en compte també un possible redimensionament dels transistors de canal p, ja que ens podem trobar camins de càrrega de la capacitat de sortida amb més d’un transistor. Si haguéssim fet el raonament per nivells lògics i no per temps de pujada i baixada hauríem arribat a les mateixes conclusions.

Regles de redimensionament per a portes de més d’una etapa

Quan s’han d’implementar portes de més d’una etapa (per exemple, una porta AND), el criteri que es segueix és que el temps de propagació total de la porta sigui igual al de l’inversor. Així, hem de repartir el temps de propagació total entre les diferents etapes, tenint en compte que l’última és la que serà més restrictiva, en tenir, en la majoria dels casos, una capacitat de càrrega major.

[Uyemura1988] pàgines 312-323, 326-329.

71

RESUM En aquesta sessió hem estudiat la configuració de les portes lògiques bàsiques nMOS i CMOS, tant quant a la interconnexió entre els transistors com quant al seu redimensionament per mantenir unes característiques elèctriques idèntiques a les de l’inversor base.

73

SESSIÓ 14 Nom: Portes lògiques nMOS i CMOS (2) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:



PRECEDENTS En la sessió anterior hem establert els principis teòrics que afecten la implementació de portes lògiques bàsiques nMOS i CMOS, així com el redimensionament dels seus transistors respecte els de l’inversor bàsic.

OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora de posar en pràctica aquests coneixements i dissenyar portes lògiques nMOS i CMOS a partir del disseny d’un inversor i el redimensionament adequat dels transistors de la porta en qüestió.

CONTINGUTS

1.4.3 Problemes: Portes lògiques nMOS i CMOS

Problema 1-09

Enunciat Dissenyar un inversor CMOS simètric (trobar les relacions d’aspecte amplada/llargada dels transistors) que presenti un temps de propagació inferior a 5 ns quan està alimentat a 5 volts i carregat amb una capacitat d’1 pF a la seva sortida. El procés de fabricació presenta els paràmetres següents:


2' /20 VAkn μ=

74

2' /10 VAk p μ= Dibuixi després els esquemes corresponents a les portes AND i OR CMOS de tres entrades i redimensioni els transistors de forma adequada si han de tenir els mateixos temps de propagació que l’inversor dissenyat. Resolució del problema Pas 1 La primera part del problema la tenim resolta al problema 1-06 Els resultats del disseny ens van portar a les relacions d’aspecte següents:

8;4 =⎟⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

pn LW

LW

Pas 2 Per implementar la porta AND de tres entrades, haurem de connectar tres transistors de canal n en sèrie i els seus respectius de canal p, per reciprocitat, en paral·lel. Cada entrada ha d’atacar la porta d’un transistor de canal n i la porta del seu respectiu transistor de canal p. D’aquesta forma obtenim una porta NAND de tres entrades, pel que hem d’afegir un inversor CMOS a continuació per obtenir la porta AND. Per implementar la porta OR de tres entrades haurem de connectar tres transistors de canal n en paral·lel i els seus respectius de canal p en sèrie i, com abans, afegir un inversor CMOS a continuació. Pas 3 El redimensionament l’hem de fer tenint en compte que són portes de dues entrades i que el que hem de garantir que es manté respecte l’inversor són els temps de propagació. Sense calcular la capacitat en el punt intermedi de les dues etapes i assumint que és inferior a la capacitat en el nus de sortida (5 pF), farem un redimensionament senzill que funcionarà en la pràctica i que consisteix en fer que cada etapa tingui un temps de propagació igual a la meitat del de l’inversor (així la suma ens donarà un temps de propagació igual al de l’inversor). Amb això, en la porta AND haurem de fer la relació d’aspecte dels transistors de canal n de la “porta NAND” sis vegades més grans que els de l’inversor (3 vegades perquè hi ha 3 en sèrie i 2 vegades més perquè volem un temps de propagació que sigui la meitat que el de l’inversor) i els de canal p dos vegades més grans. En l’inversor de sortida, ambdós transistors hauran de tenir relació d’aspecte del doble de la dels seus respectius de l’inversor. En la porta OR haurem de fer la relació d’aspecte dels transistors de canal n de la “porta NOR” el doble de grans que els de l’inversor i els de canal p sis vegades més grans. En l’inversor de sortida, ambdós transistors hauran de tenir relació d’aspecte del doble de la dels seus respectius de l’inversor.

75

Respostes Porta AND:

“Porta NAND”: 16;24 =⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

pn LW

LW

Inversor: 16;8 =⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

pn LW

LW

Porta OR:

“Porta NOR”: 48;8 =⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

pn LW

LW

Inversor: 16;8 =⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

pn LW

LW

76

Problema 1-10

Enunciat El procés de fabricació de l’inversor CMOS de la figura presenta els paràmetres següents:

Dibuixi l’esquema lògic d’una porta CMOS que implementi la funció lògica

FECBAY ⋅+⋅⋅= i redimensioni els transistors per tal que pertanyi a la mateixa família lògica de l’inversor anterior. Resolució del problema Pas 1 En primer lloc deduirem la connexió entre els transistors de canal n. Tindrem dos grups: un format per tres transistors en sèrie, i les seves portes controlades pels senyals A, B i C, i un altre grup de dos transistors també en sèrie, i les seves portes controlades pels senyals E i F. Aquest dos grups de transistors els connectarem en paral·lel. Respecte els transistors de canal p, disposarem dos grups connectats en sèrie: el primer format per tres transistors en paral·lel (els governats pels senyals A, B i C) i el segon format per altres dos transistors connectats també en paral·lel (els governats per E i F).

77

Amb això tenim implementada la porta lògica que ens demanen. Pas 2 Per fer el redimensionament, ho farem de forma que els temps de pujada i baixada de la porta i de l’inversor siguin els mateixos, tenint en compte que haurem d’augmentar les relacions d’aspecte dels canals d’aquells transistors que durant la càrrega o la descàrrega de la capacitat de sortida quedin, en els casos pitjors, en sèrie. Respostes

INVnCnBnAn LW

LW

LW

LW

,,,,3 ⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛ INVnFnEn L

WL

WL

W

,,,2 ⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

INVpFpEpCpBpAp LW

LW

LW

LW

LW

LW

,,,,,,2 ⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre les portes lògiques bàsiques nMOS i CMOS.

79

SESSIÓ 15 Nom: Estructures digitals en array (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:

o Bibliografia bàsica: [Millman1991]

OBJECTIUS En aquesta sessió estudiarem l’estructura interna de les memòries ROM i dels seus derivats (PROM, EPROM, EEPROM), donant-li l’enfocament d’estructura que permet la implementació de sistemes lògics combinacionals, per comparar-la després amb d’altres disposicions lògiques programables (PAL, PLA) i observar els avantatges i inconvenients de cadascuna d’aquestes opcions en la implementació de sistemes digitals.

CONTINGUTS En aquesta sessió estudiarem dos apartats del tema actual, el primer sobre l’estructura interna i característiques de les memòries ROM i els seus derivats, i el segon sobre l’arquitectura d’altres disposicions lògiques programables per a la implementació de sistemes combinacionals i seqüencials.

2. Sistemes digitals amb estructura d’Array

2.1 Sistemes digitals amb estructura d’Array

2.1.1 Memòria ROM En aquest apartat estudiarem l’estructura i els blocs principals de les memòries ROM, PROM, EPROM i EEPROM, així com les seves aplicacions a la implementació de sistemes digitals.

80

Estructura general

Podem observar l’estructura d’una memòria ROM a [Millman1991], pàgina 294, figura 7-26. Les dues parts integrants són un descodificador i un codificador. En el codificador s’emmagatzema pròpiament la informació, i el descodificador permet adreçar totes les informacions amb un nombre extern de línies reduït.

[Millman1991] pàgines 294-295.

Implementació del codificador i programació

Segons la tecnologia de fabricació disponible, la implementació del codificador ha anat evolucionant des de circuits amb díodes i transistors multiemissor a la implementació amb transistors MOS. El fet de programar la memòria era equivalent, en un principi, a la implementació o no d’un transistor en el nus d’encreuament de les línies de paraula o informació (horitzontals) i les línies de bit (verticals). Els primers dispositius programables per l’usuari (un sol cop) portaven totes les possibles interconnexions, i el procés de gravació o programació era destructiu (s’eliminaven les interconnexions no desitjades).

[Millman1991] pàgines 290-292, 296-298.

Direccionament bidimensional

El quocient entre el nombre de files (línies de paraula) i columnes (línies de bit) en el codificador d’una ROM s’anomena relació d’aspecte, i interessa que sigui el més proper a la unitat. Amb això s’eviten línies excessivament llargues (capacitats elevades) i geometries molt allargades. Si la memòria és d’elevada capacitat, la relació d’aspecte s’allunya de la unitat. Això es pot arreglar mitjançant un direccionament bidimensional, en el qual part de les línies d’adreçament controlen un descodificador de files i la resta controlen un descodificador o selector de columnes. Aquesta solució permet mantenir la relació d’aspecte del codificador propera a la unitat i suposa, a més, una reducció en el nombre de portes necessàries per a la implementació de la lògica de descodificació.

[Millman1991] pàgines 299.

ROMs Programables i esborrables

L’ús de transistors MOS de doble porta (FAMOS) permet la implementació de memòries ROM esborrables i reprogramables per l’usuari (EPROM, EEPROM), gran avantatge respecte les programables un sol cop (PROM).

81

Un transistor MOS de doble porta permet la seva inhibició (no respon a la presència o absència de senyal en el terminal de porta i, per tant, no condueix mai) gràcies a la possibilitat d’emmagatzemar càrrega a la porta flotant. Aquesta càrrega, donades les propietats aïllants de l’òxid de silici pot romandre anys. En les memòries EPROM el procés d’esborrat de la informació es realitza mitjançant radiació ultravioleta, que torna l’òxid de silici parcialment conductor, permetent la desaparició de la càrrega de la porta flotant i deixant que el MOS de doble porta funcioni normalment. En les memòries EEPROM (o E2PROM) el procés d’esborrat és elèctric i molt més ràpid que en les EPROM.


Implementació de lògica combinacional

A més d’emmagatzemar dades, una estructura ROM permet la implementació de lògica combinacional (i seqüencial amb biestables i línies de realimentació externes) d’una forma senzilla i ràpida. Només cal adonar-se de l’estructura de matrius de portes AND i OR associades al descodificador i al codificador respectivament i que qualsevol funció combinacional es pot expressar en termes d’una suma de productes de les variables d’entrada (veure figura 7-33 de la referència bibliogràfica). En aquesta estructura es diu que la matriu de portes AND és fixa (no programable), i ja ve “programada” com un descodificador (totes les combinacions producte de les variables d’entrada estan disponibles), i que la matriu de portes OR és programable (i l’usuari decideix quins productes agafa per sumar-los i obtenir els seus sistemes combinacionals). A la pràctica, les matrius de portes s’implementen amb una estructura NOR-NOR en comptes de l’estructura AND-OR donat el baix Fan-In de les portes AND nMOS.

[Millman1991] pàgines 304-305 (figura 7-33).

2.1.2 Disposicions lògiques programables En aquest apartat estudiarem altres disposicions lògiques diferents de l’estructura ROM que permeten la implementació de sistemes combinacionals i que milloren les prestacions de les ROM en certs casos.

Limitacions de les memòries EPROM

L’ús de memòries EPROM per a la implementació de lògica combinatòria ve limitat pel fet que no sempre s’aprofiten tots els recursos de la memòria. Per defecte s’implementen totes les combinacions producte de les variables d’entrada, i tots poden fer-se servir per a qualsevol funció de sortida.

82

Per tant, l’ús d’una EPROM, tot i la seva disposició estructurada d’elements, no sempre és la millor opció per a la implementació de sistemes combinacionals en l’aspecte de l’optimització de recursos.

Disposició PAL

Les lògiques de disposició programable (PAL) també presenten una estructura amb dos matrius de portes AND i OR, però en aquest cas la matriu de portes AND és programable i la de portes OR és fixa, estant limitat el nombre de productes de les variables d’entrada que es poden fer servir per a cada funció combinacional de sortida (sempre inferior al total de combinacions possibles). Aquesta limitació redueix el nombre de recursos respecte als necessaris en una EPROM del mateix nombre d’entrades i sortides, però també limita la complexitat dels sistemes combinacionals que es poden implementar.


Disposició PLA

Les disposicions lògiques programables (PLA) són una altra variant de l’estructura de matrius AND-OR, essent en aquest cas programables ambdues matrius, però el nombre de productes de les variables d’entrada que es poden implementar és inferior al total.


RESUM En aquesta sessió hem estudiat l’estructura, els components i els conceptes associats a les memòries ROM i derivats, així com la seva orientació a la implementació de sistemes combinacionals i l’existència d’altres disposicions lògiques que permeten també aquesta possibilitat.

83


o Bibliografia bàsica: [Databookaltera1993] [Databookxilinx1993]

OBJECTIUS En aquesta sessió estudiarem l’arquitectura interna i els blocs bàsics de dos tipus de dispositius programables per a la implementació de sistemes digitals: les EPLDs i les FPGAs. Existeixen molts fabricants d’aquests tipus de dispositius, amb arquitectures i característiques força diferents, però l’estructura bàsica té uns blocs comuns. A partir d’uns exemples concrets d’uns fabricants particulars haurem d’extreure els conceptes genèrics aplicables a aquests tipus de dispositius.

CONTINGUTS En aquesta sessió veurem dos apartats del tema actual. En el primer estudiarem l’arquitectura i els elements bàsics de les EPLDs a partir d’alguns exemples de dispositius de la casa ALTERA. En el segon farem el mateix amb les FPGAs, en aquest cas a partir d’exemples de dispositius de la casa XILINX.

2.1.3 Dispositius lògics programables (EPLDs) Actualment està molt estès l’ús de dispositius programables per a la implementació de sistemes digitals, davant la fabricació d’ASICs o la implementació a partir de molts circuits integrats de baixa o mitja escala d’integració. La complexitat i possibilitats d’aquests tipus de dispositius s’ha anat incrementant, des de les primeres GALs a les PLDs complexes i FPGAs d’avui dia. En aquest apartat estudiarem l’arquitectura i els blocs bàsics de les EPLDs a partir d’exemples de diferents arquitectures de dispositius de la casa ALTERA.

84

Arquitectura bàsica, tecnologia i evolució

Els dispositius programables es poden implementar fent servir diferents tecnologies de fabricació: EPROM, EEPROM i SRAM, amb les característiques de rapidesa de reconfiguració o reprogramació de cadascuna. Les arquitectures bàsiques es basen en la disposició de diverses "macrocel·les", en les que s’implementa lògica combinacional mitjançant una estructura de sumes de productes o de taula de veritat que pot ser enregistrada per un o més biestables. Aquestes macrocel·les, a més d’oferir realimentació entre la seva sortida i les seves entrades, s’interconnecten amb la resta de macrocel·les mitjançant una xarxa d’interconnexió complexa. La connexió amb l’exterior es realitza a través d’uns blocs d’entrada/sortida amb característiques específiques. L’evolució dels dispositius ha portat a estructures amb macrocel·les cada cop més complexes, amb més d’un biestable; matrius d’interconnexions molt més potents i versàtils i blocs d’entrada/sortida amb més prestacions.

[Databookaltera1993] pàgines 3-6.

Avantatges de la lògica programable

Podríem resumir els avantatges de l’ús de lògica programable en la implementació de sistemes digitals en els següents: a) davant els circuits integrats d’aplicació específica: - menor cost per un nombre petit d’unitats - temps de desenvolupament - temps d’implementació del prototipus i simulació - temps de fabricació - facilitat d’ús - modificacions futures b) davant la implementació amb lògica discreta: - velocitat - mida - cost - temps d’implementació del prototipus i simulació - eines de desenvolupament d’ajut

[Databookaltera1993] pàgines 7-8.

85

Arquitectura EPLD

Dins de les diferents famílies de dispositius ens fixarem en un cas concret de la casa ALTERA com a exemple d’arquitectura de les EPLDs: la família MAX7000. Els dispositius d’aquesta família disposen de macrocel·les amb una estructura que es pot trobar a [Databookaltera1993], pàgina 73, figura 2

A [Databookaltera1993], pàgina 73, figura 1 podem observar l’arquitectura d’interconnexió de les macrocel·les, i a [Databookaltera1993], pàgina 77, figura 6 tenim l’estructura dels blocs d’entrada/sortida que, en aquest cas, només controlen un tri-state de sortida.

[Databookaltera1993] p9-p13, p70-77.

Arquitectura FLEX

La casa ALTERA disposa d'unes famílies amb una arquitectura una mica diferent de les EPLDs clàssiques: l'arquitectura FLEX. Com a exemple d'aquesta arquitectura estudiarem la família FLEX8000. Els dispositius d’aquesta família disposen de macrocel·les, anomenades ara elements lògics, amb l’estructura que es pot trobar a [Databookaltera1993], pàgina 33, figura 2. Podem observar una lògica associada a la interconnexió d'elements en cascada i de propagació del carry, que fan aquesta arquitectura molt apropiada per a la implementació de sistemes aritmètics ràpids. Els elements lògics s’agrupen en els anomenats blocs lògics i l’arquitectura d’interconnexió respon a la disposició que es pot veure a [Databookaltera1993], pàgina 39, figura 7. Els blocs lògics s’interconnecten entre si com s’indica a [Databookaltera1993], pàgina 41, figura 8. A [Databookaltera1993], pàgina 42, figura 9 es pot veure el diagrana dels blocs d’entrada/sortida.

[Databookaltera1993] p13-p14, p30-p42

2.1.4 FPGAs En aquest apartat estudiarem l’arquitectura i blocs bàsics de les FPGAs a partir d’un exemple concret de dispositiu de la casa XILINX.

86

Generalitats i blocs bàsics

Aquests tipus de dispositius ofereixen la possibilitat d’implementar sistemes digitals d’elevada complexitat. Existeixen bàsicament tres blocs principals: els blocs lògics configurables (CLBs), equivalents a les macrocel·les en les EPLDs, els blocs d’entrada/sortida i els recursos d’interconnexió. Una de les diferències més importants amb les EPLDs és que la configuració no es fa mitjançant tecnologia EPROM, sinó que la informació de la configuració i programació del dispositiu s’emmagatzema dins de memòria RAM estàtica, la informació de la qual es carrega des d’una EPROM externa en el moment de la inicialització del sistema, i que pot ser modificada en qualsevol moment.

[Databookxilinx1993] pàgines 000-000.

Exemple: família XC3000 de Xilinx

Aquesta família de dispositius presenta l’estructura que es mostra [Databookxilinx1993] pàgina 2-100, figura 1. A [Databookxilinx1993] pàgina 2-103, figura 4 podem observar l’arquitectura interna d’un bloc lògic configurable. També, a [Databookxilinx1993] pàgines 2-107 i 2-109, figures 9, 11 i 13 podem observar l’arquitectura d’interconnexió: connexions directes entre CLBs adjacents, línies i matrius d’interruptors per a interconnexions de caràcter general que recorren tot el xip, i línies llargues d’interconnexió. Els blocs d’entrada/sortida presenten l’estructura interna que es veu a [Databookxilinx1993] pàgina 2-101, figura 3.

[Databookxilinx1993] p2-99-p2-111.

RESUM En aquesta sessió hem estudiat l’estructura, blocs constitutius bàsics i conceptes associats a diferents arquitectures de dispositius lògics programables a partir d’exemples concrets de dispositius comercials.

87



OBJECTIUS En aquesta sessió estudiarem les característiques i l’estructura interna d’alguns dispositius digitals d’emmagatzemament d’informació a gran escala, com són les memòries RAM estàtiques i dinàmiques, i els registres de desplaçament MOS dinàmics.

CONTINGUTS En aquesta sessió trobarem dos apartats del tema actual. En el primer tractarem sobre les memòries RAM estàtiques i dinàmiques, estudiant la seva arquitectura interna i diferents possibilitats en la implementació de les cel·les d’emmagatzemament d’informació. En el segon veurem l’estructura i el funcionament dels registres de desplaçament MOS dinàmics.

2.1.5 Memòria RAM En aquest apartat estudiarem l’arquitectura global i l’estructura interna de les cel·les d’emmagatzemament d’informació de les memòries d’accés aleatori (RAM), amb tota la circuiteria necessària per dur a terme les operacions de lectura, escriptura i refrescament de la informació.

Organització bàsica

L’estructura d’una memòria RAM és la d’una matriu de cel·les d’emmagatzemament d’un bit d’informació, que es seleccionen mitjançant un adreçament bidimensional i els corresponents descodificadors de files i columnes, tal com es pot veure a [Millman1991], pàgina 351, figura 9-9.

Normalment les memòries tenen una estructura de 12 xM bits d’informació, que vol dir

que subministren M2 d’informacions d’un únic bit, i cal disposar de N memòries

88

en paral·lel (les línies d’adreçament van simultàniament a totes les memòries) per

disposar d’una memòria de NxM2 bits ( M2 d’informacions de N bits cadascuna).


Cel·la d’emmagatzemament d’un bit MOS estàtica

Una cel·la d’emmagatzemament d’un bit d’informació és bàsicament un biestable, que es pot formar amb dos inversors realimentats (en tots dos, connectant la sortida a l’entrada de l’altre

En tecnologia nMOS es pot implementar aquesta cel·la com es veu a [Millman1991], pàgina 353, figura 9-12. Cal notar que són necessaris 6 transistors MOS (inclosos els que fan de portes d'accés al biestable) per cada cel·la d'emmagatzemament d'un bit.

[Millman1991] p313-p314, p352-p355.

Cel·la d’emmagatzemament d’un bit MOS dinàmica de quatre transistors

Aprofitant que la informació resta emmagatzemada en les capacitats associades als transistors MOS, podem estalviar consum polaritzant en tall als transistors que fan de càrrega dels inversors amb els que s'ha implementat el biestable controlant la seva tensió de porta. A més, aquests transistors que només s'activaran durant els accessos a la cel·la poden ser compartits per totes les cel·les de la columna, ja que mai s'accedeix a dos d'aquestes simultàniament. Ens queda doncs una estructura de cel·la d’emmagatzemament d’un bit de només quatre transistors com la que es mostra a [Millman1991], pàgina 355, figura 9-14. L'apel·latiu "dinàmica" fa referència a que s'ha d'accedir a la cel·la amb una freqüència mínima per refrescar la informació emmagatzemada a les capacitats, ja que sinó es perdria.

[Millman1991] p355-p356..

Cel·la d’emmagatzemament d’un bit MOS dinàmica d’un transistor

Encara es pot estalviar més espai (transistors MOS) i augmentar conseqüentment la capacitat de la memòria si implementem la cel·la d’emmagatzemament d’informació amb un únic transistor MOS i una capacitat tal com mostra a [Millman1991], pàgina 356, figura 9-15.

89

El procés de refresc requerirà ara d'un circuit diferent, ja que no es pot regenerar cap biestable.


Compartició de càrrega i precàrrega

En certes cel·les de RAMs dinàmiques el procés de lectura és destructiu, ja que en adreçar la cel·la existeix compartició de càrrega (queden en paral·lel) entre la capacitat de la cel·la i la capacitat de la línia de columna o de bit (també anomenada línia de lectura). Això es pot evitar amb una precàrrega prèvia de la capacitat d’aquesta línia al nivell adequat perquè la lectura d’informació sigui correcta.


2.1.6 Registres de desplaçament MOS dinàmics En aquest apartat estudiarem un altre sistema d’emmagatzemament d’informació, els registres de desplaçament, centrant-nos en la seva implementació en tecnologia MOS i amb inversors dinàmics, que redueixen el consum dels biestables estàtics. L’interès d’aquest tipus de circuits és interessant, ja que moltes lògiques dinàmiques es basen en el funcionament d’aquest tipus d’inversors dinàmics.

Inversor MOS dinàmic de relació

A [Millman1991], pàgina 342, figura 9-1 podem observar l’esquema d’un inversor MOS dinàmic de relació, ja que per dur a terme la funció inversora, al igual que en els inversors nMOS estudiats en sessions precedents, és necessària una certa relació entre els paràmetres de transconductància dels transistors. La diferència respecte els inversors estàtics és que la negació i traspàs a la sortida de la informació present a l’entrada es realitza de forma síncrona amb un cert senyal de rellotge, i quan aquest està a nivell baix, no existeix consum i la informació resta emmagatzemada en la capacitat associada al nus de sortida. En l’esquema s’ha incorporat un tercer transistor MOS que fa la funció de porta de transmissió (interruptor) per aïllar aquest inversor del que connectarem a la seva sortida per forma una etapa d’un bit d’un registre de desplaçament.


90

Cel·la de registre de desplaçament dinàmica nMOS bifàsica de relació

Si connectem dos inversors dinàmics de relació en cascada obtenim una etapa d’un bit d’un registre de desplaçament MOS dinàmic de relació, tal com es mostra a [Millman1991], pàgina 342, figura 9-2. Calen dues fases de rellotge perquè la informació avanci una etapa del registre (des de l’entrada del primer inversor fins a la sortida del segon). Degut a la doble negació, aquesta informació resta inalterada


Inversor MOS dinàmic de no-relació

Podem estalviar àrea de silici disminuint el tamany del MOS que fa de càrrega amb l’estructura que trobem a [Millman1991], pàgina 345, figura 9-4a, que es correspon amb un inversor MOS dinàmic de no relació, ja que ara no és necessària cap relació d’aspecte entre els paràmetres de transconductància dels transistors per dur a terme la funció inversora, que es realitza per un procés de precàrrega de la capacitat de sortida i posterior descàrrega condicionada al nivell de tensió present a l’entrada de l’inversor.

[Millman1991] pàgines 345.

Cel·la de registre de desplaçament dinàmica nMOS bifàsica de no-relació

Obtenim una etapa d’un bit d’un registre de desplaçament MOS dinàmic connectant dos inversors com l’anterior a traves de portes de transmissió implementades també amb transistors MOS tal com s’indica a [Millman1991], pàgina 346, figura 9-5a. També calen dues fases de senyal de rellotge per dur a terme el traspàs d’informació d’una cel·la a la següent.


Cel·la de registre de desplaçament dinàmica CMOS

Aquest tipus de cel·la consisteix en un dos inversors CMOS connectats en cascada a través de portes de transmissió també CMOS, com es veu a [Millman1991], pàgina 347, figura 9-6.


91

RESUM En aquesta sessió hem estudiat l’estructura de dos sistemes d’emmagatzematge d’informació: les memòries RAM, amb diferents possibilitats d’implementació de les seves cel·les, i els registres de desplaçament MOS dinàmics, també amb diferents possibilitats d’implementació.

93

SESSIÓ 18 Nom: Estructures digitals en array (4) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre l’arquitectura i el funcionament de les estructures digitals en array estudiades en el capítol 2.

CONTINGUTS

2.1.7 Problemes: Estructures digitals en array

Problema 2-01

Enunciat A la figura es mostra l’esquema d’una memòria RAM dinàmica de 8 bits.

94

a) Raonar la conveniència o no de la disposició geomètrica escollida per a les cel·les en front d’altres disposicions possibles. b) Descriviu, indicant els nivells dels diferents senyals d’entrada, el procés de lectura de la cel·la C4. Si trobeu que a l’esquema anterior li manca quelcom, afegiu-li. c) Descriviu el procés de refrescament de la memòria, indicant l’evolució temporal de les entrades de la memòria durant aquest refresc. Resolució del problema a) La disposició és correcta, ja que l’elecció d’una matriu de 4 files i 2 columnes és, per a 8 cel·les, la disposició més quadrada possible (comporta una reducció en la longitud i, per tant, en la capacitat de les línies de dada i de selecció de fila envers les solucions amb 8 files x 1 columna o 1 fila x 8 columnes). La disposició amb 2 files i 4 columnes també es pot considerar força correcte, i té com avantatge que el temps de refresc de la memòria es redueix a la meitat, però es duplicaria tota la circuiteria associada a cada columna de la matriu (circuits de sense amplifier i generació de refresc), i en aquest cas concret això sembla molt més costós. b) En ser la lectura d’aquests tipus de cel·les (d’un transistor) destructiva, cal fer una pre-càrrega de la línia de dada abans de fer una lectura, i s’hauria d’afegir el circuit de pre-càrrega (per exemple, a dalt de cada columna, una connexió de la línia a VDD/2 mitjançant un transistor MOS). Suposant aquest circuit de pre-càrrega, controlat per un senyal “Pre-càrrega” connectat a la porta d’aquest transistor, el procés de lectura inclouria:

95

1) Fer una pre-càrrega de la línia de dada, activant el senyal “Precàrrega” i

tornant-lo a desactivar. 2) Posar l’adreça d’aquesta cel•la a ADBUS[2..0], amb el qual s’activarà la

sortida del descodificador de files corresponent a C4. 3) Activar el senyal “Dread” (aquest senyal es podria activar al principi, i

obtenir el senyal pre-càrrega a partir de l’activació d’aquest) i les fases de rellotge internes Ф1 i Ф2, que completen la lectura (en activar-se Ф1 es permet la sortida de la dada regenerada i amplificada a la sortida “Dataout”, i a continuació, Ф2 permet reescriure la dada a la cel·la.

4) Finalment, desactivem “ADBUS” i “Dread”.

c) El refresc d’una fila es faria de forma similar al procés de lectura, però amb els senyals “Refresh” i “REFADD” en comptes de “Dread” i “ADBUS” respectivament. El refresc de la memòria sencera cal fer-lo refrescant successivament les diferents files, incrementant “REFADD” mitjançant un comptador cíclic intern.

96

Problema 2-02

Enunciat Es desitja implementar una memòria RAM dinàmica capaç d’emmagatzemar 8 informacions d’1 bit cadascuna, emprant cel·les d’1 transistor. Dibuixar l’esquema complet d’aquesta memòria, indicant amb claredat els senyals que governen les portes dels transistors que faci servir. Esculli la relació d’aspecte que cregui més adequada i inclogui en el seu esquema tota la circuiteria necessària pel correcte adreçament de les cel·les i per implementar els cicles de lectura, escriptura i refresc, així com els senyals necessaris en cadascun d’ells. Dibuixi el timing corresponent a un cicle de refresc. Resolució del problema

A2, A1 i A0 seleccionen la cel·la mitjançant els descodificadors de fila i columna.

97

Ф1 i Ф2 s’activen segons l’operació que es desitgi fer. R i W per llegir o escriure. Timing de refresc:

Problema 2-03

Enunciat Explicar el procés de refrescament d’una fila per a memòries RAM dinàmiques de cel·les de 4, 3 i 1 transistor, dibuixant un timing il·lustratiu, indicant en els esquemes corresponents (veure figures) els senyals que controlen l’estat dels transistors i els nivells de precàrrega. Indiqui si el signe de les entrades dels amplificadors operacionals emprats per tal de regenerar el senyal és el correcte o no.

98

Problema 2-04

Enunciat Explicar les similituds i diferències en els arrays lògics programables amb estructura PROM, PAL i PLA. Indicar quan pot ser més adequada l’elecció d’un tipus o altre d’estructura. Resolució del problema Cel·la de 4 transistors La polaritat de l’A.O. és correcta. Cal una pre-càrrega inicial de les línies d’accés a VDD/2, i reescriure la informació llegida a la cel·la:

1) Fem la pre-càrrega (activem, “Pre-càrrega” i el tornem a desactivar) 2) Activem la sortida del descodificador de files (Wi). La càrrega de les

línies d’accés (inicialment VDD/2) es balanceja i l’amplificador de sentit (A.O.) ens facilita el nivell llegit regenerat

3) Activem el senyal Ф per tornar a gravar la dada a la cel·la 4) Desactivem Ф i el descodificador de files.

99

Cel·la de 3 transistors La polaritat de l’A.O. és correcta. Cal una pre-càrrega inicial de la línia de lectura a VDD, i reescriure la informació llegida a la cel·la:

1) Fem la pre-càrrega (activem, “Pre-càrrega” i el tornem a desactivar) 2) Activem la sortida del descodificador de files (Wi) i el senyal Ф1. La

càrrega de la línia de lectura es manté a VDD o es descarrega en funció de la dada emmagatzemada a la cel·la, i l’amplificador de sentit (A.O.) ens facilita el nivell llegit regenerat

3) Activem el senyal Ф2 per tornar a gravar la dada a la cel·la 4) Desactivem Ф1, Ф2 i el descodificador de files.

100

Cel·la de 1 transistor La polaritat de l’A.O. és incorrecta. Cal una pre-càrrega inicial de la línia d’accés a VDD/2, i reescriure la informació llegida a la cel·la:

1) Fem la pre-càrrega (activem, “Pre-càrrega” i el tornem a desactivar) 2) Activem la sortida del descodificador de files (Wi). La càrrega de la línia

d’accés (inicialment VDD/2) es balanceja i l’amplificador de sentit (A.O.) ens facilita el nivell llegit regenerat

3) Activem el senyal Ф per tornar a gravar la dada a la cel·la 4) Desactivem Ф i el descodificador de files.

101

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de quatre exercicis d’aplicació dels coneixements adquirits sobre les estructures digitals en array.

103

SESSIÓ 19 Nom: Introducció als sistemes de conversió A/D i D/A Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:

o Bibliografia bàsica: [Grebene1984]

OBJECTIUS En aquesta sessió introduirem els conceptes bàsics associats als sistemes de conversió del senyal: de digital a analògic i de analògic a digital. Definirem la funció dels blocs conversors des del punt de vista de la seva funció de transferència i els englobarem dins d’un sistema complert de conversió.

CONTINGUTS En aquesta sessió estudiarem dos apartats del tema actual, en els quals introduirem els conceptes bàsics de conversió del senyal i dels seus blocs principals: els conversors digital-analògic (conversor D/A o DAC) i els conversors analògic-digital (conversor A/D o ADC). També estudiarem els blocs que formen part d’un sistema complert de conversió digital-analògica i analògica-digital.

3. Conversors D/A i A/D

3.1 Introducció

3.1.1 Principis de conversió digital-analògica En aquest apartat farem una petita introducció als sistemes de conversió del senyal i ens centrarem en els sistemes de conversió D/A.

Introducció

Existeixen dues maneres de manegar la informació: - domini analògic: senyals no quantificats que varien de forma contínua. - domini digital: senyals quantificats en bits (0’s i 1’s). És necessari un sistema per poder passar d’un domini a un altre, i és aquesta, precisament, la funció dels circuits conversors del senyal en les seves dues versions: conversors D/A i conversors A/D.

104

L’estat natural de la informació es presenta dintre del domini analògic. Malgrat tot, la seva transmissió i processat és més convenient realitzar-la en el domini digital, amb el que es presenta la necessitat del conversor analògic-digital. Després del processat i nova transmissió, és necessari un conversor digital-analògic per poder presentar de nou el senyal en el domini analògic. Poden considerar-se, doncs, aquests circuits conversors, com una mena de codificadors i descodificadors del senyal. Un conversor D/A accepta en la seva entrada una paraula digital de N bits i proporciona a la sortida un nivell de tensió o corrent proporcional al codi d’entrada. La correspondència entre entrada i sortida és unívoca. Un conversor A/D realitza la funció inversa. Les característiques de funcionament dels conversors depenen bàsicament de l’exactitud dels valors dels components emprats i de les derives tèrmiques que poden presentar aquests components. Això suposa que és desitjable la seva fabricació en un CI monolític en aquelles aplicacions on es requereix gran exactitud i precisió.

[Grebene1984] pàgina 753.

El conversor D/A o DAC: funció de transferència

Un conversor de digital a analògic, o conversor D/A, o DAC, és un circuit que admet un senyal codificat digitalment i proporciona sortides analògiques en forma de tensions o corrents. El seu diagrama esquemàtic és:

essent la funció de transferència:

DVKA ref=

on K és un factor d’escala i refV una tensió de referència. L’entrada digital es pot representar com:

11

110 2...22 −

−− +++= N

NN bbbD

105

on ib representa els coeficient de bit, el valor dels quals pot ser 0 o 1, i N és el nombre de bits del codi digital de sortida, codificat en binari natural. Quan la representació de D és aquesta, es diu que la funció de transferència està

normalitzada i el guany ( )refVK rep el nom de tensió (o corrent) fons d’escala:

( )11

110 2...22 −

−− +++= N

NNFSo bbbVV

Si fem una representació gràfica d’aquesta funció de transferència per 3=N obtenim:

Al mínim increment de tensió de sortida que pot produir un canvi de codi digital en la entrada rep el nom de LSB i val:

NFS

oV

LSBV2

1 ==Δ

[Grebene1984] pàgines 754-757.

Sistema de conversió D/A

En aplicacions pràctiques són necessaris més elements (circuiteria suplementària): - Registre de dades: emmagatzema les dades d’entrada per tal d’evitar que canviïn durant el temps de conversió (fins a finalitzar el procés de conversió). Pot ésser paral·lel (més ràpid) o sèrie. - Circuit S/H de sortida: manté constant la sortida al nivell de l’última conversió realitzada (per tal d’evitar "glitches").

106

- Filtre passa-baixes de sortida: elimina la component d’alta freqüència associada a les transicions entre nivells a la sortida del DAC. Podem veure la disposició d’aquests blocs a la figura següent:


Estructura interna d’un DAC

La configuració de DAC més senzilla està formada per 4 blocs separats:

La inclusió del conversor corrent/tensió és opcional, depenent de si volem corrent o tensió de sortida.

refV pot ser interna o externa (segons requeriments d’exactitud, estabilitat, ...). Millor si és interna, però en cas de ser externa pot "modular" el senyal analògic de sortida. En aquest cas es parla d’un conversor D/A multiplicador.

107


3.1.2 Principis de conversió analògica-digital En aquest apartat estudiarem les característiques principals dels conversors i dels sistemes de conversió A/D.

El conversor A/D o ADC: funció de transferència

El diagrama esquemàtic d’un conversor A/D (o ADC) és:

En un conversor A/D, sigui del tipus que sigui, es "codifica" un senyal analògic d’entrada en un codi digital d’un predeterminat nombre de bits. La tensió analògica

d’entrada AV , s’aproxima per una fracció binària d’una tensió fons d’escala de sortida,

FSV . Llavors, la sortida del conversor es correspon amb un codi digital de N bits tal que:

2...

221

110 −−

+++== NNNFS

A bbbVV

D

on ib és el coeficient associat al bit i-éssim i pot valer 0 o 1. Si fem una representació d’aquesta funció de transferència per 3=N obtenim:

108

Observem que definim els punts centrals de codi com els punts recíprocs de la funció de transferència d’un DAC i que les transicions s’agafen de forma que una certa tensió d’entrada ens dóna a la sortida el mateix codi digital que el punt central de codi més proper.


Sistema de conversió D/A

En una cadena de conversió A/D, el conversor va acompanyat d’altres blocs:

La missió del circuit multiplexor d’entrada és proporcionar la possibilitat de fer servir un únic conversor (si és lo suficientment ràpid) per convertir diferents senyals analògics (multiplexació en temps). El circuit Sample & Hold (S/H) emmagatzema el senyal analògic d’entrada a convertir per tal d’evitar canvis en aquest durant el temps de conversió. Els registre de sortida emmagatzema l’últim valor convertit i proporciona el corrent de sortida necessari per alimentar les etapes següents.

109

La lògica de control sincronitza tot el procés.

[Grebene1984] pàgines 826.

RESUM En aquesta sessió hem introduït el concepte de conversió del senyal i hem definit els blocs encarregats de portar a terme aquesta conversió: els conversors D/A i els conversors A/D, estudiant les seves funcions de transferència i el blocs que els acompanyen en un sistema de conversió.

111

SESSIÓ 20 Nom: Conversors Digital/Analògics (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS A la sessió anterior, hem vist una introducció als sistemes de conversió analògic-digital i digital-analògic, des del punt de vista de diagrames de blocs i funció de transferència ideal.

OBJECTIUS En aquesta sessió (i en les posteriors) entrarem amb més detall en les diferents tècniques de conversió digital-analògica i en les estructures internes del diferents tipus de conversors D/A. També estudiarem les especificacions i característiques més importants d’aquests conversors, i els tipus d’errors que diferencien el seu comportament del d’un conversor ideal.

CONTINGUTS En aquesta sessió estudiarem les definicions i termes d’error que caracteritzen el funcionament d’un DAC real, així com les arquitectures internes bàsiques d’aquests tipus de conversors.

3.2. Conversors A/D

3.2.1 Característiques i especificacions típiques d’un DAC En aquest apartat definirem una sèrie de termes que caracteritzen un conversor D/A i que ens serviran per determinar si és adient o no per al nostre sistema de conversió i per comparar-lo amb altres conversors.

112

Resolució

Es defineix com el mínim increment en la tensió de sortida que produeix un canvi en el

codi digital d’entrada i val NFSV

2 . També s’expressa la resolució en bits, o el nombre possible de nivells discrets de tensió corresponents a la sortida:

FSNN

NFS VdenivellbitsNvolts

V%

21002

2===


Exactitud

És la mesura de l’error, mesurat en el pitjor cas possible, com a diferència entre el valor real de sortida i l’ideal que hauria d’existir. Es pot definir de dues formes: - Exactitud absoluta: és l’anterior. - Exactitud relativa (es fa servir per defecte): mesura de l’exactitud després de corregir els errors d’offset i guany. S’expressa en % sobre FSV , en numero de bits o en fraccions del LSB.


Error d’offset

És la desviació entre el valor real i el valor ideal quan la sortida ideal hauria de ser zero. Es mesura en les mateixes unitats que l’exactitud. Aquest error es pot corregir.


113

Error de guany

És l’error relatiu a la sortida degut a la inexactitud del factor d’escala o de refV . Suposa un canvi en el pendent de la funció de transferència, i es mesura un cop corregit l’error d’offset. S’expressa en les mateixes unitats que l’exactitud i també es pot corregir.


Linealitat integral

És la mesura de la desviació de la funció de transferència respecte de la ideal, mesurada en el pitjor cas i amb els errors d’offset i guany corregits. És una mesura de la "curvatura" de la funció de transferència. Es pot mesurar en les mateixes unitats que l’exactitud.

[Grebene1984] pàgines 766, 768.

Linealitat diferencial

Mesura de la no uniformitat de la mida dels salts en la tensió de sortida per a transicions adjacents del codi digital d’entrada. El pas ideal és 1 LSB. S’especifica normalment en fraccions de LSB.


Monotonicitat

La monotonia indica la tendència creixent (o decreixent) de la funció de transferència. Interessa que el conversor sigui monòton (sempre creixent o sempre decreixent). La no-monotonicitat resulta d’un excessiu error de linealitat diferencial i es pot garantir que si LSBLD 1< el conversor és monòton.

114

Estabilitat

Es mesura en front del temps, de la temperatura o de la tensió d’alimentació. A més, totes les especificacions anteriors (exactitud, error d’offset, ...) s’han d’especificar dintre d’uns marges de temperatura i alimentació.


Temps d’establiment

És el temps que triga la sortida del conversor en adquirir un determinat valor (amb una banda d’error en l’entorn del valor final desitjat) des del corresponent canvi a l’entrada. Ve donat pels temps de commutació de la circuiteria emprada i els retards deguts a capacitats paràsites en els nodes de connexió. S’acostuma a mesurar el canvi en el MSB o a fons d’escala.


Glitches

Pics a la sortida que apareixen en les transicions d’un nivell a un altre deguts a petites diferències en els temps de commutació dels diferents interruptors.


3.2.2 Circuits conversors D/A bàsics En aquest apartat estudiarem les arquitectures circuitals bàsiques dels conversors D/A anomenats d’escalat de corrent, que són els que es fan servir més.

Escalat de corrent, de tensió i de càrrega

Existeixen tres categories bàsiques de conversors D/A, basades en el seu principi d’operació: a) D’escalat de corrent: és el més emprat en tecnologia bipolar (rapidesa). b) D’escalat de tensió. Emprats en dissenys MOS.

115

c) D’escalat de càrrega. Centrarem el nostre estudi en els circuits conversors d’escalat de corrent, i esmentem els altres tipus només amb caràcter informatiu.

[Grebene1984] pàgines 757, 760-764.

Conversor de resistències ponderades

L’esquema d’aquest conversor la podem veure a la figura següent.

Podem comprovar que la funció de transferència d’aquest circuit és:

( )11

110 2...2 −

−+++−= NN

orefo bbb

R

RVV

L’inconvenient principal d’aquest tipus de conversor és l’elevada dispersió en el valors de les resistències si la resolució ha de ser elevada:

12

1−

=NLSB

MSBRR .


Commutació de tensió i commutació de corrent

En el circuit anterior, s’efectua una commutació de tensió en bornes dels terminals de

les resistències, ja que l’interruptor commuta entre refV i massa. Degut a capacitats paràsites, aquesta commutació pot ésser lenta, augmentant els temps d’establiment i disminuint la rapidesa de conversió. És més desitjable, en aquest aspecte, efectuar una commutació de corrent, on el corrent que circula per cada resistència es desvia cap a la sortida o cap a massa, segons el commutador, el qual sempre commuta entre zero volts (massa) i zero volts

116

virtuals en l’entrada (-) de l’amplificador operacional que fa de conversor corrent-tensió, tal com podem veure a la figura següent:


Conversor amb xarxa en escala R-2R

Aquest conversor, pel mateix nombre de bits, necessita el doble de resistències que l’anterior (resistències ponderades) però la dispersió de valors és molt menor, necessitant només resistències de valors R i 2R. El principi de la conversió es basa en establir camins de divisió de corrent a través de la xarxa R-2R, obtenint-se corrents relacionats segons potències de 2. L’esquema és:

Aquest sistema és més emprat que el de resistències ponderades si 6≥N bits.


117

RESUM En aquesta sessió hem estudiat les definicions i característiques típiques dels conversors D/A, així com els esquemes circuitals bàsics d’aquests.

119



PRECEDENTS En la sessió anterior hem vist les definicions i característiques típiques d’un DAC. Hem estudiat també els esquemes circuitals bàsics que permeten portar a terme aquest tipus de conversió, basats sobretot en diferents xarxes resistives.

OBJECTIUS En aquesta sessió estudiarem altres configuracions internes de conversors D/A, més properes a les emprades en conversors integrats comercials, basades en implementacions amb fonts de corrent.

CONTINGUTS En aquesta sessió estudiarem diferents esquemes circuitals de conversors D/A basats en fonts de corrent, tant per a la implementació de conversors amb funcions de transferència lineals com no lineals.

3.2.3 Conversors D/A amb fonts de corrent En aquest apartat estudiarem un parell d’arquitectures internes de conversors D/A implementats amb fonts de corrent, que permeten obtenir directament corrent de sortida sense la necessitat d’incorporar un conversor corrent/tensió com succeïa en els esquemes bàsics implementats amb xarxes resistives.

120

DAC amb fonts de corrent ponderades binàriament

El circuit de la figura següent combina fonts de corrent ponderades mitjançant una xarxa en escala R-2R:

Aquest esquema té dos inconvenients: - La resposta transitòria dels transistors és diferent, degut a la diferència en el valor dels corrents que hi circulen per cadascun. Això pot provocar l’aparició de glitches degut a que no tots canvien al mateix temps. - Les derives tèrmiques i l’autoescalfament provoquen errors ja que afecten de forma diferent a cada transistor (condueixen corrents diferents).


Escalatge dels transistors

En aquest esquema és necessari, si se implementa en un C.I. monolític, mantenir la mateixa densitat de corrent en els emissors dels transistors per tal d’evitar errors deguts a variacions en el valor de BEV . Això s’aconsegueix mitjançant un escalat de les àrees d’emissor dels transistors que fan la funció de fonts de corrent. Això no és factible si el nombre de bits és elevat (es dispara l’àrea d’integració).


121

DAC amb fonts de corrent d’idèntic valor

Un altre esquema seria el presentat a continuació, que utilitza fonts de corrent d’idèntic valor en combinació amb una xarxa R-2R. Aquest esquema resol els problemes comentats anteriorment.

La xarxa R-2R s’utilitza com a atenuadora, per tal d’escalar els corrents de forma binària, resultant:

⎟⎟⎠

⎞⎜⎜⎝

⎛+++=

222232 3

22

31

40 bbbbI

I out

Aquest circuit és més ràpid que l’anterior degut a un nivell de corrent d’operació major.


Estructures master-slave

Es poden solucionar parcialment els problemes d’escalat de les àrees d’emissor en els conversors amb fonts de corrent ponderades amb un esquema anomenat mestre-esclau (master-slave) com el que indica la figura següent.

122

Així, l’escalat dels transistors es trenca i torna a començar en passar de l’estructura esclava a l’estructura mestra.

3.2.4 Conversors D/A segmentats En aquest apartat estudiarem un tipus especial de conversor D/A: el conversor segmentat. Entre les utilitats d’aquest tipus de conversor destaca la possibilitat d’implementar funcions de transferència no lineals, que es poden fer servir en sistemes de conversió amb una compressió i/o expansió addicional per millorar les prestacions del sistema.

Conversor segmentat lineal

Busquen la monotonicitat, difícil d’aconseguir amb les estructures anteriors en els bits de major pes si hi han molts bits en el conversor ( )bits12≥ . Aquesta estructura segmentada es pot veure en la figura següent, i consta de 3 seccions diferenciades: - Un generador de passos (step generator). - Un generador de segments. - Un descodificador de segments.

123

La taula de veritat del descodificador de segment controla els corrents que subministra el generador de segments segons la taula següent:

En l’exemple, el generador de passos és un conversor D/A de 4 bits, el corrent de control del qual ( )1I ve del generador de segments. Aquest corrent és el valor fons d’escala del generador de passos, que el divideix en 16 nivells i en proporciona la sortida que afegirem al corrent d’offset ( )2I en funció dels 4 bits menys significatius. S’obté una funció de transferència lineal si DCBA IIII === . Si el conversor D/A emprat com a generador de passos és monòton, aquesta estructura assegura la monotonocitat de tot el conversor.


124

Compandig DAC

Aquesta tècnica ens suggereix la possibilitat d’implementar conversors D/A amb funcions de transferència no lineals, només fent:

DCBA IIII ≠≠≠ Un conversor no-lineal bastant emprat en algunes aplicacions, on es necessita major resolució pels nivells baixos de tensió, és el denominat compressor/expansor (segons si s’utilitza dintre del llaç de realimentació d’un A/D (comprimeix el codi) o com a D/A directament (expandeix el codi). Aquest tipus de conversor té una característica del tipus:

Cada bit del codi ens determina el signe, el segment i el pas dins del segment de la tensió de sortida.

passegmentsignebbbbbbbb

Codi 01234567:


RESUM En aquesta sessió hem estudiat alguns esquemes circuital de conversors D/A fets servir en conversors integrats monolítics comercials.

125



PRECEDENTS En les sessions anteriors hem estudiat les configuracions internes bàsiques més emprades en la fabricació de conversors digital-analògics monolítics i el seu funcionament. Hem estudiat també les característiques i definicions associades al comportament d’aquests tipus de conversors.

OBJECTIUS En aquesta sessió estudiarem algunes característiques addicionals de les estructures dels DACs, així com alguns exemples de conversors comercials i la circuiteria externa necessària per un correcte funcionament d’aquests.

CONTINGUTS En aquesta sessió estudiarem la polarització de les fonts de corrent dels conversors D/A i l’estructura i funcionament d’alguns exemples de DACs reals. També estudiarem algunes tècniques per millorar l’exactitud dels conversors D/A.

3.2.5 Polarització de les fonts de corrent En aquest apartat estudiarem alguns conceptes sobre la polarització de les fonts de corrent dels conversors D/A.

Polarització de les fonts de corrent

Per tal d’evitar que les variacions de la tensió base emissor dels transistors de bit (els que es fan servir per implementar les fonts de corrent que es connecten o no a la sortida segons el valor del bit associat), afectin els corrents de les diferents fonts de corrent, aquestes es polaritzen mitjançant un llaç de realimentació i un amplificador operacional com mostra a [Grebene1984], pàgina 792, figura 14.26. El corrent refI es fa igual al corrent d’alguna de les branques de més pes amb

l’elecció apropiada de la resistència xR .

126

[Grebene1984] p791-p792 xR .


Compensació del corrent de base

La solució de polarització estudiada anteriorment fa que el corrent de les branques no

depengui de la β dels transistors de bit, però si de la β dels transistors emprats en la implementació dels interruptors. Es pot compensar aquesta variació amb la introducció d’un transistor de característiques idèntiques a les dels interruptors en el llaç de realimentació de l’amplificador operacional, com mostra a [Grebene1984], pàgina 793, figura 14.27: En els conversors “Master-Slave” també hi ha un desajust del corrent en la xarxa Slave degut a la β dels transistors, que es pot compensar com s’indica com s’indica a [Grebene1984]:


3.2.6 Exemples de conversors reals En aquest apartat estudiarem alguns exemples de conversors D/A monolítics reals, així com la circuiteria externa necessària per al seu correcte funcionament. Estudiarem, com a exemples representatius de la gran varietat de DACs comercials el DAC-08, el AD-7520 i el Am-6012.

DAC-08

És un conversor de 8 bits de resolució fabricat en tecnologia bipolar i amb tensió de referència externa. El seu esquema ([Grebene1984], pàg. 803, fig. 14.31) es correspon amb el d’una estructura “master-slave” amb 8 fonts de corrent ponderades amb una xarxa de polarització R-2R. Els corrents de sortida vénen donats per les equacions:

FSFSN

N

out IIImàx 256

2552

12=

−=

ref

refrefFS R

VII ==

127

màxoutoutout III =+

En la referència bibliogràfica ([Grebene1984], pàg. 807-808, figs. 14.33 i 14.34) podem veure diferents formes d’obtenir tensions de sortida unipolars i bipolars.


AD-7520

És un conversor de 10 bits de resolució amb una xarxa resistiva R-2R de precisió, interruptors binaris CMOS i referència de tensió externa. Necessita d’un amplificador operacional extern de sortida per fer la conversió corrent-tensió. Podem observar el seu esquema intern i les connexions externes necessàries per obtenir tensions de sortida unipolars i bipolars a la referència bibliogràfica.


Am - 6012

És un conversor de 12 bits de resolució amb una estructura segmentada que garanteix la monotonicitat. En la referència bibliogràfica podem veure el seu esquema intern simplificat.


3.2.7 Conversors d’elevada precisió En aquest apartat estudiarem una tècnica de correcció externa dels errors dels conversors D/A per aconseguir conversors d’elevada precisió.

128

Circuits autocorrectors

A [Grebene1984], pàgina 820, figura 14.44, podem trobar un esquema de l’estructura d’un circuit autocorrector. Els errors del DAC principal es mesuren i s’emmagatzemen en una memòria EPROM, que servirà per subministrar, a través del DAC corrector, un corrent igual a l’error del DAC principal per a cada combinació d’entrada. Aquest corrent es restarà del corrent del DAC principal. En ser el fons d’escala del DAC corrector inferior al del DAC principal, l’error final disminueix en aquesta mateixa proporció, essent l’exactitud final millor que la que ofereix el DAC principal.


RESUM En aquesta sessió hem estudiat alguns aspectes concrets de l’estructura interna dels conversors D/A referents a la polarització de les fonts de corrent i hem vist alguns exemples reals d’estructures internes de conversors comercials, així com una tècnica d’increment de l’exactitud dels conversors.

129

SESSIÓ 23 Nom: Conversors Digital/Analògics (4) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el funcionament dels conversors D/A.

CONTINGUTS

3.2.8 Problemes: Conversors D/A (1)

Problema 3-01

Enunciat En el conversor de la figura, oR és ideal, però la resta de resistències presenten unes toleràncies del 20% respecte del seu valor nominal. Es demana: a) Calcular l’exactitud relativa del conversor i expressar-la en LSB’s i en nombre de bits. b) Podem garantir la monotonicitat d’aquest conversor? Justifiqui la seva resposta.

130

Resolució del problema Pas 1 En primer lloc, calculem la funció de transferència ideal del conversor (resistències sense toleràncies) a partir de la suma de corrents de cada branca condicionada por l’estat dels bits del codi digital binari natural d’entrada, que controlen l’estat dels interruptors, essent el de major pes el que controla la branca de la resistència R , ja que aquesta branca és la que contribueix amb un corrent de sortida major. S’obté:

⎟⎠

⎞⎜⎝

⎛+++−

168422 0123 bbbb

RVR

= V refoo

Pas 2 Per calcular l’exactitud relativa, hem de buscar quina combinació de desviacions de resistències és la que provoca la màxima desviació respecte de la funció de transferència ideal, tenint en compte que si amb aquesta desviació apareixen errors de offset o guany, aquests s’hauran d’eliminar. La pitjor combinació possible és que les tres resistències majors (branques de menor pes) es desviïn un 20% en el mateix sentit (per exemple, cap amunt), i la menor (branca de major pes) en sentit contrari. Llavors, la màxima desviació es produeix per a la combinació digital d’entrada 1000, essent el valor de tensió de sortida per a aquesta combinació:

( ) ( )⎟⎟⎠

⎞⎜⎜⎝

⎛−

RVR = V reforealo 8'02

121000

Amb aquesta suposició, la tensió de sortida per a la combinació 1111 no coincideix amb la ideal, pel qual existeix un error de guany que s’ha de corregir, “atenuant” la tensió real obtinguda per a la combinació 1000 en el mateix factor que el guany extra existent. El guany del conversor s’ha incrementat en un factor:

( )( )

( ) ( ) ( ) ( )1819

16152

2'1161

2'181

2'141

8'0212

11111111

=

⎟⎠⎞

⎜⎝⎛−

⎟⎟⎠

⎞⎜⎜⎝

⎛+++−

==Δ

RVR

RRRRVR

VV

Grefo

refo

idealo

realo

i per tant, la tensió que tindrem que considerar per calcular l’exactitud relativa és:

( ) ( ) 76452

1918

8'02121000'

RVR

RVR = V refo

reforealo −=⎟⎟⎠

⎞⎜⎜⎝

⎛−

Ara ja podem calcular l’exactitud relativa (mesurem l’error com la diferència entre el valor real i el valor ideal), i expressar-la en LSB’s (dividint l’error en volts per la tensió corresponent a un LSB) o en nombre de bits (comparant l’error amb la magnitud del LSB d’un conversor de K bits de resolució, on K serà l’exactitud buscada).

131

Pas 3 Podrem garantir la monotonicitat si l’error de linealitat diferencial és inferior a 1 LSB. Per buscar aquest error, la pitjor situació és la comentada en el pas 2, i l’error màxim es produeix en la transició del codi 0111 al 1000. La tensió corresponent al codi 0111, ja amb l’error de guany corregit, és:

( ) ( ) ( ) ( ) 3041052

1918

2'1161

2'181

2'14120111'

RVR

RRRVR = V refo


⎞⎜⎜⎝

⎛++−

i la corresponent al codi 1000 (ja calculada anteriorment):

( ) ( ) 76452

1918

8'02121000'

RVR

RVR = V refo


⎞⎜⎜⎝

⎛−

Si restem aquestes tensions, i a la diferència li restem la tensió corresponent a 1 LSB (increment ideal), obtindrem l’error de linealitat diferencial. Respostes a) Exactitud relativa: 1’47 ≈ 1’5 LSB’s o 3=K bits. b) Error de Linealitat Diferencial: 2’95 ≈ 3 LSB’s, per la qual cosa no es pot garantir la monotonicitat del conversor.

Problema 3-02

Enunciat Es desitja dissenyar, seguint l’esquema de la figura, un conversor D/A de 10 bits de resolució amb una funció de transferència quadràtica segons l’equació:

1024D = V 2

2

o

essent D el valor decimal del codi binari d’entrada segons:

2 b + ... + 2 b + 2 b + b = D 1-N1-N

22

110

Coneixent que R = 500 Ω i que AI = 1 mA, dimensionar BI , CI , DI i 'R per tal

d’obtenir un fons d’escala FSV = 1 volt.

132

Resolució del problema Pas 1 L’esquema es correspon amb el d’un conversor D/A segmentat de 4 segments de 256 passos cadascun d’ells, estant el generador de passos implementat amb un DAC-08. L’amplificador operacional suma les contribucions de 2I (offset) i el corrent de sortida del DAC-08, que treballa amb un fons d’escala 1II ref = (pendent). S’han de seleccionar els pendents i offsets de cada segment per aproximar la funció de transferència quadràtica per quatre trams lineals. Per fer-ho, calcularem la tensió de sortida corresponent al fons d’escala de cada tram per calcular, a partir d’elles, els pendents i offsets de cada tram.

Els resultats es presenten en la taula següent:

133

Pas 2

Ara només resta identificar la taula de veritat anterior amb la genèrica de funcionament del conversor segmentat que ens donen a l’enunciat i obtenir els valors buscats. Respostes

BI = 3 mA, CI = 5 mA, DI = 7 mA, 'R = 62’5 Ω,

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els conversors D/A.

135

SESSIÓ 24 Nom: Conversors Digital/Analògics (5) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el funcionament dels conversors D/A.

CONTINGUTS

3.2.9 Problemes: Conversors D/A (2)

Problema 3-03

Enunciat Es disposa d’un DAC de 3 bits de resolució i 8 volts de fons d’escala tal que la seva funció de transferència real difereix de la ideal tal com s’indica a la figura.

a) Calcular l’exactitud del conversor, expressant-la en bits, i l’error de Linealitat

Diferencial, expressant-lo en LSB’s. Es desitja corregir la funció de transferència anterior emprant un DAC corrector (suposadament ideal) i una PLA, segons l’esquema de la figura.

136

b) Indicar la taula de veritat de la PLA ( )[ ]012012 XXXfYYY = i la relació entre les

tensions de referència d’ambdós DACs per aconseguir la màxima correcció. c) Si el DAC corrector té un error de Linealitat Integral de ±1 LSB, quin és l’error de

Linealitat Integral del conjunt, expressat en % de FSV ? Resolució del problema Pas 1 Observem en primer lloc que no existeixen errors ni d’offset ni de guany (en cas contrari hauríem de tenir-los en compte en el càlcul de la resta de termes d’error). Per calcular l’exactitud (no especifiquen si absoluta o relativa, encara que en aquest cas, segons el paràgraf anterior, totes dues coincideixen), s’ha d’observar la major diferència entre valor real i ideal, que en aquest cas es dóna per la combinació d’entrada 101, essent de 0’6 voltis. Es pot expressar en bits buscant el major nombre sencer K que compleix

KFSV

26'0 ≤

Quant a l’error de Linealitat Diferencial, la major diferència respecte d’un salt ideal de 1 LSB es produeix en la transició de 100 a 101. Restant a l’increment de tensió existent en aquesta transició la tensió corresponent a 1 LSB obtenim l’error de Linealitat Diferencial, el qual es pot expressar en LSB’s dividint-lo per la tensió corresponent a un LSB del conversor. Pas 2 En general, s’obté la màxima correcció escollint com a fons d’escala del conversor corrector el màxim error que comet el conversor principal, però en aquest cas existeix una solució millor, ja que tots els errors són múltiples d’una quantitat (0’1 volts) i, escollint l’LSB del conversor corrector igual a aquesta quantitat, la tensió de sortida màxima d’aquest és igual o superior a l’error màxim del DAC principal. Un cop escollida la tensió de referència del DAC corrector segons aquest criteri (suposem el mateix factor de proporcionalitat entre la tensió de referència i el fons d’escala en tots dos conversors), la taula de veritat de la PLA es fàcil d’obtenir, fent que per a cada codi d’entrada el DAC corrector subministri una tensió de sortida igual a l’error comès

137

pel DAC principal per a aquest mateix codi d’entrada, ja que ambdues tensions se restaran. Pas 3 Per tal de calcular l’error de Linealitat Integral i expressar-lo en tant per cent del fons d’escala lo més fàcil és treballar en volts: obtenim els volts corresponents l’LSB del

DAC corrector en funció de 2refV i a partir de la resposta l’apartat b) expressem

aquesta quantitat en funció de 1refV . Ara només cal dividir aquesta tensió pel fons

d’escala del conversor global (el del DAC principal), expressat també en funció de 1refV i multiplicar per 100. Respostes a) Exactitud: 3 bits; Error de Linealitat Diferencial: 1/2 LSB.

b) 12 1'0 refref VV =

c) Error de Linealitat Integral: 1’25% de FSV .

Problema 3-04

Enunciat El sistema de la figura representa un DAC implementat a partir de tres DAC-08. Indiqui quina és la funció de cada DAC-08 dins del sistema global i dibuixi la funció de transferència del conversor global, explicant el seu funcionament i el valor fons d’escala del mateix.

139

Resolució del problema Pas 1 Observem que la tensió de sortida és la suma de dos contribucions: la del DAC 3 i la del DAC 1. El DAC 3 subministra un corrent que només depèn dels 4 bits de menor pes del codi digital d’entrada, i el seu fons d’escala depèn de la sortida del DAC 2 que, al igual que la del DAC 3, només depèn dels dos bits de major pes del codi digital d’entrada. Aquest esquema respon al d’un conversor segmentat, amb 4 segments de 16 passos cadascun d’ells, amb un DAC que fa de generador de passos i dos que formen el generador de segments i generen els offsets i pendents de cada segment en funció de l’estat dels dos bits de major pes i les lògiques combinacionals de descodificació implementades amb portes lògiques. Pas 2 Per obtenir la funció de transferència del conversor, anirem calculant els diferents corrents de sortida de cada DAC en funció del codi digital d’entrada. Els resultats es resumeixen en les taules següents:

(*) Valor fons d’escala del segment de 16 passos (no del DAC-08) El valor fons d’escala s’obté sumant a la tensió corresponent al codi 111111 una tensió igual al pas de l’últim segment (o sumant els valors de 1outI i 3FSI per a l’últim segment i multiplicant per 3K2). Respostes DAC 1: Genera l’offset de cada segment en funció dels 2 bits de major pes. DAC 2: Genera el pendent (fons d’escala del DAC 3) de cada segment en funció dels 2 bits de major pes. DAC 3: Generador de passos (en funció dels 4 bits de menor pes) dins de cada segment, amb fons d’escala (pendent) variable.

FSV = 12 V.

140

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els conversors D/A.

141

SESSIÓ 25 Nom: Conversors Analògics/Digitals (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS En les sessions precedents hem estudiat els principis generals de la conversió D/A i A/D, així com els tipus de conversors Digital/Analògic i les definicions i característiques associades als mateixos.

OBJECTIUS En aquesta sessió estudiarem les característiques i especificacions típiques dels conversors Analògic/Digital i farem una introducció a les diferents tècniques emprades per dur a terme aquesta conversió.

CONTINGUTS En aquesta sessió veurem dos apartats del tema actual. En el primer estudiarem les característiques i definicions més importants a tenir en compte en el comportament d’un conversor A/D, i en el segon veurem una classificació dels conversors segons la tècnica emprada per fer la conversió.

3.3 Conversors A/D

3.3.1 Característiques i especificacions típiques d’un ADC En aquest apartat estudiarem les característiques, definicions i especificacions més importants a tenir en compte en els conversors A/D.

Error de quantificació

Associat al procés de quantificació (passem d’un conjunt infinit de valors de variable analògica d’entrada a un conjunt finit de codis digitals de sortida) existeix un error o indeterminació, que es pot il·lustrar en un esquema com el que es po trobar a [Grebene1984], pàgina 829, figura 15.4, on podem comprovar el senyal d’error que

142

s’obté al realitzar una conversió d’una rampa analògica a codis digitals i fer a continuació el pas invers. Les característiques d’aquest senyal d’error ens permeten comprovar que l’error de quantificació disminueix si s’incrementa la resolució.

[Grebene1984] pàgines 829-p830.

Marge dinàmic

És la mesura dels senyals màxim i mínim que pot manegar el conversor. Aquest senyals són el fons d’escala i el LSB, i el marge dinàmic s’expressa com el quocient (i en dB):

NLSBV

MD FS 6log20 ≈⎟⎟⎠

⎞⎜⎜⎝

⎛=

essent N la resolució.


Temps de conversió

És el temps que triga el conversor en donar el codi digital corresponent a un senyal analògic d’entrada degut als retards i temps associats a les operacions que s’han de dur a terme per fer la conversió. Durant aquest temps (també anomenat temps d’obertura), si el senyal d’entrada varia, es produeix una indeterminació en el valor de la conversió (error d’obertura), ja que el codi de sortida no se sap realment a quin valor de senyal analògic correspon. Es pot evitar aquesta indeterminació amb la incorporació d’un circuit de mostreig i manteniment a l’entrada del conversor.


Error d’offset

En la funció de transferència d’un conversor A/D ideal, la línia que uneix els punts centrals de codi passa per l’origen. Si això no és així, existeix error d’offset. A la pràctica es mesura com la diferència entre el valor de senyal analògic en el que té lloc la primera transició i mig LSB (on hauria de tenir lloc aquesta primera transició idealment).

143


Error de guany

L’error de guany mesura la diferència en el pendent de la línia que uneix els punts centrals de codi respecte de la d’un conversor ideal. A la pràctica es mesura com la diferència entre els valors de senyal analògic en el que tenen lloc l’última i la primera transicions i mirant la desviació respecte el valor d’aquesta diferència en un conversor ideal ( )LSBVFS 2− .


Error de linealitat integral

Mesura la curvatura de la línia que uneix els punts centrals de codi (idealment una recta). Es mesura com la màxima desviació entre un punt central de codi de la corba real respecte de la seva ubicació ideal.

[Grebene1984] pàgines 832p835.

Error de linealitat diferencial

Mesura la no uniformitat en l’amplada dels graons entre transicions adjacents, que idealment hauria de ser constant i de valor 1 LSB (tret del primer i de l’últim). Es mesura com la màxima desviació respecte aquest valor ideal d’un LSB. És important que l’error de linealitat diferencial no excedeixi de LSB1± , ja que això provocaria la pèrdua de codis digitals a la sortida.


3.3.2 Tècniques de conversió A/D En aquest apartat donarem una visió general de les tècniques més emprades en els conversors comercials per dur a terme la conversió analògica/digital i les seves característiques més importants.

144

Tècniques de conversió A/D

Existeixen moltes tècniques per dur a terme la conversió d’un senyal analògic a un codi digital. Aquí només enumerarem les que es fan servir principalment en conversors comercials. Podem classificar els conversors A/D, segons la tècnica emprada, en: - Conversors A/D integradors. El seu funcionament es basa en la càrrega i descàrrega d’una capacitat durant el cicle de conversió. - Conversors A/D de rampa digital. Fan servir un comptador binari i un DAC en un llaç de realimentació. - Conversors A/D d’aproximacions successives. Obtenen el codi digital de sortida mitjançant un procés de prova i error. - Conversors A/D paral·lel. Realitzen la conversió en un únic pas. L’elecció d’una tècnica en particular dependrà de diferents aspectes, bàsicament dels valors desitjats de rapidesa de conversió, resolució, exactitud i complexitat circuital (nombre de recursos necessaris per a la implementació). A la referència bibliogràfica podem observar una taula comparativa amb diverses característiques de rapidesa i àrees típiques d’aplicació d’alguns conversors que fan servir aquestes tècniques.

[Grebene1984] pàgines 827, p876-878 (taula 15.1).

RESUM En aquesta sessió hem estudiat les característiques i definicions típiques dels conversors A/D, així com la seva classificació segons les diferents tècniques emprades per dur a terme la conversió.

145



PRECEDENTS A la sessió precedent hem vist les característiques i definicions típiques en un conversor A/D i una classificació segons la tècnica emprada per dur a terme la conversió, encara que sense entrar en massa detall en l’estudi d’aquestes tècniques.

OBJECTIUS En aquesta sessió i la següent estudiarem amb detall l’estructura i funcionament de diferents tipus de conversors A/D.

CONTINGUTS En aquesta sessió estudiarem cinc apartats del tema actual, referents tots ells a diferents característiques dels conversors A/D integradors i a l’estructura i funcionament d’alguns exemples concrets de conversors d’aquest tipus.

3.3.3 Conversors A/D integradors: generalitats En aquest apartat estudiarem els aspectes generals dels conversors A/D integradors: diagrama de blocs i funcionament bàsic.

146

Diagrama de blocs

Podem observar un diagrama de blocs genèric d’un conversor analògic/digital integrador a [Grebene1984], pàgina 835, figura 15.8. Podem identificar com a parts bàsiques en aquest diagrama de blocs: el generador de rampa (integrador), el comparador amb el senyal d’entrada, el comptador binari i la lògica de control.


Funcionament bàsic

La conversió es realitza d’una forma indirecta. En primer lloc, el senyal analògic d’entrada es converteix en un pols de durada proporcional al mateix mitjançant l’integrador i el comparador. En segon lloc, aquest pols es mesura de forma digital comptant el nombre de cicles d’un senyal de rellotge de referència que hi caben en el mateix. La lògica de control s’encarrega de la posta en condicions inicials del comptador binari i de l’integrador, sincronitzant tot el procés.


3.3.4 Conversor A/D integrador de pendent únic En aquest apartat estudiarem un primer tipus de conversor A/D integrador: el conversor de pendent únic.

Diagrama de blocs

A [Grebene1984], pàgina 837, figura 15.9 podem observar el diagrama de blocs d’un conversor A/D integrador de pendent únic. Podem identificar clarament el bloc integrador i els comparadors que, amb la lògica de control apropiada, generaran el pols de durada proporcional al senyal analògic d’entrada que controlarà el nombre de rellotge que arriben al comptador binari.

[Grebene1984] p837.

Funcionament

La conversió comença quan s’obre l’interruptor en paral·lel amb la capacitat de l’integrador analògic. Quan aquest, que parteix d’un valor lleugerament negatiu, arriba al zero, es comença a deixar entrar períodes del senyal de rellotge al comptador i aquest es va incrementant. Quan la rampa generada a la sortida de l’integrador iguala

147

el valor analògic d’entrada finalitza el cicle de conversió i s’inhibeix l’entrada del rellotge al comptador, la sortida del qual serà proporcional al senyal analògic d’entrada. El principal inconvenient d’aquests tipus de conversors A/D és la gran dependència de la seva exactitud del valor i estabilitat de la constant de temps de l’integrador.


3.3.5 Conversor A/D integrador de doble pendent En aquest apartat estudiarem una segona configuració de conversor A/D integrador que soluciona alguns dels problemes del conversor de pendent única: el conversor de doble pendent.

Diagrama de blocs

A [Grebene1984], pàgina 838, figura 15.10 podem observar el diagrama de blocs d’un conversor A/D de doble pendent. Observem la gran similitud amb el diagrama del conversor A/D de pendent única, essent les diferències més importants que ara es fan dues integracions: una del senyal analògic d’entrada i altre d’un senyal de referència constant de polaritat oposada al senyal d’entrada, amb el que s’aconsegueixen dues rampes de pendent oposat a la sortida de l’integrador.


Funcionament

En primer lloc s’integra el senyal analògic d’entrada durant un temps fix preestablert. A continuació es fa la integració del senyal de referència fins que la sortida de l’integrador arriba a zero, i és durant aquest temps variable quan arriben flancs de rellotge al comptador i aquest es va incrementant. Com el temps de descàrrega és proporcional al valor inicial de tensió del condensador i aquest dependrà del pendent de la primera rampa, que és proporcional al senyal analògic d’entrada, la lectura final del comptador serà proporcional a aquest senyal. Amb aquest tipus de conversor l’exactitud és independent del valor de la constant de temps de l’integrador i de la freqüència del senyal de rellotge, sempre que aquests valors no variïn durant el cicle de conversió. La linealitat és molt bona, sempre que les rampes que genera l’integrador ho siguin també, el que fa aquest tipus d’integrador força emprat en aplicacions on es requereix elevada linealitat (encara que de baixa velocitat de conversió).


148

3.3.6 Conversor A/D integrador de balanceig de càrrega En aquest apartat estudiarem una tercera variant de conversor A/D integrador: el conversor de balanceig de càrrega.

Diagrama de blocs

A [Grebene1984], pàgina 841, figura 15.12 podem observar el diagrama de blocs d’un conversor A/D de balanceig de càrrega. També es poden identificar clarament els blocs principals dels conversors A/D integradors, essent la diferència principal respecte els estudiats prèviament la filosofia de funcionament.


Funcionament

Es basa en la repetició d’un procés de càrrega/descàrrega de la capacitat de l’integrador que es repeteix tants cops com ens doni temps durant un temps preestablert, què és el temps de conversió. Es carrega la capacitat amb el senyal d’entrada durant un petit interval de temps fix i, a continuació, es descarrega amb un pendent fix, proporcionat pel corrent de referència, essent el temps de descàrrega i, per tant, la duració total del procés de càrrega i descàrrega variables i dependents del senyal analògic d’entrada. Cada cop que finalitza un d’aquests cicles s’incrementa el comptador i es torna a inicia un nou cicle de càrrega/descàrrega. Depenent del senyal analògic d’entrada, aquest cicle es repeteix més o menys cops durant el temps de conversió preestablert, essent per tant la lectura final del comptador proporcional a aquest senyal.


3.3.7 Errors, característiques i aplicacions dels conversors integradors En aquest apartat estudiarem una sèrie de característiques i termes d’error propis dels conversors integradors, així com les aplicacions típiques d’aquests tipus de conversors A/D.

149

Errors d’offset

Les tensions d’offset dels operacionals que es fan servir a l’integrador i com comparadors apareixen superposades al senyal d’entrada i limiten l’exactitud que es pot obtenir per una determinada resolució. Es poden minimitzar aquests efectes amb tècniques denominades d’auto-zero o de circuits de mostreig i manteniment auto-correctors.


Errors de linealitat de l’integrador

Aquest error és degut principalment al guany en llaç obert finit de l’operacional de l’integrador, que ha de ser més gran quant menor volem que sigui l’error de linealitat comès.


Errors del temps de resposta del comparador

El comparador ha de tenir temps de canviar d’estat sota canvis a la seva entrada de l’ordre de magnitud de la resolució desitjada en volts. El retard en la commutació, si és comparable al període del senyal de rellotge, provoca l’aparició d’errors, que limiten la freqüència màxima del senyal de rellotge que es pot fer servir.

[Grebene1984] p844-p845.

Característiques i aplicacions

Podríem resumir les característiques principals dels conversors A/D integradors en: - Freqüència de conversió baixa. - Absència de codis perduts. - Elevada linealitat. - Elevada resolució (a expenses de disminuir la freqüència de conversió). - Excel·lent refús del soroll de xarxa. Això fa que aquests conversors es facin servir principalment en aplicacions d’elevada precisió i amb senyals d’entrada de baixa freqüència, on no calen moltes conversions per segon.


150

RESUM En aquesta sessió hem estudiat amb detall diferents configuracions de conversors A/D de tipus integrador: els seus diagrames de blocs i funcionament. També hem estudiat les Característiques i aplicacions generals d’aquests tipus de conversors.

151



PRECEDENTS En la sessió anterior hem estudiat, de tots els diferent tipus de conversors A/D, només uns exemples de configuracions de conversors del tipus integrador.

OBJECTIUS En aquesta sessió estudiarem altres exemples de conversors A/D representatius d’altres tècniques de conversió: els conversors A/D de rampa digital, els conversors A/D d’aproximacions successives i els conversors A/D paral·lel.

CONTINGUTS En aquesta sessió veurem quatre apartats del tema actual, en els que estudiarem diferents exemples de conversors A/D que fan servir diferent tècniques de conversió.

3.3.8 Conversors A/D de rampa digital En aquest apartat estudiarem dos tipus de conversors A/D que fan servir la tècnica de rampa digital per fer la conversió.

152

Diagrama de blocs genèric

Aquests tipus de conversors A/D, al igual que el conversor d’aproximacions successives que estudiarem més endavant, fan servir un DAC en un llaç de realimentació per dur a terme la conversió, tal com es veu a [Grebene1984], pàgina 846, figura 15.14. Juntament amb el DAC, els blocs integrants d’aquest tipus de conversors són un comparador i un comptador.


Conversor A/D tipus servo

Aquest conversor fa servir un comptador up-down, la sortida del qual és convertida a un nivell analògic que es compara amb el senyal d’entrada analògic. En funció del resultat de la comparació sabrem si el codi digital subministrar pel comptador es correspon amb un nivell analògic major o menor que el d’entrada, i el comptador incrementarà o reduirà la seva sortida per tal de corregir aquesta diferència. Cada cop que canvia l’estat del comparador es disposa a la sortida del comptador el codi digital corresponent al senyal analògic d’entrada. Si l’entrada varia lentament amb el temps, aquest conversor pot seguir permanentment les variacions de l’entrada i subministrar cada cicle de rellotge el codi digital corresponent al senyal d’entrada, sense necessitat de circuit de mostreig i manteniment.

[Grebene1984] p846-p847.

Conversor A/D de rampa en escala

És una versió simplificada de l’anterior, que fa servir un comptador binari que compta en una única direcció, i cada cicle de conversió es reseteja i comença des de zero fins que canvia el comptador. Així, a la sortida del DAC obtenim una mena de rampa de tensió en forma d’escala, que dóna nom al conversor.


153

3.3.9 Conversors A/D d’aproximacions successives En aquest apartat estudiarem el funcionament dels conversors A/D d’aproximacions successives, que segueixen un mètode de prova i error i un arbre de decisió preestablert per arribar al codi digital de sortida.

Diagrama de blocs

A [Grebene1984], pàgina 848, figura 15.15 podem observar el diagrama de blocs d’un conversor A/D d’aproximacions successives. L'estructura és molt semblant a la dels conversors de rampa digital, tret que s'ha substituït el comptador per un circuit anomenat "registre d'aproximacions successives".


Funcionament

El funcionament es basa en anar provant codis digitals i comparar el seu valor analògic corresponent, subministrat pel DAC, amb el senyal analògic d’entrada, fins trobar el codi que més s’ajusta a aquest senyal. A diferència dels de rampa digital, en els quals aquest procés és seqüencial (els codis de prova són codis consecutius), ara el sistema és una mica més intel·ligent i la convergència al valor final és més ràpida. Quan comença el cicle de conversió, el primer codi digital que es prova és el corresponent al bit més significatiu a "1" i la resta a "0". Amb això determinem si el senyal analògic d’entrada està dins la meitat superior o inferior del fons d’escala. Segons el resultat de la comparació, el següent codi que es prova mantindrà o resetejarà aquest bit i es posarà l següent bit més significatiu a "1", i en la comparació següent obtindrem si el senyal analògic d’entrada es troba, dins de la meitat ja determinada, en la quarta part superior o inferior. Aquest procés es repeteix tants cops com resolució vulguem, una per cada bit, fins que al final hem determinat el valor correcte de cadascun dels bits del codi digital de sortida.


Arbre de decisió

Els codis digitals que es proven segueixen un arbre de decisió en funció del resultat de la comparació com l’indicat a [Grebene1984], pàgina 849, figura 15.16, para el cas de 3 bits de resolució i un codi de sortida "101". Per a cada codi digital provat, segons el resultat de la comparació es segueix la branca superior o inferior de l’arbre.

154


Correcció de l’offset

Si el DAC del llaç de realimentació té una funció de transferència ideal, la funció de transferència del conversor A/D obtinguda no es correspon amb la que es va definir com a ideal, i cal afegir un offset a la sortida del DAC per corregir-la.

3.3.10 Conversors A/D paral·lel En aquest apartat estudiarem el diagrama de blocs i funcionament del conversors A/D paral·lel (Flash Converters), que són els més ràpids en realitzar la conversió.

Diagrama de blocs

Tal com es pot apreciar a [Grebene1984], pàgina 867, figura 15.30, un conversor A/D paral·lel està format per N2 etapes comparadores (amb el seu corresponent nivell de comparació i una lògica de descodificació per obtenir un codi digital de N bits a partir de les N2 informacions binàries subministrades pels comparadors.

[Grebene1984] p866-p867.

Funcionament

El senyal analògic d’entrada és comparat simultàniament amb tots els possibles nivells en els que es vol discretitzar el fons d’escala ( N2 per una resolució de N bits) mitjançant els comparadors. Com a resultat de la comparació, tindrem que tots els comparadors que els seus nivells de comparació siguin inferiors al senyal analògic d’entrada tindran la seva sortida a "1", mentre que la resta la tindran a "0". Aquesta informació digital és transformada per la lògica de descodificació en un codi de N bits. Ja ens podem adonar que la complexitat (nombre de recursos) del conversor es dispara si es volen resolucions elevades, encara que la rapidesa és d’un codi digital per cicle de rellotge, estant la freqüència de rellotge limitada només pels temps de resposta de les etapes comparadora i la lògica de descodificació.


155

3.3.11 Conversors A/D sèrie-paral·lel En aquest apartat estudiarem el diagrama de blocs i funcionament del conversors A/D sèrie-paral·lel, que són una variant dels conversors A/D paral·lel que segueix reduir la complexitat circuital d’aquest sense gaire pèrdua de velocitat.

Diagrama de blocs

A [Grebene1984], pàgina 871, figura 15.33 podem observar el diagrama de blocs d’un conversor A/D sèrie-paral·lel, que combina dos conversors A/D paral·lel i un DAC (a part del restador) per fer la conversió en dues etapes, simplificant molt el nombre de recursos necessaris en front d’un únic conversor A/D paral·lel de la mateixa resolució sense gran pèrdua de velocitat de conversió


Funcionament

En primer lloc es fa una conversió de menys resolució que la total desitjada per determinar els bits més significatius. Aquest codi digital es torna a convertir a analògic mitjançant el DAC i es resta del senyal analògic d’entrada. Aquesta diferència es torna a convertir a digital amb el segon conversor A/D paral·lel, obtenint-se la resta de bits (els menys significatius) del codi digital desitjat.


RESUM En aquesta sessió hem estudiat diferents exemples de conversors A/D amb diferents tècniques de conversió i prestacions.

157

SESSIÓ 28 Nom: Conversors Analògics/Digitals (4) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el funcionament dels conversors A/D.

CONTINGUTS

3.3.12 Problemes: Conversors A/D (1)

Problema 3-05

Enunciat El circuit de la figura és un conversor A/D de doble rampa que converteix tensions d’entrada ambipolars en un codi digital de 10 bits en magnitud més signe. El conversor fa servir un senyal de rellotge de freqüència CLKf = 10 MHz i la constant de temps

de l’integrador és RC = 12’8 μs. Tots els amplificadors operacionals tenen alimentació

simètrica de CCV± volts.

158

a) Explicar el funcionament del circuit (quines funcions ha de realitzar la lògica de

control, quan les ha de realitzar, ...).

b) Calcular els valors de refV i mínCCV per obtenir la màxima resolució possible si el marge de tensions d’entrada és - 5 V < iV < + 5 V.

c) Si s’alimenten els operacionals amb CCV = 5 V, quina és la màxima resolució (en

bits) que es pot obtenir?

d) Suposant CCV superior a la mínCCV de l’apartat b), quina és la màxima freqüència de iV permesa si es desitja després recuperar aquest senyal sense error?

Resolució del problema Pas 1

En primer lloc s’obre 2S i es connecta 1S a iV durant un temps fix de CLKN T2 ,

generant-se una rampa a la sortida de l’integrador (positiva o negativa segons el signe de iV

). Transcorregut aquest temps 1S commuta a 3S , el qual estarà a la seva

vegada connectat a refV o refV− en funció del signe de iV , detectat pel comparador d’entrada. Al mateix temps, la lògica de control comença a enviar flancs del senyal de rellotge al comptador. D’aquesta forma es genera una rampa de pendent oposada a la anterior a la sortida de l’integrador, trigant un temps CLKTn en reeixir de nou els zero volts, moment en que el comparador indica a la lògica de control que el comptador ha de deixar de comptar i, al mateix temps, activa 2S mantenint el condensador descarregat fins l’inici de la següent conversió.

159

Pas 2 A partir de la figura anterior, s’obté la funció de transferència següent:

iref

N

VV

n 2=

on N representa el nombre de bits de resolució amb que es determina la magnitud de la tensió d’entrada (el comparador d’entrada ens dóna directament la informació del bit

de signe). Per obtenir la màxima resolució )9( =N , escollim refV = 5 V (és el fons d’escala corresponent a la magnitud). Tenint en compte la constant de temps RC de l’integrador, podem obtenir la tensió màxima que pot arribar a aparèixer a la sortida de l’integrador si iV és igual al fons d’escala) i obtenir el valor mínim de CCV necessari per tal que els operacionals no saturin. Pas 3 Per no saturar els operacionals, la tensió a la sortida de l’integrador no ha de superar la tensió d’alimentació. El fet de mantenir constant el fons d’escala ens limita el temps durant el qual hem de permetre que creixi la tensió a la sortida de l’integrador durant la generació de la primera rampa i, per tant, la resolució màxima amb la que es pot determinar la magnitud del senyal d’entrada (haurem de sumar 1 bit més corresponent al signe). Pas 4 Segons el criteri de Nyquist,

2mostreig

Vimàx

ff =

essent la freqüència de mostreig l’invers de la duració d’un període de conversió, la duració del qual, en el pitjor cas i menyspreant la fase d’inicialització, és:

CLKN

conv TT 22 ⋅=

essent N la resolució corresponent a la magnitud de iV (sense signe).

160

Respostes a) Està explicat en el pas 1 de la resolució.

b) VVref 5= i VVCCmín 20= . c) 8 bits de resolució (7 de magnitud més 1 de signe).

d) KHzf Vimàx 88'4= .

Problema 3-06

Enunciat El circuit de la figura 1 és un conversor A/D de rampa digital que fa servir un comptador binari de 8 bits, un rellotge extern de 1 MHz i un DAC de resistències ponderades com el de la figura 2, amb resistències sense tolerància (ideals), però amb 4 branques addicionals de resistències R16 , R32 , R64 i R128 . Si es desitja convertir un senyal d’entrada el valor del qual pot oscil·lar entre 0 i 10 volts, calcular:

a) Els valors de refV i offsetV per obtenir la màxima resolució del conversor. b) La màxima freqüència possible del senyal de control del circuit de mostreig i

manteniment, mf .

Figura 1.

161

Figura 2. Resolució del problema Pas 1 La màxima resolució que es pot obtenir és de 8 bits (coincideixen la resolució del DAC i el nombre de bits del comptador), i per convertir senyals d’entrada en el marge de 0 a 10 volts amb aquesta resolució, s’ha d’ajustar el DAC per tal que el seu fons d’escala

sigui de 10 volts. Per tant, hem d’obtenir la relació entre el valor de refV i el fons d’escala del DAC, per la qual cosa busquem la funció de transferència del DAC, resultant:

⎟⎠

⎞⎜⎝

⎛++⋅⋅⋅++−=

Rb

Rb

Rb

Rb

RVV orefDACo 1286420123

Si “normalitzem” aquesta funció de transferència obtindrem la relació entre refV i el fons d’escala, el qual s’haurà d’igualar a 10 volts. Pas 2

El valor de offsetV s’ha d’ajustar per obtenir una funció de transferència “ideal” (segons s’ha definit a la teoria), ja que sinó la funció de transferència presentaria les transicions en els nivells de tensió d’entrada de 0 LSB, 1 LSB, 2 LSB’s, etc., és a dir, desplaçada 1/2 LSB cap a la esquerra. Es pot compensar aquest error d’offset sumant

la tensió adequada a la sortida del DAC ( offsetV ). Això s’entén pensant que el primer codi de sortida és el 0000, al qual li correspon una tensió a la sortida del DAC de 0 volts, i que mentre iV sigui superior, el comptador s’anirà incrementant, essent el codi digital de sortida aquell que provoca que la tensió a la sortida del DAC sigui superior a la tensió d’entrada, la qual cosa provocarà el canvi d’estat del comparador d’entrada. Pas 3 El temps de conversió d’aquest conversor, suposant el pitjor cas i menyspreant la fase

d’inicialització, és de CLKT82 . L’invers d’aquesta quantitat ens donarà la freqüència màxima de conversió.

162

Respostes

a) oref R

RV 5−= , 256

5=offsetV

. b) Hzf m 25'3096=

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els conversors A/D.

163

SESSIÓ 29 Nom: Conversors Analògics/Digitals (5) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el funcionament dels conversors A/D.

CONTINGUTS

3.3.13 Problemes: Conversors A/D (2)

Problema 3-07

Enunciat El circuit de la figura representa l’esquema d’un conversor A/D de 3 bits.

a) Explicar el funcionament del circuit, indicant la funció de cada element.

164

b) Si V = 10 V, R = 2’5 KΩ i C = 1 μF, obtenir la freqüència del senyal de rellotge necessari per ajustar la tensió fons d’escala del conversor a 5 V.

c) Dibuixar la funció de transferència ( )inVfbbb =012 . Quin tipus de funció de

transferència implementa el conversor? Resolució del problema Pas 1 El conjunt format per l’amplificador operacional, el primer transistor i les tres resistències de valor R constitueix una font de corrent constant, que carrega el primer condensador generant una tensió 1V que creix linealment amb el temps (a partir de l’instant en que s’obren els interruptors) segons l’equació:

( ) tRCVtV

21 =

(suposem els transistors ideals, és a dir, 0=BEV i ∞=β , així com la resistència d’entrada del restador també infinita).

El segon transistor, polaritzat a la base amb ( )tV1 , juntament amb la resistència R2 formen una altra font de corrent, que carrega el segon condensador, generant una tensió 2V que creix amb el temps segons l’equació:

( ) 2222 82

tCR

VtRCVtV −=

El restador presentarà per tant a la seva sortida una tensió 3V que variarà amb el temps segons l’ expressió:

( ) ( ) ( ) 222213 8

tCR

VtVtVtV =−=

Aquesta tensió anirà creixent, i el comptador s’anirà incrementant fins que es compleixi que inVV >3 , instant en el que el comparador inhibirà el comptador del senyal de rellotge. D’aquesta forma, la lectura del comptador serà proporcional a inV , ja que quan major sigui aquesta, més temps trigarà el comparador a canviar. Com que 3V no creix linealment amb el temps, la funció de transferència del conversor no serà lineal.

165

Pas 2 La funció de transferència s’obté igualant el valor de inV al de 3V un cop ha transcorregut un temps igual a CLKTn , on n serà la lectura del comptador. Llavors, s’ha de imposar la condició que amb FSin VV = , el valor de n ha de ser N2 ,

on N és la resolució, en aquest cas de 3 bits. Pas 3 Per dibuixar la funció de transferència, en ser no lineal, s’han d’obtenir tots els valors

de inV pels quals es produeix un canvi de codi digital a la sortida, la qual cosa es pot

fer buscant els nivells de tensió corresponents al valor de 3V en instants de temps múltiples del període del senyal de rellotge. S’obté llavors la taula següent: Respostes a) Està explicat al pas 1 de la resolució. b) HzfCLK 1600= (veure nota al final del problema).

166

c)

Nota

En realitat, amb aquests valors no es pot aconseguir FSV = 5 V, ja que quan 3V arriba a 5 volts, 1V (que sempre és major que 3V ) ja fa temps que ha superat

aquest valor, i el primer transistor estarà saturat ⎟⎠⎞

⎜⎝⎛ =

21VV máx

. Per tant, si volem FSV = 5

volts, necessitem un valor de V major. Amb aquest valor de V , el valor fons d’escala màxim que es pot aconseguir sense que saturin els transistors és de 1’25 volts.

Problema 3-08

Enunciat Dibuixi l’esquema d’un conversor d’aproximacions successives de 4 bits de resolució, explicant el seu funcionament i l’arbre de decisió que segueix el registre d’aproximacions successives. Indiqui i calculi els ajustos necessaris per tal que el seu esquema implementi la funció de transferència que s’ha definit com a "ideal" per a un ADC, és a dir, amb els punts centrals de codi en zero, 1 LSB, etc. Obtingui el codi de sortida per a una tensió d’entrada igual a FSV687'0 . Resolució del problema Pas 1 A la figura es pot observar l’esquema de blocs d’un conversor A/D de aproximacions successives de 4 bits de resolució, amb els diferents blocs que el formen: un DAC de 4 bits, un comparador, un sumador d’offset, un registre d’aproximacions successives (S.A.R.) i la lògica que controla el sistema.

167

Pas 2 El sistema tracta “d’endevinar” el codi digital d’entrada corresponent a una determinada tensió analògica d’entrada. Per això, en successius intents, el registre de aproximacions successives presenta a l’entrada del DAC diferents codis binaris de 4 bits, i el comparador determina si la sortida del DAC és superior o inferior a la tensió d’entrada, indicant-nos si el codi digital que s’ha provat és massa gran o massa petit. El mètode de prova es basa en el diagrama o arbre de decisió de la següent figura, que segueix el mètode següent: en primer lloc es prova el codi digital corresponent al bit de major pes igual a “1” i els bits restants a “0”, amb el que la sortida del DAC és

2FSV

, i el comparador ens indica si ens hem passat ⎟⎠

⎞⎜⎝

⎛<

2FS

iV

V o ens hem quedat curts

⎟⎠

⎞⎜⎝

⎛>

2FS

iV

V, de manera que en la prova següent, si ens hem passat resetejem el bit

que hem provat de nou a “0”, i si ens hem quedat curts, el mantindrem a “1”. En la prova següent, posarem a “1” el següent bit, seguint l’ordre de més pes a menys pes, i es procedeix de forma semblant. A cada prova es determina l’estat d’un dels bits del codi digital de sortida, de manera que si cada prova es pot realitzar en un període del senyal de rellotge, el temps de conversió serà de CLKTN , essent N la resolució.

168

Pas 3 Si no afegim cap offset a la sortida del DAC, les transicions tenen lloc per a tensions d’entrada de 1 LSB, 2 LSB’s, etc., és a dir, hi ha un error d’offset de +1/2 LSB respecte de la funció de transferència que s’ha definit com a “ideal” (transicions en 0’5 LSB’s, 1’5 LSB’s, etc.). Per corregir-ho, s’ha de sumar un offset de –1/2 LSB a la sortida del DAC. Pas 4 La funció de transferència genèrica d’un conversor A/D és:

( )

FS

iN

NNo V

VbbbD =+++= −

−−−− 1

11

1 2...22

on D representa el valor decimal, normalitzat a la unitat) corresponent a la tensió d’entrada, però una forma fàcil d’obtenir el codi és “desnormalitzant” aquesta expressió, i expressant la tensió d’entrada respecte d’un valor N2 , essent N la resolució. En el nostre cas:

992'102687'04

=×FS

FS VV

i el valor sencer més pròxim a aquesta quantitat és 11, que en binari és 1011. Respostes Totes les respostes s’han indicat al llarg dels passos de la resolució.

169

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els conversors A/D.

171

SESSIÓ 30 Nom: Introducció a l’Electrònica de Potència Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:

o Bibliografia bàsica: [Rashid1993]

OBJECTIUS En aquesta sessió presentarem les nocions bàsiques que fan referència als sistemes electrònics de potència, donant una visió general dels diferents dispositius que es fan servir i les diferents aplicacions o tipus de circuits electrònics de potència.

CONTINGUTS En aquesta sessió farem una enumeració dels diferents tipus de dispositius emprats en circuits electrònics de potència, indicant el seu funcionament general. També enumerarem els diferents tipus de circuits de control de potència, també anomenats conversors de potència.

4. Electrònica de Potència

4.1. Introducció als Sistemes i Dispositius Electrònics de Potència

4.1.1 Electrònica de Potència. Introducció En aquest apartat veurem el concepte, aplicacions i història de l’electrònica de potència.

Concepte d’Electrònica de Potència

L’Electrònica de Potència engloba l’aplicació de l’electrònica basada en dispositius d’estat sòlid (semiconductors) per al control i conversió de potència elèctrica. Per control s’entén que treballem en un sistema realimentat (de llaç tancat). Per potència entenem l’equipament per a la generació, transmissió i distribució de potència elèctrica; i per electrònica, els dispositius i circuiteria per al processament de senyal necessari per obtenir el control desitjat.

172

Bàsicament, el control de potència s’aconsegueix fent commutar dispositius semiconductors de potència.

[Rashid1993] pàgines 1-2.

Aplicacions de l’electrònica de potència

Amb el desenvolupament de la tecnologia dels semiconductors de potència, les capacitats de manejament de potència i la velocitat de commutació dels dispositius s’han incrementat tremendament. Això ha permès que l’electrònica de potència hagi trobat un lloc important en les tecnologies modernes i es faci servir en gran varietat de productes, com poden ser control d’escalfor, control de lluminositat, control de motors, fonts d’alimentació o sistemes de propulsió de vehicles.

[Rashid1993] pàgines 1-3, taula 1.1.

Història de l’electrònica de potència

La història de l’electrònica de potència comença amb la introducció de l’arc rectificador de mercuri l’any 1900. A continuació, i fins la dècada dels 50, es van anar introduint d’altres dispositius, com ara el rectificador amb tub de buit controlat per reixeta, l’ignitron, el phanotron o el thyatron. La primera revolució de l’electrònica començà l’any 1948, amb la invenció del transistor de silici. La segona revolució va començar amb el desenvolupament comercial del tiristor l’any 1958, inventat l’any 1956, també anomenat transistor amb dispar PNPN o rectificador controlat de silici (SCR). Des de llavors, s’han introduït molts tipus diferents de dispositius semiconductors de potència i tècniques de conversió. Avui en dia, la unió de l’electrònica de potència (el múscul) i la microelectrònica en els circuits de control (cervell), fan aparèixer moltes noves aplicacions potencials, tendència que continuarà al llarg dels pròxims anys.

[Rashid1993] pàgines 2-5, figura 1-2.

4.1.2 Dispositius semiconductors de potència En aquest apartat farem una enumeració dels dispositius semiconductors més habituals en aplicacions de potència: les seves característiques generals, subtipus i control bàsic. També els classificarem atenen a diferents aspectes del seu comportament.

173

Díodes de potència

Els díodes de potència són dispositius de dos terminals: ànode i càtode. Si la tensió a l’ànode es major que al càtode, el díode condueix, essent la caiguda de tensió en directa molt petita (entre 0’5 V i 1’2 V). Si la tensió al càtode és major que a l’ànode, el díode està en tall o bloqueig, i el corrent en inversa degut a les fuites depèn de la diferència de potencial aplicada, essent menyspreable en molts casos. Existeixen tres tipus de díodes de potència: de propòsit general (aguanten fins a 3000 V en inversa i 3500 A en directa), els d’alta velocitat o de recuperació ràpida (3000 V, 1000 A), i els díodes Schottky (100 V, 300 A). Els temps de recuperació inversa varien entre 0’1 µs i 5 µs, podent arribar a l’ordre dels nanosegons en els Schottky.

[Rashid1993] pàgines 5, taules 1.2 i 1.3, figura 1-6.

Tiristors

El tiristor té tres terminals: ànode, càtode i porta. Condueix quan, estant polaritzat en directa (major tensió a l’ànode que al càtode), s’injecta corrent pel terminal de porta. Un cop en conducció es perd el control des del terminal de porta, i no deixa de conduir fins que s’inverteix la tensió entre ànode i càtode o l’actuació d’un circuit extern de commutació. Els tiristors poden suportar fins a 6000 V en inversa i 3500 A en directa, essent els temps de commutació en els tiristors de commutació més ràpida de l’ordre de 10 a 20 μs. Existeixen molts tipus de tiristors, cadascun amb les seves pròpies característiques de funcionament, capacitat de manejament de potència i rapidesa: tiristors de commutació forçada, tiristors de commutació per línia, tiristors de commutació per porta (GTO), tiristors de conducció inversa (RCT), tiristors d’inducció estàtica (SITH), tiristors de commutació assistida per porta (GATT), rectificadors controlats de silici activats per llum (LASCR), tiristors controlats per MOS (MCT), tiristors de conducció bidireccional (TRIAC).

[Rashid1993] pàgines 5-7, taules 1.2 i 1.3, figura 1-6.

BJTs de potència

Són dispositius de tres terminals: base, col·lector i emissor. Normalment funcionen com a interruptors en configuració d’emissor comú, commutant entre les regions de tall i de saturació de les seves característiques. En conducció, la caiguda de potencial entre col·lector i emissor és molt petita (entre 0’5 V i 1’5 V). Normalment són emprats en aplicacions de baixa freqüència (per sota de 10 KHz) i suporten corrents de fins a 400 A i tensions inverses de fins a 1200 V.

[Rashid1993] pàgines 7-8, taules 1.2 i 1.3, figura 1-6.

174

MOSFETs de potència

Són dispositius de tres terminals: porta, drenador i font. Es fan servir com a interruptors en configuració de font comú. Són emprats en conversors de potència d’alta velocitat (desenes de KHz) i suporten corrents de fins a 50 A i tensions inverses de fins a 1000 V.


IGBTs i SITs

Els IGBTs són transistors de potència controlats per tensió. Són més ràpids que els BJTs, però menys que els MOSFETs. Es fan servir en aplicacions d’alta tensió i corrent elevat, fins a freqüències de commutació de uns 20 KHz. Poden suportar fins a 1200 V i 400 A. Els SITs són dispositius d’elevada potència i alta freqüència. És un dispositiu similar al JFET i les seves prestacions principals són de baix soroll, baixa distorsió i capacitat d’elevada potència a freqüències audibles. Els temps de commutació són molt baixos, de l’ordre de 0’25 µs i suporta fins a 1200 V i 300 A.


Característiques de control

Els dispositius semiconductors de potència es fan servir com a interruptors, controlant el seu estat mitjançant l’aplicació de senyals als terminals de “control” (porta o base), essent les característiques necessàries d’aquests senyals de control diferents per a cada tipus de dispositiu. Segons les característiques de funcionament i de control dels dispositius, aquests es poden classificar segons diferents criteris, com poden ser: dispar i commutació controlats o incontrolats; senyal de control continu o polsat; suport de diferència de potencial unipolar o bipolar; capacitat de conducció de corrent unidireccional o bidireccional. Segons aquests criteris, com a exemple, el rectificador controlat de silici o tiristor és un dispositiu de dispar controlat i commutació incontrolada, senyal de control polsada, que suporta diferències de potencial bipolars i capacitat de conducció de corrent unidireccional.


175

4.1.3 Tipus de circuits electrònics de potència En aquest apartat veurem una breu classificació dels diferents tipus de circuits electrònics de potència, també anomenats conversors de potència.

Rectificadors de díodes

Un circuit rectificador de díodes transforma una tensió alterna en una tensió contínua. El senyal d’entrada del rectificador pot ser monofàsic o trifàsic.

[Rashid1993] pàgines 12, figura 1-8.

Conversors alterna-contínua (ac-dc)

També s’anomenen rectificadors controlats, i fan servir tiristors en compte de díodes. Poden ser monofàsic o trifàsics, i el valor mig de la tensió de sortida es pot controlar variant el temps de conducció dels tiristors.


Conversors alterna-alterna (ac-ac)

Aquests conversors es fan servir per tal d’obtenir una tensió de sortida alterna variable a partir d’una font de senyal altern fix. El senyal de sortida es controla modificant el temps de conducció d’un TRIAC. Aquests conversors també s’anomenen controladors de tensió altera.


Conversors contínua-contínua (dc-dc)

També s’anomenen reguladors commutats o chopper. El valor mig de la tensió de sortida es controla modificant el temps de conducció del dispositiu semiconductor empleat com a interruptor. El quocient entre el temps de conducció d’aquest dispositiu i el període del senyal de control s’anomena cicle de treball (duty cycle) del chopper.


176

Conversors contínua-alterna (dc-ac)

Aquest conversors també s’anomenen circuits inversors. Normalment es forma una estructura en pont a partir de quatre dispositius semiconductors que es fan conduir per parelles i de forma alternada. La tensió de sortida es pot controlar modificant els temps de conducció dels dispositius.


Interruptors estàtics

Els dispositius semiconductors de potència es poden fer servir com a interruptors estàtics o contactors. Poden ser de contínua o d’alterna.

[Rashid1993] pàgina 14.

RESUM En aquesta sessió hem estudiat conceptes bàsics i principis de l’electrònica de potència, i hem introduït els principals dispositius semiconductors de potència empleats en els conversors de potència, així com les seves principals característiques de comportament.

177

SESSIÓ 31 Nom: Díodes de Potència (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS En la sessió anterior hem presentat de forma breu els principals dispositius semiconductors emprats en circuits electrònics de potència. En aquesta sessió i les següents estudiarem més a fons el funcionament i característiques principals dels díodes de potència.

OBJECTIUS En aquesta sessió i les següents estudiarem el comportament dels díodes de potència, sobretot en aquells aspectes que no es tenen en compte en aplicacions de petit senyal, però que són determinants en el correcte funcionament dels circuits electrònics de potència dels que formen part.

CONTINGUTS En aquesta sessió estudiarem les característiques tensió-corrent dels díodes de potència, les regions de polarització i les característiques de recuperació inversa. També farem una classificació dels diferents tipus de díodes de potència.

4.2 El diode de potència

4.2.1 Característiques tensió-corrent dels díodes de potència En aquest apartat estudiarem la característica tensió-corrent del díode de potència, remarcant els aspectes del comportament no-ideal i, sobretot, aquells que afecten més al funcionament dels circuits electrònics de potència.

Estructura, símbol i funcionament del díode de potència

El díode de potència es un dispositiu de dos terminals basat en una unió pn. A la figura següent podem veure el símbol i l’estructura d’un díode de potència.

178

Quan al díode el potencial de l’ànode és positiu respecte el càtode (polaritzat en directa), aquest condueix, essent la caiguda de potencial entre els seus terminals molt petita. Quan la tensió al càtode és superior a la de l’ànode (polaritzat en inversa), el díode està en estat de bloqueig o no conducció, i només circula un petit corrent en inversa. Veiem que, a efectes pràctics, en molts casos el comportament del díode es pot assimilar al d’un interruptor.


Característica tensió-corrent ideal i real

La característica tensió-corrent (relació entre el corrent que circula de ànode a càtode i la diferència de potencial entre aquests dos terminals) d’un díode ideal es pot veure a la figura següent.

Podem observar que polaritzat en directa un díode ideal és equivalent a un curtcircuit, mentre que polaritzat en inversa, el circuit equivalent és el d’un circuit obert. La característica tensió-corrent d’un díode real es pot veure a la figura següent.

179


Regions de polarització

En la característica tensió-corrent del díode real observem que es poden definir tres regions de comportament o polarització. La primera és la regió de polarització en directa, on 0>DV . A partir d’un cert valor

llindar de tensió, el corrent DI creix de forma pràcticament exponencial amb DV , adquirint de seguida valors força elevats.

La segona regió és la de polarització en inversa, i es produeix per 0<DV . En aquesta regió el corrent que circula en inversa pel díode és molt petit. Es pot definir una tercera regió de polarització o funcionament que es produeix si la tensió inversa de polarització arriba a nivells molt elevats (de l’ordre de 1000 V per a díodes de potència). En aquesta regió, anomenada de ruptura, el corrent en inversa creix ràpidament, poden arribar-se a la destrucció del dispositiu si la potència dissipada supera els nivells màxims permissibles.


4.2.2 Característiques de recuperació inversa del díode de potència En aquest apartat estudiarem el comportament del díode de potència en el seu pas de conducció a no conducció (commutació), que en aplicacions de potència comporta l’aparició d’uns fenòmens que en petit senyal eren menyspreables, però en aplicacions amb elevats nivells de corrent poden ser molt importants.

180

Temps de recuperació inversa

Quan el díode és conduint corrent en directa i, degut al funcionament del circuit o a l’aplicació d’una diferència de potencial en inversa, el corrent en directa es redueix a zero, el díode continua conduint degut als portadors minoritaris que hi ha encara emmagatzemats a la unió pn i al cos de material semiconductor (bulk). Aquests portadors necessiten un cert temps per recombinar-se i desaparèixer, que s’anomena

temps de recuperació inversa del díode, rrt , i que té dos components: at , degut a l’emmagatzemament de càrrega a la regió de deplexió de la unió pn, i bt , degut a la càrrega present al bulk.


Pic de corrent invers

La càrrega total que flueix en inversa pel díode durant el temps de recuperació inversa, anomenada RRQ , provoca l’aparició d’un corrent invers pel díode, que arriba a assolir un valor de pic, RRI , el valor del qual ve determinat, entre d’altres paràmetres, pel circuit extern, que fixa la rapidesa màxima amb la que pot variar amb el temps el

corrent per la branca on està el díode, i que representarem per dtdi

.


Factor de suavitat. Recuperació suau i recuperació abrupta

Depenen del tipus de díode, la relació a

btt

SF =pot ser més gran o més petita, donant

lloc a característiques de recuperació inversa més suaus o més abruptes respectivament, tal com es veu a la figura següent.

181

Aquesta relació rep el nom de factor de suavitat.


Equacions

A partir de les definicions anteriors i les característiques de recuperació inversa, fent algunes aproximacions, podem arribar a una sèrie de relacions entre tots els paràmetres que afecten a la recuperació inversa del díode, essent les més interessants les que permeten trobar el temps de recuperació inversa i el pic de corrent invers en funció de la resta de paràmetres, i que escrivim a continuació:

( )

dtdiSFQ

t RRrr

12 +=

( )1

2

+=

SFdtdiQ

IRR

RR


4.2.3 Tipus de díodes de potència En aquest apartat estudiarem les principals característiques i les diferències entre els diferents tipus de díodes de potència existents.

182

Díodes de propòsit general

Tenen un temps de recuperació inversa relativament elevat, de l’ordre de 25 µs, i es fan servir en aplicacions de baixa velocitat. Els marges de corrent en directa que són capaços de suportar va des de valors inferiors a 1 A fins a valors de milers d’ampers. Les diferències de potencial en inversa que són capaços de suportar van des de uns 50 V fins a uns 5000 V.


Díodes de recuperació ràpida

Tenen un temps de recuperació inversa baix, normalment inferior a 5 μs. Els marges de corrent que cobreixen va des de menys d’un amper fins a centenars d’ampers, i els de tensió des de 50 V a 3000 V.


Díodes Schottky

Basats en un contacte metall-semiconductor, minimitzen el problema de l’emmagatzemament de càrrega de les unions pn, presentant uns temps de recuperació inversa molt petits. En contrapartida, el corrent de fuites en inversa és molt més gran, pel que els marges de tensió inversa que poden suportar només arriba al centenar de volts. Els marges de corrent van des de 1 amper fins a 300 A.


RESUM En aquesta sessió hem estudiat les característiques i propietats de funcionament principals dels díodes de potència, així com la classificació dels diferents tipus existents.

183

SESSIÓ 32 Nom: Díodes de Potència (2) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS En la sessió anterior hem introduït quin és el comportament del díode de potència davant la seva commutació i els efectes que es produeixen derivats de la no idealitat del dispositiu. En aquesta sessió ampliarem una mica més el nostre estudi sobre el comportament del díode de potència en commutació, a més d’altres aspectes.

OBJECTIUS En aquesta sessió completarem el nostre estudi sobre el díode de potència, estudiant els efectes de la no idealitat del seu comportament en circuits pràctics, mirant de resoldre els problemes derivats d’aquests efectes. També estudiarem la forma d’interconnectar més d’un díode de potència per millorar certes característiques.

CONTINGUTS En aquesta sessió analitzarem els efectes dels retards en la commutació del díode de potència en els circuits, així com possibles solucions per minimitzar aquests efectes. Veurem també com associar díodes en sèrie i en paral·lel per incrementar algunes capacitats d’aquests dispositius.

4.2.4 Efectes del temps de recuperació inversa El fet que durant la commutació d’un díode aquest condueixi en inversa durant un cert temps pot provocar comportaments anòmals no desitjats en els circuits de control de potència en els que són presents aquests díodes. En aquest apartat estudiarem aquests comportaments anòmals i com minimitzar-los.

Díode de freewheeling

En aplicacions electròniques on es vol controlar la potència subministrada a una càrrega altament inductiva, degut a que aquesta no suporta canvis bruscos de corrent, poden aparèixer pics elevats de tensió sobre la mateixa quan commuta l’element interruptor que es fa servir per controlar la potència. Aquest efecte es pot observar en el circuit de la figura, on es controla la potència mitja subministrada a la càrrega

184

mitjançant el cicle de treball de commutació d’un dispositiu semiconductor, representat en l’esquema per l’interruptor SW i el díode 1D .

Suposant que per la càrrega, finalitzat el transitori inicial que es produeix quan es

tanca l’interruptor, circula un corrent constant RV

I So =

, si obrim l’interruptor, s’inverteix el potencial a la càrrega, que ara intenta fer de generador injectant corrent al circuit, però es troba un circuit obert, i la diferència de potencial sobre la càrrega tendeix a infinit. Per solucionar aquest problema hem d’oferir a la càrrega un camí per tal que el corrent pugui seguir circulant, i això es fa amb un díode connectat en paral·lel amb la càrrega, com es veu a la figura següent.

Aquest díode rep el nom de díode de freewheeling, i permet que el corrent oI continuï circulant per la càrrega quan s’obre l’interruptor.


Limitació del pic de corrent invers

En el circuit anterior, quan està el díode mD en conducció i circulant per ell el mateix corrent oI que circula per la càrrega, si tanquem l’interruptor SW i degut a la càrrega

emmagatzemada a la seva unió, mD no commuta instantàniament, permetent la circulació d’un corrent invers per ell el valor del qual, analitzant la malla d’entrada, tendiria a infinit i estaria només limitat per les resistències paràsites dels elements de la malla.

185

Per limitar el pic de corrent invers per mD (i en directa per la resta d’element de la malla) es limita la rapidesa amb la que pot variar el corrent per la malla amb la inserció una inducció SL . Així donem temps a mD per tal que commuti abans que el valor del corrent es faci massa gran.


Energia emmagatzemada i oscil·lacions transitòries

L’energia emmagatzemada a la inducció SL es pot arribar a transferir a la capacitat associada a la unió pn del díode mD , provocant l’aparició d’un potencial sobre aquest que pot arribar a ser elevat, donat que el valor d’aquesta capacitat és petita. Per reduir el valor d’aquest potencial es pot afegir un condensador en paral·lel amb el díode, i al ser més gran la capacitat equivalent, la tensió serà més petita. En sèrie amb el condensador es pot afegir una petita resistència per eliminar les oscil·lacions produïdes per l’intercanvi d’energia entre la capacitat afegida i SL .


186

4.2.5 Associació de díodes en sèrie i en paral·lel Per tal d’incrementar les capacitat de corrent en directa i de tensió en inversa que són capaços de suportar els díodes, es poden fer servir associacions d’aquests en sèrie i en paral·lel. En aquest apartat estudiarem com associar els díodes i els aspectes pràctics a tenir en compte en aquests tipus d’associacions.

Associació de díodes en sèrie

Per tal d’incrementar la diferència de potencial que pot suportar un díode en inversa es poden connectar dos o més díodes en sèrie, essent d’aquesta forma la diferència de potencial inversa que pot aguantar el conjunt la suma dels de cada díode.


Associació de díodes en paral·lel

Per tal d’incrementar el nivell de corrent en directa que pot suportar un díode es poden connectar dos o més díodes en paral·lel, essent d’aquesta forma el corrent en directa que pot aguantar el conjunt la suma dels de cada díode.


Compensació de les diferents característiques dels díodes

Tant en el cas de l’associació en sèrie com en la de en paral·lel interessa que els díodes siguin iguals, però això serà impossible a la pràctica. En el cas sèrie, com els corrents de fuites inversos seran iguals i les característiques en inversa dels díodes diferents, la diferència de potencial inversa que suporta cada

187

díode serà també diferent, podent arribar a ser molt més gran en un d’ells, superant el valor màxim que suporta aquest. Això es pot equilibrar afegint unes resistències (grans) en paral·lel amb els díodes. Si es vol que l’equilibri en la distribució del potencial invers es doni també en les transicions, es poden connectar, també en paral·lel, uns condensadors.

En el cas paral·lel, com la tensió ànode-càtode en directa serà la mateixa i les característiques en directa dels díodes diferents, el corrent que circula per cada díode serà també diferent, podent arribar a ser molt més gran en un d’ells, superant el valor màxim que suporta aquest. Això es pot equilibrar afegint unes resistències (petites) en sèrie amb els díodes. Si es vol que l’equilibri en la distribució del potencial invers es doni també en les transicions, es poden connectar, també en sèrie, unes inductàncies acoblades, com indica la figura.


RESUM En aquesta sessió hem acabat d’estudiar les característiques i propietats de funcionament principals dels díodes de potència, així com la forma d’interconnectar més d’un díode per incrementar certes capacitats d’aquests dispositius.

189

SESSIÓ 33 Nom: Díodes de Potència (3) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el comportament dels díodes de potència.

CONTINGUTS

4.2.6 Problemes: Díodes de Potència

Problema 4-01

Enunciat En el circuit de la figura, es fa commutar l’interruptor 1S a una freqüència Sf = 20 KHz amb un cicle de treball K = 40%. La càrrega és altament inductiva i condueix un

corrent 0I = 200 A.

a) Expliqui les funcions de D2 i LS en aquest circuit.

b) Si L = 5 μH i SV = 300 V, trobar el valor del corrent de pic pel díode 1D i el temps de recuperació inversa rrt del díode 2D si la càrrega emmagatzemada durant el seu període de conducció és RRQ = 2·10-3 C. Suposi que el "factor de suavitat" per a aquest díode és SF = 0’4.

c) Dibuixi les formes d’ona dels corrents pels díodes 1D i 2D durant un temps

igual a dos períodes del senyal de control (2 ST ).

190

Resolució del problema Pas 1 El díode D2 és un díode denominat de free-wheeling, que facilita que segueixi circulant corrent per la càrrega altament inductiva en el moment en que s’obre l’interruptor, evitant l’aparició de diferències de potencial elevades sobre la càrrega en aquest instant. La bobina LS és de protecció contra pics elevats de corrent provocats per la no commutació instantània de D2 en el moment en que es tanca l’interruptor, ja que ens restaria una malla amb el generador VS i una resistència nul·la (si tots els elements fossin ideals) donant lloc a un corrent infinit. LS impedeix un canvi brusc de corrent, fent en aquest cas que variï linealment amb el temps, donant temps a commutar a D2 abans que el corrent reïxi valors massa elevats. Pas 2 A partir de la malla d’entrada, en el moment en que l’interruptor passa a ON podem calcular l’equació del corrent per la bobina i el díode D1, que variarà linealment amb el temps amb un pendent:

S

S

LV

dtdi

=

A més, es compleix que ( ) ( )tiIti DD 102 −= , i a partir de la característica de recuperació inversa del díode D2 podem escriure:

barr ttt +=

a

b

tt

SF =

aRR tdtdiI =

rrRRRR tIQ21

≅

Només resta substituir les dades i resoldre el sistema, tenint en compte que

RRDpic III += 01 .

191

Pas 3 Las formes d’ona que s’obtenen pels díodes són:

Respostes

1DpicI = 614’1 A

rrt = 9’66 µs

Problema 4-02

Enunciat

En el circuit rectificador de la figura, ( ) ( )ttVi4102sin300 π= V, R = 10 Ω, i el díode

presenta un factor de suavitat SF = 0 i una càrrega emmagatzemada FRR IQ 6105 −⋅= culombs, essent FI el valor màxim de corrent que arriba a circular en

directa durant l’interval de conducció.

a) Calcular el temps de recuperació inversa del díode, rrt , i la potència mitja

subministrada a la resistència. b) Dibuixar amb detall les formes d’ona de corrent i tensió ànode-càtode en el

díode.

192

Resolució del problema Pas 1 Durant el semiperíode en que el díode està polaritzat en directa, s’acumula una càrrega RRQ en la seva unió que provoca que quan passa a estar polaritzat en inversa no commuti instantàniament. A partir del valor màxim (de pic) que arriba a circular en directa pel díode, podem obtenir el valor d’aquesta càrrega emmagatzemada. Pas 2 Quan el díode resta polaritzat en inversa, durant un temps segueix comportant-se com un “curtcircuit”, permetent el pas de corrent en inversa, el qual ajuda a evacuar la

càrrega RRQ . Tenint en compte que ∫= dtiq i que el corrent en inversa pel díode

seguirà variant sinusoïdalment, podem trobar rrt com el temps que triga en desaparèixer la càrrega RRQ (recordem que el factor de suavitat és nul). Pas 3 A partir de l’instant en que desapareix tota la càrrega emmagatzemada a la unió, el díode commuta i passa a comportar-se com un circuit obert. Podem calcular llavors la potència mitja dissipada a la resistència com

( ) ( )∫∫ ==><T

R

T

RR dtRtiT

dttPT

P0

2

0

11

on tindrem que distingir dos intervals diferents: el de conducció i el de no conducció del díode, en funció del valor de rrt calculat.

193

Respostes a) >< RP = 2477’6 W b)

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els díodes de potència.

195

SESSIÓ 34 Nom: BJTs de Potència (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió començarem a estudiar les característiques i comportament en commutació del transistor bipolar (Bipolar Junction Transistor o BJT) de potència, per entendre els retards que es produeixen i com afecten aquests al comportament dels circuits de control de potència en els que es fan servir, i també a la dissipació de potència del transistor.

CONTINGUTS En aquesta sessió recordarem les característiques tensió-corrent del transistor bipolar, les seves regions de funcionament, el seu comportament en commutació i els retards associats a la mateixa, així com l’estudi de la potència dissipada pel transistor treballant en commutació.

4.3 El transistor bipolar de potència

4.3.1 Característiques en contínua del transistor bipolar de potència En aquest apartat recordarem les característiques tensió-corrent del transistor bipolar, així com les diferents regions de polarització del mateix i alguns paràmetres no menyspreables en aplicacions de potència.

Característiques tensió-corrent del transistor bipolar de potència

El transistor bipolar de potència és un dispositiu de tres terminals (base, col·lector i emissor) en el qual es pot controlar el flux de corrent de col·lector a emissor mitjançant el nivell de corrent injectat pel terminal de base. Si relacionem el corrent de col·lector amb la tensió col·lector-emissor obtenim l’anomenada característica de sortida. La relació entre el corrent de base i la tensió base-emissor rep el nom de característica d’entrada.

196


Circuit equivalent i equacions del BJT

El circuit equivalent del transistor de potència en gran senyal el podem veure a la figura següent.

El paràmetre B

CFE I

Ih ==β

és l’anomenat guany de corrent. A partir del model podem escriure BCEOC III β+= , i menyspreant el corrent de fuites en inversa de la unió base-col·lector CEOI , ( ) BCBE IIII 1+=+= β .


197

Polarització. Regions de funcionament

Segons l’estat de les unions del transistor es poden definir tres regions de funcionament o polarització: regió de tall, regió activa i regió de saturació. Es pot controlar l’estat del transistor amb el corrent de base i, en aplicacions de potència, normalment es fa treballar al transistor commutant entre les seves regions de tall i de saturació. Si observem el circuit de la figura, si el corrent de base és nul i, per tant, insuficient per polaritzar la unió base-emissor en directa, el transistor estarà tallat, essent el corrent de col·lector menyspreable ( )CEOI . A mesura augmenta aquest corrent i quan la tensió base-emissor arriba a un cert nivell llindar, el transistor passa a zona activa, creixent

CI amb BI i disminuint CEV . Si BI arriba a un cert valor anomenat corrent de base

mínim de saturació BSI , el transistor entra en zona de saturació, arribant la tensió col·lector-emissor a un valor mínim anomenat de saturació, CEsatV .


Factor de sobreexcitació

Normalment interessa polaritzar el transistor en la zona de saturació però no just en la frontera entre les regions activa i de saturació. Això fa que el corrent necessari per aconseguir-ho sigui major que el mínim per saturar el transistor, BSI . Al quocient entre el corrent de base real i el mínim per saturar el transistor se l’anomena ODF , és a dir,

BS

BII

ODF =, on les sigles provenen de l’anglès Over-Drive Factor.


198

4.3.2 Característiques en commutació del transistor bipolar En aquest apartat estudiarem els retards associats a la commutació del transistor bipolar i els seus efectes en el comportament del circuit de control de potència i en la potència dissipada pel transistor.

Circuit equivalent en commutació

A la figura podem observar el circuit equivalent en commutació o règim dinàmic del transistor bipolar, en el que s’aprecia l’existència de capacitats paràsites associades a les unions semiconductores.

Aquestes capacitats donaran lloc a uns retards en el comportament del transistor a l’hora de canviar de regió de funcionament.


Temps de retard, temps d’emmagatzemament, temps de pujada i temps de baixada

L’existència de les capacitats associades a les unions de l’estructura del transistor bipolar comporta l’aparició d’uns retards en el funcionament d’aquest en commutació. Aquests temps són el temps de retard o Delay time dt , el temps de pujada o Rise time

rt , el temps d’emmagatzemament o Storage time st i el temps de baixada o Fall time ft . Podem observar l’existència d’aquests temps en els senyals de la figura següent.

199

Cal remarcar que st és proporcional a l’excés de càrrega emmagatzemada a la unió base-emissor deguda a la sobresaturació del transistor i que és, per tant, proporcional al factor de sobreexcitació.


Potència dissipada en commutació

La potència dissipada en un transistor bipolar ve donada per l’expressió

CCEBBE IVIVP += i en les aplicacions de potència normalment no es pot menysprear la potència dissipada en la unió base-emissor. El valor d’aquesta potència dependrà de la regió de funcionament del transistor, i és important sobretot mentre el transistor està saturat i, degut als retards, en les transicions, durant les quals el transistor està en zona activa.

[Rashid1993] pàgines 267, p270-273, exemples 8-2 i 8-3.

RESUM En aquesta sessió hem recordat les característiques en contínua i en commutació del transistor bipolar per tal d’entendre com afecten els seus paràmetres en el funcionament dels circuits de control de potència que els fan servir i per poder avaluar la dissipació de potència en el transistor tenint en compte els retards en la commutació.

201

SESSIÓ 35 Nom: BJTs de Potència (2) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 3 hores Treball a lliurar: no Material:


PRECEDENTS En la sessió anterior hem estudiat els efectes dels retards en la commutació i les limitacions degudes a la no idealitat del transistor bipolar de potència. Els efectes d’aquests retards i limitacions es poden reduir amb una excitació adequada del transistor, mitjançant diverses tècniques de control que estudiarem en aquesta sessió.

OBJECTIUS En aquesta sessió estudiarem algunes tècniques de control d’excitació de la base del transistor bipolar de potència que ens permetran apropar el seu comportament al d’un interruptor ideal. A més, estudiarem uns circuits de protecció del BJT de potència i les idees bàsiques relacionades amb l’aïllament necessari entre el circuit de control i el de potència.

CONTINGUTS En aquesta sessió estudiarem una sèrie de tècniques d’excitació del transistor bipolar que ens permetran controlar parcialment els retards associats al seu funcionament en commutació. També introduirem en aquesta sessió alguns circuits bàsics de protecció i d’aïllament entre el circuit de control i el circuit de potència.

4.3.3 Control d’excitació de base del transistor bipolar de potència En aquest apartat introduirem tres tècniques diferents per reduir els retards en la commutació del transistor bipolar de potència, sobretot el temps d’emmagatzemament.

202

Control d’activació (Turn-on) i de commutació (Turn-off)

Aquest tipus de control es basa en, mitjançant una xarxa RC en el circuit de base d’un transistor de potència, generar un corrent de la forma representada a la figura.

Amb el pic de corrent inicial s’aconsegueix carregar més ràpidament la unió base-emissor i disminuir el temps de retard. Després es rebaixa el corrent a nivells propers al corrent mínim de saturació, perquè l’excés de càrrega emmagatzemat a la unió base-emissor no sigui excessiu, reduint d’aquesta forma el temps d’emmagatzemament. El pic de corrent invers també ajuda a descarregar aquest excés de càrrega i fer menor St . El circuit que es fa servir respon a l’estructura mostrada en la figura.


Control de base proporcional

Aquest tipus de control està pensat per a situacions en que el corrent que demana la càrrega i que, per tant, circula pel transistor, varia dins un cert marge. Això fa que si hem de dissenyar la polarització del transistor (que estigui saturat) pel pitjor cas (un del extrems del marge de variació del corrent de càrrega), quan el valor del corrent és el corresponent a l’altre extrem del marge, el transistor està saturat en excés, provocant retards importants en la commutació. El circuit intenta, doncs, mesurar el nivell de corrent que demana la càrrega i injectar un corrent de base proporcional al transistor, mantenint-lo saturat sempre amb el mateix factor de sobreexcitació, independentment del valor del corrent de saturació.

203

Normalment això es fa amb un transformador, tal com indica la figura.


Control d’antisaturació

En aquest tipus de control, i per tal de minimitzar el temps d’emmagatzemament, es polaritza el transistor de forma que no arribi a saturar, però molt a prop de la frontera entre zona activa i zona de saturació. Amb això, la diferència de potencial entre col·lector i emissor és prou petita com per poder seguir considerant el transistor un interruptor tancat, i no hi ha excés de càrrega a la unió base-emissor. Com es veu en el circuit de la figura, això s’aconsegueix amb un díode connectat entre la base i el col·lector del transistor, que es posa en conducció quan la tensió col·lector-emissor disminueix per sota un cert valor, mantenint el transistor polaritzat amb aquesta i evitant que arribi a la saturació.


204

4.3.4 Limitacions de sobrecorrents i sobretensions Durant la commutació del transistor bipolar de potència pot succeir que aquest hagi de suportar increments de corrent o de tensió molt ràpids que podrien fer malbé el dispositiu. En aquest apartat proposem unes solucions per limitar aquestes variacions ràpides de corrent i tensió.

Limitació de sobrecorrents

Donat que la rapidesa amb la que pot augmentar el corrent de col·lector en un transistor bipolar de potència està limitada, i en circuits amb càrrega altament inductiva aquesta pot intentar injectar de sobte un corrent molt elevat vers el transistor, és necessari limitar la velocitat amb la que pot augmentar el corrent pel transistor. Això es fa mitjançant la inserció en la branca de col·lector d’una inducció ( SL en el circuit de la figura).


Limitació de sobretensions

Els transistors bipolars de potència tampoc poden suportar increments molt ràpids de diferència de potencial entre col·lector i emissor, cosa que pot succeir en el pas de conducció a tall. Per tal d’evitar els canvis bruscos de tensió entre aquests dos terminals, es pot connectar una capacitat ( SC en el circuit de la figura).

205

La resistència SR s’introdueix per minimitzar els efectes d’oscil·lació provocats per l’intercanvi d’energia entre SL i SC .


4.3.5 Aïllament dels circuits d’excitació Degut a les diferents masses dels circuits de control i dels de potència, és necessari un aïllament elèctric entre aquests circuits. En aquest apartat introduirem les idees bàsiques de les diferents solucions que es poden adoptar.

Aïllament per transformador de polsos

Una de les formes d’aconseguir l’aïllament entre els circuit de control i els de potència consisteix en aplicar el senyal de control al circuit de base del transistor bipolar de potència a través d’un transformador de polsos com indica la figura.

Amb això s’eviten els problemes derivats de la connexió entre les masses dels dos sistemes, que de vegades són dissenyats de forma independent i sense tenir en compte un les característiques de l’altre.


206

Aïllament per optoacobladors

Una altra forma d’aconseguir l’aïllament entre el circuit de control i el circuit de potència és mitjançant l’ús de dispositius optoacoblador. La figura il·lustra a grans trets l’estructura d’aquest tipus d’aïllament.


RESUM En aquesta sessió hem presentat alguns circuits associats a l’ús pràctic del transistor bipolar de potència, tant en el control i minimització dels retards en la seva commutació, com de protecció i d’aïllament del circuit de control de l’etapa de potència.

207

SESSIÓ 36 Nom: BJTs de Potència (3) Tipus: de problemes Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió afrontarem la resolució d’uns exercicis que ens il·lustraran a l’hora d’entendre el comportament dels transistors bipolars de potència.

CONTINGUTS

4.3.6 Problemes: Transistors bipolars de Potència

Problema 4-03

Enunciat 1. El transistor bipolar del circuit de la figura té els paràmetres següents:

Suposant menyspreables els temps de pujada, de baixada i de retard d’aquest transistor,

a) Calcular la potència mitja dissipada pel transistor, menyspreant les pèrdues a la unió base-emissor.

208

b) Repetir l’apartat anterior (a) si ara el senyal VB(t) en lloc d’anar de 0 a +5

volts va de -5 a +5 volts.

c) Repetir els dos apartats anteriors (a i b) sense menysprear les pèrdues a la unió base-emissor.

d) Calcular el valor de RB que produeix la mínima dissipació de potència i

el valor d’aquesta potència mínima. Resolució del problema Pas 1 En primer lloc, al no donar-nos el problema dades al respecte, suposarem td = tr = tf = 0 (comportament ideal del transistor en el que a aquests retards es refereix). L’únic retard no menyspreable serà el temps d’emmagatzematge ts, el qual haurem de calcular tenint en compte el factor de sobreexcitació amb el que se satura el transistor durant el semiperíode de conducció del mateix: calculem ICS a partir de la malla de sortida suposant el transistor saturat, IBS, i el corrent real IB amb el que saturem el transistor a partir de la malla d’entrada. tS s’obté com el temps que triga a desaparèixer la càrrega QS quan VB es fa nul·la i circula corrent negativa per la base del transistor. Hem d’obtenir un valor tS = 8 µs. Pas 2 Per calcular la potència mitja dissipada pel transistor menyspreant les pèrdues a la unió base-emissor haurem de resoldre la integral següent:

( ) ( ) ( )∫∫ ==><T

CEC

Tdttvti

Tdttp

TP

00

11

tenint en compte que només circula corrent de col·lector des de 0 a stT

+2 segons.

Pas 3 Amb la nova tensió VB, l’únic canvi que es produeix és que en descarregar-se la unió base-emissor amb un corrent major (VB = -5 V), disminueix el temps d’emmagatzematge tS. Per calcular la potència mitja dissipada pel transistor es procedeix de forma idèntica a la explicada anteriorment, amb el nou valor de tS. Pas 4 Per calcular la potència mitja dissipada sense menysprear les pèrdues a la unió base-emissor haurem de sumar als resultats anteriors la potència mitja dissipada en aquesta unió, que es calcularà de la forma següent:

( ) ( ) ( )∫∫ ==><T

BEB

T

BEBE dttvtiT

dttpT

P00

11

209

on haurem de distingir tres intervals diferents: de 0 a , amb IB positiva, de a

, amb IB negativa, i de a , amb IB nul·la. El càlcul l’hem de realitzar dos cops, amb VB de 0 a +5 V i amb VB de –5 a +5 V, essent l’únic canvi, igual que abans, el valor del temps d’emmagatzematge tS. Pas 5 La potència dissipada serà mínima quan tS sigui nul, ja que és quan el transistor condueix (saturat) durant el menor temps possible (i només dissipa potència quan està en conducció). Hauríem d’evitar que el transistor quedés polaritzat en activa, ja que en aquesta regió de funcionament la potència dissipada és més elevada que quan es treballa en saturació. Per tot això, hem de calcular el valor de RB que fa que IB = IBS. Respostes a) = 6’72 W b) = 5’12 W c) = 7’62 W; = 6’02 W d) RB = 10 Ω; = 5 W

RESUM En aquesta sessió hem plantejat i indicat els passos de resolució de dos exercicis d’aplicació dels coneixements adquirits sobre els transistors bipolars de potència.

stT +2 T

2T

2T

stT +2

211

SESSIÓ 37 Nom: El Tiristor Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


OBJECTIUS En aquesta sessió aprendrem les principals característiques, comportament i tipus de tiristors, dispositius semiconductors emprats com a interruptors controlats en circuits electrònics de potència.

CONTINGUTS En aquesta sessió estudiarem les característiques tensió-corrent del tiristor, el seu dispar o activació i la seva commutació. Estudiarem també els retards associats a aquests dos processos i farem una revisió dels diferents tipus de tiristors existents.

4.4 El tiristor

4.4.1 Característiques i model del tiristor En aquest apartat estudiarem la característica tensió-corrent del tiristor i el model de dos transistors que es fa servir per caracteritzar el seu funcionament.

Estructura del tiristor

El tiristor és un dispositiu semiconductor de quatre capes amb una estructura pnpn amb tres unions pn i tres terminals: ànode, càtode i porta. A la figura següent podem observar la estructura i el model d’un tiristor.

212


Característica tensió-corrent

Segons la polaritat i magnitud de la diferència de potencial entre els terminals de ànode i càtode i la magnitud del corrent injectat pel terminal de porta, les diferents unions pn del tiristor es polaritzen de formes diferents. El comportament del tiristor segons com estiguin polaritzades aquestes unions es resumeix en la característica tensió-corrent, la qual podem observar a la figura següent.

De forma resumida, el tiristor, en absència de corrent de porta, no condueix ni polaritzat en directa ni polaritzat en inversa (sempre i ha alguna unió pn polaritzada en inversa), però, si estant polaritzat en directa s’injecta corrent pel terminal de porta, es pot provocar la conducció en inversa de la unió pn central (polaritzada en inversa) i que comenci a circular corrent entre ànode i càtode, limitat només pel circuit extern. Un cop reeixida aquesta situació la diferència de potencial entre ànode i càtode és molt petita, i aquesta situació es manté encara que deixem de subministrar corrent de porta. El tiristor deixa de conduir quan es torna a polaritzar en inversa o quan el corrent disminueix per sota d’un cert valor, anomenat corrent de manteniment ( )HI . Un tiristor també pot arribar a conduir sense injecció de corrent de porta si la diferència de potencial entre ànode i càtode supera un cert valor, anomenat tensió de ruptura en directa ( )BOV .

213


Model de dos transistors del tiristor

Donada l’estructura de quatre capes semiconductores del tiristor, es pot explicar el seu funcionament mitjançant un circuit equivalent format per dos transistors bipolars, tal com indica la figura.

Si en aquest model relacionem el corrent d’ànode amb els paràmetres dels transistors, obtindrem una expressió en la que podem observar que amb una petita injecció de corrent pel terminal de porta es produeix un efecte de realimentació positiva amb el qual la tendència de creixement del corrent d’ànode es dispara, tendint inclòs a un valor infinit.


4.4.2 Activació i commutació del tiristor En aquest apartat estudiarem les diferents formes (desitjades o no) d’activació del tiristor, i també quan i com es produeix la seva commutació.

Activació del tiristor

Existeixen diverses formes d’activar (que comenci a circular corrent d’ànode) un tiristor: 1) Activació tèrmica: l’augment de temperatura provoca l’augment de parells electró-forat que provoca un augment dels corrents de fuites, la qual cosa pot provocar

214

l’activació del tiristor. Aquest tipus d’activació no és normalment desitjat, ja que pot provocar la destrucció tèrmica del dispositiu. 2) Activació per llum: la incidència de llum en les unions del tiristor pot provocar també un increment del nombre de parell electró-forat, amb les mateixes conseqüències que abans. Aquest tipus d’activació es fa servir en un tipus especial de tiristors. 3) Activació per elevada diferència de potencial: si la diferència de potencial entre ànode i càtode es fa prou gran, els corrents de fuites poden assolir els nivells que porten a l’activació del tiristor. Aquest tipus d’activació pot ser destructiu i s’ha d’evitar. 4) Activació per variació brusca de tensió: si es produeix una variació ràpida de diferència de potencial en les unions, associada a la capacitat de les mateixes es produeix un increment de càrrega que pot arribar a ser suficient per provocar l’activació del tiristor. Aquest tipus d’activació també pot fer malbé el tiristor i s’ha de mirar d’evitar. 5) Activació per corrent de porta: Si el tiristor està polaritzat en directa, la injecció de portadors pel terminal de porta provoca la disminució de la tensió de ruptura en directa i la conseqüent activació del tiristor. Aquest tipus d’activació és el que es fa servir habitualment. L’activació del tiristor no és instantània. Des que es comença a injectar corrent de porta fins que comença a circular corrent d’ànode transcorre un temps anomenat temps de retard ( )dt , i el corrent d’ànode triga també un temps en arribar al seu valor final, anomenat temps de pujada ( )rt . La suma d’aquests dos temps ens dóna el temps d’activació del tiristor ( )ont . Normalment, la duració del pols de corrent de porta és lleugerament superior a aquest temps d’activació.


Commutació del tiristor

Un tiristor que està en conducció es pot fer commutar (que passi de conducció a no conducció) fent minvar el seu corrent per sota del corrent de manteniment HI . El corrent s’ha de mantenir per sota d’aquest nivell un temps suficient per que els portadors en excés de les quatre capes del tiristor desapareguin, ja sigui per conducció o per recombinació. Degut al comportament de les unions exteriors, la característica de commutació d’un tiristor és similar a la d’un díode, apareixent un temps de recuperació inversa rrt i un pic de corrent en inversa RRI . A més a més, la unió central requereix un temps addicional anomenat temps de recombinació, rct , per tal que es recombinin els portadors en excés. Transcorregut aquest temps el tiristor ja és capaç de suportar de nou tensió en directa sense que es produeixi l’activació.

215

A la suma del temps de recuperació inversa i el temps de recombinació se l’anomena temps de commutació del tiristor:

rcrrq ttt += .


4.4.3 Tipus de tiristors En aquest apartat farem una enumeració dels diferents tipus de tiristors, indicant les característiques principals de cadascun d’aquests tipus.

Tiristors de control de fase (SCR)

També coneguts com a rectificadors controlats de silici (Silicon Controlled Rectifier, SCR), normalment treballen a la freqüència de xarxa i commuten per commutació natural. El temps de commutació és de l’ordre de 50 a 100 μs. Suporten corrents de fins a 5500 A i tensions de ruptura en directa de fins a 4000 V, essent la caiguda de potencial ànode-càtode en conducció de entre 1’15 i 2’5 V. Els més moderns suporten variacions de tensions de l’ordre de 1000 V/μs i de corrent de l’ordre de 500 A/μs.


Tiristors de commutació ràpida

Es fan servir en aplicacions de elevada freqüència de commutació i amb tècniques de commutació forçada. Tenen temps de commutació en el marge de 5 a 50 μs. Suporten variacions de tensions de l’ordre de 1000 V/μs i de corrents de l’ordre de 1000 A/μs.


Tiristors de commutació per porta (GTO)

Aquests tipus de tiristors (Gate Turn-Off thyristor, GTO) es poden fer commutar amb l’aplicació d’un senyal de porta negatiu. Els marges de tensió i corrent que suporten

216

són similars als dels SCR, però presenten una caiguda de potencial ànode-càtode major que aquests, de l’ordre dels 3 a 4 V.


Tiristors de conducció bidireccional (TRIAC)

Els TRIAC poden conduir en totes dues direccions, i es fan servir en circuits de control de fase alterns. Es poden considerar com a dos tiristors connectats en paral·lel i en oposició, amb els terminals de porta comuns.


Tiristors de conducció inversa (RCT, ASCR))

Els RCT (Reverse-Conducting Thyristor) són tiristors que permeten la circulació de corrent en inversa, i es pot considerar com un tiristor i un díode connectats en paral·lel i en oposició. També es coneixen com a tiristors asimètrics (Asymmetrical SCR, ASCR).

[Rashid1993] p110-p111.

Tiristors d’inducció estàtica (SITH)

Els SITH (Static Induction Thyristor), com els GTO, es poden fer commutar amb un pols negatiu aplicat al terminal de porta. Presenten temps de commutació de l’ordre de 1 a 6 μs i suporta fins a 2500 V i 500 A.


Rectificadors controlats de silici activats per llum (LASCR)

Els LASCR (Light Activated SCR) és activat per la incidència de radiació lluminosa directament sobre les unions de les capes semiconductores. Es fan servir en aplicacions d’elevada tensió i elevat corrent (fins a 4000 V i 1500 A).


217

Tiristors controlats per FET (FET-CTH)

Aquests dispositius combinen un transistor FET i un tiristor en paral·lel. Presenten elevades freqüències de commutació i suporten variacions de tensió i corrent molt ràpides.


Tiristors controlats per MOS (MCT)

Els MCT (Mos-Controlled Thyristor) combina les característiques dels tiristors amb el control per tensió dels MOSFETs. Això permet assolir petites diferències de potencial ànode-càtode en conducció i temps d’activació i de commutació molt petits, entre d’altres característiques.


RESUM En aquesta sessió hem estudiat el funcionament i les característiques principals del tiristor, incidint sobre la seva activació i commutació i en els diferents tipus o varietats existents d’aquest dispositiu.

219

SESSIÓ 38 Nom: Tècniques de commutació del tiristor (1) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS En la sessió anterior hem presentat el tiristor, dispositiu semiconductor que es fa servir com a interruptor controlat en circuits electrònics de potència. Estudiarem a continuació més a fons les tècniques emprades per controlar la seva commutació, és a dir, el pas de conducció a no conducció.

OBJECTIUS En aquesta sessió i les següents aprendrem les tècniques bàsiques de control de la commutació del tiristor en circuits electrònics de potència.

CONTINGUTS En aquesta sessió introduirem els dos tipus o formes generals de commutar que tenen els tiristors: commutació natural i commutació forçada. Aquest segon tipus de commutació es pot dividir a la seva vegada en tres subtipus principals: autocommutació, commutació impulsada i commutació polsada ressonant. En aquesta sessió ens centrarem en la commutació natural i en l’autocommutació dels tiristors, deixant la resta de tècniques per a la sessió següent.

4.5 Tècniques de commutació del tiristor

4.5.1 Commutació natural del tiristor En aquest apartat estudiarem com i quan es produeix la commutació natural del tiristor en circuits electrònics de potència.

220

Relació entre la commutació del tiristor i el senyal d’entrada

Quan un tiristor ha estat conduint durant un cert temps, generalment és necessari tallar-lo. El tall significa que la conducció directa del tiristor ha cessat i que l’aplicació de nou d’una tensió positiva entre ànode i càtode no causarà flux de corrent sense tornar a aplicar un senyal de porta. S’anomena commutació al procés de tallar un tiristor. Quan el senyal d’entrada a partir del qual s’està transferint potència a una càrrega a través d’un tiristor és un senyal altern, normalment sinusoïdal, la pròpia naturalesa d’aquest provoca que en el semicicle negatiu el tiristor commuti sense que s’hagi d’actuar de forma especial sobre el circuit per què això passi. Es parla llavors d’una commutació natural. D’altra banda, quan el senyal d’entrada és un senyal continu, un cop activat el tiristor aquest no deixaria mai de conduir. En aquest cas és necessari actuar externament sobre el circuit per tal que es produeixi la commutació del tiristor, parlant-se d’una commutació forçada.


Commutació natural del tiristor

Si la font de tensió d’entrada és alterna, el corrent del tiristor va fins a zero i apareix una tensió inversa sobre el tiristor. Llavors el dispositiu automàticament es talla degut al comportament natural de la font de tensió. Això es coneix com a commutació natural o commutació de línia. A la pràctica el tiristor és disparat síncronament amb el pas per zero de la tensió d’entrada positiva en cada cicle o amb un cert retard respecte d’aquest pas per zero, per tal de proporcionar un control continu de la potència. Aquest tipus de commutació s’aplica en controladors de tensió alterna, rectificadors controlats per fase i convertidors cíclics. A la figura següent podem observar qualitativament el comportament d’un tiristor que commuta de forma natural i que es dispara just en el pas per zero del senyal d’entrada.

221


4.5.2 Commutació forçada: autocommutació En aquest apartat estudiarem el circuit típic i les condicions necessàries per aquest tipus de commutació forçada, i estudiarem l’influencia de les condicions inicials en els elements reactius del circuit en el comportament del tiristor.

Autocommutació o commutació per càrrega

En aquest tipus de commutació el tiristor es talla degut a les característiques de comportament del circuit de càrrega, que és un circuit ressonant LC. Si ens fixem en el circuit de la figura i assumim que el condensador està inicialment descarregat, si apliquem un pols de dispar a la porta del tiristor i aquest comença a conduir, el corrent

començarà a créixer sinusoïdalment amb una freqüència angular LCm1

=ω .

Després d’un temps igual a mig període, el corrent es fa nul i el tiristor commuta sense que calgui cap actuació externa. La pròpia naturalesa del circuit de càrrega provoca la commutació del tiristor i, per això, a aquest tipus de commutació també se l’anomena commutació per càrrega.

222

El temps que triga el tiristor a commutar un cop s’ha activat es diu temps de commutació del circuit.


Influència de les condicions inicials a la càrrega

La figura mostra un circuit típic d’autocommutació en el qual el condensador té una certa tensió inicial 0V i el corrent inicial que circula per la bobina és 0I . Quan es dispara el tiristor, la solució per al corrent segueix sent sinusoïdal de freqüència

LCm1

=ω , però l’amplitud i la fase inicial depenen d’aquests valors inicials de tensió

i corrent al condensador i a la bobina. Per tant, el temps de commutació del circuit també depèn d’aquests valors inicials

[Rashid1993] p242-p243.

RESUM En aquesta sessió hem estudiat els tipus generals de commutació del tiristor, centrant-nos amb detall en la commutació natural i en la commutació per càrrega o autocommutació.

223

SESSIÓ 39 Nom: Tècniques de commutació del tiristor (2) Tipus: teòrica Format: no presencial Durada: 2 hores Dedicació: 2 hores Treball a lliurar: no Material:


PRECEDENTS En la sessió anterior hem presentat dues tècniques de commutació del tiristor: la commutació natural i la commutació per càrrega o autocommutació. Depenen del tipus de senyal d’entrada o del tipus de càrrega sobre la que actua el tiristor es produeix un tipus de commutació o altre, deixant de circular corrent pel tiristor un cert temps després d’haver-se activat o posat en conducció. Estudiarem a continuació altres tècniques de commutació forçada, en les qual és necessària la introducció d’alguna circuiteria addicional per tal d’aconseguir la commutació del tiristor.

OBJECTIUS En aquesta sessió aprendrem dues tècniques bàsiques de control de la commutació del tiristor en circuits electrònics de potència, que englobarem dintre de les tècniques de commutació forçada: la commutació impulsada i la commutació polsada ressonant.

CONTINGUTS En aquesta sessió introduirem dos tipus o formes de commutació forçada dels tiristors: commutació impulsada i commutació polsada ressonant. Aquests tipus de commutació es fan servir quan el senyal d’entrada és continu i requereixen una circuiteria addicional per tal d’aconseguir que el tiristor commuti un cop ha estat activat.

4.5.3 Commutació impulsada En aquest apartat estudiarem com i quan es produeix la commutació impulsada d’un tiristor en circuits electrònics de potència, així com el circuit de commutació impulsada necessari i el seu funcionament.

Concepte de commutació impulsada

A la figura es mostra un circuit de commutació impulsada. En aquest tipus de commutació s’aconsegueix que el tiristor principal 1T passi de conducció a tall

224

mitjançant l’aplicació d’un pols de tensió en inversa entre ànode i càtode. Això es pot aconseguir activant el tiristor auxiliar 2T de l’esquema de la figura i amb el condensador carregat inicialment amb una tensió negativa.

El condensador es descarregarà des de la seva tensió inicial negativa fins a zero i continuarà carregant-se fins la tensió d’entrada continua SV , moment en el qual

mD es polaritza en directa proporcionen tot el corrent que necessita la càrrega (altament inductiva) i 2T es talla.


Temps de commutació del circuit

El temps que triga la tensió ànode-càtode del tiristor principal en fer-se positiva des de l’instant en que deixa de circular corrent pel mateix es diu temps de commutació del circuit, offt , i ha de ser més gran que el temps de commutació del tiristor qt ja que si no aquest quedaria polaritzat en directa abans que desaparegués tota la càrrega de les seves unions i es podria tornar a activar. A aquest temps offt també se l’anomena temps disponible de commutació, i en el circuit estudiat val

moff I

CVt 0=

essent 0V el valor de tensió inicial negativa al condensador i mI el corrent que circula per la càrrega, i que suposem constant.


Recuperació de les condicions inicials

La tensió final a la que es carrega el condensador és positiva i de valor igual a la tensió de la font d’alimentació. Per tal que en el següent cicle de funcionament podem tornar a fer commutar el tiristor principal és necessària una tensió inicial negativa al condensador. La inversió de tensió al condensador la podem aconseguir afegint en

225

paral·lel amb el condensador un altre tiristor 3T i una bobina. Quan es dispara 3T es forma un circuit ressonant LC en el qual es produeix l’autocommutació d’aquest tiristor, essent la tensió final al condensador SV− .

[Rashid1993] p244-p245.

Dependència del temps de commutació del circuit amb el corrent de càrrega

Hem vist com el temps disponible de commutació d’aquest circuit depèn del corrent de càrrega. Això no és convenient, ja que s’ha de garantir el correcte funcionament del circuit independentment del corrent que demani la càrrega. Es pot accelerar la descàrrega del condensador i fer així menys dependent del corrent de càrrega aquest temps connectant el díode 1D i la bobina 1L tal com indiquem a la figura següent.


226

4.5.4 Commutació polsada ressonant En aquest apartat estudiarem com i quan es produeix la commutació polsada ressonant d’un tiristor en circuits electrònics de potència, així com el circuit de commutació polsada ressonant necessari i el seu funcionament.

Concepte de commutació polsada ressonant

Podem aconseguir que un tiristor commuti si fem que el seu corrent disminueixi per sota del seu corrent de manteniment, i això es pot fer subministrant el corrent que demana la càrrega a partir d’un circuit auxiliar que connectarem a la càrrega en el moment en que vulguem provocar la commutació del tiristor. En el circuit de la figura s’ha afegit en paral·lel amb el tiristor principal 1T un circuit ressonant LC en sèrie amb un tiristor auxiliar 2T . En el moment en que es produeix l’activació del tiristor auxiliar, si la tensió inicial en el condensador és negativa comencem a subministrar corrent a la càrrega des del circuit ressonant i, suposant una càrrega altament inductiva que demana un corrent constant, això provocarà la disminució del corrent que circula pel tiristor principal, podent produir-se la seva commutació si es fa inferior al seu corrent de manteniment (que suposarem nul).

El corrent subministrat pel circuit ressonant varia sinusoïdalment fins que commuta el tiristor principal, i a partir d’aquest instant hi circula el corrent constant que demana la càrrega. El condensador es descarrega (sinusoïdalment al principi i linealment després) fins que la seva tensió es fa zero i continua carregant-se fins arribar a SV+ ,

moment en el qual mD queda polaritzat en directa. El corrent pel circuit ressonant comença ara a disminuir sinusoïdalment, fins que en arribar a zero commuta el tiristor auxiliar i tot el corrent que demana la càrrega circula

pel díode mD .

227

Recuperació de les condicions inicials

La tensió final a la que es carrega el condensador és positiva i de valor superior a la tensió de la font d’alimentació. Per tal que en el següent cicle de funcionament podem tornar a fer commutar el tiristor principal és necessària una tensió inicial negativa al condensador. La inversió de tensió al condensador la podem aconseguir afegint en paral·lel amb el circuit ressonant LC un altre tiristor 3T . Quan es dispara 3T es forma un circuit d’autocommutació d’aquest tiristor, invertint-se la polaritat de la diferència de potencial al condensador.


Dependència del temps de commutació del circuit amb el corrent de càrrega

El temps disponible de commutació d’aquest circuit també depèn del corrent de càrrega. Es pot accelerar la descàrrega del condensador i fer així menys dependent del corrent de càrrega aquest temps connectant el díode 2D tal com indiquem a la figura següent.

[Rashid1993] p248-p249.

228

RESUM En aquesta sessió hem estudiat dos tipus de commutació forçada del tiristor en circuits electrònics de potència i els circuits auxiliars per aconseguir-la: la commutació impulsada i la commutació polsada ressonant.

229

BIBLIOGRAFIA BÀSICA

LLIBRES

CMOS Digital Integrated Circuits: Analysis and Design Kang, Sung-Mo; Leblebigi, Yusuf WCB/McGraw Hill 1999 (2ª edición) [Kang1999]

Bipolar and MOS Analog Integrated Circuit Design Grebene, Alan B. John Wiley & Sons 1984 [Grebene1984]

Power Electronics. Circuits, Devices and Applications Rashid, Muhammad H. Prentice-Hall 1993 [Rashid1993]

Microelectrónica Millman, Jacob; Grabel, Arvin Hispano Europea S.A. 1991 (6ª edición en castellano) [Millman1991]

BIBLIOGRAFIA COMPLIMENTÀRIA

LLIBRES

Fundamentals of MOS Digital Integrated Circuits Uyemura, John P. Addison Wesley 1988 [Uyemura1988]

Apunts d’Electrònica Digital. Microelectrònica Blázquez, Ignacio Enginyeria La Salle Barcelona, 1998 [Blázquez1998]

230

Problemes d’Electrònica Digital Blázquez, Ignacio Enginyeria La Salle Barcelona, 2000 [Blázquez2000]

MANUALS I DATABOOKS

SPICE, A Guide to Circuit Simulation and Analysis Using PSpice Tuinenga, Paul W. Prentice Hall 1988 [Tuinenga1988]

ALTERA Data Book 1993 Altera Corporation Altera Corporation 1993 [Databookaltera1993]

The Programmable Logic Data Book Xilinx, Inc. Xilinx, Inc. 1993 [Databookxilinx1993]

231

GLOSSARI

Aliàsing Efecte produït per la superposició de components espectrals de diferents bandes freqüencials quan un senyal analògic és mostrejat amb una freqüència de mostratge menor que el doble de l’ample de banda del senyal (freqüència de Nyquist). Aquest efecte es produeix quan el senyal analògic té contingut a la zona de baixa freqüència

Circuit integrat Circuit electrònic de dimensions microscòpiques implementat amb materials semiconductors i metalls, protegit per un encapsulat, normalment de materials ceràmics i plàstics, formant el que es coneix normalment amb el nom de xip.

CI Circuit integrat

IC Integrated circuit

Conversor analògic-digital, Conversor A/D Dispositiu electrònic que converteix un senyal analògic en un senyal digital. Per dur a terme aquest objectiu mostreja el senyal i el codifica en una seqüència binària.

ADC Analog-Digital Converter

Conversor digital-analògic, Conversor D/A Dispositiu electrònic que converteix un senyal digital en un senyal analògic. Per dur a terme aquest objectiu descodifica la seqüència binària, i assigna un valor d’amplitud de sortida.

DAC Digital-Analog Converter

Criteri de Nyquist, Teorema de Nyquist Teorema que defineix quina és la mínima freqüència de mostratge (nº mostres per segon) per poder reconstruir perfectament un senyal analògic d’ample de banda finit a partir de la seqüència obtinguda. Aquesta freqüència rep el nom de freqüència de Nyquist i ha de ser superior al doble de l’ample de banda del senyal (en [Hz]). En cas contrari pot produir-se el fenomen de l’aliasing, el qual impossibilita recuperar el senyal original.

Microelectrònica Part de l’electrònica que estudia els circuits integrats.

Mostrejar Agafar diferents mostres d’un senyal analògic amb la finalitat de convertir-lo en un senyal digital.

232

Tecnologia CMOS Tecnologia d’implementació de circuits integrats on es fan servir transistors MOSFET de canal n i de canal p treballant de forma complementària.

CMOS Complementary MOS

Tecnologia nMOS Tecnologia d’implementació de circuits integrats on es fan servir només transistors MOSFET de canal n.

Tecnologia pMOS Tecnologia d’implementació de circuits integrats on es fan servir només transistors MOSFET de canal p.

Transistor Dispositiu electrònic semiconductor, de tres o quatre terminals, que es fa servir bàsicament com a amplificador de corrent en aplicacions analògiques o com a interruptor en aplicacions digitals.

Transistor bipolar Transistor on el flux de corrent és degut a portadors de dos polaritats diferents (majoritaris i minoritaris), al qual el flux de corrent es controla per corrent.

BJT Bipolar Junction Transistor

Transistor d’efecte de camp Transistor d’efecte de camp (Field Effect Transistor), al qual el flux de corrent es controla per tensió.

FET Field Effect Transistor

Transistor d’efecte de camp d’unió Transistor d’efecte de camp, implementat amb la unió de diferents capes semiconductores.

JFET Junction Field Effect Transistor

Transistor MOSFET Transistor d’efecte de camp implementat amb una estructura metall-òxid-semiconductor, base dels circuits integrats.

MOSFET Metal Oxid Semiconductor Field Effect Transistor

Xip Circuit electrònic integrat, senzill o complex, encapsulat i amb pins d’interconnexió externs.

Creative Commons License Deed - Salle-URL · 4.1.3 Tipus de circuits electrònics de potència ......

Documents

Transcript of Creative Commons License Deed - Salle-URL · 4.1.3 Tipus de circuits electrònics de potència ......